JP3886679B2 - The semiconductor memory device and control method thereof - Google Patents

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Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、メモリセルアレイ内の全メモリセルを選択可能な半導体記憶装置に関し、特に、全メモリセルを選択した状態で全メモリセルに所望のストレスを印加するバーンインテストを行うことが可能な半導体記憶装置を対象とする。 The present invention relates to a semiconductor memory device capable of selecting all the memory cells in the memory cell array, in particular, a desired stress can be semiconductor memory to perform the burn-in test to be applied to all memory cells while selecting all the memory cells directed to an apparatus.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
半導体メモリをスクーリング(検査)する手法の一つに、バーンインテストと呼ばれるものがある。 The semiconductor memory to one approach to schooling (inspection), there is a so-called burn-in test. バーンインテストは、温度や電源電圧を上げて条件を厳しく加速した状態で、メモリセルにある動作状態、例えば書き込み状態のストレスをかけるなどして、メモリセルの破壊状況などを検査するものである。 Burn-in test, in a state in which accelerated strict conditions by raising the temperature and supply voltage, the operating state of the memory cell is, for example, such stressing in the written state, is intended to check the destruction status of the memory cell.
【0003】 [0003]
バーンインテストでは、通常のメモリアクセスよりもはるかに長い時間、ストレスを印加する必要があるため、アドレスをインクリメントしながらアドレスごとにテストしていたのでは、膨大なテスト時間がかかり、実際上不可能である。 In the burn-in test, a much longer time than the normal memory access, it is necessary to apply a stress, than was being tested each address while incrementing the address, it takes an enormous amount of test time, practically impossible it is. このため、全メモリセルを同時に選択した状態で、各メモリセルに同時にストレスを印加するのが一般的である。 Thus, while selecting all the memory cells at the same time, it is common to simultaneously apply a stress to each memory cell.
【0004】 [0004]
図6は半導体メモリ内の全メモリセルを選択する従来の選択制御回路の概略回路図である。 6 is a schematic circuit diagram of a conventional selection control circuit for selecting all the memory cells in a semiconductor memory. アドレスバッファ31は、外部から入力されたアドレス信号を入力初段回路32でバッファリングした後、NANDゲートG1,G2にて正負2種類の信号Ai,/Aiを生成する。 Address buffer 31, after buffering the address signal input from the external input first stage circuit 32, positive and negative at NAND gate G1, G2 2 kinds of signals Ai, and generates a / Ai. これら2種類の信号はデコード回路33に入力されてデコードされる。 These two signals are inputted to the decoding circuit 33 are decoded.
【0005】 [0005]
また、NANDゲートG1,G2には、バーンインテスト時にローレベルになる全セルテスト信号が入力される。 Further, the NAND gate G1, G2, total cell test signal comprising at burn-in test to a low level is inputted. この信号がローレベルになると、NANDゲートG1,G2の出力はいずれもハイレベルになり、全メモリセルが選択される。 When this signal goes low, both outputs of the NAND gates G1, G2 goes high, all of the memory cells is selected.
【0006】 [0006]
図7はSRAM内のメモリセルアレイの概略構成を示す図である。 Figure 7 is a diagram showing a schematic configuration of a memory cell array in the SRAM. 各メモリセルは、ワード線とビット線対との間に接続されており、ビット線対にはカラム・トランスファゲート34が接続されている。 Each memory cell is connected between the word lines and bit line pairs, a column transfer gate 34 is connected to the bit line pair. カラム・トランスファゲート34はカラムデコーダ35によりオン・オフ制御される。 Column transfer gate 34 is on-off controlled by column decoder 35.
【0007】 [0007]
SRAMの通常書き込み時は、いずれか一本のワード線と一組のカラムトランスファゲート34のみが選択されて、データ線対Din,/Dinのデータが特定のメモリセルのみに書き込まれる。 Normal write SRAM, only the any one of the word lines set of column transfer gate 34 is selected, the data line pair Din, / Din of the data is written only to the particular memory cell. 一方、バーンインテスト時は、全ワード線と全カラムトランスファゲート34が選択されて、データ線対Din,/Dinのデータがすべてのメモリセルに書き込まれる。 On the other hand, burn-in test, all the word lines and all columns transfer gate 34 is selected, the data line pair Din, / Din of the data is written into all the memory cells.
【0008】 [0008]
ところで、最近の半導体メモリは、歩留まり向上のため、不良セルと置き換え可能なスペアセルを予め備えているものが多くなってきた。 Meanwhile, recent semiconductor memories, for yield enhancement, have become much what has previously possible spare cells replace the defective cell. この種のメモリでは、短絡不良などの不良が起こった不良セルを、ロウ単位あるいはカラム単位で、スペアセルに置き換える。 In this type of memory, the defective cell failure has occurred, such as short circuits, in row units or column units, replaced by spare cells.
【0009】 [0009]
不良個所を示すアドレスは、ヒューズ素子の切断によりチップ内に記憶される。 Address indicating a failed portion is stored in the chip by cutting the fuse element. メモリの通常動作時に、外部からアドレスが入力されると、このアドレスとチップ内に記憶された不良個所のアドレスとが比較され、両者が一致すれば、スペアセルへの置き換えが行われる。 During normal operation of the memory, the address is inputted from the outside, the address and the address of the defective portion stored in the chip are compared, If they match, replacement of spare cell is performed.
【0010】 [0010]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
しかしながら、不良セルを有するメモリに対してバーンインテストを行うと、上述した図6の回路により強制的に全メモリセルが選択されるため、不良セルも選択されてしまう。 However, when the burn-in test on the memory having a defective cell, because forced all the memory cells by the circuit of Figure 6 described above is selected, will also be selected defective cell. このため、例えば、ビット線の短絡(ショート)不良が起こった場合には、図8の太線経路で示すように、データ線Dinからビット線を介して接地端子にリーク電流が流れ、データ線Dinのハイレベル電圧が低下してしまう。 Thus, for example, when a short-circuit of the bit line (short-circuit) failure has occurred, as shown by a thick line route in FIG. 8, a leakage current flows to the ground terminal through the bit line from the data line Din, data lines Din high-level voltage of decreases. データ線Dinのハイレベル電圧が低下すると、それに伴って、他の正常なセルに供給されるストレスレベルも低下するため、正常なスクリーニングが行えなくなってしまう。 When the high-level voltage of the data line Din is decreased, along with it, to drops stress level supplied to other normal cells, it becomes impossible to perform normal screening.
【0011】 [0011]
このような問題は、接地レベルへの短絡不良が起こった場合だけでなく、電源電圧レベルへの短絡不良が起こった場合にも起こりうる。 Such a problem not only when the short-circuit failure of the ground level has occurred, may also occur when a short circuit to the power supply voltage level has occurred. この場合、ローレベル電圧が上昇して、ローレベル側のストレスレベルが不十分になってしまう。 In this case, the low-level voltage is increased, the stress level of the low-level side becomes insufficient.
【0012】 [0012]
また、これらの問題は、メモリセル自身の不良だけでなく、カラム系の不良やロウ系の不良が起こった場合にも同様に起こりうる。 These problems are not only defective memory cell itself can occur similarly even when occurred defective defective and row-related column system.
【0013】 [0013]
本発明は、このような点に鑑みてなされたものであり、その目的は、全セル選択時に各メモリセルに印加されるストレスレベルが不良セルの影響を受けないようにした半導体記憶装置を提供することにある。 The present invention has been made in view of the above problems, and its object is provide a semiconductor memory device stress levels applied to the memory cells when selected all the cells was not affected defective cells It is to.
【0014】 [0014]
【課題を解決するための手段】 In order to solve the problems]
上述した課題を解決するために、本発明の一態様は、メモリセルアレイ内の全メモリセルを選択可能な半導体記憶装置において、外部から入力されたアドレス信号を、複数のアドレスビットを単位としてプリデコードする第1のプリデコード手段と、不良セルに対応するアドレスを、前記複数のアドレスビットを単位としてプリデコードして記憶する不良情報記憶手段と、前記第1のプリデコード手段のプリデコード結果と、前記不良情報記憶手段のプリデコード結果とのいずれかを選択して出力する第1の選択手段と、前記第1の選択手段の出力に基づいて、アドレスデコードを行う第2のプリデコード手段と、前記第2のプリデコード手段の出力信号を反転出力する反転手段と、前記第2のプリデコード手段の出力信号と、前記反転手段 To solve the problems described above, one aspect of the present invention, the pre-decoded in the semiconductor memory device capable of selecting all the memory cells in the memory cell array, an address signal input from the outside, a plurality of address bits as a unit a first pre-decoding means for, an address corresponding to the defective cell, the defect information storage means for storing pre-decoding said plurality of address bits as a unit, and a pre-decoding result of the first pre-decoding means, first selection means for selecting and outputting one of the pre-decoded result of the defect information storage unit, based on an output of said first selecting means, and second pre-decoding means for performing an address decode, and inverting means for inverting an output signal of said second predecode means and an output signal of said second predecode unit, said inverting means 出力信号とのいずれかを選択して出力する第2の選択手段と、を備え、全メモリセルの選択を指示する全メモリセル選択信号が入力されると、前記第1の選択手段は前記不良情報記憶手段のプリデコード結果を選択するとともに、前記第2の選択手段は前記反転手段の出力信号を選択し、通常のセルアクセス時には、前記第1の選択手段は前記第1のプリデコード手段のプリデコード結果を選択するとともに、前記第2の選択手段は前記第2のプリデコード手段のデコード結果を選択することを特徴とする半導体記憶装置が提供される。 A second selection means for selecting and outputting one of the output signal, comprising a, if all memory cells selected signal indicating the selection of all the memory cells are input, the first selection means the defective with selecting predecode result information storage means, said second selection means selects the output signal of said inverting means, during normal cell access, said first selection means of said first pre-decoding means with selecting predecoding result, the second selection means semiconductor memory device is provided, which comprises selecting a decoding result of said second predecode unit.
【0016】 [0016]
本発明の一態様では、不良セルに対応するアドレスを、複数のアドレスビットを単位としてプリデコードした結果を不良情報として記憶しておくため、不良セルのアドレスだけでなく、不良個所がないという情報も記憶しておくことができる。 Information In one aspect of the present invention, the address corresponding to the defective cell, for storing the result of predecoding a plurality of address bits as a unit as defect information, not only the address of the defective cell, there is no defective portion it can also store. したがって、この不良情報を利用すれば、不良セルを除いて他のすべてのメモリセルを選択することも容易にできるようになる。 Therefore, given the benefit of this defect information, with the exception of the defective cell can also easily select all other memory cells.
【0017】 [0017]
本発明の一態様では、不良セルをカラム単位あるいはロウ単位で置き換えることができ、また、不良セルを含むカラムあるいはロウを、バーンインテストから除外することができる。 In one aspect of the present invention, it is possible to replace a defective cell in column unit or row unit, also a column or row including a defective cell can be excluded from the burn-in test.
【0018】 [0018]
また、メモリセルがブロック単位で構成されていて、ブロック単位で不良セルを置き換える場合も、不良セルの影響で他の正常なメモリセルに所望のストレスが印加されないという不具合を解消できる。 Further, the memory cell is made up of a block, even when replacing a defective cell in a block unit can be solved a problem that the desired stress is not applied to the other normal memory cells under the influence of the defective cell.
【0019】 [0019]
本発明の一態様では、メモリセルアレイ内の全メモリセルを選択することが可能な半導体記憶装置の制御方法において、外部から入力されたアドレス信号を、複数のアドレスビットを単位としてプリデコードする第1ステップと、不良セルを置き換えるためのアドレスを、前記複数のアドレスビットを単位としてプリデコードして記憶する第2ステップと、前記第1および第2ステップのプリデコード結果のいずれかを選択して出力する第3ステップと、前記第3ステップの出力に基づいて、最終的なアドレスデコードを行う第4ステップと、前記第4ステップのデコード結果と、このデコード結果の反転信号とのいずれかを選択して出力する第5ステップと、を備え、全メモリセルの選択を指示する全メモリセル選択信号が入力されると、 In one aspect of the present invention, a control method of a semiconductor memory device capable of selecting all the memory cells in the memory cell array, the pre-decoding an address signal input from the outside, a plurality of address bits as a unit 1 a step, an address to replace a defective cell, a second step of pre-decoding and storing said plurality of address bits as a unit, select one of the pre-decoding result of the first and second step output a third step of, based on an output of the third step, a fourth step of performing a final address decode, the decoded result of the fourth step, selects one of an inverted signal of the decoding result a fifth step of outputting Te comprises, if all memory cells selected signal indicating the selection of all the memory cells are input, 記第3ステップは前記第2ステップのプリデコード結果を選択するとともに、前記第5ステップは前記第4ステップのデコード結果の反転信号を選択し、通常のセルアクセス時には、前記第3ステップは前記第1ステップのプリデコード結果を選択するとともに、前記第5ステップは前記第4ステップのデコード結果を選択する。 With serial third step selects the pre-decoding result of the second step, the fifth step selects the inverted signal of the decoding result of the fourth step, during normal cell access, the third step is the first with selecting predecoding result of one step, the fifth step is to select a decoding result of the fourth step.
【0020】 [0020]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、本発明に係る半導体記憶装置について、図面を参照しながら具体的に説明する。 A semiconductor memory device according to the present invention will be specifically described with reference to the drawings. 以下では、全メモリセルを選択状態にした状態で全メモリセルに同時にストレスを印加してバーンインテストを行うことが可能な半導体記憶装置について説明する。 Hereinafter, description will be given of a semiconductor memory device capable of performing the burn-in test by applying a stress simultaneously to all the memory cell while all the memory cells selected.
【0021】 [0021]
図1は本発明に係る半導体記憶装置の一実施形態のブロック図である。 Figure 1 is a block diagram of one embodiment of a semiconductor memory device according to the present invention. 図1ではアドレスデコードを行う部分を主に示しており、それ以外の部分は省略している。 Figure which primarily shows a part for 1, address decoding, the other portions are omitted.
【0022】 [0022]
図1の半導体記憶装置は、アドレスバッファ1と、第1のプリデコーダ(第1のプリデコード手段)2と、レジスタ回路3と、ヒューズデータ記憶部(不良情報記憶手段)4と、第1のマルチプレクサ(第1の選択手段)5と、第2のプリデコーダ(第2のプリデコード手段)6と、インバータ(反転手段)7と、第2のマルチプレクサ(選択手段、第2の選択手段)8と、メモリセルアレイ9と、を備えている。 The semiconductor memory device of FIG. 1 includes an address buffer 1, and 2 first pre-decoder (first predecode means), a register circuit 3, the fuse data storage section (defect information storage means) 4, a first multiplexer (first selecting means) 5, a second pre-decoder (second predecode means) 6, an inverter (inverting means) 7, a second multiplexer (selecting means, second selecting means) 8 When, a memory cell array 9, a.
【0023】 [0023]
アドレスバッファ1は、図6と同様に構成され、外部から入力されたアドレス信号をバッファリングした後、正負2種類のアドレス信号をそれぞれ出力する。 Address buffer 1 is constructed similarly to FIG. 6, after buffering the input address signal from the outside, and outputs positive and negative two address signals, respectively. 第1のプリデコーダ2は、アドレス信号A0〜Anをm(m<n)ビット単位でプリデコードする。 The first pre-decoder 2 predecode address signals A0~An by m (m <n) bits. 図2はアドレス信号を3ビット単位でプリデコードした例を示している。 Figure 2 shows an example of pre-decoding the address signal in 3-bit units. 3ビット単位でデコードすると、それぞれ8ビットの出力B0〜B7が得られる。 When decoded by 3-bit units, each 8-bit output B0~B7 is obtained. これら8ビットのうち、いずれか一つのビットのみが「1」になる。 Of these 8 bits, one only one bit is "1".
【0024】 [0024]
第1のプリデコーダ2のデコード結果は、レジスタ回路3により共通のタイミングでラッチされる。 Result of decoding the first pre-decoder 2, is latched at the common timing by the register circuit 3. これにより、第1のプリデコーダ2のプリデコード結果をクロックに同期化することができる。 This makes it possible to synchronize the first pre-decoded results of the pre-decoder 2 to the clock.
【0025】 [0025]
一方、ヒューズデータ記憶部4は、不良箇所に対応するアドレスをヒューズ素子を用いて記憶する。 On the other hand, the fuse data storage unit 4 stores the address corresponding to the defective portion using the fuse element. 具体的には、第1のプリデコーダ2と同様に、不良個所に対応するアドレスをmビット単位でプリデコードした結果を記憶する。 Specifically, similarly to the first pre-decoder 2, and stores the result of predecoding an address corresponding to the defective portion at m bits. ヒューズデータ記憶部4は、全部で2 mビットのデータを記憶する。 Fuse data storage unit 4 stores the data of the total by 2 m bits.
【0026】 [0026]
また、不良個所が存在する場合には、不良個所に対応するビットを「1」に設定する。 Also, if the failed portion is present, it sets the bit corresponding to the defective portion to "1". したがって、不良個所がまったく存在しなければ、ヒューズデータ記憶部4はオール「0」のデータを記憶する。 Therefore, if there bad place at all, fuse data storage unit 4 stores the data of all "0".
【0027】 [0027]
従来は、不良個所のアドレスの各ビットごとにヒューズ素子を設けていたため、不良個所が存在しない状態をヒューズ素子で表現することはできなかった。 Conventionally, because it was provided with a fuse element for each bit of the address of the defective portion could not be expressed by a fuse element a state in which the failed portion is not present. 例えば、ヒューズ素子のいずれも切断しない場合は、オール「0」のアドレスか、あるいはオール「1」のアドレスと一致するとみなされていた。 For example, if none of the fuse elements not cut, it has been considered whether the address of all "0", or matches the address of all "1".
【0028】 [0028]
これに対して、本実施形態は、アドレス信号をプリデコードした結果に対してヒューズ素子を割り当てているため、不良個所が存在しない状態をオール「0」として表現することができる。 In contrast, the present embodiment, since the allocated fuse element on the result of the address signal and predecoding, the state in which the failed portion is not present can be expressed as an all "0".
【0029】 [0029]
本実施形態のようにすると、従来よりもヒューズ素子の本数が増えるが、通常、アドレス信号は、複数段に分けてデコードされるため、初段のプリデコード結果に対応させてヒューズ素子を設ければ、ヒューズ素子の本数を従来の2〜3倍程度に抑えることができ、回路構成が複雑になるおそれもない。 If you like this embodiment, the number of fuse elements than conventional increases, normally, the address signal is to be decoded is divided into a plurality of stages, by providing a fuse element to correspond to the first stage of the pre-decoding result , the number of the fuse element can be suppressed to 2 to 3 times that of the conventional, are you it does not become a complicated circuit configuration.
【0030】 [0030]
また、最近の高速同期型メモリは、アドレスをプリデコードした結果を予めレジスタに格納しておき、メモリアクセス時の時間短縮を図るのが一般的であり、アドレスのプリデコードに合わせて、ヒューズデータもプリデコードした結果を格納しておく方が自然であり、システムとして統一がとれる。 Further, recent high-speed synchronous memory, may be stored in advance in the register the result of the address predecoded, is common to attempt to save time during the memory access, in accordance with the predecode address fuse data is also a natural person to store the result of predecoding, unity can be taken as a system.
【0031】 [0031]
図1の第1のマルチプレクサ5は、全メモリセル選択信号testの論理に応じて、ヒューズデータ記憶部4の出力と第1のプリデコーダ2の出力とのいずれか一方を選択する。 First multiplexer 5 in FIG. 1, in accordance with the logic of all the memory cell selecting signal test, selects either the output of the fuse data storage unit 4 and the output of the first pre-decoder 2. 具体的には、メモリの通常動作時(testがローレベルのとき)には、第1のプリデコーダ2の出力を選択し、バーンインテスト時(testがハイレベルのとき)には、ヒューズデータ記憶部4の出力を選択する。 Specifically, during normal operation of the memory (when test is at a low level), selects the output of the first pre-decoder 2, when the burn-in test (when test is high), the fuse data storage to select the output of the part 4.
【0032】 [0032]
第2のプリデコーダ6は、第1のプリデコーダ2の出力、あるいはヒューズデータ記憶部4の出力に基づいてデコードを行い、最終的なデコード信号を出力する。 The second pre-decoder 6, first predecoder 2 output, or on the basis of the output of the fuse data storage unit 4 decodes and outputs a final decoding signal.
【0033】 [0033]
第2のマルチプレクサ8は、全メモリセル選択信号testの論理に応じて、第2のプリデコーダ6の出力と、その反転出力とのいずれかを選択する。 Second multiplexer 8, according to the logic of all the memory cell selection signal test, the output of the second pre-decoder 6 to select one of its inverting output. 具体的には、メモリの通常動作時(testがローレベルのとき)には、第2のプリデコーダ6の出力を選択し、バーンインテスト時(testがハイレベルのとき)には、第2のプリデコーダ6の反転出力を選択する。 Specifically, during normal operation of the memory (when test is at a low level), selects the output of the second pre-decoder 6, during the burn-in test (when test is high), the second selecting an inverted output of the pre-decoder 6.
【0034】 [0034]
第2のマルチプレクサ8の出力は、メモリセルアレイ9内のカラム・トランスファーゲートに供給される。 The output of the second multiplexer 8 is fed to the column transfer gate in the memory cell array 9. これにより、いずれか一つのカラム・トランスファーゲートがオンし、そのゲートに接続されているビット線対にデータ線対Din,/Dinのデータが供給される。 Thus, any one of the column transfer gate is turned on, the bit line pair to the data line pairs Din connected to its gate, / Din data is supplied.
【0035】 [0035]
なお、図1では省略しているが、ロウ側についても図1と同様の回路が設けられる。 Although not shown in FIG. 1, circuit similar to Figure 1 is also provided for the row side. ロウ側については、第2のマルチプレクサ8の出力により、いずれか一つのワード線が駆動される。 For wax side, the output of the second multiplexer 8, any one of the word line is driven.
【0036】 [0036]
図3は第2のマルチプレクサ8の内部構成を示す回路図である。 Figure 3 is a circuit diagram showing the internal configuration of the second multiplexer 8. 第2のマルチプレクサ8は、トランスファーゲート11,12とインバータ13〜15とで構成される。 Second multiplexer 8 is constituted by a transfer gate 11, 12 and an inverter 13-15. トランスファーゲート12には第2のプリデコーダ6の出力が入力され、トランスファーゲート11には第2のプリデコーダ6の出力を図1のインバータ7で反転した信号が入力される。 The transfer gate 12 is input the output of the second pre-decoder 6, the transfer gates 11 inverted signal is input to the output of the second pre-decoder 6 by the inverter 7 in Fig.
【0037】 [0037]
全メモリセル選択信号testがハイレベルであれば、トランスファーゲート11がオンしてインバータ7の出力が選択され、全メモリセル選択信号testがローレベルであれば、トランスファーゲート12がオンして第2のプリデコーダ6の出力が選択される。 If all memory cells selected signal test is at a high level, the output of the inverter 7 the transfer gate 11 is turned on is selected, if all memory cells selected signal test is at a low level, the transfer gate 12 is turned on 2 the output of the pre-decoder 6 is selected.
【0038】 [0038]
次に、バーンインテストを行う場合の図1の半導体記憶装置の動作を説明する。 Next, the operation of the semiconductor memory device of FIG. 1 in the case of performing burn-in test. バーンインテストを行う場合は、メモリセルアレイ9内のすべてのメモリセルが選択され、全メモリセル選択信号testはハイレベルになる。 When performing burn-in test, all the memory cells in the memory cell array 9 is selected, all memory cell selection signal test to high level. したがって、図1の第1のマルチプレクサ5は、ヒューズデータ記憶部4の出力信号を選択する。 Accordingly, the first multiplexer 5 in Figure 1, selects the output signal of fuse data storage unit 4. ヒューズデータ記憶部4には、上述したように、不良個所のアドレスがプリデコードされて格納されている。 The fuse data storage unit 4, as described above, the address of the defective portion is stored are predecoded.
【0039】 [0039]
より詳細には、ヒューズデータ記憶部4は、不良個所のアドレスに対応するビットのみ「1」を記憶する。 More specifically, the fuse data storage unit 4, only the bits corresponding to the address of the failed portion stores "1". また、不良個所が存在しなければ、ヒューズデータ記憶部4はオール「0」を記憶する。 Further, if there is defective portion, the fuse data storage unit 4 stores the all "0".
【0040】 [0040]
ヒューズデータ記憶部4の出力は、第1のマルチプレクサ5を介して第2のプリデコーダ6に入力され、最終的なアドレス・デコードが行われる。 The output of the fuse data storage unit 4 is input to the second pre-decoder 6 via the first multiplexer 5, the final address decoding is performed. その結果、不良個所に対応するアドレスのみが選択される。 As a result, only the address corresponding to the defective location is selected. また、仮に、不良個所がどこにも存在しなければ、第2のプリデコーダ6の出力はすべてのアドレスを非選択とする。 Moreover, if, without also exist where the defective portion, the output of the second pre-decoder 6 and the non-select all addresses.
【0041】 [0041]
また、第2のマルチプレクサ8は、全メモリセル選択信号testがハイレベルであるため、インバータ7の出力を選択する。 The second multiplexer 8, since all the memory cell selection signal test is at the high level, selects the output of the inverter 7. すなわち、第2のマルチプレクサ8は、第2のプリデコーダ6が選択したアドレスを非選択とし、選択しなかったアドレスを選択する。 That is, the second multiplexer 8, an address in which the second pre-decoder 6 selects the unselected select addresses not selected.
【0042】 [0042]
これにより、不良個所に対応するアドレスのみが非選択となり、それ以外のアドレスはすべて選択される。 Thus, only the address corresponding to the defective portion becomes unselected, selected all others addresses. したがって、不良の起こったカラムを除いて、他のすべてのカラムに対して、所望のストレスを与えることができる。 Thus, with the exception of happening column defective, for all other columns, it can provide the desired stress.
【0043】 [0043]
この状態でバーンインテストを行えば、従来のように、短絡不良等の起こったカラムやワード線の影響により正常なメモリセルに対して所望のストレスを印加できないという問題が発生しなくなる。 By performing the burn-in test in this state, as in the prior art, a problem that can not apply a desired stress is not generated against the normal memory cell due to the influence of the occurred column and word lines of short-circuit failure or the like.
【0044】 [0044]
図4はメモリの通常動作時のメモリアクセスを示す図であり、図4(a)は不良セルに対してアクセスしようとしたため、スペアセルへの置き換えが行われた例を示し、図4(b)はアクセス先のメモリセルが良品である例を示している。 Figure 4 is a diagram showing a memory access during normal operation of the memory, FIGS. 4 (a) due to an attempt to access the defective cells, an example in which replacement has been made to spare, and FIG. 4 (b) shows an example memory cell to be accessed is defective. また、図5はバーンインテスト時のメモリアクセスを示す図であり、図5(a)は不良セルを除く全セルが選択される例を示し、図5(b)は不良セルが存在しない例を示している。 Further, FIG. 5 is a diagram showing a memory access during burn-in test, 5 (a) shows an example where all the cells are selected with the exception of defective cells, an example FIG. 5 (b) there is no defective cell shows.
【0045】 [0045]
このように、本実施形態は、外部から入力されたアドレス信号をプリデコードした結果に対応させて、不良個所のアドレスをプリデコードした結果をヒューズデータとして記憶しておくため、不良個所をスペアセルに置き換えることができるだけでなく、不良が存在しないという状態もヒューズデータにより設定することができる。 Thus, the present embodiment is made to correspond to the address signal input from the outside to the result of predecoding, the result of predecoding an address of a defective location for storing the fuse data, a defective portion in the spare cell not only can be replaced, can be set by the state also fuse data that failure does not exist. したがって、ヒューズデータを利用することにより、バーンインテスト時には、不良個所を除く全メモリセルに所望のストレスを印加することができる。 Thus, by utilizing the fuse data, at the time of burn-in test, it is possible to apply a desired stress to all memory cells other than the defective point.
【0046】 [0046]
また、本実施形態では、全セル選択信号testで第1および第2のマルチプレクサ8の選択を制御するため、これらマルチプレクサの選択を行う信号を別途設ける必要がなくなる。 Further, in this embodiment, for controlling the selection of the first and second multiplexer 8 in all cell selection signal test, it is not necessary to separately provide a signal for selection of these multiplexers.
【0047】 [0047]
さらに、図1では、第2のプリデコーダ6の出力が最終的なデコード結果となる例を示したが、3段以上のプリデコーダを用いてアドレスのデコードを行ってもよい。 Further, in FIG. 1, an example in which the output of the second pre-decoder 6 is the final decoding result, may be performed to decode the address by using the three or more stages of the pre-decoder. この場合、3段以上のプリデコーダのうち、最終段以外のいずれかのプリデコーダに対応させて図1のヒューズデータ記憶部4を設け、その後段のプリデコーダの出力に図1のインバータ7を接続すればよい。 In this case, among the three or more pre-decoder, corresponding to one of the pre-decoder other than the final stage provided a fuse data storage unit 4 in FIG. 1, the inverter 7 of Figure 1 in the output of the subsequent predecoder it may be connected.
【0048】 [0048]
ところで、最近の大容量メモリは、メモリセルアレイ9が複数のアレイブロックに分割されていることが多い。 However, recent large capacity memory is often memory cell array 9 is divided into a plurality of array blocks. この場合、各アレイブロックごとにスペアセル(スペアカラムやスペアロウ)とヒューズ素子が設けられるので、各ブロックごとに図1のヒューズデータ記憶部4を設ければよい。 In this case, spare cells for each array block (the spare column and spare row) Since the fuse element is provided, may be provided a fuse data storage unit 4 of Figure 1 for each block.
【0049】 [0049]
【発明の効果】 【Effect of the invention】
以上詳細に説明したように、本発明によれば、全メモリセル選択信号が入力されると、不良セルを含む所定範囲のメモリセルを除く他のメモリセルすべてを選択するようにしたため、不良セルを除いてバーンインテスト等のスクリーニングを行うことができる。 As described above in detail, according to the present invention, all the memory cell selection signal is input, due to so as to select all other memory cells except the memory cell in a predetermined range including a defective cell, the defective cell it is possible to perform the screening, such as burn-in test with the exception of the. これにより、不良セルの影響を受けて他の正常なメモリセルに所望のストレスが印加されないという不具合が起きなくなり、スクリーニングの信頼性が向上する。 Thus, under the influence of the defective cell will not occur a problem that not desired stress is applied to the other normal memory cells, thereby improving the reliability of screening.
【0050】 [0050]
また、不良セルに対応するアドレスを、複数のアドレスビットを単位としてプリデコードした結果を不良情報として記憶しておくため、不良セルのアドレスだけでなく、不良個所が存在しないという情報も記憶しておくことができる。 Further, the address corresponding to the defective cell, for storing the result of predecoding a plurality of address bits as a unit as defect information, not only the address of the defective cell, be stored information that failed portion is not present it can be placed. したがって、この不良情報を利用すれば、不良セルを除いて他のすべてのメモリセルを選択することも容易にできるようになる。 Therefore, given the benefit of this defect information, with the exception of the defective cell can also easily select all other memory cells.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明に係る半導体記憶装置の一実施形態のブロック図。 Block diagram of an embodiment of a semiconductor memory device according to the invention; FIG.
【図2】アドレス信号を3ビット単位でプリデコードした例を示す図。 FIG. 2 shows an example of pre-decoding the address signal in 3-bit units.
【図3】第2のマルチプレクサ8の内部構成を示す回路図。 Figure 3 is a circuit diagram showing the internal configuration of the second multiplexer 8.
【図4】メモリの通常動作時のメモリアクセスを示す図。 FIG. 4 is a diagram showing a memory access during normal operation of the memory.
【図5】(a),(b)はバーンインテスト時のメモリアクセスを示す図。 FIG. 5 (a), (b) is a diagram showing a memory access at the time of burn-in test.
【図6】半導体メモリ内の全メモリセルを選択する従来の選択制御回路の概略回路図。 Figure 6 is a schematic circuit diagram of a conventional selection control circuit for selecting all the memory cells in a semiconductor memory.
【図7】 SRAM内のメモリセルアレイの概略構成を示す図。 7 is a diagram showing a schematic configuration of a memory cell array in the SRAM.
【図8】リークパスの一例を示す図。 8 is a diagram showing an example of a leak path.
【符号の説明】 DESCRIPTION OF SYMBOLS
1 アドレスバッファ2 第1のプリデコーダ3 レジスタ回路4 ヒューズデータ記憶部5 第1のマルチプレクサ6 第2のプリデコーダ7 インバータ8 第2のマルチプレクサ9 メモリセルアレイ 1 address buffer 2 first pre-decoder 3 register circuit 4 fuse data storage unit 5 first multiplexer 6 second predecoder 7 inverter 8 second multiplexer 9 memory cell array

Claims (5)

  1. メモリセルアレイ内の全メモリセルを選択可能な半導体記憶装置において、 In the semiconductor memory device can select all the memory cells in the memory cell array,
    外部から入力されたアドレス信号を、複数のアドレスビットを単位としてプリデコードする第1のプリデコード手段と、 An address signal input from the outside, a first pre-decoding means for predecoding a plurality of address bits as a unit,
    不良セルに対応するアドレスを、前記複数のアドレスビットを単位としてプリデコードして記憶する不良情報記憶手段と、 The address corresponding to the defective cell, the defect information storage means for predecoding stores a plurality of address bits as a unit,
    前記第1のプリデコード手段のプリデコード結果と、前記不良情報記憶手段のプリデコード結果とのいずれかを選択して出力する第1の選択手段と、 A pre-decoding result of the first pre-decoding means, first selection means for selecting and outputting one of the pre-decoded result of the defect information storage means,
    前記第1の選択手段の出力に基づいて、アドレスデコードを行う第2のプリデコード手段と、 Based on an output of said first selecting means, and second pre-decoding means for performing an address decode,
    前記第2のプリデコード手段の出力信号を反転出力する反転手段と、 And inverting means for inverting an output signal of said second predecode unit,
    前記第2のプリデコード手段の出力信号と、前記反転手段の出力信号とのいずれかを選択して出力する第2の選択手段と、を備え、 Comprising an output signal of said second predecode unit, and a second selecting means for selecting and outputting one of the output signal of said inverting means,
    全メモリセルの選択を指示する全メモリセル選択信号が入力されると、前記第1の選択手段は前記不良情報記憶手段のプリデコード結果を選択するとともに、前記第2の選択手段は前記反転手段の出力信号を選択し、通常のセルアクセス時には、前記第1の選択手段は前記第1のプリデコード手段のプリデコード結果を選択するとともに、前記第2の選択手段は前記第2のプリデコード手段のデコード結果を選択することを特徴とする半導体記憶装置。 If all memory cells selected signal indicating the selection of all the memory cells are input, the with the first selecting means selects the pre-decoding result of the defect information storage unit, the second selecting means said inverting means select the output signal, during normal cell access, the with the first selecting means selects the pre-decoding result of the first pre-decoding means, said second selection means and the second pre-decoding means the semiconductor memory device and selects the result of decoding.
  2. 前記不良情報記憶手段は、不良セルをカラム単位で置き換えるためのアドレスを、前記複数のアドレスビットを単位としてプリデコードして記憶することを特徴とする請求項1に記載の半導体記憶装置。 The defect information storage means, an address to replace a defective cell in columns, the semiconductor memory device according to claim 1, characterized in that for storing pre-decoding said plurality of address bits as a unit.
  3. 前記不良情報記憶手段は、不良セルをロウ単位で置き換えるためのアドレスを、前記複数のアドレスビットを単位としてプリデコードして記憶することを特徴とする請求項1に記載の半導体記憶装置。 The defect information storage means, an address to replace a defective cell in row units, the semiconductor memory device according to claim 1, characterized in that for storing pre-decoding said plurality of address bits as a unit.
  4. 複数のブロックに分割されたメモリセルアレイを備え、 Comprising a memory cell array divided into a plurality of blocks,
    前記不良情報記憶手段は、各ブロックごとに、不良セルを置き換えるためのアドレスを記憶することを特徴とする請求項1〜3のいずれかに記載の半導体記憶装置。 The defect information storage unit, a semiconductor memory device according to claim 1 for each block, and to store the address for replacing a defective cell.
  5. メモリセルアレイ内の全メモリセルを選択することが可能な半導体記憶装置の制御方法において、 A method of controlling a semiconductor memory device capable of selecting all the memory cells in the memory cell array,
    外部から入力されたアドレス信号を、複数のアドレスビットを単位としてプリデコードする第1ステップと、 An address signal input from the outside, a first step of pre-decoding a plurality of address bits as a unit,
    不良セルを置き換えるためのアドレスを、前記複数のアドレスビットを単位としてプリデコードして記憶する第2ステップと、 An address for replacing a defective cell, a second step of pre-decoding and storing said plurality of address bits as a unit,
    前記第1および第2ステップのプリデコード結果のいずれかを選択して出力する第3ステップと、 A third step of selecting and outputting one of the pre-decoding result of the first and second steps,
    前記第3ステップの出力に基づいて、最終的なアドレスデコードを行う第4ステップと、 Based on the output of the third step, a fourth step of performing a final address decode,
    前記第4ステップのデコード結果と、このデコード結果の反転信号とのいずれかを選択して出力する第5ステップと、を備え、 Comprising a decoding result of the fourth step, a fifth step for selecting and outputting one of an inverted signal of the decoding result, and
    全メモリセルの選択を指示する全メモリセル選択信号が入力されると、前記第3ステップは前記第2ステップのプリデコード結果を選択するとともに、前記第5ステップは前記第4ステップのデコード結果の反転信号を選択し、通常のセルアクセス時には、前記第3ステップは前記第1ステップのプリデコード結果を選択するとともに、前記第5ステップは前記第4ステップのデコード結果を選択することを特徴とする半導体記憶装置の制御方法。 If all memory cells selected signal indicating the selection of all the memory cells are input, the third step with selecting a pre-decoding result of the second step, the fifth step of the decoding result of the fourth step select an inverted signal, during normal cell access, the third step with selecting a pre-decoding result of the first step, the fifth step and selects a decoding result of said fourth step control method for a semiconductor memory device.
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