JP3886679B2 - Semiconductor memory device and control method thereof - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、メモリセルアレイ内の全メモリセルを選択可能な半導体記憶装置に関し、特に、全メモリセルを選択した状態で全メモリセルに所望のストレスを印加するバーンインテストを行うことが可能な半導体記憶装置を対象とする。
【0002】
【従来の技術】
半導体メモリをスクーリング(検査)する手法の一つに、バーンインテストと呼ばれるものがある。バーンインテストは、温度や電源電圧を上げて条件を厳しく加速した状態で、メモリセルにある動作状態、例えば書き込み状態のストレスをかけるなどして、メモリセルの破壊状況などを検査するものである。
【0003】
バーンインテストでは、通常のメモリアクセスよりもはるかに長い時間、ストレスを印加する必要があるため、アドレスをインクリメントしながらアドレスごとにテストしていたのでは、膨大なテスト時間がかかり、実際上不可能である。このため、全メモリセルを同時に選択した状態で、各メモリセルに同時にストレスを印加するのが一般的である。
【0004】
図6は半導体メモリ内の全メモリセルを選択する従来の選択制御回路の概略回路図である。アドレスバッファ31は、外部から入力されたアドレス信号を入力初段回路32でバッファリングした後、NANDゲートG1,G2にて正負2種類の信号Ai,/Aiを生成する。これら2種類の信号はデコード回路33に入力されてデコードされる。
【0005】
また、NANDゲートG1,G2には、バーンインテスト時にローレベルになる全セルテスト信号が入力される。この信号がローレベルになると、NANDゲートG1,G2の出力はいずれもハイレベルになり、全メモリセルが選択される。
【0006】
図7はSRAM内のメモリセルアレイの概略構成を示す図である。各メモリセルは、ワード線とビット線対との間に接続されており、ビット線対にはカラム・トランスファゲート34が接続されている。カラム・トランスファゲート34はカラムデコーダ35によりオン・オフ制御される。
【0007】
SRAMの通常書き込み時は、いずれか一本のワード線と一組のカラムトランスファゲート34のみが選択されて、データ線対Din,/Dinのデータが特定のメモリセルのみに書き込まれる。一方、バーンインテスト時は、全ワード線と全カラムトランスファゲート34が選択されて、データ線対Din,/Dinのデータがすべてのメモリセルに書き込まれる。
【0008】
ところで、最近の半導体メモリは、歩留まり向上のため、不良セルと置き換え可能なスペアセルを予め備えているものが多くなってきた。この種のメモリでは、短絡不良などの不良が起こった不良セルを、ロウ単位あるいはカラム単位で、スペアセルに置き換える。
【0009】
不良個所を示すアドレスは、ヒューズ素子の切断によりチップ内に記憶される。メモリの通常動作時に、外部からアドレスが入力されると、このアドレスとチップ内に記憶された不良個所のアドレスとが比較され、両者が一致すれば、スペアセルへの置き換えが行われる。
【0010】
【発明が解決しようとする課題】
しかしながら、不良セルを有するメモリに対してバーンインテストを行うと、上述した図6の回路により強制的に全メモリセルが選択されるため、不良セルも選択されてしまう。このため、例えば、ビット線の短絡(ショート)不良が起こった場合には、図8の太線経路で示すように、データ線Dinからビット線を介して接地端子にリーク電流が流れ、データ線Dinのハイレベル電圧が低下してしまう。データ線Dinのハイレベル電圧が低下すると、それに伴って、他の正常なセルに供給されるストレスレベルも低下するため、正常なスクリーニングが行えなくなってしまう。
【0011】
このような問題は、接地レベルへの短絡不良が起こった場合だけでなく、電源電圧レベルへの短絡不良が起こった場合にも起こりうる。この場合、ローレベル電圧が上昇して、ローレベル側のストレスレベルが不十分になってしまう。
【0012】
また、これらの問題は、メモリセル自身の不良だけでなく、カラム系の不良やロウ系の不良が起こった場合にも同様に起こりうる。
【0013】
本発明は、このような点に鑑みてなされたものであり、その目的は、全セル選択時に各メモリセルに印加されるストレスレベルが不良セルの影響を受けないようにした半導体記憶装置を提供することにある。
【0014】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様は、メモリセルアレイ内の全メモリセルを選択可能な半導体記憶装置において、外部から入力されたアドレス信号を、複数のアドレスビットを単位としてプリデコードする第1のプリデコード手段と、不良セルに対応するアドレスを、前記複数のアドレスビットを単位としてプリデコードして記憶する不良情報記憶手段と、前記第1のプリデコード手段のプリデコード結果と、前記不良情報記憶手段のプリデコード結果とのいずれかを選択して出力する第1の選択手段と、前記第1の選択手段の出力に基づいて、アドレスデコードを行う第2のプリデコード手段と、前記第2のプリデコード手段の出力信号を反転出力する反転手段と、前記第2のプリデコード手段の出力信号と、前記反転手段の出力信号とのいずれかを選択して出力する第2の選択手段と、を備え、全メモリセルの選択を指示する全メモリセル選択信号が入力されると、前記第1の選択手段は前記不良情報記憶手段のプリデコード結果を選択するとともに、前記第2の選択手段は前記反転手段の出力信号を選択し、通常のセルアクセス時には、前記第1の選択手段は前記第1のプリデコード手段のプリデコード結果を選択するとともに、前記第2の選択手段は前記第2のプリデコード手段のデコード結果を選択することを特徴とする半導体記憶装置が提供される。
【0016】
本発明の一態様では、不良セルに対応するアドレスを、複数のアドレスビットを単位としてプリデコードした結果を不良情報として記憶しておくため、不良セルのアドレスだけでなく、不良個所がないという情報も記憶しておくことができる。したがって、この不良情報を利用すれば、不良セルを除いて他のすべてのメモリセルを選択することも容易にできるようになる。
【0017】
本発明の一態様では、不良セルをカラム単位あるいはロウ単位で置き換えることができ、また、不良セルを含むカラムあるいはロウを、バーンインテストから除外することができる。
【0018】
また、メモリセルがブロック単位で構成されていて、ブロック単位で不良セルを置き換える場合も、不良セルの影響で他の正常なメモリセルに所望のストレスが印加されないという不具合を解消できる。
【0019】
本発明の一態様では、メモリセルアレイ内の全メモリセルを選択することが可能な半導体記憶装置の制御方法において、外部から入力されたアドレス信号を、複数のアドレスビットを単位としてプリデコードする第1ステップと、不良セルを置き換えるためのアドレスを、前記複数のアドレスビットを単位としてプリデコードして記憶する第2ステップと、前記第1および第2ステップのプリデコード結果のいずれかを選択して出力する第3ステップと、前記第3ステップの出力に基づいて、最終的なアドレスデコードを行う第4ステップと、前記第4ステップのデコード結果と、このデコード結果の反転信号とのいずれかを選択して出力する第5ステップと、を備え、全メモリセルの選択を指示する全メモリセル選択信号が入力されると、前記第3ステップは前記第2ステップのプリデコード結果を選択するとともに、前記第5ステップは前記第4ステップのデコード結果の反転信号を選択し、通常のセルアクセス時には、前記第3ステップは前記第1ステップのプリデコード結果を選択するとともに、前記第5ステップは前記第4ステップのデコード結果を選択する。
【0020】
【発明の実施の形態】
以下、本発明に係る半導体記憶装置について、図面を参照しながら具体的に説明する。以下では、全メモリセルを選択状態にした状態で全メモリセルに同時にストレスを印加してバーンインテストを行うことが可能な半導体記憶装置について説明する。
【0021】
図1は本発明に係る半導体記憶装置の一実施形態のブロック図である。図1ではアドレスデコードを行う部分を主に示しており、それ以外の部分は省略している。
【0022】
図1の半導体記憶装置は、アドレスバッファ1と、第1のプリデコーダ(第1のプリデコード手段)2と、レジスタ回路3と、ヒューズデータ記憶部(不良情報記憶手段)4と、第1のマルチプレクサ(第1の選択手段)5と、第2のプリデコーダ(第2のプリデコード手段)6と、インバータ(反転手段)7と、第2のマルチプレクサ(選択手段、第2の選択手段)8と、メモリセルアレイ9と、を備えている。
【0023】
アドレスバッファ1は、図6と同様に構成され、外部から入力されたアドレス信号をバッファリングした後、正負2種類のアドレス信号をそれぞれ出力する。第1のプリデコーダ2は、アドレス信号A0〜Anをm(m<n)ビット単位でプリデコードする。図2はアドレス信号を3ビット単位でプリデコードした例を示している。3ビット単位でデコードすると、それぞれ8ビットの出力B0〜B7が得られる。これら8ビットのうち、いずれか一つのビットのみが「1」になる。
【0024】
第1のプリデコーダ2のデコード結果は、レジスタ回路3により共通のタイミングでラッチされる。これにより、第1のプリデコーダ2のプリデコード結果をクロックに同期化することができる。
【0025】
一方、ヒューズデータ記憶部4は、不良箇所に対応するアドレスをヒューズ素子を用いて記憶する。具体的には、第1のプリデコーダ2と同様に、不良個所に対応するアドレスをmビット単位でプリデコードした結果を記憶する。ヒューズデータ記憶部4は、全部で2mビットのデータを記憶する。
【0026】
また、不良個所が存在する場合には、不良個所に対応するビットを「1」に設定する。したがって、不良個所がまったく存在しなければ、ヒューズデータ記憶部4はオール「0」のデータを記憶する。
【0027】
従来は、不良個所のアドレスの各ビットごとにヒューズ素子を設けていたため、不良個所が存在しない状態をヒューズ素子で表現することはできなかった。例えば、ヒューズ素子のいずれも切断しない場合は、オール「0」のアドレスか、あるいはオール「1」のアドレスと一致するとみなされていた。
【0028】
これに対して、本実施形態は、アドレス信号をプリデコードした結果に対してヒューズ素子を割り当てているため、不良個所が存在しない状態をオール「0」として表現することができる。
【0029】
本実施形態のようにすると、従来よりもヒューズ素子の本数が増えるが、通常、アドレス信号は、複数段に分けてデコードされるため、初段のプリデコード結果に対応させてヒューズ素子を設ければ、ヒューズ素子の本数を従来の2〜3倍程度に抑えることができ、回路構成が複雑になるおそれもない。
【0030】
また、最近の高速同期型メモリは、アドレスをプリデコードした結果を予めレジスタに格納しておき、メモリアクセス時の時間短縮を図るのが一般的であり、アドレスのプリデコードに合わせて、ヒューズデータもプリデコードした結果を格納しておく方が自然であり、システムとして統一がとれる。
【0031】
図1の第1のマルチプレクサ5は、全メモリセル選択信号testの論理に応じて、ヒューズデータ記憶部4の出力と第1のプリデコーダ2の出力とのいずれか一方を選択する。具体的には、メモリの通常動作時(testがローレベルのとき)には、第1のプリデコーダ2の出力を選択し、バーンインテスト時(testがハイレベルのとき)には、ヒューズデータ記憶部4の出力を選択する。
【0032】
第2のプリデコーダ6は、第1のプリデコーダ2の出力、あるいはヒューズデータ記憶部4の出力に基づいてデコードを行い、最終的なデコード信号を出力する。
【0033】
第2のマルチプレクサ8は、全メモリセル選択信号testの論理に応じて、第2のプリデコーダ6の出力と、その反転出力とのいずれかを選択する。具体的には、メモリの通常動作時(testがローレベルのとき)には、第2のプリデコーダ6の出力を選択し、バーンインテスト時(testがハイレベルのとき)には、第2のプリデコーダ6の反転出力を選択する。
【0034】
第2のマルチプレクサ8の出力は、メモリセルアレイ9内のカラム・トランスファーゲートに供給される。これにより、いずれか一つのカラム・トランスファーゲートがオンし、そのゲートに接続されているビット線対にデータ線対Din,/Dinのデータが供給される。
【0035】
なお、図1では省略しているが、ロウ側についても図1と同様の回路が設けられる。ロウ側については、第2のマルチプレクサ8の出力により、いずれか一つのワード線が駆動される。
【0036】
図3は第2のマルチプレクサ8の内部構成を示す回路図である。第2のマルチプレクサ8は、トランスファーゲート11,12とインバータ13〜15とで構成される。トランスファーゲート12には第2のプリデコーダ6の出力が入力され、トランスファーゲート11には第2のプリデコーダ6の出力を図1のインバータ7で反転した信号が入力される。
【0037】
全メモリセル選択信号testがハイレベルであれば、トランスファーゲート11がオンしてインバータ7の出力が選択され、全メモリセル選択信号testがローレベルであれば、トランスファーゲート12がオンして第2のプリデコーダ6の出力が選択される。
【0038】
次に、バーンインテストを行う場合の図1の半導体記憶装置の動作を説明する。バーンインテストを行う場合は、メモリセルアレイ9内のすべてのメモリセルが選択され、全メモリセル選択信号testはハイレベルになる。したがって、図1の第1のマルチプレクサ5は、ヒューズデータ記憶部4の出力信号を選択する。ヒューズデータ記憶部4には、上述したように、不良個所のアドレスがプリデコードされて格納されている。
【0039】
より詳細には、ヒューズデータ記憶部4は、不良個所のアドレスに対応するビットのみ「1」を記憶する。また、不良個所が存在しなければ、ヒューズデータ記憶部4はオール「0」を記憶する。
【0040】
ヒューズデータ記憶部4の出力は、第1のマルチプレクサ5を介して第2のプリデコーダ6に入力され、最終的なアドレス・デコードが行われる。その結果、不良個所に対応するアドレスのみが選択される。また、仮に、不良個所がどこにも存在しなければ、第2のプリデコーダ6の出力はすべてのアドレスを非選択とする。
【0041】
また、第2のマルチプレクサ8は、全メモリセル選択信号testがハイレベルであるため、インバータ7の出力を選択する。すなわち、第2のマルチプレクサ8は、第2のプリデコーダ6が選択したアドレスを非選択とし、選択しなかったアドレスを選択する。
【0042】
これにより、不良個所に対応するアドレスのみが非選択となり、それ以外のアドレスはすべて選択される。したがって、不良の起こったカラムを除いて、他のすべてのカラムに対して、所望のストレスを与えることができる。
【0043】
この状態でバーンインテストを行えば、従来のように、短絡不良等の起こったカラムやワード線の影響により正常なメモリセルに対して所望のストレスを印加できないという問題が発生しなくなる。
【0044】
図4はメモリの通常動作時のメモリアクセスを示す図であり、図4(a)は不良セルに対してアクセスしようとしたため、スペアセルへの置き換えが行われた例を示し、図4(b)はアクセス先のメモリセルが良品である例を示している。また、図5はバーンインテスト時のメモリアクセスを示す図であり、図5(a)は不良セルを除く全セルが選択される例を示し、図5(b)は不良セルが存在しない例を示している。
【0045】
このように、本実施形態は、外部から入力されたアドレス信号をプリデコードした結果に対応させて、不良個所のアドレスをプリデコードした結果をヒューズデータとして記憶しておくため、不良個所をスペアセルに置き換えることができるだけでなく、不良が存在しないという状態もヒューズデータにより設定することができる。したがって、ヒューズデータを利用することにより、バーンインテスト時には、不良個所を除く全メモリセルに所望のストレスを印加することができる。
【0046】
また、本実施形態では、全セル選択信号testで第1および第2のマルチプレクサ8の選択を制御するため、これらマルチプレクサの選択を行う信号を別途設ける必要がなくなる。
【0047】
さらに、図1では、第2のプリデコーダ6の出力が最終的なデコード結果となる例を示したが、3段以上のプリデコーダを用いてアドレスのデコードを行ってもよい。この場合、3段以上のプリデコーダのうち、最終段以外のいずれかのプリデコーダに対応させて図1のヒューズデータ記憶部4を設け、その後段のプリデコーダの出力に図1のインバータ7を接続すればよい。
【0048】
ところで、最近の大容量メモリは、メモリセルアレイ9が複数のアレイブロックに分割されていることが多い。この場合、各アレイブロックごとにスペアセル(スペアカラムやスペアロウ)とヒューズ素子が設けられるので、各ブロックごとに図1のヒューズデータ記憶部4を設ければよい。
【0049】
【発明の効果】
以上詳細に説明したように、本発明によれば、全メモリセル選択信号が入力されると、不良セルを含む所定範囲のメモリセルを除く他のメモリセルすべてを選択するようにしたため、不良セルを除いてバーンインテスト等のスクリーニングを行うことができる。これにより、不良セルの影響を受けて他の正常なメモリセルに所望のストレスが印加されないという不具合が起きなくなり、スクリーニングの信頼性が向上する。
【0050】
また、不良セルに対応するアドレスを、複数のアドレスビットを単位としてプリデコードした結果を不良情報として記憶しておくため、不良セルのアドレスだけでなく、不良個所が存在しないという情報も記憶しておくことができる。したがって、この不良情報を利用すれば、不良セルを除いて他のすべてのメモリセルを選択することも容易にできるようになる。
【図面の簡単な説明】
【図1】本発明に係る半導体記憶装置の一実施形態のブロック図。
【図2】アドレス信号を3ビット単位でプリデコードした例を示す図。
【図3】第2のマルチプレクサ8の内部構成を示す回路図。
【図4】メモリの通常動作時のメモリアクセスを示す図。
【図5】(a),(b)はバーンインテスト時のメモリアクセスを示す図。
【図6】半導体メモリ内の全メモリセルを選択する従来の選択制御回路の概略回路図。
【図7】 SRAM内のメモリセルアレイの概略構成を示す図。
【図8】リークパスの一例を示す図。
【符号の説明】
1 アドレスバッファ
2 第1のプリデコーダ
3 レジスタ回路
4 ヒューズデータ記憶部
5 第1のマルチプレクサ
6 第2のプリデコーダ
7 インバータ
8 第2のマルチプレクサ
9 メモリセルアレイ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor memory device capable of selecting all memory cells in a memory cell array, and more particularly to a semiconductor memory capable of performing a burn-in test in which a desired stress is applied to all memory cells in a state where all memory cells are selected. Intended for equipment.
[0002]
[Prior art]
One technique for schooling (inspecting) a semiconductor memory is called a burn-in test. The burn-in test is to inspect the destruction state of the memory cell by applying stress in the operation state of the memory cell, for example, the writing state in a state where the conditions are severely accelerated by increasing the temperature and the power supply voltage.
[0003]
In the burn-in test, it is necessary to apply stress for a much longer time than normal memory access, so testing for each address while incrementing the address takes a huge amount of test time, which is actually impossible It is. For this reason, it is common to apply stress to each memory cell simultaneously with all the memory cells selected at the same time.
[0004]
FIG. 6 is a schematic circuit diagram of a conventional selection control circuit for selecting all memory cells in a semiconductor memory. The address buffer 31 buffers externally input address signals by the input
[0005]
The NAND gates G1 and G2 receive all cell test signals that are at a low level during the burn-in test. When this signal becomes low level, the outputs of the NAND gates G1 and G2 both become high level, and all memory cells are selected.
[0006]
FIG. 7 is a diagram showing a schematic configuration of a memory cell array in the SRAM. Each memory cell is connected between a word line and a bit line pair, and a
[0007]
During normal SRAM writing, only one word line and one set of
[0008]
By the way, recent semiconductor memories have been increasingly provided with spare cells that can be replaced with defective cells in order to improve yield. In this type of memory, a defective cell in which a failure such as a short-circuit failure has occurred is replaced with a spare cell in row units or column units.
[0009]
The address indicating the defective portion is stored in the chip by cutting the fuse element. When an address is input from the outside during normal operation of the memory, this address is compared with the address of the defective part stored in the chip, and if they match, replacement with a spare cell is performed.
[0010]
[Problems to be solved by the invention]
However, when a burn-in test is performed on a memory having a defective cell, all the memory cells are forcibly selected by the circuit shown in FIG. 6 described above, so that a defective cell is also selected. For this reason, for example, when a short circuit failure occurs in the bit line, a leak current flows from the data line Din to the ground terminal via the bit line as shown by the thick line path in FIG. The high-level voltage will decrease. When the high level voltage of the data line Din decreases, the stress level supplied to other normal cells also decreases accordingly, and normal screening cannot be performed.
[0011]
Such a problem may occur not only when a short circuit failure to the ground level occurs but also when a short circuit failure to the power supply voltage level occurs. In this case, the low level voltage rises and the stress level on the low level side becomes insufficient.
[0012]
These problems can occur not only when the memory cell itself is defective, but also when a column-related defect or a row-related defect occurs.
[0013]
The present invention has been made in view of these points, and an object of the present invention is to provide a semiconductor memory device in which the stress level applied to each memory cell when all cells are selected is not affected by a defective cell. There is to do.
[0014]
[Means for Solving the Problems]
In order to solve the above-described problem, according to one embodiment of the present invention, a semiconductor memory device capable of selecting all memory cells in a memory cell array predecodes an address signal input from the outside in units of a plurality of address bits. First predecoding means, a defect information storage means for predecoding and storing addresses corresponding to defective cells in units of the plurality of address bits, a predecoding result of the first predecoding means, A first selection unit that selects and outputs one of the predecode results of the defect information storage unit; a second predecode unit that performs address decoding based on an output of the first selection unit; Inversion means for inverting the output signal of the second predecoding means, output signal of the second predecoding means, and the inverting means Second selection means for selecting and outputting any one of the output signals, and when the all memory cell selection signal instructing selection of all memory cells is input, the first selection means While selecting the predecode result of the information storage means, the second selection means selects the output signal of the inversion means, and during normal cell access, the first selection means is the first predecode means A semiconductor memory device is provided in which a predecode result is selected, and the second selection means selects a decode result of the second predecode means.
[0016]
In one aspect of the present invention, the result of predecoding the address corresponding to the defective cell in units of a plurality of address bits is stored as defective information, so that not only the address of the defective cell but also information indicating that there is no defective portion Can also be remembered. Therefore, by using this defect information, it becomes possible to easily select all other memory cells except for the defective cells.
[0017]
In one embodiment of the present invention, a defective cell can be replaced by a column unit or a row unit, and a column or row including the defective cell can be excluded from the burn-in test.
[0018]
Further, even when the memory cells are configured in units of blocks and the defective cells are replaced in units of blocks, the problem that desired stress is not applied to other normal memory cells due to the influence of the defective cells can be solved.
[0019]
According to one aspect of the present invention, in a method for controlling a semiconductor memory device capable of selecting all memory cells in a memory cell array, a first method of predecoding an address signal input from the outside in units of a plurality of address bits is provided. A step, a second step of predecoding and storing an address for replacing a defective cell in units of the plurality of address bits, and a predecoding result of the first and second steps to be selected and output Based on the output of the third step, the fourth step for final address decoding, the decoding result of the fourth step, and the inverted signal of the decoding result are selected. And a fifth step for outputting, and when all memory cell selection signals instructing selection of all memory cells are input, The third step selects the predecode result of the second step, the fifth step selects an inverted signal of the decode result of the fourth step, and the third step is the first step during normal cell access. While selecting the predecode result of one step, the fifth step selects the decode result of the fourth step.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a semiconductor memory device according to the present invention will be specifically described with reference to the drawings. Hereinafter, a semiconductor memory device capable of performing a burn-in test by simultaneously applying stress to all the memory cells in a state where all the memory cells are selected will be described.
[0021]
FIG. 1 is a block diagram of an embodiment of a semiconductor memory device according to the present invention. FIG. 1 mainly shows a portion for performing address decoding, and other portions are omitted.
[0022]
The semiconductor memory device of FIG. 1 includes an
[0023]
The
[0024]
The decoding result of the
[0025]
On the other hand, the fuse
[0026]
If there is a defective part, the bit corresponding to the defective part is set to “1”. Therefore, if there is no defective portion, the fuse
[0027]
Conventionally, since a fuse element is provided for each bit of an address of a defective portion, a state where no defective portion exists cannot be expressed by a fuse element. For example, when none of the fuse elements is cut, it is considered that the addresses are all “0” or all “1”.
[0028]
On the other hand, in the present embodiment, since the fuse element is assigned to the result of predecoding the address signal, a state where there is no defective portion can be expressed as all “0”.
[0029]
In the present embodiment, the number of fuse elements is increased as compared with the conventional case. However, since the address signal is normally decoded in a plurality of stages, if a fuse element is provided corresponding to the predecode result in the first stage, The number of fuse elements can be reduced to about 2 to 3 times that of the conventional one, and the circuit configuration is not likely to be complicated.
[0030]
In recent high-speed synchronous memory, the result of predecoding the address is stored in a register in advance, and the time for accessing the memory is generally shortened. It is more natural to store the predecoded result, and the system can be unified.
[0031]
The first multiplexer 5 in FIG. 1 selects either the output of the fuse
[0032]
The
[0033]
The second multiplexer 8 selects either the output of the
[0034]
The output of the second multiplexer 8 is supplied to a column transfer gate in the
[0035]
Although omitted in FIG. 1, a circuit similar to that in FIG. 1 is also provided on the row side. On the row side, any one word line is driven by the output of the second multiplexer 8.
[0036]
FIG. 3 is a circuit diagram showing the internal configuration of the second multiplexer 8. The second multiplexer 8 includes
[0037]
If all the memory cell selection signals test are at a high level, the
[0038]
Next, the operation of the semiconductor memory device of FIG. 1 when performing a burn-in test will be described. When performing the burn-in test, all the memory cells in the
[0039]
More specifically, the fuse
[0040]
The output of the fuse
[0041]
Further, the second multiplexer 8 selects the output of the
[0042]
As a result, only the address corresponding to the defective portion is not selected, and all other addresses are selected. Therefore, a desired stress can be applied to all the other columns except for the column in which a failure has occurred.
[0043]
If the burn-in test is performed in this state, the problem that a desired stress cannot be applied to a normal memory cell due to the influence of a column or word line in which a short circuit failure has occurred as in the prior art does not occur.
[0044]
FIG. 4 is a diagram showing memory access during normal operation of the memory. FIG. 4A shows an example in which replacement with a spare cell is performed because an attempt is made to access a defective cell, and FIG. Shows an example in which the memory cell to be accessed is a non-defective product. FIG. 5 is a diagram showing memory access during a burn-in test. FIG. 5A shows an example in which all cells except for a defective cell are selected, and FIG. 5B shows an example in which no defective cell exists. Show.
[0045]
As described above, according to the present embodiment, the result of predecoding the address of the defective part is stored as fuse data in correspondence with the result of predecoding the address signal input from the outside. Not only can it be replaced, but also the state that no defect exists can be set by the fuse data. Therefore, by using the fuse data, it is possible to apply a desired stress to all the memory cells except the defective portion during the burn-in test.
[0046]
In this embodiment, since the selection of the first and second multiplexers 8 is controlled by the all-cell selection signal test, it is not necessary to separately provide signals for selecting these multiplexers.
[0047]
Further, FIG. 1 shows an example in which the output of the
[0048]
By the way, in recent large-capacity memories, the
[0049]
【The invention's effect】
As described above in detail, according to the present invention, when all memory cell selection signals are input, all other memory cells except for a predetermined range of memory cells including the defective cells are selected. Screening such as burn-in test can be performed. As a result, the problem that the desired stress is not applied to other normal memory cells under the influence of the defective cell does not occur, and the screening reliability is improved.
[0050]
In addition, since the address corresponding to the defective cell is predecoded in units of a plurality of address bits and stored as defective information, not only the address of the defective cell but also information that no defective portion exists is stored. I can leave. Therefore, by using this defect information, it becomes possible to easily select all other memory cells except for the defective cells.
[Brief description of the drawings]
FIG. 1 is a block diagram of an embodiment of a semiconductor memory device according to the present invention.
FIG. 2 is a diagram showing an example in which an address signal is predecoded in units of 3 bits.
3 is a circuit diagram showing an internal configuration of a second multiplexer 8. FIG.
FIG. 4 is a diagram showing memory access during normal operation of the memory.
FIGS. 5A and 5B are diagrams showing memory access during a burn-in test. FIGS.
FIG. 6 is a schematic circuit diagram of a conventional selection control circuit that selects all memory cells in a semiconductor memory.
FIG. 7 is a diagram showing a schematic configuration of a memory cell array in SRAM.
FIG. 8 is a diagram showing an example of a leak path.
[Explanation of symbols]
DESCRIPTION OF
Claims (5)
外部から入力されたアドレス信号を、複数のアドレスビットを単位としてプリデコードする第1のプリデコード手段と、
不良セルに対応するアドレスを、前記複数のアドレスビットを単位としてプリデコードして記憶する不良情報記憶手段と、
前記第1のプリデコード手段のプリデコード結果と、前記不良情報記憶手段のプリデコード結果とのいずれかを選択して出力する第1の選択手段と、
前記第1の選択手段の出力に基づいて、アドレスデコードを行う第2のプリデコード手段と、
前記第2のプリデコード手段の出力信号を反転出力する反転手段と、
前記第2のプリデコード手段の出力信号と、前記反転手段の出力信号とのいずれかを選択して出力する第2の選択手段と、を備え、
全メモリセルの選択を指示する全メモリセル選択信号が入力されると、前記第1の選択手段は前記不良情報記憶手段のプリデコード結果を選択するとともに、前記第2の選択手段は前記反転手段の出力信号を選択し、通常のセルアクセス時には、前記第1の選択手段は前記第1のプリデコード手段のプリデコード結果を選択するとともに、前記第2の選択手段は前記第2のプリデコード手段のデコード結果を選択することを特徴とする半導体記憶装置。In a semiconductor memory device capable of selecting all memory cells in a memory cell array,
First predecoding means for predecoding an address signal input from outside in units of a plurality of address bits;
A defect information storage means for predecoding and storing an address corresponding to a defective cell in units of the plurality of address bits;
First selection means for selecting and outputting either the predecode result of the first predecode means and the predecode result of the defect information storage means;
Second predecoding means for performing address decoding based on the output of the first selection means;
Inverting means for inverting the output signal of the second predecoding means;
Second selection means for selecting and outputting either the output signal of the second predecoding means or the output signal of the inverting means,
When an all memory cell selection signal instructing selection of all memory cells is input, the first selection means selects a predecode result of the defect information storage means, and the second selection means is the inversion means. When the normal cell access is performed, the first selection means selects the predecode result of the first predecode means, and the second selection means selects the second predecode means. A semiconductor memory device characterized by selecting a decoding result of.
前記不良情報記憶手段は、各ブロックごとに、不良セルを置き換えるためのアドレスを記憶することを特徴とする請求項1〜3のいずれかに記載の半導体記憶装置。A memory cell array divided into a plurality of blocks,
The semiconductor memory device according to claim 1, wherein the defect information storage unit stores an address for replacing a defective cell for each block.
外部から入力されたアドレス信号を、複数のアドレスビットを単位としてプリデコードする第1ステップと、
不良セルを置き換えるためのアドレスを、前記複数のアドレスビットを単位としてプリデコードして記憶する第2ステップと、
前記第1および第2ステップのプリデコード結果のいずれかを選択して出力する第3ステップと、
前記第3ステップの出力に基づいて、最終的なアドレスデコードを行う第4ステップと、
前記第4ステップのデコード結果と、このデコード結果の反転信号とのいずれかを選択して出力する第5ステップと、を備え、
全メモリセルの選択を指示する全メモリセル選択信号が入力されると、前記第3ステップは前記第2ステップのプリデコード結果を選択するとともに、前記第5ステップは前記第4ステップのデコード結果の反転信号を選択し、通常のセルアクセス時には、前記第3ステップは前記第1ステップのプリデコード結果を選択するとともに、前記第5ステップは前記第4ステップのデコード結果を選択することを特徴とする半導体記憶装置の制御方法。In a control method of a semiconductor memory device capable of selecting all memory cells in a memory cell array,
A first step of predecoding an externally input address signal in units of a plurality of address bits;
A second step of predecoding and storing an address for replacing a defective cell in units of the plurality of address bits;
A third step of selecting and outputting one of the predecode results of the first and second steps;
A fourth step of performing final address decoding based on the output of the third step;
A fifth step of selecting and outputting one of the decoding result of the fourth step and an inverted signal of the decoding result;
When an all memory cell selection signal instructing selection of all memory cells is input, the third step selects the predecode result of the second step, and the fifth step determines the decode result of the fourth step. When the inverted signal is selected and the normal cell access is performed, the third step selects the predecode result of the first step, and the fifth step selects the decode result of the fourth step. A method for controlling a semiconductor memory device.
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