JP3880796B2 - 多層誘電体エバネッセントモード導波路フィルタ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、エバネッセントモード導波路フィルタに関するものである。より詳細には、本発明は、通常マイクロ波周波数で作動し、最小挿入損失及び高選択性を有する非常に狭帯域幅を実現する共振器のためのビアホール技術を利用するフィルタのトポロジーを開示する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
長い間、無線通信システムは、多くの要因の中で、より小さいサイズ、より高周波でかつそれに伴う帯域幅の拡張での作動、所定の電力出力に対するより低い電力消費、及びロバストネス（robustness）による性能の向上と共に、技術的に益々発展してきた。より優れた通信システムを求めるトレンドは、これらのシステムの製造についても非常に大きな要求を求めている。
【０００３】
今日、衛星、軍事、及び他の先端デジタル通信システムの要求は、約500MHzから約60GHz又はそれ以上までの周波数で通常作動するマイクロ波技術に合致している。多くのこれらのシステムは帯域パスフィルタを使用して、マイクロ波信号に存在するノイズ又は不要な周波数の低減している。
【０００４】
狭帯域幅出願によく使用されるフィルタの一つは、ＶＨＦからＬ帯域を通しての周波数を含む応用に対して通常使用されるＳＡＷ（表面音波）フィルタである。ＳＡＷフィルタは、静電気に敏感であるという欠点を有し、特に損失が大きいという欠点を有するより高い周波数において静電気に敏感である。例えば、結合非効率、抵抗損失、インピーダンス不整合に起因して、ＳＡＷフィルタは約0.8GHz以上の周波数では法外に損失が大きくなる。数GHzのような高い周波数では、ＳＡＷフィルタはサブミクロン電極配置によって結合されている。
【０００５】
帯域パスフィルタの他の典型的な装置はエバネッセントモード導波路を用いる。エバネッセントモード導波路は任意の断面形状及び少なくとも一つの共振器を有してもよい。断面の寸法は、興味の作動周波数での波動の伝搬を可能にする一方、他の周波数で急速に減衰するように選択される。エバネッセントモード導波路の選択長はインダクタの値がπ部又はＴ部として表すことができ、その値は部の長さ、誘電率及びガイド断面の関数である。共振器ポストは、エバネッセントモード導波路の広い壁を貫通し、それによって導波路の反対側の導電壁の間で分路キャパシタンス要素を形成するように挿入されてもよい。分路インダクタンス及び分路キャパシタンスの組合せによって共振器が形成される。導波路に沿った変動距離で離間した多重共振器ポストを配置することによって、多重共振器が導入され、幅広い種類の帯域パス機能につながる。そのフィルタはインダクタ及びキャパシタンスを合わせた帯域フィルタと等価なマイクロ波である。
【０００６】
現存のエバネッセントモード導波路は、特に作動中心周波数が減少するほどサイズ及び重量が相対的に小さくなっている。フィルタ中心周波数が減少するほど、共振器の高非負荷（high unloaded）品質因子（Ｑ）と実現可能負荷キャパシタンスとの両方を達成するために要する断面導波路寸法が増加するので、それには限界がある。非負荷Ｑは挿入損失の量とフィルタの帯域幅とに逆比例する。従って、高い選択性を有する低損失フィルタに対して、高非負荷共振器Ｑが望ましく、それによって、中心周波数が小さくなるほど性能を維持するために物理的に大きな導波路が必要となる。
【０００７】
導波路における共振器ポストを形成するために通常調整ネジを使用する。調整ネジの端面と導波路の壁との間のギャップは分路キャパシタンスを形成する。空気誘電体導波路においては、ネジの物理的直径が導波路の形式上の性能を乱さないのに十分小さく保持しなければならないので、達成される実現可能分路キャパシタンスの大きさに物理的な制限がある。例として、調整ネジを利用する狭帯域フィルタは、ネジのねじ山の精度のような必要に小さい物理的許容範囲のために、製造コストが高くまた調整が困難である。他の制限は、調整ネジの端面と導波路壁との間に許容されている物理的近接距離である。要する精度に起因して、0.025mm以下の物理的近接距離に対して共振器ポストとして適切に作用する調整ネジを製造することは困難でありかつ製造コストが高い。一方、非負荷共振器Ｑと負荷キャパシタンスの両方を増大することができる誘電体充填導波路は通常使われない。というのは、それらを製造し調整することが物理的に困難である。
【０００８】
さらに、調整ネジを用いる導波路フィルタは通常、他の要素を有する多層基板構造上のスペースを共にすることができない離散的な単位として製造される。こうして、マイクロ波回路は埋没型導波路フィルタを有しないが、分離して製造される離散的導波路フィルタに結合される。離散的な要素の製造及びその後の結合によってコスト、サイズ、重量及び最終生成物のロバストネスが高くなる。
【０００９】
【課題を解決するための手段】
本発明は、マイクロ波周波数での最小挿入損失及び高選択性を有する非常に狭帯域幅を実現することができる多層誘電体エバネッセントモード導波路帯域フィルタに関するものである。このフィルタは通常、高誘電率セラミックを有する軟らかい基板多層誘電体とビアホール技術とによって製造される。
【００１０】
本発明の目的は、多層技術を用いて製造するのが容易なエバネッセントモード導波路帯域フィルタを提供することである。
【００１１】
本発明の他の目的は、共振器に対する等価な非負荷Ｑを維持する間、旧来のマイクロ波帯域フィルタより小さな断面寸法を有するエバネッセントモード導波路帯域フィルタを提供することである。
【００１２】
本発明の他の目的は、等価な断面を有する旧来の空気充填ガイドに比較してより低いカットオフ周波数とより大きな非負荷Ｑとを有するエバネッセントモード導波路帯域フィルタを提供することである。
【００１３】
本発明の他の目的は、通常従来の導波路構造において見られる電気的かつ機械的制限が除去するためにエバネッセントモード導波路帯域フィルタを提供することである。
【００１４】
本発明の他の目的は、他の多層デバイスと直接一体にするために、多層技術を用いて製造されたエバネッセントモード導波路帯域フィルタを提供することである。
【００１５】
本発明の他の目的は、広い作動周波数範囲にわたって製造することができるエバネッセントモード導波路帯域フィルタを提供することである。
【００１６】
本発明の他の目的は、他に存在するフィルタを超えて優れた電力ハンドリング能力を有するエバネッセントモード導波路帯域フィルタを提供することである。
【００１７】
本発明の他の目的は、サイズが小さくかつ静電気に敏感でないエバネッセントモード導波路帯域フィルタを提供することである。
【００１８】
本発明の他の目的は、温度安定なエバネッセントモード導波路帯域フィルタを提供することである。
【００１９】
本発明の他の目的は、調整ネジを用いたものよりはるかに大きなキャパシタンス値を有するキャパシタを製造するために低めの誘電率材料内に埋め込んだ高誘電率セラミックを提供することによって、調整ネジの必要性を除去するエバネッセントモード導波路帯域フィルタを提供することである。
【００２０】
本発明の他の目的は、導波路の導電壁がフィルタ誘電率材料の回りに形成することができる電気メッキ技術を用いるエバネッセントモード導波路帯域フィルタを提供することである。
【００２１】
本発明の他の目的は、フィルタの周界を規定するためにビアホール技術を利用するエバネッセントモード導波路帯域フィルタを提供することである。
【００２２】
本発明の他の目的は、フィルタの周界を規定するためにスロットを利用するエバネッセントモード導波路帯域フィルタを提供することである。
【００２３】
本発明の他の目的は、ビアホールをフィードポストとして用いるエバネッセントモード導波路帯域フィルタを提供することである。
【００２４】
【発明の実施の形態】
以下で示す図のいくつかは、基板層上に銅エッチング及びホールを含む回路パターンを示す。ホールのような構造は明瞭にするために図では大きくしているが、これらの図は本発明の好適な実施形態に対して様々な構造の形状と相対的位置関係は正確に描いている。
【００２５】
本発明の作用
図１ａ及び図１ｂに、２次の（ｎ＝２）のエバネッセントモード導波路帯域フィルタ１００の好適な実施形態を示す。図１ａ及び図１ｂは、同じエバネッセントモード導波路帯域フィルタ１００の異なる代表例であり、導波路部４，５，６，７，８を表すインダクタのＴ型ネットワークがインダクタのπ型ネットワークに容易に変換されることは、アナログ回路設計の当業者には明らかである。フィルタ１００の組立図を図２に示す。好適な実施形態では、信号が入力ＴＥＭ伝送ラインから好適にはビアホールであるフィードポスト１に誘導的に導入され、それによって導波路帯域フィルタ１００の支配的なエバネッセントモードＴＥ10を励起する。導波路帯域フィルタ１００の導波路部４，５，６，７，８は誘導Ｔ型部又はπ型部を形成しかつフィルタ要素を構成する。好適な実施形態では、導波路帯域フィルタ１００は短絡しており、抵抗３ａ、９ａは端部導電壁３ｂ、９ｄのシート抵抗をモデル化している（代替好適実施形態では、図１１ａ及び図１１ｂにおける導波路帯域フィルタ１００のような開放端導波路は端部シールドを有さない）。共振器ビアホール１０ａ及び１１ａは、キャパシタ１０ｂ、１１ｂが所望の形状因子を実現するために誘導部５，６，７を有する共振器を形成するように、導波路帯域フィルタ１００に挿入される。所望の形状因子は所望のフィルタ性能に依存し、典型的には60dB帯域幅の6dBに対する比として定義される。好適にはビアホールであるフィードポスト２は信号を出力ＴＥＭ伝送ラインに伝達する。
【００２６】
発明の物理的構成
好適な実施形態では、導波路帯域フィルタ１００は、約1から約100の範囲の典型的な誘電率を有する軟らかい基板ＰＴＦＥ積層を備えた多層構造に形成されるが、このような積層は約3から約10の範囲の誘電率が通常商業的に入手可能である。このような多層構造を形成する方法を以下に記載する。
【００２７】
好適な実施形態では、フィードポスト１，２は導電壁１１２から導波路帯域フィルタ１００の導電壁１１２へＴＥＭラインフィードから延伸し、又は、他の好適な実施形態では、ループ型フィード構造が使用され、フィードポスト１は導電壁３ｂから導電壁１１２あるいは導電壁１１４へ延伸し、フィードポスト２は導電壁９ｂから導電壁１１２あるいは導電壁１１４へ延伸する。導波路帯域フィルタ１００は導電壁３ｂ、９ｂで短絡している。入力及び出力フィードライン（図示せず）は、例えば、表面実装のために同軸又はプリントストリップ（strip）であってもよい。共振器ビアホール１０ａ、１１ａとは導波路帯域フィルタ１００の頂部導電壁１１２から延伸し、キャパシタ１０ｂ、１１ｂのそれぞれの頂部電極１０ｃ、１１ｃによって終端されている。キャパシタ１０ｂ、１１ｂは導電壁１１０の底部導電壁１１４に短絡されている。共振器ビアホール１０ａ，１１ａは好適には5:1である高いアスペクト比で形成される。
【００２８】
導電壁３ｂ、９ｂ、１１２，１１４は、導電壁１１２の長い端部から導電壁１１４の長い端部へ延伸する導電側壁と共に、導波路帯域フィルタ１００の全表面領域を電気メッキすることによって形成されるが、代替の好適実施形態では、壁のいくつか、例えば、頂部導電壁１１２及び底部導電壁１１４は電気メッキを要しない導電材料を備えている。
【００２９】
好適な実施形態では、導波路帯域フィルタ１００は多層誘電体材料を含んでいる。他の好適な実施形態では、導波路帯域フィルタ１００内の材料は実質的に除去され、負荷材料として作用する空気又は他の気体によって置換される。
【００３０】
導波路帯域フィルタ１００に対する様々な寸法は以下の数式から計算される。好適な実施形態では、断面寸法は非負荷共振器Ｑの規定値に対して計算される。断面寸法は、例えば２重隆起（ridge）導波路のような他の所望の形状に合致するように修正されてもよい。共振器間隔はインダクタンスの機能としてエバネッセントモード部長さに対して修正された数式を用いて計算される。
【００３１】
所望のフィルタは異なるやり方で及び／又はより高い次数を有するように形成されるが、以下の計算を単純な２次オーダーフィルタを設計するのに用いた。行う計算を単純化するため、及び、実質的に対称な帯域フィルタを作るため、導波路帯域フィルタ１００が物理的に対称に設計される（例えば、この好適な実施形態では、キャパシタ１０ｂ、１１ｂは同じ誘電率及び同じキャパシタンスを有するが、他の好適な実施形態では、キャパシタ１０ｂ、１１ｂは単一の誘電率及び異なるキャパシタンスを有する）。
【００３２】
インダクタのπ型又はＴ型ネットワークは導波路帯域フィルタ１００の長さをモデル化するのに使用してもよい。例えば、図１ｂで示したπ型ネットワークに対しては、インダクタンス値は：
【数１】
及び
【数２】
である。
【００３３】
インダクタのπ型ネットワークは、容易にインダクタのＴ型ネットワークに変換される。以下の式は図１ａで示したＴ型ネットワークをもとにしたモデルに適用される。インダクタのＴ型ネットワークに対しては、インダクタンス値は：
【数３】
及び
【数４】
である。ここで、ｌはインダクタ部の長さであり、導波路帯域フィルタ１００の複素数伝搬定数は以下に与えられる：
【数５】
ここで、ａ＝導波路の幅
ｂ＝導波路の高さ
ｃ＝光速
εr＝導波路の誘電率
ｂ＝導波路のカットオフ周波数
【００３４】
他の好適な実施形態では、以下の場合に気体は負荷材料として使用される：
【数６】
ここで、μrは媒体の相対透過性である。
【００３５】
（共振器ビアホール１０ａの中心と共振器ビアホール１１ａの中心との間の距離である）部６の長さは最初に以下のように選択される：
【数７】
ここで、
【数８】
ここで、ｂwはパーセント1dB帯域幅、λcはガイドカットオフ波長である。
【００３６】
キャパシタ１０ｂ、１１ｂは以下のように選択される。
【数９】
ここで、Ｌshuntは上記式で与えられるような導波路帯域フィルタ１００の部の分路インダクタンスである。
【００３７】
導波路帯域フィルタ１００の長さの非負荷Ｑは以下のように計算される。
【数１０】
ここで、
【数１１】
ここで、tanδは誘電体フィルタ材料の損失正接である。また、ωは径方向周波数、特別導波路導電体（通常、銅）の導電率である。誘電体の当業者であれば知っているように、より高い周波数では、誘電損失の増加は一般にはフィルタの挿入損失を増加させる。π型及びＴ型モデルにおける各インダクタは、各インダクタと直列に抵抗を挿入することによってこれらの損失を明らかにするために修正しなければならない。特別のインダクタＬの損失を説明するのに要する抵抗値は以下のように与えられる。
【数１２】
同様に、各キャパシタは各キャパシタに平行な抵抗を挿入することによって有限のＱを説明するために修正しなければならない。特別のキャパシタＣ（例えば、キャパシタ１０ｂあるいはキャパシタ１１ｂ）の損失を説明するのに要する抵抗値は以下のように与えられる。
【数１３】
ここで、
【数１４】
であり、tanδはキャパシタ誘電体の損失である。
【００３８】
フィードポスト１，２及び抵抗ビアホール１０ａ，１１ａは図１ａ及び図１ｂで示したように、集中インダクタとしてモデル化してもよい。ビアホールのインダクタンスは円形ワイアインダクタンスとしてモデル化してもよい。値は以下の式を用いて計算してもよい：
【数１５】
ここで、ｄはビアホールの直径（cm）であり、ｌはビアホールの長さ（cm）であり、0＜ｘ＜100に対しては
【数１６】
である。大きなｘではＴ(ｘ)はゼロに近づく。
【００３９】
フィードポスト１，２及び抵抗ビアホール１０ａ，１１ａは、約ａ／５になるように設計される。キャパシタ材料選択、導波路フィルタ誘電体定数εr及び導波路帯域フィルタ１００の断面直径は、所望の周波数で（上記式で与えられるように）好適な非負荷Ｑを達成しかつ導波路帯域フィルタ１００に対して阻止レベル及び阻止帯域幅のような所望の阻止帯域性能を得るように選択される。
【００４０】
フィードポスト１の中心と導電壁３ｂとの間の距離（部４の長さ）、フィードポスト２の中心と導電壁９ｂとの間の距離（部８の長さ）、フィードポスト１の中心と共振器ビアホール１０ａの中心との間の距離（部５の長さ）、及び、共振器ビアホール１１ａの中心とフィードポスト２の中心との間の距離（部７の長さ）は、最初に経験的に選択され、次いで性能を改善するために最適化される。例えば、開始点として部５，６，７を同じ長さに選択し、部４，８をａ／２に選択する。
【００４１】
これらの長さはＬ及びＣに対する値と共に、最適化ルーチンを用いてさらに最適化される。エラー最小化処理を用いてHPEESOFによる線形回路シミュレータTouchstoneに含まれるようなオプティマイザは、物理的制限、信頼性及び含まれる要素のパラメータを考慮することによって改善された性能を実現することができる。
【００４２】
一度好適な結果を上記ステップを用いて得れば、物理的モデルは、Sonnet SoftwareによるMicroStripesのような全波３次元場解決器を用いてシミュレーションすることができる。
【００４３】
キャパシタ１０ｂ、１１ｂは好適な実施形態では平行板型であり、好適には低損失正接値を有しかつ商業的に入手可能なのは約1から約500であるが好適には約30から約80の誘電率値を有するセラミックから形成される。キャパシタ１０ｂ、１１ｂは式Ｃ＝ε*（表面領域）／（セラミックの厚さ）から計算される。ここで、εはセラミック媒体の誘電率である。好適な実施形態では、キャパシタ１０ｂ，１１ｂは一側を底部導電壁１１４に結合する前に両側で電気メッキされる誘電体パックである。他の好適な実施形態では、より高い周波数に対しては、負荷キャパシタンスの値は小さく、そのためより小さいキャパシタを使用するか又はセラミックの代わりに空気を使用してもよい。他の実施形態では、キャパシタ１０ｂ、１１ｂは多層であるか又は、MEMS技術における可変容量ダイオード型又はFET型のように活性である。
【００４４】
本発明の製造
以下は、0.3％の分数帯域幅（fractional bandwidth）を有する発明の好適な実施形態を確立するのに使用する方法の段階的描像に示す。この好適な実施形態の寸法は、例として図３ａ、図３ｂ、図３ｃ及び図３ｄに示した性能曲線を提供するだけのために修正してもよい。しかしながら、この特別な実施形態に対する性能曲線を図４ａ、図４ｂ、図４ｃ及び図４ｄに示す。
【００４５】
好適な実施形態では、導波路帯域フィルタ１００は、以下に概略する段階に従って製造された多層構造を形成するために結合され約10.2の誘電率を有するRogersにあるRogers Corporationから入手可能なR03010材料のような９基板層のスタックから構築される。各層は約2.576cm長でかつ約0.610cm幅である。通常数100の回路を基板パネル上のアレイに一度に形成することが望ましい。典型的なマスクは同じパターンのアレイを有してもよい。適当な間隔、好適には少なくとも約6mmをアレイの要素間に備える。
【００４６】
サブアセンブリ 500
図５ａを参照すると、銅クラッド1.3mm厚50オーム誘電体である層５０１，５０２及び銅クラッド0.25mm厚50オーム誘電体である層５０３を、室温から、240℃までの40分間の傾斜、375℃までの45分間の傾斜、375℃一定で15分間、室温まで90分間の傾斜によって200PSIのプロファイルを用いてサブアセンブリ５００を形成するように溶融結合する。次に、約0.61mmの直径を有する４個のホールを図５ｂ及び図５ｃで示すようなサブアセンブリ５００に穴あけする。サブアセンブリ５００をナトリウムエッチングする。次いで、サブアセンブリ５００を約15分間アルコールですすぎ、さらに約15分間温度21℃の脱イオン水ですすぐことによって清浄化する。次いでサブアセンブリ５００を149℃で1時間真空ベーキングする。サブアセンブリ５００を、まず、銅メッキを形成する電解法の後に銅種層（copper seed layer）を形成する無電解法を用いて厚さ0.013mmから0.025mmまで銅でメッキする。サブアセンブリ５００を少なくとも1分間脱イオン水ですすぐ。サブアセンブリ５００を約5分間90℃まで加熱し、フォトレジストを薄く形成する。マスクを用い、適当な露光装置を用いてフォトレジストを現像して図５ｃで示したパターンを形成する。サブアセンブリ５００の底部側を銅エッチングする。サブアセンブリ５００を約15分間アルコールですすぎ、さらに約15分間温度21℃の脱イオン水ですすぐことによって清浄化する。サブアセンブリ６００を149℃で一時間再度真空ベーキングする。
【００４７】
サブアセンブリ 600
図５ａを参照すると、銅クラッド0.25mm厚50オーム誘電体である層６０１，６０２及び銅クラッド1.3mm厚50オーム誘電体である層６０３、６０４を、室温から、240℃までの40分間の傾斜、375℃までの45分間の傾斜、375℃一定で15分間、室温まで90分間の傾斜によって200PSIのプロファイルを用いてサブアセンブリ６００を形成するように溶融結合する。次に、約0.61mmの直径を有する４個のホールを図５ｂ及び図５ｃで示すようなサブアセンブリ６００に穴あけする。サブアセンブリ６００をナトリウムエッチングする。次いで、サブアセンブリ６００を約15分間アルコールですすぎ、さらに約15分間温度21℃の脱イオン水ですすぐことによって清浄化する。次いでサブアセンブリ６００を149℃で1時間真空ベーキングする。サブアセンブリ６００を、まず、電解法の後に無電解法を用いて厚さ0.013mmから0.025mmまで銅でメッキする。サブアセンブリ６００を少なくとも1分間脱イオン水ですすぐ。サブアセンブリ６００を約5分間90℃まで加熱し、フォトレジストを薄く形成する。マスクを用い、適当な露光装置を用いてフォトレジストを現像して図６ｂ及び図６ｃで示したパターンを形成する。サブアセンブリ６００の頂部側と底部側を銅エッチングする。サブアセンブリ６００を約15分間アルコールですすぎ、さらに約15分間温度21℃の脱イオン水ですすぐことによって清浄化する。サブアセンブリ６００を149℃で一時間再度真空ベーキングする。
【００４８】
サブアセンブリ 700
図７ａ，図７ｂ及び図７ｃを参照すると、約0.61mmの直径を有する２個のホールを、図７ｂ及び図７ｃで示したような銅クラッド0.25mm厚50オーム誘電体である層７００に穴あけして形成する。層７００をナトリウムエッチングする。次いで、層７００を約15分間アルコールですすぎ、さらに約15分間温度21℃の脱イオン水ですすぐことによって清浄化する。次いで層７００を149℃で1時間真空ベーキングする。層７００を、まず、電解法の後に無電解法を用いて厚さ0.013mmから0.025mmまで銅でメッキする。層７００を少なくとも1分間脱イオン水ですすぐ。約1.5mmｘ1.5mmの寸法のスロットを図７ａ及び図７ｂに示すように機械加工する。層７００を約5分間90℃まで加熱し、フォトレジストを薄く形成する。マスクを用い、適当な露光装置を用いてフォトレジストを現像して図７ｂ及び図７ｃで示したパターンを形成する。層７００の頂部側と底部側を銅エッチングする。層７００を約15分間アルコールですすぎ、さらに約15分間温度21℃の脱イオン水ですすぐことによって清浄化する。層７００を149℃で一時間再度真空ベーキングする。
【００４９】
プレート 800
図８ａ，図８ｂを参照して、約80の誘電率と1.5mm長、1.5mm幅、0.25mm厚の寸法を有する２つのセラミック基板から成るプレート８００をナトリウムエッチングする（２つの方向から見た一プレート８００を図８ａ，図８ｂに示す）。次いで、プレート８００を約15分間アルコールですすぎ、さらに約15分間温度21℃の脱イオン水ですすぐことによって清浄化する。次いでプレート８００を149℃で1時間真空ベーキングする。プレート８００を、まず、電解法の後に無電解法を用いて厚さ0.013mmから0.025mmまで銅でメッキする。プレート８００を少なくとも1分間脱イオン水ですすぐ。プレート８００を、孔あけ、圧延、ダイアモンド切削、及び／又はエキシマレーザーを含んでもよいパネルはずし法を用いて枠をはずす。プレート８００を約15分間アルコールですすぎ、さらに約15分間温度21℃の脱イオン水ですすぐことによって清浄化する。プレート８００を100℃で一時間再度真空ベーキングする。
【００５０】
層 900
図９ａ，図９ｂ及び図９ｃを参照すると、約0.61mmの直径を有する２個のホールと約0.79mmの直径を有する12個のホールを、図９ｂ及び図９ｃで示したような銅クラッド1.3mm厚50オーム誘電体である層７００に穴あけして形成する。約4.88mmｘ0.79mmの寸法のスロットを図９ｂ及び図９ｃに示すように機械加工する。層９００をナトリウムエッチングする。次いで、層９００を約15分間アルコールですすぎ、さらに約15分間温度21℃の脱イオン水ですすぐことによって清浄化する。次いで層７００を149℃で1時間真空ベーキングする。層９００を、まず、電解法の後に無電解法を用いて厚さ0.013mmから0.025mmまで銅でメッキする。層９００を少なくとも1分間脱イオン水ですすぐ。層９００を約5分間90℃まで加熱し、フォトレジストを薄く形成する。マスクを用い、適当な露光装置を用いてフォトレジストを現像して図９ｂで示したパターンを形成する。層９００の頂部側と底部側を銅エッチングする。層９００を約15分間アルコールですすぎ、さらに約15分間温度21℃の脱イオン水ですすぐことによって清浄化する。層９００を149℃で一時間再度真空ベーキングする。
【００５１】
アセンブリ 1000
図９ａ，図９ｂ及び図９ｃを参照すると、サブアセンブリ５００，サブアセンブリ６００，層７００，プレート８００（一プレート８００の配置を図１０ａ及び図１０ｂの可視切り抜きに示し、他のプレート８００を対称に配置した）及び層９００を、室温から、240℃までの40分間の傾斜、375℃までの45分間の傾斜、375℃一定で15分間、室温まで90分間の傾斜によって200PSIのプロファイルを用いて溶融結合する。次いで、図１０ｂに示すように、アセンブリ１０００を深さ約6.4mmまでエッジに沿って機械加工する。アセンブリ１０００はナトリウムエッチングする。アセンブリ１０００を約15分間アルコールですすぎ、さらに約15分間温度21℃の脱イオン水ですすぐことによって清浄化する。次いでアセンブリ１０００を149℃で1時間真空ベーキングする。アセンブリ１０００を、まず、電解法の後に無電解法を用いて厚さ0.013mmから0.025mmまで銅でメッキする。この工程では、層９００のエッジの回りのリングをメッキしないままにしておき、それによって、アセンブリ１０００の頂部とアセンブリ１０００の底部とを短絡しないように注意する。アセンブリ１０００を約1分間脱イオン水ですすぐ。アセンブリ１０００を約5分間90℃まで加熱し、フォトレジストを薄く形成する。マスクを用い、適当な露光装置を用いてフォトレジストを現像して図１０ｃで示したパターンを形成する。アセンブリ１０００の底部側を銅エッチングする。アセンブリ１０００を約15分間アルコールですすぎ、さらに約15分間温度21℃の脱イオン水ですすぐことによって清浄化する。アセンブリ１０００をスズでメッキし、さらにスズメッキを、過度のメッキが再度再フローすることができるように融点まで加熱する。このメッキ工程では、サブアセンブリ５００，サブアセンブリ６００及び層７００をメッキで被覆する間、層９００は底部近傍でメッキしない。アセンブリ１０００を約15分間アルコールですすぎ、さらに約15分間温度21℃の脱イオン水ですすぐことによって清浄化する。アセンブリ１０００を100℃で1時間真空ベーキングし、導波路帯域フィルタ１００の物理的実施形態となる。
【００５２】
上記使用される数値（例として、寸法、温度、時間）が近似であって変更してもよく、ある段階は異なる順番で実施してもよいことは、多層ポリテトラフルオロエチレンセラミック／ガラス（ＰＴＦＥ組成物）回路要素の当業者であれば理解される。
【００５３】
他の好適な実施形態では、導波路帯域フィルタ１００は低温共焼結セラミック（ＬＴＣＣ）のような他の多層技術を用いて製造する。
【００５４】
他の好適な実施形態では、導波路帯域フィルタ１００は射出成形工程によって製造する。パネルは鋳型内に多くのくぼみを含んでもよい。導波路帯域フィルタ１００の本体を形成するため、材料を鋳型内に注入する。導電壁３ｂ、９ｂ、１１２，１１４を形成するために、本体の電気メッキ又は他の手段を使用する。
【００５５】
本発明の性能
本発明の好適な実施形態では、中心周波数はＵＨＦからミリメートル周波数を通しての範囲でもよい。約0.1dBから約10dBを通しての通過帯域挿入損失が達成可能である。2:1以下のVSWR（電圧定在波比）も達成可能である。本発明のより大型の装置は、数100ワットの信号をフィルターする。出力において最大値から1dB降下以下を有する帯域は約0.1％からマルチオクターブを通しての範囲から達成してもよい。例として、本発明は1GHz信号をフィルタするために使用してもよく、このとき、最大値から1以下の出力降下が0.999GHzと1.001GHzとの間の周波数に対して達成される。最後に、本発明の装置は約-55℃から約+125℃までの範囲の温度において最小性能低下で作動するようにテストしたが、より広い温度範囲で作動可能である。本発明の作動及び本発明の物理的構造をもとにして、記載した様々な実施形態の設計及び構造は、導波路帯域フィルタの設計及び構築の当業者には明らかである。
【００５６】
図３ａ、図３ｂ、図３ｃ及び図３ｄによれば、0.9％分数帯域を有する本発明の好適な実施形態に対する性能曲線を図示している。この特別な実施形態は、以下の実現された寸法を有する：全寸法は6.1mmｘ6.1mmｘ20.5mmであり、部４，８の長さはそれぞれ3.175mmであり、部５，７の長さはそれぞれ2.87mmであり、部６の長さは8.43mmである。
【００５７】
チャート３１０は、0.7GHzから1.3GHzまでの周波数に対して、周波数に対する反射減衰３１２、伝送３１４を示している。チャート３２０は、0.99GHzから1.01GHzまでの周波数に対して、周波数に対する伝送３２２を示している。チャート３３０は、0GHzから4GHzまでの周波数に対して、周波数に対する規格化された大きさ３３２をdBc（搬送周波数に対して規格化されたデシベル）で示している。チャート３３０は、0.95GHzから1.05GHzまでの周波数に対して、周波数に対する群遅延３４２をナノ秒単位で示している。
【００５８】
図４ａ、図４ｂ、図４ｃ及び図４ｄによれば、アセンブリ１０００に対して上記の方法によって製造され、0.3％分数帯域を有する本発明の好適な実施形態に対する性能曲線を図示している。この特別な実施形態は以下の実現された寸法を有する：全寸法は6.1mmｘ6.1mmｘ25.8mmであり、部４，８の長さはそれぞれ3.175mmであり、部５，７の長さはそれぞれ4.37mmであり、部６の長さは10.7mmである。
【００５９】
チャート４１０は、0.7GHzから1.3GHzまでの周波数に対して、周波数に対する反射減衰４１２、伝送４１４を示している。チャート４２０は、0.995GHzから1.005GHzまでの周波数に対して、周波数に対する伝送４２２を示している。チャート４３０は、0GHzから4GHzまでの周波数に対して、周波数に対する規格化された大きさ４３２をdBcで示している。チャート４３０は、0.99GHzから1.01GHzまでの周波数に対して、周波数に対する群遅延４４２をナノ秒単位で示している。
【００６０】
直接フィード共振器ビアホール
他の実施形態では、共振器ビアホールはフィードポストとして使用してもよく、それによってフィードポストとしてだけ作用する別のビアホールの必要性がなくなる。図１３ａ及び図１３ｂでは、誘電損失を考慮していない２次のエバネッセントモード導波路帯域フィルタ１３００の好適な実施形態の概略図を示している。図１３ａ及び図１３ｂは同じエバネッセントモード導波路帯域フィルタ１３００の異なる代表例であって、導波路部４，６，８を表すインダクタのＴ型ネットワークがインダクタのπ型ネットワークに容易に変換されることはアナログ回路設計の当業者には明らかである。フィルタ１３００のアセンブリ概略図を図１４に示す。好適な実施形態では、信号が入力ＴＥＭ伝送ラインから共振器ビアホール１０ａへ誘導的に供給され、それによって導波路帯域フィルタ１３００の支配的ＴＥ10エバネッセントモードが励起される。導波路帯域フィルタ１３００の導波路部４，６，８は誘導的Ｔ型又はπ型部を形成し、フィルタ要素を構成する。好適な実施形態では、導波路帯域フィルタ１３００が短絡しているところでは、抵抗３ａ，９ａを端部導電壁３ｂ、９ｂ（他の好適な実施形態では、開放端導波路帯域フィルタは端部のシールドを有さない）のシート抵抗をモデル化している。共振器ビアホール１０ａ，１１ａは、キャパシタ１０ｂ、１１ｂが所望の形状因子を得るために誘導部６で抵抗を形成する。所望形状因子は、所望フィルタ性能特性に依存し、通常は6dB帯域幅に対する60dB帯域幅の比として定義される。共振器ビアホール１１ａは信号を出力ＴＥＭ伝送ラインに送る。
【００６１】
ビアホール又はスロットで定義される導波路フィルタ周界
他の好適な実施形態では、導波路フィルタの周界はビアホールによって定義される。図１５では、図１３ａ及び図１３ｂの概略図を具体化するエバネッセントモード導波路フィルタを示している。誘電材料１５７０に配備されたビアホール１５３０は、点線で示した所望の導波路周界１５８０を形成する。ビアホール１５３０は導波路周界１５８０に接して配置し、任意の直径を有するが、好適な実施形態では0.61mmの直径を有する。ビアホール１５３０は、好適にはそれらを導電壁１１２及び導電壁１１４（図１５には図示せず）に接続することによって接地している。２つの隣接ビアホールのエッジ間の間隔１５９０は、近似的にゼロから近似的にλ／８である。ここで、λは誘電体材料における伝搬信号の波長であり、以下の式によって与えられる。
【数１７】
好適な実施形態では、間隔１５９０は近似的にλ／１６である。
【００６２】
導波路フィルタの周界を規定するビアホールは格子型に配置されてもよい。他の好適な実施形態では、ビアホール又はスロットの格子は、図１６の４個の基板層を有する好適な実施形態によって実証されるように、複数の基板層上に配置してもよい。この好適な実施形態では、基板層１６７２，１６７４，１６７６，１６７８上でビアホール又はスロット１６８０に接続するために金属被膜（metalization）を用いる。基板層１６７２の平面図を図１７ａに示し、基板層１６７４の平面図を図１７ｂに示す。プリントストリップ又は内部接続ビアパッドをビアホール又はスロット１６８０に接続して用いてもよい。
【００６３】
他の好適な実施形態では、導波路フィルタの周界をメッキしたスロットによって規定する。図１８は、図１３ａ及び図１３ｂの概略図を具体化するエバネッセントモード導波路フィルタを示している。誘電材料１８７０に配備されたメッキされたスロット１８４０は、点線で示した所望の導波路周界１８８０を形成する。メッキされたスロット１８４０は導波路周界１８８０に接して配置し、任意の厚さ及び長さを有するが、好適な実施形態では0.61mmの厚で2.54mm長を有する。メッキされたスロット１８４０は、好適にはそれらを導電壁１１２及び導電壁１１４（図１８には図示せず）に接続することによって接地している。２つの隣接メッキされたスロットのエッジ間の間隔１８９０は、近似的にゼロから近似的にλ／８である。ここで、λは誘電体材料における伝搬信号の波長であり、以下の式によって与えられる。
【数１８】
好適な実施形態では、間隔１８９０は近似的にλ／１６である。
【００６４】
上記の好適な実施形態では、アセンブリ１０００の枠を外し、続いて他の回路に物理的に取り付けられなければならない離散的な導波路フィルタに成る。ビアホール又はメッキされたスロットによって規定された周界を有する導波路フィルタの利点は、それが、多層マイクロ波回路を設計する当業者に明らかであるようなやり方で同じ基板上で他の要素と結合されてもよいことである。
【００６５】
エバネッセントモード導波路に電力を供給する他の方法があることは、エバネッセントモード導波路フィルタの設計の当業者には明らかである。例えば、フィードポスト１，２は上述の他の好適な実施形態で議論したようにループ型であってもよい。（導電壁３ｂ及び導波路部４に沿った）フィードポスト１及び／又は（導電壁９ｂ及び導波路部８に沿った）フィードポスト２を標準モードで作動する導波路に置換することも当業者には明らかである。例えば、図１１ａでは、導波路１１５，１１６は電力を導波路帯域フィルタ１１０へ送るか又は導波路帯域フィルタ１１０から電力を受けるために用いてもよい。導波路帯域フィルタ１１０の損失なしモデル（lossless model）の概略図は、インダクタ１２７，１２８にそれぞれ直列につながるキャパシタ１２５，１２６と共に図１２ｂで示している。導波路帯域フィルタ１００，１１０，１２０の特徴が混合され、双方向フィルタとして作動することは、エバネッセントモード導波路フィルタの設計の当業者には明らかである。これらのどのフィルタも遅延ラインとして組み込まれてもよいことも当業者には明らかである。さらに、好適な実施形態では、導波路帯域フィルタ１００，１１０，１２０が矩形の断面を有するが、他の実施形態は円筒又は多角形のような他の形状を有するフィルタを含んでいることも明らかである。
【００６６】
低温共焼結されたセラミック（ＬＴＣＣ）を用いて、導波路フィルタを組み込んでもよいことは、多層共焼結セラミックの当業者には明らかである。現在の技術で周知のことは、導波路フィルタがＬＴＣＣを用いて形成してもよいことである。現在の技術で周知でないことは、共振器が単一のビアホールを備えてもよいことである。
【００６７】
本発明の基本的な顕著な特徴が実施形態に適用されるものとしては示し、記載し、指摘してきたが、この明細書で開示してきたように、本発明の形式及び詳細において様々な省略、置換及び変更が本発明の精神から逸脱することなく当業者によって行ってもよいことは理解されたい。これらの要素及び／又は同じ結果に達するために実質的に同じやり方で実質的に同じ機能を発揮する方法段階の全ての組合せが本発明の範囲内であることを明確に意図している。従って、本発明は添付したクレームの範囲に示したようにだけ限定されるものである。
【図面の簡単な説明】
【図１】 （ａ）フィルタの断面がインダクタのＴネットワークを用いてモデル化されたエバネッセントモード導波路フィルタの好適な実施形態の概略ダイアグラムである。（ｂ）フィルタの断面がインダクタのπネットワークを用いてモデル化された図１（ａ）で示したエバネッセントモード導波路フィルタの好適な実施形態の概略ダイアグラムである。
【図２】 図１（ａ）及び図１（ｂ）で示したエバネッセントモード導波路フィルタのアセンブリ概略図である。
【図３】 （ａ）0.9%の作動幅を有するエバネッセントモード導波路フィルタの好適な実施形態についてのリターン反射減衰（return loss）と周波数との関係を示す性能曲線である。（ｂ）0.9%の作動幅を有するエバネッセントモード導波路フィルタの好適な実施形態についての伝送と周波数との関係を示す性能曲線である。（ｃ）0.9%の作動幅を有するエバネッセントモード導波路フィルタの好適な実施形態についての規格化した大きさと周波数との関係を示す性能曲線である。（ｂ）0.9%の作動幅を有するエバネッセントモード導波路フィルタの好適な実施形態についての群遅延と周波数との関係を示す性能曲線である。
【図４】 （ａ）0.3%の作動幅を有するエバネッセントモード導波路フィルタの好適な実施形態についてのリターン反射減衰（return loss）と周波数との関係を示す性能曲線である。（ｂ）0.3%の作動幅を有するエバネッセントモード導波路フィルタの好適な実施形態についての伝送と周波数との関係を示す性能曲線である。（ｃ）0.3%の作動幅を有するエバネッセントモード導波路フィルタの好適な実施形態についての規格化した大きさと周波数との関係を示す性能曲線である。（ｂ）0.3%の作動幅を有するエバネッセントモード導波路フィルタの好適な実施形態についての群遅延と周波数との関係を示す性能曲線である。
【図５】 （ａ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成していない結合された第１、第２及び第３の層の側面図である。（ｂ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成していない結合された第１、第２及び第３の層の平面図である。（ｂ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成していない結合された第１、第２及び第３の層の下面図である。
【図６】 （ａ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成していない結合された第４、第５，第６及び第７の層の側面図である。（ｂ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成していない結合された第４、第５，第６及び第７の層の平面図である。（ｃ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成していない結合された第４、第５，第６及び第７の層の底面図である。
【図７】 （ａ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成していない第８の層の側面図である。（ｂ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成していない第８の層の平面図である。（ｃ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成していない第８の層の底面図である。
【図８】 （ａ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタに対するセラミックプレートの側面図である。（ｂ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタに対するセラミックプレートの平面図である。
【図９】 （ａ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成していない第９の層の側面図である。（ｂ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成していない第９の層の平面図である。（ｃ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成していない第９の層の底面図である。
【図１０】 （ａ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成したアセンブリの側面図であって、図８（ａ）からのプレートの一つの配置を示す切り取り図を有する側面図である。（ｂ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成したアセンブリの平面図であって、図８（ａ）からのプレートの一つの配置を示す切り取り図を有する平面図である。（ｃ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成したアセンブリの底面図である。
【図１１】 （ａ）オープンエバネッセントモード導波路フィルタのアセンブリ概略図である。（ｂ）図１１（ａ）で示したオープンエバネッセントモード導波路フィルタの概略ダイアグラムである。
【図１２】 （ａ）内部マイクロチップ電力フィードを有するエバネッセントモード導波路フィルタのアセンブリ概略図である。（ｂ）図１１（ａ）で示した内部マイクロチップ電力フィードを有するエバネッセントモード導波路フィルタのの概略ダイアグラムである。
【図１３】 （ａ）フィルタの断面がインダクタのＴネットワークを用いてモデル化されたエバネッセントモード導波路フィルタの他の好適な実施形態の概略ダイアグラムである。（ｂ）フィルタの断面がインダクタのπネットワークを用いてモデル化された図１（ａ）で示したエバネッセントモード導波路フィルタの他の好適な実施形態の概略ダイアグラムである。
【図１４】 図１３（ａ）及び図１３（ｂ）に示したエバネッセントモード導波路フィルタのアセンブリ概略図である。
【図１５】 周界を規定するために接地されたビアホールを用いるエバネッセントモード導波路フィルタの断面図である。
【図１６】 周界を規定するために接地されたビアホールの格子を用いるエバネッセントモード導波路フィルタの側面図である。
【図１７】 （ａ）図１６で示したエバネッセントモード導波路フィルタの中間層の平面図である。（ｂ）図１７（ａ）で示した中間層に近接する図１６に示したエバネッセントモード導波路フィルタの中間層の平面図である。
【図１８】 周界を規定するために接地されたスロットを用いるエバネッセントモード導波路フィルタの断面図である。
【符号の説明】
１，２ フィールドポスト
３ｂ、９ｂ 導電壁
４，５，６，７，８ 導波路部
１０ａ，１１ａ 共振器
１０ｂ、１１ｂ キャパシタ
１００、１１０，１２０，１３００ フィルタ
１１２，１１４ 導電壁
１１５，１１６ 導波路
５００ サブアセンブリ
５０１，５０２，５０３ 誘電体層
６００ サブアセンブリ
６０１，６０２，６０３，６０４ 誘電体層
６０１，０２，５０３ 誘電体層
７００ サブアセンブリ
８００ プレート
９００ 層
１０００ アセンブリ
１５３０ ビアホール
１５７０，１８７０ 誘電材料
１５８０，１８８０ 導波路周界
１８４０ スロット
【発明の属する技術分野】
本発明は、エバネッセントモード導波路フィルタに関するものである。より詳細には、本発明は、通常マイクロ波周波数で作動し、最小挿入損失及び高選択性を有する非常に狭帯域幅を実現する共振器のためのビアホール技術を利用するフィルタのトポロジーを開示する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
長い間、無線通信システムは、多くの要因の中で、より小さいサイズ、より高周波でかつそれに伴う帯域幅の拡張での作動、所定の電力出力に対するより低い電力消費、及びロバストネス（robustness）による性能の向上と共に、技術的に益々発展してきた。より優れた通信システムを求めるトレンドは、これらのシステムの製造についても非常に大きな要求を求めている。
【０００３】
今日、衛星、軍事、及び他の先端デジタル通信システムの要求は、約500MHzから約60GHz又はそれ以上までの周波数で通常作動するマイクロ波技術に合致している。多くのこれらのシステムは帯域パスフィルタを使用して、マイクロ波信号に存在するノイズ又は不要な周波数の低減している。
【０００４】
狭帯域幅出願によく使用されるフィルタの一つは、ＶＨＦからＬ帯域を通しての周波数を含む応用に対して通常使用されるＳＡＷ（表面音波）フィルタである。ＳＡＷフィルタは、静電気に敏感であるという欠点を有し、特に損失が大きいという欠点を有するより高い周波数において静電気に敏感である。例えば、結合非効率、抵抗損失、インピーダンス不整合に起因して、ＳＡＷフィルタは約0.8GHz以上の周波数では法外に損失が大きくなる。数GHzのような高い周波数では、ＳＡＷフィルタはサブミクロン電極配置によって結合されている。
【０００５】
帯域パスフィルタの他の典型的な装置はエバネッセントモード導波路を用いる。エバネッセントモード導波路は任意の断面形状及び少なくとも一つの共振器を有してもよい。断面の寸法は、興味の作動周波数での波動の伝搬を可能にする一方、他の周波数で急速に減衰するように選択される。エバネッセントモード導波路の選択長はインダクタの値がπ部又はＴ部として表すことができ、その値は部の長さ、誘電率及びガイド断面の関数である。共振器ポストは、エバネッセントモード導波路の広い壁を貫通し、それによって導波路の反対側の導電壁の間で分路キャパシタンス要素を形成するように挿入されてもよい。分路インダクタンス及び分路キャパシタンスの組合せによって共振器が形成される。導波路に沿った変動距離で離間した多重共振器ポストを配置することによって、多重共振器が導入され、幅広い種類の帯域パス機能につながる。そのフィルタはインダクタ及びキャパシタンスを合わせた帯域フィルタと等価なマイクロ波である。
【０００６】
現存のエバネッセントモード導波路は、特に作動中心周波数が減少するほどサイズ及び重量が相対的に小さくなっている。フィルタ中心周波数が減少するほど、共振器の高非負荷（high unloaded）品質因子（Ｑ）と実現可能負荷キャパシタンスとの両方を達成するために要する断面導波路寸法が増加するので、それには限界がある。非負荷Ｑは挿入損失の量とフィルタの帯域幅とに逆比例する。従って、高い選択性を有する低損失フィルタに対して、高非負荷共振器Ｑが望ましく、それによって、中心周波数が小さくなるほど性能を維持するために物理的に大きな導波路が必要となる。
【０００７】
導波路における共振器ポストを形成するために通常調整ネジを使用する。調整ネジの端面と導波路の壁との間のギャップは分路キャパシタンスを形成する。空気誘電体導波路においては、ネジの物理的直径が導波路の形式上の性能を乱さないのに十分小さく保持しなければならないので、達成される実現可能分路キャパシタンスの大きさに物理的な制限がある。例として、調整ネジを利用する狭帯域フィルタは、ネジのねじ山の精度のような必要に小さい物理的許容範囲のために、製造コストが高くまた調整が困難である。他の制限は、調整ネジの端面と導波路壁との間に許容されている物理的近接距離である。要する精度に起因して、0.025mm以下の物理的近接距離に対して共振器ポストとして適切に作用する調整ネジを製造することは困難でありかつ製造コストが高い。一方、非負荷共振器Ｑと負荷キャパシタンスの両方を増大することができる誘電体充填導波路は通常使われない。というのは、それらを製造し調整することが物理的に困難である。
【０００８】
さらに、調整ネジを用いる導波路フィルタは通常、他の要素を有する多層基板構造上のスペースを共にすることができない離散的な単位として製造される。こうして、マイクロ波回路は埋没型導波路フィルタを有しないが、分離して製造される離散的導波路フィルタに結合される。離散的な要素の製造及びその後の結合によってコスト、サイズ、重量及び最終生成物のロバストネスが高くなる。
【０００９】
【課題を解決するための手段】
本発明は、マイクロ波周波数での最小挿入損失及び高選択性を有する非常に狭帯域幅を実現することができる多層誘電体エバネッセントモード導波路帯域フィルタに関するものである。このフィルタは通常、高誘電率セラミックを有する軟らかい基板多層誘電体とビアホール技術とによって製造される。
【００１０】
本発明の目的は、多層技術を用いて製造するのが容易なエバネッセントモード導波路帯域フィルタを提供することである。
【００１１】
本発明の他の目的は、共振器に対する等価な非負荷Ｑを維持する間、旧来のマイクロ波帯域フィルタより小さな断面寸法を有するエバネッセントモード導波路帯域フィルタを提供することである。
【００１２】
本発明の他の目的は、等価な断面を有する旧来の空気充填ガイドに比較してより低いカットオフ周波数とより大きな非負荷Ｑとを有するエバネッセントモード導波路帯域フィルタを提供することである。
【００１３】
本発明の他の目的は、通常従来の導波路構造において見られる電気的かつ機械的制限が除去するためにエバネッセントモード導波路帯域フィルタを提供することである。
【００１４】
本発明の他の目的は、他の多層デバイスと直接一体にするために、多層技術を用いて製造されたエバネッセントモード導波路帯域フィルタを提供することである。
【００１５】
本発明の他の目的は、広い作動周波数範囲にわたって製造することができるエバネッセントモード導波路帯域フィルタを提供することである。
【００１６】
本発明の他の目的は、他に存在するフィルタを超えて優れた電力ハンドリング能力を有するエバネッセントモード導波路帯域フィルタを提供することである。
【００１７】
本発明の他の目的は、サイズが小さくかつ静電気に敏感でないエバネッセントモード導波路帯域フィルタを提供することである。
【００１８】
本発明の他の目的は、温度安定なエバネッセントモード導波路帯域フィルタを提供することである。
【００１９】
本発明の他の目的は、調整ネジを用いたものよりはるかに大きなキャパシタンス値を有するキャパシタを製造するために低めの誘電率材料内に埋め込んだ高誘電率セラミックを提供することによって、調整ネジの必要性を除去するエバネッセントモード導波路帯域フィルタを提供することである。
【００２０】
本発明の他の目的は、導波路の導電壁がフィルタ誘電率材料の回りに形成することができる電気メッキ技術を用いるエバネッセントモード導波路帯域フィルタを提供することである。
【００２１】
本発明の他の目的は、フィルタの周界を規定するためにビアホール技術を利用するエバネッセントモード導波路帯域フィルタを提供することである。
【００２２】
本発明の他の目的は、フィルタの周界を規定するためにスロットを利用するエバネッセントモード導波路帯域フィルタを提供することである。
【００２３】
本発明の他の目的は、ビアホールをフィードポストとして用いるエバネッセントモード導波路帯域フィルタを提供することである。
【００２４】
【発明の実施の形態】
以下で示す図のいくつかは、基板層上に銅エッチング及びホールを含む回路パターンを示す。ホールのような構造は明瞭にするために図では大きくしているが、これらの図は本発明の好適な実施形態に対して様々な構造の形状と相対的位置関係は正確に描いている。
【００２５】
本発明の作用
図１ａ及び図１ｂに、２次の（ｎ＝２）のエバネッセントモード導波路帯域フィルタ１００の好適な実施形態を示す。図１ａ及び図１ｂは、同じエバネッセントモード導波路帯域フィルタ１００の異なる代表例であり、導波路部４，５，６，７，８を表すインダクタのＴ型ネットワークがインダクタのπ型ネットワークに容易に変換されることは、アナログ回路設計の当業者には明らかである。フィルタ１００の組立図を図２に示す。好適な実施形態では、信号が入力ＴＥＭ伝送ラインから好適にはビアホールであるフィードポスト１に誘導的に導入され、それによって導波路帯域フィルタ１００の支配的なエバネッセントモードＴＥ10を励起する。導波路帯域フィルタ１００の導波路部４，５，６，７，８は誘導Ｔ型部又はπ型部を形成しかつフィルタ要素を構成する。好適な実施形態では、導波路帯域フィルタ１００は短絡しており、抵抗３ａ、９ａは端部導電壁３ｂ、９ｄのシート抵抗をモデル化している（代替好適実施形態では、図１１ａ及び図１１ｂにおける導波路帯域フィルタ１００のような開放端導波路は端部シールドを有さない）。共振器ビアホール１０ａ及び１１ａは、キャパシタ１０ｂ、１１ｂが所望の形状因子を実現するために誘導部５，６，７を有する共振器を形成するように、導波路帯域フィルタ１００に挿入される。所望の形状因子は所望のフィルタ性能に依存し、典型的には60dB帯域幅の6dBに対する比として定義される。好適にはビアホールであるフィードポスト２は信号を出力ＴＥＭ伝送ラインに伝達する。
【００２６】
発明の物理的構成
好適な実施形態では、導波路帯域フィルタ１００は、約1から約100の範囲の典型的な誘電率を有する軟らかい基板ＰＴＦＥ積層を備えた多層構造に形成されるが、このような積層は約3から約10の範囲の誘電率が通常商業的に入手可能である。このような多層構造を形成する方法を以下に記載する。
【００２７】
好適な実施形態では、フィードポスト１，２は導電壁１１２から導波路帯域フィルタ１００の導電壁１１２へＴＥＭラインフィードから延伸し、又は、他の好適な実施形態では、ループ型フィード構造が使用され、フィードポスト１は導電壁３ｂから導電壁１１２あるいは導電壁１１４へ延伸し、フィードポスト２は導電壁９ｂから導電壁１１２あるいは導電壁１１４へ延伸する。導波路帯域フィルタ１００は導電壁３ｂ、９ｂで短絡している。入力及び出力フィードライン（図示せず）は、例えば、表面実装のために同軸又はプリントストリップ（strip）であってもよい。共振器ビアホール１０ａ、１１ａとは導波路帯域フィルタ１００の頂部導電壁１１２から延伸し、キャパシタ１０ｂ、１１ｂのそれぞれの頂部電極１０ｃ、１１ｃによって終端されている。キャパシタ１０ｂ、１１ｂは導電壁１１０の底部導電壁１１４に短絡されている。共振器ビアホール１０ａ，１１ａは好適には5:1である高いアスペクト比で形成される。
【００２８】
導電壁３ｂ、９ｂ、１１２，１１４は、導電壁１１２の長い端部から導電壁１１４の長い端部へ延伸する導電側壁と共に、導波路帯域フィルタ１００の全表面領域を電気メッキすることによって形成されるが、代替の好適実施形態では、壁のいくつか、例えば、頂部導電壁１１２及び底部導電壁１１４は電気メッキを要しない導電材料を備えている。
【００２９】
好適な実施形態では、導波路帯域フィルタ１００は多層誘電体材料を含んでいる。他の好適な実施形態では、導波路帯域フィルタ１００内の材料は実質的に除去され、負荷材料として作用する空気又は他の気体によって置換される。
【００３０】
導波路帯域フィルタ１００に対する様々な寸法は以下の数式から計算される。好適な実施形態では、断面寸法は非負荷共振器Ｑの規定値に対して計算される。断面寸法は、例えば２重隆起（ridge）導波路のような他の所望の形状に合致するように修正されてもよい。共振器間隔はインダクタンスの機能としてエバネッセントモード部長さに対して修正された数式を用いて計算される。
【００３１】
所望のフィルタは異なるやり方で及び／又はより高い次数を有するように形成されるが、以下の計算を単純な２次オーダーフィルタを設計するのに用いた。行う計算を単純化するため、及び、実質的に対称な帯域フィルタを作るため、導波路帯域フィルタ１００が物理的に対称に設計される（例えば、この好適な実施形態では、キャパシタ１０ｂ、１１ｂは同じ誘電率及び同じキャパシタンスを有するが、他の好適な実施形態では、キャパシタ１０ｂ、１１ｂは単一の誘電率及び異なるキャパシタンスを有する）。
【００３２】
インダクタのπ型又はＴ型ネットワークは導波路帯域フィルタ１００の長さをモデル化するのに使用してもよい。例えば、図１ｂで示したπ型ネットワークに対しては、インダクタンス値は：
【数１】
【数２】
【００３３】
インダクタのπ型ネットワークは、容易にインダクタのＴ型ネットワークに変換される。以下の式は図１ａで示したＴ型ネットワークをもとにしたモデルに適用される。インダクタのＴ型ネットワークに対しては、インダクタンス値は：
【数３】
【数４】
【数５】
ｂ＝導波路の高さ
ｃ＝光速
εr＝導波路の誘電率
ｂ＝導波路のカットオフ周波数
【００３４】
他の好適な実施形態では、以下の場合に気体は負荷材料として使用される：
【数６】
【００３５】
（共振器ビアホール１０ａの中心と共振器ビアホール１１ａの中心との間の距離である）部６の長さは最初に以下のように選択される：
【数７】
【数８】
【００３６】
キャパシタ１０ｂ、１１ｂは以下のように選択される。
【数９】
【００３７】
導波路帯域フィルタ１００の長さの非負荷Ｑは以下のように計算される。
【数１０】
【数１１】
【数１２】
【数１３】
【数１４】
【００３８】
フィードポスト１，２及び抵抗ビアホール１０ａ，１１ａは図１ａ及び図１ｂで示したように、集中インダクタとしてモデル化してもよい。ビアホールのインダクタンスは円形ワイアインダクタンスとしてモデル化してもよい。値は以下の式を用いて計算してもよい：
【数１５】
【数１６】
【００３９】
フィードポスト１，２及び抵抗ビアホール１０ａ，１１ａは、約ａ／５になるように設計される。キャパシタ材料選択、導波路フィルタ誘電体定数εr及び導波路帯域フィルタ１００の断面直径は、所望の周波数で（上記式で与えられるように）好適な非負荷Ｑを達成しかつ導波路帯域フィルタ１００に対して阻止レベル及び阻止帯域幅のような所望の阻止帯域性能を得るように選択される。
【００４０】
フィードポスト１の中心と導電壁３ｂとの間の距離（部４の長さ）、フィードポスト２の中心と導電壁９ｂとの間の距離（部８の長さ）、フィードポスト１の中心と共振器ビアホール１０ａの中心との間の距離（部５の長さ）、及び、共振器ビアホール１１ａの中心とフィードポスト２の中心との間の距離（部７の長さ）は、最初に経験的に選択され、次いで性能を改善するために最適化される。例えば、開始点として部５，６，７を同じ長さに選択し、部４，８をａ／２に選択する。
【００４１】
これらの長さはＬ及びＣに対する値と共に、最適化ルーチンを用いてさらに最適化される。エラー最小化処理を用いてHPEESOFによる線形回路シミュレータTouchstoneに含まれるようなオプティマイザは、物理的制限、信頼性及び含まれる要素のパラメータを考慮することによって改善された性能を実現することができる。
【００４２】
一度好適な結果を上記ステップを用いて得れば、物理的モデルは、Sonnet SoftwareによるMicroStripesのような全波３次元場解決器を用いてシミュレーションすることができる。
【００４３】
キャパシタ１０ｂ、１１ｂは好適な実施形態では平行板型であり、好適には低損失正接値を有しかつ商業的に入手可能なのは約1から約500であるが好適には約30から約80の誘電率値を有するセラミックから形成される。キャパシタ１０ｂ、１１ｂは式Ｃ＝ε*（表面領域）／（セラミックの厚さ）から計算される。ここで、εはセラミック媒体の誘電率である。好適な実施形態では、キャパシタ１０ｂ，１１ｂは一側を底部導電壁１１４に結合する前に両側で電気メッキされる誘電体パックである。他の好適な実施形態では、より高い周波数に対しては、負荷キャパシタンスの値は小さく、そのためより小さいキャパシタを使用するか又はセラミックの代わりに空気を使用してもよい。他の実施形態では、キャパシタ１０ｂ、１１ｂは多層であるか又は、MEMS技術における可変容量ダイオード型又はFET型のように活性である。
【００４４】
本発明の製造
以下は、0.3％の分数帯域幅（fractional bandwidth）を有する発明の好適な実施形態を確立するのに使用する方法の段階的描像に示す。この好適な実施形態の寸法は、例として図３ａ、図３ｂ、図３ｃ及び図３ｄに示した性能曲線を提供するだけのために修正してもよい。しかしながら、この特別な実施形態に対する性能曲線を図４ａ、図４ｂ、図４ｃ及び図４ｄに示す。
【００４５】
好適な実施形態では、導波路帯域フィルタ１００は、以下に概略する段階に従って製造された多層構造を形成するために結合され約10.2の誘電率を有するRogersにあるRogers Corporationから入手可能なR03010材料のような９基板層のスタックから構築される。各層は約2.576cm長でかつ約0.610cm幅である。通常数100の回路を基板パネル上のアレイに一度に形成することが望ましい。典型的なマスクは同じパターンのアレイを有してもよい。適当な間隔、好適には少なくとも約6mmをアレイの要素間に備える。
【００４６】
サブアセンブリ 500
図５ａを参照すると、銅クラッド1.3mm厚50オーム誘電体である層５０１，５０２及び銅クラッド0.25mm厚50オーム誘電体である層５０３を、室温から、240℃までの40分間の傾斜、375℃までの45分間の傾斜、375℃一定で15分間、室温まで90分間の傾斜によって200PSIのプロファイルを用いてサブアセンブリ５００を形成するように溶融結合する。次に、約0.61mmの直径を有する４個のホールを図５ｂ及び図５ｃで示すようなサブアセンブリ５００に穴あけする。サブアセンブリ５００をナトリウムエッチングする。次いで、サブアセンブリ５００を約15分間アルコールですすぎ、さらに約15分間温度21℃の脱イオン水ですすぐことによって清浄化する。次いでサブアセンブリ５００を149℃で1時間真空ベーキングする。サブアセンブリ５００を、まず、銅メッキを形成する電解法の後に銅種層（copper seed layer）を形成する無電解法を用いて厚さ0.013mmから0.025mmまで銅でメッキする。サブアセンブリ５００を少なくとも1分間脱イオン水ですすぐ。サブアセンブリ５００を約5分間90℃まで加熱し、フォトレジストを薄く形成する。マスクを用い、適当な露光装置を用いてフォトレジストを現像して図５ｃで示したパターンを形成する。サブアセンブリ５００の底部側を銅エッチングする。サブアセンブリ５００を約15分間アルコールですすぎ、さらに約15分間温度21℃の脱イオン水ですすぐことによって清浄化する。サブアセンブリ６００を149℃で一時間再度真空ベーキングする。
【００４７】
サブアセンブリ 600
図５ａを参照すると、銅クラッド0.25mm厚50オーム誘電体である層６０１，６０２及び銅クラッド1.3mm厚50オーム誘電体である層６０３、６０４を、室温から、240℃までの40分間の傾斜、375℃までの45分間の傾斜、375℃一定で15分間、室温まで90分間の傾斜によって200PSIのプロファイルを用いてサブアセンブリ６００を形成するように溶融結合する。次に、約0.61mmの直径を有する４個のホールを図５ｂ及び図５ｃで示すようなサブアセンブリ６００に穴あけする。サブアセンブリ６００をナトリウムエッチングする。次いで、サブアセンブリ６００を約15分間アルコールですすぎ、さらに約15分間温度21℃の脱イオン水ですすぐことによって清浄化する。次いでサブアセンブリ６００を149℃で1時間真空ベーキングする。サブアセンブリ６００を、まず、電解法の後に無電解法を用いて厚さ0.013mmから0.025mmまで銅でメッキする。サブアセンブリ６００を少なくとも1分間脱イオン水ですすぐ。サブアセンブリ６００を約5分間90℃まで加熱し、フォトレジストを薄く形成する。マスクを用い、適当な露光装置を用いてフォトレジストを現像して図６ｂ及び図６ｃで示したパターンを形成する。サブアセンブリ６００の頂部側と底部側を銅エッチングする。サブアセンブリ６００を約15分間アルコールですすぎ、さらに約15分間温度21℃の脱イオン水ですすぐことによって清浄化する。サブアセンブリ６００を149℃で一時間再度真空ベーキングする。
【００４８】
サブアセンブリ 700
図７ａ，図７ｂ及び図７ｃを参照すると、約0.61mmの直径を有する２個のホールを、図７ｂ及び図７ｃで示したような銅クラッド0.25mm厚50オーム誘電体である層７００に穴あけして形成する。層７００をナトリウムエッチングする。次いで、層７００を約15分間アルコールですすぎ、さらに約15分間温度21℃の脱イオン水ですすぐことによって清浄化する。次いで層７００を149℃で1時間真空ベーキングする。層７００を、まず、電解法の後に無電解法を用いて厚さ0.013mmから0.025mmまで銅でメッキする。層７００を少なくとも1分間脱イオン水ですすぐ。約1.5mmｘ1.5mmの寸法のスロットを図７ａ及び図７ｂに示すように機械加工する。層７００を約5分間90℃まで加熱し、フォトレジストを薄く形成する。マスクを用い、適当な露光装置を用いてフォトレジストを現像して図７ｂ及び図７ｃで示したパターンを形成する。層７００の頂部側と底部側を銅エッチングする。層７００を約15分間アルコールですすぎ、さらに約15分間温度21℃の脱イオン水ですすぐことによって清浄化する。層７００を149℃で一時間再度真空ベーキングする。
【００４９】
プレート 800
図８ａ，図８ｂを参照して、約80の誘電率と1.5mm長、1.5mm幅、0.25mm厚の寸法を有する２つのセラミック基板から成るプレート８００をナトリウムエッチングする（２つの方向から見た一プレート８００を図８ａ，図８ｂに示す）。次いで、プレート８００を約15分間アルコールですすぎ、さらに約15分間温度21℃の脱イオン水ですすぐことによって清浄化する。次いでプレート８００を149℃で1時間真空ベーキングする。プレート８００を、まず、電解法の後に無電解法を用いて厚さ0.013mmから0.025mmまで銅でメッキする。プレート８００を少なくとも1分間脱イオン水ですすぐ。プレート８００を、孔あけ、圧延、ダイアモンド切削、及び／又はエキシマレーザーを含んでもよいパネルはずし法を用いて枠をはずす。プレート８００を約15分間アルコールですすぎ、さらに約15分間温度21℃の脱イオン水ですすぐことによって清浄化する。プレート８００を100℃で一時間再度真空ベーキングする。
【００５０】
層 900
図９ａ，図９ｂ及び図９ｃを参照すると、約0.61mmの直径を有する２個のホールと約0.79mmの直径を有する12個のホールを、図９ｂ及び図９ｃで示したような銅クラッド1.3mm厚50オーム誘電体である層７００に穴あけして形成する。約4.88mmｘ0.79mmの寸法のスロットを図９ｂ及び図９ｃに示すように機械加工する。層９００をナトリウムエッチングする。次いで、層９００を約15分間アルコールですすぎ、さらに約15分間温度21℃の脱イオン水ですすぐことによって清浄化する。次いで層７００を149℃で1時間真空ベーキングする。層９００を、まず、電解法の後に無電解法を用いて厚さ0.013mmから0.025mmまで銅でメッキする。層９００を少なくとも1分間脱イオン水ですすぐ。層９００を約5分間90℃まで加熱し、フォトレジストを薄く形成する。マスクを用い、適当な露光装置を用いてフォトレジストを現像して図９ｂで示したパターンを形成する。層９００の頂部側と底部側を銅エッチングする。層９００を約15分間アルコールですすぎ、さらに約15分間温度21℃の脱イオン水ですすぐことによって清浄化する。層９００を149℃で一時間再度真空ベーキングする。
【００５１】
アセンブリ 1000
図９ａ，図９ｂ及び図９ｃを参照すると、サブアセンブリ５００，サブアセンブリ６００，層７００，プレート８００（一プレート８００の配置を図１０ａ及び図１０ｂの可視切り抜きに示し、他のプレート８００を対称に配置した）及び層９００を、室温から、240℃までの40分間の傾斜、375℃までの45分間の傾斜、375℃一定で15分間、室温まで90分間の傾斜によって200PSIのプロファイルを用いて溶融結合する。次いで、図１０ｂに示すように、アセンブリ１０００を深さ約6.4mmまでエッジに沿って機械加工する。アセンブリ１０００はナトリウムエッチングする。アセンブリ１０００を約15分間アルコールですすぎ、さらに約15分間温度21℃の脱イオン水ですすぐことによって清浄化する。次いでアセンブリ１０００を149℃で1時間真空ベーキングする。アセンブリ１０００を、まず、電解法の後に無電解法を用いて厚さ0.013mmから0.025mmまで銅でメッキする。この工程では、層９００のエッジの回りのリングをメッキしないままにしておき、それによって、アセンブリ１０００の頂部とアセンブリ１０００の底部とを短絡しないように注意する。アセンブリ１０００を約1分間脱イオン水ですすぐ。アセンブリ１０００を約5分間90℃まで加熱し、フォトレジストを薄く形成する。マスクを用い、適当な露光装置を用いてフォトレジストを現像して図１０ｃで示したパターンを形成する。アセンブリ１０００の底部側を銅エッチングする。アセンブリ１０００を約15分間アルコールですすぎ、さらに約15分間温度21℃の脱イオン水ですすぐことによって清浄化する。アセンブリ１０００をスズでメッキし、さらにスズメッキを、過度のメッキが再度再フローすることができるように融点まで加熱する。このメッキ工程では、サブアセンブリ５００，サブアセンブリ６００及び層７００をメッキで被覆する間、層９００は底部近傍でメッキしない。アセンブリ１０００を約15分間アルコールですすぎ、さらに約15分間温度21℃の脱イオン水ですすぐことによって清浄化する。アセンブリ１０００を100℃で1時間真空ベーキングし、導波路帯域フィルタ１００の物理的実施形態となる。
【００５２】
上記使用される数値（例として、寸法、温度、時間）が近似であって変更してもよく、ある段階は異なる順番で実施してもよいことは、多層ポリテトラフルオロエチレンセラミック／ガラス（ＰＴＦＥ組成物）回路要素の当業者であれば理解される。
【００５３】
他の好適な実施形態では、導波路帯域フィルタ１００は低温共焼結セラミック（ＬＴＣＣ）のような他の多層技術を用いて製造する。
【００５４】
他の好適な実施形態では、導波路帯域フィルタ１００は射出成形工程によって製造する。パネルは鋳型内に多くのくぼみを含んでもよい。導波路帯域フィルタ１００の本体を形成するため、材料を鋳型内に注入する。導電壁３ｂ、９ｂ、１１２，１１４を形成するために、本体の電気メッキ又は他の手段を使用する。
【００５５】
本発明の性能
本発明の好適な実施形態では、中心周波数はＵＨＦからミリメートル周波数を通しての範囲でもよい。約0.1dBから約10dBを通しての通過帯域挿入損失が達成可能である。2:1以下のVSWR（電圧定在波比）も達成可能である。本発明のより大型の装置は、数100ワットの信号をフィルターする。出力において最大値から1dB降下以下を有する帯域は約0.1％からマルチオクターブを通しての範囲から達成してもよい。例として、本発明は1GHz信号をフィルタするために使用してもよく、このとき、最大値から1以下の出力降下が0.999GHzと1.001GHzとの間の周波数に対して達成される。最後に、本発明の装置は約-55℃から約+125℃までの範囲の温度において最小性能低下で作動するようにテストしたが、より広い温度範囲で作動可能である。本発明の作動及び本発明の物理的構造をもとにして、記載した様々な実施形態の設計及び構造は、導波路帯域フィルタの設計及び構築の当業者には明らかである。
【００５６】
図３ａ、図３ｂ、図３ｃ及び図３ｄによれば、0.9％分数帯域を有する本発明の好適な実施形態に対する性能曲線を図示している。この特別な実施形態は、以下の実現された寸法を有する：全寸法は6.1mmｘ6.1mmｘ20.5mmであり、部４，８の長さはそれぞれ3.175mmであり、部５，７の長さはそれぞれ2.87mmであり、部６の長さは8.43mmである。
【００５７】
チャート３１０は、0.7GHzから1.3GHzまでの周波数に対して、周波数に対する反射減衰３１２、伝送３１４を示している。チャート３２０は、0.99GHzから1.01GHzまでの周波数に対して、周波数に対する伝送３２２を示している。チャート３３０は、0GHzから4GHzまでの周波数に対して、周波数に対する規格化された大きさ３３２をdBc（搬送周波数に対して規格化されたデシベル）で示している。チャート３３０は、0.95GHzから1.05GHzまでの周波数に対して、周波数に対する群遅延３４２をナノ秒単位で示している。
【００５８】
図４ａ、図４ｂ、図４ｃ及び図４ｄによれば、アセンブリ１０００に対して上記の方法によって製造され、0.3％分数帯域を有する本発明の好適な実施形態に対する性能曲線を図示している。この特別な実施形態は以下の実現された寸法を有する：全寸法は6.1mmｘ6.1mmｘ25.8mmであり、部４，８の長さはそれぞれ3.175mmであり、部５，７の長さはそれぞれ4.37mmであり、部６の長さは10.7mmである。
【００５９】
チャート４１０は、0.7GHzから1.3GHzまでの周波数に対して、周波数に対する反射減衰４１２、伝送４１４を示している。チャート４２０は、0.995GHzから1.005GHzまでの周波数に対して、周波数に対する伝送４２２を示している。チャート４３０は、0GHzから4GHzまでの周波数に対して、周波数に対する規格化された大きさ４３２をdBcで示している。チャート４３０は、0.99GHzから1.01GHzまでの周波数に対して、周波数に対する群遅延４４２をナノ秒単位で示している。
【００６０】
直接フィード共振器ビアホール
他の実施形態では、共振器ビアホールはフィードポストとして使用してもよく、それによってフィードポストとしてだけ作用する別のビアホールの必要性がなくなる。図１３ａ及び図１３ｂでは、誘電損失を考慮していない２次のエバネッセントモード導波路帯域フィルタ１３００の好適な実施形態の概略図を示している。図１３ａ及び図１３ｂは同じエバネッセントモード導波路帯域フィルタ１３００の異なる代表例であって、導波路部４，６，８を表すインダクタのＴ型ネットワークがインダクタのπ型ネットワークに容易に変換されることはアナログ回路設計の当業者には明らかである。フィルタ１３００のアセンブリ概略図を図１４に示す。好適な実施形態では、信号が入力ＴＥＭ伝送ラインから共振器ビアホール１０ａへ誘導的に供給され、それによって導波路帯域フィルタ１３００の支配的ＴＥ10エバネッセントモードが励起される。導波路帯域フィルタ１３００の導波路部４，６，８は誘導的Ｔ型又はπ型部を形成し、フィルタ要素を構成する。好適な実施形態では、導波路帯域フィルタ１３００が短絡しているところでは、抵抗３ａ，９ａを端部導電壁３ｂ、９ｂ（他の好適な実施形態では、開放端導波路帯域フィルタは端部のシールドを有さない）のシート抵抗をモデル化している。共振器ビアホール１０ａ，１１ａは、キャパシタ１０ｂ、１１ｂが所望の形状因子を得るために誘導部６で抵抗を形成する。所望形状因子は、所望フィルタ性能特性に依存し、通常は6dB帯域幅に対する60dB帯域幅の比として定義される。共振器ビアホール１１ａは信号を出力ＴＥＭ伝送ラインに送る。
【００６１】
ビアホール又はスロットで定義される導波路フィルタ周界
他の好適な実施形態では、導波路フィルタの周界はビアホールによって定義される。図１５では、図１３ａ及び図１３ｂの概略図を具体化するエバネッセントモード導波路フィルタを示している。誘電材料１５７０に配備されたビアホール１５３０は、点線で示した所望の導波路周界１５８０を形成する。ビアホール１５３０は導波路周界１５８０に接して配置し、任意の直径を有するが、好適な実施形態では0.61mmの直径を有する。ビアホール１５３０は、好適にはそれらを導電壁１１２及び導電壁１１４（図１５には図示せず）に接続することによって接地している。２つの隣接ビアホールのエッジ間の間隔１５９０は、近似的にゼロから近似的にλ／８である。ここで、λは誘電体材料における伝搬信号の波長であり、以下の式によって与えられる。
【数１７】
【００６２】
導波路フィルタの周界を規定するビアホールは格子型に配置されてもよい。他の好適な実施形態では、ビアホール又はスロットの格子は、図１６の４個の基板層を有する好適な実施形態によって実証されるように、複数の基板層上に配置してもよい。この好適な実施形態では、基板層１６７２，１６７４，１６７６，１６７８上でビアホール又はスロット１６８０に接続するために金属被膜（metalization）を用いる。基板層１６７２の平面図を図１７ａに示し、基板層１６７４の平面図を図１７ｂに示す。プリントストリップ又は内部接続ビアパッドをビアホール又はスロット１６８０に接続して用いてもよい。
【００６３】
他の好適な実施形態では、導波路フィルタの周界をメッキしたスロットによって規定する。図１８は、図１３ａ及び図１３ｂの概略図を具体化するエバネッセントモード導波路フィルタを示している。誘電材料１８７０に配備されたメッキされたスロット１８４０は、点線で示した所望の導波路周界１８８０を形成する。メッキされたスロット１８４０は導波路周界１８８０に接して配置し、任意の厚さ及び長さを有するが、好適な実施形態では0.61mmの厚で2.54mm長を有する。メッキされたスロット１８４０は、好適にはそれらを導電壁１１２及び導電壁１１４（図１８には図示せず）に接続することによって接地している。２つの隣接メッキされたスロットのエッジ間の間隔１８９０は、近似的にゼロから近似的にλ／８である。ここで、λは誘電体材料における伝搬信号の波長であり、以下の式によって与えられる。
【数１８】
【００６４】
上記の好適な実施形態では、アセンブリ１０００の枠を外し、続いて他の回路に物理的に取り付けられなければならない離散的な導波路フィルタに成る。ビアホール又はメッキされたスロットによって規定された周界を有する導波路フィルタの利点は、それが、多層マイクロ波回路を設計する当業者に明らかであるようなやり方で同じ基板上で他の要素と結合されてもよいことである。
【００６５】
エバネッセントモード導波路に電力を供給する他の方法があることは、エバネッセントモード導波路フィルタの設計の当業者には明らかである。例えば、フィードポスト１，２は上述の他の好適な実施形態で議論したようにループ型であってもよい。（導電壁３ｂ及び導波路部４に沿った）フィードポスト１及び／又は（導電壁９ｂ及び導波路部８に沿った）フィードポスト２を標準モードで作動する導波路に置換することも当業者には明らかである。例えば、図１１ａでは、導波路１１５，１１６は電力を導波路帯域フィルタ１１０へ送るか又は導波路帯域フィルタ１１０から電力を受けるために用いてもよい。導波路帯域フィルタ１１０の損失なしモデル（lossless model）の概略図は、インダクタ１２７，１２８にそれぞれ直列につながるキャパシタ１２５，１２６と共に図１２ｂで示している。導波路帯域フィルタ１００，１１０，１２０の特徴が混合され、双方向フィルタとして作動することは、エバネッセントモード導波路フィルタの設計の当業者には明らかである。これらのどのフィルタも遅延ラインとして組み込まれてもよいことも当業者には明らかである。さらに、好適な実施形態では、導波路帯域フィルタ１００，１１０，１２０が矩形の断面を有するが、他の実施形態は円筒又は多角形のような他の形状を有するフィルタを含んでいることも明らかである。
【００６６】
低温共焼結されたセラミック（ＬＴＣＣ）を用いて、導波路フィルタを組み込んでもよいことは、多層共焼結セラミックの当業者には明らかである。現在の技術で周知のことは、導波路フィルタがＬＴＣＣを用いて形成してもよいことである。現在の技術で周知でないことは、共振器が単一のビアホールを備えてもよいことである。
【００６７】
本発明の基本的な顕著な特徴が実施形態に適用されるものとしては示し、記載し、指摘してきたが、この明細書で開示してきたように、本発明の形式及び詳細において様々な省略、置換及び変更が本発明の精神から逸脱することなく当業者によって行ってもよいことは理解されたい。これらの要素及び／又は同じ結果に達するために実質的に同じやり方で実質的に同じ機能を発揮する方法段階の全ての組合せが本発明の範囲内であることを明確に意図している。従って、本発明は添付したクレームの範囲に示したようにだけ限定されるものである。
【図面の簡単な説明】
【図１】 （ａ）フィルタの断面がインダクタのＴネットワークを用いてモデル化されたエバネッセントモード導波路フィルタの好適な実施形態の概略ダイアグラムである。（ｂ）フィルタの断面がインダクタのπネットワークを用いてモデル化された図１（ａ）で示したエバネッセントモード導波路フィルタの好適な実施形態の概略ダイアグラムである。
【図２】 図１（ａ）及び図１（ｂ）で示したエバネッセントモード導波路フィルタのアセンブリ概略図である。
【図３】 （ａ）0.9%の作動幅を有するエバネッセントモード導波路フィルタの好適な実施形態についてのリターン反射減衰（return loss）と周波数との関係を示す性能曲線である。（ｂ）0.9%の作動幅を有するエバネッセントモード導波路フィルタの好適な実施形態についての伝送と周波数との関係を示す性能曲線である。（ｃ）0.9%の作動幅を有するエバネッセントモード導波路フィルタの好適な実施形態についての規格化した大きさと周波数との関係を示す性能曲線である。（ｂ）0.9%の作動幅を有するエバネッセントモード導波路フィルタの好適な実施形態についての群遅延と周波数との関係を示す性能曲線である。
【図４】 （ａ）0.3%の作動幅を有するエバネッセントモード導波路フィルタの好適な実施形態についてのリターン反射減衰（return loss）と周波数との関係を示す性能曲線である。（ｂ）0.3%の作動幅を有するエバネッセントモード導波路フィルタの好適な実施形態についての伝送と周波数との関係を示す性能曲線である。（ｃ）0.3%の作動幅を有するエバネッセントモード導波路フィルタの好適な実施形態についての規格化した大きさと周波数との関係を示す性能曲線である。（ｂ）0.3%の作動幅を有するエバネッセントモード導波路フィルタの好適な実施形態についての群遅延と周波数との関係を示す性能曲線である。
【図５】 （ａ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成していない結合された第１、第２及び第３の層の側面図である。（ｂ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成していない結合された第１、第２及び第３の層の平面図である。（ｂ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成していない結合された第１、第２及び第３の層の下面図である。
【図６】 （ａ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成していない結合された第４、第５，第６及び第７の層の側面図である。（ｂ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成していない結合された第４、第５，第６及び第７の層の平面図である。（ｃ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成していない結合された第４、第５，第６及び第７の層の底面図である。
【図７】 （ａ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成していない第８の層の側面図である。（ｂ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成していない第８の層の平面図である。（ｃ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成していない第８の層の底面図である。
【図８】 （ａ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタに対するセラミックプレートの側面図である。（ｂ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタに対するセラミックプレートの平面図である。
【図９】 （ａ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成していない第９の層の側面図である。（ｂ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成していない第９の層の平面図である。（ｃ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成していない第９の層の底面図である。
【図１０】 （ａ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成したアセンブリの側面図であって、図８（ａ）からのプレートの一つの配置を示す切り取り図を有する側面図である。（ｂ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成したアセンブリの平面図であって、図８（ａ）からのプレートの一つの配置を示す切り取り図を有する平面図である。（ｃ）0.3%の作動幅を有する９層のエバネッセントモード導波路フィルタの完成したアセンブリの底面図である。
【図１１】 （ａ）オープンエバネッセントモード導波路フィルタのアセンブリ概略図である。（ｂ）図１１（ａ）で示したオープンエバネッセントモード導波路フィルタの概略ダイアグラムである。
【図１２】 （ａ）内部マイクロチップ電力フィードを有するエバネッセントモード導波路フィルタのアセンブリ概略図である。（ｂ）図１１（ａ）で示した内部マイクロチップ電力フィードを有するエバネッセントモード導波路フィルタのの概略ダイアグラムである。
【図１３】 （ａ）フィルタの断面がインダクタのＴネットワークを用いてモデル化されたエバネッセントモード導波路フィルタの他の好適な実施形態の概略ダイアグラムである。（ｂ）フィルタの断面がインダクタのπネットワークを用いてモデル化された図１（ａ）で示したエバネッセントモード導波路フィルタの他の好適な実施形態の概略ダイアグラムである。
【図１４】 図１３（ａ）及び図１３（ｂ）に示したエバネッセントモード導波路フィルタのアセンブリ概略図である。
【図１５】 周界を規定するために接地されたビアホールを用いるエバネッセントモード導波路フィルタの断面図である。
【図１６】 周界を規定するために接地されたビアホールの格子を用いるエバネッセントモード導波路フィルタの側面図である。
【図１７】 （ａ）図１６で示したエバネッセントモード導波路フィルタの中間層の平面図である。（ｂ）図１７（ａ）で示した中間層に近接する図１６に示したエバネッセントモード導波路フィルタの中間層の平面図である。
【図１８】 周界を規定するために接地されたスロットを用いるエバネッセントモード導波路フィルタの断面図である。
【符号の説明】
１，２ フィールドポスト
３ｂ、９ｂ 導電壁
４，５，６，７，８ 導波路部
１０ａ，１１ａ 共振器
１０ｂ、１１ｂ キャパシタ
１００、１１０，１２０，１３００ フィルタ
１１２，１１４ 導電壁
１１５，１１６ 導波路
５００ サブアセンブリ
５０１，５０２，５０３ 誘電体層
６００ サブアセンブリ
６０１，６０２，６０３，６０４ 誘電体層
６０１，０２，５０３ 誘電体層
７００ サブアセンブリ
８００ プレート
９００ 層
１０００ アセンブリ
１５３０ ビアホール
１５７０，１８７０ 誘電材料
１５８０，１８８０ 導波路周界
１８４０ スロット
Claims (4)
- 複数の導電性導波路壁と；
ビアホール構造と、該ビアホール構造の断面積より大きな面積を有する頂部電極及び底部電極を有するキャパシタとを備えた少なくとも一つの共振器と；を備え、
前記ビアホールが実質的に前記複数の導電性導波路壁のうちの一つから前記キャパシタの前記頂部電極へ延伸し、かつ、前記キャパシタの前記底部電極が前記複数の導電性導波路壁のうちの別の一つに短絡されているエバネッセントモード導波路フィルタであって、
前記フィルタが、ポリテトラフルオロエチレン組成物基板層が結合した多層構造を備えており、前記ポリテトラフルオロエチレン組成物基板層のうち、少なくとも多層構造の内部に位置するものは多層構造として結合される前にメッキされているエバネッセントモード導波路フィルタ。 - 導波路を提供する導電壁手段と、キャパシタ手段に接続されたビアホール手段を有する共振手段とを備え、
前記キャパシタ手段は前記ビアホール手段の断面積より大きな面積を有する頂部電極及び底部電極を有するエバネッセントモード導波路フィルタであって、
前記導波路が、ポリテトラフルオロエチレン組成物基板層が結合した多層構造を備えており、前記ポリテトラフルオロエチレン組成物基板層のうち、少なくとも多層構造の内部に位置するものは多層構造として結合される前にメッキされているエバネッセントモード導波路フィルタ。 - 複数の導電性導波路壁と；
少なくとも２つの共振器とを備え、
該２つの共振器はそれぞれビアホール構造と、該ビアホール構造の断面積より大きな面積を有する頂部電極及び底部電極を有するキャパシタとを備え、
前記ビアホールがフィードポストであり、かつ前記複数の導電性導波路壁のうちの一つから前記キャパシタの前記頂部電極へ実質的に延伸し、前記キャパシタの前記底部電極が前記複数の導電性導波路壁のうちの別の一つに短絡されているエバネッセントモード導波路フィルタであって、
前記フィルタが、ポリテトラフルオロエチレン組成物基板層が結合した多層構造を備えており、前記ポリテトラフルオロエチレン組成物基板層のうち、少なくとも多層構造の内部に位置するものは多層構造として結合される前にメッキされているエバネッセントモード導波路フィルタ。 - 導波路を提供する導電壁手段と；
キャパシタ手段に接続されたビアホール手段を備えた共振手段と；
前記ビアホール手段を有するフィードポスト手段と；を備え、
前記キャパシタ手段は前記ビアホール手段の断面積より大きな面積を有する頂部電極及び底部電極を有するエバネッセントモード導波路フィルタであって、
前記導波路が、ポリテトラフルオロエチレン組成物基板層が結合した多層構造を備えており、前記ポリテトラフルオロエチレン組成物基板層のうち、少なくとも多層構造の内部に位置するものは多層構造として結合される前にメッキされているエバネッセントモード導波路フィルタ。
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