JP3878195B2 - Liquid crystal display - Google Patents

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Description

この発明は、液晶ディスプレイ装置に関し、特にガラス基板又はシリコンチップ上にアクティブマトリックス構成の表示画素及びその駆動回路が形成されたものに利用して有効な技術に関するものである。   The present invention relates to a liquid crystal display device, and more particularly to a technique effective when used for a display substrate having an active matrix structure and a driving circuit thereof formed on a glass substrate or a silicon chip.

テレビ受像機やパソコン等の情報機器のモニター、その他の各種表示装置用の表示デバイスとして液晶パネルが広く用いられている。   Liquid crystal panels are widely used as monitors for information devices such as television receivers and personal computers, and other display devices for various display devices.

この種の液晶パネルは、一方の基板に画素選択用の給電電極もしくはスイッチング素子の給電電極となる駆動電極を形成し、他方の基板に共通電極を形成し、両電極側を対向させて貼り合わせ、この貼り合わせギャップに液晶層を挟持して構成される。   In this type of liquid crystal panel, a drive electrode that serves as a pixel selection power supply electrode or a switching element power supply electrode is formed on one substrate, a common electrode is formed on the other substrate, and both electrode sides are opposed to each other. The liquid crystal layer is sandwiched between the bonding gaps.

スイッチング素子のチャンネル層にアモルファスシリコン薄膜を用いる方式では、トランジスタの特性に限界があり、駆動回路の特性が十分ではないために外部に周辺駆動回路を外付としている。   In the system using an amorphous silicon thin film for the channel layer of the switching element, the transistor characteristics are limited, and the drive circuit characteristics are not sufficient, so that a peripheral drive circuit is externally provided.

対して、ポリシリコン膜を用いて薄膜トランジスタ(以下TFTと呼ぶ)を形成するとともに、同一ガラス基板上に駆動回路も形成したものが開発されている。ポリシリコン膜を用いたTFT素子は、画素数が10万程度で表示エリアの対角長が0.7インチの製品が小型ビディオカメラのカラーファインダとして用いられている。   On the other hand, a thin film transistor (hereinafter referred to as TFT) is formed using a polysilicon film, and a drive circuit is also formed on the same glass substrate. As a TFT element using a polysilicon film, a product having a number of pixels of about 100,000 and a diagonal length of a display area of 0.7 inches is used as a color finder for a small video camera.

さらに、このポリシリコン膜を用いるTFTディスプレイ装置において、プロジェクタのライトバルブとしての利用や、バーチャルリアリティを指向したヘッドマウント(眼鏡型)ディスプレイ用のパネルとしての用途も開発されている。   Furthermore, in the TFT display device using this polysilicon film, the use as a light valve of a projector and the use as a panel for a head mount (glasses type) display oriented to virtual reality have been developed.

他に、透明基板に共通電極を形成し、シリコン基板に駆動電極を形成して、両者の貼り合わせギャップに高分子分散型の液晶層を挟持したポリマー分散型液晶(以下PDLCと呼ぶ)や、シリコン基板に光を反射する目的をもたせた電極を形成して、該シリコン基板と透明基板とのギャップに液晶層を挟持した反射型液晶素子が開発されている。   In addition, a polymer-dispersed liquid crystal (hereinafter referred to as PDLC) in which a common electrode is formed on a transparent substrate, a drive electrode is formed on a silicon substrate, and a polymer-dispersed liquid crystal layer is sandwiched between the bonding gaps between the two, A reflective liquid crystal element has been developed in which an electrode having a purpose of reflecting light is formed on a silicon substrate, and a liquid crystal layer is sandwiched between the silicon substrate and a transparent substrate.

上述したようにポリシリコン膜を用いたTFTディスプレイ装置やPDLCや反射型液晶素子を用いた表示装置の利用方法において、赤、緑、青毎に画像を形成するディスプレイ装置を用いる3板方式の液晶プロジェクタの光学系がある。   As described above, in a method of using a TFT display device using a polysilicon film or a display device using a PDLC or a reflective liquid crystal element, a three-plate type liquid crystal using a display device that forms an image for each of red, green, and blue There is a projector optical system.

図25に3板方式の液晶プロジェクタ光学系の概略を示す。例えばショートアークのメタルハライドランプ等と放物面鏡からなる光源850からの光は、ダイクロックミラー851に到達する。ここでこのダイクロックミラー851は、特定波長域の光を反射または透過する働きを有し、青の光のみが90度方向を変え反射され、他の光は透過される。透過した光は、ダイクロックミラー852に入射され、緑の光のみが反射され、透過光は赤となる。このように青、緑、赤の順に分光された各光は、専用の液晶パネル853、854、855に入射される。
各パネル853、854、855は、各色に対応した映像が再生されており、入射光は各色ごとに変調を受けた後、合成される。
FIG. 25 shows an outline of a three-plate liquid crystal projector optical system. For example, light from a light source 850 including a short arc metal halide lamp and a parabolic mirror reaches the dichroic mirror 851. Here, the dichroic mirror 851 has a function of reflecting or transmitting light in a specific wavelength range, and only blue light is reflected by changing its direction by 90 degrees, and other light is transmitted. The transmitted light is incident on the dichroic mirror 852, only the green light is reflected, and the transmitted light is red. In this way, each of the lights separated in the order of blue, green, and red is incident on dedicated liquid crystal panels 853, 854, and 855.
Each panel 853, 854, and 855 reproduces an image corresponding to each color, and the incident light is synthesized after being modulated for each color.

ダイクロックミラー856では、緑の光が反射され、透過して来た青の光と合成され、ダイクロックミラー857で赤の光と合成される。合成された光は、投写レンズによりスクリーン上へ投影される。   The dichroic mirror 856 reflects green light and combines it with the transmitted blue light, and the dichroic mirror 857 combines it with the red light. The synthesized light is projected onto the screen by the projection lens.

上述したような光学系では、先ず青の透過光は、一度も反射されないために、液晶パネルのパターンがそのままの状態で合成され、投写レンズへ入射される。赤の透過光は、反射ミラー858とダイクロックミラー857で90度の方向転換を二度行うため、青の透過光と同様に、液晶パネルのパターンがそのままの状態で合成されて投射レンズへ入射される。   In the optical system as described above, since the blue transmitted light is never reflected, the liquid crystal panel pattern is synthesized as it is and is incident on the projection lens. The red transmitted light undergoes a 90-degree change of direction twice by the reflecting mirror 858 and the dichroic mirror 857, so that the liquid crystal panel pattern is synthesized as it is and incident on the projection lens in the same manner as the blue transmitted light. Is done.

更には、緑の透過光は、ダイクロックミラー856で90度の方向転換を一度だけ行うため、上下又は左右が反転されて投射レンズへ入射される。そのため映像を一致させるために、緑の液晶パネル854は左右又は上下が反転した画像を表示することになる。なお、859は反射ミラーである。   Furthermore, since the green transmitted light is changed in direction by 90 degrees once by the dichroic mirror 856, the up and down or the left and right are inverted and incident on the projection lens. Therefore, in order to match the images, the green liquid crystal panel 854 displays an image that is reversed left and right or up and down. Reference numeral 859 denotes a reflection mirror.

一般に、緑の液晶パネル854においては、画像を左右又は上下反転するために、反転駆動回路を別に設けたり、緑の液晶パネル854を反転画像表示用に特別に赤、青の液晶パネル853、855とは逆方向に走査するよう作製したり、又は一旦画像データをメモリに格納し、画像が反転するよう読み出す等の方法を用いている。   In general, in the green liquid crystal panel 854, an inversion drive circuit is separately provided to invert the image horizontally and vertically, or the green liquid crystal panel 854 is specially used for displaying an inverted image, and the red and blue liquid crystal panels 853 and 855 are provided. A method is used in which scanning is performed in the opposite direction, or image data is temporarily stored in a memory and read out so that the image is reversed.

つまり、3原色分離方式の液晶プロジェクタでは、1色だけ反転回数が奇数(または偶数)と異なり、通常の液晶パネルでは、左右又は上下反転した画像が出力される。そのため、一般に特別な構成を付加し反転した画像を出力するようにしている。   That is, in the three primary color separation type liquid crystal projector, the number of inversions for one color is different from an odd number (or even number), and an ordinary liquid crystal panel outputs a left-right or upside-down image. Therefore, in general, a special configuration is added to output an inverted image.

液晶表示装置の駆動回路にクロックドインバータを用いた双方向シフトレジスタを設けることが提案されている。下記「特許文献1」には、液晶表示装置にクロックドインバータを備えた双方向シフトレジスタを設けたものが開示されている。   It has been proposed to provide a bidirectional shift register using a clocked inverter in a driving circuit of a liquid crystal display device. The following “Patent Document 1” discloses a liquid crystal display device provided with a bidirectional shift register provided with a clocked inverter.

また、下記「特許文献2」には、液晶表示装置にクロックドインバータを備えた双方向シフトレジスタの記載がある。   The following “Patent Document 2” describes a bidirectional shift register including a clocked inverter in a liquid crystal display device.

特開平8-55493号公報JP-A-8-55493 特開平7-146462号公報Japanese Patent Laid-Open No. 7-146462

液晶表示装置の駆動回路に双方向シフトレジスタを設けることにより、双方向から画素データの入力、走査信号の出力を可能として、左右又は上下反転した画像を出力することが可能とすることができるが、双方向シフトレジスタの回路規模が大きくなってしまうという問題が生じる。   By providing a bidirectional shift register in the driving circuit of the liquid crystal display device, it is possible to input pixel data and output scanning signals from both directions, and to output an image that is horizontally or vertically inverted. As a result, the circuit scale of the bidirectional shift register becomes large.

そこで、双方向シフトレジスタを第1のラッチ回路と第2のラッチ回路により形成して、第1のラッチ回路からの第1の出力信号と、第2のラッチ回路からの第2の出力信号とを出力信号として用いることで、双方向シフトレジスタをコンパクトに形成することが考えられる。   Therefore, a bidirectional shift register is formed by the first latch circuit and the second latch circuit, and the first output signal from the first latch circuit, the second output signal from the second latch circuit, and It is conceivable to form a bidirectional shift register in a compact manner by using as an output signal.

しかしながら、第1のラッチ回路からの第1の出力信号と、第2のラッチ回路からの第2の出力信号とを出力信号として利用すると、第1の出力信号と第2の出力信号との出力期間とが重なり合ってしまう新たな問題が生じる。   However, when the first output signal from the first latch circuit and the second output signal from the second latch circuit are used as output signals, the outputs of the first output signal and the second output signal are output. A new problem arises that the periods overlap.

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。   The outline of a typical invention among the inventions disclosed in the present application will be briefly described as follows.

本願発明は、液晶と、該液晶を駆動する複数の画素電極と、該画素電極を駆動する信号を供給する出力回路と、該出力回路を駆動する複数の走査信号を出力する走査回路とを同一基板上に有し、上記走査回路は第1の走査方向と第2の走査方向とに走査可能な双方向シフトレジスタを有し、該双方向シフトレジスタに第1のラッチ回路と第2のラッチ回路とを設け、第1のラッチ回路は第1の出力を出力し、第2のラッチ回路は第2の出力を出力し第1の出力の開始時期と第2の出力の開始時期との間隔を走査回路に入力するクロック信号のデューティ比を変えることで変更可能な液晶表示装置とする。   In the present invention, a liquid crystal, a plurality of pixel electrodes for driving the liquid crystal, an output circuit for supplying a signal for driving the pixel electrode, and a scanning circuit for outputting a plurality of scanning signals for driving the output circuit are the same. The scanning circuit includes a bidirectional shift register capable of scanning in a first scanning direction and a second scanning direction, and the bidirectional latch register includes a first latch circuit and a second latch. The first latch circuit outputs the first output, the second latch circuit outputs the second output, and the interval between the first output start time and the second output start time. The liquid crystal display device can be changed by changing the duty ratio of the clock signal input to the scanning circuit.

また、第1の出力と第2の出力とは、第1の制御信号と第2の制御信号とが入力する垂直走査制御回路で演算され、垂直走査制御回路により演算された第1の演算出力と第2の演算出力の出力期間の制御が可能な液晶表示装置とする。   The first output and the second output are calculated by the vertical scanning control circuit to which the first control signal and the second control signal are input, and the first calculation output calculated by the vertical scanning control circuit. And a liquid crystal display device capable of controlling the output period of the second calculation output.

本発明による液晶表示装置によれば、走査回路は第1の走査方向と第2の走査方向とに走査可能であり、隣り合う走査信号の位相を変え、出力期間を制御することが可能となる。   According to the liquid crystal display device of the present invention, the scanning circuit can scan in the first scanning direction and the second scanning direction, and the phase of adjacent scanning signals can be changed to control the output period. .

また、本発明による液晶表示装置によれば、双方向に走査することが可能となり、画像を反転出力することが容易になり、反転出力する手段を別に設ける必要もなくコンパクトな液晶表示装置となる。   Further, according to the liquid crystal display device of the present invention, it is possible to scan in both directions, and it becomes easy to invert and output an image, and it becomes a compact liquid crystal display device without the need to separately provide an inversion output means. .

本発明の液晶表示装置は、液晶と、該液晶を駆動する複数の画素電極と、該画素電極を駆動する信号を供給する出力回路と、該出力回路を駆動する複数の走査信号を出力する走査回路とを同一基板上に有し、上記走査回路は第1の走査方向と第2の走査方向とに走査可能な双方向シフトレジスタを有し、該双方向シフトレジスタに第1のラッチ回路と第2のラッチ回路とを設け、第1のラッチ回路は第1の出力を出力し、第2のラッチ回路は第2の出力を出力し第1の出力の開始時期と第2の出力の開始時期との間隔を走査回路に入力するクロック信号のデューティ比を変えることで変更可能とし、第1の出力と第2の出力とは、第1の制御信号と第2の制御信号とが入力する垂直走査制御回路で演算され、垂直走査制御回路により演算された第1の演算出力と第2の演算出力の出力期間の制御が可能な液晶表示装置とする。   The liquid crystal display device of the present invention includes a liquid crystal, a plurality of pixel electrodes that drive the liquid crystal, an output circuit that supplies a signal that drives the pixel electrode, and a scan that outputs a plurality of scanning signals that drive the output circuit. And the scanning circuit has a bidirectional shift register capable of scanning in the first scanning direction and the second scanning direction, and the bidirectional shift register includes a first latch circuit and A second latch circuit, the first latch circuit outputs a first output, the second latch circuit outputs a second output, and the start timing of the first output and the start of the second output The time interval can be changed by changing the duty ratio of the clock signal input to the scanning circuit, and the first control signal and the second control signal are input to the first output and the second output. Calculated by the vertical scanning control circuit and calculated by the vertical scanning control circuit The control of the first operation output and a second output period of the operation output to the liquid crystal display device as possible.

以下、本発明の実施例について、図面を参照して詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図1は本発明による液晶表示装置の1実施の形態を示す。図1は基板上に形成される各機能毎のブロックを示し、10は画素領域を示す。画素領域10には図1の垂直方向に延在し水平方向に複数本並列した映像信号線11が設けられ、該映像信号線に略直交するように水平方向に延在し垂直方向に複数本並列する走査信号線12が設けられている。映像信号線11と走査信号線12の交差する近傍にはスイッチング素子13が設けられ、走査信号線12と映像信号線11によりスイッチング素子13を操作することで、画素電極14に映像信号を書き込む。画素電極14に対向するように対向電極15が設けられ、画素電極14と対向電極15間の電位差で液晶を駆動し画像を表示する。また画素電極14には映像信号を画素電極に一定期間保持する目的で保持容量16が設けられる。なお、図1では画素電極14及び対向電極15、保持容量16は等価回路で示してある。また図を簡略化し解りやすくするために、画素部は1個の画素に関してのみ表示したが、画素領域には複数の画素がマトリックス状に配置されている。
一般に画像の書き込みは図1の左上から開始され、マトリックス状に配置されている画素の1行目を左側から右方向に映像信号が順次書き込まれ1行目が書き込まれる。図1の1実施形態では、横方向1025画素、縦方向769画素の例を示しており、1行目の1025画素が書き込まれると、再度2行目の左側から右方向に映像信号が画素電極14に順次書き込まれる。以下同様に最後の769行まで書き込みがおこなわれ、画像が表示される。
FIG. 1 shows an embodiment of a liquid crystal display device according to the present invention. FIG. 1 shows a block for each function formed on the substrate, and 10 shows a pixel region. A plurality of video signal lines 11 extending in the vertical direction in FIG. 1 and arranged in parallel in the horizontal direction are provided in the pixel region 10. The video signal lines 11 extend in the horizontal direction so as to be substantially orthogonal to the video signal lines, and are in the vertical direction. Parallel scanning signal lines 12 are provided. A switching element 13 is provided in the vicinity of the intersection of the video signal line 11 and the scanning signal line 12, and the video signal is written to the pixel electrode 14 by operating the switching element 13 by the scanning signal line 12 and the video signal line 11. A counter electrode 15 is provided to face the pixel electrode 14, and the liquid crystal is driven by a potential difference between the pixel electrode 14 and the counter electrode 15 to display an image. The pixel electrode 14 is provided with a holding capacitor 16 for the purpose of holding a video signal in the pixel electrode for a certain period. In FIG. 1, the pixel electrode 14, the counter electrode 15, and the storage capacitor 16 are shown in an equivalent circuit. Further, in order to simplify the drawing and make it easy to understand, the pixel portion is displayed only for one pixel, but a plurality of pixels are arranged in a matrix in the pixel region.
In general, image writing starts from the upper left of FIG. 1, and video signals are sequentially written from the left to the right in the first row of pixels arranged in a matrix, and the first row is written. 1 shows an example of 1025 pixels in the horizontal direction and 769 pixels in the vertical direction, and when 1025 pixels in the first row are written, the video signal is again output in the right direction from the left side in the second row. 14 are sequentially written. Similarly, writing is performed up to the last 769 lines, and an image is displayed.

このような液晶表示装置に、左右逆転した画像を表示するためには、マトリックス状に配置されている画素の右側から左方向に映像信号を書き込む必要がある。なお一旦ラッチ回路等に1行分のデータを格納し、その後1行分の映像信号をデータに従い出力する方式でも、ラッチ回路等には左側から右方向にデータが順次書き込まれることになる。   In order to display a horizontally reversed image on such a liquid crystal display device, it is necessary to write a video signal from the right side to the left side of the pixels arranged in a matrix. Even in a system in which data for one row is temporarily stored in a latch circuit and the like, and then a video signal for one row is output according to the data, data is sequentially written in the latch circuit and the like from the left to the right.

図2に水平シフトレジスタ部20の回路構成を示す。HSRは双方向シフトレジスタであり、左右双方向に信号をシフトすることが可能である。図中左からHSR1、HSR2、…HSR513の順に設けられている。双方向シフトレジスタHSRはクロックドインバータ61、62、65、66で構成されている、なお双方向シフトレジスタHSRの詳細については後述する。映像信号供給回路21は水平シフトレジスタ部20からの出力信号を受けて、映像信号入力線22(VID1〜VID4)から供給される映像信号を映像信号線11に出力する。なお映像信号供給回路21では、水平シフトレジスタ部20からの出力信号の信号レベルを、映像信号を駆動する信号レベルに変換する、レベルシフトも行っている。   FIG. 2 shows a circuit configuration of the horizontal shift register unit 20. The HSR is a bidirectional shift register, and can shift a signal in both the left and right directions. From the left in the figure, HSR1, HSR2,. The bidirectional shift register HSR is composed of clocked inverters 61, 62, 65, 66. Details of the bidirectional shift register HSR will be described later. The video signal supply circuit 21 receives the output signal from the horizontal shift register unit 20 and outputs the video signal supplied from the video signal input lines 22 (VID1 to VID4) to the video signal line 11. Note that the video signal supply circuit 21 also performs level shift by converting the signal level of the output signal from the horizontal shift register unit 20 into a signal level for driving the video signal.

映像信号入力線22(VID1〜VID4)に供給されている映像信号は、図1に示す信号切替回路23により映像信号入力端子24に入力された映像信号の順番を必要に応じて並べ替えたものである。図1、図2に示す1実施の形態では映像信号は、並列に4本の信号線で供給されており、例えば映像信号入力端子24の左から順番に、水平に並ぶ画素の1番目、2番目…4番目と順番が対応している。そのため走査方向を切り替えた場合には、映像信号の順番を入れ替える必要があるが、信号切替回路23により、映像信号入力線22につなぐ映像信号の順番を入れ替えることで、外部での映像信号の順番を入れ替える必要をなくしている。なお、信号切替回路23の詳細については後述する。   The video signals supplied to the video signal input lines 22 (VID1 to VID4) are obtained by rearranging the order of the video signals input to the video signal input terminal 24 by the signal switching circuit 23 shown in FIG. It is. In the embodiment shown in FIGS. 1 and 2, video signals are supplied in parallel through four signal lines. For example, the first and second pixels horizontally arranged in order from the left of the video signal input terminal 24. Th ... the fourth corresponds to the order. Therefore, when the scanning direction is switched, it is necessary to change the order of the video signals. However, by changing the order of the video signals connected to the video signal input line 22 by the signal switching circuit 23, the order of the external video signals is changed. There is no need to replace it. Details of the signal switching circuit 23 will be described later.

図1、図2において、25は水平走査リセット信号入力端子である。リセット用トランジスタ28を駆動することで双方向シフトレジスタHSRをリセットする。26は水平走査スタート信号入力端子で、クロックドインバータ61により図1の左から右へ走査が行われるスタート信号が水平シフトレジスタ部20に供給され、右から左へ走査が行われる場合には、クロックドインバータ62によりスタート信号が水平シフトレジスタ部20に供給される。27は水平走査終了信号出力端子である。   1 and 2, reference numeral 25 denotes a horizontal scanning reset signal input terminal. The bidirectional shift register HSR is reset by driving the reset transistor 28. Reference numeral 26 denotes a horizontal scanning start signal input terminal. When a start signal for scanning from the left to the right in FIG. 1 is supplied to the horizontal shift register unit 20 by the clocked inverter 61 and scanning is performed from right to left, A start signal is supplied to the horizontal shift register unit 20 by the clocked inverter 62. Reference numeral 27 denotes a horizontal scanning end signal output terminal.

図2において、RLは水平走査方向設定信号線で、RL1は第1水平方向設定線、RL2は第2水平方向設定線であり、双方向シフトレジスタの走査方向を規定する信号である。第1水平方向設定線RL1は水平走査方向設定信号線RLからインバータで2回反転した信号を取り出しており、第2水平方向設定線RL2は水平走査方向設定信号線RLからインバータで1回反転した信号を取り出している。そのため第1水平方向設定線RL1と第2水平方向設定線RL2とは一方が他方を反転した信号となる。またHCLKは水平クロック信号線であり、HCLK1は第1水平クロック信号線、HCLK2は第2水平クロック信号線である。   In FIG. 2, RL is a horizontal scanning direction setting signal line, RL1 is a first horizontal direction setting line, RL2 is a second horizontal direction setting line, and is a signal that defines the scanning direction of the bidirectional shift register. The first horizontal direction setting line RL1 takes out the signal inverted twice by the inverter from the horizontal scanning direction setting signal line RL, and the second horizontal direction setting line RL2 is inverted once by the inverter from the horizontal scanning direction setting signal line RL. Taking out the signal. Therefore, one of the first horizontal direction setting line RL1 and the second horizontal direction setting line RL2 is a signal obtained by inverting the other. HCLK is a horizontal clock signal line, HCLK1 is a first horizontal clock signal line, and HCLK2 is a second horizontal clock signal line.

図3に垂直シフトレジスタ部30の回路構成を示す。垂直シフトレジスタ部30も水平シフトレジスタ部20と同じように双方向に信号をシフトすることが可能であり、上下逆転した画像を表示する場合には、下側から上方向に走査信号が出力する。VSRは双方向シフトレジスタで、32は垂直出力回路で、33は垂直走査制御回路である。垂直走査制御回路33は制御信号入力端子CNT1、CNT2からの制御信号により垂直走査を制御する。36は垂直走査リセット端子、37は垂直走査スタート信号入力端子、38は垂直走査終了信号出力端子である。双方向シフトレジスタVSRはクロックドインバータ63、64、65、66で構成されている。   FIG. 3 shows a circuit configuration of the vertical shift register unit 30. Similarly to the horizontal shift register unit 20, the vertical shift register unit 30 can also shift signals in both directions, and when displaying an upside down image, a scanning signal is output upward from the lower side. . VSR is a bidirectional shift register, 32 is a vertical output circuit, and 33 is a vertical scanning control circuit. The vertical scanning control circuit 33 controls vertical scanning by control signals from the control signal input terminals CNT1 and CNT2. Reference numeral 36 denotes a vertical scanning reset terminal, 37 denotes a vertical scanning start signal input terminal, and 38 denotes a vertical scanning end signal output terminal. The bidirectional shift register VSR includes clocked inverters 63, 64, 65, and 66.

UDは垂直走査方向設定線で、UD1は第1垂直方向設定線で、UD2は第2垂直方向設定線である。図3では、第1垂直方向設定線UD1は垂直走査方向設定線UDからインバータで2回反転した信号を取り出しており、第2垂直方向設定線UD2は垂直走査方向設定線UDからインバータで1回反転した信号を取り出している。このため第1垂直方向設定線UD1と第2垂直方向設定線UD2とは一方が他方を反転した信号となる。またVCLKは垂直クロック信号線であり、VCLK1は第1垂直クロック信号線、VCLK2は第2垂直クロック信号線である。   UD is a vertical scanning direction setting line, UD1 is a first vertical direction setting line, and UD2 is a second vertical direction setting line. In FIG. 3, the first vertical direction setting line UD1 takes out a signal inverted twice by the inverter from the vertical scanning direction setting line UD, and the second vertical direction setting line UD2 takes one time from the vertical scanning direction setting line UD by the inverter. The inverted signal is taken out. Therefore, one of the first vertical direction setting line UD1 and the second vertical direction setting line UD2 is a signal obtained by inverting the other. VCLK is a vertical clock signal line, VCLK1 is a first vertical clock signal line, and VCLK2 is a second vertical clock signal line.

図4に水平シフトレジスタ部20及び、垂直シフトレジスタ部30を構成する双方向シフトレジスタHSR及びVSRを説明する回路構成図を示す。また図5は水平シフトレジスタ部20及び、垂直シフトレジスタ部30に用いられるクロックドインバータ61、62、63、64、65、66を説明する回路図である。   FIG. 4 is a circuit configuration diagram illustrating the bidirectional shift registers HSR and VSR constituting the horizontal shift register unit 20 and the vertical shift register unit 30. FIG. 5 is a circuit diagram illustrating the clocked inverters 61, 62, 63, 64, 65, 66 used in the horizontal shift register unit 20 and the vertical shift register unit 30.

まず図5(a)(b)を用いて、図4(a)に示す双方向シフトレジスタHSRに用いられるクロックドインバータ61、62を説明する。   First, the clocked inverters 61 and 62 used in the bidirectional shift register HSR shown in FIG. 4A will be described with reference to FIGS.

第1水平方向設定線RL1は、図2では左から右に走査する場合Hレベルで、第2水平方向設定線RL2は、図2では右から左に走査する場合Hレベルである。図1、図2では図を見やすくするために結線を省略してあるが、第1水平方向設定線RL1、第2水平方向設定線RL2は共に双方向シフトレジスタHSRを構成するクロックドインバータ61、62に接続されている。   The first horizontal direction setting line RL1 is at the H level when scanning from left to right in FIG. 2, and the second horizontal direction setting line RL2 is at the H level when scanning from right to left in FIG. In FIG. 1 and FIG. 2, the connection is omitted for the sake of clarity, but the first horizontal direction setting line RL1 and the second horizontal direction setting line RL2 are both clocked inverters 61 that constitute the bidirectional shift register HSR, 62.

クロックドインバータ61は図5(a)に示すように、P型トランジスタ71、72とN型トランジスタ73、74からなる。P型トランジスタ71は第2水平方向設定線RL2に接続されており、N型トランジスタ74は第1水平方向設定線RL1に接続されている。そのため第1水平方向設定線RL1がHレベルで第2水平方向設定線RL2がLレベルの場合、クロックドインバータ61はインバータとして働き、第2水平方向設定線RL2がHレベルで第1水平方向設定線RL1がLレベルの場合ハイインピーダンスとなる。   The clocked inverter 61 includes P-type transistors 71 and 72 and N-type transistors 73 and 74 as shown in FIG. The P-type transistor 71 is connected to the second horizontal direction setting line RL2, and the N-type transistor 74 is connected to the first horizontal direction setting line RL1. Therefore, when the first horizontal direction setting line RL1 is H level and the second horizontal direction setting line RL2 is L level, the clocked inverter 61 functions as an inverter, and the second horizontal direction setting line RL2 is H level and the first horizontal direction setting is performed. When the line RL1 is at the L level, the impedance is high.

逆にクロックドインバータ62は図5(b)に示すように、P型トランジスタ71が第1水平方向設定線RL1に接続されており、N型トランジスタ74は第2水平方向設定線RL2に接続されている。そのため第2水平方向設定線RL2がHレベルの場合インバータとして働き、第1水平方向設定線RL1がHレベルの場合ハイインピーダンスとなる。なお双方向シフトレジスタHSRの動作については、次に双方向シフトレジスタVSRの動作について説明することで省略する。   Conversely, in the clocked inverter 62, as shown in FIG. 5B, the P-type transistor 71 is connected to the first horizontal direction setting line RL1, and the N-type transistor 74 is connected to the second horizontal direction setting line RL2. ing. Therefore, when the second horizontal direction setting line RL2 is at H level, it functions as an inverter, and when the first horizontal direction setting line RL1 is at H level, it becomes high impedance. The operation of the bidirectional shift register HSR will be omitted by describing the operation of the bidirectional shift register VSR.

次に、図5(c)(d)を用いて図4(b)(c)(d)に示す双方向シフトレジスタVSRに用いられているクロックドインバータ63、64を説明し、さらに走査方向を定める垂直走査方向設定線UDの値により、走査方向が切り替わる双方向シフトレジスタVSRの動作について説明する。   Next, the clocked inverters 63 and 64 used in the bidirectional shift register VSR shown in FIGS. 4B, 4C and 4D will be described with reference to FIGS. The operation of the bidirectional shift register VSR in which the scanning direction is switched according to the value of the vertical scanning direction setting line UD that defines the above will be described.

第1垂直方向設定線UD1は図3では上から下に走査する場合にHレベルで、第2垂直方向設定線UD2は下から上に走査する場合にHレベルである。図1、図3では図を見やすくするために結線を省略してあるが、第1垂直方向設定線UD1、第2垂直方向設定線UD2は共に双方向シフトレジスタVSRを構成するクロックドインバータ63、64に接続されている。   In FIG. 3, the first vertical direction setting line UD1 is at H level when scanning from top to bottom, and the second vertical direction setting line UD2 is at H level when scanning from bottom to top. In FIG. 1 and FIG. 3, the connection is omitted for the sake of clarity, but the first vertical direction setting line UD1 and the second vertical direction setting line UD2 are both clocked inverters 63 constituting the bidirectional shift register VSR, 64.

クロックドインバータ63は図5(c)に示すようにP型トランジスタ71、72、N型トランジスタ73、74からなる。   The clocked inverter 63 includes P-type transistors 71 and 72 and N-type transistors 73 and 74 as shown in FIG.

N型トランジスタ74の入力に第1垂直方向設定線UD1が接続され、P型トランジスタ71の入力に第2垂直方向設定線UD2が接続される。また図5(d)に示すように、クロックドインバータ64のN型トランジスタ74の入力に第2垂直方向設定線UD2が接続され、P型トランジスタ71の入力に第1垂直方向設定線UD1が接続されている。そのため、クロックドインバータ63は、第1垂直方向設定線UD1がHレベルで第2垂直方向設定線UD2がLレベルの場合インバータとして働き、第2垂直方向設定線UD2がHレベルで第1垂直方向設定線UD1がLレベルの場合はハイインピーダンスとなる。クロックドインバータ64は第1および第2垂直方向設定線UD1、UD2のレベルに対して、クロックドインバータ63と逆の動作をする。   The first vertical direction setting line UD 1 is connected to the input of the N-type transistor 74, and the second vertical direction setting line UD 2 is connected to the input of the P-type transistor 71. 5D, the second vertical direction setting line UD2 is connected to the input of the N-type transistor 74 of the clocked inverter 64, and the first vertical direction setting line UD1 is connected to the input of the P-type transistor 71. Has been. Therefore, the clocked inverter 63 functions as an inverter when the first vertical direction setting line UD1 is H level and the second vertical direction setting line UD2 is L level, and the second vertical direction setting line UD2 is H level and the first vertical direction. When the setting line UD1 is at L level, the impedance becomes high impedance. The clocked inverter 64 operates opposite to the clocked inverter 63 with respect to the levels of the first and second vertical direction setting lines UD1, UD2.

図4(b)に示す、双方向シフトレジスタVSRでは第1垂直方向設定線UD1がHレベルで、クロックドインバータ63がインバータ63aとして働き、クロックドインバータ64がハイインピーダンスとなるために図4(c)のような等価回路となり、第2垂直方向設定UD2がHレベルの場合、クロックドインバータ64がインバータ64aとして働き、クロックドインバータ63がハイインピーダンスとなるため、図4(d)に示す等価回路となる。このように、双方向シフトレジスタVSRでは第1垂直方向設定線UD1と第2垂直方向設定UD2の値によりシフトレジスタの走査方向を定めることができる。
また同じように双方向シフトレジスタHSRでも、第1水平方向設定線RL1と第2水平方向設定RL2の値によりシフトレジスタの走査方向を定めることができる。
In the bidirectional shift register VSR shown in FIG. 4B, the first vertical direction setting line UD1 is at the H level, the clocked inverter 63 functions as the inverter 63a, and the clocked inverter 64 becomes high impedance. c), and when the second vertical direction setting UD2 is at the H level, the clocked inverter 64 functions as the inverter 64a and the clocked inverter 63 has a high impedance. Therefore, the equivalent circuit shown in FIG. It becomes a circuit. As described above, in the bidirectional shift register VSR, the scan direction of the shift register can be determined by the values of the first vertical direction setting line UD1 and the second vertical direction setting line UD2.
Similarly, in the bidirectional shift register HSR, the scanning direction of the shift register can be determined by the values of the first horizontal direction setting line RL1 and the second horizontal direction setting RL2.

次に図4(c)を用いて、シフトレジスタの動作を説明する。クロックドインバータ65は図5(e)に示す回路構成であり、表1に示すように、クロックΦがHレベルで、クロックΦバーがLレベルの場合に、入力を反転出力し、クロックΦがLレベルで、クロックΦバーがHレベルの場合に、ハイインピーダンスとなる。
また、クロックドインバータ66は、図5(f)に示す回路構成であり、クロックΦバーがHレベルで、クロックΦがLレベルの場合に、入力を反転出力し、クロックΦバーがLレベルで、クロックΦがHレベルの場合に、ハイインピーダンスとなる。
Next, the operation of the shift register will be described with reference to FIG. The clocked inverter 65 has the circuit configuration shown in FIG. 5E. As shown in Table 1, when the clock Φ is H level and the clock Φ bar is L level, the input is inverted and the clock Φ is When the clock Φ bar is at the H level at the L level, the impedance becomes high.
The clocked inverter 66 has the circuit configuration shown in FIG. 5 (f). When the clock Φ bar is at the H level and the clock Φ is at the L level, the input is inverted and the clock Φ bar is at the L level. When the clock Φ is at the H level, the impedance becomes high impedance.

Figure 0003878195
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図2、図3共にクロック信号線の結線を省略してあるが図2のクロックドインバータ65、66にはクロック信号線HCLK1、HCLK2が、図3のクロックドインバータ65、66には、クロック信号線VCLK1、VCLK2が接続されている。以下の説明では、任意のクロックΦ、Φバーを用いて説明する。   2 and 3, the clock signal lines are omitted, but the clocked inverters 65 and 66 in FIG. 2 have clock signal lines HCLK1 and HCLK2, and the clocked inverters 65 and 66 in FIG. Lines VCLK1 and VCLK2 are connected. In the following description, description will be made using arbitrary clocks Φ and Φ bars.

図4(c)に示すラッチ回路67は、クロックドインバータ65の出力をインバータ63aの入力に接続し、このインバータ63aの出力をクロックドインバータ66の入力に接続している。このためクロック信号ΦのHレベル立ち上がり時にクロックドインバータ65に入力された信号が反転しインバータ63aに入力される。次にクロック信号ΦバーがHレベルとなると、クロックドインバータ65はハイインピーダンスとなるがクロックドインバータ66がインバータとして働き、クロックドインバータ65の出力は、インバータ63aとクロックドインバータ66でラッチされ、インバータ63aから反転信号が出力する。   In the latch circuit 67 shown in FIG. 4C, the output of the clocked inverter 65 is connected to the input of the inverter 63a, and the output of the inverter 63a is connected to the input of the clocked inverter 66. For this reason, when the clock signal Φ rises to the H level, the signal input to the clocked inverter 65 is inverted and input to the inverter 63a. Next, when the clock signal Φ bar becomes H level, the clocked inverter 65 becomes high impedance, but the clocked inverter 66 functions as an inverter, and the output of the clocked inverter 65 is latched by the inverter 63a and the clocked inverter 66, An inverted signal is output from the inverter 63a.

またラッチ回路68は、クロックドインバータ66の出力がインバータ63aの入力に接続され、このインバータ63aの出力はクロックドインバータ65の入力に接続されている。このためクロック信号ΦバーのHレベルの立ち上がり時(すなわちクロック信号Φの立ち下がり時)にクロックドインバータ66に入力された信号が反転しインバータ63aに入力される。次にクロック信号ΦがHレベルとなると、クロックドインバータ66はハイインピーダンスとなるがクロックドインバータ65がインバータとして働き、クロックドインバータ66の出力は、インバータ63aとクロックドインバータ65でラッチされ、インバータ63aから反転信号が出力する。   In the latch circuit 68, the output of the clocked inverter 66 is connected to the input of the inverter 63a, and the output of the inverter 63a is connected to the input of the clocked inverter 65. Therefore, the signal input to the clocked inverter 66 is inverted and input to the inverter 63a when the clock signal Φbar rises to the H level (that is, when the clock signal Φ falls). Next, when the clock signal Φ becomes H level, the clocked inverter 66 becomes high impedance, but the clocked inverter 65 functions as an inverter, and the output of the clocked inverter 66 is latched by the inverter 63a and the clocked inverter 65. An inverted signal is output from 63a.

図6に図4(c)に示すラッチ回路67、68のタイミングチャートの1例を示す。図6では、クロック信号Φの立ち上がり(イ)に対して、入力信号DIの同期がとれてなく、クロック信号Φの立ち上がり(イ)に遅れて入力信号DIはHレベルとなっている。また入力信号DIはクロック信号Φの立ち上がり(ハ)に遅れてLレベルとなっている。   FIG. 6 shows an example of a timing chart of the latch circuits 67 and 68 shown in FIG. In FIG. 6, the input signal DI is not synchronized with the rising edge (A) of the clock signal Φ, and the input signal DI is at the H level after the rising edge (A) of the clock signal Φ. The input signal DI is at the L level after the rising edge (c) of the clock signal Φ.

このためラッチ回路67はクロック信号ΦがHレベルの場合、入力をそのまま出力し、クロック信号ΦがLレベルとなった時、直前の状態を保持するので、出力OUT1は入力信号DIと同じタイミングで状態が変化する。対して2段目のラッチ回路66では、クロック信号Φの立ち下がり(ロ)で出力OUT1のHレベルを出力し、クロック信号Φの立ち上り(ハ)で、その出力をラッチしそれをクロック信号Φの立ち下り(ニ)まで保持し、クロック信号Φの立ち下がり(ニ)で出力OUT1のLレベルを出力するため、出力OUT2から以降は、クロック信号Φと同期がとれた出力となっている。   Therefore, when the clock signal Φ is at the H level, the latch circuit 67 outputs the input as it is, and when the clock signal Φ is at the L level, the latch circuit 67 maintains the previous state, so that the output OUT1 has the same timing as the input signal DI. The state changes. On the other hand, the latch circuit 66 in the second stage outputs the H level of the output OUT1 at the falling edge (b) of the clock signal Φ, latches the output at the rising edge (c) of the clock signal Φ, and outputs it as the clock signal Φ. Is held until the falling edge of the clock signal Φ, and the L level of the output OUT1 is output at the falling edge (d) of the clock signal Φ, so that the output from the output OUT2 is synchronized with the clock signal Φ.

このように、双方向シフトレジスタHSR、VSRの1段目の出力は2段目以降の出力とは異なり、クロック信号と同期がとれないために、双方向シフトレジスタHSR1、HSR513、VSR1、VSR386の初段部分はダミーのラッチ回路としており、その出力が映像信号供給回路21および、垂直出力回路32に接続されていない。
図2、図3に示すように、双方向シフトレジスタHSR、VSRは複数連続して設けられている。図4(c)、図4(d)では、前段のラッチ回路67の出力をOUT1で示し、後段のラッチ回路68の出力をOUT2で示したが、双方向シフトレジスタHSR、VSRは複数連続して設けられるので、ラッチ回路68の次段には、ラッチ回路67が接続される。図6に示すOUT3は、次段のラッチ回路67の出力を示している。
In this way, the output of the first stage of the bidirectional shift registers HSR and VSR is different from the output of the second and subsequent stages, and is not synchronized with the clock signal. Therefore, the bidirectional shift registers HSR1, HSR513, VSR1, and VSR386 The first stage portion is a dummy latch circuit, and its output is not connected to the video signal supply circuit 21 and the vertical output circuit 32.
As shown in FIGS. 2 and 3, a plurality of bidirectional shift registers HSR and VSR are provided in succession. 4C and 4D, the output of the latch circuit 67 in the previous stage is indicated by OUT1, and the output of the latch circuit 68 in the subsequent stage is indicated by OUT2. However, a plurality of bidirectional shift registers HSR and VSR are consecutive. Therefore, the latch circuit 67 is connected to the next stage of the latch circuit 68. OUT3 shown in FIG. 6 indicates the output of the latch circuit 67 at the next stage.

出力OUT2、OUT3と映像信号との関係を図6を用いて説明する。OUT2、OUT3は前述したように、図4(c)に示すようなラッチ回路67、68の出力である。図6に示すように、ラッチ回路68がクロック信号Φの立ち下がり(ロ)で前段の出力をOUT2に出力し、クロック信号Φの立ち上り(ハ)でその出力をラッチし、クロック信号Φの立ち下がり(ニ)まで値を保持し、次に図4では図示されない次段のラッチ回路67がクロック信号Φの立ち上がり(ハ)で前段の出力をOUT3に出力する。そのために、クロック信号Φの立ち上がり(ハ)では、OUT2、OUT3共に出力オン状態となる。このときに映像信号線が単数の場合では、双方向シフトレジスタHSRの出力OUT2、OUT3に対応する画素に同じ映像信号が書き込まれるという問題点がある。すなわち,OUT2からの出力で操作される映像信号供給回路と、OUT3からの出力で操作される映像信号供給回路とが、同時に同じ映像信号線に接続されると、2つの画素に同じ映像信号が入力されることになる。ラッチ回路67とラッチ回路68の出力のどちらか一方のみを映像信号供給回路21を操作する信号として用いれば、前述のような問題は生じないが、シフトレジスタを構成するラッチ回路の数は2倍になる。このため、本実施の形態では図2に示すように、映像信号22もVID1〜VID4のように複数に分割されて供給されており前記問題点も解決される。   The relationship between the outputs OUT2 and OUT3 and the video signal will be described with reference to FIG. OUT2 and OUT3 are the outputs of the latch circuits 67 and 68 as shown in FIG. As shown in FIG. 6, the latch circuit 68 outputs the output of the previous stage to OUT2 at the fall (b) of the clock signal Φ, latches the output at the rise (c) of the clock signal Φ, and rises the clock signal Φ. The value is held until the fall (d), and the next-stage latch circuit 67 (not shown in FIG. 4) outputs the output of the previous stage to OUT3 at the rise (c) of the clock signal Φ. Therefore, at the rising edge (c) of the clock signal Φ, both OUT2 and OUT3 are turned on. At this time, when there is a single video signal line, there is a problem that the same video signal is written to the pixels corresponding to the outputs OUT2 and OUT3 of the bidirectional shift register HSR. That is, when the video signal supply circuit operated by the output from OUT2 and the video signal supply circuit operated by the output from OUT3 are simultaneously connected to the same video signal line, the same video signal is supplied to the two pixels. Will be entered. If only one of the outputs of the latch circuit 67 and the latch circuit 68 is used as a signal for operating the video signal supply circuit 21, the above problem does not occur, but the number of latch circuits constituting the shift register is doubled. become. For this reason, in this embodiment, as shown in FIG. 2, the video signal 22 is also divided and supplied as VID1 to VID4, and the above problem is solved.

また、本実施の形態では水平方向の画素数は1025画素で、垂直方向の画素数は769画素で奇数である。しかしながら、双方向シフトレジスタHSR、VSRは、ラッチ回路67とラッチ回路68とを一組とするように設けられており、ラッチ回路67とラッチ回路68の合計が偶数となるように構成されている。   In this embodiment, the number of pixels in the horizontal direction is 1025 pixels, and the number of pixels in the vertical direction is 769 pixels, which is an odd number. However, the bidirectional shift registers HSR and VSR are provided so that the latch circuit 67 and the latch circuit 68 are combined, and the sum of the latch circuit 67 and the latch circuit 68 is an even number. .

このことは、走査方向が反転した場合もクロック信号Φの同じエッジ(立ち上がり又は、立ち下がり)で入力信号DIを取り込むためである。すなわち、図4(c)に示すラッチ回路67と68の場合、走査方向が反転するとラッチ回路67と68の順番も逆転し、図4(d)に示すように、右からラッチ回路68、67の順番になる。しかしながら、このラッチ回路の順番を、信号の入力側を基準としてみると走査方向を反転してもラッチ回路67と68の順番は変化しない。ラッチ回路67はクロック信号Φの立ち上がりで入力を出力しクロック信号Φの立ち上りでその出力を保持し、ラッチ回路68はクロック信号Φの立ち下がりで入力を出力し、クロック信号Φの立ち上りでその出力を保持する。このためラッチ回路67、68の合計を奇数とすると、走査方向を切り換えたときの入力信号DIを取り込むときのクロックΦのエッジが異なってしまう。   This is because the input signal DI is captured at the same edge (rising or falling) of the clock signal Φ even when the scanning direction is reversed. That is, in the case of the latch circuits 67 and 68 shown in FIG. 4C, when the scanning direction is reversed, the order of the latch circuits 67 and 68 is also reversed. As shown in FIG. It becomes the order. However, when the order of the latch circuits is based on the signal input side, the order of the latch circuits 67 and 68 does not change even if the scanning direction is reversed. The latch circuit 67 outputs an input at the rising edge of the clock signal Φ and holds the output at the rising edge of the clock signal Φ. The latch circuit 68 outputs an input at the falling edge of the clock signal Φ, and outputs the input at the rising edge of the clock signal Φ. Hold. Therefore, if the sum of the latch circuits 67 and 68 is an odd number, the edge of the clock Φ when the input signal DI when the scanning direction is switched is different.

さらに、ラッチ回路67、68の合計が奇数の場合の問題点について、図3を例に示すと、図3の走査方向が上から下の場合では、初段はラッチ回路67となり、クロックΦの立ち上がりで走査が開始される。対して走査方向が下から上の場合では、ラッチ回路68が初段となり、クロックΦの立ち下がりで走査か開始される。このため3板方式の液晶プロジェクタ等、同時に逆方向に走査する液晶パネルを表示する場合など、クロックΦと映像信号のタイミングを調整する必要等の問題が生じる。   Further, regarding the problem when the sum of the latch circuits 67 and 68 is an odd number, FIG. 3 shows an example. When the scanning direction in FIG. 3 is from the top to the bottom, the first stage becomes the latch circuit 67 and the rising edge of the clock Φ. Scanning is started. On the other hand, when the scanning direction is from the bottom to the top, the latch circuit 68 is the first stage, and scanning is started at the falling edge of the clock Φ. For this reason, when displaying a liquid crystal panel that simultaneously scans in the opposite direction, such as a three-plate type liquid crystal projector, there arises a problem that the timing of the clock Φ and the video signal needs to be adjusted.

上述したような問題点をも解決するため、図2、図3の水平シフトレジスタ部20、垂直シフトレジスタ部30では、双方向シフトレジスタHSR1、HSR513、VSR1、VSR385の1段目をダミーのラッチ回路として、ラッチ回路67、68の合計を偶数としている。   In order to solve the above-described problems, in the horizontal shift register unit 20 and the vertical shift register unit 30 in FIGS. 2 and 3, the first stage of the bidirectional shift registers HSR1, HSR513, VSR1, and VSR385 is a dummy latch. As a circuit, the sum of the latch circuits 67 and 68 is an even number.

なお、双方向シフトレジスタの説明を、入力側からラッチ回路67、68の順番に並ぶ場合を用いて説明したが、図4(a)のような、ラッチ回路の並ぶ順番がラッチ回路68、67となる場合でも同等の動作となる。またクロック信号Φは任意の信号として説明したが、水平方向走査に用いる双方向シフトレジスタHSRに用いられるクロック信号と、垂直方向走査に用いる双方向シフトレジスタVSRに用いられるクロック信号とでは、その周期、デューティ比等が異なってもかまわず、液晶パネルの画素数等に従ったクロック信号が用いられる。   The bidirectional shift register has been described using the case where the latch circuits 67 and 68 are arranged in the order from the input side. However, the order in which the latch circuits are arranged as shown in FIG. Even in this case, the same operation is performed. Although the clock signal Φ has been described as an arbitrary signal, the clock signal Φ has a period between the clock signal used for the bidirectional shift register HSR used for horizontal scanning and the clock signal used for the bidirectional shift register VSR used for vertical scanning. However, the duty ratio may be different, and a clock signal according to the number of pixels of the liquid crystal panel is used.

次に双方向シフトレジスタのリセット回路について説明する。図2の水平シフトレジスタ部20では、リセット用トランジスタ28が設けられており、インバータ61、62の入力をHレベルにすることで、クロック信号の状態にかかわらず、各双方向シフトレジスタHSRの出力をLレベルにでき、映像信号供給回路21の出力を強制的に停止できるようになっている。このため電源投入時の双方向シフトレジスタHSRの状態を一定に保つことができるので、双方向シフトレジスタHSRの電源電流を過渡的にも小さくすることができる。このためシフトレジスタの電源ラインの線幅を狭くすることができる。また垂直シフトレジスタ部30にも同じくリセット回路を設けてあり、各シフトレジスタの出力をLレベルとすることができ、映像信号供給回路21、出力回路32及び画素領域のスイッチング素子をオフ状態にできるので、液晶に直流電圧が印加されることを防ぐことができる。   Next, a bidirectional shift register reset circuit will be described. In the horizontal shift register unit 20 of FIG. 2, a reset transistor 28 is provided. By setting the inputs of the inverters 61 and 62 to the H level, the output of each bidirectional shift register HSR regardless of the state of the clock signal. Can be set to L level, and the output of the video signal supply circuit 21 can be forcibly stopped. For this reason, since the state of the bidirectional shift register HSR when the power is turned on can be kept constant, the power supply current of the bidirectional shift register HSR can be reduced transiently. For this reason, the line width of the power line of the shift register can be reduced. Similarly, the vertical shift register unit 30 is provided with a reset circuit, and the output of each shift register can be set to L level, and the video signal supply circuit 21, the output circuit 32, and the switching element in the pixel region can be turned off. Therefore, it is possible to prevent a DC voltage from being applied to the liquid crystal.

また液晶パネルの画素数よりも少ない画素数の規格の画像を出力する場合、例えば、XGAパネルにVGAの映像を表示する場合、VGAの水平走査が終了した時点で水平シフトレジスタ部20を、また垂直走査が終了した時点で垂直シフトレジスタ部30をリセットすることで、残りの画素領域に2重に表示されることが防止できる。
なお、双方向シフトレジスタHSR、VSRの出力をLレベルとするようにリセット用トランジスタ28はP型トランジスタを用いたが、映像信号供給回路21、32をオフ状態とするために、リセット用トランジスタ28にN型トランジスタを用いることも可能である。
Also, when outputting an image with a standard number of pixels smaller than the number of pixels of the liquid crystal panel, for example, when displaying a VGA image on an XGA panel, the horizontal shift register unit 20 is set when the horizontal scanning of the VGA ends. By resetting the vertical shift register unit 30 when the vertical scanning is completed, it is possible to prevent double display in the remaining pixel areas.
Note that the reset transistor 28 is a P-type transistor so that the outputs of the bidirectional shift registers HSR and VSR are at the L level, but the reset transistor 28 is used to turn off the video signal supply circuits 21 and 32. It is also possible to use an N-type transistor.

次に、図7から図13を用いて本実施の形態の水平シフトレジスタ部20による水平信号供給回路21の駆動方法を示す。まず図7から図9を用いて映像信号をあらかじめ外部でサンプリングして複数の系列に分割した場合の駆動方法について説明する。図1、図2に示すように映像信号は4本の映像信号入力線22(VID1〜VID4)で供給されているが、これにより画素に映像信号を書き込む時間を長くすることが可能である。すなわち外部回路において映像信号をクロック信号Φの周期に合わせてサンプリングし、図7に示す映像信号V1乃至V4のように、映像信号に対応した電圧を一定期間、映像信号入力線に供給する。その際サンプリングする順番に従って、映像信号入力線VID1には映像信号V1が供給され、映像信号入力線VID2には映像信号V2が、以下、映像信号V3、映像信号V4とサンプリングした一定電圧の信号が供給される。このように映像信号入力線22を複数設けることで映像信号の出力期間を重複させ、映像信号が供給されている期間を延ばすことが可能である。
上述したように、サンプリングした映像信号を複数の系列に分割し、映像信号の周波数を低減した場合、シフトレジスタは映像信号の出力期間に合わせて、オン状態の期間を長くするよう駆動される。
Next, a driving method of the horizontal signal supply circuit 21 by the horizontal shift register unit 20 of the present embodiment will be described with reference to FIGS. First, a driving method when a video signal is sampled externally in advance and divided into a plurality of sequences will be described with reference to FIGS. As shown in FIGS. 1 and 2, the video signal is supplied through four video signal input lines 22 (VID1 to VID4). This makes it possible to lengthen the time for writing the video signal to the pixel. That is, the video signal is sampled in the external circuit in accordance with the cycle of the clock signal Φ, and the voltage corresponding to the video signal is supplied to the video signal input line for a certain period, as in the video signals V1 to V4 shown in FIG. At this time, the video signal V1 is supplied to the video signal input line VID1 in accordance with the sampling order, the video signal V2 is supplied to the video signal input line VID2, and the video signal V3 and the video signal V4 are sampled at a constant voltage. Supplied. By providing a plurality of video signal input lines 22 in this way, it is possible to overlap the video signal output periods and extend the period in which the video signals are supplied.
As described above, when the sampled video signal is divided into a plurality of series and the frequency of the video signal is reduced, the shift register is driven so as to extend the on-state period in accordance with the output period of the video signal.

図7では図4(a)の双方向シフトレジスタHSRの駆動方法を、映像信号がクロック信号Φの2周期分にあたる期間あたえられる場合の例を示しており、入力信号DIがクロック信号Φの立ち上がりa−1からa−4までHレベルとなるように入力されている、そのため出力OUT1がクロック信号Φの立ち上がりa−1からa−4までHレベルであることから、出力OUT1の状態をクロック信号Φの立ち上がりで出力し保持する出力OUT2は、クロック信号Φの2周期分にあたる立ち上がりa−1からa−5までHレベルとなる。同じく出力OUT3以降もクロック信号Φの2周期分の間Hレベルを出力する。   FIG. 7 shows an example in which the video signal is given a period corresponding to two cycles of the clock signal Φ, as an example of the driving method of the bidirectional shift register HSR in FIG. A-1 to a-4 are input so as to be at H level. Therefore, since the output OUT1 is at H level from the rising edge a-1 to a-4 of the clock signal Φ, the state of the output OUT1 is changed to the clock signal. The output OUT2 output and held at the rising edge of Φ is at the H level from the rising edges a-1 to a-5 corresponding to two cycles of the clock signal Φ. Similarly, after the output OUT3, the H level is output for two cycles of the clock signal Φ.

上記駆動方法とすることで、映像信号がクロック信号Φの複数周期分にあたる期間あたえられる場合でも、映像信号の期間に合わせてシフトレジスタの出力期間を長くすることが可能である。   With the above driving method, the output period of the shift register can be lengthened in accordance with the period of the video signal even when the video signal is given for a plurality of periods of the clock signal Φ.

図7では図が複雑となることを避けるために、映像信号V1と映像信号V2に対応する出力OUT2、出力OUT3についてのみ記載しているが、同様に映像信号を画素に書き込むために、双方向シフトレジスタHSRから画素数に応じて駆動信号が出力される。また、画素数が増加する等により画素毎の書き込み時間が短くなった場合には、映像信号入力線の本数をさらに増加してもよい。   In FIG. 7, only the output OUT2 and the output OUT3 corresponding to the video signal V1 and the video signal V2 are shown in order to avoid the complexity of the diagram, but in order to write the video signal to the pixels in the same way, A drive signal is output from the shift register HSR according to the number of pixels. Further, when the writing time for each pixel becomes short due to an increase in the number of pixels, the number of video signal input lines may be further increased.

次に映像信号を分割した場合について、映像信号の位相が揃っている場合(図8)と、揃っていない場合(図9)について説明する。なお図8から図10では、説明をわかりやすくするために、1行13列の画素p1〜p13にスイッチs1乃至s13を用いて、映像信号V1乃至V4を書き込む場合について記載してある。映像信号はサンプリングされ、4本の映像信号線にV1、V2、V3、V4の順番で分割されている。図中、映像信号V1乃至V4の信号波形に付された符号は書き込まれる画素との対応を示している。   Next, with respect to the case where the video signal is divided, the case where the phases of the video signal are aligned (FIG. 8) and the case where the phases are not aligned (FIG. 9) will be described. 8 to 10, in order to make the explanation easy to understand, the case where the video signals V1 to V4 are written to the pixels p1 to p13 in the first row and the 13th column using the switches s1 to s13 is described. The video signal is sampled and divided into four video signal lines in the order of V1, V2, V3, and V4. In the figure, the reference numerals attached to the signal waveforms of the video signals V1 to V4 indicate the correspondence with the pixels to be written.

図8では画素の書き込み時間はクロック信号4周期分まで延ばされており、さらに映像信号V1乃至V4の位相が揃うように再度サンプリングしている。この場合、スイッチs1乃至s4を同時にオンとして画素p1〜p4に書き込んでも、映像信号V1乃至V4の位相が揃っているので、正常に書き込みが行われる。よって、スイッチs1からs4までを駆動する信号を出力するシフトレジスタは共通とすることができ、シフトレジスタの段数を少なくすることができる。またスイッチs5からs8を駆動する信号はスイッチs1からs4までを駆動する信号の立ち下がるのを受けて、立ち上ればよくクロック信号の1周期を映像信号の立ち上りから立ち下がりまでの間に合わせてシフトレジスタを駆動すればよく、図7を用いて前述したように、クロック信号の複数の周期分出力が可能なシフトレジスタを用いる必要はない。   In FIG. 8, the pixel writing time is extended to 4 cycles of the clock signal, and sampling is performed again so that the phases of the video signals V1 to V4 are aligned. In this case, even if the switches s1 to s4 are simultaneously turned on and written to the pixels p1 to p4, the video signals V1 to V4 are in phase, so that the writing is performed normally. Therefore, the shift registers that output signals for driving the switches s1 to s4 can be shared, and the number of stages of the shift registers can be reduced. In addition, the signals for driving the switches s5 to s8 need only rise in response to the fall of the signals for driving the switches s1 to s4, so that one cycle of the clock signal is matched between the rise and fall of the video signal. The shift register may be driven, and it is not necessary to use a shift register that can output a plurality of cycles of the clock signal as described above with reference to FIG.

次に図9に、映像信号V1乃至V4の位相が揃っていない場合を示す。この場合サンプリングが1度ですみ外部の回路は簡単で済むが、映像信号V1乃至V4の位相が揃っていないので、映像信号を画素に書き込むスイッチs1乃至s13を駆動する信号も画素数分必要である。このためシフトレジスタも画素数分段数が必要であり図8の場合に比べてシフトレジスタの段数が増加する。さらに、映像信号の出力期間に合わせて駆動するためには、図7に示すようにシフトレジスタの出力期間を延ばすことが必要である。   Next, FIG. 9 shows a case where the phases of the video signals V1 to V4 are not aligned. In this case, only one sampling is required and the external circuit is simple. However, since the phases of the video signals V1 to V4 are not aligned, signals for driving the switches s1 to s13 for writing the video signals to the pixels are also required for the number of pixels. is there. For this reason, the shift register also requires the number of stages corresponding to the number of pixels, and the number of stages of the shift register increases as compared with the case of FIG. Further, in order to drive in accordance with the output period of the video signal, it is necessary to extend the output period of the shift register as shown in FIG.

次に、走査方向を反転した場合の映像信号の並び替えについて説明する。図10は図9の映像信号線の並びで、スイッチs13から順にs1までをオン状態にして、画素p13からp1に映像信号を書き込んだ場合を示す。まず映像信号V1に1番目の映像信号が供給され、スイッチs13がオンとなり図中左端の画素に1番目の映像信号が書き込まれる。次に、映像信号V2に2番目の映像信号が供給され、スイッチs12がオン状態となるが、スイッチs12は映像信号V4とつながっているため、映像信号は画素に書き込まれず、スイッチs12がオン状態のままで、映像信号V4に4番目の映像信号が供給されて、左から2番目の画素p12には4番目の映像信号が書き込まれる。さらにp11には3番目の映像信号が書き込まれ、p10には2番目と6番目の映像信号が書き込まれる。このように反転走査に対応して映像信号を並べ換えないと、映像信号の並びが元の画像の並びと異なってしまうといった問題点がある。   Next, rearrangement of video signals when the scanning direction is reversed will be described. FIG. 10 shows the case where the video signal lines are arranged in FIG. 9 and the video signals are written to the pixels p13 to p1 with the switches s13 to s1 sequentially turned on. First, the first video signal is supplied to the video signal V1, the switch s13 is turned on, and the first video signal is written to the leftmost pixel in the figure. Next, the second video signal is supplied to the video signal V2, and the switch s12 is turned on. However, since the switch s12 is connected to the video signal V4, the video signal is not written to the pixel, and the switch s12 is turned on. In this state, the fourth video signal is supplied to the video signal V4, and the fourth video signal is written in the second pixel p12 from the left. Further, the third video signal is written in p11, and the second and sixth video signals are written in p10. Thus, if the video signals are not rearranged in accordance with the reverse scanning, there is a problem that the video signal arrangement is different from the original image arrangement.

図11に信号切替え回路の一例を示す。図11に示す例では、4本の映像信号入力端子24a、24b、24c、24dにそれぞれ時系列に映像信号が入力される。信号切替え回路23は、4本の映像信号入力端子のうち、左から2番目と4番目の端子24bと、24dに入力される映像信号を入れ替える作用をする。図に11おいて、切替えの必要がない左から1番目と3番目の端子24a、24cについても、端子24b、24dと同様の回路を設けているが、切替え動作は行わない。これは、2番目と4番目の端子24b、24dに入力される映像信号に対して位相や振幅に差を生じさせないためである。   FIG. 11 shows an example of the signal switching circuit. In the example shown in FIG. 11, video signals are input in time series to the four video signal input terminals 24a, 24b, 24c, and 24d, respectively. The signal switching circuit 23 operates to switch the video signals input to the second and fourth terminals 24b and 24d from the left among the four video signal input terminals. In FIG. 11, the first and third terminals 24a and 24c from the left that do not need to be switched are provided with the same circuit as the terminals 24b and 24d, but the switching operation is not performed. This is to prevent a difference in phase and amplitude with respect to the video signals input to the second and fourth terminals 24b and 24d.

図12に図2に示す水平シフトレジスタ部20からの信号により、映像信号供給回路21が映像信号線に映像信号を供給するようすを説明する概略回路図と図13にタイミングチャートを示す。図12では、図をわかりやすくするために、映像信号供給回路21はスイッチで表示し、水平シフトレジスタ部20の詳細は省略してあるが、図2で示す映像信号供給回路21と水平シフトレジスタ部20と同じものである。また、図1の画素領域10中の1行分の画素P1乃至P1025を模式的に記載してあり、図1の映像信号線11を各画素に対応するようL1乃至L1025で示している。   FIG. 12 is a schematic circuit diagram for explaining how the video signal supply circuit 21 supplies a video signal to the video signal line by a signal from the horizontal shift register unit 20 shown in FIG. 2, and FIG. 13 shows a timing chart. In FIG. 12, for the sake of clarity, the video signal supply circuit 21 is displayed as a switch, and details of the horizontal shift register unit 20 are omitted, but the video signal supply circuit 21 and the horizontal shift register shown in FIG. This is the same as the unit 20. Further, the pixels P1 to P1025 for one row in the pixel region 10 of FIG. 1 are schematically described, and the video signal line 11 of FIG. 1 is indicated by L1 to L1025 so as to correspond to each pixel.

映像信号V1乃至V4は信号切替え回路23で映像信号入力線22(VID1〜VID4)が選ばれ、それぞれが図13に示すようなタイミングで映像信号入力線に供給される。水平シフトレジスタ部20からは図12中左から右の順番に画素に映像信号が書き込まれる場合には(順方向走査)、出力H1乃至H1025が映像信号に対して図13(a)に示すタイミングで出力される。図13(a)では図をわかりやすくするため、出力H1乃至H5までしか記載していないが、同様に出力H1025まで出力は続き、1行分の画素の書き込みが行われる。なお図13(a)は順方向走査を、図13(b)は逆方向走査の場合を示し、図中各映像信号V1乃至V4の信号波形に付されているP1乃至P1025の符号は、図12に示す画素P1乃至P1025に書き込まれる映像信号であることを示す。   The video signal input lines 22 (VID1 to VID4) are selected by the signal switching circuit 23 and the video signals V1 to V4 are supplied to the video signal input lines at timings as shown in FIG. When video signals are written from the horizontal shift register unit 20 to the pixels in the order from left to right in FIG. 12 (forward scanning), the outputs H1 to H1025 correspond to the timing shown in FIG. Is output. In FIG. 13A, only the outputs H1 to H5 are shown for the sake of clarity, but the output continues to the output H1025, and pixels for one row are written. 13A shows the case of forward scanning, and FIG. 13B shows the case of backward scanning. In FIG. 13, the reference numerals P1 to P1025 attached to the signal waveforms of the video signals V1 to V4 are shown in FIG. 12 is a video signal written to the pixels P1 to P1025 shown in FIG.

水平シフトレジスタ部20から出力H1が出力されると、映像信号入力線VID1と映像信号線L1(11)が電気的に接続され、映像信号入力線VID1に出力されていた映像信号V1が映像信号線L1を介して画素P1に供給される。以下同様に、映像信号入力線VID1に出力されていた映像信号V1が映像信号線L1025を介して画素P1025に書き込まれるまで続き、1行分の画素の書き込みが行われる。   When the output H1 is output from the horizontal shift register unit 20, the video signal input line VID1 and the video signal line L1 (11) are electrically connected, and the video signal V1 output to the video signal input line VID1 is the video signal. It is supplied to the pixel P1 via the line L1. Similarly, the video signal V1 output to the video signal input line VID1 continues until the video signal line L1025 is written to the pixel P1025, and writing of pixels for one row is performed.

図13(b)に示す逆方向走査では、まず映像信号入力線VID2に映像信号V4が出力され、映像信号入力線VID4に映像信号V2が出力されるように信号切替え回路23を用いて映像信号の並びが切替えられている。   In the reverse scanning shown in FIG. 13B, the video signal V4 is first output to the video signal input line VID2, and the video signal is output using the signal switching circuit 23 so that the video signal V2 is output to the video signal input line VID4. Has been switched.

逆方向走査では、水平シフトレジスタ部20から出力H1025が最初に出力されると、画素P1025に映像信号V1が書き込まれる。つぎに出力H1024が出力されると、映像信号入力線VID4に供給されている映像信号が画素P1024に供給されるが、この時信号切替え回路23で映像信号入力線VID4には、映像信号V2が出力されるので、2番目にサンプリングされた映像信号が画素P1024に書き込まれることとなる。以下同様に順次1行分の画素に映像信号が書き込まれる。   In reverse scanning, when the output H1025 is first output from the horizontal shift register unit 20, the video signal V1 is written to the pixel P1025. Next, when the output H1024 is output, the video signal supplied to the video signal input line VID4 is supplied to the pixel P1024. At this time, the video signal V2 is supplied to the video signal input line VID4 by the signal switching circuit 23. Therefore, the second sampled video signal is written to the pixel P1024. Similarly, video signals are sequentially written to pixels for one row.

以上説明したように水平シフトレジスタ部20により映像信号供給回路21が駆動され、画素に映像信号が書き込まれる。   As described above, the video signal supply circuit 21 is driven by the horizontal shift register unit 20, and the video signal is written to the pixel.

次に図14から図20を用いて垂直シフトレジスタ30により走査信号を駆動する方法を説明する。   Next, a method of driving the scanning signal by the vertical shift register 30 will be described with reference to FIGS.

図14に図4(b)の双方向シフトレジスタVSRでクロック信号Φのデューティ比を変更した場合のタイミングチャートの1例を示す。図14では、クロック信号Φの立ち下がりb−1に対応して、出力OUT2がHレベルとなっている。次にクロック信号Φの立ち上がりb−2に対応して出力OUT3がHレベルとなる。このときクロック信号Φのデューティ比はHレベルの期間が長く、Lレベルの期間が短く設定されており、それに伴い出力OUT2の立ち上がりから、出力OUT3の立ち上がりまでの期間が短くなっている。   FIG. 14 shows an example of a timing chart when the duty ratio of the clock signal Φ is changed by the bidirectional shift register VSR of FIG. In FIG. 14, the output OUT2 is at the H level corresponding to the falling b-1 of the clock signal Φ. Next, the output OUT3 becomes H level corresponding to the rising b-2 of the clock signal Φ. At this time, the duty ratio of the clock signal Φ is set such that the period of the H level is long and the period of the L level is short, and accordingly, the period from the rise of the output OUT2 to the rise of the output OUT3 is shortened.

さらにクロック信号Φの立ち下がりb−3に対応して出力OUT4がHレベルとなり、クロック信号Φの立ち上がりb−4に対応して出力OUT5がHレベルとなる、このときクロック信号Φのデューティ比はHレベルの期間が長く、Lレベルの期間が短いため、出力OUT3の立ち上がりから、出力OUT4の立ち上がりまでの期間が長く、出力OUT3の立ち上がりから、出力OUT54立ち上がりまでの期間が長くなっている。   Further, the output OUT4 becomes H level corresponding to the falling b-3 of the clock signal Φ, and the output OUT5 becomes H level corresponding to the rising b-4 of the clock signal Φ. At this time, the duty ratio of the clock signal Φ is Since the H level period is long and the L level period is short, the period from the rise of the output OUT3 to the rise of the output OUT4 is long, and the period from the rise of the output OUT3 to the rise of the output OUT54 is long.

このようにクロック信号Φのデューティ比を変更することで、あたかも各出力OUT1、出力OUT2、… の位相がずれたように駆動することが可能である。   In this way, by changing the duty ratio of the clock signal Φ, it is possible to drive as if the phases of the outputs OUT1, OUT2,.

図15、図16は順次走査駆動する場合の駆動タイミングを示すタイミングチャートで、図15は図3の上から下に向かって走査する順方向走査を示している。そのため、第1垂直方向設定線にはHレベルが入力されている。映像信号はビデオ信号等の各画素毎に書き込まれる階調等の1ライン分の信号を表している、また1Hは1ライン分の水平走査期間を表している。図4に示すラッチ回路67はクロックVCLK1の立ち上がりエッジで入力信号を出力し保持する、ラッチ回路68はクロックVCLK1の立ち下がりで入力信号を出力し保持する。このため、クロックVCLK1のデューティを変化させることで奇数ラインと偶数ラインの画素に対応するシフトレジスタからの出力の位相を変化させることが可能である。   FIGS. 15 and 16 are timing charts showing driving timings in the case of sequential scanning driving, and FIG. 15 shows forward scanning in which scanning is performed from the top to the bottom of FIG. Therefore, the H level is input to the first vertical direction setting line. The video signal represents a signal for one line such as a gradation written for each pixel such as a video signal, and 1H represents a horizontal scanning period for one line. The latch circuit 67 shown in FIG. 4 outputs and holds the input signal at the rising edge of the clock VCLK1, and the latch circuit 68 outputs and holds the input signal at the falling edge of the clock VCLK1. For this reason, it is possible to change the phase of the output from the shift register corresponding to the pixels of the odd-numbered line and the even-numbered line by changing the duty of the clock VCLK1.

クロックVCLK1のデューティ比をLレベルの期間が、映像信号のブランク期間以内程度となるように調節する。そのために、双方向シフトレジスタVSR1の出力GS1は入力信号(走査スタート信号)VDIを図15のように入力すると、クロックVCLK1の立ち下がりで入力を出力してHレベルとなり次のクロックVCLK1の立ち下がりまで値を保持する。ただし、図6を用いて前述したように、双方向シフトレジスタVSR1の初段にはダミーのラッチ回路が設けられている。双方向シフトレジスタVSR2の出力GS2はクロックVCLK1の立ち上がりで、出力GS1のHレベルを取り込み、次のクロックVCLK1の立ち上がりまで値を保持する。   The duty ratio of the clock VCLK1 is adjusted so that the L level period is within the blank period of the video signal. Therefore, when the input signal (scanning start signal) VDI is input as shown in FIG. 15, the output GS1 of the bidirectional shift register VSR1 becomes an H level at the falling edge of the clock VCLK1, and falls on the next clock VCLK1. Holds the value until. However, as described above with reference to FIG. 6, a dummy latch circuit is provided in the first stage of the bidirectional shift register VSR1. The output GS2 of the bidirectional shift register VSR2 takes in the H level of the output GS1 at the rise of the clock VCLK1, and holds the value until the next rise of the clock VCLK1.

この出力GS1と出力GS2との位相差は、クロックVCLK1のLレベルの期間とほぼ等しい期間となる。このとき垂直走査制御端子CNT1と、CNT2とは図15に示すように与えられており、出力GS1は垂直走査制御端子CNT1と垂直走査制御部33のNAND回路で演算され出力回路32に出力され、出力回路32の出力G1として出力され、出力GS2は垂直走査制御端子CNT2と垂直走査制御部33で演算され、出力回路32の出力G2として出力される。   The phase difference between the output GS1 and the output GS2 is a period substantially equal to the L level period of the clock VCLK1. At this time, the vertical scanning control terminals CNT1 and CNT2 are given as shown in FIG. 15, and the output GS1 is calculated by the NAND circuit of the vertical scanning control terminal CNT1 and the vertical scanning control unit 33 and output to the output circuit 32. The output G1 is output as the output G1 of the output circuit 32, and the output GS2 is calculated by the vertical scanning control terminal CNT2 and the vertical scanning control unit 33 and output as the output G2 of the output circuit 32.

図15に示す駆動方法では、垂直走査制御端子CNT1とCNT2を用いる場合を説明したが、垂直走査制御端子CNT1とCNT2にHレベルを出力し、垂直クロック信号VCLKのデューティ比を50%で駆動しても同じ結果を得ることができる。   In the driving method shown in FIG. 15, the case where the vertical scanning control terminals CNT1 and CNT2 are used has been described. However, H level is output to the vertical scanning control terminals CNT1 and CNT2, and the duty ratio of the vertical clock signal VCLK is driven at 50%. But you can get the same result.

次に図16に、図3の下から上に向かって走査する逆方向の順次走査のタイミングチャートを示す。逆方向のため、第1垂直方向設定線はLレベルが入力される。図16の場合は、基本的な動作は図15と同じであるが、出力G769から逆にG1に向かい順番に出力され、最後に走査終了信号VDOが端子38に出力される。   Next, FIG. 16 shows a timing chart of sequential scanning in the reverse direction for scanning from the bottom to the top of FIG. Since the direction is reverse, L level is input to the first vertical direction setting line. In the case of FIG. 16, the basic operation is the same as that of FIG. 15, but the output G769 is output in turn toward G1, and finally the scan end signal VDO is output to the terminal 38.

図17は走査信号線の2n−1ラインと2nラインとの同時駆動の場合のタイミングチャートを示す。ただし、ここでnは整数を示す。垂直走査制御端子CNT1とCNT2とを同相で与えることで、出力回路32からの出力G1とG2とを同時に出力することができる。   FIG. 17 shows a timing chart in the case of simultaneous driving of 2n-1 lines and 2n lines of scanning signal lines. Here, n represents an integer. By giving the vertical scanning control terminals CNT1 and CNT2 in phase, the outputs G1 and G2 from the output circuit 32 can be output simultaneously.

また図18に走査信号線の2ラインと2n+1ラインとの同時駆動の場合のタイミングチャートを示す。クロックVCLK1は反転しており、Hレベルの期間が映像信号のブランク期間とほぼ同等の期間となっている。双方向シフトレジスタVSR1はクロックVCLK1の立ち下がりで、ダミーのラッチ回路の出力のHレベルを取り込み、出力GS1にHレベルを出力し次のクロックVCLK1の立ち下がりまで値を保持する。双方向シフトレジスタVSR2の1段目のラッチ回路67は出力GS1のHレベルをクロックVCLK1の立ち上がりで取り込み出力GS2に出力し次のクロックVCLKの立ち上がりまで保持する。次に、垂直シフトレジスタVSR2の2段目のラッチ回路66は出力GS2のHレベルをクロックVCLK1の立ち下がりで取り込み出力GS2に出力し次のクロックVCLK1の立ち上がりまで保持する。出力GS1とGS2との位相差はクロックVCLK1のLレベルの期間とほぼ等しい期間となっており、ほぼクロックVCLK1の1周期に近い期間となり、出力GS2とGS3との位相差はクロックVCLK1のHレベルの期間とほぼ等しい期間となっている。そのため、出力GS2とGS3との位相差は短くなっており、出力GS2とGS3とは、ほぼ同相で出力される。さらに出力GS2とGS3とが重なって出力される期間に、垂直走査制御端子CNT1とCNT2から信号を同相で与えることで、出力回路32からの出力G2とG3とを同時に駆動することができる。   FIG. 18 shows a timing chart in the case of simultaneous driving of two scanning signal lines and 2n + 1 lines. The clock VCLK1 is inverted, and the H level period is substantially the same as the blank period of the video signal. The bidirectional shift register VSR1 takes in the H level of the output of the dummy latch circuit at the fall of the clock VCLK1, outputs the H level to the output GS1, and holds the value until the next fall of the clock VCLK1. The latch circuit 67 at the first stage of the bidirectional shift register VSR2 takes in the H level of the output GS1 at the rising edge of the clock VCLK1, outputs it to the output GS2, and holds it until the next rising edge of the clock VCLK. Next, the latch circuit 66 in the second stage of the vertical shift register VSR2 takes in the H level of the output GS2 at the falling edge of the clock VCLK1, outputs it to the output GS2, and holds it until the next rising edge of the clock VCLK1. The phase difference between the outputs GS1 and GS2 is substantially the same as the L level period of the clock VCLK1, and is almost a period of one cycle of the clock VCLK1, and the phase difference between the outputs GS2 and GS3 is the H level of the clock VCLK1. The period is almost equal to the period. For this reason, the phase difference between the outputs GS2 and GS3 is short, and the outputs GS2 and GS3 are output in substantially the same phase. Further, the signals G2 and G3 from the output circuit 32 can be driven simultaneously by applying signals from the vertical scanning control terminals CNT1 and CNT2 in the same phase during a period in which the outputs GS2 and GS3 are overlapped.

図19に走査信号線の2n−1ラインと2nラインとを同時駆動し、2nライン目を間引き、その後2nラインと2n+1ラインとを同時駆動する駆動方法を示す。クロックVCLK1を2nライン目の終わりで反転し、クロックVCLK1の立ち上がりを1周期分遅らせることで、出力GS2nのHレベルの期間が、クロックVCLK1の2周期近くになり、垂直走査制御端子CNT1とCNT2から信号を同相で与えて垂直走査制御部33で演算させることで、出力G2nを2回出力させ、2本同時駆動している走査信号線の2nライン目を間引くことができる。   FIG. 19 shows a driving method in which the 2n-1 line and 2n line of the scanning signal lines are simultaneously driven, the 2n line is thinned, and then the 2n line and 2n + 1 line are simultaneously driven. By inverting the clock VCLK1 at the end of the 2n line and delaying the rising edge of the clock VCLK1 by one cycle, the H level period of the output GS2n becomes close to two cycles of the clock VCLK1, and the vertical scan control terminals CNT1 and CNT2 By giving the signals in phase and calculating by the vertical scanning control unit 33, the output G2n is output twice, and the 2n lines of the scanning signal lines that are simultaneously driven can be thinned out.

図20に走査信号線の2n−1ラインと2n−2ラインとを同時駆動し、2n−1ライン目を間引き、その後2nラインと2n−1ラインとを同時駆動する駆動方法を示す。   FIG. 20 shows a driving method in which the 2n-1 line and the 2n-2 line of the scanning signal lines are simultaneously driven, the 2n-1 line is thinned, and then the 2n line and 2n-1 line are simultaneously driven.

図21(a)は、図4(b)に示すラッチ回路67、68に負荷駆動能力を向上させ、シフトレジスタの動作を高速にするためのバッファ用インバータを設けたものである。ラッチ回路67、68をクロックドインバータ63〜66で構成するとともに、バッファ用インバータ601を挿入している。バッファ用インバータ601はクロックドインバータとクロックドインバータとの間に挿入されているため、各クロックドインバータの負荷駆動能力不足を補い、高速駆動が可能なシフトレジスタを形成することが可能となる。   In FIG. 21A, the latch circuits 67 and 68 shown in FIG. 4B are provided with buffer inverters for improving the load driving capability and speeding up the operation of the shift register. The latch circuits 67 and 68 are constituted by clocked inverters 63 to 66, and a buffer inverter 601 is inserted. Since the buffer inverter 601 is inserted between the clocked inverters, the lack of load driving capability of each clocked inverter can be compensated and a shift register capable of high-speed driving can be formed.

次に図21(b)を用いて図21(a)の動作を説明する。図21(b)に示すラッチ回路67は、クロックドインバータ65の出力がインバータ601aの入力に接続され、インバータ601aの出力がインバータ63aの入力に接続され、このインバータ63aの出力はインバータ601bを介してクロックドインバータ66の入力に接続している。   Next, the operation of FIG. 21A will be described with reference to FIG. In the latch circuit 67 shown in FIG. 21B, the output of the clocked inverter 65 is connected to the input of the inverter 601a, the output of the inverter 601a is connected to the input of the inverter 63a, and the output of the inverter 63a is passed through the inverter 601b. To the input of the clocked inverter 66.

クロックドインバータ65に入力された信号は3回反転され、インバータ63aから出力されるため、クロック信号ΦのHレベル立ち上がり時にクロックドインバータ65に入力された信号はインバータ63aから反転され出力される。次にクロック信号ΦバーがHレベルとなると、クロックドインバータ65はハイインピーダンスとなるがクロックドインバータ66がインバータとして働き、インバータ63aの出力は2回反転してクロックドインバータ66から出力される。ここで、クロック信号ΦバーがHレベルとなる前のクロックドインバータ65の出力と、クロック信号ΦバーがHレベルとなった後のクロックドインバータ66の出力が同じ値となるため、クロック信号ΦバーがHレベルとなる前のクロックドインバータ65の入力はラッチされ、インバータ63aから反転信号が出力する。   Since the signal input to the clocked inverter 65 is inverted three times and output from the inverter 63a, the signal input to the clocked inverter 65 when the clock signal Φ rises to the H level is inverted and output from the inverter 63a. Next, when the clock signal Φ bar becomes H level, the clocked inverter 65 becomes high impedance, but the clocked inverter 66 functions as an inverter, and the output of the inverter 63a is inverted twice and output from the clocked inverter 66. Here, since the output of the clocked inverter 65 before the clock signal Φ bar becomes the H level and the output of the clocked inverter 66 after the clock signal Φ bar becomes the H level have the same value, the clock signal Φ The input of the clocked inverter 65 before the bar becomes H level is latched, and an inverted signal is output from the inverter 63a.

またラッチ回路68でも同様な動作となり、入力の値がラッチされ、インバータ63aから反転信号が出力する。このようにバッファ用インバータ601を追加することで、双方向シフトレジスタHSR、VSRは負荷駆動能力不足が補われ、高速駆動が可能となる。   The latch circuit 68 operates in the same manner, the input value is latched, and an inverted signal is output from the inverter 63a. By adding the buffer inverter 601 in this way, the bidirectional shift registers HSR and VSR can be compensated for insufficient load driving capability and can be driven at high speed.

図22は本発明の液晶表示装置を適用した液晶プロジェクタを説明する光学系の模式図であって、220は光源、221は放物面鏡、222はコンデンサレンズ、223は反射鏡、224は第1の絞り、225はレンズ、226はダイクロイックプリズム、227Rは赤色用反射型液晶表示装置、227Gは緑色用反射型液晶表示装置、227Bは青色用反射型液晶表示装置、228は第2の絞り、229は投射レンズ、230はスクリーンである。本実施の形態では、緑色用反射型液晶表示装置227Gを逆方向走査することとなる。   FIG. 22 is a schematic diagram of an optical system for explaining a liquid crystal projector to which the liquid crystal display device of the present invention is applied. 220 is a light source, 221 is a parabolic mirror, 222 is a condenser lens, 223 is a reflecting mirror, and 224 is a first mirror. 1 aperture, 225 a lens, 226 a dichroic prism, 227R a red reflective liquid crystal display device, 227G a green reflective liquid crystal display device, 227B a blue reflective liquid crystal display device, 228 a second aperture stop, 229 is a projection lens, and 230 is a screen. In the present embodiment, the green reflective liquid crystal display device 227G is scanned in the reverse direction.

図23は本発明による液晶表示装置を反射型液晶表示装置に適用した場合を説明する展開斜視図であって、714は液晶パネル、701は透明基板、702はシリコン基板で画素電極等と共に画素電極を駆動する駆動回路が設けられ、上述した水平シフトレジスタ部20、垂直シフトレジスタ部30が形成されている。透明基板701とシリコン基板702の間には図示しないが液晶層が設けられている。707はパッケージ、709は液晶パネル714に給電するためのフレキシブルプリント基板、713は遮光枠、712はフレキシブルプリント基板押さえ、710は液晶パネル714の熱を外部に逃がす放熱シート、711はパッケージ707の底部に設けられた放熱板である。   FIG. 23 is a developed perspective view for explaining a case where the liquid crystal display device according to the present invention is applied to a reflection type liquid crystal display device. The horizontal shift register unit 20 and the vertical shift register unit 30 described above are formed. Although not shown, a liquid crystal layer is provided between the transparent substrate 701 and the silicon substrate 702. 707 is a package, 709 is a flexible printed circuit board for supplying power to the liquid crystal panel 714, 713 is a light shielding frame, 712 is a flexible printed circuit board retainer, 710 is a heat dissipation sheet for releasing the heat of the liquid crystal panel 714 to the outside, and 711 is a bottom portion of the package 707 It is the heat sink provided in.

図24は本発明を反射型液晶表示装置の一つであるポリマー分散型液晶(PDLC)に適用した場合の、液晶表示装置の液晶層を示す概略構成図である。液晶層は高分子マトリクス703中に液晶739を分散したポリマー分散型液晶(PDLC)で、印加電圧に応じて光を散乱する状態から透過する状態に変化する。図23(a)に本液晶プロジェクタに用いられる液晶表示装置で光が散乱する様子を示し、図24(b)に反射する様子を示す。第2の基板702には反射画素電極738、第1の基板701には透明電極730が形成されている。   FIG. 24 is a schematic configuration diagram showing a liquid crystal layer of a liquid crystal display device when the present invention is applied to a polymer dispersed liquid crystal (PDLC) which is one of reflection type liquid crystal display devices. The liquid crystal layer is a polymer-dispersed liquid crystal (PDLC) in which a liquid crystal 739 is dispersed in a polymer matrix 703, and changes from a light scattering state to a transmission state according to an applied voltage. FIG. 23A shows how light is scattered by the liquid crystal display device used in the present liquid crystal projector, and FIG. 24B shows how it is reflected. A reflective pixel electrode 738 is formed on the second substrate 702, and a transparent electrode 730 is formed on the first substrate 701.

図24(a)に示すように第2の基板702の反射画素電極738と第1の基板701の透明電極730との間に電圧を印加してない状態では、液晶739はそれぞれ不規則な方向に配列している。この状態では高分子マトリクス703と液晶分子とに屈折率の差が生じ、入射光741は散乱する、742は散乱光を示す。図24(b)に示すように第2の基板702の反射画素電極738と第1の基板701の透明電極730との間に電圧を印加した状態では、液晶739が一定方向に配向する。この液晶739が一定方向に配向したときの屈折率と高分子マトリクス703の屈折率を合わせておくと、入射光741は散乱せず反射画素電極738で正反射する、なお743は反射光を示す。   As shown in FIG. 24A, in the state where no voltage is applied between the reflective pixel electrode 738 of the second substrate 702 and the transparent electrode 730 of the first substrate 701, the liquid crystal 739 has irregular directions. Are arranged. In this state, a difference in refractive index occurs between the polymer matrix 703 and the liquid crystal molecules, the incident light 741 is scattered, and 742 indicates scattered light. As shown in FIG. 24B, in a state where a voltage is applied between the reflective pixel electrode 738 of the second substrate 702 and the transparent electrode 730 of the first substrate 701, the liquid crystal 739 is aligned in a certain direction. If the refractive index when the liquid crystal 739 is aligned in a certain direction and the refractive index of the polymer matrix 703 are matched, the incident light 741 is not scattered but is regularly reflected by the reflective pixel electrode 738, and 743 indicates reflected light. .

本発明による液晶表示装置を説明する概略ブロック図である。It is a schematic block diagram explaining the liquid crystal display device by this invention. 本発明による液晶表示装置を説明する概略回路図である。1 is a schematic circuit diagram illustrating a liquid crystal display device according to the present invention. 本発明による液晶表示装置を説明する概略回路図である。1 is a schematic circuit diagram illustrating a liquid crystal display device according to the present invention. 本発明による液晶表示装置を説明する概略回路図である。1 is a schematic circuit diagram illustrating a liquid crystal display device according to the present invention. 本発明による液晶表示装置に用いられるクロックドインバータを説明する概略回路図である。It is a schematic circuit diagram explaining the clocked inverter used for the liquid crystal display device by this invention. 本発明による液晶表示装置の動作を説明する概略タイミングチャートである。5 is a schematic timing chart for explaining the operation of the liquid crystal display device according to the present invention. 本発明による液晶表示装置の動作を説明する概略タイミングチャートである。5 is a schematic timing chart for explaining the operation of the liquid crystal display device according to the present invention. 本発明による液晶表示装置の動作を説明する概略回路図と概略タイミングチャートである。FIG. 4 is a schematic circuit diagram and a schematic timing chart for explaining the operation of the liquid crystal display device according to the present invention. 本発明による液晶表示装置の動作を説明する概略回路図と概略タイミングチャートである。FIG. 4 is a schematic circuit diagram and a schematic timing chart for explaining the operation of the liquid crystal display device according to the present invention. 本発明による液晶表示装置の動作を説明する概略回路図と概略タイミングチャートである。FIG. 4 is a schematic circuit diagram and a schematic timing chart for explaining the operation of the liquid crystal display device according to the present invention. 本発明による液晶表示装置の信号切替え回路を説明する概略回路図である。It is a schematic circuit diagram explaining the signal switching circuit of the liquid crystal display device by this invention. 本発明による液晶表示装置の映像信号供給回路を説明する概略回路図である。1 is a schematic circuit diagram illustrating a video signal supply circuit of a liquid crystal display device according to the present invention. 本発明による液晶表示装置の映像信号供給回路の動作を説明する概略タイミングチャートである。4 is a schematic timing chart for explaining the operation of the video signal supply circuit of the liquid crystal display device according to the present invention. 本発明による液晶表示装置の動作を説明する概略タイミングチャートである。5 is a schematic timing chart for explaining the operation of the liquid crystal display device according to the present invention. 本発明による液晶表示装置の動作を説明する概略タイミングチャートである。5 is a schematic timing chart for explaining the operation of the liquid crystal display device according to the present invention. 本発明による液晶表示装置の動作を説明する概略タイミングチャートである。5 is a schematic timing chart for explaining the operation of the liquid crystal display device according to the present invention. 本発明による液晶表示装置の動作を説明する概略タイミングチャートである。5 is a schematic timing chart for explaining the operation of the liquid crystal display device according to the present invention. 本発明による液晶表示装置の動作を説明する概略タイミングチャートである。5 is a schematic timing chart for explaining the operation of the liquid crystal display device according to the present invention. 本発明による液晶表示装置の動作を説明する概略タイミングチャートである。5 is a schematic timing chart for explaining the operation of the liquid crystal display device according to the present invention. 本発明による液晶表示装置の動作を説明する概略タイミングチャートである。5 is a schematic timing chart for explaining the operation of the liquid crystal display device according to the present invention. 本発明による液晶表示装置のラッチ回路を説明する概略回路図である。It is a schematic circuit diagram explaining the latch circuit of the liquid crystal display device by this invention. 本発明の液晶表示装置を適用した液晶プロジェクタを説明する光学系の模式図である。It is a schematic diagram of an optical system for explaining a liquid crystal projector to which the liquid crystal display device of the present invention is applied. 本発明による液晶表示装置を反射型液晶表示装置に適用した場合を説明する展開斜視図である。It is an expansion | deployment perspective view explaining the case where the liquid crystal display device by this invention is applied to a reflection type liquid crystal display device. 本発明をPDLCに適用した場合の、液晶表示装置の液晶層を示す概略構成図である。It is a schematic block diagram which shows the liquid crystal layer of a liquid crystal display device at the time of applying this invention to PDLC. 3板方式の液晶プロジェクタ光学系を説明する概略構成図である。It is a schematic block diagram explaining the liquid crystal projector optical system of a 3 plate system.

符号の説明Explanation of symbols

10…画素領域、11…映像信号線、12…走査信号線、13…スイッチング素子、14…画素電極、15…対向電極、16…保持容量、20…水平シフトレジスタ部、21…映像信号供給回路、22…映像信号入力線、23…映像信号切替回路、24…映像信号入力端子、25…水平走査リセット信号入力端子、26…水平走査スタート信号入力端子、27…水平走査終了信号出力端子、30…垂直シフトレジスタ部、32…垂直出力回路で、33…垂直走査制御回路、36…垂直走査リセット端子、37…垂直走査スタート信号入力端子、38…垂直走査終了信号出力端子、61、62、63、64、65、66…クロックドインバータ、67、68…ラッチ回路、71、72…P型トランジスタ、73、74…N型トランジスタ、HSR、VSR…双方向シフトレジスタ、HCLK1、HCLK2、VCLK1、VCLK2、Φ、Φバー…クロック信号線、RL…水平走査方向設定信号線、RL1…第1水平方向設定線、RL2…第2水平方向設定線、UD…垂直走査方向設定線、UD1…第1垂直方向設定線、UD2…第2垂直方向設定線、CNT1、CNT2…制御信号入力端子、DI…入力信号、OUT…出力、220…光源、221…放物面鏡、222…コンデンサレンズ、223…反射鏡、224…第1の絞り、225…レンズ、226…ダイクロイックプリズム、227R…赤色用反射型液晶表示装置、227G…緑色用反射型液晶表示装置、227B…青色用反射型液晶表示装置、228…第2の絞り、229…投射レンズ、230…スクリーン、714…液晶パネル、701…透明基板、702…シリコン基板、707…パッケージ、709…フレキシブルプリント基板、713…遮光枠、712…フレキシブルプリント基板押さえ、710…放熱シート、711…放熱板。
DESCRIPTION OF SYMBOLS 10 ... Pixel region, 11 ... Video signal line, 12 ... Scanning signal line, 13 ... Switching element, 14 ... Pixel electrode, 15 ... Counter electrode, 16 ... Retention capacity, 20 ... Horizontal shift register part, 21 ... Video signal supply circuit , 22 ... Video signal input line, 23 ... Video signal switching circuit, 24 ... Video signal input terminal, 25 ... Horizontal scanning reset signal input terminal, 26 ... Horizontal scanning start signal input terminal, 27 ... Horizontal scanning end signal output terminal, 30 ... vertical shift register section, 32 ... vertical output circuit, 33 ... vertical scanning control circuit, 36 ... vertical scanning reset terminal, 37 ... vertical scanning start signal input terminal, 38 ... vertical scanning end signal output terminal, 61, 62, 63 64, 65, 66 ... clocked inverter, 67, 68 ... latch circuit, 71, 72 ... P-type transistor, 73, 74 ... N-type transistor, HS , VSR: Bidirectional shift register, HCLK1, HCLK2, VCLK1, VCLK2, Φ, Φ bar ... Clock signal line, RL ... Horizontal scanning direction setting signal line, RL1 ... First horizontal direction setting line, RL2 ... Second horizontal direction setting UD ... vertical scanning direction setting line, UD1 ... first vertical direction setting line, UD2 ... second vertical direction setting line, CNT1, CNT2 ... control signal input terminal, DI ... input signal, OUT ... output, 220 ... light source, 221 ... Parabolic mirror, 222 ... Condenser lens, 223 ... Reflector, 224 ... First aperture, 225 ... Lens, 226 ... Dichroic prism, 227R ... Red reflective liquid crystal display device, 227G ... Green reflective liquid crystal Display device, 227B ... Blue reflective liquid crystal display device, 228 ... Second aperture, 229 ... Projection lens, 230 ... Screen, 714 ... Liquid crystal Nell, 701 ... transparent substrate, 702 ... silicon substrate, 707 ... package 709 ... flexible printed circuit board, 713 ... light shielding frame, 712 ... pressing the flexible printed circuit board, 710 ... heat-radiating sheet, 711 ... heat radiating plate.

Claims (2)

液晶と、該液晶を駆動する複数の画素電極と、該画素電極に接続されたスイッチング素子と、該スイッチング素子を駆動する信号を供給する出力回路と、走査方向設定信号により双方向走査可能で前記出力回路に信号を出力する垂直走査回路と、出力回路の出力を制御する垂直走査制御回路とを有し、
前記垂直走査回路は第1の走査方向と第2の走査方向とに走査可能であり、
前記垂直走査回路は、複数個の双方向シフトレジスタ段の直列接続を備え、
前記双方向レジスタ段は、第1のラッチ回路と第2のラッチ回路とを備え、
前記第1のラッチ回路と第2のラッチ回路とは、走査方向を第1の走査方向と第2の走査方向とに設定するクロックドインバータを備え、
前記第1のラッチ回路は第1の出力端子を有し、該第1の出力端子から第1の出力を出力し、
前記第2のラッチ回路は第2の出力端子を有し、該第2の出力端子から第2の出力を出力し、
前記第1の出力の開始時期と前記第2の出力の開始時期との間隔を上記走査回路に入力するクロック信号のデューティ比を変えることで変更可能とし、
前記第1の出力と第2の出力とは、第1の制御信号と、第2の制御信号が入力する前記垂直走査制御回路で演算され、
第1の出力は第1の制御信号と演算され第1の演算出力として出力し、
第2の出力は第2の制御信号と演算され第2の演算出力として出力し、
前記垂直走査制御回路により前記第1の演算出力と第2の演算出力の出力期間が制御可能であることを特徴とする液晶表示装置。
Liquid crystal, a plurality of pixel electrodes for driving the liquid crystal, a switching element connected to the pixel electrode, an output circuit for supplying a signal for driving the switching element, and bidirectional scanning by a scanning direction setting signal. A vertical scanning circuit that outputs a signal to the output circuit; and a vertical scanning control circuit that controls the output of the output circuit;
The vertical scanning circuit can scan in a first scanning direction and a second scanning direction,
The vertical scanning circuit comprises a series connection of a plurality of bidirectional shift register stages,
The bidirectional register stage includes a first latch circuit and a second latch circuit;
The first latch circuit and the second latch circuit include a clocked inverter that sets a scanning direction to a first scanning direction and a second scanning direction,
The first latch circuit has a first output terminal, and outputs a first output from the first output terminal;
The second latch circuit has a second output terminal, and outputs a second output from the second output terminal;
The interval between the start timing of the first output and the start timing of the second output can be changed by changing the duty ratio of the clock signal input to the scanning circuit,
The first output and the second output are calculated by the vertical scanning control circuit to which the first control signal and the second control signal are input,
The first output is calculated as the first control signal and output as the first calculation output,
The second output is calculated as a second control signal and output as a second calculation output,
The liquid crystal display device, wherein an output period of the first calculation output and the second calculation output can be controlled by the vertical scanning control circuit.
マトリクス状に形成された複数の画素と、該画素に設けられたスイッチング素子と、該スイッチング素子を駆動する信号を供給する出力回路と、走査方向設定信号により双方向走査可能で前記出力回路に信号を出力する垂直走査回路と、出力回路の出力を制御する垂直走査制御回路とを有し、
前記垂直走査回路は、複数個の双方向シフトレジスタ段の直列接続を備え、
前記双方向レジスタ段のそれぞれは、第1のラッチ回路と第2のラッチ回路とを備え、
前記第1のラッチ回路と第2のラッチ回路とは、走査方向を第1の走査方向と第2の走査方向とに設定するクロックドインバータを備え、
前記第1のラッチ回路は第1の出力端子を有し、該第1の出力端子から第1の出力を出力し、
前記第2のラッチ回路は第2の出力端子を有し、該第2の出力端子から第2の出力を出力し、
前記第1の出力と第2の出力との出力期間は一部重複しており
前記第1の出力と第2の出力は、それぞれ前記垂直走査制御回路に入力し、
前記第1の出力と第2の出力とは、第1の制御信号と、第2の制御信号が入力する前記垂直走査制御回路で演算され、
前記第1の出力と第1の制御信号とが演算された第1の演算出力と、
前記第2の出力と第2の制御信号とが演算された第2の演算出力との出力期間が重複してなく、
前記第1の演算出力と第2の演算出力とが前記出力回路に入力することを特徴とする液晶表示装置。
A plurality of pixels formed in a matrix, a switching element provided in the pixel, an output circuit that supplies a signal for driving the switching element, and a scanning direction setting signal that can be bidirectionally scanned to the output circuit And a vertical scanning control circuit for controlling the output of the output circuit,
The vertical scanning circuit comprises a series connection of a plurality of bidirectional shift register stages,
Each of the bidirectional register stages comprises a first latch circuit and a second latch circuit;
The first latch circuit and the second latch circuit include a clocked inverter that sets a scanning direction to a first scanning direction and a second scanning direction,
The first latch circuit has a first output terminal, and outputs a first output from the first output terminal;
The second latch circuit has a second output terminal, and outputs a second output from the second output terminal;
The output periods of the first output and the second output partially overlap, and the first output and the second output are respectively input to the vertical scanning control circuit,
The first output and the second output are calculated by the vertical scanning control circuit to which the first control signal and the second control signal are input,
A first calculation output obtained by calculating the first output and the first control signal;
The output period of the second calculation output from which the second output and the second control signal are calculated does not overlap,
The liquid crystal display device, wherein the first calculation output and the second calculation output are input to the output circuit.
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