JP3877611B2 - シミュレーション装置およびシミュレーション方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、接触抵抗を考慮に入れてシミュレーション対象物の物理的特性を評価するシミュレーション装置およびシミュレーション方法に関する。
【0002】
【従来の技術】
LSIの効率的な設計には、デバイス・シミュレーションが欠かせない。デバイス・シミュレーションには、半導体デバイス中の様々な現象を評価システムの一部として組み込んでおく必要がある。その現象の一つに、コンタクト抵抗がある。
【0003】
図1は絶縁ゲート型トランジスタ(以下、MOSFETと称す)の典型的な断面図を示している。半導体デバイス中には、殆どの場合、金属と半導体の接触部がある。図1の場合、ソースシリサイドとソース拡散層の界面と、ドレインシリサイドとドレイン拡散層の界面がそれぞれ接触部である。これらの接触部では、接触抵抗が発生する。この接触抵抗(コンタクト抵抗)は、電流低下や発熱の原因となる。
【0004】
従来の技術において、コンタクト抵抗を考慮に入れる最も単純な手法は、図19に示すように、端子電極に外付け抵抗を付加することである。この手法では、デバイス内部におけるコンタクト抵抗による電位降下や発熱の影響を考慮することが出来ない。
【0005】
そこで、コンタクト抵抗の影響をデバイスの内部に取り入れてシミュレーションを実行する手法として、図20に示すような手法がある。すなわち、ユーザが指定または自動的に計算したコンタクト抵抗値ρcを抵抗率ρsに変換する。すなわち、金属と半導体の間にグリッド間隔Δxを設け、コンタクト抵抗値ρcをグリッド間隔Δxで割ることによって、抵抗率ρsをグリッド間隔に設定する。
【0006】
この手法によれば、グリッド間隔Δxが変化しても、図21に示すように電流値には殆ど影響しない。これは、図22に示すように、グリッド間隔Δxが変化しても、コンタクト部において、電位差が殆ど変化しないように抵抗率ρsがグリッド間隔Δxに応じて設定されているためである。
【0007】
このように、従来の技術においても、グリッド間隔に影響されることなく、コンタクト抵抗値を電流値に反映させたシミュレーションが可能である。
【0008】
【発明が解決しようとする課題】
しかしながら、図20の手法では、コンタクト抵抗による発熱にグリッド間隔依存性が現れてしまう。
【0009】
図23はMOSFETの基板表面部における格子温度分布を示している。シリサイドと拡散層の接触部における格子温度がグリッド間隔によって変化している。これは、コンタクト抵抗を反映させたグリッド間隔において、電界値が異なるためである。
【0010】
具体的に説明すると、図23において、コンタクト抵抗を反映させたグリッド間隔をΔx、電位差をΔψとすると、上述したようにΔψはΔxによって大きな変化はしない。ところが、シリサイドと拡散層の接触部における消費電力は、電流密度Jと電界Eで計算され、電界Eは(-Δψ/Δx)で与えられるため、Δψが一定でも、Δxが異なれば、消費電力が異なってしまう。その結果、図23に示されるような、格子温度分布の違いが現れる。
【0011】
このように、従来は、コンタクト抵抗を考慮に入れてシミュレーションを行っても、グリッド間隔に応じて格子温度に関するシミュレーション結果が異なってしまい、コンタクト抵抗部の発熱による破壊などの耐性の予測結果が異なってしまう。
【0012】
本発明は、このような点に鑑みてなされたものであり、その目的は、グリッド間隔の大小に左右されずに格子温度に関するシミュレーションを精度よく行うことが可能なシミュレーション装置およびシミュレーション方法を提供することにある。
【0013】
【課題を解決するための手段】
本発明の一態様によれば、互いに接触する金属またはシリサイドと半導体とを含むシミュレーション対象物に対してシミュレーションを行って、前記シミュレーション対象物の物理的特性を評価するシミュレーション装置において、前記金属またはシリサイドと半導体との接触部に、ρs=ρc/Δx(ρsは仮想的な遷移領域の抵抗率、ρcは前記金属またはシリサイドと半導体との接触抵抗、Δxは前記遷移領域の幅)を満たす前記遷移領域を設定する遷移領域設定部と、前記接触部の接触抵抗による消費電力Pを計算する電力計算部と、を備え、前記電力計算部は、前記接触部の接触抵抗ρcと、前記遷移領域の両端面にそれぞれ設定されるグリッド間の電位差ΔΨと、前記グリッドの空間範囲が接する面積Sと、前記グリッドの空間範囲の体積Vとに基づいて、P=SΔΨ/Vρcで表される前記消費電力Pを計算することを特徴とするシミュレーション装置が提供される。
【0014】
また、本発明の一態様によれば、互いに接触する金属またはシリサイドと半導体とを含むシミュレーション対象物に対してシミュレーションを行って、前記シミュレーション対象物の物理的特性を評価するシミュレーション方法において、前記金属またはシリサイドと半導体との接触部に、ρs=ρc/Δx(ρsは仮想的な遷移領域の抵抗率、ρcは前記金属またはシリサイドと半導体との接触抵抗、Δxは前記遷移領域の幅)を満たす前記遷移領域をコンピュータの計算部にて設定するステップと、前記接触部の接触抵抗による消費電力Pを前記計算部にて計算するステップと、を備え、前記計算部は、前記接触部の接触抵抗ρcと、前記遷移領域の両端面にそれぞれ設定されるグリッド間の電位差ΔΨと、前記グリッドの空間範囲が接する面積Sと、前記グリッドの空間範囲の体積Vとに基づいて、P=SΔΨ/Vρcで表される前記消費電力Pを計算することを特徴とするシミュレーション方法が提供される。
【0015】
【発明の実施の形態】
以下、本発明に係るシミュレーション装置およびシミュレーション方法について、図面を参照しながら具体的に説明する。
【0016】
以下では、シミュレーション対象物の一例として、図1に示すように、ソース拡散層1の上面に形成されるソースシリサイド2と、ドレイン拡散層3の上面に形成されるドレインシリサイド4とを備えたMOSFETのシミュレーションを行う場合について主に説明するが、本発明が対象とするシミュレーション対象物はMOSFETに限定されず、互いに接触する二つの物質を含む各種のシミュレーション対象物が対象になる。ただし、pn接合部については本発明の適用外である。
【0017】
本実施形態では、図1のMOSFETの半導体と金属の接触部、より具体的には、ソース拡散層1とソースシリサイド2の接触部と、ドレイン拡散層3とドレインシリサイド4の接触部とにそれぞれ、図2に示すように、シミュレーション用の仮想的な遷移領域5を設定する。遷移領域5の両端面にはグリッド6が設けられ、グリッド間の幅、すなわち遷移領域5の幅をΔxとする。
【0018】
まず、本実施形態の原理を簡単に説明する。図3は、長さ0.1μmの半導体の両端にシリサイドを配置し、左端シリサイド4aを0Vに設定し、右端シリサイド4bに1Vを印加した例を示している。図4は図3のポテンシャル図である。なお、半導体のドナー不純物濃度は例えば1020cm-3とする。
【0019】
図3及び図4の半導体中に黒丸で概念的に図示したように、電子は左端のシリサイドから量子力学的トンネルにより半導体中に注入される。このとき、半導体が得るエネルギーは、図4に示したΔΨである。このエネルギーは、フォノン散乱によって格子系に遷移し、格子温度が上昇して接触部付近が発熱した状態になる。
【0020】
図5は本実施形態の原理を説明するためのフローチャートである。本実施形態では、半導体と金属(シリサイド)との間に仮想的な遷移領域5を設定し、熱伝導率κを特性長LDで割って、コンタクト熱伝導率κcを規定する(ステップS1)。
【0021】
ここで、特性長LDとは、接触部付近に生じる空乏層幅、または空乏層幅に比例した値である。また、コンタクト熱伝導率κcとは、異なる物質間(本実施形態では、半導体と金属間)の接触部の熱伝導率である。
【0022】
次に、遷移領域5の接触抵抗による電位差ΔΨをエネルギー緩和時間τwで割り、コンタクト電力Pcを規定する(ステップS2)。ここで、エネルギー緩和時間τwとは、キャリアのエネルギーが散乱により失われる平均時間である。また、コンタクト電力Pcとは、異なる物質間(本実施形態では、半導体と金属間)の接触抵抗による消費電力である。
【0023】
次に、遷移領域5の幅すなわちグリッド間隔Δxをコンタクト熱伝導率κcに乗じて遷移領域5の熱伝導率κ'を計算するとともに、コンタクト電力Pcをグリッド間隔Δxで割って、遷移領域5の接触抵抗による消費電力P'を計算する(ステップS3)。
【0024】
次に、計算した熱伝導率κ'と消費電力P'を用いて、(1)式及び(2)式に示す熱伝導方程式を解く(ステップS4)。
【数1】
ここで、CLは熱容量、TLは格子温度、tは時間である。
【0025】
以下、本発明に係るシミュレーション装置の一実施形態について詳細に説明する。
【0026】
図6は本発明に係るシミュレーション装置の一実施形態の概略構成を示すブロック図である。図6のシミュレーション装置は、入力部11と、準備部12と、計算部13と、出力部14とを備えている。
【0027】
入力部11は、ユーザから指示されたデバイス構造、不純物分布及び電圧印加条件などの情報を取り込む。
【0028】
準備部12は、シミュレーション対象物(例えば、MOSFET)上にグリッドを設定する処理と、各グリッドに誘電率、仕事関数及び固定電荷密度などのバイアス条件により変化しない物理量を割り当てる処理とを行う。
【0029】
計算部13は、後に詳述するように、熱伝導方程式を含む支配方程式を解いてシミュレーション対象物の物理的特性を評価する。出力部14は、計算部13による計算結果を画像や数字等の形式で出力する。
【0030】
図7は計算部13の処理手順の一例を示す概略的なフローチャートである。まず、各種の物理量の初期値を設定する(ステップS11)。より具体的には、電子や正孔のキャリア濃度に関しては、電荷中性条件と質量保存則に基づいて決定する。電位に関しては、キャリア濃度とボルツマン統計から擬フェルミレベルとして電位を与えたり、仕事関数に基づいて電位を与える。格子温度、電子温度及び正孔温度などは、周囲温度を初期値とする。
【0031】
次に、シミュレーション対象であるMOSFETの各端子に印加すべきバイアス電圧を設定する(ステップS12)。バイアス電圧の与え方に関するスケジュールは、入力部11にてユーザが入力したバイアス条件に基づいて予め設定される。
【0032】
次に、熱伝導方程式を含む支配方程式を解き、各種の物理量の分布を計算する(ステップS13)。このステップS13の処理については後で詳述する。
【0033】
次に、すべてのバイアス条件についてステップS13の計算処理が終了したか否かを判定する(ステップS14)。まだ終了していないバイアス条件があれば、新たなバイアス条件を設定してステップS12以降の処理を繰り返す。すべてのバイアス条件についてステップS13の計算処理が終了すると、計算部13は計算結果を出力部14に送る。
【0034】
図8は図7のステップS13の処理手順を詳しく説明する詳細フローチャートである。まず、シミュレーション対象であるMOSFETをグリッドで分割した状態で、各グリッド間のブランチごとに移動度を計算する(ステップS21)。次に、各グリッド間のブランチごとに熱伝導率を計算する(ステップS22)。次に、グリッドごとに電力を計算する(ステップS23)。次に、グリッドごとに衝突イオン化率を計算する(ステップS24)。
【0035】
以上のステップS21〜S24は、従来のデバイスシミュレーションでも行われる処理であり、これらの処理結果は、上述した熱伝導方程式を解く際に用いられる。
【0036】
次に、キャリアのエネルギーが散乱により失われる平均時間を表すエネルギー緩和時間を計算する(ステップS25)。図9はステップS25の処理の詳細フローチャートである。まず、グリッド上の所定の物理量を参照する(ステップS41)。ここで、所定の物理量とは、例えば、不純物濃度、キャリア濃度、キャリアエネルギー及び電界などである。
【0037】
次に、参照した物理量の関数として、エネルギー緩和時間を計算する(ステップS42)。次に、グリッド上でエネルギー緩和時間を保存する(ステップS43)。以上のステップS41〜S43の処理は、シミュレーション対象であるMOSFET上に設定されたすべてのグリッドに対して行われる。
【0038】
図8のステップS25の処理が終了すると、次に、遷移領域5内のグリッド間のブランチごとに、キャリアがエネルギーを失うまでの距離を表す特性長を計算する(ステップS26)。ここで、特性長とは、より具体的には、例えば、電極と半導体との間に形成されるショットキーバリアによる空乏層幅である。
【0039】
図10はステップS26の処理の詳細フローチャートである。まず、MOSFETに設定されたグリッド間のブランチが遷移領域5を挟むか否かを判定する(ステップS51)。遷移領域5を挟まなければ処理を終了し、挟んでいれば、このブランチ上の特性長を計算する(ステップS52)。次に、計算した特性長をブランチに対応づけて保存する(ステップS53)。以上のステップS51〜S53の処理は、シミュレーション対象であるMOSFET上に設定されたすべてのグリッドに対して行われる。
【0040】
図8のステップS26の処理が終了すると、次に、遷移領域5内のグリッド間のブランチごとに抵抗率を計算する(ステップS27)。図11は図8のステップS27の処理の詳細フローチャートである。まず、グリッド間のブランチが遷移領域5を挟むか否かを判定する(ステップS61)。遷移領域5を挟まなければ処理を終了し、挟んでいれば、遷移領域5の幅Δxと接触抵抗ρcを参照する(ステップS62)。次に、(3)式に基づいて遷移領域5の抵抗率ρsを計算する(ステップS63)。
ρs=ρc/Δx …(3)
次に、(4)式に基づいて移動度μを計算する(ステップS64)。
μ=(1/q)Nρs …(4)
ここで、qは単位素電荷、Nは不純物濃度またはキャリア濃度である。
【0041】
次に、計算した移動度μをブランチに対応づけて保存する(ステップS65)。
【0042】
以上のステップS61〜S65の処理は、シミュレーション対象であるMOSFET上に設定されたすべてのグリッドに対して行われる。
【0043】
図8のステップS27の処理が終了すると、次に、遷移領域5の熱伝導率を計算する(ステップS28)。図12は図8のステップS28の処理の詳細フローチャートである。まず、グリッド間のブランチが遷移領域5を挟むか否かを判定する(ステップS71)。挟まなければ処理を終了し、挟んでいれば、遷移領域5の幅Δx、エネルギー緩和時間および特性長LDを参照する(ステップS72)。次に、(5)式に基づいて遷移領域5のコンタクト熱伝導率κcを計算する(ステップS73)。
κc=κL/LD …(5)
【0044】
次に、(6)式に基づいて遷移領域5の熱伝導率κ'を計算する(ステップS74)。
κ'=κcΔx …(6)
【0045】
次に、計算した熱伝導率κ'をブランチに対応づけて保存する(ステップS75)。
【0046】
以上のステップS71〜S75の処理は、シミュレーション対象であるMOSFET上に設定されたすべてのグリッドに対して行われる。
【0047】
図8のステップS28の処理が終了すると、次に、遷移領域5の電力を計算する(ステップS29)。図13は図8のステップS29の処理の詳細フローチャートである。まず、グリッド間のブランチが遷移領域5を挟むか否かを判定する(ステップS81)。挟まなければ処理を終了し、挟んでいれば、遷移領域5の幅Δx、エネルギー緩和時間および特性長LDを参照する(ステップS82)。次に、遷移領域5の電位差ΔΨを計算する(ステップS83)。次に、(7)式に基づいて遷移領域5のコンタクト電力Pcを計算する(ステップS84)。
Pc=qΔΨ/LD×τw …(7)
【0048】
ここで、コンタクト電力とは、異なる物質間(本実施形態の場合、ソース拡散層1とソースシリサイド2の接触部、あるいはドレイン拡散層3とドレインシリサイド4の接触部)の接触抵抗による消費電力である。
【0049】
次に、(8)式に基づいて遷移領域5の電力Pを計算する(ステップS85)。
P=Pc/Δx …(8)
次に、電力Pをグリッドに対応づけて保存する(ステップS86)。
【0050】
以上のステップS81〜S86の処理は、シミュレーション対象であるMOSFET上に設定されたすべてのグリッドに対して行われる。
【0051】
図8のステップS29の処理が終了すると、図12のステップS74で計算した遷移領域5の熱伝導率κ'と図13のステップS85で計算した遷移領域5の電力Pとを用いて、上述した(1)式及び(2)式に示す熱伝導方程式を離散化し、代数方程式に変換する(ステップS30)。
【0052】
より具体的には、以下の(9)〜(12)式を離散化及び線形化して代数行列とし、そのヤコビアンを求める。
【数2】
【0053】
ヤコビアンは、例えばポアソン方程式に関してヤコビアンを用いて行列式を記述すると、(13)式のように記述される。
【数3】
【0054】
上述した図7のステップS12におけるバイアス設定は、上記の行列式に反映される。例えば、バイアスが設定される電極の電位がΨ3であるとする。その部分の電位は修正されないので、行列式は(14)式のように記述される。
【数4】
【0055】
次に、上記の行列式の逆行列を計算し、物理量の変化量を求める(ステップS31)。解法としては、不完全LU分解などを用いて逆行列を求める間接解法を用いても良いし、ガウス消去などの直接解法を用いても良い。次に、この変化量を用いて、各種の物理量を更新する(ステップS32)。
【0056】
次に、解の変化が十分小さくなったか否かを判定する(ステップS33)。解の変化がまだ小さくなければステップS21に戻り、解の変化が小さければ図のステップS14の処理に移行する。
【0057】
図14は本実施形態により計算された抵抗体における格子温度分布図である。この図では、本実施形態による計算結果を電子差型と表示し、従来の手法による結果を内積型と表示している。図14からわかるように、本実施形態によれば、従来の手法に比べて、格子温度のグリッド間隔依存性が大幅に低減されている。
【0058】
図15はnMOSFETの内部における最大温度の時間変化を示す図である。この図でも、本実施形態による計算結果を電子差型と表示し、従来の手法による結果を内積型と表示している。図15からわかるように、本実施形態によれば、遷移領域5の幅、すなわちグリッド間隔に依存しない温度変化を得ることができる。
【0059】
このように、第1の実施形態では、半導体と金属との接触部に仮想的な遷移領域5を設定し、遷移領域5内の熱伝導率と遷移領域5内の接触抵抗による消費電力とを計算し、これら計算結果を用いて熱伝導方程式を解くため、遷移領域5の両端面に設定されるグリッド間隔が変化しても格子温度が変化しなくなる。したがって、半導体デバイスの熱に対する耐性を高精度に予測することができる。
【0060】
(第2の実施形態)
第2の実施形態は、図8のステップS29の電力計算処理の処理手順が第1の実施形態と異なるものである。それ以外の処理は第1の実施形態と同様のため、以下では相違点を中心に説明する。
【0061】
第2の実施形態では、図16に概念図を示すように、金属(シリサイド)と半導体との接触抵抗ρcと、金属と半導体との間に仮想的に設定される遷移領域5の接触抵抗ρcによる電位差ΔΨを用いて、(15)式により電力Pを計算する。
P=SΔΨ/Vρc …(15)
【0062】
ここで、Sは遷移領域5を形成するグリッドの空間範囲が接する面積、Vは遷移領域5を形成するグリッドの空間範囲の体積である。接触抵抗ρcは、実測値、ショットキー接合のシミュレーション結果、または解析モデルの計算結果を利用する。ここで、ショットキー接合のシミュレーション結果とは、異なる二つの物質間の障壁を量子力学的にトンネルするキャリアの挙動を計算し、その結果得られた電流電圧特性から接触抵抗を計算するものである。また、解析モデルの計算結果とは、ショットキー接合のシミュレーションを簡単化し、解析的に接触抵抗を求めるものである。
【0063】
図17は第2の実施形態における図8のステップS29の処理手順を示す詳細フローチャートである。まず、グリッド間のブランチが遷移領域5を挟むか否かを判定する(ステップS91)。挟まなければ処理を終了し、挟んでいれば、接触抵抗を参照する(ステップS92)。次に、遷移領域5の電位差ΔΨを計算する(ステップS93)。次に、(15)式に基づいて遷移領域5の接触抵抗による消費電力Pを計算する(ステップS94)。
【0064】
次に、電力Pをグリッドに対応づけて保存する(ステップS95)。
【0065】
以上のステップS91〜S95の処理は、シミュレーション対象であるMOSFET上に設定されたすべてのグリッドに対して行われる。
【0066】
このように、第2の実施形態では、上述した(15)式に基づいて消費電力を計算するため、第1の実施形態よりも簡易に消費電力を計算できる。
【0067】
図18は上述した第1及び第2の実施形態により計算された消費電力とモンテカルロ法により計算された電子エネルギーの散乱率との比較結果を示す図である。モンテカルロ法は、個々の電子や正孔の速度、エネルギー等の物理量とその変化を高精度に計算することができる。図18からわかるように、第1及び第2の実施形態によれば、モンテカルロ法の結果を概ね再現できることがわかる。
【0068】
【発明の効果】
以上詳細に説明したように、本発明によれば、互いに接触する二つの物質の接触部に仮想的な遷移領域を設定し、遷移領域内の熱伝導率と遷移領域内の接触抵抗による消費電力とを計算し、これら計算結果を用いて熱伝導方程式を解くため、遷移領域の両端面に設定されるグリッド間隔が変化しても格子温度が変化しなくなる。したがって、半導体デバイスの熱に対する耐性を高精度に予測することができる。
【図面の簡単な説明】
【図1】シミュレーション対象物の一例を示すMOSFETの断面図。
【図2】シミュレーション用の仮想的な遷移領域を説明する図。
【図3】半導体の両端にシリサイドを配置したシミュレーション対象物の一例を示す図。
【図4】図3のポテンシャル図。
【図5】本実施形態の原理を説明するためのフローチャート。
【図6】本発明に係るシミュレーション装置の一実施形態の概略構成を示すブロック図。
【図7】計算部の処理手順の一例を示す概略的なフローチャート。
【図8】図7のステップS13の処理手順を詳しく説明する詳細フローチャート。
【図9】ステップS25の処理の詳細フローチャート。
【図10】ステップS26の処理の詳細フローチャート。
【図11】ステップS27の処理の詳細フローチャート。
【図12】ステップS28の処理の詳細フローチャート。
【図13】ステップS29の処理の詳細フローチャート。
【図14】本実施形態により計算された抵抗体における格子温度分布図。
【図15】 nMOSFETの内部における最大温度の時間変化を示す図。
【図16】第2の実施形態の概念図。
【図17】第2の実施形態における図8のステップS29の処理手順を示す詳細フローチャート。
【図18】第1及び第2の実施形態により計算された消費電力とモンテカルロ法により計算された電子エネルギーの散乱率との比較結果を示す図。
【図19】コンタクト抵抗を考慮に入れる最も単純な従来の手法を説明する図。
【図20】他の従来の手法を説明する図。
【図21】図20の手法によるシミュレーションによる電流特性を示す図。
【図22】図20の手法によるシミュレーションによる電圧特性を示す図。
【図23】 MOSFETの基板表面部における格子温度分布を示す図。
【符号の説明】
1 ソース拡散層
2 ソースシリサイド
3 ドレイン拡散層
4 ドレインシリサイド
5 遷移領域
11 入力部
12 準備部
13 計算部
14 出力部
Claims (2)
- 互いに接触する金属またはシリサイドと半導体とを含むシミュレーション対象物に対してシミュレーションを行って、前記シミュレーション対象物の物理的特性を評価するシミュレーション装置において、
前記金属またはシリサイドと半導体との接触部に、ρs=ρc/Δx(ρsは仮想的な遷移領域の抵抗率、ρcは前記金属またはシリサイドと半導体との接触抵抗、Δxは前記遷移領域の幅)を満たす前記遷移領域を設定する遷移領域設定部と、
前記接触部の接触抵抗による消費電力Pを計算する電力計算部と、を備え、
前記電力計算部は、前記接触部の接触抵抗ρcと、前記遷移領域の両端面にそれぞれ設定されるグリッド間の電位差ΔΨと、前記グリッドの空間範囲が接する面積Sと、前記グリッドの空間範囲の体積Vとに基づいて、P=SΔΨ/Vρcで表される前記消費電力Pを計算することを特徴とするシミュレーション装置。 - 互いに接触する金属またはシリサイドと半導体とを含むシミュレーション対象物に対してシミュレーションを行って、前記シミュレーション対象物の物理的特性を評価するシミュレーション方法において、
前記金属またはシリサイドと半導体との接触部に、ρs=ρc/Δx(ρsは仮想的な遷移領域の抵抗率、ρcは前記金属またはシリサイドと半導体との接触抵抗、Δxは前記遷移領域の幅)を満たす前記遷移領域をコンピュータの計算部にて設定するステップと、
前記接触部の接触抵抗による消費電力Pを前記計算部にて計算するステップと、を備え、
前記計算部は、前記接触部の接触抵抗ρcと、前記遷移領域の両端面にそれぞれ設定されるグリッド間の電位差ΔΨと、前記グリッドの空間範囲が接する面積Sと、前記グリッドの空間範囲の体積Vとに基づいて、P=SΔΨ/Vρcで表される前記消費電力Pを計算することを特徴とするシミュレーション方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002054673A JP3877611B2 (ja) | 2002-02-28 | 2002-02-28 | シミュレーション装置およびシミュレーション方法 |
US10/375,354 US7124378B2 (en) | 2002-02-28 | 2003-02-28 | Material estimation apparatus, material estimation program and method of estimating materials |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002054673A JP3877611B2 (ja) | 2002-02-28 | 2002-02-28 | シミュレーション装置およびシミュレーション方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003256492A JP2003256492A (ja) | 2003-09-12 |
JP3877611B2 true JP3877611B2 (ja) | 2007-02-07 |
Family
ID=27750978
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002054673A Expired - Fee Related JP3877611B2 (ja) | 2002-02-28 | 2002-02-28 | シミュレーション装置およびシミュレーション方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7124378B2 (ja) |
JP (1) | JP3877611B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7178125B1 (en) * | 2004-07-07 | 2007-02-13 | Optimal Corporation | Method for modeling triangle meshed interconnect structures using an electrically equivalent three rectangle combination for each triangle in the triangle mesh |
JP4997710B2 (ja) | 2005-03-25 | 2012-08-08 | 富士通セミコンダクター株式会社 | Lsiのセルのライブラリデータ生成方法 |
JP5292936B2 (ja) * | 2008-06-17 | 2013-09-18 | 日本電気株式会社 | 半導体素子特性シミュレーション装置、シミュレーション方法およびプログラム |
US8483997B2 (en) * | 2008-06-26 | 2013-07-09 | Qualcomm Incorporated | Predictive modeling of contact and via modules for advanced on-chip interconnect technology |
US8429577B2 (en) * | 2008-06-26 | 2013-04-23 | Qualcomm Incorporated | Predictive modeling of interconnect modules for advanced on-chip interconnect technology |
US8701066B1 (en) * | 2012-06-28 | 2014-04-15 | Cadence Design Systens, Inc. | Extracting capacitance and resistance from FinFET devices |
-
2002
- 2002-02-28 JP JP2002054673A patent/JP3877611B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-28 US US10/375,354 patent/US7124378B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7124378B2 (en) | 2006-10-17 |
JP2003256492A (ja) | 2003-09-12 |
US20030163793A1 (en) | 2003-08-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060428 |
|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061024 |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 4 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111110 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121110 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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