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Description
【０００１】
【発明の属する技術分野】
本発明は、画素毎にＴＦＴ（薄膜トランジスタ）とＥＬ素子を配置した、アクティブマトリクス型ＥＬ表示装置に関する。特に、ＥＬ素子に流れる電流をアナログ的に変化させて階調を表現するアナログ階調方式のアクティブマトリクス型ＥＬ表示装置に関する。
【０００２】
なお、本明細書において、ＥＬ素子とは、一重項状態からの発光（蛍光）をおこなうものと、三重項状態からの発光（燐光）をおこなうものの両方を含むものとする。
【０００３】
【従来の技術】
近年、情報通信の活発化により、情報通信機器の需要が高まっている。ここで、これらの情報通信機器には、画像を表示するための表示装置が欠かせない。表示装置としては、自発光素子であるＥＬ素子を用いたＥＬ表示装置が注目されている。
【０００４】
ここで、表示部の大型化及び高精細化に伴い、画素毎にＴＦＴを配置したアクティブマトリクス型の表示装置が主流となりつつある。
【０００５】
図４にアクティブマトリクス型ＥＬ表示装置のブロック図を示す。画素部４０１の周りに、ソース信号線駆動回路４０２、ゲート信号線駆動回路４０３が配置されている。ソース信号線駆動回路４０２から出力される信号は、ソース信号線Ｓ１〜Ｓｘに入力され、各画素に伝達される。また、ゲート信号線駆動回路４０３から出力される信号は、ゲート信号線Ｇ１〜Ｇｙに入力され、各画素に伝達される。ソース信号線に平行に電源供給線（電源線）Ｖ１〜Ｖｘが配置され各画素に電流を供給する。
【０００６】
ここで、表示装置を小型化し、また作製上のコストも低減するために、画素部及び駆動回路部（ソース信号線駆動回路及びゲート信号線駆動回路）を１つの基板上に作製する試みがなされている。この際、多結晶半導体層を用いて、画素部及び駆動回路部のＴＦＴを作製する。
【０００７】
図４のアクティブマトリクス型ＥＬ表示装置の画素の構造についての例を図５に示す。
【０００８】
スイッチング用ＴＦＴ５０４のゲート電極はゲート信号線Ｇ１〜Ｇｙのうちの１本Ｇに接続され、ソース領域もしくはドレイン領域の一方は、ソース信号線Ｓ１〜Ｓｘのうちの１本Ｓに接続され、もう一方はコンデンサ５０５の一方の電極及びＥＬ駆動用ＴＦＴ５０６のゲート電極に接続されている。コンデンサ５０５の電極でスイッチング用ＴＦＴ５０４と接続されていない側は、電源供給線Ｖ１〜Ｖｘのうちの１本Ｖに接続されている。ＥＬ駆動用ＴＦＴ５０６のソース領域もしくはドレイン領域の一方は、電源供給線Ｖに接続されており、もう一方はＥＬ素子５０７に接続されている。
【０００９】
ゲート信号線Ｇが選択された画素において、ソース信号線Ｓの信号電位は導通状態になったスイッチング用ＴＦＴ５０４を介して、コンデンサ５０５の一方の電極に入力される。このコンデンサ５０５の電極間の電圧がＥＬ駆動用ＴＦＴ５０６のゲート電極に印加される。この印加電圧に応じてＥＬ駆動用ＴＦＴ５０６を介して電源供給線ＶからＥＬ素子５０７に電流が流れ、ＥＬ素子５０７は発光する。
【００１０】
ここで、ＥＬ素子５０７の発光輝度は、ＥＬ素子５０７を流れる電流にほぼ正比例する。そこで、ＥＬ素子５０７に流れる電流を変化させることによって階調を表現することができる。
【００１１】
図５に示した表示装置では、ＥＬ素子５０７に流れる電流は、ＥＬ駆動用ＴＦＴ５０６を介して電源供給線Ｖより入力される。ここで一般にＴＦＴのドレイン・ソース間電圧ＶDSと、そのドレイン電流ＩDとは、図８に示した様な関係を持っている。
【００１２】
図８には、異なるゲート電圧ＶGSに対応する複数のグラフを示している。ゲート電圧ＶGSとＥＬ駆動用ＴＦＴ５０６の閾値電圧Ｖthの差の絶対値｜ＶGS―Ｖth｜が大きくなるほど、言い換えればゲート電圧ＶGSの絶対値｜ＶGS｜が大きくなるほど、ドレイン電流ＩDは大きくなる。
【００１３】
ゲート電圧ＶGSとＥＬ駆動用ＴＦＴ５０６の閾値電圧Ｖthの差の絶対値｜ＶGS―Ｖth｜が、ドレイン・ソース間電圧ＶDSの絶対値｜ＶDS｜よりも大きい場合は、ＴＦＴは線型領域で動作し、ドレイン・ソース間電圧ＶDSの絶対値｜ＶDS｜以下の場合は、飽和領域で動作する。
【００１４】
ＥＬ駆動用ＴＦＴ５０６は、一般にドレイン・ソース間電圧ＶDSの絶対値｜ＶDS｜が、ゲート電圧ＶGSとＥＬ駆動用ＴＦＴ５００６の閾値電圧Ｖthの差の絶対値｜ＶGS―Ｖth｜以上の、飽和領域で動作している。
【００１５】
飽和領域では、次の式１で示す様に、ＴＦＴのドレイン電流ＩDは、ゲート電圧ＶGSの２乗に比例する。
【００１６】
【式１】
ここで、Ｖthは閾値電圧である。μ0は実効移動度、Ｃ0はゲート絶縁膜の単位面積あたりの静電容量、Ｗはゲート幅、Ｌはゲート長である。
【００１８】
この式に従って、ＥＬ素子５０７に入力したい電流の平方根に比例したゲート電圧がＴＦＴに印加されるように、ソース信号線Ｓに入力する電位を変化させることによって、所定の輝度でＥＬ素子５０７を発光させる。
【００１９】
【発明が解決しようとする課題】
画像表示する際、式１に従って、階調に応じた電位をソース信号線に入力する必要がある。
【００２０】
しかし、外部より、一般に入力されるビデオ信号は、表現する輝度に対して線型に変化するアナログの電位である。このため、外部より入力されるビデオ信号を、そのままソース信号線に入力しても、正確に階調を表現することができない。
【００２１】
そこで、ビデオ信号を予め、外部の補正回路によってＥＬ駆動用ＴＦＴの特性に合わせて変換し、駆動信号とした後、ソース信号線駆動回路においてサンプリングし、各画素に出力して所定の階調を表現する手法がある。
【００２２】
しかし、ソース信号線駆動回路に信号を入力する前に、こうしたビデオ信号の処理が必要なため、動作を複雑化する一因となっている。また、ソース信号線駆動回路とは、別に補正回路を設ける必要があり、表示装置の小型化を妨げる原因となっている。
【００２３】
そこで、ビデオ信号を直接ソース信号線駆動回路に入力し、所定の階調を表現することを課題とする。
【００２４】
【課題を解決するための手段】
本発明では、外部より入力され、サンプリングされたビデオ信号に対して、画素部のＥＬ素子に流れる電流が線型に対応するソース信号線駆動回路を有する表示装置を提供する。
【００２５】
これによって、ビデオ信号を直接入力して、容易に所定の階調を表現することができる。
【００２６】
以下に本発明の構成を示す。
【００２７】
本発明によって、
画素毎に、ＥＬ素子と、ソース信号線と、前記ＥＬ素子を駆動する駆動ＴＦＴとを有する表示装置において、
入力したアナログ信号電圧を電流に変換する手段と、
前記電流を、前記駆動ＴＦＴと同極性のＴＦＴのゲート・ソース間電圧に変換する手段と、
前記ゲート・ソース間電圧を、ソース線信号として、前記ソース信号線に供給する手段と、
前記ソース線信号を、前記駆動ＴＦＴのゲート電極に供給し、前記駆動ＴＦＴにおいて前記ソース線信号を電流に変換し、前記ＥＬ素子を駆動する手段とを有することを特徴とする表示装置が提供される。
【００２８】
本発明によって、
画素毎にソース信号線と、ＥＬ駆動用ＴＦＴと、電源供給線と、ＥＬ素子とを有し、
前記ソース信号線の信号電圧が、前記ＥＬ駆動用ＴＦＴのゲート電極に入力され、
前記電源供給線より、前記ＥＬ駆動用ＴＦＴのソース・ドレイン間を介してＥＬ素子に電流が流れる表示装置において、
前記ＥＬ駆動用ＴＦＴと同じ極性の補正用ＴＦＴを有し、
サンプリングしたアナログ信号電圧を、線型に対応する信号電流に変換し、
前記信号電流を、前記補正用ＴＦＴのソース・ドレイン間に流すことによって、基準電位から前記補正用ＴＦＴのゲート・ソース間電圧だけ変化した駆動電圧を、ソース信号線に出力し、
前記電源供給線の電位を、前記基準電位として、前記ＥＬ駆動用ＴＦＴのゲート・ソース間電圧が、前記補正用ＴＦＴのゲート・ソース間電圧とほぼ等しくなることを特徴とする表示装置が提供される。
【００２９】
本発明によって、
画素毎にソース信号線と、ＥＬ駆動用ＴＦＴと、電源供給線と、ＥＬ素子とを有し、
前記ソース信号線の信号電圧は、前記ＥＬ駆動用ＴＦＴのゲート電極に入力され、
前記電源供給線より、前記ＥＬ駆動用ＴＦＴのソース・ドレイン間を介して前記ＥＬ素子に電流が流れる表示装置において、
信号入力線と、スイッチと、抵抗と、補正用ＴＦＴと、オペアンプとを有し、
前記補正用ＴＦＴは、前記ＥＬ駆動用ＴＦＴと同じ極性を有し、
前記抵抗は、第１の端子と第２の端子とを有し、
前記オペアンプは、非反転入力端子と反転入力端子と出力端子とを有し、
前記信号入力線は、前記スイッチを介して前記抵抗の第１の端子に接続され、
前記抵抗の第２の端子は、前記オペアンプの反転入力端子及び前記補正用ＴＦＴのソース領域もしくはドレイン領域に接続され、
前記補正用ＴＦＴのソース領域もしくはドレイン領域で、前記オペアンプの反転入力端子に接続されていない側は、前記オペアンプの出力端子及び前記ソース信号線に接続され、
前記補正用ＴＦＴのゲート電極は、前記補正用ＴＦＴのドレイン領域もしくはソース領域と接続されていることを特徴とする表示装置が提供される。
【００３０】
前記オペアンプの非反転入力端子の電位と、前記電源供給線の電位とを等しくすることを特徴とする表示装置であってもよい。
【００３１】
スイッチング用ＴＦＴを有し、
前記ソース信号線は、前記スイッチング用ＴＦＴのソース・ドレイン間を介して、前記ＥＬ駆動用ＴＦＴのゲート電極に接続されることを特徴とする表示装置であってもよい。
【００３２】
リセット用ＴＦＴを有し、
前記リセット用ＴＦＴのソース領域もしくはドレイン領域は、一方は、前記オペアンプの出力端子に接続され、もう一方は一定の電位が与えられていることを特徴とする表示装置であってもよい。
【００３３】
前記表示装置を用いることを特徴とするパーソナルコンピュータ、ビデオカメラ、ヘッドマウントディスプレイ、画像再生装置、携帯情報端末であってもよい。
【００３４】
【発明の実施の形態】
本発明の構成について、図１を用いて説明する。
【００３５】
図１において、本発明のＥＬ表示装置の画素１１５と、その画素に信号を入力するソース信号線駆動回路の一部１１８を示す。
【００３６】
ソース信号線駆動回路の一部１１８は、ダイオード１０１、抵抗１０３、オペアンプ１０４、アナログ信号入力線（信号入力線）１０７、信号線１０８、スイッチ（スイッチング素子）１０９、リセット用ＴＦＴ１１７によって構成されている。また、ダイオード１０１は、ゲート電極とドレイン電極を電気的に接続した補正用ＴＦＴ１１４によって構成されている。
【００３７】
なお、補正用ＴＦＴ１１４は、ｐチャネル型ＴＦＴとする。また、リセット用ＴＦＴ１１７は、ｐチャネル型ＴＦＴでもｎチャネル型ＴＦＴでもどちらでも良い。
【００３８】
画素は、ＥＬ駆動用ＴＦＴ１０２、電源供給線（電源線）１０５、ソース信号線１０６、ゲート信号線１１３、スイッチング用ＴＦＴ１１１、ＥＬ素子１１２及びコンデンサ１１９によって構成されている。なお、ＥＬ駆動用ＴＦＴ１０２は、ｐチャネル型ＴＦＴである。また、スイッチング用ＴＦＴ１１１は、ｐチャネル型ＴＦＴでもｎチャネル型ＴＦＴでもどちらでも良い。
【００３９】
ここでは、ＥＬ駆動用ＴＦＴ及び補正用ＴＦＴをｐチャネル型ＴＦＴとしているが、ＥＬ駆動用ＴＦＴ及び補正用ＴＦＴとしてｎチャネル型ＴＦＴを用いても良い。ただし、ＥＬ駆動用ＴＦＴ及び補正用ＴＦＴの、極性を同一とし、閾値電圧をほぼ等しくする必要がある。
【００４０】
アナログ信号入力線１０７に、信号線１０８が接続され、信号線１０８は、スイッチ１０９を介して抵抗１０３に接続されている。抵抗１０３は、オペアンプ１０４の反転入力端子１１６ｂに接続されている。オペアンプ１０４の反転入力端子１１６ｂは、補正用ＴＦＴ１１４のソース領域に接続されている。また、オペアンプ１０４の非反転入力端子１１６ａには、基準電位Ｖrefが入力される。オペアンプ１０４の出力端子は、補正用ＴＦＴ１１４のドレイン領域及びソース信号線１０６に接続されている。リセット用ＴＦＴ１１７のソース領域もしくはドレイン領域は、一方は、ソース信号線１０６に接続され、もう一方は、接地されている。
【００４１】
スイッチング用ＴＦＴ１１１のゲート電極は、ゲート信号線１１３に接続され、スイッチング用ＴＦＴ１１１のソース領域もしくはドレイン領域のどちらか一方は、ソース信号線１０６に接続され、もう一方は、ＥＬ駆動用ＴＦＴ１０２のゲート電極及びコンデンサ１１９の一方の電極に接続されている。ＥＬ駆動用ＴＦＴ１０２のソース領域は、電源供給線１０５に接続され、ドレイン領域はＥＬ素子１１２の陽極に接続されている。コンデンサのもう一方の電極は電源供給線１０５に接続されている。ＥＬ素子１１２の陰極は、基準電源線に接続されているが、ここでは基準電源線は図示していない。
【００４２】
図１に示した表示装置の駆動方法について説明する。
【００４３】
アナログ信号入力線１０７に入力されたビデオ信号の信号電圧Ｖinは、スイッチ１０９を開閉することによってサンプリングされ、信号線１０８に入力される。
【００４４】
ここで、信号電位Ｖinは基準電位Ｖref以上の値をとり、その値が大きい程、高い輝度を表す信号であるとする。
【００４５】
ここで、オペアンプ１０４の反転入力端子１１６ｂと出力端子がダイオード１０１を介して接続されているため、反転入力端子１１６ｂの電位は、非反転入力端子１１６ａと等しくなる。つまり、反転入力端子１１６ｂの電位は、基準電位Ｖrefと等しくなる。そのため、抵抗１０３間の電圧は、Ｖin−Ｖrefとなり、式２に示す電流Ｉ1が抵抗を流れる。
【００４６】
【式２】
なお、電流Ｉ1は、抵抗のアナログ信号入力線１０７に接続された側から反転入力端子１１６ｂに接続された側に向かって流れる。
【００４８】
ここで、Ｒは抵抗１０３の抵抗値である。この電流Ｉ1は、ダイオード１０１に入力される。ダイオード１０１を構成する補正用ＴＦＴ１１４のドレイン電流が電流Ｉ1に相当する。ここで、補正用ＴＦＴ１１４は、ドレイン領域とゲート電極が接続されているため、ゲート電圧とドレイン・ソース間電圧が等しい。そのため補正用ＴＦＴ１１４は、飽和領域で動作する。
【００４９】
またこのとき、補正用ＴＦＴ１１４は、ｐチャネル型ＴＦＴであるから、オペアンプ１０４の反転入力端子１１６ｂに接続されている側の電位が、オペアンプ１０４の出力端子に接続されている側の電位よりも高くなければ、導通状態にならない。
【００５０】
そのため、オペアンプ１０４の反転入力端子１１６ｂに接続された側が、ソース領域となり、オペアンプ１０４の出力端子に接続された側が、ドレイン領域になり、一方向のみに電流を流すダイオードとして用いられる。
【００５１】
飽和領域で動作するＴＦＴにおいては、先に示した式１が成立する。式１を変形し、ゲート電圧について解く。これにより、ドレイン電流がＩ1の時のゲート電圧ＶGS1を求めたものが、式３である。
【００５２】
【式３】
なお、Ｗ1は、補正用ＴＦＴ１１４のゲート幅、Ｌ1は補正用ＴＦＴ１１４のゲート長である。また、Ｖth1は、補正用ＴＦＴ１１４の閾値電圧である。
【００５４】
ただしここでは、補正用ＴＦＴ１１４は、ｐチャネル型ＴＦＴであるのでゲート電圧ＶGS1及び閾値電圧Ｖth1は、通常０以下の値となる。
【００５５】
ここで、最初、リセット用ＴＦＴ１１７が導通状態にあり、ソース信号線１０６の電位は、０Ｖであるとする。
【００５６】
その後リセット用ＴＦＴ１１７を非導通状態にすると、補正用ＴＦＴ１１４のゲート電圧とドレイン・ソース間電圧は等しいため、ソース信号線には、基準電位Ｖrefから電圧ＶGS1だけ変化した電位Ｖref＋ＶGS1が入力される。
【００５７】
ソース信号線１０６に電位Ｖref＋ＶGS1を入力する前に、リセット用ＴＦＴ１１７を導通状態にすることによって、ソース信号線１０６の電位を０Ｖにしているのは、もし仮に、ある状態でのソース信号線１０６の電位が、その次にアナログ信号入力線１０７に入力された信号電位による、オペアンプ１０４の反転入力端子１１６ｂの電位よりも高くなってしまった場合に、補正用ＴＦＴ１１４のソース領域とドレイン領域が入れ替わり、補正用ＴＦＴ１１４は、非導通状態となってオペアンプ１０４の入出力間の帰還が効かなくなってしまうのを防ぐためである。
【００５８】
なお、リセット用ＴＦＴ１１７を導通状態にすることによって、オペアンプ１０４の出力端子に与えられる電位は、０Ｖに限らない。一般に、アナログ信号入力線に入力された信号の最も高い電位に対応する、ソース信号線に出力された最も低い電位（以下、最低電位ＶSLOWと呼ぶ）以下に設定すればよい。つまり、リセット用ＴＦＴ１１７を導通状態にすることによって、オペアンプ１０４の出力端子の電位を、最低電位ＶSLOW以下に設定する。
【００５９】
ｐチャネル型ＴＦＴである補正用ＴＦＴが常に導通状態となるように、オペアンプの出力端子の電位を、最低電位ＶSLOWに設定する動作を、本明細書中では、リセット動作と呼ぶことにする。
【００６０】
リセット動作は、帰線期間（水平帰線期間）中等に行うことができる。
【００６１】
ソース信号線１０６に入力された電位Ｖref＋ＶGS1は、ゲート信号線１１３に信号が入力され、導通状態となったスイッチング用ＴＦＴ１１１を介して、コンデンサ１１９及びＥＬ駆動用ＴＦＴ１０２のゲート電極に入力される。ここで、電源供給線１０５の電位（電源電位）は、基準電位Ｖrefと同じに設定されている。よって、導通状態のＥＬ駆動用ＴＦＴ１０２のソース領域はＶrefの電位となっている。
【００６２】
このとき、ＥＬ駆動用ＴＦＴ１０２のゲート電圧ＶGS2は、補正用ＴＦＴ１１４のゲート電圧ＶGS1と等しくなる。
【００６３】
ＥＬ駆動用ＴＦＴ１０２も飽和領域で動作する場合、式１が成立するので、このときのドレイン電流Ｉ2を求めたものが式４である。
【００６４】
【式４】
ここで、Ｖth2は、ＥＬ駆動用ＴＦＴ１０２の閾値電圧とする。また、Ｗ2及びＬ2は、ＥＬ駆動用ＴＦＴ１０２のゲート幅及びゲート長である。
【００６６】
補正用ＴＦＴ１１４とＥＬ駆動用ＴＦＴ１０２の閾値電圧Ｖth1とＶth2はほぼ等しいとすると、次の式５に示すように、ＥＬ駆動用ＴＦＴ１０２のドレイン電流Ｉ2は、これら２つのＴＦＴの閾値電圧に依存しない。
【００６７】
【式５】
こうして、電流Ｉ1に線型に対応する電流Ｉ2をＥＬ素子１１２に入力することができる。
【００６９】
なお、電流Ｉ1は式２より入力電位Ｖinに比例する。上記構成のＥＬ表示装置の映像信号の信号電位ＶinとＥＬ素子の輝度の関係を示したグラフを図２に示す。横軸に映像信号の信号電位Ｖinをとり、縦軸にＥＬ素子の輝度を示した。この様に、入力電圧Ｖinに線型に対応する輝度でＥＬ素子１１２を発光させることができる。
【００７０】
図１で示した構成のＥＬ表示装置を動作させる際のタイミングチャートを図３に示す。なお、このＥＬ表示装置は、ｘ本のソース信号線Ｓ１〜Ｓｘを有し、ｘ本の電源供給線Ｖ１〜Ｖｘを有し、ｙ本のゲート信号線Ｇ１〜Ｇｙを有するものとする。
【００７１】
また、ここではスイッチング用ＴＦＴ及びリセット用ＴＦＴはｎチャネル型ＴＦＴとするが、ｐチャネル型ＴＦＴを用いる場合は、ゲート信号線Ｇ１〜Ｇｙ及びリセット用ＴＦＴのゲート電極に入力する信号の位相を逆にすれば良い。
【００７２】
はじめゲート信号線Ｇ１に信号が入力され、ゲート信号線Ｇ１に接続された全てのスイッチング用ＴＦＴが導通状態となる。このゲート信号線Ｇ１が選択されている期間を第１のライン期間Ｌ１と呼ぶことにする。第１のライン期間Ｌ１の間に、アナログ信号入力線より入力された信号が、ソース信号線Ｓ１〜Ｓｘに順に入力される。この入力された信号電位に応じた輝度でＥＬ素子は発光する。
【００７３】
全てのソース信号線Ｓ１〜Ｓｘに信号が入力され終わると、再びソース信号線Ｓ１から信号を入力するために、帰線期間Ｌｂが設けられている。この帰線期間Ｌｂの間に、リセット用ＴＦＴのゲート電極に信号Ｒｅｓが入力されて、リセット用ＴＦＴは導通状態となり、全てのソース信号線Ｓ１〜Ｓｘの電位を０Ｖにする。
【００７４】
その後、ゲート信号線Ｇ２に信号が入力されて、ゲート信号線Ｇ２に接続された全てのスイッチング用ＴＦＴが導通状態となり、第２のライン期間Ｌ２が始まる。第１のライン期間Ｌ１の場合と同様に、第２のライン期間Ｌ２の間にアナログ信号入力線より入力された信号が、ソース信号線Ｓ１〜Ｓｘに順に入力され、この入力された信号電位に応じた輝度でＥＬ素子は発光する。
【００７５】
全てのソース信号線Ｓ１〜Ｓｘに信号が入力され終わると、再びソース信号線Ｓ１から信号を入力するために、帰線期間Ｌｂが設けられている。この帰線期間Ｌｂの間に、リセット用ＴＦＴのゲート電極に信号Ｒｅｓが入力されて、リセット用ＴＦＴは導通状態となり、全てのソース信号線Ｓ１〜Ｓｘの電位を０Ｖにする。
【００７６】
同様の操作を全てのゲート信号線Ｇ１〜Ｇｙについて繰り返し、１つの画像を表示する。１つの画像を表示する期間を、１フレーム期間と呼び、上記操作によって第１のフレーム期間Ｆ１が終了する。
【００７７】
その後、再びゲート信号線Ｇ１が選択されて、第２のフレーム期間Ｆ２が始まる。
【００７８】
図１に示した本発明のＥＬ表示装置では、上記動作を繰り返して画像の表示を行う。
【００７９】
なお、図１９のように、バッファ回路１９０を、スイッチ１０９と抵抗１０３の間に設けても良い。バッファ回路１９０は、バッファ１９１とコンデンサ１９２によって構成される。
【００８０】
【実施例】
以下に、本発明の実施例について説明する。
【００８１】
（実施例１）
本実施例では、図１における補正用ＴＦＴとＥＬ駆動用ＴＦＴをｎチャネル型ＴＦＴで構成した例について、図９を用いて説明する。なお、図１と同じ部分は、同じ符号を用いて示す。
【００８２】
図９において、本発明のＥＬ表示装置の画素１１５と、その画素に信号を入力するソース信号線駆動回路の一部１１８を示す。
【００８３】
ソース信号線駆動回路１１８は、ダイオード１０１、抵抗１０３、オペアンプ１０４、アナログ信号入力線１０７、信号線１０８、スイッチ１０９、リセット用ＴＦＴ１１７によって構成されている。また、ダイオード１０１は、ゲート電極とドレイン領域を電気的に接続した補正用ＴＦＴ９１４によって構成されている。
【００８４】
なお、補正用ＴＦＴ９１４は、ｎチャネル型ＴＦＴとする。また、リセット用ＴＦＴ１１７は、ｐチャネル型ＴＦＴでもｎチャネル型ＴＦＴでもどちらでも良い。
【００８５】
画素１１５は、ＥＬ駆動用ＴＦＴ９０２、電源供給線１０５、ソース信号線１０６、スイッチング用ＴＦＴ１１１、ＥＬ素子１１２、ゲート信号線１１３及びコンデンサ１１９によって構成されている。なお、ＥＬ駆動用ＴＦＴ９０２は、ｎチャネル型ＴＦＴである。また、スイッチング用ＴＦＴ１１１は、ｐチャネル型ＴＦＴでもｎチャネル型ＴＦＴでもどちらでも良い。
【００８６】
アナログ信号入力線１０７に、信号線１０８が接続され、信号線１０８は、スイッチ１０９を介して抵抗１０３に接続されている。抵抗１０３は、オペアンプ１０４の反転入力端子１１６ｂに接続されている。オペアンプ１０４の反転入力端子１１６ｂは、補正用ＴＦＴ９１４のソース領域に接続されている。また、オペアンプ１０４の非反転入力端子１１６ａには、基準電位Ｖrefが入力される。オペアンプ１０４の出力端子は、補正用ＴＦＴ９１４のドレイン領域及びソース信号線１０６に接続されている。リセット用ＴＦＴ１１７のソース領域もしくはドレイン領域は、一方は、ソース信号線１０６に接続され、もう一方は、接地されている。
【００８７】
スイッチング用ＴＦＴ１１１のゲート電極は、ゲート信号線１１３に接続され、スイッチング用ＴＦＴ１１１のソース領域もしくはドレイン領域のどちらか一方は、ソース信号線１０６に接続され、もう一方は、ＥＬ駆動用ＴＦＴ９０２のゲート電極及びコンデンサ１１９の一方の電極に接続されている。ＥＬ駆動用ＴＦＴ９０２のソース領域は、電源供給線１０５に接続され、ドレイン領域はＥＬ素子１１２の陰極に接続されている。コンデンサのもう一方の電極は電源供給線１０５に接続されている。ＥＬ素子１１２の陽極は、基準電源線に接続されているが、ここでは基準電源線は図示していない。
【００８８】
図９に示した表示装置の駆動方法について説明する。
【００８９】
アナログ信号入力線１０７に入力された映像信号の信号電位Ｖinは、スイッチ１０９を開閉することによってサンプリングされ、信号線１０８に入力される。
【００９０】
ここで、本実施例では、信号電位Ｖinは基準電位Ｖref以下の値を持ち、その値が小さいほど、大きな輝度を表す信号であるとする。
【００９１】
ここで、オペアンプ１０４の反転入力端子１１６ｂと出力端子がダイオード１０１を介して接続されているため、反転入力端子１１６ｂの電位は、非反転入力端子１１６ａと等しくなる。つまり、反転入力端子１１６ｂの電位は、基準電位Ｖrefと等しくなる。そのため、抵抗１０３間の電圧は、Ｖref−Ｖinとなり、式６に示す電流Ｉ1が抵抗を流れる。
【００９２】
【式６】
なお、本実施例では、電流Ｉ1は、抵抗のオペアンプ１０４の反転入力端子１１６ｂに接続された側からアナログ信号入力線１０７に接続された側に向かって流れる。
【００９４】
ここで、Ｒは抵抗１０３の抵抗値である。この電流Ｉ1は、ダイオード１０１を流れる。ダイオード１０１を構成する補正用ＴＦＴ９１４のドレイン電流が電流Ｉ1に相当する。ここで、補正用ＴＦＴ９１４は、ドレイン領域とゲート電極が接続されているため、ゲート電圧とドレイン・ソース間電圧が等しい。そのため補正用ＴＦＴ９１４は、飽和領域で動作する。
【００９５】
またこのとき、補正用ＴＦＴ９１４は、ｎチャネル型ＴＦＴであるから、オペアンプ１０４の反転入力端子１１６ｂに接続されている側の電位が、オペアンプ１０４の出力端子に接続されている側の電位よりも低くなければ、導通状態にならない。
【００９６】
そのため、補正用ＴＦＴ９１４は、オペアンプ１０４の反転入力端子１１６ｂに接続された側が、ソース領域となり、オペアンプ１０４の出力端子に接続された側が、ドレイン領域になり、一方向のみに電流を流すダイオードとして用いられる。
【００９７】
飽和領域で動作するＴＦＴにおいては、先に示した式１が成立する。式１を変形し、ゲート電圧について解く。これにより、ドレイン電流がＩ1の時のゲート電圧ＶGS1を求めたものが、式７である。
【００９８】
【式７】
なお、Ｗ1は、補正用ＴＦＴ９１４のゲート幅、Ｌ1は補正用ＴＦＴ９１４のゲート長である。また、Ｖth1は、補正用ＴＦＴ９１４の閾値電圧である。
【０１００】
ここで、最初、リセット用ＴＦＴ１１７が導通状態にあり、ソース信号線１０６の電位は、０Ｖであるとする。
【０１０１】
その後リセット用ＴＦＴ１１７を非導通状態にすると、補正用ＴＦＴ９１４のゲート電圧とドレイン・ソース間電圧は等しいため、ソース信号線１０６には、基準電位Ｖrefより電圧ＶGS1だけ変化した電位Ｖref＋ＶGS1が入力される。
【０１０２】
ソース信号線１０６に電位Ｖref＋ＶGS1を入力する前に、リセット用ＴＦＴ１１７によって、ソース信号線１０６の電位を０Ｖにしているのは、もし仮に、ある状態でのソース信号線１０６の電位が、その次に入力された信号電位によって変化した、オペアンプ１０４の反転入力端子１１６ｂの電位よりも低くなってしまった場合に、補正用ＴＦＴ９１４のソース領域とドレイン領域が入れ替わり、補正用ＴＦＴ９１４は、非導通状態となってオペアンプ１０４の入出力間の帰還が効かなくなってしまうのを防ぐためである。この操作は、帰線期間（水平帰線期間）中におこなえばよい。
【０１０３】
なお、リセット用ＴＦＴ１１７を導通状態にすることによって、オペアンプ１０４の出力端子に与えられる電位は、０Ｖに限らない。一般に、アナログ信号入力線に入力された信号の最も低い電位に対応する、ソース信号線に出力された最も高い電位（以下、最高電位ＶSHiと呼ぶ）以上に設定すればよい。つまり、リセット用ＴＦＴ１１７を導通状態にすることによって、オペアンプ１０４の出力端子の電位を、最高電位ＶSHi以上に設定する。
【０１０４】
ｎチャネル型ＴＦＴである補正用ＴＦＴが常に導通状態となるように、オペアンプの出力端子の電位を、高い電位に設定する動作を、リセット動作と呼ぶことにする。
【０１０５】
ソース信号線１０６に入力された電位Ｖref＋ＶGS1は、ゲート信号線１１３に信号が入力され、導通状態となったスイッチング用ＴＦＴ１１１を介して、コンデンサ１１９及びＥＬ駆動用ＴＦＴ９０２のゲート電極に入力される。ここで、電源供給線１０５の電位（電源電位）は、基準電位Ｖrefと同じに設定されている。よって、導通状態のＥＬ駆動用ＴＦＴ９０２のソース領域はＶrefの電位となっている。
【０１０６】
このとき、ＥＬ駆動用ＴＦＴ９０２のゲート電圧ＶGS2は、補正用ＴＦＴ９１４のゲート電圧ＶGS1と等しくなる。ＥＬ駆動用ＴＦＴ９０２も飽和領域で動作する場合、式１が成立するので、このときのドレイン電流Ｉ2を求めたものが式８である。
【０１０７】
【式８】
ここで、Ｖth2は、ＥＬ駆動用ＴＦＴ９０２の閾値電圧とする。また、Ｗ2及びＬ2は、ＥＬ駆動用ＴＦＴ９０２のゲート幅及びゲート長である。
【０１０９】
補正用ＴＦＴ９１４とＥＬ駆動用ＴＦＴ９０２の閾値電圧Ｖth1とＶth2がほぼ等しいとすると、次の式９に示すように、ＥＬ駆動用ＴＦＴ９０２のドレイン電流Ｉ2は、これら２つのＴＦＴの閾値電圧に依存しない。
【０１１０】
【式９】
こうして、電流Ｉ1に線型に対応する電流Ｉ2をＥＬ素子１１２に入力することができる。
【０１１２】
なお、電流Ｉ1は式６より入力電位Ｖinに比例する。こうして、入力電位Ｖinに線型に対応する輝度でＥＬ素子１１２を発光させることができる。
【０１１３】
図９で示した構成のＥＬ表示装置を動作させる際のタイミングチャートを図１０に示す。なお、このＥＬ表示装置は、ｘ本のソース信号線Ｓ１〜Ｓｘを有し、ｘ本の電源供給線Ｖ１〜Ｖｘを有し、ｙ本のゲート信号線Ｇ１〜Ｇｙを有するものとする。
【０１１４】
また、ここではスイッチング用ＴＦＴ１１１及びリセット用ＴＦＴ１１７はｎチャネル型ＴＦＴとするが、ｐチャネル型ＴＦＴを用いる場合は、ゲート信号線Ｇ１〜Ｇｙ及びリセット用ＴＦＴ１１７のゲート電極に入力する信号の位相を逆にすれば良い。
【０１１５】
はじめゲート信号線Ｇ１に信号が入力され、ゲート信号線Ｇ１に接続された全てのスイッチング用ＴＦＴ１１１が導通状態となる。このゲート信号線Ｇ１が選択されている期間を第１のライン期間Ｌ１と呼ぶことにする。第１のライン期間Ｌ１の間に、アナログ信号入力線１０７より入力された信号が、ソース信号線Ｓ１〜Ｓｘに順に入力される。この入力された信号電位に応じた輝度でＥＬ素子１１２は発光する。
【０１１６】
全てのソース信号線Ｓ１〜Ｓｘに信号が入力され終わると、再びソース信号線Ｓ１から信号を入力するために、帰線期間Ｌｂが設けられている。この帰線期間Ｌｂの間に、リセット用ＴＦＴ１１７のゲート電極に信号Ｒｅｓが入力されて、リセット用ＴＦＴ１１７は導通状態となり、全てのソース信号線Ｓ１〜Ｓｘの電位を０Ｖにする。
【０１１７】
その後、ゲート信号線Ｇ２に信号が入力されて、ゲート信号線Ｇ２に接続された全てのスイッチング用ＴＦＴ１１１が導通状態となり、第２のライン期間Ｌ２が始まる。第１のライン期間Ｌ１の場合と同様に、第２のライン期間Ｌ２の間にアナログ信号入力線１０７より入力された信号が、ソース信号線Ｓ１〜Ｓｘに順に入力され、この入力された信号電位に応じた輝度でＥＬ素子１１２は発光する。
【０１１８】
全てのソース信号線Ｓ１〜Ｓｘに信号が入力され終わると、再びソース信号線Ｓ１から信号を入力するために、帰線期間Ｌｂが設けられている。この帰線期間Ｌｂの間に、リセット用ＴＦＴのゲート電極に信号Ｒｅｓが入力されて、リセット用ＴＦＴは導通状態となり、全てのソース信号線Ｓ１〜Ｓｘの電位を０Ｖにする。
【０１１９】
同様の操作を全てのゲート信号線Ｇ１〜Ｇｙ全てについて繰り返し、１つの画像を表示する。１つの画像を表示する期間を、１フレーム期間と呼び、上記操作によって第１のフレーム期間Ｆ１が終了する。
【０１２０】
その後、再びゲート信号線Ｇ１が選択されて、第２のフレーム期間Ｆ２が始まる。
【０１２１】
図１に示した本発明のＥＬ表示装置では、上記動作を繰り返して画像の表示を行う。
【０１２２】
（実施例２）
本実施例では、図１とは異なった構成の駆動回路について説明する。
【０１２３】
本実施例の構成の駆動回路を図６に示す。なお、図１と同じ部分は同じ符号を用いて示し、説明は省略する。図６においては、図１と異なり、リセット用ＴＦＴ１１７が配置されていない。
【０１２４】
そのため、信号を入力する以前に、ソース信号線１０６の電位を、次に入力されるビデオ信号によるオペアンプ１０４の反転入力端子１１６ｂの電位より小さくしておく動作を別の手法で行う。この、信号を入力する以前に、ソース信号線１０６の電位を、次に入力されるビデオ信号によるオペアンプ１０４の反転入力端子１１６ｂの電位より小さくしておく動作を行う期間を、リセット期間と呼ぶことにする。
【０１２５】
図６において、オペアンプ１０４の非反転入力端子１０６ａに入力される電位Ｖ+は、ビデオ信号をサンプリングする間は、基準電位Ｖrefに保たれる。一方、リセット期間において、電位ＶLowに下げられる。ここで、電位ＶLowは、外部より入力されるビデオ信号によってオペアンプ１０４の反転入力端子１１６ｂがどのような電位となってもその電位より低い値に設定する。
【０１２６】
そのため、電位ＶLowは、基準電位Ｖref以下の電位に設定される。
【０１２７】
リセット期間において、オペアンプ１０４の非反転入力端子１０６ａは、電位ＶLowになる。
【０１２８】
反転入力端子１０６ｂの電位より非反転入力端子１０６ａの電位が小さくなるため、オペアンプ１０４は、低電源電位を出力する。こうして、オペアンプの出力端子は、十分に低い電位に保たれる。
【０１２９】
こうして、ソース信号線１０６の電位はＶLow以下となる。
【０１３０】
このリセット期間の後、オペアンプ１０４の非反転入力端子１１６ａの電位を再びＶrefに戻して、ビデオ信号を取り込めば、オペアンプ１０４の反転入力端子１１６ｂの電位は、常に電位ＶLowよりも高いので、ダイオード１０１は、導通状態のまま動作し、オペアアンプ１０４は入出力間の帰還がかかって、非反転入力端子１１６ａと反転入力端子１１６ｂの電位が等しくなるように動作する。
【０１３１】
このリセット期間は、帰線期間（水平帰線期間）中に設定すればよい。
【０１３２】
その他の動作については、発明の実施の形態と同様である。
【０１３３】
図６の構成のＥＬ表示装置を動作させる際のタイミングチャートを図７に示す。なお、このＥＬ表示装置は、ｘ本のソース信号線Ｓ１〜Ｓｘを有し、ｘ本の電源供給線Ｖ１〜Ｖｘを有し、ｙ本のゲート信号線Ｇ１〜Ｇｙを有するものとする。
【０１３４】
なお、スイッチング用ＴＦＴ１１１は、ｎチャネル型ＴＦＴとするが、ｐチャネル型ＴＦＴを用いる場合は、ゲート信号線に入力される信号の位相を逆にすればよい。
【０１３５】
はじめゲート信号線Ｇ１に信号が入力され、ゲート信号線Ｇ１に接続された全てのスイッチング用ＴＦＴ１１１が導通状態となる。このゲート信号線Ｇ１が選択されている期間を第１のライン期間Ｌ１と呼ぶことにする。第１のライン期間Ｌ１の間に、アナログ信号入力線１０７より入力された信号が、ソース信号線Ｓ１〜Ｓｘに順に入力される。この入力された信号電位に応じた輝度でＥＬ素子１１２は発光する。
【０１３６】
全てのソース信号線Ｓ１〜Ｓｘに信号が入力され終わると、再びソース信号線Ｓ１から信号を入力するために、帰線期間（水平帰線期間）Ｌｂが設けられている。この帰線期間Ｌｂの間に、オペアンプ１０４の非反転入力端子１１６ａに電位ＶLowが入力されて、全てのソース信号線Ｓ１〜Ｓｘの電位をＶLow以下にする。
【０１３７】
その後、ゲート信号線Ｇ２に信号が入力されて、ゲート信号線Ｇ２に接続された全てのスイッチング用ＴＦＴ１１１が導通状態となり、第２のライン期間Ｌ２が始まる。第１のライン期間Ｌ１の場合と同様に、第２のライン期間Ｌ２の間にアナログ信号入力線１０７より入力された信号が、ソース信号線Ｓ１〜Ｓｘに順に入力され、この入力された信号電位に応じた輝度でＥＬ素子１１２は発光する。
【０１３８】
全てのソース信号線Ｓ１〜Ｓｘに信号が入力され終わると、再びソース信号線Ｓ１から信号を入力するために、帰線期間Ｌｂが設けられている。この帰線期間Ｌｂの間に、オペアンプ１０４の非反転入力端子１１６ａに電位ＶLowが入力されて、全てのソース信号線Ｓ１〜Ｓｘの電位をＶLow以下にする。
【０１３９】
同様の操作を全てのゲート信号線Ｇ１〜Ｇｙについて繰り返し、１つの画像を表示する。１つの画像を表示する期間を、１フレーム期間と呼び、上記操作によって第１のフレーム期間Ｆ１が終了する。
【０１４０】
その後、再びゲート信号線Ｇ１が選択されて、第２のフレーム期間Ｆ２が始まる。
【０１４１】
図６に示した本発明のＥＬ表示装置では、上記動作を繰り返して画像の表示を行う。
【０１４２】
（実施例３）
本実施例では、図９とは異なった構成の駆動回路について説明する。
【０１４３】
本実施例の構成の駆動回路を図１１に示す。なお、図９と同じ部分は同じ符号を用いて示し、説明は省略する。図１１においては、図９と異なり、リセット用ＴＦＴ１１７が配置されていない。
【０１４４】
そのため、信号を入力する以前に、ソース信号線１０６の電位を、次に入力されるビデオ信号によるオペアンプ１０４の反転入力端子１１６ｂの電位より高くしておく動作を別の手法で行う。この、信号を入力する以前に、ソース信号線１０６の電位を、次に入力されるビデオ信号によるオペアンプ１０４の反転入力端子１１６ｂの電位より高くしておく動作を行う期間を、リセット期間と呼ぶことにする。
【０１４５】
図１１において、オペアンプ１０４の非反転入力端子１１６ａに入力される電位Ｖ+は、ビデオ信号をサンプリングする間は、基準電位Ｖrefに保たれる。一方、リセット期間において、電位ＶHiに上げられる。ここで、電位ＶHiは、外部より入力されるビデオ信号によってオペアンプ１０４の反転入力端子１１６ｂがどのような電位となってもその電位より高い値に設定する。
【０１４６】
つまり、電位ＶHiは、基準電位Ｖref以上の電位に設定される。
【０１４７】
反転入力端子１１６ｂの電位より非反転入力端子１１６ａの電位が大きくなるため、オペアンプは、高電源電位を出力する。こうして、オペアンプの出力端子は、十分に高い電位に保たれる。
【０１４８】
リセット期間において、オペアンプ１０４の出力電位は、電位ＶHi以上になる。このリセット期間の後、オペアンプ１０４の非反転入力端子１１６ａの電位を再びＶrefに戻して、ビデオ信号を取り込めば、オペアンプ１０４の反転入力端子１１６ｂの電位は、常に電位ＶHiよりも低いので、ダイオード１０１は、導通状態のまま動作し、オペアアンプ１０４は入出力間の帰還がかかって、非反転入力端子１１６ａと反転入力端子１１６ｂの電位が等しくなるように動作する。
【０１４９】
このリセット期間は、帰線期間（水平帰線期間）中に設定すればよい。
【０１５０】
その他の動作については、実施例１と同様である。
【０１５１】
図１１の構成のＥＬ表示装置を動作させる際のタイミングチャートを図１２に示す。なお、このＥＬ表示装置は、ｘ−１本のソース信号線Ｓ１〜Ｓｘを有し、ｘ−１本の電源供給線Ｖ１〜Ｖｘを有し、ｙ−１本のゲート信号線Ｇ１〜Ｇｙを有するものとする。
【０１５２】
なお、スイッチング用ＴＦＴ１１１は、ｎチャネル型ＴＦＴとするが、ｐチャネル型ＴＦＴを用いる場合は、ゲート信号線に入力される信号の位相を逆にすればよい。
【０１５３】
はじめゲート信号線Ｇ１に信号が入力され、ゲート信号線Ｇ１に接続された全てのスイッチング用ＴＦＴ１１１が導通状態となる。このゲート信号線Ｇ１が選択されている期間を第１のライン期間Ｌ１と呼ぶことにする。第１のライン期間Ｌ１の間に、アナログ信号入力線１０７より入力された信号が、ソース信号線Ｓ１〜Ｓｘに順に入力される。この入力された信号電位に応じた輝度でＥＬ素子１１２は発光する。
【０１５４】
全てのソース信号線Ｓ１〜Ｓｘに信号が入力され終わると、再びソース信号線Ｓ１から信号を入力するために、帰線期間（水平帰線期間）Ｌｂが設けられている。この帰線期間Ｌｂの間に、オペアンプ１０４の非反転入力端子１１６ａに電位ＶHiが入力されて、全てのソース信号線Ｓ１〜Ｓｘの電位をＶHi以上にする。
【０１５５】
その後、ゲート信号線Ｇ２に信号が入力されて、ゲート信号線Ｇ２に接続された全てのスイッチング用ＴＦＴ１１１が導通状態となり、第２のライン期間Ｌ２が始まる。第１のライン期間Ｌ１の場合と同様に、第２のライン期間Ｌ２の間にアナログ信号入力線１０７より入力された信号が、ソース信号線Ｓ１〜Ｓｘに順に入力され、この入力された信号電位に応じた輝度でＥＬ素子１１２は発光する。
【０１５６】
全てのソース信号線Ｓ１〜Ｓｘに信号が入力され終わると、再びソース信号線Ｓ１から信号を入力するために、帰線期間Ｌｂが設けられている。この帰線期間Ｌｂの間に、オペアンプ１０４の非反転入力端子１１６ａに電位ＶHiが入力されて、全てのソース信号線Ｓ１〜Ｓｘの電位をＶHi以上にする。
【０１５７】
同様の操作を全てのゲート信号線Ｇ１〜Ｇｙについて繰り返し、１つの画像を表示する。１つの画像を表示する期間を、１フレーム期間と呼び、上記操作によって第１のフレーム期間Ｆ１が終了する。
【０１５８】
その後、再びゲート信号線Ｇ１が選択されて、第２のフレーム期間Ｆ２が始まる。
【０１５９】
図１１に示した本発明のＥＬ表示装置では、上記動作を繰り返して画像の表示を行う。
【０１６０】
（実施例４）
本実施例では、本発明のＥＬ表示装置において、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴを代表的に示す）を同時に作製する方法について、図１４〜図１７を用いて詳細に説明する。
【０１６１】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板３００を用いる。なお、基板３００としては、透光性を有する基板であれば限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【０１６２】
次いで、基板３００上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜３０１を形成する。本実施例では下地膜３０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜３０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜３０１ａを１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成する。本実施例では、膜厚５０ｎｍの酸化窒化珪素膜３０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜３０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜３０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化珪素膜３０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
【０１６３】
次いで、下地膜上に半導体層３０２〜３０５を形成する。半導体層３０２〜３０５は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層３０２〜３０５の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくは珪素（シリコン）またはシリコンゲルマニウム（ＳｉXＧｅ1-X（Ｘ＝０．０００１〜０．０２））合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質珪素膜を成膜した後、ニッケルを含む溶液を非晶質珪素膜上に保持させた。この非晶質珪素膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質珪素膜を形成した。そして、この結晶質珪素膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層３０２〜３０５を形成した。
【０１６４】
また、半導体層３０２〜３０５を形成した後、ＴＦＴの閾値電圧を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。
【０１６５】
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００ｍＪ/ｃｍ2(代表的には２００〜３００ｍＪ/ｃｍ2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００ｍＪ/ｃｍ2(代表的には３５０〜５００ｍＪ/ｃｍ2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を５０〜９０％として行えばよい。
【０１６６】
次いで、半導体層３０２〜３０５を覆うゲート絶縁膜３０６を形成する。ゲート絶縁膜３０６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【０１６７】
また、酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）電力密度０．５〜０．８Ｗ/ｃｍ2で放電させて形成することができる。このようにして作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【０１６８】
次いで、図１４（Ａ）に示すように、ゲート絶縁膜３０６上に膜厚２０〜１００ｎｍの第１の導電膜３０７と、膜厚１００〜４００ｎｍの第２の導電膜３０８とを積層形成する。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜３０７と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜３０８を積層形成した。ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【０１６９】
なお、本実施例では、第１の導電膜３０７をＴａＮ、第２の導電膜３０８をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜を用いてもよい。また、Ａｇ、Ｐｄ、Ｃｕからなる合金を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【０１７０】
次に、図１４（Ｂ）に示すようにフォトリソグラフィ法を用いてレジストからなるマスク３０９〜３１３を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３.５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行った。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも１５０ＷのＲＦ（１３.５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。第１のエッチング条件でのＷに対するエッチング速度は２００．３９ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は８０.３２ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は約２.５である。また、この第１のエッチング条件によって、Ｗのテーパー角は、約２６°となる。
【０１７１】
この後、図１４（Ｂ）に示すようにレジストからなるマスク３０９〜３１３を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３.５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０ＷのＲＦ（１３.５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は５８.９７ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は６６.４３ｎｍ／ｍｉｎである。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【０１７２】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることで、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°とすればよい。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層３１４〜３１８（第１の導電層３１４ａ〜３１８ａと第２の導電層３１４ｂ〜３１８ｂ）を形成する。３１９はゲート絶縁膜であり、第１の形状の導電層３１４〜３１８で覆われない領域は２０〜５０ｎｍ程度エッチングされ薄くなった領域が形成される。
【０１７３】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する。（図１４（Ｂ））ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０15ａｔｏｍｓ/ｃｍ3とし、加速電圧を６０〜１００ｋｅＶとして行う。本実施例ではドーズ量を１．５×１０15ａｔｏｍｓ/ｃｍ3とし、加速電圧を８０ｋｅＶとして行った。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、導電層３１４〜３１８がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に高濃度不純物領域３２０〜３２３が形成される。高濃度不純物領域３２０〜３２３には１×１０20〜１×１０21ａｔｏｍｓ/ｃｍ3の濃度範囲でｎ型を付与する不純物元素を添加する。
【０１７４】
次いで、図１４（Ｃ）に示すようにレジストからなるマスクを除去せずに第２のエッチング処理を行う。ここでは、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２０／２０／２０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３.５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも２０ＷのＲＦ（１３.５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。第２のエッチング処理でのＷに対するエッチング速度は１２４．６２ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は２０．６７ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は６．０５である。従って、Ｗ膜が選択的にエッチングされる。この第２のエッチングによりＷのテーパー角は７０°となった。この第２のエッチング処理により第２の導電層３２４ｂ〜３２８ｂを形成する。一方、第１の導電層３１４ａ〜３１８ａは、ほとんどエッチングされず、第１の導電層３２４ａ〜３２８ａを形成する。
【０１７５】
次いで図１５（Ａ）に示すように、第２のドーピング処理を行う。ドーピングは第２の導電層３２４ｂ〜３２８ｂを不純物元素に対するマスクとして用い、第１の導電層のテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。本実施例では、不純物元素としてＰ（リン）を用い、ドーズ量１．５×１０14ａｔｏｍｓ／ｃｍ3、電流密度０．５μＡ、加速電圧９０ｋｅＶにてプラズマドーピングを行った。こうして、第１の導電層と重なる低濃度不純物領域３２９〜３３３を自己整合的に形成する。この低濃度不純物領域３２９〜３３３へ添加されたリン（Ｐ）の濃度は、１×１０17〜５×１０18ａｔｏｍｓ/ｃｍ3であり、且つ、第１の導電層のテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層のテーパー部と重なる半導体層において、第１の導電層のテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。また、高濃度不純物領域３３３〜３３７にも不純物元素が添加され、高濃度不純物領域３３３〜３３７を形成する。
【０１７６】
次いで、図１５（Ｂ）に示すようにレジストからなるマスクを除去してからフォトリソグラフィー法を用いて、第３のエッチング処理を行う。この第３のエッチング処理では第１の導電層のテーパー部を部分的にエッチングして、第２の導電層と重なる形状にするために行われる。ただし、第３のエッチングを行わない領域には、図１５（Ｂ）に示すようにレジスト（３３８、３３９）からなるマスクを形成する。
【０１７７】
第３のエッチング処理におけるエッチング条件は、エッチングガスとしてＣｌ2とＳＦ6とを用い、それぞれのガス流量比を１０／５０（ｓｃｃｍ）として第１及び第２のエッチングと同様にＩＣＰエッチング法を用いて行う。なお、第３のエッチング処理でのＴａＮに対するエッチング速度は、１１１.２ｎｍ/ｍｉｎであり、ゲート絶縁膜に対するエッチング速度は、１２.８ｎｍ/ｍｉｎである。
【０１７８】
本実施例では、１.３Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３.５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１０ＷのＲＦ（１３.５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。以上により、第１の導電層３４０ａ〜３４２ａが形成される。
【０１７９】
上記第３のエッチングによって、第１の導電層３４０ａ〜３４２ａと重ならない不純物領域（ＬＤＤ領域）３４３〜３４５が形成される。なお、不純物領域（ＧＯＬＤ領域）３４６および３４７は、第１の導電層３２４ａおよび３２６ａと重なったままである。
【０１８０】
また、第１の導電層３２４ａと第２の導電層３２４ｂとで形成された電極は、最終的に駆動回路のｎチャネル型ＴＦＴのゲート電極となり、また、第１の導電層３４０ａと第２の導電層３４０ｂとで形成された電極は、最終的に駆動回路のｐチャネル型ＴＦＴのゲート電極となる。
【０１８１】
同様に、第１の導電層３４１ａと第２の導電層３４１ｂとで形成された電極は、最終的に画素部のｎチャネル型ＴＦＴのゲート電極となり、第１の導電層３４２ａと第２の導電層３４２ｂとで形成された電極は、最終的に画素部のｐチャネル型ＴＦＴのゲート電極となる。さらに第１の導電層３２６ａと第２の導電層３２６ｂとで形成された電極は、最終的に画素部のコンデンサ（保持容量）の一方の電極となる。
【０１８２】
このようにして、本実施例は、第１の導電層３４０ａ〜３４２ａと重ならない不純物領域（ＬＤＤ領域）３４３〜３４５と、第１の導電層３２４ａおよび３２６ａと重なる不純物領域（ＧＯＬＤ領域）３４６および３４７を同時に形成することができ、ＴＦＴ特性に応じた作り分けが可能となる。
【０１８３】
次に、レジストからなるマスク３３８及び３３９を除去した後、ゲート絶縁膜３１９をエッチング処理する。ここでのエッチング処理は、エッチングガスにＣＨＦ3を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。本実施例では、チャンバー圧力６．７Ｐａ、ＲＦ電力８００Ｗ、ＣＨＦ3ガス流量３５ｓｃｃｍで第３のエッチング処理を行った。
【０１８４】
これにより、高濃度不純物領域３３３〜３３７の一部は露呈し、絶縁膜３５６ａ〜３５６ｅが形成される。
【０１８５】
次いで、新たにレジストからなるマスク３４８、３４９を形成して第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記導電型（ｎ型）とは逆の導電型（ｐ型）を付与する不純物元素が添加された不純物領域３５０〜３５５を形成する。（図１５（Ｃ））第１の導電層３４０ａ、３２６ａおよび３４２ａを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。
【０１８６】
本実施例では、不純物領域３５０〜３５５はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。なお、この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク３４８、３４９で覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域３５０〜３５５にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度が２×１０20〜２×１０21ａｔｏｍｓ/ｃｍ3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【０１８７】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。
【０１８８】
なお、本実施例では、ゲート絶縁膜をエッチングした後で不純物（ボロン）のドーピングを行う方法を示したが、ゲート絶縁膜をエッチングしないで不純物のドーピングを行っても良い。
【０１８９】
次いで、レジストからなるマスク３４８、３４９を除去して図１６（Ａ）に示すように第１の層間絶縁膜３５７を形成する。この第１の層間絶縁膜３５７としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化珪素膜を形成した。勿論、第１の層間絶縁膜３５７は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【０１９０】
次いで、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０.１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【０１９１】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【０１９２】
また、第１の層間絶縁膜を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【０１９３】
その他、活性化処理を行った後でドーピング処理を行い、第１の層間絶縁膜を形成させても良い。
【０１９４】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。本実施例では水素を約３％の含む窒素雰囲気中で４１０℃、１時間の熱処理を行った。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１９５】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【０１９６】
次いで、図１６（Ｂ）に示すように第１の層間絶縁膜３５７上に有機絶縁物材料から成る第２の層間絶縁膜３５８を形成する。本実施例では膜厚１.６μｍのアクリル樹脂膜を形成した。次いで、各不純物領域３３３、３３６、３５０、３５２に達するコンタクトホールを形成するためのパターニングを行う。
【０１９７】
第２の層間絶縁膜３５８としては、珪素を含む絶縁材料や有機樹脂からなる膜を用いる。珪素を含む絶縁材料としては、酸化珪素、窒化珪素、酸化窒化珪素を用いることができ、また有機樹脂としては、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）などを用いることができる。
【０１９８】
本実施例では、プラズマＣＶＤ法により形成された酸化窒化珪素膜を形成した。なお、酸化窒化珪素膜の膜厚として好ましくは１〜５μｍ（さらに好ましくは２〜４μｍ）とすればよい。酸化窒化珪素膜は、膜自身に含まれる水分が少ないためにＥＬ素子の劣化を抑える上で有効である。
【０１９９】
また、コンタクトホールの形成には、ドライエッチングまたはウエットエッチングを用いることができるが、エッチング時における静電破壊の問題を考えると、ウエットエッチング法を用いるのが望ましい。
【０２００】
さらに、ここでのコンタクトホールの形成において、第１層間絶縁膜及び第２層間絶縁膜を同時にエッチングするため、コンタクトホールの形状を考えると第２層間絶縁膜を形成する材料は、第１層間絶縁膜を形成する材料よりもエッチング速度の速いものを用いるのが好ましい。
【０２０１】
そして、各不純物領域３３３、３３６、３５０、３５２とそれぞれ電気的に接続する配線３５９〜３６６を形成する。そして、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成するが、他の導電膜を用いても良い。
【０２０２】
次いで、その上に透明導電膜を８０〜１２０ｎｍの厚さで形成し、パターニングすることによって透明電極３６７を形成する。（図１６（Ｂ））
【０２０３】
なお、本実施例では、透明電極として酸化インジウム・スズ（ＩＴＯ）膜や酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いる。
【０２０４】
また、透明電極３６７は、ドレイン配線３６５と接して重ねて形成することによってＥＬ駆動用ＴＦＴのドレイン領域と電気的な接続が形成される。
【０２０５】
次に、図１７（Ａ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００ｎｍの厚さに形成し、透明電極３６７に対応する位置に開口部を形成して、バンクとして機能する第３の層間絶縁膜３６８を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまうため、注意が必要である。
【０２０６】
なお、本実施例においては、第３の層間絶縁膜として酸化珪素でなる膜を用いているが、場合によっては、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）といった有機樹脂膜を用いることもできる。
【０２０７】
次に、図１７（Ａ）で示すようにＥＬ層３６９を蒸着法により形成し、更に蒸着法により陰極（ＭｇＡｇ電極）３７０および保護電極３７１を形成する。このときＥＬ層３６９及び陰極３７０を形成するに先立って透明電極３６７に対して熱処理を施し、水分を完全に除去しておくことが望ましい。なお、本実施例ではＥＬ素子の陰極としてＭｇＡｇ電極を用いるが、公知の他の材料であっても良い。
【０２０８】
なお、ＥＬ層３６９としては、公知の材料を用いることができる。本実施例では正孔輸送層（Hole transporting layer）及び発光層（Emitting layer）でなる２層構造をＥＬ層とするが、正孔輸送層、正孔注入層、電子注入層若しくは電子輸送層のいずれかを設ける場合もある。このように組み合わせは既に様々な例が報告されており、そのいずれの構成を用いても構わない。
【０２０９】
本実施例では正孔輸送層としてポリフェニレンビニレンを蒸着法により形成する。また、発光層としては、ポリビニルカルバゾールに１，３，４−オキサジアゾール誘導体のＰＢＤを３０〜４０％分子分散させたものを蒸着法により形成し、緑色の発光中心としてクマリン６を約１％添加している。
【０２１０】
また、保護電極３７１でもＥＬ層３６９を水分や酸素から保護することは可能であるが、さらに好ましくはパッシベーション膜３７２を設けると良い。本実施例ではパッシベーション膜３７２として３００ｎｍ厚の窒化珪素膜を設ける。このパッシベーション膜も保護電極３７１の後に大気解放しないで連続的に形成しても構わない。
【０２１１】
また、保護電極３７１は陰極３７０の劣化を防ぐために設けられ、アルミニウムを主成分とする金属膜が代表的である。勿論、他の材料でも良い。また、ＥＬ層３６９、陰極３７０は非常に水分に弱いので、保護電極３７１までを大気解放しないで連続的に形成し、外気からＥＬ層を保護することが望ましい。
【０２１２】
なお、ＥＬ層３６９の膜厚は１０〜４００ｎｍ（典型的には６０〜１５０ｎｍ）、陰極３７０の厚さは８０〜２００ｎｍ（典型的には１００〜１５０ｎｍ）とすれば良い。
【０２１３】
こうして図１７（Ａ）に示すような構造のＥＬモジュールが完成する。なお、本実施例におけるＥＬモジュールの作製工程においては、回路の構成および工程の関係上、ゲート電極を形成している材料であるＴａ、Ｗによってソース信号線を形成し、ソース、ドレイン電極を形成している配線材料であるＡｌによってゲート信号線を形成しているが、異なる材料を用いても良い。
【０２１４】
また、ｎチャネル型ＴＦＴ５０１及びｐチャネル型ＴＦＴ５０２を有する駆動回路５０６と、スイッチング用ＴＦＴ５０３、ＥＬ駆動用ＴＦＴ５０４及びコンデンサ５０５とを有する画素部５０７を同一基板上に形成することができる。
【０２１５】
なお、本実施例においては、スイッチング用ＴＦＴ５０３にｎチャネル型ＴＦＴ、ＥＬ駆動用ＴＦＴ５０４にｐチャネル型ＴＦＴを用い、ＥＬ素子の素子構成から下面出射となる構成を示したが、本実施例は、好ましい一形態にすぎず、これに限られる必要はない。
【０２１６】
駆動回路５０６のｎチャネル型ＴＦＴ５０１はチャネル形成領域３８１、ゲート電極の一部を構成する第１の導電層３２４ａと重なる低濃度不純物領域３２９（ＧＯＬＤ領域）とソース領域またはドレイン領域として機能する高濃度不純物領域３３３を有している。ｐチャネル型ＴＦＴ５０２にはチャネル形成領域３８２、ゲート電極の一部を構成する第１の導電層３４０ａと重ならない不純物領域３５３、ソース領域またはドレイン領域として機能する不純物領域３５０を有している。
【０２１７】
画素部５０７のスイッチング用ＴＦＴ５０３にはチャネル形成領域３８３、ゲート電極を形成する第１の導電層３４１ａと重ならず、ゲート電極の外側に形成される低濃度不純物領域３４４（ＬＤＤ領域）３４４とソース領域またはドレイン領域として機能する高濃度不純物領域３３６を有している。
【０２１８】
画素部５０７のＥＬ駆動用ＴＦＴ５０４にはチャネル形成領域３８４、ソース領域またはドレイン領域として機能する高濃度不純物領域３５２および３５５を有している。また、コンデンサ５０５は、第一の導電層３２６ａと第二の導電層３２６ｂを一方の電極として機能するように形成されている。
【０２１９】
なお、本実施例においては、画素電極（陽極）上にＥＬ層を形成させた後、陰極を形成させる構造を示したが、画素電極（陰極）上にＥＬ層及び陽極を形成させる構造としても良い。ただし、この場合には、これまで説明した下面出射と異なり、上面出射の形態をとる。また、この時、ＥＬ駆動用ＴＦＴ５０４は、ｎチャネル型ＴＦＴで形成するのが望ましい。
【０２２０】
本実施例は、実施例１〜実施例３と自由に組み合わせて、実施することが可能である。
【０２２１】
（実施例５）
本実施例では、本発明を用いてＥＬ表示装置を作製した例について図１３を用いて説明する。
【０２２２】
図１３（Ａ）は、シーリング材によって封止することによって形成されたＥＬ表示装置の上面図であり、図１３（Ｂ）は、図１３（Ａ）のＡ−Ａ’における断面図、図１３（Ｃ）は図１３（Ａ）のＢ−Ｂ’における断面図である。
【０２２３】
基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとを囲むようにして、シール材４００９が設けられている。また画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、ｂとの上にシーリング材４００８が設けられている。よって画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、ｂとは、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
【０２２４】
また基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、ｂとは、複数のＴＦＴを有している。図１３（Ｂ）では代表的に、下地膜４０１０上に形成された、ソース信号線駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示する）４２０１及び画素部４００２に含まれるＥＬ駆動用ＴＦＴ４２０２を図示した。
【０２２５】
本実施例では、駆動ＴＦＴ４２０１には公知の方法で作製されたｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴが用いられ、ＥＬ駆動用ＴＦＴ４２０２には公知の方法で作製されたｐチャネル型ＴＦＴが用いられる。また、画素部４００２にはＥＬ駆動用ＴＦＴ４２０２のゲートに接続された保持容量（図示せず）が設けられる。
【０２２６】
駆動ＴＦＴ４２０１及びＥＬ駆動用ＴＦＴ４２０２上には層間絶縁膜（平坦化膜）４３０１が形成され、その上にＥＬ駆動用ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陽極）４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０２２７】
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の上にはＥＬ（エレクトロルミネッセンス）層４２０４が形成される。ＥＬ層４２０４は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０２２８】
ＥＬ層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０２２９】
ＥＬ層４２０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４２０５が形成される。また、陰極４２０５とＥＬ層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、ＥＬ層４２０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられている。
【０２３０】
以上のようにして、画素電極（陽極）４２０３、ＥＬ層４２０４及び陰極４２０５からなるＥＬ素子４３０３が形成される。そしてＥＬ素子４３０３を覆うように、絶縁膜４３０２上に保護膜４２０９が形成されている。保護膜４２０９は、ＥＬ素子４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。
【０２３１】
４００５ａは電源供給線に接続された引き回し配線であり、ＥＬ駆動用ＴＦＴ４２０２のソース領域に電気的に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３０１に電気的に接続される。
【０２３２】
シーリング材４００８としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２３３】
但し、ＥＬ素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０２３４】
また、充填材４２１０としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
【０２３５】
また充填材４２１０を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２０７を設けることで、ＥＬ素子４３０３の劣化を抑制できる。
【０２３６】
図１３（Ｃ）に示すように、画素電極４２０３が形成されると同時に、引き回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。
【０２３７】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４３０１とが、導電性フィラー４３００ａによって電気的に接続される。
【０２３８】
本実施例は、実施例１〜実施例４と自由に組み合わせて実施することが可能である。
【０２３９】
（実施例６）
本発明において、三重項励起子からの燐光を発光に利用できるＥＬ材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、ＥＬ素子の低消費電力化、長寿命化、および軽量化が可能になる。
【０２４０】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。 (T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)
【０２４１】
上記の論文により報告されたＥＬ材料（クマリン色素）の分子式を以下に示す。
【０２４２】
【化１】
(M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)
【０２４４】
上記の論文により報告されたＥＬ材料（Ｐｔ錯体）の分子式を以下に示す。
【０２４５】
【化２】
(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
【０２４７】
上記の論文により報告されたＥＬ材料（Ｉｒ錯体）の分子式を以下に示す。
【０２４８】
【化３】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
【０２５０】
なお本実施例は、実施例１〜実施例５と自由に組み合わせて実施することが可能である。
【０２５１】
（実施例７）
本実施例では、本発明を用いて形成された表示装置を表示媒体として組み込んだ電子機器について説明する。
【０２５２】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１８に示す。
【０２５３】
図１８（Ａ）はパーソナルコンピュータであり、本体２００１、筐体２００２、表示部２００３、キーボード２００４等を含む。本発明の表示装置はパーソナルコンピュータの表示部２００３に用いることができる。
【０２５４】
図１８（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明の表示装置はビデオカメラの表示部２１０２に用いることができる。
【０２５５】
図１８（Ｃ）は頭部取り付け型の表示装置（ヘッドマウントディスプレイ）の一部（右片側）であり、本体２３０１、信号ケーブル２３０２、頭部固定バンド２３０３、表示モニタ２３０４、光学系２３０５、表示部２３０６等を含む。本発明の表示装置は頭部取り付け型の表示装置の表示部２３０６に用いることができる。
【０２５６】
図１８（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）２４０２、操作スイッチ２４０３、表示部（ａ）２４０４、表示部（ｂ）２４０５等を含む。表示部（ａ）は主として画像情報を表示し、表示部（ｂ）は主として文字情報を表示するが、本発明の表示装置は記録媒体を備えた画像再生装置の表示部（ａ）２４０４、（ｂ）２４０５に用いることができる。なお、記録媒体を備えた画像再生装置としては、ＣＤ再生装置、ゲーム機器などに本発明を用いることができる。
【０２５７】
図１８（Ｅ）は携帯型（モバイル）コンピュータであり、本体２５０１、カメラ部２５０２、受像部２５０３、操作スイッチ２５０４、表示部２５０５等を含む。本発明の表示装置は携帯型（モバイル）コンピュータの表示部２５０５に用いることができる。
【０２５８】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜６のどのような組み合わせからなる構成を用いても実現することができる。
【０２５９】
【発明の効果】
ＥＬ素子に入力される電流が、映像信号（ビデオ信号）の信号電位と線型に対応しないため、階調を表現するのが困難になっていた。
【０２６０】
本発明では、上記構成によって映像信号の信号電位に線型に対応する輝度でＥＬ素子を発光させることができる。これによって、階調表示を容易に実現する表示装置が提供される。
【図面の簡単な説明】
【図１】 本発明のＥＬ表示装置の構成を示す回路図。
【図２】 本発明のＥＬ表示装置の入力電圧とＥＬ素子の輝度の関係を示す図。
【図３】 本発明のＥＬ表示装置のタイミングチャートを示す図。
【図４】 従来のＥＬ表示装置の構成を示す図。
【図５】 従来のＥＬ表示装置の画素の構成を示す図。
【図６】 本発明のＥＬ表示装置の構成を示す回路図。
【図７】 本発明のＥＬ表示装置のタイミングチャートを示す図。
【図８】 アナログ階調方式のＥＬ駆動用ＴＦＴの動作領域を示す図。
【図９】 本発明のＥＬ表示装置の構成を示す回路図。
【図１０】 本発明のＥＬ表示装置のタイミングチャートを示す図。
【図１１】 本発明のＥＬ表示装置の構成を示す図。
【図１２】 本発明のＥＬ表示装置のタイミングチャートを示す図。
【図１３】 本発明のＥＬ表示装置の上面図及び断面図。
【図１４】 本発明のＥＬ表示装置の作製工程を示す図。
【図１５】 本発明のＥＬ表示装置の作製工程を示す図。
【図１６】 本発明のＥＬ表示装置の作製工程を示す図。
【図１７】 本発明のＥＬ表示装置の作製工程を示す図。
【図１８】 本発明のＥＬ表示装置を用いた電子機器の図。
【図１９】 本発明のＥＬ表示装置の構成を示す回路図。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an active matrix EL display device in which a TFT (thin film transistor) and an EL element are arranged for each pixel. In particular, the present invention relates to an analog gradation type active matrix EL display device that expresses gradation by changing the current flowing through the EL element in an analog manner.
[0002]
Note that in this specification, an EL element includes both an element that emits light (fluorescence) from a singlet state and an element that emits light (phosphorescence) from a triplet state.
[0003]
[Prior art]
In recent years, the demand for information communication devices has increased due to the activation of information communication. Here, a display device for displaying an image is indispensable for these information communication devices. As a display device, an EL display device using an EL element which is a self-luminous element has attracted attention.
[0004]
Here, with the increase in size and definition of the display portion, active matrix display devices in which TFTs are arranged for each pixel are becoming mainstream.
[0005]
FIG. 4 is a block diagram of an active matrix EL display device. A source signal line driver circuit 402 and a gate signal line driver circuit 403 are disposed around the pixel portion 401. A signal output from the source signal line driver circuit 402 is input to the source signal lines S1 to Sx and transmitted to each pixel. A signal output from the gate signal line driver circuit 403 is input to the gate signal lines G1 to Gy and transmitted to each pixel. Power supply lines (power supply lines) V1 to Vx are arranged in parallel with the source signal lines and supply current to each pixel.
[0006]
Here, in order to reduce the size of the display device and reduce the manufacturing cost, an attempt is made to manufacture the pixel portion and the driver circuit portion (source signal line driver circuit and gate signal line driver circuit) over one substrate. ing. At this time, TFTs of the pixel portion and the driver circuit portion are manufactured using the polycrystalline semiconductor layer.
[0007]
An example of the pixel structure of the active matrix EL display device of FIG. 4 is shown in FIG.
[0008]
The gate electrode of the switching
[0009]
In the pixel in which the gate signal line G is selected, the signal potential of the source signal line S is input to one electrode of the
[0010]
Here, the light emission luminance of the
[0011]
In the display device shown in FIG. 5, the current flowing through the
[0012]
FIG. 8 shows different gate voltages V GS A plurality of graphs corresponding to are shown. Gate voltage V GS And threshold voltage V of
[0013]
Gate voltage V GS And threshold voltage V of
[0014]
The
[0015]
In the saturation region, as shown in the following
[0016]
[Formula 1]
Where V th Is a threshold voltage. μ 0 Is the effective mobility, C 0 Is the capacitance per unit area of the gate insulating film, W is the gate width, and L is the gate length.
[0018]
According to this equation, the
[0019]
[Problems to be solved by the invention]
When an image is displayed, it is necessary to input a potential corresponding to the gradation to the source signal line according to
[0020]
However, a video signal generally input from the outside is an analog potential that changes linearly with respect to the luminance to be expressed. For this reason, even if an externally input video signal is input to the source signal line as it is, the gradation cannot be expressed accurately.
[0021]
Therefore, the video signal is converted in advance by an external correction circuit in accordance with the characteristics of the EL driving TFT and used as a driving signal, and then sampled in the source signal line driving circuit and output to each pixel to obtain a predetermined gradation. There is a technique to express.
[0022]
However, such a video signal must be processed before a signal is input to the source signal line driver circuit, which is a cause of complicating the operation. In addition, it is necessary to provide a correction circuit separately from the source signal line driver circuit, which is a cause of hindering miniaturization of the display device.
[0023]
Therefore, it is an object to input a video signal directly to a source signal line driver circuit to express a predetermined gradation.
[0024]
[Means for Solving the Problems]
The present invention provides a display device having a source signal line driver circuit in which a current flowing through an EL element of a pixel portion corresponds to a linear type with respect to a sampled video signal input from the outside.
[0025]
This makes it possible to easily input a video signal and express a predetermined gradation easily.
[0026]
The configuration of the present invention is shown below.
[0027]
According to the present invention,
In a display device having an EL element, a source signal line, and a driving TFT for driving the EL element for each pixel,
Means for converting an input analog signal voltage into a current;
Means for converting the current into a gate-source voltage of a TFT having the same polarity as the driving TFT;
Means for supplying the gate-source voltage to the source signal line as a source line signal;
There is provided a display device comprising means for supplying the source line signal to a gate electrode of the driving TFT, converting the source line signal into a current in the driving TFT, and driving the EL element. The
[0028]
According to the present invention,
Each pixel has a source signal line, an EL driving TFT, a power supply line, and an EL element.
The signal voltage of the source signal line is input to the gate electrode of the EL driving TFT,
In the display device in which a current flows from the power supply line to the EL element through the source and drain of the EL driving TFT,
It has a correction TFT of the same polarity as the EL drive TFT,
The sampled analog signal voltage is converted into a signal current corresponding to the linear type,
By causing the signal current to flow between the source and drain of the correction TFT, a drive voltage that is changed from the reference potential by the gate-source voltage of the correction TFT is output to the source signal line,
Provided is a display device characterized in that the voltage between the gate and source of the TFT for driving EL is substantially equal to the voltage between gate and source of the TFT for correction, using the potential of the power supply line as the reference potential. The
[0029]
According to the present invention,
Each pixel has a source signal line, an EL driving TFT, a power supply line, and an EL element.
The signal voltage of the source signal line is input to the gate electrode of the EL driving TFT,
In the display device in which a current flows from the power supply line to the EL element through the source and drain of the EL driving TFT,
A signal input line, a switch, a resistor, a correction TFT, and an operational amplifier;
The correction TFT has the same polarity as the EL driving TFT,
The resistor has a first terminal and a second terminal,
The operational amplifier has a non-inverting input terminal, an inverting input terminal, and an output terminal,
The signal input line is connected to the first terminal of the resistor via the switch,
A second terminal of the resistor is connected to an inverting input terminal of the operational amplifier and a source region or a drain region of the correction TFT;
The side of the source region or drain region of the correction TFT that is not connected to the inverting input terminal of the operational amplifier is connected to the output terminal of the operational amplifier and the source signal line,
A display device is provided in which a gate electrode of the correction TFT is connected to a drain region or a source region of the correction TFT.
[0030]
The display device may be characterized in that the potential of the non-inverting input terminal of the operational amplifier is equal to the potential of the power supply line.
[0031]
Has switching TFT,
The source signal line may be connected to a gate electrode of the EL driving TFT via a source and a drain of the switching TFT.
[0032]
Has reset TFT,
One of the source region or the drain region of the reset TFT may be connected to the output terminal of the operational amplifier, and the other may be provided with a constant potential.
[0033]
A personal computer, a video camera, a head mounted display, an image reproducing device, or a portable information terminal using the display device may be used.
[0034]
DETAILED DESCRIPTION OF THE INVENTION
The configuration of the present invention will be described with reference to FIG.
[0035]
FIG. 1 shows a pixel 115 of an EL display device of the present invention and a
[0036]
A
[0037]
Note that the
[0038]
The pixel includes an EL driving TFT 102, a power supply line (power supply line) 105, a
[0039]
Here, the EL driving TFT and the correction TFT are p-channel TFTs, but an n-channel TFT may be used as the EL driving TFT and the correction TFT. However, it is necessary that the EL driving TFT and the correction TFT have the same polarity and the threshold voltages are substantially equal.
[0040]
A
[0041]
The gate electrode of the switching
[0042]
A method for driving the display device illustrated in FIG. 1 will be described.
[0043]
Signal voltage V of the video signal input to the analog signal input line 107 in Is sampled by opening and closing the
[0044]
Where the signal potential V in Is the reference potential V ref The above value is taken, and the larger the value, the higher the luminance.
[0045]
Here, since the inverting
[0046]
[Formula 2]
Note that the current I 1 Flows from the side connected to the analog signal input line 107 of the resistor toward the side connected to the inverting
[0048]
Here, R is the resistance value of the
[0049]
At this time, since the
[0050]
Therefore, the side connected to the inverting
[0051]
In the TFT operating in the saturation region, the above-described
[0052]
[Formula 3]
W 1 Is the gate width of the
[0054]
However, since the
[0055]
Here, first, it is assumed that the reset TFT 117 is in a conductive state and the potential of the
[0056]
Thereafter, when the reset TFT 117 is turned off, the gate voltage and the drain-source voltage of the
[0057]
The potential V is applied to the
[0058]
Note that the potential applied to the output terminal of the
[0059]
The potential of the output terminal of the operational amplifier is set to the lowest potential V so that the correction TFT which is a p-channel TFT is always in a conductive state. SLOW In the present specification, the operation to set to is referred to as a reset operation.
[0060]
The reset operation can be performed during a blanking period (horizontal blanking period) or the like.
[0061]
The potential V input to the
[0062]
At this time, the gate voltage V of the EL driving TFT 102 GS2 Is the gate voltage V of the
[0063]
When the EL driving TFT 102 also operates in the saturation region,
[0064]
[Formula 4]
Where V th2 Is the threshold voltage of the TFT 102 for EL drive. W 2 And L 2 These are the gate width and gate length of the EL driving TFT 102.
[0066]
Threshold voltage V of the
[0067]
[Formula 5]
Thus, the current I 1 Current I corresponding to linear 2 Can be input to the
[0069]
Note that the current I 1 Is the input potential V from
[0070]
FIG. 3 shows a timing chart when operating the EL display device having the configuration shown in FIG. This EL display device has x source signal lines S1 to Sx, x power supply lines V1 to Vx, and y gate signal lines G1 to Gy.
[0071]
Here, the switching TFT and the reset TFT are n-channel TFTs. However, when a p-channel TFT is used, the phases of the signals input to the gate signal lines G1 to Gy and the gate electrode of the reset TFT are reversed. You can do it.
[0072]
First, a signal is input to the gate signal line G1, and all the switching TFTs connected to the gate signal line G1 are turned on. A period during which the gate signal line G1 is selected is referred to as a first line period L1. During the first line period L1, signals input from the analog signal input lines are sequentially input to the source signal lines S1 to Sx. The EL element emits light with a luminance corresponding to the input signal potential.
[0073]
When signals have been input to all the source signal lines S1 to Sx, a blanking period Lb is provided in order to input signals from the source signal line S1 again. During the blanking period Lb, the signal Res is input to the gate electrode of the reset TFT, the reset TFT is turned on, and the potentials of all the source signal lines S1 to Sx are set to 0V.
[0074]
Thereafter, a signal is input to the gate signal line G2, all the switching TFTs connected to the gate signal line G2 are turned on, and the second line period L2 starts. As in the case of the first line period L1, signals input from the analog signal input line during the second line period L2 are sequentially input to the source signal lines S1 to Sx, and the input signal potential is set to this signal potential. The EL element emits light with the corresponding brightness.
[0075]
When signals have been input to all the source signal lines S1 to Sx, a blanking period Lb is provided in order to input signals from the source signal line S1 again. During the blanking period Lb, the signal Res is input to the gate electrode of the reset TFT, the reset TFT is turned on, and the potentials of all the source signal lines S1 to Sx are set to 0V.
[0076]
The same operation is repeated for all the gate signal lines G1 to Gy to display one image. A period during which one image is displayed is called one frame period, and the first frame period F1 is terminated by the above operation.
[0077]
Thereafter, the gate signal line G1 is selected again, and the second frame period F2 starts.
[0078]
In the EL display device of the present invention shown in FIG. 1, the above operation is repeated to display an image.
[0079]
Note that the buffer circuit 190 may be provided between the
[0080]
【Example】
Examples of the present invention will be described below.
[0081]
Example 1
In this embodiment, an example in which the correction TFT and the EL driving TFT in FIG. 1 are formed of n-channel TFTs will be described with reference to FIG. In addition, the same part as FIG. 1 is shown using the same code | symbol.
[0082]
FIG. 9 shows a pixel 115 of the EL display device of the present invention and a
[0083]
The source signal
[0084]
Note that the
[0085]
The pixel 115 includes an
[0086]
A
[0087]
The gate electrode of the switching
[0088]
A driving method of the display device illustrated in FIG. 9 will be described.
[0089]
Signal potential V of the video signal input to the analog signal input line 107 in Is sampled by opening and closing the
[0090]
Here, in this embodiment, the signal potential V in Is the reference potential V ref It is assumed that the signal has the following values, and the smaller the value, the higher the luminance.
[0091]
Here, since the inverting
[0092]
[Formula 6]
In this embodiment, the current I 1 Flows from the side connected to the inverting
[0094]
Here, R is the resistance value of the
[0095]
At this time, since the
[0096]
For this reason, the
[0097]
In the TFT operating in the saturation region, the above-described
[0098]
[Formula 7]
W 1 Is the gate width of the
[0100]
Here, first, it is assumed that the reset TFT 117 is in a conductive state and the potential of the
[0101]
Thereafter, when the reset TFT 117 is turned off, the gate voltage and the drain-source voltage of the
[0102]
The potential V is applied to the
[0103]
Note that the potential applied to the output terminal of the
[0104]
The operation of setting the potential of the output terminal of the operational amplifier to a high potential so that the correction TFT which is an n-channel TFT is always in a conductive state is referred to as a reset operation.
[0105]
The potential V input to the
[0106]
At this time, the gate voltage V of the
[0107]
[Formula 8]
Where V th2 Is the threshold voltage of the
[0109]
Threshold voltage V of the
[0110]
[Formula 9]
Thus, the current I 1 Current I corresponding to linear 2 Can be input to the
[0112]
Note that the current I 1 Is the input potential V from Equation 6 in Is proportional to Thus, the input potential V in In addition, the
[0113]
FIG. 10 shows a timing chart when the EL display device having the configuration shown in FIG. 9 is operated. This EL display device has x source signal lines S1 to Sx, x power supply lines V1 to Vx, and y gate signal lines G1 to Gy.
[0114]
Here, the switching
[0115]
First, a signal is input to the gate signal line G1, and all the switching
[0116]
When signals have been input to all the source signal lines S1 to Sx, a blanking period Lb is provided in order to input signals from the source signal line S1 again. During this blanking period Lb, the signal Res is input to the gate electrode of the reset TFT 117, and the reset TFT 117 becomes conductive, and the potentials of all the source signal lines S1 to Sx are set to 0V.
[0117]
Thereafter, a signal is input to the gate signal line G2, all the switching
[0118]
When signals have been input to all the source signal lines S1 to Sx, a blanking period Lb is provided in order to input signals from the source signal line S1 again. During the blanking period Lb, the signal Res is input to the gate electrode of the reset TFT, the reset TFT is turned on, and the potentials of all the source signal lines S1 to Sx are set to 0V.
[0119]
The same operation is repeated for all the gate signal lines G1 to Gy to display one image. A period during which one image is displayed is called one frame period, and the first frame period F1 is terminated by the above operation.
[0120]
Thereafter, the gate signal line G1 is selected again, and the second frame period F2 starts.
[0121]
In the EL display device of the present invention shown in FIG. 1, the above operation is repeated to display an image.
[0122]
(Example 2)
In this embodiment, a driving circuit having a configuration different from that in FIG. 1 will be described.
[0123]
A driving circuit having the configuration of this embodiment is shown in FIG. In addition, the same part as FIG. 1 is shown using the same code | symbol, and description is abbreviate | omitted. In FIG. 6, unlike FIG. 1, the reset TFT 117 is not disposed.
[0124]
For this reason, before inputting a signal, another method is used in which the potential of the
[0125]
In FIG. 6, the potential V inputted to the non-inverting input terminal 106 a of the
[0126]
Therefore, the potential V Low Is the reference potential V ref The following potential is set.
[0127]
In the reset period, the non-inverting input terminal 106a of the
[0128]
Since the potential of the non-inverting input terminal 106a is smaller than the potential of the inverting input terminal 106b, the
[0129]
Thus, the potential of the
[0130]
After this reset period, the potential of the
[0131]
This reset period may be set during the blanking period (horizontal blanking period).
[0132]
Other operations are the same as those in the embodiment of the invention.
[0133]
FIG. 7 shows a timing chart when operating the EL display device having the configuration of FIG. This EL display device has x source signal lines S1 to Sx, x power supply lines V1 to Vx, and y gate signal lines G1 to Gy.
[0134]
Note that the switching
[0135]
First, a signal is input to the gate signal line G1, and all the switching
[0136]
When signals have been input to all the source signal lines S1 to Sx, a blanking period (horizontal blanking period) Lb is provided in order to input signals from the source signal line S1 again. During the blanking period Lb, the potential V is applied to the
[0137]
Thereafter, a signal is input to the gate signal line G2, all the switching
[0138]
When signals have been input to all the source signal lines S1 to Sx, a blanking period Lb is provided in order to input signals from the source signal line S1 again. During the blanking period Lb, the potential V is applied to the
[0139]
The same operation is repeated for all the gate signal lines G1 to Gy to display one image. A period during which one image is displayed is called one frame period, and the first frame period F1 is terminated by the above operation.
[0140]
Thereafter, the gate signal line G1 is selected again, and the second frame period F2 starts.
[0141]
In the EL display device of the present invention shown in FIG. 6, the above operation is repeated to display an image.
[0142]
(Example 3)
In this embodiment, a driving circuit having a configuration different from that in FIG. 9 will be described.
[0143]
A driving circuit having the configuration of this embodiment is shown in FIG. In addition, the same part as FIG. 9 is shown using the same code | symbol, and description is abbreviate | omitted. In FIG. 11, unlike FIG. 9, the reset TFT 117 is not disposed.
[0144]
Therefore, before inputting a signal, another operation is performed in which the potential of the
[0145]
In FIG. 11, the potential V inputted to the
[0146]
That is, the potential V Hi Is the reference potential V ref The above potential is set.
[0147]
Since the potential of the
[0148]
In the reset period, the output potential of the
[0149]
This reset period may be set during the blanking period (horizontal blanking period).
[0150]
Other operations are the same as those in the first embodiment.
[0151]
FIG. 12 shows a timing chart when operating the EL display device having the configuration of FIG. This EL display device has x-1 source signal lines S1 to Sx, x-1 power supply lines V1 to Vx, and y-1 gate signal lines G1 to Gy. Shall have.
[0152]
Note that the switching
[0153]
First, a signal is input to the gate signal line G1, and all the switching
[0154]
When signals have been input to all the source signal lines S1 to Sx, a blanking period (horizontal blanking period) Lb is provided in order to input signals from the source signal line S1 again. During the blanking period Lb, the potential V is applied to the
[0155]
Thereafter, a signal is input to the gate signal line G2, all the switching
[0156]
When signals have been input to all the source signal lines S1 to Sx, a blanking period Lb is provided in order to input signals from the source signal line S1 again. During the blanking period Lb, the potential V is applied to the
[0157]
The same operation is repeated for all the gate signal lines G1 to Gy to display one image. A period during which one image is displayed is called one frame period, and the first frame period F1 is terminated by the above operation.
[0158]
Thereafter, the gate signal line G1 is selected again, and the second frame period F2 starts.
[0159]
In the EL display device of the present invention shown in FIG. 11, the above operation is repeated to display an image.
[0160]
Example 4
In this embodiment, in the EL display device of the present invention, a pixel portion and TFTs of a driving circuit provided in the periphery of the pixel portion (representing n-channel TFTs and p-channel TFTs) are formed simultaneously on the same substrate. The method of performing will be described in detail with reference to FIGS.
[0161]
First, in this embodiment, a
[0162]
Next, a
[0163]
Next, semiconductor layers 302 to 305 are formed over the base film. The semiconductor layers 302 to 305 are formed by forming a semiconductor film having an amorphous structure by a known means (sputtering method, LPCVD method, plasma CVD method, or the like), and then known crystallization treatment (laser crystallization method, heat A crystalline semiconductor film obtained by performing a crystallization method or a thermal crystallization method using a catalyst such as nickel) is formed by patterning into a desired shape. The semiconductor layers 302 to 305 are formed to have a thickness of 25 to 80 nm (preferably 30 to 60 nm). The material of the crystalline semiconductor film is not limited, but is preferably silicon (silicon) or silicon germanium (Si X Ge 1-X (X = 0.0001 to 0.02)) It may be formed of an alloy or the like. In this example, a 55 nm amorphous silicon film was formed by plasma CVD, and then a solution containing nickel was held on the amorphous silicon film. This amorphous silicon film is dehydrogenated (500 ° C., 1 hour), then thermally crystallized (550 ° C., 4 hours), and further laser annealed to improve crystallization. Thus, a crystalline silicon film was formed. Then, semiconductor layers 302 to 305 were formed by patterning the crystalline silicon film using a photolithography method.
[0164]
Further, after forming the semiconductor layers 302 to 305, a small amount of impurity element (boron or phosphorus) may be doped in order to control the threshold voltage of the TFT.
[0165]
When a crystalline semiconductor film is formed by laser crystallization, a pulse oscillation type or continuous emission type excimer laser, YAG laser, YVO Four A laser can be used. When these lasers are used, it is preferable to use a method in which laser light emitted from a laser oscillator is linearly collected by an optical system and irradiated onto a semiconductor film. Crystallization conditions are appropriately selected by the practitioner. When an excimer laser is used, the pulse oscillation frequency is 30 Hz, and the laser energy density is 100 to 400 mJ / cm. 2 (Typically 200-300mJ / cm 2 ). When using a YAG laser, the second harmonic is used and the pulse oscillation frequency is 1 to 10 kHz, and the laser energy density is 300 to 600 mJ / cm. 2 (Typically 350-500mJ / cm 2 ) Then, when the laser beam condensed linearly with a width of 100 to 1000 μm, for example, 400 μm is irradiated over the entire surface of the substrate, the superposition ratio (overlap ratio) of the linear laser light at this time is 50 to 90%. Good.
[0166]
Next, a
[0167]
When a silicon oxide film is used, TEOS (Tetraethyl Orthosilicate) and O 2 The reaction pressure is 40 Pa, the substrate temperature is 300 to 400 ° C., and the high frequency (13.56 MHz) power density is 0.5 to 0.8 W / cm. 2 And can be formed by discharging. The silicon oxide film thus manufactured can obtain good characteristics as a gate insulating film by thermal annealing at 400 to 500 ° C. thereafter.
[0168]
Next, as illustrated in FIG. 14A, a first
[0169]
In this embodiment, the first
[0170]
Next, as illustrated in FIG. 14B, resist
[0171]
After that, as shown in FIG. 14B, the resist
[0172]
In the first etching process, the shape of the resist mask is made suitable so that the ends of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. It becomes. The angle of the tapered portion may be 15 to 45 °. Thus, the first shape
[0173]
Then, a first doping process is performed without removing the resist mask, and an impurity element imparting n-type conductivity is added to the semiconductor layer. (FIG. 14B) The doping process may be performed by an ion doping method or an ion implantation method. The condition of the ion doping method is a dose of 1 × 10 13 ~ 5x10 15 atoms / cm Three The acceleration voltage is set to 60 to 100 keV. In this embodiment, the dose is 1.5 × 10 15 atoms / cm Three The acceleration voltage was 80 keV. As an impurity element imparting n-type, an element belonging to Group 15, typically phosphorus (P) or arsenic (As), is used here, but phosphorus (P) is used. In this case, the
[0174]
Next, as shown in FIG. 14C, a second etching process is performed without removing the resist mask. Here, CF is used as an etching gas. Four And Cl 2 And O 2 Each gas flow rate ratio is 20/20/20 (sccm), and 500 W of RF (13.56 MHz) power is applied to the coil electrode at a pressure of 1 Pa to generate plasma and perform etching. It was. 20 W RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. In the second etching process, the etching rate with respect to W is 124.62 nm / min, the etching rate with respect to TaN is 20.67 nm / min, and the selection ratio of W with respect to TaN is 6.05. Therefore, the W film is selectively etched. By this second etching, the taper angle of W became 70 °. Second conductive layers 324b to 328b are formed by the second etching process. On the other hand, the first
[0175]
Next, as shown in FIG. 15A, a second doping process is performed. Doping is performed using the second conductive layers 324b to 328b as masks against the impurity element so that the impurity element is added to the semiconductor layer below the tapered portion of the first conductive layer. In this embodiment, P (phosphorus) is used as the impurity element, and the dose amount is 1.5 × 10. 14 atoms / cm Three Plasma doping was performed at a current density of 0.5 μA and an acceleration voltage of 90 keV. In this manner, low
[0176]
Next, as shown in FIG. 15B, a resist mask is removed, and then a third etching process is performed using a photolithography method. In the third etching process, the tapered portion of the first conductive layer is partially etched to form a shape overlapping the second conductive layer. However, a mask made of resist (338, 339) is formed in a region where the third etching is not performed, as shown in FIG.
[0177]
The etching conditions in the third etching process are Cl as an etching gas. 2 And SF 6 And the respective gas flow ratios are set to 10/50 (sccm) using the ICP etching method in the same manner as the first and second etchings. Note that the etching rate for TaN in the third etching process is 111.2 nm / min, and the etching rate for the gate insulating film is 12.8 nm / min.
[0178]
In this example, etching was performed by generating plasma by applying 500 W of RF (13.56 MHz) power to the coil-type electrode at a pressure of 1.3 Pa. 10 W RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. Through the above steps, the first
[0179]
By the third etching, impurity regions (LDD regions) 343 to 345 that do not overlap with the first
[0180]
The electrode formed by the first
[0181]
Similarly, the electrode formed of the first
[0182]
Thus, in this embodiment, the impurity regions (LDD regions) 343 to 345 that do not overlap with the first
[0183]
Next, after removing the resist
[0184]
Thereby, part of the high
[0185]
Next, masks 348 and 349 made of resist are newly formed, and a third doping process is performed. By this third doping treatment,
[0186]
In this embodiment, the
[0187]
Through the above steps, impurity regions are formed in the respective semiconductor layers.
[0188]
Note that although a method for doping impurities (boron) after etching the gate insulating film is described in this embodiment, the doping may be performed without etching the gate insulating film.
[0189]
Next, the resist
[0190]
Next, a step of activating the impurity element added to each semiconductor layer is performed. This activation process is performed by a thermal annealing method using a furnace annealing furnace. As the thermal annealing method, it may be performed at 400 to 700 ° C., typically 500 to 550 ° C. in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less. The activation treatment was performed by heat treatment. In addition to the thermal annealing method, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied.
[0191]
In this embodiment, at the same time as the activation treatment, nickel used as a catalyst during crystallization is gettered to an impurity region containing high-concentration phosphorus, and nickel in a semiconductor layer mainly serving as a channel formation region The concentration is reduced. A TFT having a channel formation region manufactured in this manner has a low off-current value and good crystallinity, so that high field-effect mobility can be obtained and good characteristics can be achieved.
[0192]
In addition, an activation process may be performed before forming the first interlayer insulating film. However, when the wiring material used is weak against heat, it is activated after an interlayer insulating film (insulating film containing silicon as a main component, for example, a silicon nitride film) is formed to protect the wiring and the like as in this embodiment. It is preferable to perform the conversion treatment.
[0193]
In addition, the first interlayer insulating film may be formed by performing a doping process after the activation process.
[0194]
Furthermore, a heat treatment is performed at 300 to 550 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen to perform a step of hydrogenating the semiconductor layer. In this embodiment, heat treatment was performed at 410 ° C. for 1 hour in a nitrogen atmosphere containing about 3% hydrogen. This step is a step of terminating dangling bonds in the semiconductor layer with hydrogen contained in the interlayer insulating film. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
[0195]
In the case where a laser annealing method is used as the activation treatment, it is desirable to irradiate a laser beam such as an excimer laser or a YAG laser after performing the hydrogenation.
[0196]
Next, as shown in FIG. 16B, a second
[0197]
As the second
[0198]
In this embodiment, a silicon oxynitride film formed by plasma CVD is formed. Note that the thickness of the silicon oxynitride film is preferably 1 to 5 μm (more preferably 2 to 4 μm). A silicon oxynitride film is effective in suppressing deterioration of an EL element because it contains a small amount of moisture.
[0199]
In addition, although dry etching or wet etching can be used for forming the contact hole, it is desirable to use the wet etching method in view of the problem of electrostatic breakdown during etching.
[0200]
Further, since the first interlayer insulating film and the second interlayer insulating film are simultaneously etched in the formation of the contact hole here, considering the shape of the contact hole, the material for forming the second interlayer insulating film is the first interlayer insulating film. It is preferable to use a material having a higher etching rate than the material forming the film.
[0201]
Then, wirings 359 to 366 that are electrically connected to the
[0202]
Next, a transparent conductive film is formed thereon with a thickness of 80 to 120 nm, and a
[0203]
In this embodiment, an indium tin oxide (ITO) film or a transparent conductive film in which 2 to 20% zinc oxide (ZnO) is mixed with indium oxide is used as the transparent electrode.
[0204]
The
[0205]
Next, as shown in FIG. 17A, an insulating film containing silicon (in this embodiment, a silicon oxide film) is formed to a thickness of 500 nm, and an opening is formed at a position corresponding to the
[0206]
In this embodiment, a film made of silicon oxide is used as the third interlayer insulating film. However, an organic resin film such as polyimide, polyamide, acrylic, or BCB (benzocyclobutene) may be used in some cases. it can.
[0207]
Next, as shown in FIG. 17A, an
[0208]
Note that a known material can be used for the
[0209]
In this embodiment, polyphenylene vinylene is formed by a vapor deposition method as a hole transport layer. In addition, as the light emitting layer, 30-40% molecular dispersion of PBD, which is a 1,3,4-oxadiazole derivative, is formed by vapor deposition in polyvinyl carbazole, and about 1% of coumarin 6 is used as a green light emitting center. It is added.
[0210]
The
[0211]
The
[0212]
Note that the
[0213]
Thus, an EL module having a structure as shown in FIG. 17A is completed. In addition, in the manufacturing process of the EL module in this embodiment, the source signal line is formed by Ta and W, which are materials forming the gate electrode, and the source and drain electrodes are formed due to the circuit configuration and the process. Although the gate signal line is formed of Al which is the wiring material being used, a different material may be used.
[0214]
In addition, a
[0215]
In this embodiment, an n-channel TFT is used as the switching TFT 503 and a p-channel TFT is used as the
[0216]
The n-channel TFT 501 of the
[0217]
The switching TFT 503 of the
[0218]
The
[0219]
In this embodiment, the structure in which the EL layer is formed on the pixel electrode (anode) and then the cathode is formed is shown, but the structure in which the EL layer and the anode are formed on the pixel electrode (cathode) is also possible. good. However, in this case, unlike the bottom emission described so far, the top emission is used. At this time, the
[0220]
This embodiment can be implemented by freely combining with
[0221]
(Example 5)
In this embodiment, an example of manufacturing an EL display device using the present invention will be described with reference to FIGS.
[0222]
FIG. 13A is a top view of an EL display device formed by sealing with a sealing material, and FIG. 13B is a cross-sectional view taken along line AA ′ in FIG. FIG. 13C is a cross-sectional view taken along the line BB ′ in FIG.
[0223]
A
[0224]
The
[0225]
In this embodiment, a p-channel TFT and an n-channel TFT manufactured by a known method are used for the driving
[0226]
An interlayer insulating film (planarization film) 4301 is formed over the driving
[0227]
An insulating
[0228]
As a method for forming the
[0229]
Over the
[0230]
As described above, an
[0231]
[0232]
As the sealing
[0233]
However, when the emission direction of light from the EL element is directed toward the cover material, the cover material must be transparent. In that case, a transparent material such as a glass plate, a plastic plate, a polyester film or an acrylic film is used.
[0234]
As the
[0235]
In order to expose the
[0236]
As shown in FIG. 13C, a
[0237]
The anisotropic
[0238]
This embodiment can be implemented by freely combining with
[0239]
(Example 6)
In the present invention, by using an EL material that can use phosphorescence from triplet excitons for light emission, the external light emission quantum efficiency can be dramatically improved. This makes it possible to reduce the power consumption, extend the life, and reduce the weight of the EL element.
[0240]
Here, a report of using triplet excitons to improve the external emission quantum efficiency is shown. (T. Tsutsui, C. Adachi, S. Saito, Photochemical Processes in Organized Molecular Systems, ed. K. Honda, (Elsevier Sci. Pub., Tokyo, 1991) p.437.)
[0241]
The molecular formula of the EL material (coumarin dye) reported by the above paper is shown below.
[0242]
[Chemical 1]
(MABaldo, DFO'Brien, Y.You, A.Shoustikov, S.Sibley, METhompson, SRForrest, Nature 395 (1998) p.151.)
[0244]
The molecular formula of the EL material (Pt complex) reported by the above paper is shown below.
[0245]
[Chemical 2]
(MABaldo, S. Lamansky, PEBurrrows, METhompson, SRForrest, Appl.Phys.Lett., 75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
[0247]
The molecular formula of the EL material (Ir complex) reported by the above paper is shown below.
[0248]
[Chemical 3]
As described above, if phosphorescence emission from triplet excitons can be used, in principle, it is possible to realize an external emission quantum efficiency that is 3 to 4 times higher than that in the case of using fluorescence emission from singlet excitons.
[0250]
Note that this embodiment can be freely combined with
[0251]
(Example 7)
In this embodiment, an electronic device in which a display device formed using the present invention is incorporated as a display medium will be described.
[0252]
Examples of such an electronic device include a video camera, a digital camera, a head mounted display, a game machine, a car navigation system, a personal computer, a portable information terminal (such as a mobile computer, a mobile phone, or an electronic book). An example of these is shown in FIG.
[0253]
FIG. 18A illustrates a personal computer, which includes a main body 2001, a housing 2002, a display portion 2003, a
[0254]
FIG. 18B shows a video camera, which includes a main body 2101, a display portion 2102, an
[0255]
FIG. 18C shows a part (right side) of a head-mounted display device (head mounted display), which includes a main body 2301, a signal cable 2302, a
[0256]
FIG. 18D shows an image reproducing device (specifically, a DVD reproducing device) provided with a recording medium, which includes a main body 2401, a recording medium (CD, LD, DVD, etc.) 2402, an
[0257]
FIG. 18E illustrates a portable (mobile) computer, which includes a main body 2501, a camera portion 2502, an
[0258]
As described above, the application range of the present invention is extremely wide and can be applied to electronic devices in various fields. Moreover, the electronic device of a present Example is realizable even if it uses the structure which consists of what combination of Examples 1-6.
[0259]
【The invention's effect】
Since the current input to the EL element does not correspond to the signal potential of the video signal (video signal) and the linear type, it is difficult to express gradation.
[0260]
In the present invention, the EL element can emit light with luminance corresponding to the linear shape of the signal potential of the video signal with the above-described configuration. Thus, a display device that easily realizes gradation display is provided.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of an EL display device of the present invention.
FIG. 2 is a graph showing the relationship between the input voltage of the EL display device of the present invention and the luminance of the EL element.
FIG. 3 is a timing chart of an EL display device of the present invention.
FIG. 4 is a diagram showing a configuration of a conventional EL display device.
FIG. 5 is a diagram showing a structure of a pixel of a conventional EL display device.
FIG. 6 is a circuit diagram showing a configuration of an EL display device of the present invention.
FIG. 7 is a timing chart of an EL display device of the present invention.
FIG. 8 is a view showing an operation region of an analog grayscale EL driving TFT;
FIG. 9 is a circuit diagram showing a configuration of an EL display device of the present invention.
FIG. 10 is a timing chart of an EL display device of the present invention.
FIG. 11 illustrates a structure of an EL display device of the present invention.
FIG. 12 is a timing chart of an EL display device of the present invention.
13A and 13B are a top view and a cross-sectional view of an EL display device of the present invention.
FIGS. 14A to 14C illustrate a manufacturing process of an EL display device of the present invention. FIGS.
FIGS. 15A to 15C are diagrams illustrating a manufacturing process of an EL display device of the present invention. FIGS.
FIGS. 16A to 16C are diagrams illustrating a manufacturing process of an EL display device of the present invention. FIGS.
FIGS. 17A to 17C illustrate a manufacturing process of an EL display device of the present invention. FIGS.
FIG. 18 is a diagram of an electronic device using the EL display device of the present invention.
FIG. 19 is a circuit diagram showing a configuration of an EL display device of the present invention.
Claims (6)
信号線と、
前記第１の薄膜トランジスタが形成された基板と同一基板上に前記第１の薄膜トランジスタと同時に形成された第２の薄膜トランジスタと、
オペアンプとを有し、
前記第２の薄膜トランジスタは、ダイオード接続されて前記オペアンプの反転入力端子と出力端子の間に接続され、
前記オペアンプの出力は、前記信号線に接続され、
前記第１の薄膜トランジスタのゲートには、前記信号線から信号が入力され、
前記第１の薄膜トランジスタのドレイン電流によって、前記ＥＬ素子に流れる電流が制御されることを特徴とする表示装置。A pixel having a first thin film transistor and an EL element;
A signal line;
A second thin film transistor formed simultaneously with the first thin film transistor on the same substrate as the substrate on which the first thin film transistor is formed;
An operational amplifier,
The second thin film transistor is diode-connected and connected between an inverting input terminal and an output terminal of the operational amplifier,
The output of the operational amplifier is connected to the signal line,
A signal is input from the signal line to the gate of the first thin film transistor,
A display device, wherein a current flowing through the EL element is controlled by a drain current of the first thin film transistor.
信号線と、
前記第１の薄膜トランジスタと特性が等しい第２の薄膜トランジスタと、
オペアンプとを有し、
前記第２の薄膜トランジスタは、ダイオード接続されて前記オペアンプの反転入力端子と出力端子の間に接続され、
前記オペアンプの出力は、前記信号線に接続され、
前記第１の薄膜トランジスタのゲートには、前記信号線から信号が入力され、
前記第１の薄膜トランジスタのドレイン電流によって、前記ＥＬ素子に流れる電流が制御されることを特徴とする表示装置。A pixel having a first thin film transistor and an EL element;
A signal line;
A second thin film transistor having the same characteristics as the first thin film transistor;
An operational amplifier,
The second thin film transistor is diode-connected and connected between an inverting input terminal and an output terminal of the operational amplifier,
The output of the operational amplifier is connected to the signal line,
A signal is input from the signal line to the gate of the first thin film transistor,
A display device, wherein a current flowing through the EL element is controlled by a drain current of the first thin film transistor.
信号線と、
前記第１の薄膜トランジスタと極性、閾値電圧、実効移動度、及びゲート絶縁膜の単位面積あたりの静電容量が等しい第２の薄膜トランジスタと、
オペアンプとを有し、
前記第２の薄膜トランジスタは、ダイオード接続されて前記オペアンプの反転入力端子と出力端子の間に接続され、
前記オペアンプの出力は、前記信号線に接続され、
前記第１の薄膜トランジスタのゲートには、前記信号線から信号が入力され、
前記第１の薄膜トランジスタのドレイン電流によって、前記ＥＬ素子に流れる電流が制御されることを特徴とする表示装置。A pixel having a first thin film transistor and an EL element;
A signal line;
A second thin film transistor having the same polarity, threshold voltage, effective mobility, and capacitance per unit area of the gate insulating film as the first thin film transistor;
An operational amplifier,
The second thin film transistor is diode-connected and connected between an inverting input terminal and an output terminal of the operational amplifier,
The output of the operational amplifier is connected to the signal line,
A signal is input from the signal line to the gate of the first thin film transistor,
A display device, wherein a current flowing through the EL element is controlled by a drain current of the first thin film transistor.
前記信号線は、第３の薄膜トランジスタを介して一定の電位が与えられることを特徴とする表示装置。In any one of Claims 1 thru | or 3,
The display device is characterized in that a constant potential is applied to the signal line through a third thin film transistor.
前記表示装置を用いたことを特徴とする電子機器。In any one of Claims 1 thru | or 4,
An electronic apparatus using the display device.
前記表示装置を用いたことを特徴とするビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ、画像再生装置、ゲーム機、ナビゲーションシステム、パーソナルコンピュータ、携帯情報端末、携帯電話または電子書籍。In any one of Claims 1 thru | or 4,
A video camera, a digital camera, a head-mounted display, an image reproducing device, a game machine, a navigation system, a personal computer, a portable information terminal, a mobile phone, or an electronic book using the display device.
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