JP3871424B2

JP3871424B2 - Memory control device

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Publication number: JP3871424B2
Application number: JP00310398A
Authority: JP
Inventors: 吉範浅村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-01-09
Filing date: 1998-01-09
Publication date: 2007-01-24
Anticipated expiration: 2018-01-09
Also published as: JPH11203104A

Description

【０００１】
【発明の属する技術分野】
この発明は、メモリを用いてデータ転送速度の変換を行うメモリ制御装置に関する。
【０００２】
【従来の技術】
図１０は従来のメモリ制御装置を示すブロック回路図である。図１０のメモリ制御装置は、入力されるデータを一度メモリに蓄えた後に入力時とは異なるタイミングでメモリから読み出す。図１０において、５１は入力端子、５２はＦＩＦＯメモリ、５３は出力端子、５４はライトデータカウンタ、５５はリードデータカウンタである。
【０００３】
次に動作について説明する。図１１は従来のメモリ制御装置の動作タイミング図であり、ライン単位で入力されるディジタル画像データを扱う場合の一例である。図１１に示すように、入力端子１を介して連続する１ライン分（７２０データ）のデータがＦＩＦＯメモリ５２に書き込まれる。このライン単位でＦＩＦＯメモリ５２に書き込まれたデータは１６データ毎に分割して読み出される。
【０００４】
ＦＩＦＯメモリ５２に書き込まれるデータの数はライトデータカウンタ５４によってカウントされ、１ラインの先頭を表すスタートパルスに同期して、ＦＩＦＯメモリ５２に７２０個の連続するデータが書き込まれるようにライトデータカウンタ５４によって制御される。
【０００５】
一方、スタートパルスから８クロック遅れてＦＩＦＯメモリ５２のデータが１６データ単位で読み出されるようにリードデータカウンタ５５によって制御される。データの読み出しにおいては、１６データ毎に２クロック分のマスク期間が設けられている。
【０００６】
図１１に示すように、画像データの場合は１ライン７２０画素のデータが連続して入力されるが、各ラインの間には８５８−７２０＝１３８クロック分のブランキング期間が存在する。このため、７２０画素連続入力されるデータを１６データ毎に２クロック分のマスク期間を設けて読み出しても、ライン間のブランキング期間で吸収することができる。
【０００７】
【発明が解決しようとする課題】
しかしながら上記従来のメモリ制御装置はＦＩＦＯメモリに書き込まれるデータ数とＦＩＦＯメモリから読み出されるデータ数がある周期の時間内で同じであることを前提に構成されているため、ＦＩＦＯメモリへのデータの入出力の関係が周期的でない場合はＦＩＦＯメモリへのデータのリード／ライトの制御ができないという問題があった。
【０００８】
この発明は、上記のような従来の問題を解消するためになされたものであり、バッファメモリに対する入出力データ数の関係が周期的でない場合でも、小さな容量のバッファメモリ及び小さなハードウェア規模でバッファメモリに対するデータ入出力をコントロールすることができるメモリ制御装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１の発明に係るメモリ制御装置は、入力データをカウントするｎビット幅の入力側カウンタと、出力データをカウントするｎビット幅の出力側カウンタと、前記入力側カウンタと前記出力側カウンタのカウント値を比較する手段と、前記入力側カウンタが一巡する際にフラグを“１”にセットし、前記出力側カウンタが一巡する際に前記フラグを“０”にリセットする手段と、前記比較手段による比較結果と前記フラグ値とに基づいて、前記入力側カウンタと前記出力側カウンタのカウント値が一致し、かつ前記フラグが“１”になったことを検知すると前記バッファメモリへのデータの入力を制限する手段と、前記比較手段による比較結果と前記フラグの値とに基づいて、前記入力側カウンタと前記出力側カウンタのカウント値が一致し、かつ前記フラグが“０”になったことを検知すると前記バッファメモリからのデータの出力を制限する手段とを有し、前記バッファメモリに対するデータの入出力をコントロールする。
【００１０】
請求項２の発明に係るメモリ制御装置は、請求項１の発明に係るメモリ制御装置において、入力側カウンタが、ｍ（ｍは２以上の整数）個のデータからなる入力データブロックをカウントし、出力側カウンタがｍ個のデータからなる出力データブロックをカウントし、前記バッファメモリに対するデータブロックの入出力をコントロールする。
【００１１】
請求項３の発明に係るメモリ制御装置は、請求項１の発明に係るメモリ制御装置において、前記バッファメモリが、シングルポートのメモリであり、前記バッファメモリに対するデータの入出力経路を切り換える手段を有し、前記バッファメモリのシングルポートに対するデータの入出力をコントロールする。
【００１２】
【発明の実施の形態】
実施の形態１．
次に、本発明の実施の形態１について説明する。図１は本実施の形態１のメモリ制御装置のブロック回路図である。図において、１は信号生成回路、２はバッファメモリ、３は信号処理回路、４はライトカウンタ、５はリードカウンタ、６はメモリ制御回路である。
【００１３】
信号生成回路１は、内部でディジタル信号処理したデータを順次バッファメモリ２に入力し（書き込み）、データを入力する際にライトカウンタ４にデータ入力信号を発行する。また、信号処理回路３は、バッファメモリ２から出力させた（読み出した）データを信号処理し、データを出力させる際にリードカウンタ５にデータ出力信号を発行する。また、バッファメモリ２は、容量２ⁿビット以上のＦＩＦＯメモリにより構成されており、信号生成回路１から入力されたデータを一時的に記憶し、このデータを信号処理回路３に出力する。上記のｎは、ライトカウンタ４及びリードカウンタ５のビット数であり、正の整数である。ここでは、バッファメモリ２の容量は、２⁸ビットであるものとする（ｎ＝８であるものとする）。なお、信号生成回路１はバッファメモリ２にデータを入力する回路であれば良く、信号処理回路３はバッファメモリ２から出力されたデータを入力とする回路であれば良い。また、信号生成回路１及び信号処理回路３は、メモリ制御装置の外部に設けられていても良い。
【００１４】
ライトカウンタ４は、ｎビットのカウンタで構成されており、信号生成回路１からのデータ入力信号をカウントアップすることによりバッファメモリ２に入力されたデータ数をカウントし、ｎビットカウンタのカウント値ＷＣＵＴと、ｎビットカウンタが一巡する際に発生する（“０”から“１”となる）キャリービットＷＣＹとをメモリ制御回路６に出力する。また、リードカウンタ５は、ライトカウンタ４と同様にｎビットのカウンタで構成されており、信号処理回路３からのデータ出力信号をカウントアップすることによりバッファメモリ２から出力されたデータ数をカウントし、ｎビットカウンタのカウント値ＲＣＵＴと、ｎビットカウンタが一巡する際に発生する（“０”から“１”となる）キャリービットＲＣＹとをメモリ制御回路６に出力する。ここでは、ライトカウンタ４及びリードカウンタ５は、８ビットのカウンタであるものとしているので、ＷＣＵＴ及びＲＣＵＴは、カウント値が”ＦＦ”から“０”に戻る際に発行される。
【００１５】
メモリ制御回路６は、ライトカウンタ４から出力されるＷＣＵＴおよびＷＣＹと、リードカウンタ５から出力されるＲＣＵＴおよびＲＣＹとに基づいて、ライトカウンタ４が一巡してリードカウンタ５に追いついたことを検知すると、信号生成回路１に対して入力ウエイト信号Ｗ−ＷＡＩＴを発行して信号生成回路１によるバッファメモリ２へのデータ入力をストップさせる。また、リードカウンタ５がライトカウンタ４に追いついたことを検知すると、信号処理回路３に対して出力ウエイト信号Ｒ−ＷＡＩＴを発行して信号処理回路３によるバッファメモリ２からのデータ出力をストップさせる。この場合、メモリ制御回路６は、これ以上バッファメモリ２にデータを入力しようとするとバッファメモリ２がオーバーフローを起こす場合にバッファメモリ２へのデータ入力をストップさせ、これ以上バッファメモリ２からデータを出力しようとするとバッファメモリ２がアンダーフローを起こす場合にバッファメモリ２からのデータ出力をストップさせる。
【００１６】
図２はメモリ制御回路６の構成を示すブロック回路図である。図２において、メモリ制御回路６は、比較回路１１と、判別回路１２と、ライト制御回路１３と、リード制御回路１４により構成されている。
【００１７】
比較回路１１は、ＷＣＵＴとＲＣＵＴの値をビット毎に比較するｎビットの比較回路であり、ＷＣＵＴ＝ＲＣＵＴの場合は“１”、ＷＣＵＴ≠ＲＣＵＴの場合は“０”を比較結果とし、この比較結果をそれぞれライト制御回路１３とリード制御回路１４に出力する。
【００１８】
判別回路１２は、追い越し判別フラグＴＦＦを記憶する１ビットレジスタ（ＴＦＦレジスタと称する）を備え、ＷＣＵＴの値が一巡する際に発行されるＷＣＹが入力されるとＴＦＦを“１”にセットし、ＲＣＵＴの値が一巡する際に発行されるＲＣＹが入力されるとＴＦＦを“０”にリセットし、このＴＦＦをそれぞれライト制御回路１３とリード制御回路１４に出力する。なお、判別回路１２は、電源が投入されたときやリセットされたときにはＴＦＦを“０”に設定する。
【００１９】
ライト制御回路１３は、比較回路１１からの比較結果及び判別回路１２からのＴＦＦに基づいて、ＷＣＵＴ＝ＲＣＵＴでかつＴＦＦ＝１の場合はライトカウンタ４が一巡してリードカウンタ５に追いついているため、これ以上データをバッファメモリ２に入力するとオーバーフローが起こると判断し、信号生成回路１に対して入力ウエイト信号Ｗ−ＷＡＩＴを発行し（Ｗ−ＷＡＩＴを“１”とし）、信号生成回路１によるバッファメモリ２へのデータ入力を停止させる。ＷＣＵＴ≠ＲＣＵＴまたはＴＦＦ＝０の場合はＷ−ＷＡＩＴを発行しない（Ｗ−ＷＡＩＴを“０”とする）。
【００２０】
リード制御回路１４は、比較回路１１からの比較結果及び判別回路１２からのＴＦＦに基づいて、ＷＣＵＴ＝ＲＣＵＴでかつＴＦＦ＝０の場合はリードカウンタ５がライトカウンタ４に追いついているため、これ以上データをバッファメモリ２から読み出すとアンダーフローが起こると判断し、信号処理回路３に対して出力ウエイト信号Ｒ−ＷＡＩＴを発行し（Ｒ−ＷＡＩＴを“１”とし）、信号生成回路１によるバッファメモリ２からのデータ出力を停止させる。ＷＣＵＴ≠ＲＣＵＴまたはＴＦＦ＝１の場合はＲ−ＷＡＩＴを発行しない（Ｒ−ＷＡＩＴを“０”とする）。
【００２１】
次に、動作を説明する。図３及び図４は、本実施の形態１のメモリ制御装置の動作タイミング図であり、図３はＷ−ＷＡＩＴが発行される様子を示し、図４はＲ−ＷＡＩＴが発行される様子を示す。図３及び図４において、（ａ）はバッファメモリ２へのデータ入力（データ書き込み）動作及びバッファメモリ２からのデータ出力（データ読み出し）動作の基本クロック、（ｂ）はバッファメモリ２への入力データ、（ｃ）及び（ｄ）はライトカウンタ４によるＷＣＵＴ及びＷＣＹ、（ｅ）はバッファメモリ２からの出力データ、（ｆ）及び（ｇ）はリードカウンタ５によるＲＣＵＴ及びＲＣＹである。また、（ｈ）は判別回路１２によるＴＦＦ、（ｉ）は比較回路１１による比較結果、（ｊ）はライト制御回路１３によるＷ−ＷＡＩＴ、（ｋ）はリード制御回路１４によるＲ−ＷＡＩＴである。
【００２２】
図３においては、データＤ０〜Ｄ２０１が信号生成回路１からバッファメモリ２に連続的に順次入力される。また、データＤ２０１の入力期間の次の２クロック期間においては、ライト制御回路１３により入力ウエイト信号Ｗ−ＷＡＩＴが発行され（Ｗ−ＷＡＩＴ＝１となり）、信号生成回路１によるデータ入力が制限されるので、バッファメモリ２にはデータが入力されない（（ｂ）参照）。ライトカウンタ４による入力データ数のカウント値ＷＣＵＴは、データＤ０〜ＤＦＦの入力期間において“０”から“ＦＦ”へ順次インクリメントされていき、データＤ１００が入力されると一巡して“０”に戻り、データＤ１００〜Ｄ１ＦＦの入力期間において再び順次インクリメントされ、データＤ２００が入力されると再び一巡して“０”に戻り、データ２０１が入力されると“１”にインクリメントされ、データ２０１の入力期間の次の２クロック期間において“１”に保持される（（ｃ）参照）。ライトカウンタ４による入力データカウントのキャリービットＷＣＹは、ＷＣＵＴが“ＦＦ”となるデータＤＦＦ及びＤ１ＦＦの入力期間においてそれぞれ“１”となる（（ｄ）参照）。
【００２３】
データＤ０、Ｄ１、Ｄ１０４〜Ｄ２０１の入力期間においては信号処理回路３はバッファメモリ２にデータの出力を要求せず、従ってバッファメモリ２からデータが出力されない。データＤ２〜Ｄ１０３の入力期間においては信号処理回路３からの要求によりバッファメモリ２からデータＤ０〜Ｄ１０１が連続的に順次出力される。また、データＤ２０１の入力期間から２クロック期間後にバッファメモリ２からデータＤ１０２が出力される（（ｅ）参照）。リードカウンタ５による出力データ数のカウント値ＲＣＵＴは、データＤ０〜ＤＦＦの出力期間において“０”から“ＦＦ”へ順次インクリメントされていき、データＤ１００が出力されると一巡して“０”に戻り、データＤ１０１が出力されると“１”にインクリメントされ、データＤ１０２が出力されるまでの期間“１”に保持され、データＤ１０２が出力されると“２”にインクリメントされる（（ｆ）参照）。リードカウンタ５による出力データカウントのキャリービットＲＣＹは、ＲＣＵＴが“ＦＦ”となるデータＤＦＦの出力期間（データＤ１０１の入力期間）において“１”となる（（ｇ）参照）。
【００２４】
判定回路１２による追い越し判別フラグＴＦＦは、データＤＦＦの入力期間のＷＣＹによりデータＤ１００が入力されると“１”にセットされ、データＤＦＦの出力期間のＲＣＹによりデータＤ１００が出力されると“０”にリセットされ、データＤ１ＦＦの入力期間のＷＣＹによりデータＤ２００が入力されると“１”にセットされる（（ｈ）参照）。比較回路１１による比較結果は、データＤ０〜Ｄ２００の入力期間においてはＷＣＵＴ≠ＲＣＵＴなので“０”であり、データＤ２０１が入力されるとＷＣＵＴが“１”にインクリメントされ、ＷＣＵＴ＝ＲＣＵＴとなるのでデータＤ２０１の入力期間の次のクロック期間で“１”に変化し、データＤ１０２が出力されるとＲＣＵＴが“２”にインクリメントされ、ＷＣＵＴ≠ＲＣＵＴとなるのでデータＤ１０２の出力期間の次のクロック期間で“０”に戻る（（ｉ）参照）。
【００２５】
ライト制御回路１３による入力ウエイト信号Ｗ−ＷＡＩＴは、ＴＦＦ＝１かつＷＣＵＴ＝ＲＣＵＴ（比較結果が“１”）となる期間、すなわちデータＤ２０１の入力期間の次のクロック期間及びデータＤ１０２の出力期間において“１”となり（（ｊ）参照）、これにより信号生成回路１からのデータ入力が制限される。なお、リード制御回路１４による出力ウエイト信号Ｒ−ＷＡＩＴは、ＴＦＦ＝０かつＷＣＵＴ＝ＲＣＵＴとなる期間がないので常に“０”であり（（ｋ）参照）、従って信号処理回路３は制限を受けない。
【００２６】
図４においては、データＤ０〜Ｄ１０２が信号生成回路１からバッファメモリ２に連続的に順次入力される。また、データＤ１０２の入力期間の次の３クロック期間においては信号生成回路１はバッファメモリ２にデータを入力しない。また、データ１０２の入力期間から４クロック期間後にバッファメモリ２にデータＤ１０３が入力される（（ｂ）参照）。データＤ０〜Ｄ１０２の入力期間における（ｃ）〜（ｋ）の波形は図３と同じである。
【００２７】
ＷＣＵＴは、データＤ１０２の入力期間の次の３クロック期間において“２”に保持され、データＤ１０３が入力されると“３”にインクリメントされる（（ｃ）参照）。ＷＣＹは、データＤ１００の入力期間以降において“０”に保持される（（ｄ）参照）。
【００２８】
データＤ１００の出力期間の次の２クロック期間においてデータＤ１０１及びＤ１０２がバッファメモリ２から連続的に順次出力される。また、データＤ１０２の出力期間の次の２クロック期間においては、リード制御回路１４により出力ウエイト信号Ｒ−ＷＡＩＴが発行され（Ｒ−ＷＡＩＴ＝１となり）、信号処理回路３によるデータの出力要求が制限されるので、バッファメモリ２からはデータが出力されない（（ｅ）参照）。ＲＣＵＴは、データＤ０〜ＤＦＦの出力期間において“０”から“ＦＦ”へ順次インクリメントされていき、データＤ１０１が出力されると“１”にインクリメントされ、データＤ１０２が出力され“２”にインクリメントされ、データＤ１０２の出力期間の次の２クロック期間において“２”に保持される（（ｆ）参照）。ＲＣＹは、データＤ１００の出力期間以降において“０”に保持される（（ｇ）参照）。
【００２９】
追い越し判別フラグＴＦＦは、データＤ１０２の入力期間（データＤ１００の出力期間）以降において“０”にリセットされている（（ｈ）参照）。比較回路１１による比較結果は、データＤ０〜Ｄ２００の入力期間においてはＷＣＵＴ≠ＲＣＵＴなので“０”であり、データＤ１０２が出力されるとＲＣＵＴが“２”にインクリメントされ、ＷＣＵＴ＝ＲＣＵＴとなるのでデータＤ１０２の出力期間の次のクロック期間で“１”に変化し、データＤ１０３が入力されるとＷＣＵＴが“３”にインクリメントされ、ＷＣＵＴ≠ＲＣＵＴとなるのでデータＤ２０１の入力期間の次のクロック期間で“０”に戻る（（ｉ）参照）。
【００３０】
Ｒ−ＷＡＩＴは、ＴＦＦ＝０かつＷＣＵＴ＝ＲＣＵＴ（比較結果が“１”）となる期間、すなわちデータＤ１０２の出力期間の次のクロック期間及びデータＤ２０１の入力期間において“１”となり（（ｋ）参照）、これにより信号処理回路３によるデータの出力要求が制限される。なお、Ｗ−ＷＡＩＴは、ＴＦＦ＝１かつＷＣＵＴ＝ＲＣＵＴとなる期間がないので常に“０”であり（（ｊ）参照））、従って信号生成回路１は制限を受けない。
【００３１】
以上の様に実施の形態１によれば、入力データ数及び出力データ数をそれぞれライトカウンタ４及びリードカウンタ５によりカウントし、ライトカウンタ４のカウント値ＷＣＵＴとリードカウンタ５のカウント値ＲＣＵＴの一致／不一致を比較回路１１により比較するとともに、判別回路１２によりライトカウンタ４が一巡する際に“１”にセットされリードカウンタ５が一巡する際に“０”にリセットされる追い越し判別フラグＴＦＦを生成し、比較回路１１による比較結果及び追い越し判別フラグＴＦＦに基づいて、リード制御回路１３によりバッファメモリ２がオーバーフローする直前の状態を検知してデータ入力を制限し、ライト制御回路１４によりバッファメモリ２がアンダーフローする直前の状態を検知してデータ出力を制限するようにしたことにより、バッファメモリ２に対する非同期の入出力データの制御を小さなバッファメモリ容量で実現することができる。さらに、簡単なアルゴリズムでバッファメモリ２の状態を検知することができるので、バッファメモリ２に対する非同期の入出力データの制御を小さなハードウェア規模で実現することができるとともに、判定に要する時間が短く、高速動作が可能なメモリ制御装置を実現することができる。
【００３２】
なお、上記実施の形態１では、バッファメモリ２にＦＩＦＯメモリを使ったが、必ずしもＦＩＦＯメモリである必要はなく、デュアルポートメモリを使っても良い。また、上記実施の形態１では、バッファメモリ２に対するデータの入出力を同一のクロックにより行ったが、必ずしも同一のクロックを用いる必要はなく、データ書き込みとデータ読み出しに速度の異なる別々のクロックを用いても良い。
【００３３】
実施の形態２．
次に、本発明の実施の形態２について説明する。上記実施の形態１ではデータのコントロールを１データ毎に行っていたが、ｍ（ｍは２以上の整数）個の連続するデータからなるデータブロック、例えば画像データのようにデータが連続するデータブロックをライン単位で構成している場合は、バッファメモリのデータをライン単位で管理することによりアルゴリズムを簡略化することができる。実施の形態２のメモリ制御装置は、ライン単位のデータブロックを扱うものである。ここでは、１ライン分のデータ数ｍを５１０とする。なお、１ライン分の連続する５１０個のデータＤ０〜Ｄ１ＦＥ（データブロック）を、単にラインデータと称することとする。
【００３４】
本実施の形態２のメモリ制御装置のブロック回路図は、基本的には図１及び図２と同じであるが、以下の点が異なる。信号生成回路１は、ｍ個の連続するデータからなるラインデータをバッファメモリ２に入力し、１ラインの最後のデータを入力した時点でライトカウンタ４にラインデータ入力終了信号ＷＥＮＤを発行する。信号処理回路３は、ｍ個の連続するデータからなるラインデータをバッファメモリ２から出力させ、１ラインの最後のデータを出力させた時点でリードカウンタ５にラインデータ出力終了信号ＲＥＮＤを発行する。また、ライトカウンタ４はＷＥＮＤをカウントアップすることにより、バッファメモリ２に入力されるラインデータ数をカウントするものとする。リードカウンタ５はＲＥＮＤをカウントアップすることにより、バッファメモリ２から出力されるラインデータ数をカウントするものとする。また、ライトカウンタ４及びリードカウンタ５は２ビットのカウンタであるものとし、比較回路１１も２ビットの比較回路であるものとする（ｎ＝２とする）。従ってバッファメモリ２の容量は、１ラインのデータ個数ｍ×２²ビット以上であれば良く、ここではｍ×２²ビットであるものとする。また、メモリ制御回路６は、ライトカウンタ４及びリードカウンタ５からのＷＣＵＴ、ＲＣＵＴ、ＷＣＹ，ＲＣＹに基づいて、バッファメモリ２のラインデータを管理する。
【００３５】
次に、動作を説明する。図５及び図６は本実施の形態２のメモリ制御装置の動作タイミング図であり、図５はＷ−ＷＡＩＴが発行される様子を示し、図６はＲ−ＷＡＩＴが発行される様子を示す。図５及び図６において、（ａ）は基本クロック、（ｂ）は入力データ、（ｃ）はラインデータ入力終了信号ＷＥＮＤ、（ｄ）は入力ラインデータ数のカウント値ＷＣＵＴ、（ｅ）はＷＣＵＴのキャリービットＷＣＹ、（ｆ）は出力データ、（ｇ）はラインデータ出力終了信号ＲＥＮＤ、（ｈ）は出力ラインデータ数のカウント値ＲＣＵＴ、（ｉ）はＲＣＵＴのキャリービットＲＣＹ、（ｊ）は追い越し判別フラグＴＦＦ、（ｋ）は比較回路１１による比較結果、（ｌ）は入力ウエイト信号Ｗ−ＷＡＩＴ、（ｍ）は出力ウエイト信号Ｒ−ＷＡＩＴである。
【００３６】
図５においては、１ライン分のラインデータＤ０〜Ｄ１ＦＥが信号生成回路１からバッファメモリ２に間隔をおいて順次入力される（（ｂ）参照）。ＷＥＮＤは、各ラインデータの最後のデータＤ１ＦＥの入力期間においてそれぞれ“１”となる（（ｃ）参照）。ＷＣＵＴは、４Ｎ＋２（Ｎは正の整数）ライン目のデータＤ１ＦＥの入力が終了すると“２”から“３”にインクリメントされ、４Ｎ＋３ライン目のデータＤ１ＦＥの入力が終了すると一巡して“０”に戻り、４Ｎ＋４ライン目のデータＤ１ＦＥの入力が終了すると“１”にインクリメントされる（（ｄ）参照）。ＷＣＹは、ＷＣＵＴが“３”から“０”に戻る４Ｎ＋３ライン目のデータＤ１ＦＥの入力期間において“１”となる（（ｅ）参照）。
【００３７】
また、１ライン分のラインデータが信号処理回路３からの要求によりバッファメモリ２から間隔をおいて順次出力される。なお、出力されるラインデータは、同時に入力されるラインデータよりも前にバッファメモリ２に入力されたデータである。また、４Ｎ＋４ライン目のラインデータの入力期間においては、信号処理回路３はバッファメモリ２にデータの出力を要求せず、従ってバッファメモリ２からラインデータが出力されない（（ｆ）参照）。ＲＥＮＤは、各ラインデータの最後のデータＤ１ＦＥの出力期間においてそれぞれ“１”となる（（ｇ）参照）。ＲＣＵＴは、４Ｎ−１ライン目のデータＤ１ＦＥの出力が終了すると一巡して“３”から“０”に戻り、４Ｎライン目のデータＤ１ＦＥの出力が終了すると“１”にインクリメントされる（（ｈ）参照）。ＲＣＹは、ＲＣＵＴが“３”から“０”に戻る４Ｎ−１ライン目のデータＤ１ＦＥの出力期間において“１”となる（（ｉ）参照）。
【００３８】
追い越し判定フラグＴＦＦは、４Ｎ−１ライン目の出力期間のＲＣＹによりデータＤ１ＦＥの出力が終了すると“１”から“０”にリセットされ、４Ｎ＋３ライン目の入力期間のＷＣＹによりデータＤ１ＦＥの入力が終了すると“１”にセットされる（（ｊ）参照）。比較回路１１による比較結果は、４Ｎ＋４ライン目の入力期間が終了するまでＷＣＵＴ≠ＲＣＵＴなので“０”であり、４Ｎ＋４ライン目の入力期間が終了するとＷＣＵＴが“１”にインクリメントされ、ＷＣＵＴ＝ＲＣＵＴとなるので“１”に変化する（（ｋ）参照）。
【００３９】
入力ウエイト信号Ｗ−ＷＡＩＴは、ＴＦＦ＝１かつＷＣＵＴ＝ＲＣＵＴ（比較結果が“１”）となる期間、すなわち４Ｎ＋４ライン目の入力期間が終了した後の期間において“１”となり（（ｌ）参照）、これにより信号生成回路１からのデータ入力が制限される。なお、出力ウエイト信号Ｒ−ＷＡＩＴは、ＴＦＦ＝０かつＷＣＵＴ＝ＲＣＵＴとなる期間がないので常に“０”であり（（ｍ）参照）、従って信号処理回路３は制限を受けない。
【００４０】
図６においては、１ライン分のラインデータが間隔をおいて順次入力される（（ｂ）参照）。ＷＥＮＤは、各ラインデータの最後のデータＤ１ＦＥの入力期間においてそれぞれ“１”となる（（ｃ）参照）。ＷＣＵＴは、４Ｎ＋３ライン目のデータＤ１ＦＥの入力が終了すると一巡して“３”から“０”に戻り、４Ｎ＋４ライン目のデータＤ１ＦＥの入力が終了すると“１”にインクリメントされる（（ｄ）参照）。ＷＣＹは、ＷＣＵＴが“３”から“０”に戻る４Ｎ＋３ライン目のデータＤ１ＦＥの入力期間において“１”となる（（ｅ）参照）。
【００４１】
また、１ライン分のラインデータが間隔をおいて順次出力される（（ｆ）参照）。ＲＥＮＤは、各ラインデータのデータＤ１ＦＥの出力期間においてそれぞれ“１”となる（（ｇ）参照）。ＲＣＵＴは、４Ｎ＋２ライン目のデータＤ１ＦＥの出力が終了すると“２”から“３”にインクリメントされ、４Ｎ＋３ライン目のデータＤ１ＦＥの出力が終了すると一巡して“３”から“０”に戻り、４Ｎ＋４ライン目のデータＤ１ＦＥの出力が終了すると“１”にインクリメントされる（（ｈ）参照）。ＲＣＹは、ＲＣＵＴが“３”から“０”に戻る４Ｎ＋３ライン目のデータＤ１ＦＥの出力期間において“１”となる（（ｉ）参照）。
【００４２】
追い越し判定フラグＴＦＦは、４Ｎ＋３ライン目の入力期間のＷＣＹによりデータＤ１ＦＥの入力が終了すると“０”から“１”にセットされ、４Ｎ＋３ライン目の出力期間のＲＣＹによりデータＤ１ＦＥの出力が終了すると“０”にリセットされる（（ｊ）参照）。比較回路１１による比較結果は、４Ｎ＋４ライン目の出力期間が終了するまでＷＣＵＴ≠ＲＣＵＴなので“０”であり、４Ｎ＋４ライン目の出力期間が終了するとＲＣＵＴが“１”にインクリメントされ、ＷＣＵＴ＝ＲＣＵＴとなるので“１”に変化する（（ｋ）参照）。
【００４３】
出力ウエイト信号Ｒ−ＷＡＩＴは、ＴＦＦ＝０かつＷＣＵＴ＝ＲＣＵＴ（比較結果が“１”）となる期間、すなわち４Ｎ＋４ライン目の出力期間が終了した後の期間において“１”となり（（ｍ）参照）、これにより信号処理回路３によるデータの出力要求が制限される。なお、入力ウエイト信号Ｗ−ＷＡＩＴは、ＴＦＦ＝１かつＷＣＵＴ＝ＲＣＵＴとなる期間がないので常に“０”であり（（ｌ）参照）、従って信号生成回路１は制限を受けない。
【００４４】
以上の様に実施の形態２によれば、上記実施の形態１と同様に非同期で入出力されるｍ個の連続するデータからなるラインデータの制御を小さなバッファメモリ容量で実現することができ、高速動作が可能なメモリ制御装置を実現することができるとともに、入出力ラインデータ数をリードカウンタ４及びライトカウンタ５によりカウントするようにしたことにより、ハードウェア規模を上記実施の形態１よりもさらに小さくすることができる。
【００４５】
実施の形態３．
次に、本発明の実施の形態３について説明する。図７は本実施の形態２のメモリ制御装置のブロック回路図である。図において、１は信号生成回路、７はバッファメモリ、８はセレクタ回路、３は信号処理回路、４はライトカウンタ、５はリードカウンタ、９はメモリ制御回路である。なお、図７において、図１と同じものには同じ符号を付してある。図７のメモリ制御装置は、図１のメモリ制御装置において、バッファメモリ２及びメモリ制御回路６をそれぞれバッファメモリ７及びメモリ制御回路９とし、セレクタ回路８を設けたものである。
【００４６】
バッファメモリ７は、シングルポートのＤＲＡＭにより構成されている。また、セレクタ回路８は、バッファメモリ７のデータ入出力ポートを信号生成回路１または信号処理回路３に切り換え接続する。すなわち、セレクタ回路８はバッファメモリ７のデータ入出力経路（リード／ライト方向）を切り換える。
【００４７】
メモリ制御回路９は、上記実施の形態１のメモリ制御回路６と同様に、ライトカウンタ４から出力されるＷＣＵＴおよびＷＣＹと、リードカウンタ５から出力されるＲＣＵＴおよびＲＣＹとに基づいて、バッファメモリ２に入力されバッファメモリ２から出力されていないデータの個数を管理し、入力ウエイト信号Ｗ−ＷＡＩＴ及び出力ウエイト信号Ｒ−ＷＡＩＴにより信号生成回路１及び信号処理回路３の動作を制限する。さらに、メモリ制御回路９は、１データ毎にバッファメモリ７のライトアドレスとリードアドレスを生成してバッファメモリ７に出力すると同時に、セレクタ回路８を制御する。すなわち、上記のライトアドレスをライトカウンタ４から出力されるＷＣＵＴから生成し、上記のリードアドレスをリードカウンタ５から出力されるＲＣＵＴから生成し、セレクタ回路８によるデータのリード／ライト方向の切り換えを入力データ及び出力データのサンプリング周波数の２倍のクロックに同期して行う。
【００４８】
図８はメモリ制御回路９の構成を示すブロック回路図である。図８において、メモリ制御回路９は、比較回路１１と、判別回路１２と、ライト制御回路１３と、リード制御回路１４と、アドレス生成回路２５により構成されている。なお、図８において、図２と同じものには同じ符号を付してある。メモリ制御回路９は、図２のメモリ制御回路において、アドレス生成回路２５を設けたものである。アドレス生成回路２５は、入力データ及び出力データのサンプリング周波数の２倍のクロックＷ／Ｒを生成し、セレクタ回路８及びバッファメモリ７に出力するとともに、入力データのカウント値ＷＣＵＴ及び出力データのカウント値ＲＣＵＴに基づいてライトアドレス及びリードアドレスを生成し、これらのアドレスをバッファメモリ７に出力する。ここでは、セレクタ回路８はクロックＷ／Ｒの立ち上がりでバッファメモリ７のデータ入出力ポートを信号生成回路１側に切り換え、クロックＷ／Ｒの立ち下がりでデータ入出力ポートを信号処理回路３側に切り換えるものとする。また、バッファメモリ７は、クロックＷ／Ｒがハイレベルである期間においてデータライト動作をし、クロックＷ／Ｒがローレベルである期間において立ち下がりにおいてデータリード動作をするものとする。
【００４９】
次に、動作を説明する。図９は本実施の形態３のメモリ制御装置の動作タイミング図である。図９において、（ａ）はバッファメモリ７のライトデータ（入力データのライトタイミング）、（ｂ）は入力データ数のカウント値ＷＣＵＴ、（ｃ）はＷＣＵＴのキャリービットＷＣＹ、（ｄ）はアドレス生成回路２５によるクロックＷ／Ｒ、（ｅ）はバッファメモリ７からの出力データ（記憶データのリードタイミング）、（ｆ）は出力データ数のカウント値ＲＣＵＴ、（ｇ）はＲＣＵＴのキャリービットＲＣＹ、（ｈ）は追い越し判別フラグＴＦＦ、（ｉ）は比較回路１１による比較結果、（ｊ）は入力ウエイト信号Ｗ−ＷＡＩＴ、（ｋ）は出力ウエイト信号Ｒ−ＷＡＩＴである。
【００５０】
図９において、信号生成回路１からバッファメモリ７にデータが入力される場合には、クロックＷ／Ｒの立ち上がりに同期して入力データがバッファメモリ７に書き込まれる。また、信号処理回路３からデータの出力要求がある場合には、クロックＷ／Ｒの立ち立ち下がりに同期してバッファメモリ７からデータが読み出される（（ａ）、（ｄ）、（ｅ）参照）。
【００５１】
また、ＷＣＵＴ、ＲＣＵＴ、ＷＣＹ、ＲＣＹ、ＴＦＦ、比較回路１１による比較結果、Ｗ−ＷＡＩＴ、Ｒ−ＷＡＩＴの所作は、上記実施の形態１と同様である。ＷＣＵＴ及びＲＣＵＴは、それぞれデータの入出力に応じてインクリメントされ、”ＦＦ”になると次のデータの入出力で“０”に戻る（（ｂ）、（ｆ）参照）。ＷＣＹ及びＲＣＹは、ＷＣＵＴ、ＲＣＵＴが”ＦＦ”である期間においてそれぞれ“１”となる（（ｃ）、（ｇ）参照）。追い越し判別フラグＴＦＦは、ＷＣＹが“１”になると“１”にセットされ、ＲＣＹが“０”になると“０”にリセットされる（（ｈ）参照）。比較回路１１による比較結果は、ＷＣＵＴ≠ＲＣＵＴのとき“０”となり、ＷＣＵＴ＝ＲＣＵＴのとき“１”となる（（ｉ）参照）。入力ウエイト信号Ｗ−ＷＡＩＴは、ＴＦＦ＝１かつＷＣＵＴ＝ＲＣＵＴとなる期間において“１”となり（（ｊ）参照）、これにより信号生成回路１からのデータ入力が制限される。出力ウエイト信号Ｒ−ＷＡＩＴは、ＴＦＦ＝０かつＷＣＵＴ＝ＲＣＵＴとなる期間において“１”となり（（ｋ）参照）、これにより信号処理回路３によるデータの出力要求が制限される。
【００５２】
以上の様に実施の形態３によれば、上記実施の形態１と同様に非同期で入出力されるデータの制御を小さなバッファメモリ容量及び小さなハードウェア規模で実現することができ、高速動作が可能なメモリ制御装置を実現することができるとともに、シングルポートのメモリを用いたことにより、安価なメモリ制御装置を実現することができる。
【００５３】
なお、上記実施の形態３では、バッファメモリ７にシングルポートのＤＲＡＭを使ったが、必ずしもＤＲＡＭである必要はなく、ＳＲＡＭ等のメモリを使っても良い。また、上記実施の形態３では、１データ単位でバッファメモリ７のリード／ライト方向を切り換えていたが、必ずしも１データ単位である必要はなく、任意のデータ単位で切り換えるようにしても良い。
【００５４】
【発明の効果】
請求項１の発明に係るメモリ制御装置によれば、入出力データ数をそれぞれ入力側カウンタ及び出力側カウンタによりカウントし、両カウンタのカウント値を比較するとともに、入力側カウンタが一巡する際に“１”にセットされ出力側カウンタが一巡する際に“０”にリセットされるフラグを生成し、カウント値の比較結果及びフラグの値に基づいて、両カウント値が一致し、かつフラグが“１”になったことを検知するとデータ入力を制限し、両カウント値が一致し、かつフラグが“０”になったことを検知するとデータ出力を制限するようにしたことにより、非同期で入出力されるデータの制御を小さなバッファメモリ容量で実現することができるという効果がある。また、データの入出力を制限するか否かを簡単なアルゴリズムで判定することができるので、非同期で入出力されるデータの制御を小さなハードウェア規模で実現することができるとともに、判定に要する時間が短く、高速動作が可能なメモリ制御装置を実現することができるという効果がある。
【００５５】
請求項２の発明に係るメモリ制御装置によれば、非同期で入出力されるｍ個のデータからなるデータブロックの制御を小さなバッファメモリ容量で実現することができるとともに、入出力データブロック数を入力側カウンタ及び出力側カウンタによりカウントするようにしたことにより、ハードウェア規模をさらに小さくすることができるという効果がある。
【００５６】
請求項３の発明に係るメモリ制御装置によれば、非同期で入出力されるデータの制御を小さなバッファメモリ容量及び小さなハードウェア規模で実現することができ、高速動作が可能なメモリ制御装置を実現することができるとともに、シングルポートのメモリを用いたことにより、安価なメモリ制御装置を実現することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１のメモリ制御装置の構成を示すブロック回路図である。
【図２】本発明の実施の形態１におけるメモリ制御回路の構成を示すブロック回路図である。
【図３】本発明の実施の形態１のメモリ制御装置の動作タイミング図である。
【図４】本発明の実施の形態１のメモリ制御装置の動作タイミング図である。
【図５】本発明の実施の形態２のメモリ制御装置の動作タイミング図である。
【図６】本発明の実施の形態２のメモリ制御装置の動作タイミング図である。
【図７】本発明の実施の形態３のメモリ制御装置の構成を示すブロック回路図である。
【図８】本発明の実施の形態３におけるメモリ制御回路の構成を示すブロック回路図である。
【図９】本発明の実施の形態３のメモリ制御装置の動作タイミング図である。
【図１０】従来のメモリ制御装置の構成を示すブロック回路図である。
【図１１】従来のメモリ制御装置の動作タイミング図である。
【符号の説明】
２，７バッファメモリ、４ライトカウンタ、５リードカウンタ、６，９メモリ制御回路、１０比較回路、１１比較回路、１２判別回路、１３ライト制御回路、１４リード制御回路。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a memory control device that converts a data transfer rate using a memory.
[0002]
[Prior art]
FIG. 10 is a block circuit diagram showing a conventional memory control device. The memory control device of FIG. 10 stores input data once in the memory and then reads it from the memory at a timing different from that at the time of input. In FIG. 10, 51 is an input terminal, 52 is a FIFO memory, 53 is an output terminal, 54 is a write data counter, and 55 is a read data counter.
[0003]
Next, the operation will be described. FIG. 11 is an operation timing chart of the conventional memory control apparatus, and is an example in the case of handling digital image data input in line units. As shown in FIG. 11, data for one continuous line (720 data) is written to the FIFO memory 52 via the input terminal 1. The data written in the FIFO memory 52 in units of lines is divided and read out every 16 data.
[0004]
The number of data written in the FIFO memory 52 is counted by the write data counter 54, and in synchronization with a start pulse representing the head of one line, the write data counter 54 is written so that 720 consecutive data are written in the FIFO memory 52. Controlled by.
[0005]
On the other hand, the read data counter 55 controls the data in the FIFO memory 52 to be read in units of 16 data with a delay of 8 clocks from the start pulse. In reading data, a mask period of 2 clocks is provided for every 16 data.
[0006]
As shown in FIG. 11, in the case of image data, data of 720 pixels per line is continuously input, but there is a blanking period of 858−720 = 138 clocks between the lines. For this reason, even if 720 pixels of continuous input data are read by providing a mask period of 2 clocks for every 16 data, they can be absorbed in the blanking period between lines.
[0007]
[Problems to be solved by the invention]
However, since the conventional memory control device is configured on the assumption that the number of data written to the FIFO memory and the number of data read from the FIFO memory are the same within a certain period of time, the data input to the FIFO memory is not possible. When the output relationship is not periodic, there is a problem that it is impossible to control the reading / writing of data to the FIFO memory.
[0008]
The present invention has been made to solve the above-described conventional problems. Even when the relationship between the number of input / output data with respect to the buffer memory is not periodic, the buffer memory with a small capacity and the buffer size with a small hardware scale are provided. An object of the present invention is to provide a memory control device capable of controlling data input / output with respect to a memory.
[0009]
[Means for Solving the Problems]
According to a first aspect of the present invention, there is provided a memory control device comprising: an n-bit width input side counter for counting input data; an n-bit width output side counter for counting output data; and the input side counter and the output side counter. Means for comparing count values, means for setting a flag to "1" when the input side counter makes a round, and means for resetting the flag to "0" when the output side counter makes a round; and the comparison means When the count value of the input side counter matches the count value of the output side counter and the flag is set to “1” based on the comparison result and the flag value, data input to the buffer memory is detected. Based on the comparison result by the comparison means and the value of the flag, the count values of the input side counter and the output side counter are equal to each other. And, and the flag when it is detected that it is now "0" and a means for limiting the output of data from said buffer memory to control the input and output of data to the buffer memory.
[0010]
The memory control device according to a second aspect of the present invention is the memory control device according to the first aspect of the invention, wherein the input side counter counts input data blocks consisting of m (m is an integer of 2 or more) pieces of data, The output counter counts output data blocks composed of m pieces of data, and controls the input / output of the data blocks with respect to the buffer memory.
[0011]
A memory control device according to a third aspect of the present invention is the memory control device according to the first aspect of the present invention, wherein the buffer memory is a single-port memory, and has means for switching a data input / output path to the buffer memory. Then, data input / output with respect to the single port of the buffer memory is controlled.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
Next, Embodiment 1 of the present invention will be described. FIG. 1 is a block circuit diagram of the memory control device according to the first embodiment. In the figure, 1 is a signal generation circuit, 2 is a buffer memory, 3 is a signal processing circuit, 4 is a write counter, 5 is a read counter, and 6 is a memory control circuit.
[0013]
The signal generation circuit 1 sequentially inputs (writes) data internally digital signal processed to the buffer memory 2 and issues a data input signal to the write counter 4 when data is input. The signal processing circuit 3 performs signal processing on the data output (read) from the buffer memory 2 and issues a data output signal to the read counter 5 when outputting the data. The buffer memory 2 has a capacity of 2 ⁿ It is composed of a FIFO memory having bits or more, and temporarily stores the data input from the signal generation circuit 1 and outputs this data to the signal processing circuit 3. The above n is the number of bits of the write counter 4 and the read counter 5, and is a positive integer. Here, the capacity of the buffer memory 2 is 2 ⁸ Suppose that it is a bit (assuming n = 8). The signal generation circuit 1 may be any circuit that inputs data to the buffer memory 2, and the signal processing circuit 3 may be any circuit that receives data output from the buffer memory 2. Further, the signal generation circuit 1 and the signal processing circuit 3 may be provided outside the memory control device.
[0014]
The write counter 4 is composed of an n-bit counter, counts the number of data input to the buffer memory 2 by counting up the data input signal from the signal generation circuit 1, and counts the count value WCUT of the n-bit counter. Then, the carry bit WCY (changed from “0” to “1”) generated when the n-bit counter makes a round is output to the memory control circuit 6. The read counter 5 is composed of an n-bit counter like the write counter 4 and counts the number of data output from the buffer memory 2 by counting up the data output signal from the signal processing circuit 3. The count value RCUT of the n-bit counter and the carry bit RCY that occurs when the n-bit counter makes a round (from “0” to “1”) are output to the memory control circuit 6. Here, since the write counter 4 and the read counter 5 are assumed to be 8-bit counters, the WCUT and the RCUT are issued when the count value returns from “FF” to “0”.
[0015]
When the memory control circuit 6 detects that the write counter 4 has caught up with the read counter 5 once based on the WCUT and WCY output from the write counter 4 and the RCUT and RCY output from the read counter 5. The input wait signal W-WAIT is issued to the signal generation circuit 1 to stop the data input to the buffer memory 2 by the signal generation circuit 1. When it is detected that the read counter 5 has caught up with the write counter 4, the output wait signal R-WAIT is issued to the signal processing circuit 3 to stop the data output from the buffer memory 2 by the signal processing circuit 3. In this case, when the memory control circuit 6 tries to input data to the buffer memory 2 further, when the buffer memory 2 overflows, the memory control circuit 6 stops the data input to the buffer memory 2 and outputs data from the buffer memory 2 any more. When trying to do so, the data output from the buffer memory 2 is stopped when the buffer memory 2 underflows.
[0016]
FIG. 2 is a block circuit diagram showing the configuration of the memory control circuit 6. In FIG. 2, the memory control circuit 6 includes a comparison circuit 11, a determination circuit 12, a write control circuit 13, and a read control circuit 14.
[0017]
The comparison circuit 11 is an n-bit comparison circuit that compares the values of WCUT and RCUT bit by bit. The comparison result is “1” when WCUT = RCUT and “0” when WCUT ≠ RCUT. The results are output to the write control circuit 13 and the read control circuit 14, respectively.
[0018]
The determination circuit 12 includes a 1-bit register (referred to as a TFF register) that stores an overtaking determination flag TFF. When WCY issued when the value of the WCUT makes a round is input, the TFF is set to “1”. When the RCY issued when the RCUT value makes a round is input, the TFF is reset to “0”, and the TFF is output to the write control circuit 13 and the read control circuit 14, respectively. The discrimination circuit 12 sets TFF to “0” when the power is turned on or reset.
[0019]
Based on the comparison result from the comparison circuit 11 and the TFF from the determination circuit 12, the write control circuit 13 makes a round of the write counter 4 to catch up with the read counter 5 when WCUT = RCUT and TFF = 1. When it is determined that an overflow occurs when more data is input to the buffer memory 2, the input wait signal W-WAIT is issued to the signal generation circuit 1 (W-WAIT is set to “1”). Data input to the buffer memory 2 is stopped. When WCUT ≠ RCUT or TFF = 0, W-WAIT is not issued (W-WAIT is set to “0”).
[0020]
Based on the comparison result from the comparison circuit 11 and the TFF from the determination circuit 12, the read control circuit 14 catches up with the write counter 4 when WCUT = RCUT and TFF = 0. When data is read from the buffer memory 2, it is determined that an underflow occurs, and an output wait signal R-WAIT is issued to the signal processing circuit 3 (R-WAIT is set to “1”). 2 stops data output. When WCUT ≠ RCUT or TFF = 1, R-WAIT is not issued (R-WAIT is set to “0”).
[0021]
Next, the operation will be described. 3 and 4 are operation timing diagrams of the memory control device according to the first embodiment. FIG. 3 shows a state in which W-WAIT is issued, and FIG. 4 shows a state in which R-WAIT is issued. . 3 and 4, (a) is a basic clock for data input (data write) operation and data output (data read) operation from the buffer memory 2, and (b) is input to the buffer memory 2. (C) and (d) are WCUT and WCY by the write counter 4, (e) is output data from the buffer memory 2, and (f) and (g) are RCUT and RCY by the read counter 5. (H) is TFF by the discrimination circuit 12, (i) is a comparison result by the comparison circuit 11, (j) is W-WAIT by the write control circuit 13, and (k) is R-WAIT by the read control circuit 14. .
[0022]
In FIG. 3, data D <b> 0 to D <b> 201 are sequentially and sequentially input from the signal generation circuit 1 to the buffer memory 2. In the next two clock periods after the input period of the data D201, the write control circuit 13 issues an input wait signal W-WAIT (W-WAIT = 1), and data input by the signal generation circuit 1 is restricted. Therefore, no data is input to the buffer memory 2 (see (b)). The count value WCUT of the number of input data by the write counter 4 is sequentially incremented from “0” to “FF” in the input period of the data D0 to DFF, and returns to “0” once when the data D100 is input. The data D100 to D1FF are sequentially incremented again in the input period. When the data D200 is input, the data D100 to D1FF are returned to “0” once again. When the data 201 is input, the data D100 is incremented to “1”. Is held at “1” in the next two clock periods (see (c)). The carry bit WCY of the input data count by the write counter 4 becomes “1” in the input period of the data DFF and D1FF where the WCUT is “FF” (see (d)).
[0023]
During the input period of the data D0, D1, D104 to D201, the signal processing circuit 3 does not request the buffer memory 2 to output data, and therefore no data is output from the buffer memory 2. During the input period of the data D2 to D103, the data D0 to D101 are successively and sequentially output from the buffer memory 2 in response to a request from the signal processing circuit 3. Further, the data D102 is output from the buffer memory 2 after two clock periods from the input period of the data D201 (see (e)). The count value RCUT of the number of output data by the read counter 5 is sequentially incremented from “0” to “FF” in the output period of the data D0 to DFF, and returns to “0” once when the data D100 is output. When data D101 is output, it is incremented to "1", held for a period "1" until data D102 is output, and when data D102 is output, it is incremented to "2" (see (f)). ). The carry bit RCY of the output data count by the read counter 5 becomes “1” in the output period of data DFF (input period of data D101) in which RCUT is “FF” (see (g)).
[0024]
The overtaking determination flag TFF by the determination circuit 12 is set to “1” when the data D100 is input by the WCY of the input period of the data DFF, and “0” when the data D100 is output by the RCY of the output period of the data DFF. When data D200 is input by WCY in the input period of data D1FF, it is set to “1” (see (h)). The comparison result by the comparison circuit 11 is “0” because WCUT ≠ RCUT in the input period of the data D0 to D200. When the data D201 is input, the WCUT is incremented to “1” and WCUT = RCUT. It changes to “1” in the clock period next to the input period of D201, and when the data D102 is output, RCUT is incremented to “2” and WCUT ≠ RCUT, and therefore, in the clock period next to the output period of data D102. Return to “0” (see (i)).
[0025]
The input wait signal W-WAIT by the write control circuit 13 is a period in which TFF = 1 and WCUT = RCUT (comparison result is “1”), that is, a clock period next to the input period of the data D201 and an output period of the data D102. “1” (see (j)), thereby restricting data input from the signal generation circuit 1. Note that the output wait signal R-WAIT by the read control circuit 14 is always “0” because there is no period in which TFF = 0 and WCUT = RCUT (see (k)), and therefore the signal processing circuit 3 is limited. Absent.
[0026]
In FIG. 4, data D <b> 0 to D <b> 102 are sequentially and sequentially input from the signal generation circuit 1 to the buffer memory 2. Further, the signal generation circuit 1 does not input data to the buffer memory 2 in the next three clock periods after the input period of the data D102. Further, data D103 is input to the buffer memory 2 after four clock periods from the input period of the data 102 (see (b)). The waveforms (c) to (k) in the input period of the data D0 to D102 are the same as those in FIG.
[0027]
The WCUT is held at “2” in the next three clock periods after the input period of the data D102, and is incremented to “3” when the data D103 is input (see (c)). WCY is held at “0” after the input period of data D100 (see (d)).
[0028]
Data D101 and D102 are sequentially and sequentially output from the buffer memory 2 in the next two clock periods after the output period of the data D100. In the next two clock periods after the output period of the data D102, the read control circuit 14 issues an output wait signal R-WAIT (R-WAIT = 1), and the signal output request by the signal processing circuit 3 is limited. Therefore, no data is output from the buffer memory 2 (see (e)). RCUT is sequentially incremented from “0” to “FF” in the output period of data D0 to DFF. When data D101 is output, it is incremented to “1”, and data D102 is output and incremented to “2”. The data D102 is held at “2” in the next two clock periods (see (f)). RCY is held at “0” after the output period of the data D100 (see (g)).
[0029]
The overtaking determination flag TFF is reset to “0” after the input period of the data D102 (output period of the data D100) (see (h)). The comparison result by the comparison circuit 11 is “0” because WCUT ≠ RCUT in the input period of the data D0 to D200. When the data D102 is output, RCUT is incremented to “2” and WCUT = RCUT. It changes to “1” in the next clock period after the output period of D102, and when the data D103 is input, the WCUT is incremented to “3” and WCUT ≠ RCUT, and therefore, in the next clock period of the input period of the data D201. Return to “0” (see (i)).
[0030]
R-WAIT becomes “1” in the period when TFF = 0 and WCUT = RCUT (comparison result is “1”), that is, the clock period next to the output period of the data D102 and the input period of the data D201 ((k) As a result, the data output request by the signal processing circuit 3 is limited. Note that W-WAIT is always “0” because there is no period in which TFF = 1 and WCUT = RCUT (see (j)), and therefore the signal generation circuit 1 is not limited.
[0031]
As described above, according to the first embodiment, the number of input data and the number of output data are counted by the write counter 4 and the read counter 5 respectively, and the count value WCUT of the write counter 4 and the count value RCUT of the read counter 5 match / The discrepancy is compared by the comparison circuit 11 and the determination circuit 12 generates an overtaking determination flag TFF that is set to “1” when the write counter 4 makes a round and reset to “0” when the read counter 5 makes a round. Based on the comparison result by the comparison circuit 11 and the overtaking determination flag TFF, the read control circuit 13 detects the state immediately before the buffer memory 2 overflows, restricts data input, and the write control circuit 14 underestimates the buffer memory 2 Detect data just before flow and limit data output By the the above, it is possible to realize a control of the asynchronous input and output data to the buffer memory 2 with a small buffer memory capacity. Furthermore, since the state of the buffer memory 2 can be detected with a simple algorithm, control of asynchronous input / output data to the buffer memory 2 can be realized on a small hardware scale, and the time required for determination is short. A memory control device capable of high-speed operation can be realized.
[0032]
In the first embodiment, the FIFO memory is used as the buffer memory 2. However, the FIFO memory is not necessarily used, and a dual port memory may be used. In the first embodiment, data input / output with respect to the buffer memory 2 is performed using the same clock. However, the same clock is not necessarily used, and separate clocks having different speeds are used for data writing and data reading. May be.
[0033]
Embodiment 2. FIG.
Next, a second embodiment of the present invention will be described. In the first embodiment, data is controlled for each data. However, a data block composed of m (m is an integer of 2 or more) continuous data, for example, a data block in which data is continuous such as image data. Is configured in units of lines, the algorithm can be simplified by managing the data in the buffer memory in units of lines. The memory control apparatus according to the second embodiment handles data blocks in units of lines. Here, the number of data m for one line is 510. Note that 510 continuous data D0 to D1FE (data block) for one line is simply referred to as line data.
[0034]
The block circuit diagram of the memory control device according to the second embodiment is basically the same as that shown in FIGS. 1 and 2, except for the following points. The signal generation circuit 1 inputs line data composed of m pieces of continuous data to the buffer memory 2 and issues a line data input end signal WEND to the write counter 4 when the last data of one line is input. The signal processing circuit 3 outputs line data composed of m continuous data from the buffer memory 2 and issues a line data output end signal REND to the read counter 5 when the last data of one line is output. The write counter 4 counts the number of line data input to the buffer memory 2 by counting up WEND. The read counter 5 counts the number of line data output from the buffer memory 2 by counting up REND. The write counter 4 and the read counter 5 are assumed to be 2-bit counters, and the comparison circuit 11 is also assumed to be a 2-bit comparison circuit (n = 2). Accordingly, the capacity of the buffer memory 2 is the number of data per line m × 2 ² It should be more than bits, here m × 2 ² It shall be a bit. The memory control circuit 6 manages the line data of the buffer memory 2 based on the WCUT, RCUT, WCY, and RCY from the write counter 4 and the read counter 5.
[0035]
Next, the operation will be described. 5 and 6 are operation timing diagrams of the memory control apparatus according to the second embodiment. FIG. 5 shows a state in which W-WAIT is issued, and FIG. 6 shows a state in which R-WAIT is issued. 5 and 6, (a) is the basic clock, (b) is the input data, (c) is the line data input end signal WEND, (d) is the count value WCUT of the number of input line data, and (e) is the WCUT. (F) is output data, (g) is a line data output end signal REND, (h) is a count value RCUT of the number of output line data, (i) is a carry bit RCY of RCUT, (j) is The overtaking determination flag TFF, (k) is a comparison result by the comparison circuit 11, (l) is an input wait signal W-WAIT, and (m) is an output wait signal R-WAIT.
[0036]
In FIG. 5, line data D0 to D1FE for one line are sequentially input from the signal generation circuit 1 to the buffer memory 2 at intervals (see (b)). WEND becomes “1” in the input period of the last data D1FE of each line data (see (c)). The WCUT is incremented from “2” to “3” when the input of the data D1FE of the 4N + 2 (N is a positive integer) line is completed, and is set to “0” once the input of the data D1FE of the 4N + 3 line is completed. Returning, when the input of the data D1FE of the 4N + 4th line is completed, it is incremented to “1” (see (d)). WCY becomes “1” in the input period of data D1FE on the 4N + 3rd line when WCUT returns from “3” to “0” (see (e)).
[0037]
Further, line data for one line is sequentially output from the buffer memory 2 at intervals in response to a request from the signal processing circuit 3. The output line data is data input to the buffer memory 2 before the line data input simultaneously. In the input period of line data of the 4N + 4th line, the signal processing circuit 3 does not request the buffer memory 2 to output data, and therefore no line data is output from the buffer memory 2 (see (f)). REND becomes “1” in the output period of the last data D1FE of each line data (see (g)). RCUT returns from "3" to "0" once when the output of the data D1FE on the 4N-1 line ends, and increments to "1" when the output of the data D1FE on the 4N line ends ((h )reference). RCY becomes “1” in the output period of the data D1FE on the 4N−1th line where RCUT returns from “3” to “0” (see (i)).
[0038]
The overtaking determination flag TFF is reset from “1” to “0” when the output of the data D1FE is completed by the RCY of the output period of the 4N−1 line, and the input of the data D1FE is completed by the WCY of the input period of the 4N + 3 line. Then, it is set to “1” (see (j)). The comparison result by the comparison circuit 11 is “0” because WCUT ≠ RCUT until the input period of the 4N + 4th line ends, and WCUT is incremented to “1” when the input period of the 4N + 4th line ends, and WCUT = RCUT Therefore, it changes to “1” (see (k)).
[0039]
The input wait signal W-WAIT becomes “1” in a period when TFF = 1 and WCUT = RCUT (comparison result is “1”), that is, a period after the input period of the 4N + 4th line is finished (see (l)). Thus, data input from the signal generation circuit 1 is limited. The output wait signal R-WAIT is always “0” (see (m)) since there is no period in which TFF = 0 and WCUT = RCUT (see (m)), and therefore the signal processing circuit 3 is not limited.
[0040]
In FIG. 6, line data for one line is sequentially input at intervals (see (b)). WEND becomes “1” in the input period of the last data D1FE of each line data (see (c)). The WCUT loops from “3” to “0” once the input of the data D1FE on the 4N + 3th line is completed, and is incremented to “1” when the input of the data D1FE on the 4N + 4th line is completed (see (d)). ). WCY becomes “1” in the input period of data D1FE on the 4N + 3rd line when WCUT returns from “3” to “0” (see (e)).
[0041]
Further, line data for one line is sequentially output at intervals (see (f)). REND becomes “1” in the output period of the data D1FE of each line data (see (g)). The RCUT is incremented from “2” to “3” when the output of the data D1FE of the 4N + 2 line is completed, and returns from “3” to “0” once when the output of the data D1FE of the 4N + 3 line is completed, 4N + 4 When the output of the data D1FE of the line ends, it is incremented to “1” (see (h)). RCY becomes “1” in the output period of the data D1FE on the 4N + 3rd line when RCUT returns from “3” to “0” (see (i)).
[0042]
The overtaking determination flag TFF is set from “0” to “1” when the input of the data D1FE is completed by the WCY in the input period of the 4N + 3th line, and is “ It is reset to 0 ″ (see (j)). The comparison result by the comparison circuit 11 is “0” because WCUT ≠ RCUT until the output period of the 4N + 4th line ends, and RCUT is incremented to “1” when the output period of the 4N + 4th line ends, and WCUT = RCUT Therefore, it changes to “1” (see (k)).
[0043]
The output wait signal R-WAIT becomes “1” in a period when TFF = 0 and WCUT = RCUT (comparison result is “1”), that is, a period after the output period of the 4N + 4th line is finished (see (m)). Thus, the data output request by the signal processing circuit 3 is limited. The input wait signal W-WAIT is always “0” because there is no period in which TFF = 1 and WCUT = RCUT (see (l)), and therefore the signal generation circuit 1 is not limited.
[0044]
As described above, according to the second embodiment, as in the first embodiment, control of line data composed of m continuous data input / output asynchronously can be realized with a small buffer memory capacity. A memory control device capable of high-speed operation can be realized, and the number of input / output line data is counted by the read counter 4 and the write counter 5, thereby further increasing the hardware scale compared to the first embodiment. Can be small.
[0045]
Embodiment 3 FIG.
Next, a third embodiment of the present invention will be described. FIG. 7 is a block circuit diagram of the memory control device according to the second embodiment. In the figure, 1 is a signal generation circuit, 7 is a buffer memory, 8 is a selector circuit, 3 is a signal processing circuit, 4 is a write counter, 5 is a read counter, and 9 is a memory control circuit. In FIG. 7, the same components as those in FIG. The memory control device in FIG. 7 is the same as the memory control device in FIG. 1 except that the buffer memory 2 and the memory control circuit 6 are replaced with a buffer memory 7 and a memory control circuit 9, respectively, and a selector circuit 8 is provided.
[0046]
The buffer memory 7 is composed of a single port DRAM. The selector circuit 8 switches and connects the data input / output port of the buffer memory 7 to the signal generation circuit 1 or the signal processing circuit 3. That is, the selector circuit 8 switches the data input / output path (read / write direction) of the buffer memory 7.
[0047]
Similar to the memory control circuit 6 of the first embodiment, the memory control circuit 9 is based on the WCUT and WCY output from the write counter 4 and the RCUT and RCY output from the read counter 5. The number of data input to the buffer memory 2 and not output from the buffer memory 2 is managed, and the operations of the signal generation circuit 1 and the signal processing circuit 3 are limited by the input wait signal W-WAIT and the output wait signal R-WAIT. Further, the memory control circuit 9 generates a write address and a read address of the buffer memory 7 for each data and outputs them to the buffer memory 7 and at the same time controls the selector circuit 8. That is, the write address is generated from the WCUT output from the write counter 4, the read address is generated from the RCUT output from the read counter 5, and switching of the data read / write direction by the selector circuit 8 is input. This is performed in synchronization with a clock twice the sampling frequency of data and output data.
[0048]
FIG. 8 is a block circuit diagram showing the configuration of the memory control circuit 9. In FIG. 8, the memory control circuit 9 includes a comparison circuit 11, a determination circuit 12, a write control circuit 13, a read control circuit 14, and an address generation circuit 25. In FIG. 8, the same components as those in FIG. The memory control circuit 9 is provided with an address generation circuit 25 in the memory control circuit of FIG. The address generation circuit 25 generates a clock W / R that is twice the sampling frequency of input data and output data, outputs the clock W / R to the selector circuit 8 and the buffer memory 7, and also counts the input data count value WCUT and the output data count value. A write address and a read address are generated based on RCUT, and these addresses are output to the buffer memory 7. Here, the selector circuit 8 switches the data input / output port of the buffer memory 7 to the signal generation circuit 1 side at the rising edge of the clock W / R, and the data input / output port to the signal processing circuit 3 side at the falling edge of the clock W / R. Shall be switched. The buffer memory 7 performs a data write operation during a period in which the clock W / R is at a high level, and performs a data read operation at a falling edge in a period in which the clock W / R is at a low level.
[0049]
Next, the operation will be described. FIG. 9 is an operation timing chart of the memory control device according to the third embodiment. 9, (a) is the write data (input data write timing) of the buffer memory 7, (b) is the count value WCUT of the number of input data, (c) is the carry bit WCY of WCUT, and (d) is the address generation. Clock W / R by the circuit 25, (e) is output data (read timing of stored data) from the buffer memory 7, (f) is a count value RCUT of the number of output data, (g) is a carry bit RCY of the RCUT, ( h) is an overtaking determination flag TFF, (i) is a comparison result by the comparison circuit 11, (j) is an input wait signal W-WAIT, and (k) is an output wait signal R-WAIT.
[0050]
In FIG. 9, when data is input from the signal generation circuit 1 to the buffer memory 7, the input data is written to the buffer memory 7 in synchronization with the rising edge of the clock W / R. When there is a data output request from the signal processing circuit 3, the data is read from the buffer memory 7 in synchronization with the falling edge of the clock W / R (see (a), (d), (e)). ).
[0051]
In addition, the WCUT, RCUT, WCY, RCY, TFF, comparison results by the comparison circuit 11, and the operations of W-WAIT and R-WAIT are the same as those in the first embodiment. WCUT and RCUT are each incremented according to the input / output of data, and when “FF” is reached, return to “0” by the next input / output of data (see (b) and (f)). WCY and RCY are each “1” during a period in which WCUT and RCUT are “FF” (see (c) and (g)). The overtaking determination flag TFF is set to “1” when WCY becomes “1”, and is reset to “0” when RCY becomes “0” (see (h)). The comparison result by the comparison circuit 11 becomes “0” when WCUT ≠ RCUT, and becomes “1” when WCUT = RCUT (see (i)). The input wait signal W-WAIT becomes “1” during a period in which TFF = 1 and WCUT = RCUT (see (j)), thereby restricting data input from the signal generation circuit 1. The output wait signal R-WAIT is “1” during the period in which TFF = 0 and WCUT = RCUT (see (k)), thereby limiting the data output request by the signal processing circuit 3.
[0052]
As described above, according to the third embodiment, as in the first embodiment, control of data input / output asynchronously can be realized with a small buffer memory capacity and a small hardware scale, and high-speed operation is possible. A simple memory control device can be realized, and an inexpensive memory control device can be realized by using a single-port memory.
[0053]
In the third embodiment, a single port DRAM is used as the buffer memory 7. However, it is not always necessary to use a DRAM, and a memory such as an SRAM may be used. In the third embodiment, the read / write direction of the buffer memory 7 is switched in units of one data. However, the direction is not necessarily in units of one data, and may be switched in arbitrary data units.
[0054]
【The invention's effect】
According to the memory control device of the first aspect of the present invention, the number of input / output data is counted by the input side counter and the output side counter, respectively, and the count values of both counters are compared. A flag that is set to “1” and reset to “0” when the output side counter makes a round is generated, both count values match based on the comparison result of the count value and the flag value, and the flag is set to “1”. The data input is limited when it is detected as "", and the data output is limited when both count values match and the flag is set to "0". There is an effect that it is possible to realize control of data with a small buffer memory capacity. In addition, since it is possible to determine whether or not to limit data input / output with a simple algorithm, control of data input / output asynchronously can be realized on a small hardware scale, and the time required for determination Therefore, it is possible to realize a memory control device that is short and can operate at high speed.
[0055]
According to the memory control device of the second aspect of the invention, it is possible to realize control of data blocks composed of m pieces of data input / output asynchronously with a small buffer memory capacity, and to input the number of input / output data blocks. By counting with the side counter and the output side counter, the hardware scale can be further reduced.
[0056]
According to the memory control device of the third aspect of the present invention, it is possible to realize a memory control device capable of controlling data input / output asynchronously with a small buffer memory capacity and a small hardware scale and capable of high-speed operation. In addition, since a single-port memory is used, an inexpensive memory control device can be realized.
[Brief description of the drawings]
FIG. 1 is a block circuit diagram showing a configuration of a memory control device according to a first embodiment of the present invention.
FIG. 2 is a block circuit diagram showing a configuration of a memory control circuit according to the first embodiment of the present invention.
FIG. 3 is an operation timing chart of the memory control device according to the first embodiment of the present invention.
FIG. 4 is an operation timing chart of the memory control device according to the first embodiment of the present invention.
FIG. 5 is an operation timing chart of the memory control device according to the second embodiment of the present invention;
FIG. 6 is an operation timing chart of the memory control device according to the second embodiment of the present invention.
FIG. 7 is a block circuit diagram showing a configuration of a memory control device according to a third embodiment of the present invention.
FIG. 8 is a block circuit diagram showing a configuration of a memory control circuit according to a third embodiment of the present invention.
FIG. 9 is an operation timing chart of the memory control device according to the third embodiment of the present invention.
FIG. 10 is a block circuit diagram showing a configuration of a conventional memory control device.
FIG. 11 is an operation timing chart of the conventional memory control device.
[Explanation of symbols]
2,7 buffer memory, 4 write counter, 5 read counter, 6,9 memory control circuit, 10 comparison circuit, 11 comparison circuit, 12 discrimination circuit, 13 write control circuit, 14 read control circuit.

Claims

In a memory control device that temporarily stores input data in a buffer memory and outputs data from the buffer memory at a timing different from the input data,
An input side counter of n (n is a positive integer) bit width for counting input data;
An n-bit output counter for counting output data;
Means for comparing count values of the input side counter and the output side counter;
Means for setting a flag to “1” when the input-side counter makes a round, and resetting the flag to “0” when the output-side counter makes a round;
Based on the comparison result by the comparison means and the flag value, when it is detected that the count values of the input-side counter and the output-side counter match and the flag is “1”, the buffer memory is read. A means of restricting data entry;
Based on the comparison result by the comparison means and the flag value, when it is detected that the count values of the input-side counter and the output-side counter match and the flag is “0”, the buffer memory reads And a memory control device for limiting data output.

The memory control device according to claim 1.
Temporarily storing in the buffer memory a data block consisting of input m (m is an integer of 2 or more) data, and outputting the data block from the buffer memory at a timing different from the input data,
The input-side counter counts the input data block;
The memory control device, wherein the output side counter counts the output data block.

The memory control device according to claim 1.
The buffer memory is a single-port memory;
A memory control device comprising means for switching a data input / output path to the buffer memory.