JP3865108B2 - Error calibration method and A / D conversion circuit using the same - Google Patents

Description

となる。
【００２１】
また、例えば、”Ｖｉｎ”が”０Ｖ”近傍で前段の１ビットＡ／Ｄ変換器の出力コードが”Ｄ＝０”の場合にはステージ１１のアナログ信号１０２ｂは、

となる。
【００２２】
また、例えば、”Ｖｉｎ”が”０Ｖ”近傍で前段の１ビットＡ／Ｄ変換器の出力コードが”Ｄ＝１”の場合にはステージ１１のアナログ信号１０２ｂは、

となる。
【００２３】
さらに、例えば、”Ｖｉｎ＝＋Ｖｒｅｆ”の場合には前段の１ビットＡ／Ｄ変換器の出力コードは”Ｄ＝１”であるのでステージ１１の１ビットＤ／Ａ変換器の出力は”−Ｖｒｅｆ”になり、ステージ１１のアナログ信号１０２ｂは、

となる。
【００２４】
この時、ステージ１１のアナログ信号１０２ｂは”−Ｖｒｅｆ〜＋Ｖｒｅｆ”の間で変化、言い換えれば、後段のフルスケールで変化するので、図１１中”ＰＴ０１”に示す点ではステージ１１の出力コードは”１”、１２段目〜１７段目のステージの出力コードはフルスケールである”１１１１１１”を示す。
【００２５】
また、前段である１０段目のステージの出力コードは”Ｄ＝０”であるので、これらのコードをそのまま並べれば、図１１中”ＰＴ０１”に示す点では”０１１１１１１１”となる。
【００２６】
一方、図１１中”ＰＴ０２”に示す点ではステージ１１の出力コードは”０”、１２段目〜１７段目のステージの出力コードは”００００００”となる。
【００２７】
また、前段である１０段目のステージの出力コードは”Ｄ＝１”であるので、これらのコードをそのまま並べれば、図１１中”ＰＴ０２”に示す点では”１０００００００”となる。
【００２８】
このように、増幅器のゲインにエラーがない場合には図１１（Ｂ）に示すように出力コードは単調に変化してコード欠けや単調性が崩れることは生じない。
【００２９】
これに対して、図１２は増幅器にゲインエラーがある場合を示しており、図１２において１１及び１２は図１１と同一符号を付してあり１３は補正回路である。また、１０２ｃ及び１０３ｃは前段（１０段目）からのアナログ信号及びディジタル信号、１０２ｄ及び１０３ｄはステージ１１から出力されるアナログ信号及びディジタル信号である。
【００３０】
前段（１０段目）からのアナログ信号１０２ｃはステージ１１に入力され、ディジタル信号１０３ｃは出力コード”Ｄ”として出力すると共にステージ１１に入力される。
【００３１】
ステージ１１のアナログ信号１０２ｄはステージ群１２に入力され、ステージ１１のディジタル信号１０３ｄは出力コード”Ｘ”の最上位ビットとして出力すると共にステージ群１２に入力される。また、ステージ群１２の各ディジタル信号は出力コード”Ｘ”の下位６ビットとして出力される。
【００３２】
さらに、出力コード”Ｄ”及び”Ｘ”は補正回路１３に接続され、補正用コード”Ｓ１（１１）”及び”Ｓ２（１１）”が入力され、補正後のコードは”Ｙ”として出力される。
【００３３】
増幅器のゲインが正しく２倍ではないと、図１２（Ａ）に示すようにステージ１１のアナログ信号１０２ｄは”−Ｖｒｅｆ〜＋Ｖｒｅｆ”の間で変化せず、図１２中”Ｓ１”及び”Ｓ２”の値までしか変化しない。
【００３４】
この場合、図１２中”ＰＴ１１”に示す点では、前段である１０段目のステージ及びステージ１１の出力コードはそれぞれ”０”及び”１”になるが１２段目〜１７段目のステージの出力コードはフルスケールではない出力コード、例えば、”１１１０１１”となる。
【００３５】
一方、図１２中”ＰＴ１２”に示す点では、前段である１０段目のステージ及びステージ１１の出力コードはそれぞれ”１”及び”０”になるが１２段目〜１７段目のステージの出力コードは”００００００”にはならず、例えば、”００００１０”となる。
【００３６】
この状況で、これらのコードをそのまま並べれば、図１２中”ＰＴ１１”及び”ＰＴ１２”に示す点では”０１１１１０１１”及び”１０００００１０”となり、コード欠けが生じる。
【００３７】
すなわち、図１２（Ｂ）に示すように”０１１１１１００”〜”１００００００１”までの６個のコードが欠落して、”０１１１１０１１”から”１０００００１０”と出力コードが一挙に変化する。
【００３８】
このため、アナログ入力とディジタル出力との間の特性の単調性が崩れて線形性エラーが発生してしまう。
【００３９】
従って、従来では以下に説明する方法によりこのようなコード欠けを補正している。補正回路１３には１０段目のステージの出力コード”Ｄ”と１１段目と１２段目〜１７段目の出力コードである”Ｘ”が入力され、また、補正用のコード”Ｓ１（１１）”及び”Ｓ２（１１）”が入力される。
【００４０】
この補正用のコード”Ｓ１（１１）”及び”Ｓ２（１１）”は図１２中”ＰＴ１１”及び”ＰＴ１２”の点における１１段目〜１７段目の出力コードを予め測定してメモリ等（図示せず。）に記憶したものである。すなわち、前述の例を用いれば補正用のコード”Ｓ１（１１）”及び”Ｓ２（１１）”は”１１１１０１１”及び”０００００１０”となる。
【００４１】
ここで、補正回路１３の動作を説明する。補正回路１３は、”Ｄ＝０”の場合にはそのままのコードを１０段目〜１７段目のコードとして出力し、”Ｄ＝１”の場合には”Ｘ＋Ｓ１（１１）−Ｓ２（１１）”を演算して１０段目〜１７段目のコードとして出力する。
【００４２】
図１２中”ＰＴ１２”に示す点では、”Ｄ＝０”であるので出力コードはそのままのコードであり”０１１１１０１１”となる。一方、図１２中”ＰＴ１２”に示す点では、”Ｄ＝１”、”Ｘ＝０００００１０”であるので、

となり、これを１０段目〜１７段目のコードとして出力するので出力コードは”０１１１１０１１”となる。
【００４３】
すなわち、補正回路１３で出力コードを補正することにより、例えば、図１２中”ＰＴ１１”及び”ＰＴ１２”に示す点のコードが”０１１１１０１１”と等しくなり図１２（Ｃ）に示すようにコード欠けを解消することができる。
【００４４】
また、図１３はさらに補正回路を追加して前段である１０段目のステージの補正を行う場合を示す説明図である。図１３において１１，１２，１３，１０２ｃ，１０２ｄ，１０３ｃ及び１０３ｄは図１２と同一符号を付してあり、１４は１０段目のステージ、１５は第２の補正回路、１０２ｅ及び１０３ｅは前段（９段目）からのアナログ信号及びディジタル信号である。
【００４５】
接続関係については図１２に示す従来例とほぼ同様であり、異なる点はアナログ信号１０２ｅ及びディジタル信号１０３ｅが入力されたステージ１４の出力コードが補正回路１５に接続され、補正回路１３の出力もまた補正回路１５に接続される点である。
【００４６】
また、補正回路１５には１０段目〜１７段目の出力コードを予め測定してメモリ等（図示せず。）に記憶された”Ｓ１（１０）”及び”Ｓ２（１０）”がステージ１４のコードに基づき前述と同様の補正演算を行う。このような構成にすることにより動作を多段で行わせることが可能になる。
【００４７】
【発明が解決しようとする課題】
しかし、図１２及び図１３に示す従来例では各段の補正用のコードを記憶させるためのメモリが必要であり、補正回路における多ビットの加算処理が必要になる。また、この加算処理はＡ／Ｄ変換動作中に同じ速度で動作させる必要性があった。
【００４８】
このため、図１２及び図１３に示す従来例ではディジタル回路の回路規模が大きくなりチップサイズが大きくなり、コストアップにつながってしまうと言った問題点があった。
【００４９】
また、Ａ／Ｄ変換動作中に同じ速度で動作させるためにディジタルノイズが増大し、消費電力も増加すると言った問題点があった。
従って本発明が解決しようとする課題は、各ステージにおけるゲインエラーを低ノイズ、低消費電力及び小回路規模で校正することが可能なエラー校正方法及びこれを用いたＡ／Ｄ変換回路を実現することにある。
【００５０】
【課題を解決するための手段】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
パイプラインＡ／Ｄ変換器のエラー校正方法において、
ゲインエラー検出動作時に前記パイプラインＡ／Ｄ変換器を構成する各ステージのＤ／Ａ変換器の入力値を２種類の値でそれぞれ固定し、前記２種類の値の時にそれぞれ前記ステージの一のＡ／Ｄ変換器の閾値における入力値を測定する動作を繰り返し、前記測定値の差分の累積値に基づき各ステージを構成するＤ／Ａ変換器の基準電圧を調整して前記差分を収束させておき、変換動作時に前記累積値を保持することにより、従来例のような各段の補正用のコードを記憶させるためのメモリが不要になるため回路規模が小さくなり、校正手段はＡ／Ｄ変換動作中に同じ速度で動作させる必要性がないのでディジタルノイズが減少し、消費電力も減少する。
【００５１】
請求項２記載の発明は、
請求項１記載の発明であるエラー校正方法において、
前記ゲインエラー検出動作と前記変換動作とを交互に行うことにより、より精度の高いゲインエラーの校正をすることができる。
【００５２】
請求項３記載の発明は、
パイプラインＡ／Ｄ変換回路において、
ゲインエラー検出動作時に前記パイプラインＡ／Ｄ変換器を構成する各ステージのＤ／Ａ変換器の入力値を２種類の値でそれぞれ固定し、前記２種類の値の時にそれぞれ前記ステージの一のＡ／Ｄ変換器の閾値における入力値を測定する動作を繰り返し、前記測定値の差分の累積値に基づき各ステージを構成するＤ／Ａ変換器の基準電圧を調整して前記差分を収束させておき、変換動作時に前記累積値を保持する校正手段を備えたことにより、従来例のような各段の補正用のコードを記憶させるためのメモリが不要になるため回路規模が小さくなり、校正手段はＡ／Ｄ変換動作中に同じ速度で動作させる必要性がないのでディジタルノイズが減少し、消費電力も減少する。
【００５３】
請求項４記載の発明は、
請求項３記載の発明であるＡ／Ｄ変換回路において、
前記校正手段が、
前記パイプラインＡ／Ｄ変換器を構成するステージの一のＡ／Ｄ変換器の出力を制御信号としてアップカウント若しくはダウンカウントを行うアップダウンカウンタ回路と、このアップダウンカウンタ回路の前記２種類の値の時のカウント値をそれぞれ記憶する２つのレジスタ回路と、これらのカウント値の差分を順次累算する演算回路と、前記アップダウンカウンタ回路の出力に基づきアナログ信号を出力する第１のＤ／Ａ変換器と、校正値検出動作時に前記第１のＤ／Ａ変換器の出力、変換動作時にアナログ入力信号を選択して前記パイプラインＡ／Ｄ変換器に供給するマルチプレクサ回路と、前記演算回路の出力に基づき前記パイプラインＡ／Ｄ変換器を構成するステージのＤ／Ａ変換器に基準電圧を供給する第２のＤ／Ａ変換器とを備えたことにより、従来例のような各段の補正用のコードを記憶させるためのメモリが不要になるため回路規模が小さくなり、校正手段はＡ／Ｄ変換動作中に同じ速度で動作させる必要性がないのでディジタルノイズが減少し、消費電力も減少する。
【００５４】
請求項５記載の発明は、
請求項３及び請求項４記載の発明であるＡ／Ｄ変換回路において、
前記校正値検出動作と前記変換動作とを交互に行うことにより、より精度の高いゲインエラーの校正をすることができる。
【００５５】
請求項６記載の発明は、
請求項３乃至請求項５記載の発明であるＡ／Ｄ変換回路において、
前記パイプラインＡ／Ｄ変換器を差動入力としたことにより、差動信号をＡ／Ｄ変換することができる。
【００５６】
請求項７記載の発明は、
請求項４記載の発明であるＡ／Ｄ変換回路において、
前記パイプラインＡ／Ｄ変換器を構成するステージの一のＡ／Ｄ変換器の出力が一方の状態の時に、前記アップダウンカウンタ回路のカウント値をレジスタ回路に格納することにより、誤差を低減することができる。
【００５７】
【発明の実施の形態】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るＡ／Ｄ変換器のゲインエラーを校正するＡ／Ｄ変換回路の一例を示す構成ブロック図である。
【００５８】
図１において１６及び２０はマルチプレクサ回路、１７は１．５ビットＡ／Ｄ変換器、１８はゲイン１倍の増幅器、１９はアナログ減算器、２１は１．５ビットＤ／Ａ変換器、２２はゲイン２倍の増幅器、２３及び２５は１．５ビットＤ／Ａ変換器２１等に基準電圧を供給するＤ／Ａ変換器、２４は前記基準電圧を分圧する分圧抵抗、２６はアップダウンカウンタ回路、２７は校正用の入力を印加するＤ／Ａ変換器、２８，２９及び３２はレジスタ回路、３０はディジタル減算器、３１は累算器、１０４はアナログ入力信号である。また、２６〜３２は校正手段を構成している。
【００５９】
また、他段のパイプラインステージも同一構成であるので符号は付さず、入力側から順に”ステージ＃４”、”ステージ＃３”、”ステージ＃２”及び”ステージ＃１”と呼び、各々のステージの出力電圧である残差出力をそれぞれ”Ｖｒ４”，”Ｖｒ３”，”Ｖｒ２”及び”Ｖｒ１”と呼ぶ。
【００６０】
アナログ入力信号１０４はマルチプレクサ回路１６の一方の入力端子に接続され、マルチプレクサ回路１６の出力端子は１．５ビットＡ／Ｄ変換器１７のアナログ入力端子及び増幅器１８の入力端子にそれぞれ接続される。また、増幅器１８の出力はアナログ減算器１９の加算入力端子に接続される。
【００６１】
１．５ビットＡ／Ｄ変換器１７の出力は当該ステージのディジタル信号として出力されると共にマルチプレクサ回路２０の一方の入力端子に接続され、マルチプレクサ回路２０の他方の入力端子には固定データ”ＴＤ４”が印加される。
【００６２】
マルチプレクサ回路２０の出力は１．５ビットＤ／Ａ変換器２１に接続され、１．５ビットＤ／Ａ変換器２１の出力はアナログ減算器１９の減算入力端子に接続される。アナログ減算器１９の出力は増幅器２２に接続され、増幅器２２の出力は残差出力”Ｖｒ４”として後段の”ステージ＃３”に供給される。
【００６３】
また、基準電圧発生用のＤ／Ａ変換器２３及び２５の出力は分圧抵抗２４の両端にそれぞれ印加され、分圧抵抗２４で生じた分圧電圧が各ステージの１．５ビットＤ／Ａ変換器の基準電圧として供給される。
【００６４】
一方、”ステージ＃２”のＡ／Ｄ変換器の出力はアップダウンカウンタ回路２６のアップダウン制御端子に接続され、アップダウンカウンタ回路２６の出力はＤ／Ａ変換器２７の入力端子、レジスタ回路２８及び２９の入力端子にそれぞれ接続される。
【００６５】
レジスタ回路２８及び２９の出力はディジタル減算器３０の加算入力端子及び減算入力端子にそれぞれ接続され、ディジタル減算器３０の出力は累算器３１の一方の入力端子に接続される。
【００６６】
累算器３１の出力はレジスタ回路３２に接続され、レジスタ回路３２の出力は累算器３１の他方の入力端子に接続されると共にＤ／Ａ変換器２５の入力端子に接続される。
【００６７】
ここで、図１に示す実施例の動作を説明する。先ず、図２は”ステージ＃４”等のパイプラインステージを構成する１．５ビットＡ／Ｄ変換器１７の入出力を示す表である。入力信号を”Ｖｉｎ”、入力信号のフルスケールを”ＦＳ”とすれば、”−ＦＳ≦Ｖｉｎ＜−ＦＳ／８”の場合には２ビットのコード”００（＝０）”を、”−ＦＳ／８≦Ｖｉｎ＜＋ＦＳ／８”の場合には２ビットのコード”０１（＝１）”を、”＋ＦＳ／８≦Ｖｉｎ＜＋ＦＳ”の場合には２ビットのコード”１０（＝２）”をそれぞれ出力する。
【００６８】
一方、図３は１．５ビットＤ／Ａ変換器２１の入出力を示す表である。２ビットの入力コードが”００（＝０）”の場合には”−ＦＳ／４”の電圧を出力し、２ビットの入力コードが”０１（＝１）”の場合には”０”の電圧を出力し、２ビットの入力コードが”１０（＝２）”の場合には”＋ＦＳ／４”の電圧を出力する。
【００６９】
また、図４は図１における残差出力”Ｖｒ４”及び”Ｖｒ３”の特性の一例を示す特性曲線図である。図４において（Ａ）は残差出力”Ｖｒ４”、（Ｂ）は理想状態の残差出力”Ｖｒ３”、（Ｃ）はゲインにエラーがある場合の残差出力”Ｖｒ３”をそれぞれ示している。
【００７０】
図４（Ｂ）に示すような理想状態では残差出力”Ｖｒ３”が１．５ビットＡ／Ｄ変換器の閾値”±ＦＳ／８”を横切る時の入力電圧の間隔は等しく線形性エラーが発生していない。
【００７１】
一方、図４（Ｃ）に示すようにゲインにエラーがある場合には図４中”ＡＲ０１”に示すように１．５ビットＡ／Ｄ変換器の閾値”±ＦＳ／８”を横切る間隔が狭くなり線形性エラーが発生する。この線形性エラーの度合いが大きいと前述のようにコード欠けや単調性の乱れが発生する。
【００７２】
そして、図５は図３に示すような入出力特性を示す１．５ビットＤ／Ａ変換器の入力を固定にした場合の入力電圧と残差出力”Ｖｒ３”との関係を示す特性曲線図である。
【００７３】
図５中（Ａ）中の、例えば、”（１，１）”の表現は”ステージ＃４”を構成する１．５ビットＤ／Ａ変換器の入力の値が”ＴＤ４＝０１（＝１）”に固定され、”ステージ＃３”を構成する１．５ビットＤ／Ａ変換器の入力の値が”ＴＤ３＝０１（＝１）”に固定されていることを示す。
【００７４】
このような条件では、図３に示す表から明らかなように”ステージ＃４”及び”ステージ＃３”を構成する１．５ビットＤ／Ａ変換器の出力はそれぞれ”０Ｖ”になる。
【００７５】
このため、入力信号は”ステージ＃４”及び”ステージ＃３”で各々２倍（４倍）に増幅されることなり、図５中”ＣＨ０１”に示すように原点を通過して傾きが４倍の直線になる。
【００７６】
同様に、”ステージ＃４”及び”ステージ＃３”を構成する１．５ビットＤ／Ａ変換器の入力の値に対して図３に示す表の”００”〜”１０”を適合することにより、図５（Ａ）に示すような複数の直線に示されるような特性曲線になる。
【００７７】
また、図５（Ｂ）は”（１，２）”と”（２，０）”の直線を拡大したものであり、図５（Ｂ）中”ＣＨ０２”に示す直線と”ＣＨ０３”に示す直線はゲインにエラーが存在せず理想的な状態にあれば、同一特性の直線になるが、ゲインにエラーが存在する場合にはそのエラーにより２本の直線に分かれてしまう。
【００７８】
図５（Ｂ）中”ＣＨ０２”及び”ＣＨ０３”に示す直線の差を入力換算”ΔＶ”とし、”ＨＧＥｋ”をｋ段目のホールドモードゲインエラー、”ＲＧＥｋ”をｋ段目の残差増幅ゲインエラー、”ＤＡＣＴＬｋ”をｋ段目の１．５ビットＤ／Ａ変換器の基準電圧の操作量、”ＤＡＲ”を基準電圧、アナログ入力信号１０４を”Ｖｉｎ”とした場合を考える。
【００７９】
１．５ビットＤ／Ａ変換器を固定値”（１，２）”とした場合、図５中”ＣＨ０３”に示す直線”ＲＥＳ１２”の式は、

となる。
【００８０】
一方、１．５ビットＤ／Ａ変換器を固定値”（２，０）”とした場合、図５中”ＣＨ０２”に示す直線”ＲＥＳ２０”の式は、

となる。
【００８１】
そして、例えば、それぞれの直線が”０”になる入力値をそれぞれ”Ｖｉｎ１２”及び”Ｖｉｎ２０”とすれば、

となる。
【００８２】
式（８）及び式（９）の差”ΔＶ”は、

となる。
【００８３】
式（１０）から分かるように”ＤＡＣＴＬ２−ＤＡＣＴＬ１”の値を操作すれば、差”ΔＶ”を”０”にすることが可能になる。言い換えれば、ゲインのエラーから生じる誤差を入力換算”ΔＶ”で検出して、基準電圧用のＤ／Ａ変換器で１．５ビットＤ／Ａ変換器の基準電圧の操作量を調整すればゲインエラーを補正することが可能になる。
【００８４】
このようなゲインエラーの校正方法を図６及び図７を用いて説明する。図６はパイプラインＡ／Ｄ変換器の入力電圧と残差出力との関係を示す特性曲線図である。
【００８５】
例えば、図６において”ステージ＃４”及び”ステージ＃３”の１．５ビットＤ／Ａ変換器の固定値を”（２，０）”及び”（１，２）”の直線の特性がそれぞれ図５中”ＣＨ１１”及び”ＣＨ１２”であるとすると図６中”ΔＶ”に示すような入力換算されたゲインのエラーから生じる誤差が存在することになる。
【００８６】
さらに、前記誤差”ΔＶ”の検出動作を図７を用いて説明する。図７はパイプラインＡ／Ｄ変換器のゲインエラー検出動作を説明するフロー図である。但し、アップダウンカウンタ回路２６はアップダウン制御端子の入力値が”ハイレベル”の場合にダウンカウント、”ローレベル”の場合にアップカウントするものとする。
【００８７】
ゲインエラー検出動作時において、先ず第１に、図７中”Ｓ００１”において制御手段（図示せず。）は初期化としてマルチプレクサ回路１６でＤ／Ａ変換器２７の出力を選択し、”ステージ＃４”及び”ステージ＃３”のマルチプレクサ回路２０等を制御して固定値”ＴＤ４”及び”ＴＤ３”を選択させる。
【００８８】
図７中”Ｓ００２”において制御手段はアップダウンカウンタ回路２６及び累算器３１を初期化する。例えば、Ｄ／Ａ変換器２７がほぼ”０Ｖ”を出力するアップダウンカウンタ回路２６のカウント値”８０Ｈ”を設定し、累算器３１の値を”０”にする。
【００８９】
また、図７中”Ｓ００３”において制御手段は制御して”ステージ＃４”及び”ステージ＃３”の１．５ビットＤ／Ａ変換器の入力の固定値”ＴＤ４”及び”ＴＤ３”をそれぞれ”０１（＝１）”及び”１０（＝２）”に設定する。
【００９０】
そして、図７中”Ｓ００４”において制御手段はアップダウンカウンタ回路２６のカウント値が収束した否かを判断し、カウント値が収束するまで待機する。
【００９１】
ここで、カウント値の収束に関して更に詳細に説明する。ステージ＃４”及び”ステージ＃３”の１．５ビットＤ／Ａ変換器の入力値がそれぞれ”０１（＝１）”及び”１０（＝２）”に固定されるので、例えば、図６中”ＣＨ１２”示すような特性曲線図になる。
【００９２】
この状態で、Ｄ／Ａ変換器２７はほぼ”０Ｖ”を出力するので、”ステージ＃２”の１．５ビットＡ／Ｄ変換器の入力である残差出力”Ｖｒ３”は”ステージ＃３”の１．５ビットＤ／Ａ変換器の出力”＋ＦＳ／４”が２倍された値”＋ＦＳ／２”となる。
【００９３】
このため、Ｄ／Ａ変換器２７の出力がほぼ”０Ｖ”である場合、図２に示す表から分かるようにパイプライン”ステージ＃２”の１．５ビットＡ／Ｄ変換器の出力は”１０”となり、”ハイレベル”となる。
【００９４】
従って、アップダウンカウンタ回路２６はダウンカウントを行ない、Ｄ／Ａ変換器２７に入力するディジタル値を図８に示すように減少させて行く。図８はカウント値の収束の過程を示すタイミング図であり、Ｄ／Ａ変換器２７に入力するディジタル値が減少することにより、Ｄ／Ａ変換器１０は”＋ＦＳ／２”近傍からアナログ値を減少させることになる。
【００９５】
このため、”ステージ＃４”に印加される電圧が減少するので、残差出力”Ｖｒ３”もまた減少して変化する。
【００９６】
残差出力”Ｖｒ３”がさらに減少して１．５ビットＡ／Ｄ変換器の閾値（−ＦＳ／８）よりも小さな値に達すると図２に示す表から分かるように”ステージ＃２”の１．５ビットＡ／Ｄ変換器の出力は”０１”から”００”となり、”ローレベル”となる。
【００９７】
従って、アップダウンカウンタ回路２６はアップカウントを開始するが、図８に示すようにアップカウントによりＤ／Ａ変換器２７に入力するディジタル値が１カウント増加すると、Ｄ／Ａ変換器２７の出力もまた増加して閾値（−ＦＳ／８）を超えてダウンカウントになってしまう。
【００９８】
このため、図８中”ＣＲ０１”に示す領域においてＤ／Ａ変換器２７の１ＬＳＢ分の変動が生じするようになり、アップダウンカウンタ回路２６のカウント値が収束することになる。また、残差出力”Ｖｒ３”もまた図６中”ＰＴ２１”に示す位置に停止する。
【００９９】
このような収束が発生した時点で、図７中”Ｓ００５”において制御手段はアップダウンカウンタ回路２６のカウント値をレジスタ回路２８に格納する。例えば、図６中”Ｖ１２”に示すような値として格納される。
【０１００】
図７中”Ｓ００６”において制御手段は制御して”ステージ＃４”及び”ステージ＃３”の１．５ビットＤ／Ａ変換器の入力の固定値”ＴＤ４”及び”ＴＤ３”をそれぞれ”１０（＝２）”及び”００（＝０）”に設定する。
【０１０１】
そして、図７中”Ｓ００７”において制御手段はアップダウンカウンタ回路２６のカウント値が収束した否かを判断し、カウント値が収束するまで待機し、収束が発生した時点で、図７中”Ｓ００８”において制御手段はアップダウンカウンタ回路２６のカウント値をレジスタ回路２９に格納する。例えば、図６中”Ｖ２０”に示すような値として格納される。
【０１０２】
さらに、図７中”Ｓ００９”において制御手段はレジスタ回路２８及び２９に格納された値を出力させ、ディジタル減算器３０で演算されたその差分を累算器３１に入力し、先にレジスタ回路３２に格納されている累算値に対して加算させた上でレジスタ回路３２に格納累算する。
【０１０３】
図７中”Ｓ０１０”において制御手段はレジスタ回路３２に格納された累算値をＤ／Ａ変換器２５に入力して基準電圧を制御する。そして、図７中”Ｓ０１１”においてレジスタ回路２８及び２９の値が等しくなったか否かを、言い換えれば、ディジタル減算器の３０の出力が”０”になったか否かを判断し、”０”でない場合には図７中”Ｓ００３”〜”Ｓ０１０”のステップを再度行わせ、”０”に収束した場合は検出動作を終了する。
【０１０４】
ここで、ディジタル減算器の３０の出力が”０”への収束に関して更に詳細に説明する。図９はディジタル減算器３０の出力の”０”への収束を説明するタイミング図である。
【０１０５】
例えば、図９中”Ｔ００１”及び”Ｔ００２”のタイミングで検出された図６中”Ｖ１２”及び”Ｖ２０”に相当する値の差”Δ１”は図９中”ＰＴ３１”に示すタイミングで累算器３１において累算される。
【０１０６】
この時、Ｄ／Ａ変換器２５の出力もまた図９中”ＰＴ３１”に示すタイミングで変化して１．５ビットＤ／Ａ変換器に供給される基準電圧が調整される。
【０１０７】
この状態で、例えば、図９中”Ｔ００３”及び”Ｔ００４”のタイミングで検出された図６中”Ｖ１２”及び”Ｖ２０”に相当する値の差”Δ２”は先に基準電圧が調整されたことにより、若干小さくなり差”Δ２”として図９中”ＰＴ３２”に示すタイミングで累算器３１において先に累算された”Δ１”に加算されて累算される。
【０１０８】
この時、Ｄ／Ａ変換器２５の出力もまた図９中”ＰＴ３２”に示すタイミングで変化して１．５ビットＤ／Ａ変換器に供給される基準電圧が調整される。
【０１０９】
同様にして、図９中”Δ３”及び”Δ４”が順次累算されて行き、これ伴い１．５ビットＤ／Ａ変換器に供給される基準電圧が順次調整されるので、図６中”Ｖ１２”及び”Ｖ２０”に相当する値の差は順次”０”に収束して行くことになる。
【０１１０】
すなわち、図６中”Ｖ１２”及び”Ｖ２０”の差分”ΔＶ”が”０”になるように基準電圧の値を制御したことになる。言い換えれば、図６中”ＣＨ１１”及び”ＣＨ１２”の直線が一致したことを意味し、ゲインのエラーを校正したことになる。
【０１１１】
そして、通常の変換動作では、レジスタ回路３２に格納された累積値を保持しつつ、制御手段はマルチプレクサ回路１６を制御してアナログ入力信号１０４を”ステージ＃４”に供給し、各ステージのマルチプレクサ回路を制御して１．５ビットＤ／Ａ変換器に同一ステージの１．５ビットＡ／Ｄ変換器の出力を入力する。
【０１１２】
この結果、入力換算で検出したゲインエラーに累積してステージを構成する１．５ビットＤ／Ａ変換器の基準電圧を調整することにより、エラーの校正が可能になる。
【０１１３】
この場合、従来例のような各段の補正用のコードを記憶させるためのメモリが不要になるため回路規模が小さくなり、校正手段はＡ／Ｄ変換動作中に同じ速度で動作させる必要性がないのでディジタルノイズが減少し、消費電力も減少する。
【０１１４】
なお、実施例の説明に際しては説明の簡単のために１回の校正値検出の後に常の変換動作を行うように説明しているが、時分割で累積値の検出動作と変換動作を交互に行うことにより、より精度の高いエラーの校正をすることができる。また、複数回の変換動作の後に１回の検出動作を行っても構わない。
【０１１５】
また、図１に示す実施例ではシングルエンド入力であったが、差動入力にしても構わない。
【０１１６】
また、図１に示す実施例では説明の簡単のため入力換算のゲインエラー（ΔＶ）を演算するディジタル減算器３０と累算処理を行う累算器３１及びレジスタ回路３２を分離して記載しているが、勿論、１つの演算回路により差分をとり累算処理を行っても構わない。
【０１１７】
また、カウント値の収束に関しては図８中”ＣＲ０１”に示す領域においてＤ／Ａ変換器２７の１ＬＳＢ分の変動が生じる時を収束としているが、この場合、アップダウンカウンタ回路２６のカウント値は２値の間を行き来することになる。
【０１１８】
このため、レジスタ回路２８及び２９に格納される値が大きい側の値か、小さい側の値かはレジスタ回路２８及び２９への格納タイミングによって変化してしまう。
【０１１９】
例えば、レジスタ回路２８に大きい側の値が格納され、レジスタ回路２９に小さい側の値が格納された場合、また逆に、レジスタ回路２８に小さい側の値が格納され、レジスタ回路２９に大きい側の値が格納された場合には誤差が大きくなってしまう。
【０１２０】
この場合には、アップダウンカウンタ回路２６のアップダウン制御端子に印加される信号の状態に基づき格納信号を発生させ、収束した２値のカウント値の内大きい側の値のみ、若しくは、小さい側の値のみを選択すれば誤差を低減することができる。
【０１２１】
言い換えれば、アップダウン制御信号である”ステージ＃２”の１．５ビットＡ／Ｄ変換器の出力が”ハイレベル（”０１”及び”１０”）”の時のみ、若しくは、”ローレベル”の時のみにアップダウンカウンタ回路２６のカウント値をレジスタ回路２８及び２９に格納すれば良い。
【０１２２】
すなわち、格納信号発生回路の具体的な構成としてはアップダウンカウンタ回路２６のアップダウン制御端子に印加される信号に同期して格納信号を発生させレジスタ回路に印加すれば良い。
【０１２３】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，３及び請求項４の発明によれば、入力換算で検出したゲインエラーに累積してステージを構成する１．５ビットＤ／Ａ変換器の基準電圧を調整することにより、エラーの校正が可能になる。また、従来例のような各段の補正用のコードを記憶させるためのメモリが不要になるため回路規模が小さくなり、校正手段はＡ／Ｄ変換動作中に同じ速度で動作させる必要性がないのでディジタルノイズが減少し、消費電力も減少する。
【０１２４】
また、請求項２及び請求項５の発明によれば、時分割でゲインエラー検出動作と変換動作を交互に行うことにより、より精度の高いエラーの校正をすることができる。
【０１２５】
また、請求項６の発明によれば、パイプラインＡ／Ｄ変換器を差動入力としたことにより、差動信号をＡ／Ｄ変換することができる。
【０１２６】
また、請求項７の発明によれば、収束した２値のカウント値の内大きい側の値のみ、若しくは、小さい側の値のみを選択することにより誤差を低減することができる。
【図面の簡単な説明】
【図１】本発明に係るＡ／Ｄ変換器のゲインエラーを校正するＡ／Ｄ変換回路の一例を示す構成ブロック図である。
【図２】１．５ビットＡ／Ｄ変換器の入出力を示す表である。
【図３】１．５ビットＤ／Ａ変換器の入出力を示す表である。
【図４】残差出力の特性の一例を示す特性曲線図である。
【図５】１．５ビットＤ／Ａ変換器の入力を固定にした場合の入力電圧と残差出力との関係を示す特性曲線図である。
【図６】パイプラインＡ／Ｄ変換器の入力電圧と残差出力との関係を示す特性曲線図である。
【図７】パイプラインＡ／Ｄ変換器のゲインエラー検出動作を説明するフロー図である。
【図８】カウント値の収束の過程を示すタイミング図である。
【図９】ディジタル減算器の出力の収束を説明するタイミング図である。
【図１０】従来のパイプラインＡ／Ｄ変換器の一例を示す構成ブロック図である。
【図１１】パイプラインＡ／Ｄ変換器の１１段目に着目してエラー校正方法を説明する説明図である。
【図１２】パイプラインＡ／Ｄ変換器の１１段目に着目してエラー校正方法を説明する説明図である。
【図１３】１０段目のステージの補正を行う場合を示す説明図である。
【符号の説明】
１，３，７，１８，２２ 増幅器
２，６，１０ １ビットＡ／Ｄ変換器
４，８ アナログ加算器
５，９ １ビットＤ／Ａ変換器
１２ ステージ群
１３，１５ 補正回路
１６，２０ マルチプレクサ回路
１７ １．５ビットＡ／Ｄ変換器
１９ アナログ減算器
２１ １．５ビットＤ／Ａ変換器
２３，２５，２７ Ｄ／Ａ変換器
２４ 分圧抵抗
２６ アップダウンカウンタ回路
２８，２９，３２ レジスタ回路
３０ ディジタル減算器
３１ 累算器
１１，１４，５０ａ，５０ｂ，５０ｃ ステージ
１００，１０４ アナログ入力信号
１０１ａ，１０１ｂ，１０１ｃ ディジタル出力信号
１０２，１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ アナログ信号
１０３，１０３ａ，１０３ｂ，１０３ｃ，１０３ｄ，１０３ｅ ディジタル信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a pipeline A / D converter, and in particular, an error calibration method capable of calibrating a gain error in each stage of the pipeline A / D converter with low noise, low power consumption, and a small circuit scale, and the same The present invention relates to an A / D conversion circuit using the.
[0002]
[Prior art]
The conventional pipeline A / D converter quantizes the input signal with a low-resolution A / D converter such as 1 bit, and subtracts the quantized analog value from the input signal to appropriately amplify it to the subsequent stage. An A / D converter is configured by connecting a plurality of output pipeline stages in series.
[0003]
FIG. 10 is a block diagram showing an example of such a conventional pipeline A / D converter. In FIG. 10, 1 is an amplifier having a gain of 1, 2 and 6 and 10 are 1-bit A / D converters, 3 and 7 are amplifiers having a gain of 2 times, 4 and 8 are analog adders, and 5 and 9 are 1-bit D's. / A converter, 100 is an analog input signal, 101a, 101b and 101c are digital output signals at each stage, and 102 and 103 are analog signals and digital signals supplied to the subsequent stage.
[0004]
1 and 2 constitute a stage 50a, 3 to 6 constitute a stage 50b, and 7 to 10 constitute a stage 50c.
[0005]
The analog input signal 100 is input to the amplifier 1, and the output of the amplifier 1 is connected to the non-inverting input terminal of the 1-bit A / D converter 2 and the input terminal of the amplifier 3. The output of the 1-bit A / D converter 2 outputs a digital output 101 a and is connected to the input terminal of the 1-bit D / A converter 5.
[0006]
The output of the amplifier 3 is connected to one input terminal of the analog adder 4, and the output of the 1-bit D / A converter 5 is connected to the other input terminal of the analog adder 4.
[0007]
The output of the analog adder 4 is connected to the non-inverting input terminal of the 1-bit A / D converter 6 and the input terminal of the amplifier 7. The output of the 1-bit A / D converter 6 outputs a digital output 101b and is connected to the input terminal of the 1-bit D / A converter 9.
[0008]
The output of the amplifier 7 is connected to one input terminal of the analog adder 8, and the output of the 1-bit D / A converter 9 is connected to the other input terminal of the analog adder 8.
[0009]
The output of the analog adder 8 is connected to the non-inverting input terminal of the 1-bit A / D converter 10 and is output to the subsequent stage as an analog signal 102. The output of the 1-bit A / D converter 10 outputs a digital output 101c and is output as a digital signal 103 to a subsequent stage.
[0010]
Further, the inverting input terminals of the 1-bit A / D converters 2, 6 and 10 are grounded, and the reference voltages “+ Vref” and “−Vref” are applied to the 1-bit D / A converters 5 and 9 together. The
[0011]
Here, the operation of the conventional example shown in FIG. 10 will be briefly described. The analog input signal 100 is converted into a digital signal 101a by the 1-bit A / D converter 2 in the first stage and becomes an MSB.
[0012]
On the other hand, the analog input signal 100 is amplified twice by the amplifier 3 and added to the output of the 1-bit D / A converter 5. The 1-bit D / A converter outputs “−Vref” when the input digital signal is “1”, and outputs “+ Vref” when the digital signal is “0”.
[0013]
For example, when the analog input signal 100 is larger than “0V (ground potential)” and the output of the 1-bit A / D converter 2 is “1”, the analog adder 4 is doubled to the analog input signal 100. “−Vref” is added.
[0014]
The subsequent 1-bit A / D converter 6 performs A / D conversion on the output of the analog adder 4 and outputs it as a digital signal 101b.
[0015]
In this way, each stage performs quantization by a 1-bit A / D converter, subtracts the quantized analog value, appropriately amplifies it, outputs it to the subsequent stage, and extracts the digital signal from each stage. A digital signal with a resolution of a minute can be obtained.
[0016]
11 and 12 are explanatory diagrams for explaining the error calibration method by paying attention to the 11th stage of the pipeline A / D converter composed of 17 stages. 11, 11 is an 11th stage, 12 is a 12th to 17th stage group, 102a and 103a are analog signals and digital signals from the previous stage (10th stage), and 102b and 103b are stage 11. An analog signal and a digital signal output from.
[0017]
The analog signal 102a from the previous stage (10th stage) is input to the stage 11, and the digital signal 103a is output as an output code “D” and input to the stage 11.
[0018]
The analog signal 102 b of the stage 11 is input to the stage group 12, and the digital signal 103 b of the stage 11 is output as the most significant bit of the output code “X” and input to the stage group 12. Each digital signal of the stage group 12 is output as the lower 6 bits of the output code “X”.
[0019]
FIG. 11 shows an ideal operation, and shows a case where the gain of the amplifier 3 etc. in FIG. 10 is correctly doubled. Therefore, when the analog signals 102a and 102b are set to “Vin” and “Vout”, the characteristic curve as shown in FIG.
[0020]
For example, in the case of “Vin = −Vref”, the output code of the preceding 1-bit A / D converter is “D = 0”, so the output of the 1-bit D / A converter of the stage 11 is set to “+ Vref”. Thus, the analog signal 102b of the stage 11 is

It becomes.
[0021]
For example, when “Vin” is near “0V” and the output code of the 1-bit A / D converter in the previous stage is “D = 0”, the analog signal 102b of the stage 11 is

It becomes.
[0022]
For example, when “Vin” is near “0V” and the output code of the 1-bit A / D converter in the previous stage is “D = 1”, the analog signal 102b of the stage 11 is

It becomes.
[0023]
Further, for example, in the case of “Vin = + Vref”, the output code of the 1-bit A / D converter in the previous stage is “D = 1”, so the output of the 1-bit D / A converter of the stage 11 is “−Vref. ”And the analog signal 102b of the stage 11 is

It becomes.
[0024]
At this time, the analog signal 102b of the stage 11 changes between “−Vref to + Vref”, in other words, changes at the full scale of the subsequent stage. Therefore, the output code of the stage 11 is “PT01” in FIG. The output code of the 1st, 12th to 17th stages indicates "111111" which is full scale.
[0025]
Further, since the output code of the 10th stage, which is the previous stage, is “D = 0”, if these codes are arranged as they are, the point indicated by “PT01” in FIG. 11 becomes “01111111”.
[0026]
On the other hand, at the point indicated by “PT02” in FIG. 11, the output code of the stage 11 is “0”, and the output codes of the 12th to 17th stages are “000000”.
[0027]
Further, since the output code of the tenth stage, which is the previous stage, is “D = 1”, if these codes are arranged as they are, the point indicated by “PT02” in FIG. 11 becomes “10000000”.
[0028]
In this way, when there is no error in the gain of the amplifier, the output code changes monotonously as shown in FIG. 11B, and the code missing and monotonicity do not occur.
[0029]
On the other hand, FIG. 12 shows a case where there is a gain error in the amplifier. In FIG. 12, 11 and 12 are assigned the same reference numerals as in FIG. 11, and 13 is a correction circuit. Reference numerals 102c and 103c denote analog signals and digital signals from the previous stage (10th stage), and reference numerals 102d and 103d denote analog signals and digital signals output from the stage 11, respectively.
[0030]
The analog signal 102c from the previous stage (10th stage) is input to the stage 11, and the digital signal 103c is output as an output code “D” and input to the stage 11.
[0031]
The analog signal 102d of the stage 11 is input to the stage group 12, and the digital signal 103d of the stage 11 is output as the most significant bit of the output code “X” and input to the stage group 12. Each digital signal of the stage group 12 is output as the lower 6 bits of the output code “X”.
[0032]
Further, the output codes “D” and “X” are connected to the correction circuit 13 and correction codes “S1 (11)” and “S2 (11)” are input, and the corrected code is output as “Y”. The
[0033]
If the gain of the amplifier is not correctly doubled, as shown in FIG. 12A, the analog signal 102d of the stage 11 does not change between “−Vref to + Vref”, and “S1” and “S2” in FIG. Only changes to the value of.
[0034]
In this case, at the point indicated by “PT11” in FIG. 12, the output codes of the 10th stage and the stage 11 which are the previous stage are “0” and “1”, respectively, but the 12th to 17th stages. The output code is an output code that is not full scale, for example, “111011”.
[0035]
On the other hand, at the point indicated by “PT12” in FIG. 12, the output codes of the 10th stage and the stage 11 as the previous stage are “1” and “0”, respectively, but the outputs of the 12th to 17th stages are output. The code does not become “000000”, but becomes “000010”, for example.
[0036]
In this situation, if these codes are arranged as they are, they become “011111011” and “10000010” at the points indicated by “PT11” and “PT12” in FIG.
[0037]
That is, as shown in FIG. 12B, six codes from “01111100” to “10000001” are lost, and the output code changes from “011111011” to “10000010” all at once.
[0038]
For this reason, the monotonicity of the characteristic between the analog input and the digital output is lost, and a linearity error occurs.
[0039]
Therefore, conventionally, such code missing is corrected by the method described below. The correction circuit 13 receives the output code “D” of the 10th stage and the output code “X” of the 11th and 12th to 17th stages, and the correction code “S1 (11 ) "And" S2 (11) "are input.
[0040]
The correction codes “S1 (11)” and “S2 (11)” are obtained by measuring in advance the output codes of the 11th to 17th stages at the points “PT11” and “PT12” in FIG. (Not shown). That is, if the above example is used, the correction codes “S1 (11)” and “S2 (11)” become “1111011” and “0000010”.
[0041]
Here, the operation of the correction circuit 13 will be described. The correction circuit 13 outputs the code as it is as the 10th to 17th code when “D = 0”, and “X + S1 (11) −S2 (11) when“ D = 1 ”. "Is calculated and output as the 10th to 17th stage codes.
[0042]
In the point indicated by “PT12” in FIG. 12, since “D = 0”, the output code is the code as it is and becomes “011111011”. On the other hand, at the point indicated by “PT12” in FIG. 12, “D = 1” and “X = 0000010”.

Since this is output as the 10th to 17th stage codes, the output code is "011111011".
[0043]
That is, by correcting the output code by the correction circuit 13, for example, the codes at the points indicated by “PT11” and “PT12” in FIG. 12 are equal to “011111011”, and the code is missing as shown in FIG. Can be resolved.
[0044]
FIG. 13 is an explanatory diagram showing a case where a correction circuit is further added to correct the 10th stage, which is the previous stage. In FIG. 13, 11, 12, 13, 102c, 102d, 103c and 103d are assigned the same reference numerals as in FIG. 12, 14 is the 10th stage, 15 is the second correction circuit, and 102e and 103e are the previous stage ( The analog signal and digital signal from the ninth stage).
[0045]
The connection relationship is almost the same as that of the conventional example shown in FIG. 12, except that the output code of the stage 14 to which the analog signal 102e and the digital signal 103e are input is connected to the correction circuit 15, and the output of the correction circuit 13 is also changed. This is a point connected to the correction circuit 15.
[0046]
Further, in the correction circuit 15, “S1 (10)” and “S2 (10)” stored in a memory or the like (not shown) measured in advance from the 10th to 17th stage output codes are stage 14. Based on this code, the same correction calculation as described above is performed. With such a configuration, the operation can be performed in multiple stages.
[0047]
[Problems to be solved by the invention]
However, the conventional example shown in FIGS. 12 and 13 requires a memory for storing a correction code for each stage, and requires a multi-bit addition process in the correction circuit. In addition, the addition processing needs to be operated at the same speed during the A / D conversion operation.
[0048]
For this reason, the conventional example shown in FIGS. 12 and 13 has a problem that the circuit scale of the digital circuit is increased, the chip size is increased, and the cost is increased.
[0049]
In addition, there is a problem in that digital noise increases and power consumption increases because the A / D conversion operation is performed at the same speed.
Therefore, the problem to be solved by the present invention is to realize an error calibration method capable of calibrating a gain error in each stage with low noise, low power consumption and a small circuit scale, and an A / D conversion circuit using the error calibration method. There is.
[0050]
[Means for Solving the Problems]
In order to achieve such a problem, the invention according to claim 1 of the present invention is:
In an error calibration method for a pipeline A / D converter,
At the time of gain error detection operation, the input value of the D / A converter of each stage constituting the pipeline A / D converter is fixed with two kinds of values, and when the two kinds of values are set, The operation of measuring the input value at the threshold value of the A / D converter is repeated, and the difference is converged by adjusting the reference voltage of the D / A converter constituting each stage based on the accumulated value of the difference between the measured values. In addition, by holding the accumulated value during the conversion operation, the memory for storing the correction code for each stage as in the conventional example becomes unnecessary, so that the circuit scale is reduced, and the calibrating means performs A / D conversion. Since there is no need to operate at the same speed during operation, digital noise is reduced and power consumption is also reduced.
[0051]
The invention according to claim 2
In the error calibration method according to claim 1,
By alternately performing the gain error detection operation and the conversion operation, it is possible to calibrate the gain error with higher accuracy.
[0052]
The invention described in claim 3
In the pipeline A / D conversion circuit,
At the time of gain error detection operation, the input value of the D / A converter of each stage constituting the pipeline A / D converter is fixed with two kinds of values, and when the two kinds of values are set, The operation of measuring the input value at the threshold value of the A / D converter is repeated, and the difference is converged by adjusting the reference voltage of the D / A converter constituting each stage based on the accumulated value of the difference between the measured values. In addition, the provision of the calibration means for holding the accumulated value during the conversion operation eliminates the need for a memory for storing the correction code for each stage as in the conventional example, thereby reducing the circuit scale and the calibration means. Since it is not necessary to operate at the same speed during the A / D conversion operation, digital noise is reduced and power consumption is also reduced.
[0053]
The invention according to claim 4
In the A / D conversion circuit according to the invention of claim 3,
The calibration means is
An up / down counter circuit that counts up or down using the output of one A / D converter of the stage constituting the pipeline A / D converter as a control signal, and the two types of values of the up / down counter circuit Two register circuits each storing count values at the time of the above, an arithmetic circuit that sequentially accumulates the difference between these count values, and a first D / A that outputs an analog signal based on the output of the up / down counter circuit A converter, a multiplexer circuit for selecting an output of the first D / A converter during a calibration value detection operation, an analog input signal for selection during the conversion operation, and supplying the analog input signal to the pipeline A / D converter; A second D / A converter for supplying a reference voltage to a D / A converter of a stage constituting the pipeline A / D converter based on an output; As a result, the memory for storing the correction code for each stage as in the conventional example is not required, so that the circuit scale is reduced, and the calibration means must be operated at the same speed during the A / D conversion operation. Therefore, digital noise is reduced and power consumption is also reduced.
[0054]
The invention according to claim 5
In the A / D conversion circuit according to the invention of claim 3 and claim 4,
By alternately performing the calibration value detection operation and the conversion operation, gain error can be calibrated with higher accuracy.
[0055]
The invention described in claim 6
In the A / D conversion circuit according to any one of claims 3 to 5,
By using the pipeline A / D converter as a differential input, the differential signal can be A / D converted.
[0056]
The invention described in claim 7
In the A / D conversion circuit according to the invention of claim 4,
The error is reduced by storing the count value of the up / down counter circuit in the register circuit when the output of one A / D converter of the stage constituting the pipeline A / D converter is in one state. be able to.
[0057]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing an example of an A / D conversion circuit for calibrating a gain error of an A / D converter according to the present invention.
[0058]
In FIG. 1, 16 and 20 are multiplexer circuits, 17 is a 1.5-bit A / D converter, 18 is an amplifier of unity gain, 19 is an analog subtractor, 21 is a 1.5-bit D / A converter, and 22 is Amplifier with double gain, 23 and 25 are D / A converters for supplying a reference voltage to the 1.5-bit D / A converter 21 and the like, 24 is a voltage dividing resistor for dividing the reference voltage, and 26 is an up / down counter. Reference numeral 27 denotes a D / A converter that applies calibration input, 28, 29, and 32 denote register circuits, 30 denotes a digital subtractor, 31 denotes an accumulator, and 104 denotes an analog input signal. Reference numerals 26 to 32 constitute calibration means.
[0059]
Also, since the other pipeline stages have the same configuration, they are not labeled, and are called “stage # 4”, “stage # 3”, “stage # 2” and “stage # 1” in order from the input side, The residual outputs that are output voltages of the respective stages are referred to as “Vr4”, “Vr3”, “Vr2”, and “Vr1”, respectively.
[0060]
The analog input signal 104 is connected to one input terminal of the multiplexer circuit 16, and the output terminal of the multiplexer circuit 16 is connected to the analog input terminal of the 1.5-bit A / D converter 17 and the input terminal of the amplifier 18. The output of the amplifier 18 is connected to the addition input terminal of the analog subtractor 19.
[0061]
The output of the 1.5-bit A / D converter 17 is output as a digital signal of the stage and is connected to one input terminal of the multiplexer circuit 20. The other input terminal of the multiplexer circuit 20 has fixed data “TD4”. Is applied.
[0062]
The output of the multiplexer circuit 20 is connected to the 1.5-bit D / A converter 21, and the output of the 1.5-bit D / A converter 21 is connected to the subtraction input terminal of the analog subtractor 19. The output of the analog subtractor 19 is connected to the amplifier 22, and the output of the amplifier 22 is supplied to the subsequent “stage # 3” as the residual output “Vr 4”.
[0063]
The outputs of the D / A converters 23 and 25 for generating the reference voltage are respectively applied to both ends of the voltage dividing resistor 24, and the divided voltage generated by the voltage dividing resistor 24 is a 1.5 bit D / A of each stage. It is supplied as a reference voltage for the converter.
[0064]
On the other hand, the output of the A / D converter of "Stage # 2" is connected to the up / down control terminal of the up / down counter circuit 26, and the output of the up / down counter circuit 26 is the input terminal of the D / A converter 27 and the register circuit. 28 and 29 are connected to input terminals, respectively.
[0065]
The outputs of the register circuits 28 and 29 are respectively connected to the addition input terminal and the subtraction input terminal of the digital subtracter 30, and the output of the digital subtractor 30 is connected to one input terminal of the accumulator 31.
[0066]
The output of the accumulator 31 is connected to the register circuit 32, and the output of the register circuit 32 is connected to the other input terminal of the accumulator 31 and to the input terminal of the D / A converter 25.
[0067]
Here, the operation of the embodiment shown in FIG. 1 will be described. First, FIG. 2 is a table showing input / output of the 1.5-bit A / D converter 17 constituting the pipeline stage such as “stage # 4”. Assuming that the input signal is “Vin” and the full scale of the input signal is “FS”, when “−FS ≦ Vin <−FS / 8”, the 2-bit code “00 (= 0)” is set to “−”. In the case of FS / 8 ≦ Vin <+ FS / 8 ”, the 2-bit code“ 01 (= 1) ”, and in the case of“ + FS / 8 ≦ Vin <+ FS ”, the 2-bit code“ 10 (= 2) ”. "Is output.
[0068]
On the other hand, FIG. 3 is a table showing input / output of the 1.5-bit D / A converter 21. When the 2-bit input code is “00 (= 0)”, a voltage of “−FS / 4” is output, and when the 2-bit input code is “01 (= 1)”, “0” is output. A voltage is output, and when the 2-bit input code is “10 (= 2)”, a voltage of “+ FS / 4” is output.
[0069]
FIG. 4 is a characteristic curve diagram showing an example of the characteristics of the residual outputs “Vr4” and “Vr3” in FIG. 4A shows the residual output “Vr4”, FIG. 4B shows the residual output “Vr3” in the ideal state, and FIG. 4C shows the residual output “Vr3” when there is an error in the gain. .
[0070]
In the ideal state as shown in FIG. 4B, the input voltage interval when the residual output “Vr3” crosses the threshold value “± FS / 8” of the 1.5-bit A / D converter is equal, and linearity error occurs. It has not occurred.
[0071]
On the other hand, when there is an error in gain as shown in FIG. 4C, the interval across the threshold “± FS / 8” of the 1.5-bit A / D converter is shown as “AR01” in FIG. It becomes narrow and a linearity error occurs. If the degree of this linearity error is large, code loss and monotonic disturbance occur as described above.
[0072]
FIG. 5 is a characteristic curve diagram showing the relationship between the input voltage and the residual output “Vr3” when the input of the 1.5-bit D / A converter having the input / output characteristics shown in FIG. 3 is fixed. It is.
[0073]
In FIG. 5A, for example, the expression “(1, 1)” indicates that the input value of the 1.5-bit D / A converter constituting “stage # 4” is “TD4 = 01 (= 1). ) "And indicates that the input value of the 1.5-bit D / A converter constituting" Stage # 3 "is fixed to" TD3 = 01 (= 1) ".
[0074]
Under such conditions, as apparent from the table shown in FIG. 3, the outputs of the 1.5-bit D / A converters constituting “stage # 4” and “stage # 3” are each “0V”.
[0075]
For this reason, the input signal is amplified twice (4 times) in each of “stage # 4” and “stage # 3”, and passes through the origin as indicated by “CH01” in FIG. It becomes a double straight line.
[0076]
Similarly, “00” to “10” in the table shown in FIG. 3 should be adapted to the input values of the 1.5-bit D / A converters constituting “stage # 4” and “stage # 3”. Thus, a characteristic curve as shown by a plurality of straight lines as shown in FIG.
[0077]
FIG. 5B is an enlarged view of the straight lines “(1,2)” and “(2,0)”. In FIG. 5B, the straight lines indicated by “CH02” and “CH03” are shown. A straight line is a straight line having the same characteristics if there is no error in the gain and is in an ideal state. However, if there is an error in the gain, the straight line is divided into two straight lines due to the error.
[0078]
In FIG. 5B, the difference between the straight lines shown in “CH02” and “CH03” in FIG. 5B is the input conversion “ΔV”, “HGEk” is the k-th hold mode gain error, and “RGEk” is the k-th residual amplification. Consider a case where a gain error, “DACTLk” is an operation amount of a reference voltage of a k-th 1.5-bit D / A converter, “DAR” is a reference voltage, and an analog input signal 104 is “Vin”.
[0079]
When the 1.5-bit D / A converter has a fixed value “(1,2)”, the equation of the straight line “RES12” indicated by “CH03” in FIG.

It becomes.
[0080]
On the other hand, when the 1.5-bit D / A converter has a fixed value “(2, 0)”, the equation of the straight line “RES20” shown by “CH02” in FIG.

It becomes.
[0081]
For example, if the input values at which each straight line is “0” are “Vin12” and “Vin20”, respectively,

It becomes.
[0082]
The difference “ΔV” between Expression (8) and Expression (9) is

It becomes.
[0083]
As can be seen from the equation (10), the difference “ΔV” can be set to “0” by manipulating the value of “DACTL2−DACTL1”. In other words, if the error resulting from the gain error is detected by input conversion “ΔV” and the amount of operation of the reference voltage of the 1.5-bit D / A converter is adjusted by the D / A converter for the reference voltage, the gain is obtained. It becomes possible to correct the error.
[0084]
Such a gain error calibration method will be described with reference to FIGS. FIG. 6 is a characteristic curve diagram showing the relationship between the input voltage of the pipeline A / D converter and the residual output.
[0085]
For example, in FIG. 6, the fixed values of the “Stage # 4” and “Stage # 3” 1.5-bit D / A converters have linear characteristics of “(2, 0)” and “(1, 2)”. Assuming that “CH11” and “CH12” in FIG. 5 respectively, an error resulting from an input-converted gain error as indicated by “ΔV” in FIG. 6 exists.
[0086]
Further, the detection operation of the error “ΔV” will be described with reference to FIG. FIG. 7 is a flowchart for explaining the gain error detection operation of the pipeline A / D converter. However, the up / down counter circuit 26 counts down when the input value of the up / down control terminal is “high level”, and counts up when it is “low level”.
[0087]
At the time of gain error detection operation, first of all, in “S001” in FIG. 7, the control means (not shown) selects the output of the D / A converter 27 by the multiplexer circuit 16 as initialization, and “stage #” The fixed values “TD4” and “TD3” are selected by controlling the multiplexer circuit 20 and the like of “4” and “Stage # 3”.
[0088]
In “S002” in FIG. 7, the control means initializes the up / down counter circuit 26 and the accumulator 31. For example, the D / A converter 27 sets the count value “80H” of the up / down counter circuit 26 that outputs almost “0V”, and sets the value of the accumulator 31 to “0”.
[0089]
Further, in “S003” in FIG. 7, the control means controls the fixed values “TD4” and “TD3” of the input of the 1.5-bit D / A converter of “stage # 4” and “stage # 3”, respectively. “01 (= 1)” and “10 (= 2)” are set.
[0090]
Then, in "S004" in FIG. 7, the control means determines whether or not the count value of the up / down counter circuit 26 has converged, and waits until the count value converges.
[0091]
Here, the convergence of the count value will be described in more detail. Since the input values of the 1.5-bit D / A converters of stage # 4 and “stage # 3” are fixed to “01 (= 1)” and “10 (= 2)”, respectively, for example, FIG. The characteristic curve is shown as “CH12” in the middle.
[0092]
In this state, since the D / A converter 27 outputs almost “0V”, the residual output “Vr3” which is the input of the 1.5-bit A / D converter of “stage # 2” is “stage # 3”. The output “+ FS / 4” of “1.5-bit D / A converter” is doubled to “+ FS / 2”.
[0093]
Therefore, when the output of the D / A converter 27 is substantially “0V”, the output of the 1.5-bit A / D converter of the pipeline “stage # 2” is “as shown in the table of FIG. 10 ”and“ high level ”.
[0094]
Therefore, the up / down counter circuit 26 counts down and decreases the digital value input to the D / A converter 27 as shown in FIG. FIG. 8 is a timing chart showing the process of convergence of the count value. When the digital value input to the D / A converter 27 is decreased, the D / A converter 10 converts the analog value from the vicinity of “+ FS / 2”. Will be reduced.
[0095]
For this reason, since the voltage applied to “stage # 4” decreases, the residual output “Vr3” also decreases and changes.
[0096]
When the residual output “Vr3” further decreases and reaches a value smaller than the threshold value (−FS / 8) of the 1.5-bit A / D converter, as can be seen from the table shown in FIG. The output of the 1.5-bit A / D converter changes from “01” to “00”, and goes to “low level”.
[0097]
Therefore, the up / down counter circuit 26 starts up-counting, but when the digital value input to the D / A converter 27 is increased by one count as shown in FIG. 8, the output of the D / A converter 27 is also increased. Moreover, it increases and exceeds a threshold value (-FS / 8), and becomes a down count.
[0098]
For this reason, a fluctuation corresponding to 1 LSB of the D / A converter 27 occurs in the region indicated by “CR01” in FIG. 8, and the count value of the up / down counter circuit 26 converges. Further, the residual output “Vr3” also stops at the position indicated by “PT21” in FIG.
[0099]
When such convergence occurs, the control means stores the count value of the up / down counter circuit 26 in the register circuit 28 in “S005” in FIG. For example, it is stored as a value such as “V12” in FIG.
[0100]
In FIG. 7, in “S006”, the control means controls the fixed values “TD4” and “TD3” of the inputs of the 1.5-bit D / A converters of “stage # 4” and “stage # 3” to “10”, respectively. (= 2) "and" 00 (= 0) ".
[0101]
Then, in “S007” in FIG. 7, the control means determines whether or not the count value of the up / down counter circuit 26 has converged, waits until the count value converges, and when convergence occurs, “S008” in FIG. The control means stores the count value of the up / down counter circuit 26 in the register circuit 29. For example, it is stored as a value as indicated by “V20” in FIG.
[0102]
Further, in "S009" in FIG. 7, the control means outputs the values stored in the register circuits 28 and 29, inputs the difference calculated by the digital subtractor 30 to the accumulator 31, and the register circuit 32 first. Is added to the accumulated value stored in the register circuit 32 and accumulated in the register circuit 32.
[0103]
In “S010” in FIG. 7, the control means inputs the accumulated value stored in the register circuit 32 to the D / A converter 25 to control the reference voltage. Then, in “S011” in FIG. 7, it is determined whether or not the values of the register circuits 28 and 29 are equal, in other words, whether or not the output of the digital subtractor 30 is “0”. If not, the steps from “S003” to “S010” in FIG. 7 are performed again, and when it converges to “0”, the detection operation is terminated.
[0104]
Here, the convergence of the output of the digital subtractor 30 to “0” will be described in more detail. FIG. 9 is a timing chart for explaining the convergence of the output of the digital subtractor 30 to “0”.
[0105]
For example, the difference “Δ1” of the values corresponding to “V12” and “V20” in FIG. 6 detected at the timings “T001” and “T002” in FIG. 9 is accumulated at the timing indicated by “PT31” in FIG. Accumulated in the vessel 31.
[0106]
At this time, the output of the D / A converter 25 also changes at the timing indicated by “PT31” in FIG. 9 to adjust the reference voltage supplied to the 1.5-bit D / A converter.
[0107]
In this state, for example, the difference “Δ2” corresponding to “V12” and “V20” in FIG. 6 detected at the timing of “T003” and “T004” in FIG. As a result, the difference becomes slightly smaller and is added as “Δ2” to “Δ1” previously accumulated in the accumulator 31 at the timing indicated by “PT32” in FIG.
[0108]
At this time, the output of the D / A converter 25 also changes at the timing indicated by “PT32” in FIG. 9, and the reference voltage supplied to the 1.5-bit D / A converter is adjusted.
[0109]
Similarly, “Δ3” and “Δ4” in FIG. 9 are sequentially accumulated, and the reference voltage supplied to the 1.5-bit D / A converter is sequentially adjusted accordingly. The difference between the values corresponding to “V12” and “V20” is successively converged to “0”.
[0110]
That is, the reference voltage value is controlled so that the difference “ΔV” between “V12” and “V20” in FIG. 6 becomes “0”. In other words, it means that the straight lines of “CH11” and “CH12” in FIG. 6 coincide with each other, and the gain error is calibrated.
[0111]
In a normal conversion operation, the control means controls the multiplexer circuit 16 while holding the accumulated value stored in the register circuit 32 and supplies the analog input signal 104 to “stage # 4”. The circuit is controlled to input the output of the 1.5-bit A / D converter at the same stage to the 1.5-bit D / A converter.
[0112]
As a result, the error can be calibrated by adjusting the reference voltage of the 1.5-bit D / A converter constituting the stage by accumulating the gain error detected in input conversion.
[0113]
In this case, since the memory for storing the correction code for each stage as in the conventional example is not required, the circuit scale is reduced, and the calibration means needs to be operated at the same speed during the A / D conversion operation. Therefore, digital noise is reduced and power consumption is also reduced.
[0114]
In the description of the embodiment, for the sake of simplicity, it has been described that the normal conversion operation is performed after one calibration value detection. However, the cumulative value detection operation and the conversion operation are alternately performed in a time division manner. By doing so, it is possible to calibrate the error with higher accuracy. Also, one detection operation may be performed after a plurality of conversion operations.
[0115]
In the embodiment shown in FIG. 1, a single-ended input is used, but a differential input may be used.
[0116]
In the embodiment shown in FIG. 1, the digital subtractor 30 for calculating the input converted gain error (ΔV), the accumulator 31 for performing the accumulating process, and the register circuit 32 are described separately for the sake of simplicity. Of course, the accumulation process may be performed by taking the difference by one arithmetic circuit.
[0117]
Concerning the convergence of the count value, the convergence occurs when the fluctuation of 1 LSB of the D / A converter 27 occurs in the region indicated by “CR01” in FIG. 8. In this case, the count value of the up / down counter circuit 26 is It will go back and forth between the two values.
[0118]
For this reason, whether the value stored in the register circuits 28 and 29 is larger or smaller is changed depending on the storage timing in the register circuits 28 and 29.
[0119]
For example, when a larger value is stored in the register circuit 28 and a smaller value is stored in the register circuit 29, conversely, a smaller value is stored in the register circuit 28 and the larger value is stored in the register circuit 29. When the value of is stored, the error becomes large.
[0120]
In this case, the storage signal is generated based on the state of the signal applied to the up / down control terminal of the up / down counter circuit 26, and only the larger value of the converged binary count values or the smaller value is selected. If only the value is selected, the error can be reduced.
[0121]
In other words, only when the output of the 1.5-bit A / D converter of “Stage # 2”, which is the up / down control signal, is “high level (“ 01 ”and“ 10 ”)” or “low level”. Only at this time, the count value of the up / down counter circuit 26 may be stored in the register circuits 28 and 29.
[0122]
That is, as a specific configuration of the storage signal generation circuit, a storage signal may be generated in synchronization with a signal applied to the up / down control terminal of the up / down counter circuit 26 and applied to the register circuit.
[0123]
【The invention's effect】
As is apparent from the above description, the present invention has the following effects.
According to the first, third, and fourth aspects of the present invention, by adjusting the reference voltage of the 1.5-bit D / A converter constituting the stage by accumulating the gain error detected in input conversion, Calibration is possible. Further, since the memory for storing the correction code for each stage as in the conventional example is not required, the circuit scale is reduced, and the calibration means does not need to be operated at the same speed during the A / D conversion operation. Therefore, digital noise is reduced and power consumption is also reduced.
[0124]
According to the second and fifth aspects of the invention, it is possible to calibrate the error with higher accuracy by alternately performing the gain error detection operation and the conversion operation in a time division manner.
[0125]
According to the invention of claim 6, the differential signal can be A / D converted by using the pipeline A / D converter as a differential input.
[0126]
According to the invention of claim 7, the error can be reduced by selecting only the larger value or the smaller value of the converged binary count values.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an example of an A / D conversion circuit that calibrates a gain error of an A / D converter according to the present invention.
FIG. 2 is a table showing input / output of a 1.5-bit A / D converter.
FIG. 3 is a table showing input / output of a 1.5-bit D / A converter.
FIG. 4 is a characteristic curve diagram showing an example of residual output characteristics.
FIG. 5 is a characteristic curve diagram showing a relationship between an input voltage and a residual output when an input of a 1.5-bit D / A converter is fixed.
FIG. 6 is a characteristic curve diagram showing a relationship between an input voltage and a residual output of a pipeline A / D converter.
FIG. 7 is a flowchart illustrating a gain error detection operation of the pipeline A / D converter.
FIG. 8 is a timing chart showing a process of convergence of a count value.
FIG. 9 is a timing chart for explaining the convergence of the output of the digital subtractor.
FIG. 10 is a configuration block diagram showing an example of a conventional pipeline A / D converter.
FIG. 11 is an explanatory diagram for explaining an error calibration method by paying attention to the 11th stage of the pipeline A / D converter.
FIG. 12 is an explanatory diagram for explaining an error calibration method focusing on the 11th stage of the pipeline A / D converter;
FIG. 13 is an explanatory diagram showing a case where the 10th stage is corrected.
[Explanation of symbols]
1,3,7,18,22 amplifier
2, 6, 10 1-bit A / D converter
4,8 Analog adder
5,9 1-bit D / A converter
12 stages
13, 15 Correction circuit
16, 20 Multiplexer circuit
17 1.5-bit A / D converter
19 Analog subtractor
21 1.5-bit D / A converter
23, 25, 27 D / A converter
24 partial pressure resistance
26 Up / Down Counter Circuit
28, 29, 32 register circuit
30 Digital subtractor
31 Accumulator
11, 14, 50a, 50b, 50c stages
100,104 Analog input signal
101a, 101b, 101c Digital output signal
102, 102a, 102b, 102c, 102d, 102e Analog signal
103, 103a, 103b, 103c, 103d, 103e Digital signal

Claims (7)

In an error calibration method for a pipeline A / D converter,
At the time of gain error detection operation, the input value of each stage D / A converter constituting the pipeline A / D converter is fixed with two kinds of values,
Repeat the operation of measuring the input value at the threshold of one A / D converter of the stage at the time of the two kinds of values,
Adjust the reference voltage of the D / A converter that constitutes each stage based on the accumulated value of the difference between the measured values to converge the difference,
An error calibration method characterized in that the accumulated value is held during a conversion operation. The error calibration method according to claim 1, wherein the gain error detection operation and the conversion operation are alternately performed. In the pipeline A / D conversion circuit,
At the time of gain error detection operation, the input value of the D / A converter of each stage constituting the pipeline A / D converter is fixed with two kinds of values, respectively. The operation of measuring the input value at the threshold value of the A / D converter is repeated, and the difference is converged by adjusting the reference voltage of the D / A converter constituting each stage based on the accumulated value of the difference between the measured values. An A / D conversion circuit comprising calibration means for holding the accumulated value during the conversion operation. The calibration means is
An up / down counter circuit for performing up-counting or down-counting using the output of one A / D converter of the stage constituting the pipeline A / D converter as a control signal;
Two register circuits for storing count values at the time of the two kinds of values of the up / down counter circuit;
An arithmetic circuit that sequentially accumulates the difference between these count values;
A first D / A converter that outputs an analog signal based on the output of the up / down counter circuit;
A multiplexer circuit that selects an output of the first D / A converter during a calibration value detection operation and selects an analog input signal during the conversion operation and supplies the analog input signal to the pipeline A / D converter;
And a second D / A converter for supplying a reference voltage to a D / A converter at a stage constituting the pipeline A / D converter based on an output of the arithmetic circuit.
The A / D conversion circuit according to claim 3. 5. The A / D conversion circuit according to claim 3, wherein the calibration value detection operation and the conversion operation are alternately performed. 6. The A / D converter circuit according to claim 3, wherein the pipeline A / D converter is a differential input. The count value of the up / down counter circuit is stored in a register circuit when the output of one A / D converter of the stage constituting the pipeline A / D converter is in one state. 5. The A / D conversion circuit according to 4.

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