JP3960891B2

JP3960891B2 - Analog-digital conversion circuit

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Publication number: JP3960891B2
Application number: JP2002275509A
Authority: JP
Inventors: 邦之谷; 淳和田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2002-09-20
Filing date: 2002-09-20
Publication date: 2007-08-15
Anticipated expiration: 2022-09-20
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Description

【０００１】
【発明の属する技術分野】
本発明は、アナログ信号をデジタル信号に変換するアナログ−デジタル変換回路に関する。
【０００２】
【従来の技術】
近年、ビデオ信号のデジタル処理技術の進歩に伴い、ビデオ信号処理用のアナログ−デジタル変換回路（Ａ／Ｄコンバータ）の需要が大きくなっている。ビデオ信号処理用のアナログ−デジタル変換回路には高速変換動作が要求されるため、従来、２ステップフラッシュ（２ステップパラレル）方式が広く用いられていた。
【０００３】
しかし、変換ビット数の増大に伴い、２ステップフラッシュ方式では十分な変換精度が得られなくなってきたため、多段パイプライン（ステップフラッシュ）構成を有するアナログ−デジタル変換回路が開発された。
【０００４】
図１２は従来の多段パイプライン構成を有するアナログ−デジタル変換回路の構成を示すブロック図である。図１２のアナログ−デジタル変換回路は、１０ビット４段パイプライン構成を有する。
【０００５】
図１２において、アナログ−デジタル変換回路１０１は、１段目の回路１０３、２段目の回路１０４、３段目の回路１０５、４段目の回路１０６、複数のラッチ回路１０７および出力回路１０８から構成されている。
【０００６】
１段目（初段）〜３段目の回路１０３〜１０５は、サブＡ／Ｄコンバータ１０９、サブＤ／Ａ（デジタル−アナログ）コンバータ１１０、減算回路１１２および演算増幅器１１１を備える。４段目（最終段）の回路１０６は、サブＡ／Ｄコンバータ１０９のみを備える。以下、減算回路１１２および演算増幅器１１１が差分増幅回路１１４を構成する。
【０００７】
１段目の回路１０３は４ビット構成、２〜４段目の回路１０４〜１０６はそれぞれ２ビット構成である。１段目〜３段目の回路１０３〜１０５において、サブＡ／Ｄコンバータ１０９のビット数（ビット構成）およびサブＤ／Ａコンバータ１１０のビット数（ビット構成）は同じに設定されている。
【０００８】
次に、アナログ−デジタル変換回路１０１の動作を説明する。以下、アナログ−デジタル変換をＡ／Ｄ変換と略記する。
【０００９】
まず、アナログ入力信号Ｖｉｎが１段目の回路１０３へ転送される。１段目の回路１０３において、サブＡ／Ｄコンバータ１０９はアナログ入力信号Ｖｉｎに対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ１０９のＡ／Ｄ変換結果である上位４ビットのデジタル信号Ｄ９，Ｄ８，Ｄ７，Ｄ６は、サブＤ／Ａコンバータ１１０へ転送されるとともに、４つのラッチ回路１０７を介して出力回路１０８へ転送される。
【００１０】
減算回路１１２は、アナログ入力信号ＶｉｎからサブＤ／Ａコンバータ１１０のＤ／Ａ変換結果を減算する。演算増幅器１１１は、減算回路１１２の出力を増幅する。演算増幅器１１１の出力は２段目の回路１０４へ転送される。
【００１１】
２段目の回路１０４においては、１段目の回路１０３の演算増幅器１１１の出力に対して、１段目の回路１０３と同様の動作が行われる。また、３段目の回路１０５においては、２段目の回路１０４の演算増幅器１１１の出力に対して、１段目の回路１０３と同様の動作が行われる。そして、２段目の回路１０４から中上位２ビットのデジタル信号Ｄ５，Ｄ４が得られ、３段目の回路１０５から中下位２ビットのデジタル信号Ｄ３，Ｄ２が得られる。
【００１２】
４段目の回路１０６においては、３段目の回路１０５の演算増幅器１１１の出力に対して、サブＡ／Ｄコンバータ１０９がＡ／Ｄ変換を行い、下位２ビットのデジタル信号Ｄ１，Ｄ０が得られる。
【００１３】
１段目〜４段目の回路１０３〜１０６のデジタル信号Ｄ９〜Ｄ０は、各ラッチ回路１０７を経て同時に出力回路１０８に到達する。すなわち、各ラッチ回路１０７は、各回路１０３〜１０６のデジタル信号Ｄ９〜Ｄ０の出力の同期をとるために設けられている。
【００１４】
出力回路１０８はアナログ入力信号Ｖｉｎの１０ビットのデジタル出力値Ｄｏｕｔを出力する。
【００１５】
このように、アナログ−デジタル変換回路１０１においては、各段の回路１０３〜１０５において、アナログ入力信号Ｖｉｎまたは前段の回路１０３，１０４の演算増幅器１１１の出力と、その段の回路１０３〜１０５のデジタル出力のＤ／Ａ変換結果との差分が演算増幅器１１１によって増幅される。
【００１６】
そのため、変換ビット数が増大してＬＳＢ（Least Significant Bit ）が小さくなっても、サブＡ／Ｄコンバータ１０９を構成する各コンパレータの分解能を実質的に向上させることが可能になり、十分な変換精度を得ることができる。
【００１７】
次に、図１３は図１２の差分増幅回路１１４の一例を示す回路図である。図１４は図１３の差分増幅回路１１４の動作を説明するための図である。
【００１８】
図１３において、演算増幅器１１１の反転入力端子はノードｎｂに接続され、非反転入力端子は接地されている。また、演算増幅器１１１の出力端子はノードｎｏに接続されるとともにコンデンサ１０２を介して反転入力端子に接続されている。演算増幅器１１１の反転入力端子と非反転入力端子との間にはスイッチＳＷ１が接続され、ノードｎｂとノードｎａとの間にコンデンサ１０３が接続されている。ノードｎａは、スイッチＳＷ２を介してノードｎ１に接続され、かつスイッチＳＷ３を介してノードｎ２に接続されている。
【００１９】
ノードｎ１に電圧Ｖ₁が入力され、ノードｎ２に電圧Ｖ₂が入力され、ノードｎｏから電圧Ｖ_Oが出力される。
【００２０】
ここで、図１４を参照しながら図１３の差分増幅回路１１４の動作を説明する。なお、コンデンサ１０２の容量値をＣとし、コンデンサ１０３の容量値をＫＣとし、接地電位をＶ_Gとする。Ｋは定数である。
【００２１】
まず、図１４に示すように、スイッチＳＷ１およびスイッチＳＷ２をオンにし、スイッチＳＷ３をオフにする。それにより、ノードｎａの電圧はＶ₁となる。また、ノードｎｏの電圧は０となる。このとき、ノードｎｂの電荷Ｑａは次式のようになる。
【００２２】
Ｑａ＝（Ｖ_G−Ｖ₁）ＫＣ …（１）
次に、図１４に示すように、スイッチＳＷ１をオフにした後、スイッチＳＷ２をオフにし、かつスイッチＳＷ３をオンにする。それにより、ノードｎａの電圧はＶ₂となる。また、ノードｎｏの電圧はＶ_Oとなる。このとき、ノードｎｂは仮想接地するため、ノードｎｂの電荷Ｑｂは次式のようになる。
【００２３】
Ｑｂ＝（Ｖ_G−Ｖ₂）ＫＣ＋（Ｖ_G−Ｖ_O）Ｃ …（２）
ノードｎｂには電荷が抜け出る経路がないので、電荷保存則によりＱａ＝Ｑｂとなる。したがって、次式が成立する。
【００２４】
（Ｖ_G−Ｖ₁）ＫＣ＝（Ｖ_G−Ｖ₂）ＫＣ＋（Ｖ_G−Ｖ_O）Ｃ …（３）
上式から、ノードｎｏの電圧Ｖ_Oは次式のようになる。
【００２５】
Ｖ_O＝Ｖ_G＋（Ｖ₁−Ｖ₂）Ｋ …（４）
このようにして、電圧Ｖ₁から電圧Ｖ₂が減算され、その減算値がＫ倍に増幅される。
【００２６】
しかし、これは理想状態の差分増幅回路１１４の動作である。現実には、差分増幅回路１１４の製造工程のばらつき等の影響で容量の比精度に誤差が発生する場合がある。コンデンサ１０３の容量値を（Ｋ−ｅｒｒ）Ｃとすると、式（４）のノードｎｏの電圧Ｖｏは次式のようになる。
【００２７】

式（５）の右辺の第３項が容量の比精度誤差により発生する差分増幅回路１１４のゲインエラーを表している。ｅｒｒはゲインエラーの傾きである。
【００２８】
次に、図１５は図１２のアナログ−デジタル変換回路１０１の入出力特性を示す図である。図１６は図１５の入出力特性のα部の拡大図である。図１５および図１６の横軸はアナログ入力信号Ｖｉｎを示し、縦軸はデジタル出力値Ｄｏｕｔを示す。
【００２９】
図１５の一点鎖線Ｔｒはアナログ−デジタル変換回路１０１の理想的な入出力特性を示し、実線Ｅｒはアナログ−デジタル変換回路１０１の差分増幅回路１１４がゲインエラーを有する場合の入出力特性を示す。
【００３０】
理想的には、一点鎖線Ｔｒで示されるようにデジタル出力値Ｄｏｕｔがアナログ入力信号Ｖｉｎに対して一定の比例関係を有することが望ましい。しかし、差分増幅回路１１４がゲインエラーを有する場合、アナログ−デジタル変換回路１０１の入出力特性には、実線Ｅｒで示されるように非直線性誤差（以下、段差エラーと呼ぶ。）が現れる。
【００３１】
図１２に示すアナログ−デジタル変換回路１０１では、１段目の回路１０３の差分増幅回路１１４のゲインエラー、２段目の回路１０４の差分増幅回路１１４のゲインエラーおよび３段目の回路１０５の差分増幅回路１１４のゲインエラーが入出力特性に影響を与えるが、１段目の回路１０３が上位４ビットのデジタル信号Ｄ９〜Ｄ６を出力するため、１段目の回路１０３の差分増幅回路１１４のゲインエラーが入出力特性に最も大きく影響を与える。
【００３２】
したがって、１段目の差分増幅回路１１４のゲインエラーによる段差エラーを補正することによりアナログ−デジタル変換回路１０１の入出力特性における段差エラーを改善することができる。
【００３３】
補正前のアナログ−デジタル変換回路１０１のデジタル出力値Ｄｏｕｔとゲインエラーの傾きｅｒｒから入出力特性におけるゲインエラー成分を導き出すことができ、このゲインエラー成分を次に示すようにデジタル領域の演算により補正することにより段差エラーを低減することができる。
【００３４】
次に、誤差信号ｅｒｒ（Ｄ）に基づいて誤差を補正する回路について説明する。
【００３５】
図１７は図１２の出力回路１０８の構成の一例を示すブロック図である。
図１７に示すように、出力回路１０８は、乗算器５０１およびデジタルキャリブレーション演算部５０２を含む。デジタルキャリブレーション演算部５０２は、１０ビットの加算器により構成される。
【００３６】
出力回路１０８には、図１２の１段目〜４段目の回路１０３〜１０６から出力されるデジタル信号Ｄ９〜Ｄ０が入力される。ここで、１段目の差分増幅回路１１４のゲインエラーの影響を受けるデジタル信号Ｄ５，Ｄ４を用いて段差エラーを補正する。
【００３７】
デジタルキャリブレーション演算部５０２には１段目〜４段目の回路１０３〜１０６から出力されるデジタル信号Ｄ９〜Ｄ０が与えられ、デジタル信号Ｄ９〜Ｄ０のうち２段目の回路１０４から出力されるデジタル信号Ｄ５，Ｄ４が乗算器５０１に与えられる。
【００３８】
また、１段目の差分増幅回路１１４のゲインエラーの傾きｅｒｒに相当するデジタル値を表す誤差信号ｅｒｒ（Ｄ）が乗算器５０１に与えられる。この誤差信号ｅｒｒ（Ｄ）は予め決定されている。乗算器５０１は、誤差信号ｅｒｒ（Ｄ）とデジタル信号Ｄ５，Ｄ４とを乗算し、その乗算結果を補正値としてデジタルキャリブレーション演算部５０２に与える。デジタルキャリブレーション演算回路５０２は、デジタル信号Ｄ９〜Ｄ０に補正値を加算してデジタル出力値Ｄｏｕｔとして出力する。
【００３９】
図１８は図１７の出力回路１０８における段差エラーの補正の一例を示す図である。図１８において、アナログ−デジタル変換回路１０１の理想的な入出力特性を実線Ｔｒで示し、差分増幅回路１１４のゲインエラーがある場合の入出力特性を破線Ｅｒで示し、補正後の入出力特性を実線Ｔａで示す。
【００４０】
図１８の例では、入出力特性における段差エラーの最大値が４ＬＳＢとなっている。この場合、誤差信号ｅｒｒ（Ｄ）を１ＬＳＢに設定する。デジタル信号Ｄ５，Ｄ４の値が“０，０”の場合には補正値は“００”（＝０）となり、デジタル信号Ｄ５，Ｄ４の値が“０，１”の場合には補正値は“０１”（＝１）となり、デジタル信号Ｄ５，Ｄ４の値が“１，０”の場合には補正値は“１０”（＝２）となり、デジタル信号Ｄ５，Ｄ４の値が“１，１”の場合には補正値は“１１”（＝３）となる。この補正値を１０ビットのデジタル信号Ｄ９〜Ｄ０の値に加算することにより、理想的な入出力特性に対する補正後の入出力特性の誤差の最大値が１ＬＳＢに低減される。
【００４１】
図１９は図１７の出力回路１０８における段差エラーの補正の他の例を示す図である。図１９において、アナログ−デジタル変換回路１０１の理想的な入出力特性を実線Ｔｒで示し、差分増幅回路１１４のゲインエラーがある場合の入出力特性を破線Ｅｒで示し、補正後の入出力特性を実線Ｔａで示す。
【００４２】
図１９の例では、入出力特性における段差エラーの最大値が２ＬＳＢとなっている。この場合、誤差信号ｅｒｒ（Ｄ）を１ＬＳＢに設定する。デジタル信号Ｄ５，Ｄ４の値が“０，０”の場合には補正値は“００”（＝０）となり、デジタル信号Ｄ５，Ｄ４の値が“０，１”の場合には補正値は“０１”（＝１）となり、デジタル信号Ｄ５，Ｄ４の値が“１，０”の場合には補正値は“１０”（＝２）となり、デジタル信号Ｄ５，Ｄ４の値が“１，１”の場合には補正値は“１１”（＝３）となる。この補正値を１０ビットのデジタル信号Ｄ９〜Ｄ０の値に加算することにより、理想的な入出力特性に対する補正後の入出力特性の誤差の最大値が１．５ＬＳＢに低減される。
【００４３】
このようにして、差分増幅回路１１４のゲインエラーによるアナログ−デジタル変換回路１０１の入出力特性の段差エラーを低減することができる。
【００４４】
【特許文献１】
特開平１１−０８８１７２号公報
【００４５】
【発明が解決しようとする課題】
しかしながら、従来のアナログ−デジタル変換回路１０１における出力回路１０８は、乗算器５０１を含むため、回路規模が大きくなる。
【００４６】
また、乗算器５０１を用いて補正値を算出しているため、補正値が０×ｅｒｒ（Ｄ）、１×ｅｒｒ（Ｄ）、２×ｅｒｒ（Ｄ）および３×ｅｒｒ（Ｄ）の組み合わせに限定される。上記のように、誤差信号ｅｒｒ（Ｄ）を最小の１ＬＳＢに設定した場合、補正値は０ＬＳＢ、１ＬＳＢ、２ＬＳＢおよび３ＬＳＢの組み合わせに限定される。したがって、差分増幅回路１１４のゲインエラーによるアナログ−デジタル変換回路１０１の入出力特性の段差エラーを十分に低減することは困難である。
【００４７】
本発明の目的は、回路規模を増大させることなく、差分増幅回路のゲインエラーによる入出力特性の段差エラーを十分に低減可能な多段パイプライン構成のアナログ−デジタル変換回路を提供することである。
【００４８】
本発明の他の目的は、回路規模を増大させることなく、アナログ−デジタル変換の誤差を十分に低減可能なアナログ−デジタル回路を提供することである。
【００４９】
【課題を解決するための手段および発明の効果】
（第１の発明）
第１の発明に係るアナログ−デジタル変換回路は、アナログ入力信号をデジタル信号に変換して出力するアナログ−デジタル変換器と、アナログ−デジタル変換器から出力される任意のデジタル信号の値ごとに予め補正値群が設定され、アナログ−デジタル変換器から出力されるデジタル信号に基づいて対応する補正値を出力する補正値出力回路と、補正値出力回路から出力された補正値に基づいてデジタル信号を演算補正する補正回路とを備えたものである。
【００５０】
第１の発明に係るアナログ−デジタル変換回路においては、アナログ−デジタル変換器から出力される任意のデジタル信号の値ごとに予め補正値群が設定される。アナログ−デジタル変換器によりアナログ入力信号がデジタル信号に変換されて出力され、アナログ−デジタル変換器から出力されるデジタル信号に基づいて対応する補正値が補正値出力回路により出力され、補正値出力回路から出力された補正値に基づいて補正回路によりデジタル信号が演算補正される。
【００５１】
この場合、予め設定された補正値群から出力されるデジタル信号に対応する補正値が出力され、出力された補正値に基づいてデジタル信号が演算補正されるため、乗算器を用いる必要がなく回路規模を小さくすることができる。さらに、予め補正値を設定することができるので、アナログ−デジタル変換の誤差を少なくすることができる。
【００５２】
（第２の発明）
第２の発明に係るアナログ−デジタル変換回路は、複数段の回路からなる多段パイプライン構成を有し、アナログ入力信号をデジタル出力値に変換するアナログ−デジタル変換回路であって、最終段を除く各段の回路が、入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器と、アナログ−デジタル変換器から出力されるデジタル信号をアナログ信号に変換するデジタル−アナログ変換器と、入力されたアナログ信号とデジタル−アナログ変換器から出力されるアナログ信号との差分を増幅する差分増幅回路とを含み、複数段の回路内のアナログ−デジタル変換器から出力されるデジタル信号がデジタル出力値を構成し、複数段のうち少なくとも一段の回路内の差分増幅回路のゲイン誤差によるデジタル出力値の誤差を補正するための補正値が、後段の回路内のアナログ−デジタル変換器から出力されるデジタル信号の値ごとに予め設定され、後段の回路内のアナログ−デジタル変換器から出力されるデジタル信号に基づいて対応する補正値を出力する補正値出力回路と、補正値出力回路から出力された補正値に基づいてデジタル出力値を補正する補正回路とを備えたものである。
【００５３】
第２の発明に係るアナログ−デジタル変換回路においては、最終段を除く各段の回路で入力されたアナログ信号がデジタル信号にアナログ−デジタル変換器により変換され、アナログ−デジタル変換器から出力されるデジタル信号がデジタル−アナログ変換器によりアナログ信号に変換され、入力されたアナログ信号とデジタル−アナログ変換器から出力されるアナログ信号との差分が差分増幅回路により増幅される。デジタル出力値は、複数段の回路内のアナログ−デジタル変換器から出力されるデジタル信号により構成される。
【００５４】
一方、複数段のうち少なくとも一段の回路内の差分増幅回路のゲイン誤差によるデジタル出力値の誤差を補正するための補正値が、後段の回路内のアナログ−デジタル変換器から出力されるデジタル信号の値ごとに補正値出力回路に予め設定され、後段の回路内のアナログ−デジタル変換器から出力されるデジタル信号に基づいて対応する補正値が出力される。補正値出力回路から出力された補正値に基づいて補正回路によりデジタル出力値が補正される。
【００５５】
この場合、デジタル信号の値ごとに予め設定された補正値から出力されるデジタル信号に対応する補正値が選択されてデジタル出力値が補正されるため、乗算器を用いる必要がなく回路規模を小さくすることができる。さらに、乗算器では算出できない補正値も任意に設定することができるので、ゲイン誤差によるデジタル出力値の誤差を十分に低減させることができる。
【００５６】
（第３の発明）
第３の発明に係るアナログ−デジタル変換回路は、第２の発明に係るアナログ−デジタル変換回路の構成において、補正値出力回路は、後段の回路内のアナログ−デジタル変換器から出力されるデジタル信号の値ごとに予め補正値を記憶する記憶回路と、後段の回路内のアナログ−デジタル変換器から出力されるデジタル信号に基づいて記憶回路に記憶された補正値から該当する補正値を選択して出力する選択回路とを含むものである。
【００５７】
この場合、後段の回路内のアナログ−デジタル変換器から出力されるデジタル信号の値ごとに予め補正値が記憶回路に記憶され、後段の回路内のアナログ−デジタル変換器から出力されるデジタル信号に基づいて記憶回路に記憶された補正値から該当する補正値が選択回路により選択される。したがって、任意の補正値を記憶回路に記憶させることができるので、ゲイン誤差によるデジタル出力値の誤差を十分に低減させることができる。
【００５８】
（第４の発明）
第４の発明に係るアナログ−デジタル変換回路は、第３の発明に係るアナログ−デジタル変換回路の構成において、記憶回路は、後段の回路内のアナログ−デジタル変換器から出力されるデジタル信号の値ごとに設定された補正値を複数組記憶し、選択回路は、所定の制御信号および後段の回路内のアナログ−デジタル変換器から出力されるデジタル信号に基づいて、記憶回路に記憶される複数組の補正値から該当する補正値を選択して出力するものである。
【００５９】
この場合、後段の回路内のアナログ−デジタル変換器から出力されるデジタル信号に基づいて補正値が複数組記憶された記憶回路に記憶された複数組の補正値から該当する補正値が選択回路により選択される。したがって、複数組の補正値から最適な補正値を選択することができる。
【００６０】
（第５の発明）
第５の発明に係るアナログ−デジタル変換回路は、第４の発明に係るアナログ−デジタル変換回路の構成において、一段の回路内の差分増幅回路のゲイン誤差によるデジタル出力値の誤差を検出する誤差検出手段と、誤差検出手段により検出された誤差に基づいて制御信号を発生する制御信号発生手段とをさらに備えたものである。
【００６１】
この場合、誤差検出手段により一段の回路内の差分増幅回路のゲイン誤差によるデジタル出力値の誤差が検出され、誤差検出手段により検出された誤差に基づいて制御信号が制御信号発生手段により発生される。それにより、デジタル出力値の誤差が変動した場合でも、精度よくデジタル出力値の誤差を低減することができる。
【００６２】
（第６の発明）
第６の発明に係るアナログ−デジタル変換回路は、第４の発明に係るアナログ−デジタル変換回路の構成において、一段の回路内の差分増幅回路のゲイン誤差によるデジタル出力値の誤差に基づいて予め設定された制御信号を保持する制御信号保持手段をさらに備えたものである。
【００６３】
この場合、予め設定された制御信号が制御信号保持手段により保持されるので、アナログ−デジタル変換ごとに制御信号を出力する必要がない。したがって、回路規模を増大させることなくデジタル出力値の誤差を低減することができる。
【００６４】
（第７の発明）
第７の発明に係るアナログ−デジタル変換回路は、第２〜第６のいずれかの発明に係るアナログ−デジタル変換回路の構成において、一段の回路は初段の回路であるものである。
【００６５】
この場合、初段の回路内の差分増幅回路のゲイン誤差がデジタル出力値に最も大きな影響を与えるので、初段の回路内の差分増幅回路のゲインエラーによるデジタル出力値の誤差を補正することにより、最も有効にデジタル出力値の誤差を低減することができる。
【００６６】
【発明の実施の形態】
以下、本発明の実施の形態について図を用いて説明する。図１は本発明の一実施の形態に係る多段パイプライン構成を有するアナログ−デジタル変換回路の構成を示すブロック図である。
【００６７】
図１のアナログ−デジタル変換回路は、１０ビット４段パイプライン構成を有する。
【００６８】
図１において、アナログ−デジタル変換回路１は、１段目の回路３、２段目の回路４、３段目の回路５、４段目の回路６、複数のラッチ回路７および出力回路８から構成されている。
【００６９】
１段目（初段）の回路３は、サブＡ／Ｄ（アナログ−デジタル）コンバータ９、サブＤ／Ａ（デジタル−アナログ）コンバータ１０、演算増幅器１１および減算回路１２を備える。
【００７０】
同様に、２段目および３段目の回路４，５は、サブＡ／Ｄコンバータ９、サブＤ／Ａコンバータ１０、演算増幅器１１および減算回路１２を備える。以下、減算回路１２および演算増幅器１１が差分増幅回路１４を構成する。
【００７１】
１段目の回路３、２段目の回路４および３段目の回路５内の演算増幅器１１の利得は４である。４段目（最終段）の回路６は、サブＡ／Ｄコンバータ９のみを備える。
【００７２】
１段目の回路３は４ビット構成、２〜４段目の回路４〜６はそれぞれ２ビット構成である。１〜３段目の回路３〜５において、サブＡ／Ｄコンバータ９のビット数（ビット構成）およびサブＤ／Ａコンバータ１０のビット数（ビット構成）は同じに設定されている。ただし、１段目以外のサブＡ／Ｄコンバータ９には、ほぼ１ビット程度の冗長ビットが用意されているが、ここでは、その記載を省略している。
【００７３】
次に、図１のアナログ−デジタル変換回路１の動作を説明する。
まず、アナログ入力信号Ｖｉｎは、１段目の回路３へ転送される。１段目の回路３において、サブＡ／Ｄコンバータ９は、アナログ入力信号Ｖｉｎに対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果である上位４ビットのデジタル信号Ｄ９，Ｄ８，Ｄ７，Ｄ６は、サブＤ／Ａコンバータ１０へ転送されるとともに、４つのラッチ回路７を介して出力回路８へ転送される。サブＤ／Ａコンバータ１０は、サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果である上位４ビットのデジタル信号をアナログ信号に変換する。
【００７４】
一方、減算回路１２は、アナログ入力信号ＶｉｎからサブＤ／Ａコンバータ１０のＤ／Ａ変換結果を減算する。演算増幅器１１は、減算回路１２の出力を増幅する。演算増幅器１１の出力は、２段目の回路４へ転送される。
【００７５】
２段目の回路４においては、サブＡ／Ｄコンバータ９が、１段目の回路３の演算増幅器１１の出力に対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果は、サブＤ／Ａコンバータ１０へ転送されるとともに、３つのラッチ回路７を介して出力回路８へ転送される。これにより、２段目の回路４から中上位２ビットのデジタル信号Ｄ５，Ｄ４が得られる。
【００７６】
一方、２段目の回路４の減算回路１２は、１段目の回路３の演算増幅器１１の出力からサブＤ／Ａコンバータ１０のＤ／Ａ変換結果を減算する。２段目の回路４の演算増幅器１１は、減算回路１２の出力を増幅する。演算増幅器１１の出力は、３段目の回路５へ転送される。
【００７７】
３段目の回路５においては、２段目の回路４と同様の動作が行われる。それにより、３段目の回路５から中下位２ビットのデジタル信号Ｄ３，Ｄ２が得られる。
【００７８】
４段目の回路６においては、３段目の回路５の演算増幅器１１の出力に対してサブＡ／Ｄコンバータ９がＡ／Ｄ変換を行い、下位２ビットのデジタル信号Ｄ１，Ｄ０が得られる。
【００７９】
１段目〜４段目の回路３〜６のデジタル信号Ｄ９〜Ｄ０は、各ラッチ回路７を経て同時に出力回路８に到達する。すなわち、各ラッチ回路７は各回路３〜６のデジタル信号Ｄ９〜Ｄ０の出力の同期をとるために設けられている。
【００８０】
出力回路８は、デジタル信号Ｄ９〜Ｄ０に後述する段差エラーの補正を行った後、アナログ入力信号Ｖｉｎに対応する１０ビットのデジタル出力値Ｄｏｕｔを出力する。
【００８１】
次に、図２は図１の出力回路８の構成の一例を示すブロック図である。
図２に示すように、出力回路８は、冗長補正回路８０１、補正値ＲＯＭ（リードオンリメモリ：Read Only Memory）８０２、補正値選択回路８０３およびデジタルキャリブレーション演算部８０４から構成される。デジタルキャリブレーション演算部８０４は、１０ビットの加算器により構成される。補正値選択回路８０３はデコーダからなる。
【００８２】
出力回路８の冗長補正回路８０１には、図１の１段目〜４段目の回路３〜６から出力されるデジタル信号Ｄ９〜Ｄ０が入力される。冗長補正回路８０１は、デジタル信号Ｄ９〜Ｄ０に対し冗長補正を行い、冗長補正後のデジタル信号Ｄ９〜Ｄ０を出力する。なお、説明を簡単にするために、冗長ビットを省略している。
【００８３】
上記のように、１段目の差分増幅回路１４のゲインエラーによる段差エラーが最も大きく、２段目および３段目の差分増幅回路１４のゲインエラーによる段差エラーは小さいため、本実施の形態では、１段目の差分増幅回路１４のゲインエラーの影響を受けるデジタル信号Ｄ５，Ｄ４を用いて段差エラーを補正する。
【００８４】
デジタルキャリブレーション演算部８０４には冗長補正回路８０１から出力されるデジタル信号Ｄ９〜Ｄ０が与えられ、デジタル信号Ｄ９〜Ｄ０のうち２段目の回路４から出力されるデジタル信号Ｄ５，Ｄ４が補正値選択回路８０３に与えられる。
【００８５】
また、後述するデジタルキャリブレーション制御信号（以下、ＤＣ制御信号と呼ぶ）ＩＮ１，ＩＮ２が補正値選択回路８０３に与えられる。このＤＣ制御信号ＩＮ１，ＩＮ２は１段目の差分増幅回路１４のゲインエラーに応じて決定され、外部から与えられる。
【００８６】
補正値ＲＯＭ８０２には、予めデジタル信号Ｄ５，Ｄ４の値に応じた補正値が補正値テーブルとして複数組記憶されている。補正値選択回路８０３は、ＤＣ制御信号ＩＮ１，ＩＮ２およびデジタル信号Ｄ５，Ｄ４に基づいて補正値ＲＯＭ８０２の補正値テーブルから１つの補正値ＡＭを読み出してデジタルキャリブレーション演算部８０４に与える。デジタルキャリブレーション演算部８０４は、デジタル信号Ｄ９〜Ｄ０に補正値ＡＭを加算してデジタル出力値Ｄｏｕｔとして出力する。
【００８７】
図３は図２の補正値ＲＯＭ８０２に記憶された補正値テーブルの一例を示す図である。
【００８８】
図３に示すように、補正値ＲＯＭ８０２に記憶された補正値テーブルＴＢＬには、デジタル信号Ｄ５，Ｄ４およびＤＣ制御信号ＩＮ１，ＩＮ２に応じて複数組の補正値が格納されている。すなわち、デジタル信号Ｄ５，Ｄ４の値に応じた４つ補正値がＤＣ制御信号ＩＮ１，ＩＮ２の値に応じて４組格納されている。
【００８９】
図３の例では、ＤＣ制御信号ＩＮ１，ＩＮ２の値“０，０”には、デジタル信号Ｄ５，Ｄ４の値“０，０”、“０，１”、“１，０”および“１，１”にそれぞれ対応する補正値“００”（＝０）、“００”（＝０）、“００”（＝０）および“００”（＝０）の組が割り当てられている。
【００９０】
また、ＤＣ制御信号ＩＮ１，ＩＮ２の値“０，１”には、デジタル信号Ｄ５，Ｄ４の値“０，０”、“０，１”、“１，０”および“１，１”にそれぞれ対応する補正値“００”（＝０）、“００”（＝０）、“０１”（＝１）および“０１”（＝１）の組が割り当てられている。
【００９１】
さらに、ＤＣ制御信号ＩＮ１，ＩＮ２の値“１，０”には、デジタル信号Ｄ５，Ｄ４の値“０，０”、“０，１”、“１，０”および“１，１”にそれぞれ対応する補正値“００”（＝０）、“０１”（＝１）、“０１”（＝１）および“１０”（＝２）の組が割り当てられている。
【００９２】
また、ＤＣ制御信号ＩＮ１，ＩＮ２の値“１，１”には、デジタル信号Ｄ５，Ｄ４の値“０，０”、“０，１”、“１，０”および“１，１”にそれぞれ対応する補正値“００”（＝０）、“０１”（＝１）、“１０”（＝２）および“１１”（＝３）の組が割り当てられている。
【００９３】
図２の補正値選択回路１０３は、例えば、ＤＣ制御信号ＩＮ１，ＩＮ２が“１，０”であり、かつデジタル信号Ｄ５，Ｄ４が“０，０”の場合、補正値ＲＯＭ８０２の補正値テーブルＴＢＬから補正値“００”（＝０）を選択してデジタルキャリブレーション演算部８０４に与える。
【００９４】
また、補正値選択回路１０３は、ＤＣ制御信号ＩＮ１，ＩＮ２が“１，０”であり、かつデジタル信号Ｄ５，Ｄ４が“０，１”の場合、補正値ＲＯＭ８０２の補正値テーブルＴＢＬから補正値“０１”（＝１）を選択してデジタルキャリブレーション演算部８０４に与える。
【００９５】
さらに、補正値選択回路１０３は、ＤＣ制御信号ＩＮ１，ＩＮ２が“１，０”であり、かつデジタル信号Ｄ５，Ｄ４が“１，０”の場合、補正値ＲＯＭ８０２の補正値テーブルＴＢＬから補正値“０１”（＝１）を選択してデジタルキャリブレーション演算部８０４に与える。
【００９６】
また、補正値選択回路１０３は、ＤＣ制御信号ＩＮ１，ＩＮ２が“１，０”であり、かつデジタル信号Ｄ５，Ｄ４が“１，１”の場合、補正値ＲＯＭ８０２の補正値テーブルＴＢＬから補正値“１０”（＝２）を選択してデジタルキャリブレーション演算部８０４に与える。
【００９７】
上記のことから、本実施の形態のアナログ−デジタル変換回路１では、任意の補正値の組み合わせを設定することが可能となる。
【００９８】
次に、図４は図１のアナログ−デジタル変換回路１の入出力特性を示す図である。図１の横軸はアナログ入力信号Ｖｉｎを示し、縦軸はデジタル出力値Ｄｏｕｔを示す。
【００９９】
図４の一点鎖線Ｔｒはアナログ−デジタル変換回路１の理想的な入出力特性を示し、実線Ｅｒはアナログ−デジタル変換回路１の差分増幅回路１４がゲインエラーを有する場合の入出力特性を示す。
【０１００】
理想的には、一点鎖線Ｔｒで示されるようにデジタル出力値Ｄｏｕｔがアナログ入力信号Ｖｉｎに対して一定の比例関係を有することが望ましい。しかし、差分増幅回路１４がゲインエラーを有する場合、アナログ−デジタル変換回路１の入出力特性には、実線Ｅｒで示されるように段差エラーが現れる。
【０１０１】
図５は図１の出力回路８における段差エラーの補正の一例を示す図である。図５は図４の入出力特性の一部の拡大図である。図５において、アナログ−デジタル変換回路１の理想的な入出力特性を実線Ｔｒで示し、差分増幅回路１４のゲインエラーがある場合の入出力特性を破線Ｅｒで示し、補正後の入出力特性を実線Ｔａで示す。
【０１０２】
図５の例では、入出力特性における段差エラーの最大値が２ＬＳＢとなっている。図５（ａ）の場合、ＤＣ制御信号ＩＮ１，ＩＮ２を“０，１”に設定する。それにより、デジタル信号Ｄ５，Ｄ４の値が“０，０”の場合には補正値は“００”（＝０）となり、デジタル信号Ｄ５，Ｄ４の値が“０，１”の場合には補正値は“００”（＝０）となり、デジタル信号Ｄ５，Ｄ４の値が“１，０”の場合には補正値は“０１”（＝１）となり、デジタル信号Ｄ５，Ｄ４の値が“１，１”の場合には補正値は“０１”（＝１）となる。この補正値を１０ビットのデジタル信号Ｄ９〜Ｄ０の値に加算することにより、理想的な入出力特性に対する補正後の入出力特性の誤差の最大値は約１．０ＬＳＢに低減される。
【０１０３】
このようにして、差分増幅回路１４のゲインエラーによるアナログ−デジタル変換回路１の入出力特性の段差エラーを十分に低減することができる。
【０１０４】
図５（ｂ）の場合、ＤＣ制御信号ＩＮ１，ＩＮ２を“１，０”に設定する。それにより、デジタル信号Ｄ５，Ｄ４の値が“０，０”の場合には補正値は“００”（＝０）となり、デジタル信号Ｄ５，Ｄ４の値が“０，１”の場合には補正値は“０１”（＝１）となり、デジタル信号Ｄ５，Ｄ４の値が“１，０”の場合には補正値は“０１”（＝１）となり、デジタル信号Ｄ５，Ｄ４の値が“１，１”の場合には補正値は“１０”（＝２）となる。この補正値を１０ビットのデジタル信号Ｄ９〜Ｄ０の値に加算することにより、理想的な入出力特性に対する補正後の入出力特性の誤差の最大値は約１．０ＬＳＢ以下に低減される。
【０１０５】
このようにして、差分増幅回路１４のゲインエラーによるアナログ−デジタル変換回路１の入出力特性の段差エラーを十分に低減することができる。
【０１０６】
図６は図２の補正値ＲＯＭ８０２に記憶された補正値テーブルの他の例を示す図である。
【０１０７】
図６の例では、ＤＣ制御信号ＩＮ１，ＩＮ２の値“１，１”には、デジタル信号Ｄ５，Ｄ４の値“０，０”、“０，１”、“１，０”および“１，１”にそれぞれ対応する補正値“０００”（＝０）、“０１０”（＝２）、“０１１”（＝３）および“１００”（＝４）の組が割り当てられている。
【０１０８】
図７は図１の出力回路８における段差エラーの補正の他の例を示す図である。図７は図４の入出力特性の一部の拡大図である。図７において、アナログ−デジタル変換回路１の理想的な入出力特性を実線Ｔｒで示し、差分増幅回路１４のゲインエラーがある場合の入出力特性を破線Ｅｒで示し、補正後の入出力特性を実線Ｔａで示す。本例の補正では、図６の補正テーブルＴＢＬを用いるものとする。
【０１０９】
図７の例では、入出力特性における段差エラーの最大値が４ＬＳＢとなっている。この場合、ＤＣ制御信号ＩＮ１，ＩＮ２を“１，０”に設定する。それにより、デジタル信号Ｄ５，Ｄ４の値が“０，０”の場合には補正値は“０００”（＝０）となり、デジタル信号Ｄ５，Ｄ４の値が“０，１”の場合には補正値は“０１０”（＝２）となり、デジタル信号Ｄ５，Ｄ４の値が“１，０”の場合には補正値は“０１１”（＝３）となり、デジタル信号Ｄ５，Ｄ４の値が“１，１”の場合には補正値は“１００”（＝４）となる。この補正値を１０ビットのデジタル信号Ｄ９〜Ｄ０の値に加算することにより、理想的な入出力特性に対する補正後の入出力特性の誤差の最大値は１．０ＬＳＢ以下に低減される。
【０１１０】
このようにして、差分増幅回路１４のゲインエラーによるアナログ−デジタル変換回路１の入出力特性の段差エラーを十分に低減することができる。
【０１１１】
本実施の形態のアナログ−デジタル変換回路１の出力回路８では、乗算器を用いることなく差分増幅回路１４のゲインエラーによる段差エラーを十分に低減することができるので、回路規模が増大しない。
【０１１２】
また、従来の乗算器による補正では実現できなかった補正値の組を設定することができるので、差分増幅回路１４のゲインエラーによる段差エラーを十分に低減することができる。
【０１１３】
なお、本実施の形態においては、１段目の回路３内の差分増幅回路１４のゲインエラーによる段差エラーを補正する場合の例を説明したが、これに限らず、他の段の回路内の差分増幅回路１４のゲインエラーによる段差エラーを補正するように構成してもよい。
【０１１４】
また、本実施の形態においては、補正値ＲＯＭ８０２に予め複数組の補正値を補正値テーブルとして記憶し、ＤＣ制御信号ＩＮ１，ＩＮ２およびデジタル信号Ｄ５，Ｄ４に基づいて補正値ＲＯＭ８０２の補正値テーブルから１つの補正値ＡＭを読み出しているが、これに限定されず、ＤＣ制御信号ＩＮ１，ＩＮ２およびデジタル信号Ｄ５，Ｄ４に基づいて予めＤＣ制御信号ＩＮ１，ＩＮ２の値およびデジタル信号Ｄ５，Ｄ４の値の組み合わせに対して任意に割り当てられた補正値を論理回路により論理的に生成してもよい。
【０１１５】
図８は図１のアナログ−デジタル変換回路１を含むシステムの構成の一例を示すブロック図である。
【０１１６】
図８のシステムは、図１のアナログ−デジタル変換回路１、デジタル−アナログ変換回路３００およびＣＰＵ５００を含む。ＣＰＵ５００は、デジタル信号Ｄｉｎをデジタル−アナログ変換回路３００に与える。デジタル−アナログ変換回路３００は、デジタル信号Ｄｉｎをアナログ−デジタル変換し、アナログ入力信号Ｖｉｎをアナログ−デジタル変換回路１に与える。アナログ−デジタル変換回路１は、アナログ入力信号Ｖｉｎをデジタル出力値Ｄｏｕｔに変換し、ＣＰＵ５００に与える。
【０１１７】
ＣＰＵ５００は、出力したデジタル信号Ｄｉｎおよび入力されるデジタル出力値Ｄｏｕｔを比較し、比較結果に基づいてＤＣ制御信号ＩＮ１，ＩＮ２を生成し、アナログ−デジタル変換回路１の出力回路８の補正値選択回路８０３に与える。これにより、アナログ−デジタル変換回路１の入出力特性が変動した場合でも、リアルタイムに最適な補正値の組を選択して段差エラーを正確に補正することができる。
【０１１８】
図９は図１の出力回路８の構成の他の例を示すブロック図である。
図９の出力回路８は、フラッシュメモリ８０５をさらに備える。フラッシュメモリ８０５は、予めＤＣ制御信号ＩＮ１，ＩＮ２を記憶している。フラッシュメモリ８０５から読み出されたＤＣ制御信号ＩＮ１，ＩＮ２が補正値選択回路８０３に与えられる。図９の出力回路８の他の部分の構成は、図２の出力回路８の構成と同様である。
【０１１９】
図１０は図１の出力回路８の構成のさらに他の例を示すブロック図である。
図１０の出力回路８は、多結晶シリコン等からなる複数のヒューズにより構成されるヒューズ回路８０６をさらに備える。ヒューズ回路８０６には、予めＤＣ制御信号ＩＮ１，ＩＮ２が設定されている。ヒューズ回路８０６から出力されたＤＣ制御信号ＩＮ１，ＩＮ２が補正値選択回路８０３に与えられる。図１０の出力回路８の他の部分の構成は、図２の出力回路８の構成と同様である。
【０１２０】
図１１は図９または図１０の出力回路８を有するアナログ−デジタル変換回路１を含むシステムの構成の一例を示すブロック図である。図１１のシステムは、工場での調整時に使用される。
【０１２１】
図１１のシステムは、図９または図１０の出力回路８を有するアナログ−デジタル変換回路１、デジタル−アナログ変換回路３００、ＣＰＵ５００およびレーザ装置６００を含む。
【０１２２】
ＣＰＵ５００は、デジタル信号Ｄｉｎをデジタル−アナログ変換回路３００に与える。デジタル−アナログ変換回路３００は、デジタル信号Ｄｉｎをアナログ−デジタル変換し、アナログ入力信号Ｖｉｎをアナログ−デジタル変換回路１に与える。アナログ−デジタル変換回路１は、アナログ入力信号Ｖｉｎをデジタル出力値Ｄｏｕｔに変換し、ＣＰＵ５００に与える。
【０１２３】
ＣＰＵ５００は、出力したデジタル信号Ｄｉｎおよび入力されるデジタル出力値Ｄｏｕｔを比較し、比較結果に基づいてレーザ装置６００を制御し、アナログ−デジタル変換回路１の図９の出力回路８のフラッシュメモリ８０５にＤＣ制御信号ＩＮ１，ＩＮ２を記憶させ、または図１０のヒューズ回路８０６のヒューズを溶断することによりＤＣ制御信号ＩＮ１，ＩＮ２を設定する。
【０１２４】
出荷時には、デジタル−アナログ変換回路３００、ＣＰＵ５００およびレーザ装置６００がアナログ−デジタル変換回路１から切り離される。
【０１２５】
それにより、工場での調整時に、最適な補正値の組を選択して段差エラーを正確に補正することができる。
【０１２６】
なお、本実施の形態では、本発明を多段パイプライン構成を有するアナログ−デジタル変換回路に適用する場合について説明したが、これに限定されず、本発明は、２ステップフラッシュ方式またはその他のアナログ−デジタル変換回路にも適用可能である。
【０１２７】
本実施の形態においては、サブＡ／Ｄコンバータ９がアナログ−デジタル変換器に相当し、サブＤ／Ａコンバータ１０がデジタル−アナログ変換器に相当し、補正値ＲＯＭ８０２および補正値選択回路８０３が補正値出力回路に相当し、補正値ＲＯＭ８０２が記憶回路に相当し、補正値選択回路８０３が選択回路に相当し、デジタルキャリブレーション演算部８０４が補正回路に相当し、ＣＰＵ５００が制御信号発生手段および誤差検出手段に相当し、フラッシュメモリ８０５およびヒューズ回路８０６が制御信号保持手段に相当する。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る多段パイプライン構成を有するアナログ−デジタル変換回路の構成を示すブロック図
【図２】図１の出力回路の構成の一例を示すブロック図
【図３】図２の補正値ＲＯＭに記憶された補正値テーブルの一例を示す図
【図４】図１のアナログ−デジタル変換回路の入出力特性を示す図
【図５】図１の出力回路における段差エラーの補正の一例を示す図
【図６】図２の補正値ＲＯＭに記憶された補正値テーブルの他の例を示す図
【図７】図１の出力回路における段差エラーの補正の他の例を示す図
【図８】図１のアナログ−デジタル変換回路を含むシステムの構成の一例を示すブロック図
【図９】図１の出力回路の構成の他の例を示すブロック図
【図１０】図１の出力回路の構成のさらに他の例を示すブロック図
【図１１】図９または図１０の出力回路８を有するアナログ−デジタル変換回路を含むシステムの構成の一例を示すブロック図
【図１２】従来の多段パイプライン構成を有するアナログ−デジタル変換回路の構成を示すブロック図
【図１３】図１２の差分増幅回路の一例を示す回路図
【図１４】図１３の差分増幅回路の動作を説明するための図
【図１５】図１２のアナログ−デジタル変換回路の入出力特性を示す図
【図１６】図１５の入出力特性のα部の拡大図
【図１７】図１２の出力回路の構成の一例を示すブロック図
【図１８】図１７の出力回路における段差エラーの補正の一例を示す図
【図１９】図１７の出力回路における段差エラーの補正の他の例を示す図
【符号の説明】
１アナログ−デジタル変換回路
３００デジタル−アナログ変換回路
５００ＣＰＵ
６００レーザ装置
３１段目の回路
４２段目の回路
５３段目の回路
６４段目の回路
７複数のラッチ回路
８出力回路
９サブＡ／Ｄ（アナログ−デジタル）コンバータ
１０サブＤ／Ａ（デジタル−アナログ）コンバータ
１１演算増幅器
１２減算回路
１４差分増幅回路
８０１冗長補正回路
８０２補正値ＲＯＭ
８０３補正値選択回路
８０４デジタルキャリブレーション演算部
８０５フラッシュメモリ
８０６ヒューズ回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an analog-digital conversion circuit that converts an analog signal into a digital signal.
[0002]
[Prior art]
In recent years, with the advance of digital processing technology of video signals, the demand for analog-digital conversion circuits (A / D converters) for video signal processing is increasing. Since an analog-digital conversion circuit for video signal processing requires a high-speed conversion operation, a two-step flash (two-step parallel) method has been widely used.
[0003]
However, with the increase in the number of conversion bits, sufficient conversion accuracy cannot be obtained with the two-step flash method, and therefore an analog-digital conversion circuit having a multistage pipeline (step flash) configuration has been developed.
[0004]
FIG. 12 is a block diagram showing a configuration of an analog-digital conversion circuit having a conventional multistage pipeline configuration. The analog-digital conversion circuit of FIG. 12 has a 10-bit four-stage pipeline configuration.
[0005]
In FIG. 12, an analog-digital conversion circuit 101 includes a first stage circuit 103, a second stage circuit 104, a third stage circuit 105, a fourth stage circuit 106, a plurality of latch circuits 107, and an output circuit 108. It is configured.
[0006]
The first-stage (first-stage) to third-stage circuits 103 to 105 include a sub A / D converter 109, a sub D / A (digital-analog) converter 110, a subtraction circuit 112, and an operational amplifier 111. The circuit 106 at the fourth stage (final stage) includes only the sub A / D converter 109. Hereinafter, the subtraction circuit 112 and the operational amplifier 111 constitute a differential amplifier circuit 114.
[0007]
The first stage circuit 103 has a 4-bit configuration, and the second to fourth stage circuits 104 to 106 each have a 2-bit configuration. In the circuits 103 to 105 in the first to third stages, the number of bits (bit configuration) of the sub A / D converter 109 and the number of bits (bit configuration) of the sub D / A converter 110 are set to be the same.
[0008]
Next, the operation of the analog-digital conversion circuit 101 will be described. Hereinafter, analog-digital conversion is abbreviated as A / D conversion.
[0009]
First, the analog input signal Vin is transferred to the first stage circuit 103. In the first-stage circuit 103, the sub A / D converter 109 performs A / D conversion on the analog input signal Vin. The upper 4-bit digital signals D9, D8, D7, and D6, which are the A / D conversion results of the sub A / D converter 109, are transferred to the sub D / A converter 110 and output through the four latch circuits 107. It is transferred to the circuit 108.
[0010]
The subtraction circuit 112 subtracts the D / A conversion result of the sub D / A converter 110 from the analog input signal Vin. The operational amplifier 111 amplifies the output of the subtraction circuit 112. The output of the operational amplifier 111 is transferred to the second stage circuit 104.
[0011]
In the second-stage circuit 104, the same operation as that of the first-stage circuit 103 is performed on the output of the operational amplifier 111 of the first-stage circuit 103. In the third-stage circuit 105, the same operation as the first-stage circuit 103 is performed on the output of the operational amplifier 111 of the second-stage circuit 104. Then, the middle and upper 2-bit digital signals D5 and D4 are obtained from the second-stage circuit 104, and the middle and lower-order 2-bit digital signals D3 and D2 are obtained from the third-stage circuit 105.
[0012]
In the fourth-stage circuit 106, the sub A / D converter 109 performs A / D conversion on the output of the operational amplifier 111 of the third-stage circuit 105, and low-order 2-bit digital signals D1 and D0 are obtained. It is done.
[0013]
The digital signals D9 to D0 of the first to fourth stage circuits 103 to 106 reach the output circuit 108 simultaneously through the respective latch circuits 107. That is, each latch circuit 107 is provided to synchronize the output of the digital signals D9 to D0 of the circuits 103 to 106.
[0014]
The output circuit 108 outputs a 10-bit digital output value Dout of the analog input signal Vin.
[0015]
As described above, in the analog-digital conversion circuit 101, in each of the circuits 103 to 105, the analog input signal Vin or the output of the operational amplifier 111 of the preceding

circuits

103 and 104, and the digital of the circuits 103 to 105 of that stage. The difference from the output D / A conversion result is amplified by the operational amplifier 111.
[0016]
Therefore, even if the number of conversion bits increases and the LSB (Least Significant Bit) decreases, the resolution of each comparator constituting the sub A / D converter 109 can be substantially improved, and sufficient conversion accuracy is achieved. Can be obtained.
[0017]
Next, FIG. 13 is a circuit diagram showing an example of the differential amplifier circuit 114 of FIG. FIG. 14 is a diagram for explaining the operation of the differential amplifier circuit 114 of FIG.
[0018]
In FIG. 13, the inverting input terminal of the operational amplifier 111 is connected to the node nb, and the non-inverting input terminal is grounded. The output terminal of the operational amplifier 111 is connected to the node no and connected to the inverting input terminal via the capacitor 102. The switch SW1 is connected between the inverting input terminal and the non-inverting input terminal of the operational amplifier 111, and the capacitor 103 is connected between the node nb and the node na. The node na is connected to the node n1 through the switch SW2, and is connected to the node n2 through the switch SW3.
[0019]
Voltage V at node n1 ₁ Is input, and the voltage V is applied to the node n2. ₂ And the voltage V from the node no _O Is output.
[0020]
Here, the operation of the differential amplifier circuit 114 of FIG. 13 will be described with reference to FIG. The capacitance value of the capacitor 102 is C, the capacitance value of the capacitor 103 is KC, and the ground potential is V _G And K is a constant.
[0021]
First, as shown in FIG. 14, the switches SW1 and SW2 are turned on, and the switch SW3 is turned off. As a result, the voltage at the node na becomes V ₁ It becomes. Further, the voltage of the node no becomes 0. At this time, the charge Qa of the node nb is as follows.
[0022]
Qa = (V _G -V ₁ ) KC (1)
Next, as shown in FIG. 14, after the switch SW1 is turned off, the switch SW2 is turned off and the switch SW3 is turned on. As a result, the voltage at the node na becomes V ₂ It becomes. The voltage at node no is V _O It becomes. At this time, since the node nb is virtually grounded, the charge Qb of the node nb is expressed by the following equation.
[0023]
Qb = (V _G -V ₂ ) KC + (V _G -V _O ) C (2)
Since node nb does not have a path through which charges escape, Qa = Qb according to the law of conservation of charge. Therefore, the following equation is established.
[0024]
(V _G -V ₁ ) KC = (V _G -V ₂ ) KC + (V _G -V _O ) C (3)
From the above formula, voltage V of node no _O Is as follows.
[0025]
V _O = V _G + (V ₁ -V ₂ ) K ... (4)
In this way, the voltage V ₁ To voltage V ₂ Is subtracted and the subtraction value is amplified K times.
[0026]
However, this is the operation of the differential amplifier circuit 114 in the ideal state. In reality, an error may occur in the capacitance ratio accuracy due to the variation in the manufacturing process of the differential amplifier circuit 114. When the capacitance value of the capacitor 103 is (K−err) C, the voltage Vo at the node no in the equation (4) is expressed by the following equation.
[0027]

The third term on the right side of Equation (5) represents the gain error of the differential amplifier circuit 114 that occurs due to the specific accuracy error of the capacitance. err is the slope of the gain error.
[0028]
Next, FIG. 15 is a diagram showing input / output characteristics of the analog-digital conversion circuit 101 of FIG. FIG. 16 is an enlarged view of the α portion of the input / output characteristics of FIG. 15 and 16, the horizontal axis indicates the analog input signal Vin, and the vertical axis indicates the digital output value Dout.
[0029]
The dashed-dotted line Tr in FIG. 15 indicates ideal input / output characteristics of the analog-digital conversion circuit 101, and the solid line Er indicates input / output characteristics when the differential amplifier circuit 114 of the analog-digital conversion circuit 101 has a gain error.
[0030]
Ideally, it is desirable that the digital output value Dout has a certain proportional relationship with the analog input signal Vin as indicated by a one-dot chain line Tr. However, when the differential amplifier circuit 114 has a gain error, nonlinearity errors (hereinafter referred to as step errors) appear in the input / output characteristics of the analog-digital conversion circuit 101 as indicated by the solid line Er.
[0031]
In the analog-digital conversion circuit 101 shown in FIG. 12, the gain error of the differential amplifier circuit 114 of the first stage circuit 103, the gain error of the differential amplifier circuit 114 of the second stage circuit 104, and the difference of the third stage circuit 105. The gain error of the amplifier circuit 114 affects the input / output characteristics, but the gain of the differential amplifier circuit 114 of the first stage circuit 103 because the first stage circuit 103 outputs the upper 4 bits of the digital signals D9 to D6. Errors have the greatest impact on input / output characteristics.
[0032]
Therefore, the step error in the input / output characteristics of the analog-digital conversion circuit 101 can be improved by correcting the step error due to the gain error of the first-stage differential amplifier circuit 114.
[0033]
A gain error component in the input / output characteristics can be derived from the digital output value Dout of the analog-digital conversion circuit 101 before correction and the slope err of the gain error, and the gain error component is corrected by calculation in the digital domain as shown below. By doing so, the step error can be reduced.
[0034]
Next, a circuit for correcting an error based on the error signal err (D) will be described.
[0035]
FIG. 17 is a block diagram showing an example of the configuration of the output circuit 108 of FIG.
As shown in FIG. 17, the output circuit 108 includes a multiplier 501 and a digital calibration calculation unit 502. The digital calibration calculation unit 502 includes a 10-bit adder.
[0036]
Digital signals D9 to D0 output from the first to fourth stage circuits 103 to 106 in FIG. 12 are input to the output circuit 108. Here, the step error is corrected using the digital signals D5 and D4 affected by the gain error of the first-stage differential amplifier circuit 114.
[0037]
The digital calibration operation unit 502 is supplied with digital signals D9 to D0 output from the first to fourth stage circuits 103 to 106, and is output from the second stage circuit 104 among the digital signals D9 to D0. Digital signals D5 and D4 are supplied to a multiplier 501.
[0038]
An error signal err (D) representing a digital value corresponding to the gain error slope err of the first-stage differential amplifier circuit 114 is supplied to the multiplier 501. This error signal err (D) is determined in advance. The multiplier 501 multiplies the error signal err (D) and the digital signals D5 and D4, and gives the multiplication result to the digital calibration calculation unit 502 as a correction value. The digital calibration arithmetic circuit 502 adds a correction value to the digital signals D9 to D0 and outputs the result as a digital output value Dout.
[0039]
FIG. 18 is a diagram showing an example of the step error correction in the output circuit 108 of FIG. In FIG. 18, the ideal input / output characteristic of the analog-digital conversion circuit 101 is indicated by a solid line Tr, the input / output characteristic when there is a gain error of the differential amplifier circuit 114 is indicated by a broken line Er, and the corrected input / output characteristic is shown. Indicated by a solid line Ta.
[0040]
In the example of FIG. 18, the maximum value of the step error in the input / output characteristics is 4LSB. In this case, the error signal err (D) is set to 1LSB. When the values of the digital signals D5 and D4 are “0, 0”, the correction value is “00” (= 0). When the values of the digital signals D5 and D4 are “0, 1”, the correction value is “0”. 01 ”(= 1), and when the values of the digital signals D5 and D4 are“ 1, 0 ”, the correction value is“ 10 ”(= 2), and the values of the digital signals D5 and D4 are“ 1, 1 ”. In this case, the correction value is “11” (= 3). By adding this correction value to the values of the 10-bit digital signals D9 to D0, the maximum value of the error in the corrected input / output characteristic with respect to the ideal input / output characteristic is reduced to 1LSB.
[0041]
FIG. 19 is a diagram showing another example of the step error correction in the output circuit 108 of FIG. In FIG. 19, the ideal input / output characteristic of the analog-digital conversion circuit 101 is indicated by a solid line Tr, the input / output characteristic when there is a gain error of the differential amplifier circuit 114 is indicated by a broken line Er, and the corrected input / output characteristic is shown. Indicated by a solid line Ta.
[0042]
In the example of FIG. 19, the maximum value of the step error in the input / output characteristics is 2LSB. In this case, the error signal err (D) is set to 1LSB. When the values of the digital signals D5 and D4 are “0, 0”, the correction value is “00” (= 0). When the values of the digital signals D5 and D4 are “0, 1”, the correction value is “0”. 01 ”(= 1), and when the values of the digital signals D5 and D4 are“ 1, 0 ”, the correction value is“ 10 ”(= 2), and the values of the digital signals D5 and D4 are“ 1, 1 ”. In this case, the correction value is “11” (= 3). By adding this correction value to the values of the 10-bit digital signals D9 to D0, the maximum value of the error in the corrected input / output characteristic with respect to the ideal input / output characteristic is reduced to 1.5LSB.
[0043]
In this manner, the step error in the input / output characteristics of the analog-digital conversion circuit 101 due to the gain error of the differential amplifier circuit 114 can be reduced.
[0044]
[Patent Document 1]
Japanese Patent Laid-Open No. 11-088172
[0045]
[Problems to be solved by the invention]
However, since the output circuit 108 in the conventional analog-digital conversion circuit 101 includes the multiplier 501, the circuit scale increases.
[0046]
Since the correction value is calculated using the multiplier 501, the correction value is a combination of 0 × err (D), 1 × err (D), 2 × err (D), and 3 × err (D). Limited. As described above, when the error signal err (D) is set to the minimum 1 LSB, the correction value is limited to a combination of 0 LSB, 1 LSB, 2 LSB, and 3 LSB. Therefore, it is difficult to sufficiently reduce the step error in the input / output characteristics of the analog-digital conversion circuit 101 due to the gain error of the differential amplifier circuit 114.
[0047]
An object of the present invention is to provide an analog-digital conversion circuit having a multi-stage pipeline configuration that can sufficiently reduce a step error of input / output characteristics due to a gain error of a differential amplifier circuit without increasing the circuit scale.
[0048]
Another object of the present invention is to provide an analog-digital circuit capable of sufficiently reducing the error of analog-digital conversion without increasing the circuit scale.
[0049]
[Means for Solving the Problems and Effects of the Invention]
(First invention)
An analog-digital conversion circuit according to a first aspect of the present invention is provided in advance for each value of an analog-digital converter that converts an analog input signal into a digital signal and outputs the digital signal and an arbitrary digital signal output from the analog-digital converter. A correction value group is set, a correction value output circuit that outputs a corresponding correction value based on the digital signal output from the analog-digital converter, and a digital signal based on the correction value output from the correction value output circuit And a correction circuit for calculating and correcting.
[0050]
In the analog-digital conversion circuit according to the first invention, a correction value group is set in advance for each value of an arbitrary digital signal output from the analog-digital converter. An analog input signal is converted into a digital signal by the analog-digital converter and output, and a corresponding correction value is output by the correction value output circuit based on the digital signal output from the analog-digital converter. The digital signal is arithmetically corrected by the correction circuit based on the correction value output from.
[0051]
In this case, a correction value corresponding to a digital signal output from a preset correction value group is output, and the digital signal is arithmetically corrected based on the output correction value. Therefore, there is no need to use a multiplier. The scale can be reduced. Furthermore, since a correction value can be set in advance, an error in analog-digital conversion can be reduced.
[0052]
(Second invention)
An analog-digital conversion circuit according to a second aspect of the present invention is an analog-digital conversion circuit which has a multi-stage pipeline structure composed of a plurality of stages of circuits and converts an analog input signal into a digital output value, excluding the final stage. Each stage circuit receives an analog-to-digital converter that converts an input analog signal into a digital signal, and a digital-to-analog converter that converts a digital signal output from the analog-to-digital converter into an analog signal. A differential amplifier circuit that amplifies the difference between the analog signal output from the analog signal and the analog signal output from the digital-analog converter, and the digital signal output from the analog-digital converter in the multi-stage circuit has a digital output value. The error of the digital output value due to the gain error of the differential amplifier circuit in at least one of the multiple stages A correction value for correction is set in advance for each value of the digital signal output from the analog-digital converter in the subsequent circuit, and is based on the digital signal output from the analog-digital converter in the subsequent circuit. A correction value output circuit for outputting a corresponding correction value, and a correction circuit for correcting the digital output value based on the correction value output from the correction value output circuit.
[0053]
In the analog-digital conversion circuit according to the second aspect of the invention, the analog signal input in each stage circuit except the final stage is converted into a digital signal by the analog-digital converter and output from the analog-digital converter. The digital signal is converted into an analog signal by the digital-analog converter, and the difference between the input analog signal and the analog signal output from the digital-analog converter is amplified by the differential amplifier circuit. The digital output value is constituted by a digital signal output from an analog-digital converter in a plurality of stages of circuits.
[0054]
On the other hand, the correction value for correcting the error of the digital output value due to the gain error of the differential amplifier circuit in at least one stage of the plurality of stages is the digital signal output from the analog-digital converter in the subsequent stage circuit. Each value is preset in the correction value output circuit, and a corresponding correction value is output based on the digital signal output from the analog-digital converter in the subsequent circuit. The digital output value is corrected by the correction circuit based on the correction value output from the correction value output circuit.
[0055]
In this case, since the digital output value is corrected by selecting the correction value corresponding to the digital signal output from the preset correction value for each value of the digital signal, it is not necessary to use a multiplier and the circuit scale is reduced. can do. Furthermore, since a correction value that cannot be calculated by the multiplier can be set arbitrarily, the error of the digital output value due to the gain error can be sufficiently reduced.
[0056]
(Third invention)
The analog-to-digital conversion circuit according to the third invention is the analog-to-digital conversion circuit according to the second invention, and the correction value output circuit is a digital signal output from an analog-to-digital converter in the subsequent circuit. A memory circuit that stores a correction value in advance for each value, and a corresponding correction value is selected from correction values stored in the memory circuit based on a digital signal output from an analog-digital converter in a subsequent circuit. And a selection circuit for outputting.
[0057]
In this case, a correction value is stored in advance in the storage circuit for each value of the digital signal output from the analog-digital converter in the subsequent circuit, and is converted into a digital signal output from the analog-digital converter in the subsequent circuit. Based on the correction value stored in the storage circuit, the corresponding correction value is selected by the selection circuit. Therefore, since an arbitrary correction value can be stored in the storage circuit, the error of the digital output value due to the gain error can be sufficiently reduced.
[0058]
(Fourth invention)
An analog-digital conversion circuit according to a fourth aspect of the invention is the analog-digital conversion circuit according to the third aspect of the invention, wherein the memory circuit is a value of a digital signal output from the analog-digital converter in the subsequent circuit. A plurality of sets of correction values set for each are stored, and the selection circuit stores a plurality of sets stored in the storage circuit based on a predetermined control signal and a digital signal output from the analog-digital converter in the subsequent circuit. The corresponding correction value is selected from the correction values and output.
[0059]
In this case, the selection circuit selects the corresponding correction value from the plurality of correction values stored in the storage circuit in which a plurality of correction values are stored based on the digital signal output from the analog-digital converter in the subsequent circuit. Selected. Therefore, an optimal correction value can be selected from a plurality of sets of correction values.
[0060]
(Fifth invention)
An analog-digital conversion circuit according to a fifth aspect of the invention is an error detection for detecting an error of a digital output value due to a gain error of a differential amplifier circuit in a single stage in the configuration of the analog-digital conversion circuit according to the fourth aspect of the invention. And a control signal generating means for generating a control signal based on the error detected by the error detecting means.
[0061]
In this case, the error detection means detects an error in the digital output value due to the gain error of the differential amplifier circuit in the one-stage circuit, and a control signal is generated by the control signal generation means based on the error detected by the error detection means. . Thereby, even when the error of the digital output value fluctuates, the error of the digital output value can be accurately reduced.
[0062]
(Sixth invention)
An analog-to-digital conversion circuit according to a sixth aspect of the invention is preset in the configuration of the analog-to-digital conversion circuit according to the fourth aspect of the invention based on an error of a digital output value due to a gain error of a differential amplifier circuit in a single stage circuit. The apparatus further includes control signal holding means for holding the control signal.
[0063]
In this case, since a preset control signal is held by the control signal holding means, it is not necessary to output a control signal for each analog-digital conversion. Therefore, the error of the digital output value can be reduced without increasing the circuit scale.
[0064]
(Seventh invention)
An analog-digital conversion circuit according to a seventh aspect of the invention is the analog-digital conversion circuit according to any one of the second to sixth aspects of the invention, wherein one stage circuit is the first stage circuit.
[0065]
In this case, since the gain error of the differential amplifier circuit in the first stage circuit has the largest influence on the digital output value, by correcting the error of the digital output value due to the gain error of the differential amplifier circuit in the first stage circuit, The error of the digital output value can be effectively reduced.
[0066]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a configuration of an analog-digital conversion circuit having a multistage pipeline configuration according to an embodiment of the present invention.
[0067]
The analog-digital conversion circuit of FIG. 1 has a 10-bit four-stage pipeline configuration.
[0068]
In FIG. 1, an analog-digital conversion circuit 1 includes a first stage circuit 3, a second stage circuit 4, a third stage circuit 5, a fourth stage circuit 6, a plurality of latch circuits 7 and an output circuit 8. It is configured.
[0069]
The first-stage (first-stage) circuit 3 includes a sub-A / D (analog-digital) converter 9, a sub-D / A (digital-analog) converter 10, an operational amplifier 11, and a subtraction circuit 12.
[0070]
Similarly, the second-stage and third-stage circuits 4 and 5 include a sub A / D converter 9, a sub D / A converter 10, an operational amplifier 11, and a subtraction circuit 12. Hereinafter, the subtraction circuit 12 and the operational amplifier 11 constitute a differential amplifier circuit 14.
[0071]
The gain of the operational amplifier 11 in the first stage circuit 3, the second stage circuit 4, and the third stage circuit 5 is 4. The circuit 6 at the fourth stage (final stage) includes only the sub A / D converter 9.
[0072]
The first stage circuit 3 has a 4-bit configuration, and the second to fourth stage circuits 4 to 6 each have a 2-bit configuration. In the first to third stage circuits 3 to 5, the bit number (bit configuration) of the sub A / D converter 9 and the bit number (bit configuration) of the sub D / A converter 10 are set to be the same. However, in the sub A / D converters 9 other than the first stage, about 1 redundant bit is prepared, but the description thereof is omitted here.
[0073]
Next, the operation of the analog-digital conversion circuit 1 in FIG. 1 will be described.
First, the analog input signal Vin is transferred to the first-stage circuit 3. In the circuit 3 at the first stage, the sub A / D converter 9 performs A / D conversion on the analog input signal Vin. The upper 4-bit digital signals D9, D8, D7, and D6, which are the A / D conversion results of the sub A / D converter 9, are transferred to the sub D / A converter 10 and output through the four latch circuits 7. It is transferred to the circuit 8. The sub D / A converter 10 converts the upper 4 bits digital signal, which is the A / D conversion result of the sub A / D converter 9, into an analog signal.
[0074]
On the other hand, the subtraction circuit 12 subtracts the D / A conversion result of the sub D / A converter 10 from the analog input signal Vin. The operational amplifier 11 amplifies the output of the subtraction circuit 12. The output of the operational amplifier 11 is transferred to the circuit 4 at the second stage.
[0075]
In the second stage circuit 4, the sub A / D converter 9 performs A / D conversion on the output of the operational amplifier 11 of the first stage circuit 3. The A / D conversion result of the sub A / D converter 9 is transferred to the sub D / A converter 10 and transferred to the output circuit 8 via the three latch circuits 7. As a result, the middle-upper 2-bit digital signals D5 and D4 are obtained from the circuit 4 at the second stage.
[0076]
On the other hand, the subtraction circuit 12 of the second stage circuit 4 subtracts the D / A conversion result of the sub D / A converter 10 from the output of the operational amplifier 11 of the first stage circuit 3. The operational amplifier 11 of the second stage circuit 4 amplifies the output of the subtraction circuit 12. The output of the operational amplifier 11 is transferred to the circuit 5 at the third stage.
[0077]
The third stage circuit 5 performs the same operation as the second stage circuit 4. As a result, the low-order 2-bit digital signals D3 and D2 are obtained from the circuit 5 at the third stage.
[0078]
In the fourth-stage circuit 6, the sub A / D converter 9 performs A / D conversion on the output of the operational amplifier 11 of the third-stage circuit 5, and low-order 2-bit digital signals D1, D0 are obtained. .
[0079]
The digital signals D9 to D0 of the circuits 3 to 6 in the first to fourth stages reach the output circuit 8 simultaneously through the respective latch circuits 7. That is, each latch circuit 7 is provided to synchronize the output of the digital signals D9 to D0 of the circuits 3 to 6.
[0080]
The output circuit 8 corrects a step error, which will be described later, on the digital signals D9 to D0, and then outputs a 10-bit digital output value Dout corresponding to the analog input signal Vin.
[0081]
Next, FIG. 2 is a block diagram showing an example of the configuration of the output circuit 8 of FIG.
As shown in FIG. 2, the output circuit 8 includes a redundancy correction circuit 801, a correction value ROM (Read Only Memory) 802, a correction value selection circuit 803, and a digital calibration calculation unit 804. The digital calibration calculation unit 804 is configured by a 10-bit adder. The correction value selection circuit 803 includes a decoder.
[0082]
The redundancy correction circuit 801 of the output circuit 8 receives digital signals D9 to D0 output from the first to fourth circuits 3 to 6 in FIG. The redundancy correction circuit 801 performs redundancy correction on the digital signals D9 to D0 and outputs the digital signals D9 to D0 after redundancy correction. Note that redundant bits are omitted for simplicity of explanation.
[0083]
As described above, the step error due to the gain error of the first-stage differential amplifier circuit 14 is the largest, and the step error due to the gain error of the second-stage and third-stage differential amplifier circuits 14 is small. The step error is corrected using the digital signals D5 and D4 that are affected by the gain error of the first-stage differential amplifier circuit.
[0084]
The digital calibration operation unit 804 is supplied with digital signals D9 to D0 output from the redundancy correction circuit 801, and the digital signals D5 and D4 output from the second stage circuit 4 among the digital signals D9 to D0 are corrected values. This is supplied to the selection circuit 803.
[0085]
In addition, digital calibration control signals (hereinafter referred to as DC control signals) IN 1 and IN 2 described later are supplied to the correction value selection circuit 803. The DC control signals IN1 and IN2 are determined according to the gain error of the first-stage differential amplifier circuit 14, and are given from the outside.
[0086]
In the correction value ROM 802, a plurality of sets of correction values corresponding to the values of the digital signals D5 and D4 are stored in advance as a correction value table. The correction value selection circuit 803 reads one correction value AM from the correction value table of the correction value ROM 802 based on the DC control signals IN1 and IN2 and the digital signals D5 and D4, and supplies the correction value AM to the digital calibration calculation unit 804. The digital calibration calculation unit 804 adds the correction value AM to the digital signals D9 to D0 and outputs the result as a digital output value Dout.
[0087]
FIG. 3 is a diagram showing an example of a correction value table stored in the correction value ROM 802 of FIG.
[0088]
As shown in FIG. 3, the correction value table TBL stored in the correction value ROM 802 stores a plurality of sets of correction values according to the digital signals D5 and D4 and the DC control signals IN1 and IN2. That is, four sets of correction values corresponding to the values of the digital signals D5 and D4 are stored according to the values of the DC control signals IN1 and IN2.
[0089]
In the example of FIG. 3, the values “0, 0” of the DC control signals IN1, IN2 are the values “0, 0”, “0, 1”, “1, 0” and “1, 0” of the digital signals D5, D4. A set of correction values “00” (= 0), “00” (= 0), “00” (= 0) and “00” (= 0) respectively corresponding to 1 is assigned.
[0090]
Further, the values “0, 1” of the DC control signals IN1, IN2 are respectively set to the values “0, 0”, “0, 1”, “1, 0” and “1, 1” of the digital signals D5, D4. Corresponding correction values “00” (= 0), “00” (= 0), “01” (= 1) and “01” (= 1) are assigned.
[0091]
Further, the values “1, 0” of the DC control signals IN1, IN2 are respectively changed to the values “0, 0”, “0, 1”, “1, 0”, and “1, 1” of the digital signals D5, D4. Corresponding correction values “00” (= 0), “01” (= 1), “01” (= 1) and “10” (= 2) are assigned.
[0092]
Further, the values “1, 1” of the DC control signals IN1, IN2 are respectively set to the values “0, 0”, “0, 1”, “1, 0” and “1, 1” of the digital signals D5, D4. Corresponding correction values “00” (= 0), “01” (= 1), “10” (= 2) and “11” (= 3) are assigned.
[0093]
For example, when the DC control signals IN1 and IN2 are “1, 0” and the digital signals D5 and D4 are “0, 0”, the correction value selection circuit 103 in FIG. Then, the correction value “00” (= 0) is selected and supplied to the digital calibration calculation unit 804.
[0094]
Further, the correction value selection circuit 103 corrects the correction value from the correction value table TBL of the correction value ROM 802 when the DC control signals IN1 and IN2 are “1, 0” and the digital signals D5 and D4 are “0, 1”. “01” (= 1) is selected and supplied to the digital calibration calculation unit 804.
[0095]
Further, when the DC control signals IN1, IN2 are “1, 0” and the digital signals D5, D4 are “1, 0”, the correction value selection circuit 103 corrects the correction value from the correction value table TBL of the correction value ROM 802. “01” (= 1) is selected and supplied to the digital calibration calculation unit 804.
[0096]
Further, the correction value selection circuit 103 corrects the correction value from the correction value table TBL of the correction value ROM 802 when the DC control signals IN1 and IN2 are “1, 0” and the digital signals D5 and D4 are “1, 1”. “10” (= 2) is selected and supplied to the digital calibration calculation unit 804.
[0097]
From the above, in the analog-digital conversion circuit 1 of the present embodiment, it is possible to set an arbitrary combination of correction values.
[0098]
Next, FIG. 4 is a diagram showing input / output characteristics of the analog-digital conversion circuit 1 of FIG. In FIG. 1, the horizontal axis represents the analog input signal Vin, and the vertical axis represents the digital output value Dout.
[0099]
4 indicates ideal input / output characteristics of the analog-digital conversion circuit 1, and a solid line Er indicates input / output characteristics when the differential amplifier circuit 14 of the analog-digital conversion circuit 1 has a gain error.
[0100]
Ideally, it is desirable that the digital output value Dout has a certain proportional relationship with the analog input signal Vin as indicated by a one-dot chain line Tr. However, when the differential amplifier circuit 14 has a gain error, a step error appears in the input / output characteristics of the analog-digital conversion circuit 1 as indicated by the solid line Er.
[0101]
FIG. 5 is a diagram showing an example of correction of a step error in the output circuit 8 of FIG. FIG. 5 is an enlarged view of a part of the input / output characteristics of FIG. In FIG. 5, the ideal input / output characteristic of the analog-digital conversion circuit 1 is indicated by a solid line Tr, the input / output characteristic when there is a gain error of the differential amplifier circuit 14 is indicated by a broken line Er, and the corrected input / output characteristic is shown. Indicated by a solid line Ta.
[0102]
In the example of FIG. 5, the maximum value of the step error in the input / output characteristics is 2LSB. In the case of FIG. 5A, the DC control signals IN1 and IN2 are set to “0, 1”. Accordingly, when the values of the digital signals D5 and D4 are “0, 0”, the correction value is “00” (= 0), and when the values of the digital signals D5 and D4 are “0, 1”, the correction is performed. The value is “00” (= 0). When the values of the digital signals D5 and D4 are “1, 0”, the correction value is “01” (= 1), and the values of the digital signals D5 and D4 are “1”. , 1 ”, the correction value is“ 01 ”(= 1). By adding this correction value to the values of the 10-bit digital signals D9 to D0, the maximum value of the error in the corrected input / output characteristic with respect to the ideal input / output characteristic is reduced to about 1.0LSB.
[0103]
In this way, the step error in the input / output characteristics of the analog-digital conversion circuit 1 due to the gain error of the differential amplifier circuit 14 can be sufficiently reduced.
[0104]
In the case of FIG. 5B, the DC control signals IN1 and IN2 are set to “1, 0”. Accordingly, when the values of the digital signals D5 and D4 are “0, 0”, the correction value is “00” (= 0), and when the values of the digital signals D5 and D4 are “0, 1”, the correction is performed. The value is “01” (= 1). When the values of the digital signals D5 and D4 are “1, 0”, the correction value is “01” (= 1) and the values of the digital signals D5 and D4 are “1”. , 1 ”, the correction value is“ 10 ”(= 2). By adding this correction value to the values of the 10-bit digital signals D9 to D0, the maximum error in the corrected input / output characteristic with respect to the ideal input / output characteristic is reduced to about 1.0LSB or less.
[0105]
In this way, the step error in the input / output characteristics of the analog-digital conversion circuit 1 due to the gain error of the differential amplifier circuit 14 can be sufficiently reduced.
[0106]
FIG. 6 is a diagram showing another example of the correction value table stored in the correction value ROM 802 of FIG.
[0107]
In the example of FIG. 6, the values “1, 1” of the DC control signals IN1, IN2 include the values “0, 0”, “0, 1”, “1, 0” and “1, 0” of the digital signals D5, D4. A set of correction values “000” (= 0), “010” (= 2), “011” (= 3) and “100” (= 4) respectively corresponding to 1 is assigned.
[0108]
FIG. 7 is a diagram showing another example of the step error correction in the output circuit 8 of FIG. FIG. 7 is an enlarged view of a part of the input / output characteristics of FIG. In FIG. 7, the ideal input / output characteristic of the analog-digital conversion circuit 1 is indicated by a solid line Tr, the input / output characteristic when there is a gain error of the differential amplifier circuit 14 is indicated by a broken line Er, and the corrected input / output characteristic is shown. Indicated by a solid line Ta. In the correction of this example, the correction table TBL of FIG. 6 is used.
[0109]
In the example of FIG. 7, the maximum value of the step error in the input / output characteristics is 4LSB. In this case, the DC control signals IN1 and IN2 are set to “1, 0”. Accordingly, when the values of the digital signals D5 and D4 are “0, 0”, the correction value is “000” (= 0), and when the values of the digital signals D5 and D4 are “0, 1”, the correction is performed. The value is “010” (= 2). When the values of the digital signals D5 and D4 are “1, 0”, the correction value is “011” (= 3), and the values of the digital signals D5 and D4 are “1”. , 1 ”, the correction value is“ 100 ”(= 4). By adding this correction value to the values of the 10-bit digital signals D9 to D0, the maximum error in the corrected input / output characteristic with respect to the ideal input / output characteristic is reduced to 1.0LSB or less.
[0110]
In this way, the step error in the input / output characteristics of the analog-digital conversion circuit 1 due to the gain error of the differential amplifier circuit 14 can be sufficiently reduced.
[0111]
In the output circuit 8 of the analog-digital conversion circuit 1 of the present embodiment, the step error due to the gain error of the differential amplifier circuit 14 can be sufficiently reduced without using a multiplier, so the circuit scale does not increase.
[0112]
In addition, since a set of correction values that could not be realized by correction by a conventional multiplier can be set, a step error due to a gain error of the differential amplifier circuit 14 can be sufficiently reduced.
[0113]
In this embodiment, the example of correcting the step error due to the gain error of the differential amplifier circuit 14 in the first-stage circuit 3 has been described. The step error due to the gain error of the differential amplifier circuit 14 may be corrected.
[0114]
In this embodiment, a plurality of sets of correction values are stored in advance as correction value tables in the correction value ROM 802, and the correction value table of the correction value ROM 802 is based on the DC control signals IN1, IN2 and the digital signals D5, D4. Although one correction value AM is read out, the present invention is not limited to this, and based on the DC control signals IN1 and IN2 and the digital signals D5 and D4, the values of the DC control signals IN1 and IN2 and the values of the digital signals D5 and D4 in advance. Correction values arbitrarily assigned to the combinations may be logically generated by a logic circuit.
[0115]
FIG. 8 is a block diagram showing an example of a system configuration including the analog-digital conversion circuit 1 of FIG.
[0116]
The system of FIG. 8 includes the analog-digital conversion circuit 1, the digital-analog conversion circuit 300, and the CPU 500 of FIG. The CPU 500 gives the digital signal Din to the digital-analog conversion circuit 300. The digital-analog conversion circuit 300 performs analog-digital conversion on the digital signal Din and provides the analog input signal Vin to the analog-digital conversion circuit 1. The analog-digital conversion circuit 1 converts the analog input signal Vin into a digital output value Dout and gives it to the CPU 500.
[0117]
The CPU 500 compares the output digital signal Din and the input digital output value Dout, generates DC control signals IN1 and IN2 based on the comparison result, and a correction value selection circuit of the output circuit 8 of the analog-digital conversion circuit 1 To 803. Thereby, even when the input / output characteristics of the analog-digital conversion circuit 1 fluctuate, the step error can be accurately corrected by selecting the optimum correction value set in real time.
[0118]
FIG. 9 is a block diagram showing another example of the configuration of the output circuit 8 of FIG.
The output circuit 8 in FIG. 9 further includes a flash memory 805. The flash memory 805 stores DC control signals IN1 and IN2 in advance. The DC control signals IN1 and IN2 read from the flash memory 805 are given to the correction value selection circuit 803. The configuration of other parts of the output circuit 8 in FIG. 9 is the same as the configuration of the output circuit 8 in FIG.
[0119]
FIG. 10 is a block diagram showing still another example of the configuration of the output circuit 8 of FIG.
The output circuit 8 shown in FIG. 10 further includes a fuse circuit 806 composed of a plurality of fuses made of polycrystalline silicon or the like. In the fuse circuit 806, DC control signals IN1 and IN2 are set in advance. The DC control signals IN1 and IN2 output from the fuse circuit 806 are given to the correction value selection circuit 803. The configuration of other parts of the output circuit 8 in FIG. 10 is the same as the configuration of the output circuit 8 in FIG.
[0120]
FIG. 11 is a block diagram showing an example of the configuration of a system including the analog-digital conversion circuit 1 having the output circuit 8 of FIG. 9 or FIG. The system of FIG. 11 is used at the time of factory adjustment.
[0121]
The system of FIG. 11 includes an analog-digital conversion circuit 1, a digital-analog conversion circuit 300, a CPU 500, and a laser device 600 having the output circuit 8 of FIG. 9 or FIG.
[0122]
The CPU 500 gives the digital signal Din to the digital-analog conversion circuit 300. The digital-analog conversion circuit 300 performs analog-digital conversion on the digital signal Din and provides the analog input signal Vin to the analog-digital conversion circuit 1. The analog-digital conversion circuit 1 converts the analog input signal Vin into a digital output value Dout and gives it to the CPU 500.
[0123]
The CPU 500 compares the output digital signal Din and the input digital output value Dout, controls the laser device 600 based on the comparison result, and stores it in the flash memory 805 of the output circuit 8 of FIG. 9 of the analog-digital conversion circuit 1. The DC control signals IN1 and IN2 are set by storing the DC control signals IN1 and IN2 or by blowing the fuse of the fuse circuit 806 in FIG.
[0124]
At the time of shipment, the digital-analog conversion circuit 300, the CPU 500, and the laser device 600 are separated from the analog-digital conversion circuit 1.
[0125]
Thereby, at the time of adjustment at the factory, an optimum set of correction values can be selected to correct the step error accurately.
[0126]
In the present embodiment, the case where the present invention is applied to an analog-digital conversion circuit having a multi-stage pipeline structure has been described. However, the present invention is not limited to this, and the present invention is not limited to this. It can also be applied to digital conversion circuits.
[0127]
In the present embodiment, the sub A / D converter 9 corresponds to an analog-digital converter, the sub D / A converter 10 corresponds to a digital-analog converter, and the correction value ROM 802 and the correction value selection circuit 803 perform correction. The correction value ROM 802 corresponds to a storage circuit, the correction value selection circuit 803 corresponds to a selection circuit, the digital calibration calculation unit 804 corresponds to a correction circuit, and the CPU 500 controls the control signal generating means and the error. The flash memory 805 and the fuse circuit 806 correspond to the control signal holding unit.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an analog-digital conversion circuit having a multistage pipeline configuration according to an embodiment of the present invention.
FIG. 2 is a block diagram showing an example of the configuration of the output circuit of FIG.
3 is a diagram showing an example of a correction value table stored in the correction value ROM of FIG. 2;
4 is a diagram showing input / output characteristics of the analog-digital conversion circuit of FIG. 1;
FIG. 5 is a diagram illustrating an example of correction of a step error in the output circuit of FIG. 1;
6 is a view showing another example of the correction value table stored in the correction value ROM of FIG. 2;
7 is a diagram showing another example of correction of a step error in the output circuit of FIG.
8 is a block diagram showing an example of the configuration of a system including the analog-digital conversion circuit of FIG.
9 is a block diagram showing another example of the configuration of the output circuit of FIG.
10 is a block diagram showing still another example of the configuration of the output circuit of FIG.
11 is a block diagram showing an example of the configuration of a system including an analog-digital conversion circuit having the output circuit 8 of FIG. 9 or FIG.
FIG. 12 is a block diagram showing a configuration of an analog-digital conversion circuit having a conventional multistage pipeline configuration;
13 is a circuit diagram showing an example of the differential amplifier circuit of FIG. 12;
14 is a diagram for explaining the operation of the differential amplifier circuit of FIG. 13;
15 is a graph showing input / output characteristics of the analog-digital conversion circuit of FIG. 12;
16 is an enlarged view of the α portion of the input / output characteristics of FIG.
17 is a block diagram showing an example of the configuration of the output circuit of FIG.
18 is a diagram illustrating an example of a step error correction in the output circuit of FIG. 17;
FIG. 19 is a diagram illustrating another example of the step error correction in the output circuit of FIG. 17;
[Explanation of symbols]
1 Analog-digital conversion circuit
300 Digital-analog conversion circuit
500 CPU
600 Laser equipment
3 First stage circuit
4 Second stage circuit
5 Third stage circuit
6 Fourth stage circuit
7 Multiple latch circuits
8 Output circuit
9 Sub A / D (Analog-Digital) Converter
10 Sub D / A (digital-analog) converter
11 Operational amplifier
12 Subtraction circuit
14 Differential amplifier circuit
801 Redundancy correction circuit
802 Correction value ROM
803 Correction value selection circuit
804 Digital calibration calculator
805 flash memory
806 Fuse circuit

Claims

An analog-to-digital conversion circuit having a multi-stage pipeline configuration composed of a plurality of stages of circuits and converting an analog input signal into a digital output value,
Each stage circuit except the last stage
An analog-to-digital converter that converts an input analog signal into a digital signal;
A digital-analog converter for converting a digital signal output from the analog-digital converter into an analog signal;
A differential amplifier circuit that amplifies a difference between the input analog signal and the analog signal output from the digital-analog converter;
The digital signal output from the analog-digital converter in the plurality of stages of circuits constitutes the digital output value,
A correction value for correcting an error of the digital output value due to a gain error of the differential amplifier circuit in at least one of the plurality of stages is output from the analog-digital converter in the subsequent circuit. A correction value output circuit that is preset for each signal value and outputs a corresponding correction value based on a digital signal output from the analog-digital converter in the circuit at the subsequent stage;
A correction circuit for correcting the digital output value based on the correction value output from the correction value output circuit,
The correction value output circuit
A storage circuit that stores a correction value in advance for each value of the digital signal output from the analog-digital converter in the circuit in the subsequent stage;
A selection circuit that selects and outputs a corresponding correction value from correction values stored in the storage circuit based on a digital signal output from the analog-to-digital converter in the subsequent circuit;
The storage circuit stores a plurality of correction values set for each value of the digital signal output from the analog-digital converter in the circuit at the subsequent stage,
The selection circuit selects a corresponding correction value from a plurality of correction values stored in the storage circuit, based on a predetermined control signal and a digital signal output from the analog-digital converter in the subsequent circuit. An analog-to-digital conversion circuit characterized by selecting and outputting.

Error detection means for detecting an error of the digital output value due to a gain error of the differential amplifier circuit in the one-stage circuit;
Digital converter - analog according to claim 1, further comprising a control signal generating means for generating the control signal based on the detected error by the error detection means.

According to claim 1 further comprising a control signal holding means for holding the control signal set in advance based on the error of the digital output value by the gain error of the difference amplifier circuit in the circuit of the first stage Analog-digital conversion circuit.

Digital converter - analogue according to any one of claims 1 to 3 circuit of the one-stage, which is a circuit of the first stage.