JP2006109403A - Digital correction a/d converter - Google Patents

Digital correction a/d converter Download PDF

Info

Publication number
JP2006109403A
JP2006109403A JP2005174916A JP2005174916A JP2006109403A JP 2006109403 A JP2006109403 A JP 2006109403A JP 2005174916 A JP2005174916 A JP 2005174916A JP 2005174916 A JP2005174916 A JP 2005174916A JP 2006109403 A JP2006109403 A JP 2006109403A
Authority
JP
Japan
Prior art keywords
digital
analog
correction
stage
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2005174916A
Other languages
Japanese (ja)
Inventor
Mutsuo Daito
睦夫 大東
Kunihiko Iizuka
邦彦 飯塚
Hirofumi Matsui
裕文 松井
Masaya Ueda
雅哉 上田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2005174916A priority Critical patent/JP2006109403A/en
Publication of JP2006109403A publication Critical patent/JP2006109403A/en
Withdrawn legal-status Critical Current

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To provide a digital correction A/D converter without the need for selecting a gain of 2 for an amplifier circuit to obtain a correction value in each of stages for configuring the A/D converter. <P>SOLUTION: Each stage 1, 8 for configuring the A/D conversion includes: an analog input changeover switch 6, 13 for switching an analog input received by each stage and an external analog input: and a digital input changeover switch 7, 14 for switching a signal from a comparator 2, 9 and a signal from a digital correction circuit 15. A correction coefficient for correcting a digital output value outputted from the A/D conversion circuits 2, 9 of the stages 1, 8 is obtained by a digital signal from the digital correction circuit 15 by using the known external analog input signal and the digital signal from the digital correction circuit 15 and using the correction coefficient corrects a linearity error and an offset of the stages 1, 8 by each digital signal from the digital correction circuit 15. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、一般にデジタル回路を用いて補正を行うデジタル補正アナログ／デジタル変換器に関するものであり、より特定的には、直線性誤差に加えてオフセットによる誤差も補正することができるように改良されたデジタル補正アナログ／デジタル変換器に関する。   The present invention generally relates to a digital correction analog / digital converter that performs correction using a digital circuit, and more specifically, is improved so that an error due to an offset can be corrected in addition to a linearity error. The present invention relates to a digital correction analog / digital converter.

パイプライン型Ａ／Ｄ変換器は、小ビットのＡ／Ｄ変換ステージを複数段縦続接続させ、これらの各ステージをパイプライン動作することで、所定ビット数のデジタル信号を得る。このようなパイプライン型Ａ／Ｄ変換器を高性能化していくと、Ａ／Ｄ変換器を構成する素子の製造誤差などにより、性能が抑制されるという問題がある。Ａ／Ｄ変換器では、基本的に構成素子の大きさの比を用いる。従来は、製造誤差などの影響を減ずるために、構成素子を大きくして、必要とされる性能が得られるようにしている。   A pipeline type A / D converter has a plurality of stages of small-bit A / D conversion stages connected in cascade, and each of these stages performs a pipeline operation to obtain a digital signal having a predetermined number of bits. When such a pipeline type A / D converter is improved in performance, there is a problem that the performance is suppressed due to manufacturing errors of elements constituting the A / D converter. In the A / D converter, the ratio of the sizes of the constituent elements is basically used. Conventionally, in order to reduce the influence of manufacturing errors and the like, the constituent elements are enlarged to obtain the required performance.

しかし、構成素子を大きくすると、回路面積が大きくなると共に、消費電力が大きくなるという問題がある。この問題を解決するために、構成素子を小さくし、素子の製造誤差などにより生じた影響を、デジタル補正回路で補正することが提案されている（例えば、特許文献１、２参照）。   However, when the constituent elements are made larger, there are problems that the circuit area is increased and the power consumption is increased. In order to solve this problem, it has been proposed to reduce the size of the constituent elements and correct the influence caused by manufacturing errors of the elements with a digital correction circuit (see, for example, Patent Documents 1 and 2).

特許文献１では、パイプライン型Ａ／Ｄ変換器の各ステージで生ずる直線性誤差をデジタル補正回路で補正するパイプライン型Ａ／Ｄ変換器が提案されている。図７は、特許文献１に開示されているパイプライン型Ａ／Ｄ変換器の一部を表した図である。また、図８は、各Ａ／Ｄ変換ステージからのアナログ入出力を示す図である。   Patent Document 1 proposes a pipeline type A / D converter that corrects linearity errors generated at each stage of the pipeline type A / D converter by a digital correction circuit. FIG. 7 is a diagram showing a part of the pipeline type A / D converter disclosed in Patent Document 1. In FIG. FIG. 8 is a diagram showing analog input / output from each A / D conversion stage.

図７は、Ａ／Ｄ変換ステージ１１（３０）と、Ａ／Ｄ変換ステージ１２→１７（３２）とデジタル補正回路４０とからなる補正システム（５０）と、Ａ／Ｄ変換ステージ１０（５２）と、デジタル補正回路５４とから構成されている。まず、Ａ／Ｄ変換ステージ１１（３０）の補正値Ｓ１（１１）とＳ２（１１）とを、Ａ／Ｄ変換ステージ１２→１７（３２）から出力されるデジタル値を用いて求める。Ａ／Ｄ変換ステージ１１（３０）のアナログ入力を０にして、Ａ／Ｄ変換ステージ１１（３０）のデジタル入力を０または１にすると、図８のＳ１’、Ｓ２’の値が求まる。ここで、Ｓ１’、Ｓ２’は、アナログ入力が０からずれたときに求まる値である。Ｓ１’−Ｓ１＝Ｓ２’−Ｓ２という関係から、補正値Ｓ１’−Ｓ２’＝Ｓ１−Ｓ２が得られる。Ａ／Ｄ変換ステージ１０（５２）の補正値は、Ａ／Ｄ変換ステージ１１（３０）およびＡ／Ｄ変換ステージ１２→１７（３２）から出力されるデジタル値、Ａ／Ｄ変換ステージ１１（３０）の補正値Ｓ１（１１）とＳ２（１１）とを用いて求める。同様にして、Ａ／Ｄ変換ステージまでの各ステージの補正値を求めることができる。   FIG. 7 shows an A / D conversion stage 11 (30), a correction system (50) comprising an A / D conversion stage 12 → 17 (32) and a digital correction circuit 40, and an A / D conversion stage 10 (52). And a digital correction circuit 54. First, the correction values S1 (11) and S2 (11) of the A / D conversion stage 11 (30) are obtained using the digital values output from the A / D conversion stage 12 → 17 (32). When the analog input of the A / D conversion stage 11 (30) is set to 0 and the digital input of the A / D conversion stage 11 (30) is set to 0 or 1, the values of S1 'and S2' in FIG. 8 are obtained. Here, S1 'and S2' are values obtained when the analog input deviates from zero. The correction value S1'-S2 '= S1-S2 is obtained from the relationship S1'-S1 = S2'-S2. The correction value of the A / D conversion stage 10 (52) is a digital value output from the A / D conversion stage 11 (30) and the A / D conversion stage 12 → 17 (32), and the A / D conversion stage 11 (30 ) Correction values S1 (11) and S2 (11). Similarly, correction values for each stage up to the A / D conversion stage can be obtained.

Ａ／Ｄ変換ステージ１２→１７（３２）から出力されるデジタル値と、各ステージの補正値を、後のステージから順に用いて補正することで、Ａ／Ｄ変換器の入力に対応する補正されたデジタル値を算出することができる。   The digital value output from the A / D conversion stage 12 → 17 (32) and the correction value of each stage are used in order from the subsequent stage to correct the input corresponding to the input of the A / D converter. Digital values can be calculated.

また、特許文献２では特許文献１を１．５ビットに拡張した回路を提案している。図９は、特許文献２に開示されているパイプライン型Ａ／Ｄ変換器の一部を表した図である。パイプライン型Ａ／Ｄ変換器は、Ａ／Ｄ変換ステージ（１４−４、１４−５、３２）とエラーコレクション回路（４１）とメモリ（４２Ａ，４２Ｂ）とデジタル補正回路（４０Ａ，４０Ｂ）から構成されている。まず、ステージ４，５に（Ｖin、Ｄin）= 〔＋１／4Ｖref、１１〕、〔＋１／４Ｖref、１０〕、〔−１／４Ｖref、１０〕、(−１／４Ｖref、００) をそれぞれ順に入力することにより、補正値Ｓ１−Ｓ２、Ｓ３−Ｓ４を求めておく。信号変換時には、エラーコレクション回路からの出力に、ステージ４、５からのデジタル出力によって選択されたメモリ出力を用いてデジタル補正回路において補正を行うことで、入力に対応する補正されたデジタル値を算出する。 Patent Document 2 proposes a circuit in which Patent Document 1 is expanded to 1.5 bits. FIG. 9 is a diagram showing a part of the pipeline type A / D converter disclosed in Patent Document 2. In FIG. The pipeline type A / D converter includes an A / D conversion stage (14-4, 14-5, 32), an error correction circuit (41), a memory (42A, 42B), and a digital correction circuit (40A, 40B). It is configured. First, (V in , D in ) = [+ 1/4 V ref , 11], [+1/4 V ref , 10], [−1/4 V ref , 10], (−1/4 V ref , 00) are sequentially input to obtain correction values S1-S2 and S3-S4. At the time of signal conversion, the corrected digital value corresponding to the input is calculated by performing correction in the digital correction circuit using the memory output selected by the digital output from the stages 4 and 5 as the output from the error correction circuit. To do.

図１０は、補正の効果を表すアナログ入出力を示した図である。入力が−１／４Ｖref以下のときにはＥＲＲＯＲ１〔＝Ｓ３−Ｓ４〕をエラーコレクション回路出力から減算し、＋１／４Ｖref以上の時にはＥＲＲＯＲ２〔＝Ｓ１−Ｓ２〕をエラーコレクション回路出力に加算し、入力が−１／４Ｖrefと＋１／４Ｖrefの間のときはそのまま出力する。そうすることで、直線ＣＤのようにアナログ入力に対するデジタル出力を一次関数にすることができ、デジタルコードが重複するのを防ぐことができる。 FIG. 10 is a diagram showing analog input / output representing the effect of correction. When the input is -1 / 4V ref or less, ERROR1 [= S3-S4] is subtracted from the error correction circuit output. When the input is + 1 / 4V ref or more, ERROR2 [= S1-S2] is added to the error correction circuit output. Is output as it is when it is between -1 / 4V ref and + 1 / 4V ref . By doing so, the digital output corresponding to the analog input can be made a linear function like the straight line CD, and the digital code can be prevented from overlapping.

米国特許第５，４９９，０２７号US Pat. No. 5,499,027

米国特許第６，３６９，７４４号US Pat. No. 6,369,744

しかし、特許文献１に記載のＡ／Ｄ変換器では、Ａ／Ｄ変換ステージ１１（３０）以前のステージの補正値を求めるため、Ａ／Ｄ変換ステージ１２→１７（３２）の増幅回路のゲインを２としている。すなわち、Ａ／Ｄ変換ステージ１２→１７（３２）については構成素子を大きくするため、消費電力が大きくなるという問題がある。   However, in the A / D converter described in Patent Document 1, in order to obtain the correction value of the stage before the A / D conversion stage 11 (30), the gain of the amplification circuit of the A / D conversion stage 12 → 17 (32) Is set to 2. That is, the A / D conversion stage 12 → 17 (32) has a problem that the power consumption increases because the constituent elements are increased.

また、図８から、Ａ／Ｄ変換ステージ１１（３０）以前のステージにおいては、増幅回路のゲインが２を越えるまたはオフセットが大きいと、補正値を求める点が変換可能な範囲内にないので補正値を求めることができない。このため、Ａ／Ｄ変換ステージ１１（３０）以前のステージにおいては、増幅回路のゲインが２を越えないようにし、オフセットの影響を小さくするよう設計する必要がある。   Further, from FIG. 8, in the stage before the A / D conversion stage 11 (30), if the gain of the amplifier circuit exceeds 2 or the offset is large, the correction point is not within the convertible range. The value cannot be determined. Therefore, in the stage before the A / D conversion stage 11 (30), it is necessary to design the gain of the amplifier circuit so as not to exceed 2 and to reduce the influence of the offset.

逆に、特許文献２に記載のＡ／Ｄ変換器では、増幅回路のゲインが２を超えていないと補正ができない。これは、増幅回路のゲインが２よりも小さくなった場合、特許文献のステージ数では補正値の精度を保てないためである。   Conversely, the A / D converter described in Patent Document 2 cannot be corrected unless the gain of the amplifier circuit exceeds 2. This is because when the gain of the amplifier circuit is smaller than 2, the accuracy of the correction value cannot be maintained with the number of stages in the patent document.

また、ゲインエラーのみを補正するため、図３のようにそれぞれの変換直線にオフセットを持っているとき、これらのオフセットによるエラーを補正できないため、オフセットが許容範囲内に収まるように慎重に設計する必要がある。   Also, in order to correct only the gain error, when there is an offset in each conversion line as shown in FIG. 3, the error due to these offsets cannot be corrected, so design carefully so that the offset falls within the allowable range. There is a need.

すなわち、本発明は、上記問題に鑑みなされたものであり、その目的は、Ａ／Ｄ変換器を構成する各ステージにおいて、増幅回路のゲインが２以上でも２以下でも補正を行えるデジタル補正アナログ／デジタル変換器を提供することにある。   That is, the present invention has been made in view of the above problems, and an object of the present invention is to provide a digital correction analog / analogue capable of correcting whether the gain of the amplifier circuit is 2 or more and 2 or less in each stage constituting the A / D converter. It is to provide a digital converter.

また、他の目的は、Ａ／Ｄ変換器を構成する各ステージにおいて、オフセットによるエラーも補正することができるデジタル補正アナログ／デジタル変換器を提供することにある。   Another object of the present invention is to provide a digital correction analog / digital converter capable of correcting an error due to an offset in each stage constituting the A / D converter.

上記目的を達成するために、本発明のデジタル補正アナログ／デジタル変換器は、パイプライン構成された複数のアナログ／デジタル変換ステージと、デジタル補正回路とを含み構成されるデジタル補正アナログ／デジタル変換器であって、上記各アナログ／デジタル変換ステージは、各ステージに入力されたアナログ入力と、外部アナログ入力とを切り替えるアナログ入力切替スイッチと、比較器からの信号と、上記デジタル補正回路からの信号とを切り替えるデジタル入力切替スイッチとを備え、アナログ／デジタル変換ステージのアナログ／デジタル変換回路から出力されるデジタル出力値を補正する補正係数は、既知の外部アナログ入力信号と、上記デジタル補正回路からのデジタル信号とを用いて、上記デジタル補正回路からのデジタル信号ごとに得られ、デジタル補正回路からのデジタル信号ごとに、上記補正係数を用いて、アナログ／デジタル変換ステージの直線性誤差を補正するものである。   In order to achieve the above object, a digital correction analog / digital converter according to the present invention includes a plurality of pipelined analog / digital conversion stages and a digital correction circuit. Each analog / digital conversion stage includes an analog input selector switch for switching between an analog input input to each stage and an external analog input, a signal from a comparator, and a signal from the digital correction circuit. And a digital input changeover switch for changing the digital output value output from the analog / digital conversion circuit of the analog / digital conversion stage, the correction coefficient for correcting the digital output value from the known external analog input signal and the digital correction circuit Signal from the digital correction circuit. Obtained for each barrel signals, each digital signal from the digital correction circuit, using the above correction coefficients, it is to correct the linearity error of the analog / digital conversion stage.

この構成によれば、補正係数は、既知の外部アナログ入力信号と、上記デジタル補正回路からのデジタル信号とを用いて、上記デジタル補正回路からのデジタル信号ごとに得られる。また、デジタル補正回路からのデジタル信号ごとに、上記補正係数を用いて、アナログ／デジタル変換ステージの直線性誤差を補正する。この結果、素子の製造誤差などにより、素子の性能にばらつきがあっても、有効に誤差を補正することができる。   According to this configuration, a correction coefficient is obtained for each digital signal from the digital correction circuit using a known external analog input signal and a digital signal from the digital correction circuit. Further, for each digital signal from the digital correction circuit, the linearity error of the analog / digital conversion stage is corrected using the correction coefficient. As a result, even if there is a variation in device performance due to device manufacturing errors, the error can be corrected effectively.

この発明の好ましい実施態様によれば、上記補正は、直線性誤差に加えて、オフセットによる誤差も補正することができるように構成される。   According to a preferred embodiment of the present invention, the correction is configured so that an error due to an offset can be corrected in addition to a linearity error.

上記デジタル補正回路からのデジタル信号は、００、０１、１０あるいは１１の１．５ビットであればよい。   The digital signal from the digital correction circuit may be 00, 01, 10 or 11 1.5 bits.

上記／デジタル変換器は、補正係数の算出を要するアナログ／デジタル変換ステージにおける外部アナログ入力電圧がＶref／４で、デジタル補正回路からの信号が０１であるときの出力を以降のステージでＡ／Ｄ変換した値と、外部アナログ入力電圧がＶref／４で、デジタル補正回路からの信号が１０あるいは１１であるときの出力を以降のステージでＡ／Ｄ変換した値と、外部アナログ入力電圧が−Ｖref／４で、デジタル補正回路からの信号が００であるときの出力を以降のステージでＡ／Ｄ変換した値と、外部アナログ入力電圧が−Ｖref／４で、デジタル補正回路からの信号が０１であるときの出力を以降のステージでＡ／Ｄ変換した値と、外部アナログ入力電圧が０で、デジタル補正回路からの信号が０１であるときの出力を以降のステージでＡ／Ｄ変換した値と、のいずれかを組み合わせて算出された補正係数を用いて、上記デジタル補正を行えばよい。 The / digital converter outputs the output when the external analog input voltage at the analog / digital conversion stage that requires calculation of the correction coefficient is V ref / 4 and the signal from the digital correction circuit is 01 at the subsequent stage. The D-converted value and the output when the external analog input voltage is V ref / 4 and the signal from the digital correction circuit is 10 or 11 are A / D-converted in the subsequent stages, and the external analog input voltage is The output when the signal from the digital correction circuit is −V ref / 4 and A / D converted at the subsequent stage, and the external analog input voltage is −V ref / 4 and the output from the digital correction circuit The output when the signal is 01 is A / D converted at the subsequent stage, and the output when the external analog input voltage is 0 and the signal from the digital correction circuit is 01. Using the value obtained by A / D conversion stage, the correction coefficient calculated by combining either may be performed the digital correction.

上記デジタル補正アナログ／デジタル変換器であって、上記外部アナログ入力電圧の±Ｖref／４は正確な値でなくてもよい。 In the digital correction analog / digital converter, ± V ref / 4 of the external analog input voltage may not be an accurate value.

上記デジタル補正アナログ／デジタル変換器であって、上記外部アナログ入力電圧０は容量の両端に同じ電圧を印加することにより作られる。   In the digital correction analog / digital converter, the external analog input voltage 0 is generated by applying the same voltage across the capacitor.

本発明のデジタル補正アナログ／デジタル変換器は、Ａ／Ｄ変換器を構成する各ステージにおいて、増幅回路のゲインが２以上でも２以下でも補正を行うことができる。   The digital correction analog / digital converter of the present invention can perform correction at each stage constituting the A / D converter regardless of whether the gain of the amplifier circuit is 2 or more.

また、本発明のデジタル補正アナログ／デジタル変換器は、Ａ／Ｄ変換器を構成する各ステージにおいて、オフセットによるエラーも補正することができる。   In addition, the digital correction analog / digital converter of the present invention can also correct errors due to offset in each stage constituting the A / D converter.

このような本発明のデジタル補正アナログ／デジタル変換器は、従来のアナログ／デジタル変換器に比べて、消費電力、構成素子を小さくすることができる。   Such a digital correction analog / digital converter of the present invention can reduce power consumption and constituent elements as compared with the conventional analog / digital converter.

以下に、本発明を実施するための最良の形態を、図面を参照しながら説明する。なお、本発明は、これらによって限定されるものではない。   The best mode for carrying out the present invention will be described below with reference to the drawings. In addition, this invention is not limited by these.

[アナログ／デジタル変換器]   [Analog / Digital converter]

図１は、本実施の形態のデジタル補正アナログ／デジタル変換器の一部を示す構成図である。この図に示すアナログ／デジタル変換器は、パイプライン構成された複数のアナログ／デジタル変換ステージ１、８と、デジタル補正回路１５とを含む。アナログ／デジタル変換ステージ１、８は、それぞれ、アナログ入力値をデジタル値に変換する比較器２、９、デジタル信号をアナログ値に変換するデジタル／アナログ変換回路３、１０、アナログ入力値と変換されたアナログ値との差分を取る入力差分回路４、１１と、得られた差分を増幅する増幅回路５、１２とを備える。また、ステージ１、２は、各ステージに入力されたアナログ入力と、外部アナログ入力とを切り替えるアナログ入力切替スイッチ６、１３と、比較器２、９からの信号と、デジタル補正回路１５からの信号とを切り替えるデジタル入力切替スイッチ７、１４とを備える。   FIG. 1 is a configuration diagram showing a part of the digital correction analog / digital converter of the present embodiment. The analog / digital converter shown in FIG. 1 includes a plurality of analog / digital conversion stages 1 and 8 and a digital correction circuit 15 configured in a pipeline. The analog / digital conversion stages 1 and 8 are respectively converted into comparators 2 and 9 that convert analog input values into digital values, digital / analog conversion circuits 3 and 10 that convert digital signals into analog values, and analog input values. Input difference circuits 4 and 11 that take a difference from the analog value, and amplification circuits 5 and 12 that amplify the obtained difference. Stages 1 and 2 are analog input selector switches 6 and 13 for switching between analog input input to each stage and external analog input, signals from comparators 2 and 9, and signals from digital correction circuit 15. Digital input change-over switches 7 and 14 for switching between and.

図示しないデジタル部は、デジタル補正回路１５以外に、各ステージで変換されたデジタル値を保管する保管部、各ステージからのデジタル値を演算してデジタル変換データを出力する演算部などを含む。   In addition to the digital correction circuit 15, the digital unit (not shown) includes a storage unit that stores digital values converted in each stage, a calculation unit that calculates digital values from each stage, and outputs digital conversion data.

なお、ステージ１のアナログ入力切替スイッチ６に関しては、別途アナログ入力切替スイッチを設けなくても、ステージ１に所定のアナログ入力を行うことによっても、同様のことを行うことができる。   It should be noted that the analog input changeover switch 6 of the stage 1 can be similarly operated by providing a predetermined analog input to the stage 1 without providing an additional analog input changeover switch.

以下の説明において、簡単のために、３ステージのデジタル補正アナログ／デジタル変換器を用いて、補正係数の求め方を説明する。しかし、ステージ数の異なるデジタル補正アナログ／デジタル変換器においても、同様の方法で、補正係数を求めることができる。
［３ステージデジタル補正アナログ／デジタル変換器］ In the following description, for the sake of simplicity, a method for obtaining a correction coefficient will be described using a three-stage digital correction analog / digital converter. However, even in digital correction analog / digital converters having different numbers of stages, the correction coefficient can be obtained by the same method.
[3-stage digital correction analog / digital converter]

図２は、３ステージデジタル補正アナログ／デジタル変換器を示す構成図である。図２においてステージ３は比較器のみである。下記式（１）は、ステージ１、２のアナログ入出力の関係を示す式である。Ｖoutは出力であり、Ｖinは入力である。

Figure 2006109403
FIG. 2 is a block diagram showing a three-stage digital correction analog / digital converter. In FIG. 2, stage 3 is only a comparator. The following formula (1) is a formula showing the relationship between the analog inputs and outputs of the stages 1 and 2. V out is an output and V in is an input.
Figure 2006109403

ここで、Ｇはステージ１、２の増幅回路５，１２のゲイン、ｇはデジタル／アナログ変換回路（ＤＡＣ）３，１０のゲイン、Ｄは各ステージ１、２から出力されるデジタル値と一対一に対応する値、ε(Ｄ)はＤの値に依存するオフセットの値であり、図３のεp、εc、εmのいずれかの値をとる。   Here, G is the gain of the amplification circuits 5 and 12 of the stages 1 and 2, g is the gain of the digital / analog conversion circuits (DACs) 3 and 10, and D is one-to-one with the digital value output from each of the stages 1 and 2. Ε (D) is a value of an offset depending on the value of D and takes one of εp, εc, and εm in FIG.

数式（１）から、ステージ１からの出力（Ｖ1 out＝Ｇ1(Ｖin−ｇ1Ｄ1Ｖref)＋ε(Ｄ1)）をステージ２の入力とすると、ステージ２の出力は、下記式（２）で表される。

Figure 2006109403
Assuming that the output from stage 1 (V 1 out = G 1 (V in −g 1 D 1 V ref ) + ε (D 1 )) is input to stage 2 from Equation (1), the output from stage 2 is It is represented by Formula (2).
Figure 2006109403

式（２）におけるアナログ値ＶAの量子化値をＱ(ＶA)で表わすとすると、デジタル補正アナログ／デジタル変換器の入力Ａ／Ｄ変換結果は下記式（３）で表される。

Figure 2006109403
If the quantized value of the analog value V A in the expression (2) is represented by Q (V A ), the input A / D conversion result of the digital correction analog / digital converter is represented by the following expression (3).
Figure 2006109403

ここで、Ｄ1、Ｄ2と、図２のＤ01、Ｄ02との関係は、（Ｄ、Ｄ0）＝（−１、００）、
（０、０１）、（１、１０）である。つまり、数式（１）におけるＤが取り得る値は、−１、０、１のいずれかである。また、図２におけるＤ0が取り得る値は、００、０１、１０のいずれかである。図２のＤ0は２ビットのデジタル値であるので、Ｄ0から数式（１）を計算しようとすると、Ｄ0をＤに変換する必要がある。この対応関係が上述のように示される。すなわち、Ｄ0が００のときは、Ｄを−１に設定し、Ｄ0が０１のときは、Ｄを０に設定し、Ｄ0が１０のときは、Ｄを１に設定する。 Here, the relationship between D 1 and D 2 and D 01 and D 02 in FIG. 2 is (D, D 0 ) = (− 1, 00),
(0, 01), (1, 10). That is, the value that D in Formula (1) can take is -1, 0, or 1. Furthermore, possible values for D 0 in FIG. 2 are either 00, 01, 10. Since D 0 in FIG. 2 is a 2-bit digital value, it is necessary to convert D 0 to D when calculating Equation (1) from D 0 . This correspondence is shown as described above. That is, when D 0 is 00, D is set to −1, when D 0 is 01, D is set to 0, and when D 0 is 10, D is set to 1.

また、Ｄ03＝Ｑ（Ｖout2）である。 Further, D 03 = Q (V out2 ).

式（３）から、Ｑ（Ｇ2Ｇ1ｇ1Ｖref）Ｄ1−Ｑ（Ｇ2ε(Ｄ1) ）、Ｑ（Ｇ2ｇ2Ｖref）Ｄ2−Ｑ（ε(Ｄ2) ）をＱC1（Ｄ1）、ＱC2（Ｄ2）とする。これらをステージ１、２の補正係数と呼ぶことにすると、Ｄ1、Ｄ2のそれぞれの値に対してＱC1（Ｄ1）、ＱC2（Ｄ2）を計算しておくことで、信号変換時にこれらを用いて補正された出力を得ることができる。
［ステージ２の補正係数の算出］ From equation (3), Q (G 2 G 1 g 1 V ref) D 1 -Q (G 2 ε (D 1)), Q (G 2 g 2 V ref) D 2 -Q (ε (D 2) ) Is defined as Q C1 (D 1 ) and Q C2 (D 2 ). If these are called correction coefficients of stages 1 and 2 , Q C1 (D 1 ) and Q C2 (D 2 ) are calculated for the respective values of D 1 and D 2 , thereby converting the signal. Sometimes these can be used to obtain a corrected output.
[Calculation of stage 2 correction coefficient]

図３は、アナログ入出力の関係を示す概略図である。ステージ２の外部アナログ入力Ｖin2を＋Ｖref／４とし、ＤＡＣに入力するデジタル値Ｄi2を０１（Ｄ＝０）にすると、ステージ２の入出力関係は、下記式（４）で表される。Ｖ2-1は出力を表す。

Figure 2006109403
FIG. 3 is a schematic diagram showing the relationship between analog inputs and outputs. When the external analog input V in2 of stage 2 is set to + V ref / 4 and the digital value D i2 input to the DAC is set to 01 (D = 0), the input / output relationship of stage 2 is expressed by the following equation (4). . V 2-1 represents the output.
Figure 2006109403

同様に、ステージ２の外部アナログ入力Ｖin2を＋Ｖref／４とし、ＤＡＣに入力するデジタル値Ｄi2を１０（Ｄ＝１）にすると、ステージ２の入出力関係は、下記式（５）で表される。Ｖ2-2は出力を表す。

Figure 2006109403
Similarly, when the external analog input V in2 of stage 2 is set to + V ref / 4 and the digital value D i2 input to the DAC is set to 10 (D = 1), the input / output relationship of stage 2 is expressed by the following equation (5). expressed. V 2-2 represents the output.
Figure 2006109403

式（４）−式（５）は、下記式（６）となる。

Figure 2006109403
Formula (4) -Formula (5) becomes following formula (6).
Figure 2006109403

Ｖ2-1とＶ2-2とは、ステージ３で量子化される。すなわち、Ｖ2-1とＶ2-2とは、デジタル値が実測できる。このＶ2-1とＶ2-2の量子化された値を用いて、ステージ２のデジタル値１０に対する補正係数ＱC2（１０）＝Ｑ（Ｇ2ｇ2Ｖref＋ε2c−ε2p）を求めることができる。 V 2-1 and V 2-2 are quantized in stage 3. That is, V 2-1 and V 2-2 can measure digital values. Using the quantized values of V 2-1 and V 2-2, the correction coefficient Q C2 (10) = Q (G 2 g 2 V ref + ε 2c −ε 2p ) for the digital value 10 of stage 2 is obtained. Can be sought.

同様にして、ステージ２の外部アナログ入力Ｖin2を０とし、ＤＡＣに入力するデジタル値Ｄi2を０１（Ｄ＝０）にすると、ステージ２のデジタル値０１に対する補正係数ＱC2（０１）を求めることができる。同様にして、ステージ２の外部アナログ入力Ｖin2を−Ｖref／４とし、ＤＡＣに入力するデジタル値Ｄi2を００（Ｄ＝−１）、０１（Ｄ＝０）にすると、ステージ２のデジタル値００に対する補正係数ＱC2（００）を求めることができる。 Similarly, when the external analog input V in2 of stage 2 is set to 0 and the digital value D i2 input to the DAC is set to 01 (D = 0), a correction coefficient Q C2 (01) for the digital value 01 of stage 2 is obtained. be able to. Similarly, when the external analog input V in2 of stage 2 is set to −V ref / 4 and the digital value D i2 input to the DAC is set to 00 (D = −1) and 01 (D = 0), the digital of stage 2 is set. A correction coefficient Q C2 (00) for the value 00 can be obtained.

ここで、ステージ２の外部アナログ入力Ｖin2として０を入力するときには、できるだけ正確な値を入力する必要がある。それは、入力が０からずれたときにはその値が補正値に対するエラーとなるからである。そこで、図４のような回路を用いて、サンプルモード時に容量２１、２２の両端に同じ電圧をかけると、容量に蓄えられる有意な電荷は０となる。これは正確な０を入力したことと等価である。図中、２３はスイッチ、２４は増幅器を表す。 Here, when 0 is input as the external analog input V in2 of the stage 2, it is necessary to input a value as accurate as possible. This is because when the input deviates from 0, the value becomes an error with respect to the correction value. Therefore, when the same voltage is applied to both ends of the capacitors 21 and 22 in the sample mode using the circuit as shown in FIG. 4, the significant charge stored in the capacitors becomes zero. This is equivalent to entering an exact zero. In the figure, 23 represents a switch, and 24 represents an amplifier.

ここで、図４の回路について説明しておく。サンプルモード、ホールドモードは同じ回路で、スイッチを切り替えて回路構成を変える。図４（Ａ）を使って回路の動作を説明する。なお、実際の回路は図４（Ｂ）のようにフル差動となっており、図４（Ａ）は図４（Ｂ）のフル差動の回路を簡略化して、片側だけ描いたものである。   Here, the circuit of FIG. 4 will be described. The sample mode and hold mode are the same circuit, and the circuit configuration is changed by switching the switch. The operation of the circuit will be described with reference to FIG. Note that the actual circuit is fully differential as shown in FIG. 4B, and FIG. 4A is a simplified diagram of the fully differential circuit of FIG. is there.

サンプルモードではスイッチｓ１がオン、スイッチｓ２がオフになる。このとき、ＶinとＶｃの差に対応する電荷が容量Ｃｆ、Ｃｓに蓄積される。図４（Ａ）においてＶinとしてＶｃを入力すると、容量Ｃｆ、Ｃｓの両端に同じ電圧がかかるため有意な電荷は蓄積されない。 In the sample mode, the switch s1 is turned on and the switch s2 is turned off. At this time, charges corresponding to the difference between V in and Vc capacitance Cf, is accumulated in Cs. In FIG. 4A, when Vc is input as V in , no significant charge is accumulated because the same voltage is applied to both ends of the capacitors Cf and Cs.

ホールドモードではスイッチｓ１がオフ、スイッチｓ２がオンになる。このとき、容量ＣｆはＶoutにつながり、容量ＣｓはＶrefにつながる。このとき、基本的にはサンプルモードで容量に蓄積された電荷とＶrefにより、Ｖoutが決まるため、Ｖout＝Ｖrefとなる。
［ステージ１の補正係数の算出］ In the hold mode, the switch s1 is turned off and the switch s2 is turned on. At this time, the capacitor Cf is connected to Vout , and the capacitor Cs is connected to Vref . At this time, V out is basically determined by the charge accumulated in the capacitor in the sample mode and V ref , so V out = V ref .
[Calculation of stage 1 correction coefficient]

次に、ステージ１のデジタル値１０に対する補正係数を求める方法について説明する。ステージ１の外部アナログ入力Ｖin1を＋Ｖref／４とし、ＤＡＣに入力するデジタル値Ｄi1を０１（Ｄ＝０）にすると、ステージ２の出力Ｖ2-1は、下記式（７）で表される。

Figure 2006109403
Next, a method for obtaining a correction coefficient for the digital value 10 of the stage 1 will be described. When the external analog input V in1 of stage 1 is set to + V ref / 4 and the digital value D i1 input to the DAC is set to 01 (D = 0), the output V 2-1 of stage 2 is expressed by the following equation (7). Is done.
Figure 2006109403

ここで、ε2-1は、Ｄ2-1の値に応じて、εm、εc、εpのいずれかの値をとる。 Here, ε 2-1 takes one of εm, εc, and εp according to the value of D 2-1 .

このとき、Ｖ1-1＝Ｇ1Ｖref／４は、ほぼＶref／２に等しいため、Ｄ2-1＝＋１、ε2-1＝ε2pとなる。これから、式(７)は、下記式（８）のようになる。

Figure 2006109403
At this time, since V 1-1 = G 1 V ref / 4 is substantially equal to V ref / 2, D 2-1 = + 1 and ε 2-1 = ε 2p . From this, equation (7) becomes the following equation (8).
Figure 2006109403

同様に、ステージ１の外部アナログ入力Ｖin2を＋Ｖref／４とし、ＤＡＣに入力するデジタル値Ｄi2を１０（Ｄ＝１）にすると、ステージ２の出力Ｖ2-2は、下記式（９）で表される。

Figure 2006109403
Similarly, when the external analog input V in2 of stage 1 is set to + V ref / 4 and the digital value D i2 input to the DAC is set to 10 (D = 1), the output V 2-2 of stage 2 is expressed by the following equation (9 ).
Figure 2006109403

このとき、Ｖ1-2＝Ｇ1(Ｖref／４−ｇ1Ｖref)はほぼ−Ｖref／２に等しいため、Ｄ2-2＝−１、ε2-2＝ε2mとなる。これから、式（９）は、下記式（１０）のようになる。

Figure 2006109403
At this time, since V 1-2 = G 1 (V ref / 4−g 1 V ref ) is substantially equal to −V ref / 2, D 2-2 = −1 and ε 2-2 = ε 2m . From this, Expression (9) becomes the following Expression (10).
Figure 2006109403

式（７）−式（９）は、上記式（８）、（１０）を用いると、下記式（１１）となる。

Figure 2006109403
Formula (7) -Formula (9) becomes the following formula (11) when the above formulas (8) and (10) are used.
Figure 2006109403

なお、ここでは、ε2c−ε2c＝０を加えている。 Here, ε 2c −ε 2c = 0 is added.

Ｖ2-1とＶ2-2とは、ステージ３で量子化され、Ｇ2ｇ2Ｖref＋ε2c−ε2p、Ｇ2ｇ2Ｖｒｅｆ＋ε2m−ε2cはステージ２の補正係数であり、すでに求められている。したがって、式（１１）から、ステージ１のデジタル値１０に対する補正係数ＱC1（１０）＝Ｑ(Ｇ2Ｇ1ｇ2Ｖref＋Ｇ2(ε1c−ε1p))を求めることができる。 V 2-1 and V 2-2 are quantized in stage 3, and G 2 g 2 V ref + ε 2c −ε 2p and G 2 g 2 Vref + ε 2m −ε 2c are correction coefficients for stage 2 and are already It has been demanded. Therefore, the correction coefficient Q C1 (10) = Q (G 2 G 1 g 2 V ref + G 2 (ε 1c −ε 1p )) for the digital value 10 of the stage 1 can be obtained from the equation (11).

同様にして、ステージ１の外部アナログ入力Ｖin1を０とし、ＤＡＣに入力するデジタル値Ｄi1を０１（Ｄ＝０）にすると、ステージ１のデジタル値０１に対する補正係数ＱC1（０１）を求めることができる。同様にして、ステージ１の外部アナログ入力Ｖin1を−Ｖref／４とし、ＤＡＣに入力するデジタル値Ｄi1を００（Ｄ＝−１）、０１（Ｄ＝０）にすると、ステージ１のデジタル値００に対する補正係数ＱC1（００）を求めることができる。 Similarly, when the external analog input V in1 of stage 1 is set to 0 and the digital value D i1 input to the DAC is set to 01 (D = 0), a correction coefficient Q C1 (01) for the digital value 01 of stage 1 is obtained. be able to. Similarly, when the external analog input V in1 of stage 1 is set to −V ref / 4 and the digital value D i1 input to the DAC is set to 00 (D = −1) and 01 (D = 0), the digital of stage 1 is set. A correction coefficient Q C1 (00) for the value 00 can be obtained.

アナログ入力±Ｖref／４は正確でなくてもよい。これは、上記したように、本発明のアナログ／デジタル変換器では、補正値がアナログ入力に依存しないためである。 The analog input ± V ref / 4 need not be accurate. This is because the correction value does not depend on the analog input in the analog / digital converter of the present invention as described above.

上記の補正方法を用いると、増幅回路の利得が２でなくても、デジタル補正を行うことができる。これは、補正係数を算出する際に、アナログ入力±Ｖref／４、０を用いることによる。図３から明らかなように、アナログ入力±Ｖref／４、０の場合には、Ｖrefを超えることがないからである。 When the above correction method is used, digital correction can be performed even if the gain of the amplifier circuit is not two. This is because the analog input ± V ref / 4, 0 is used when calculating the correction coefficient. As is apparent from FIG. 3, in the case of the analog input ± V ref / 4, 0, V ref is not exceeded.

なお、増幅回路の利得がほぼ２とみなせる場合、つまり、ゲイン補正が必要ない場合、本発明の方法で、オフセット誤差の補正だけ行っても良い。   When the gain of the amplifier circuit can be regarded as approximately 2, that is, when the gain correction is not necessary, only the offset error correction may be performed by the method of the present invention.

実際に本発明のデジタル補正アナログ／デジタル変換器においてステージ１、２のデジタル補正係数はメモリに格納される。好ましくは、増幅回路の利得が２である理想的な状態のデジタル補正係数を予め計算して、理想的な状態の補正係数からの差としてメモリに格納するほうが、メモリ量が少なくてすむ。   Actually, in the digital correction analog / digital converter of the present invention, the digital correction coefficients of stages 1 and 2 are stored in a memory. Preferably, it is possible to reduce the amount of memory if the digital correction coefficient in the ideal state where the gain of the amplifier circuit is 2 is calculated in advance and stored in the memory as a difference from the correction coefficient in the ideal state.

最終ステージの後段に比較器を設けるだけでは、デジタル補正係数に必要な精度がえられない場合がある。この場合には、比較器だけでなく、ステージそのものを複数追加してもよい。デジタル補正係数の算出は、上記と同様に行う。   The accuracy required for the digital correction coefficient may not be obtained only by providing a comparator after the final stage. In this case, not only the comparator but also a plurality of stages may be added. The digital correction coefficient is calculated in the same manner as described above.

[補正係数の適用]   [Apply correction factor]

信号変換時に上記で算出した補正係数の適用方法について述べる。式（３）に対する議論から、入力に対するデジタル出力は下記式（１２）のようになる。

Figure 2006109403
A method of applying the correction coefficient calculated above at the time of signal conversion will be described. From the discussion on Equation (3), the digital output for the input is as shown in Equation (12) below.
Figure 2006109403

補正係数ＱC1（Ｄ1）、ＱC2（Ｄ2）はすでに求まっているため、図５に示すように信号変換時における各ステージの比較器からの出力を式（１２）に当てはめ、Ｑ（Ｖin）を計算することにより入力に対する補正されたデジタル値を得ることができる。 Since the correction coefficients Q C1 (D 1 ) and Q C2 (D 2 ) have already been obtained, the output from the comparator at each stage at the time of signal conversion is applied to equation (12) as shown in FIG. By calculating V in ), a corrected digital value for the input can be obtained.

図５は補正を行う順序を示した概略図である。ＶinがＳｔａｇｅ１に入力されるとＤ1とＶout1(Ｓｔａｇｅ１からＳｔａｇｅ２に向かう矢印に対応)を出力する。Ｖout1がＳｔａｇｅ２に入力されるとＤ2とＶout2(Ｓｔａｇｅ２からｃｏｍｐに向かう矢印に対応)を出力する。ｃｏｍｐはＶout2を受けてＤ3を出力する。Ｄ1、Ｄ2、Ｄ3は、図１のデジタル補正回路に入力される。その中での処理は、Ｄ1、Ｄ2からＱC1(Ｄ1)、ＱC2(Ｄ2)が計算される。Ｄ3＝Ｑ(Ｖout2)であるので、数式（１２）のようにこれらを足し合わせることで、Ｑ(Ｖin)を計算することができる。実際にはＤ1、Ｄ2、Ｄ3が出力されるタイミングが半クロックづつずれているため、シフトレジスタでタイミングを合わせているが図示されていない。なお、図５中、２５，２６はステージ、２７は比較器、２８，２９はメモリ、３０は演算回路である。 FIG. 5 is a schematic diagram showing the order of correction. When V in is input to Stage1, D 1 and V out1 (corresponding to the arrow from Stage 1 to Stage 2) are output. V out1 is output is input D 2 and V out2 (corresponding to the arrow toward the comp from Stage2) to Stage2. comp outputs D 3 in response to the V out2. D 1 , D 2 and D 3 are input to the digital correction circuit of FIG. In this process, Q C1 (D 1 ) and Q C2 (D 2 ) are calculated from D 1 and D 2 . Since D 3 = Q (V out2 ), Q (V in ) can be calculated by adding these together as in Expression (12). Actually, the timing at which D 1 , D 2 , and D 3 are output is shifted by half a clock, so the timing is adjusted by a shift register, but this is not shown. In FIG. 5, 25 and 26 are stages, 27 is a comparator, 28 and 29 are memories, and 30 is an arithmetic circuit.

ステージ数の多いシステムでは、補正を行うべきステージは上記のように補正を行い、補正を行わないステージ（補正を行わなくても精度を保てるステージ）では、特許文献１、２と同じように通常のパイプラインＡ／Ｄで用いられているエラーコレクション回路を用いることにより、これらから補正されたデジタル出力を得ることができる。   In a system with a large number of stages, the stage to be corrected is corrected as described above, and the stage where correction is not performed (the stage that can maintain accuracy without correction) is usually the same as in Patent Documents 1 and 2. By using the error correction circuit used in the pipeline A / D, it is possible to obtain a corrected digital output.

また、増幅回路の利得が２である理想的な状態のデジタル補正係数からの差をメモリに蓄えている場合、特許文献２と同じように、通常のパイプラインＡ／Ｄ変換器のデジタル出力であるエラーコレクション回路からの出力に対して、補正すべきステージからのデジタル出力によって選択されたメモリ出力により補正を行うこともできる。   Further, when the difference from the ideal digital correction coefficient in which the gain of the amplifier circuit is 2 is stored in the memory, the digital output of a normal pipeline A / D converter is used as in Patent Document 2. The output from a certain error correction circuit can be corrected by the memory output selected by the digital output from the stage to be corrected.

図６はステージ１の補正に関する概念を簡単に表した図である。本発明で示した補正を行うことで、比較器の出力が切り替わる点におけるコードの損失もしくは重複とオフセットによるコードの変位を正すことができる。すなわち、図６を参照して、点線のデータを矢印の方向に直線性誤差とオフセットの双方を補正し、実線のように正すことができる。   FIG. 6 is a diagram simply showing the concept relating to the correction of the stage 1. By performing the correction described in the present invention, it is possible to correct the code displacement due to the loss or duplication of the code and the offset at the point where the output of the comparator is switched. That is, referring to FIG. 6, it is possible to correct the dotted line data as indicated by a solid line by correcting both the linearity error and the offset in the direction of the arrow.

今回開示された実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。   It should be understood that the embodiments disclosed herein are illustrative and non-restrictive in every respect. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

本発明のデジタル補正アナログ／デジタル変換器は、従来のアナログ／デジタル変換器に比べて、消費電力、構成素子を小さくすることができる。   The digital correction analog / digital converter of the present invention can reduce power consumption and constituent elements as compared with the conventional analog / digital converter.

本実施の形態のアナログ／デジタル変換器の一部を示す構成図である。It is a block diagram which shows a part of analog / digital converter of this Embodiment. ３ステージデジタル補正アナログ／デジタル変換器を示す構成図である。It is a block diagram which shows a 3 stage digital correction | amendment analog / digital converter. Ａ／Ｄ変換ステージのアナログ入出力の関係を示す概略図である。It is the schematic which shows the relationship of the analog input / output of an A / D conversion stage. 正確な０入力を生成する回路の概略図である。FIG. 5 is a schematic diagram of a circuit that generates an accurate zero input. 補正を行う順序を示した概略図である。It is the schematic which showed the order which correct | amends. アナログ入力とデジタル出力の関係を示す図である。It is a figure which shows the relationship between an analog input and a digital output. 特許文献１に開示されているパイプライン型Ａ／Ｄ変換器の構成一部を表した図である。FIG. 6 is a diagram showing a part of the configuration of a pipeline type A / D converter disclosed in Patent Document 1. 特許文献１に開示されているパイプライン型Ａ／Ｄ変換器の各Ａ／Ｄ変換ステージからのアナログ入出力を示す図である。It is a figure which shows the analog input / output from each A / D conversion stage of the pipeline type A / D converter currently disclosed by patent document 1. FIG. 特許文献２に開示されているパイプライン型Ａ／Ｄ変換器の一部を表した図である。FIG. 6 is a diagram illustrating a part of a pipeline type A / D converter disclosed in Patent Document 2. 特許文献２に開示されているパイプライン型Ａ／Ｄ変換器のアナログ入力とデジタル出力の関係を示す図である。It is a figure which shows the relationship between the analog input of the pipeline type A / D converter currently disclosed by patent document 2, and a digital output.

符号の説明Explanation of symbols

１、８ アナログ／デジタル変換ステージ
２、９ 比較器
３、１０ デジタル／アナログ変換回路
４、１１ 入力差分回路
５、１２ 増幅回路
６、１３ アナログ入力切替スイッチ
７、１４ デジタル入力切替スイッチ
１５ デジタル補正回路

DESCRIPTION OF SYMBOLS 1, 8 Analog / digital conversion stage 2, 9 Comparator 3, 10 Digital / analog conversion circuit 4, 11 Input difference circuit 5, 12 Amplifier circuit 6, 13 Analog input selector switch 7, 14 Digital input selector switch 15 Digital correction circuit

Claims (6)

パイプライン構成された複数のアナログ／デジタル変換ステージと、デジタル補正回路とを含むデジタル補正アナログ／デジタル変換器であって、
前記各アナログ／デジタル変換ステージは、
各ステージに入力されたアナログ入力と、外部アナログ入力とを切り替えるアナログ入力切替スイッチと、
比較器からのデジタル信号と、前記デジタル補正回路からのデジタル信号とを切り替えるデジタル入力切替スイッチとを備え、
アナログ／デジタル変換ステージのアナログ／デジタル変換回路から出力されるデジタル出力値を補正する補正係数は、既知の外部アナログ入力信号と、前記デジタル補正回路からのデジタル信号とを用いて、前記デジタル補正回路からのデジタル信号ごとに得られ、
デジタル補正回路からのデジタル信号ごとに、前記補正係数を用いて、アナログ／デジタル変換ステージの直線性誤差を補正することを特徴とするデジタル補正アナログ／デジタル変換器。 A digital correction analog / digital converter including a plurality of pipelined analog / digital conversion stages and a digital correction circuit,
Each analog / digital conversion stage includes:
An analog input selector switch that switches between an analog input input to each stage and an external analog input;
A digital input selector switch for switching between a digital signal from the comparator and a digital signal from the digital correction circuit;
The correction coefficient for correcting the digital output value output from the analog / digital conversion circuit of the analog / digital conversion stage uses the known external analog input signal and the digital signal from the digital correction circuit, and the digital correction circuit Obtained for each digital signal from
A digital correction analog / digital converter characterized by correcting a linearity error of an analog / digital conversion stage using the correction coefficient for each digital signal from a digital correction circuit. 請求項１に記載のデジタル補正アナログ／デジタル変換器であって、
前記直線性誤差に加えて、オフセットによる誤差も補正することを特徴とするデジタル補正アナログ／デジタル変換器。 The digital correction analog / digital converter according to claim 1,
A digital correction analog / digital converter characterized by correcting an error due to an offset in addition to the linearity error. 請求項１または２に記載のデジタル補正アナログ／デジタル変換器であって、
前記デジタル補正回路からのデジタル信号は、００、０１、１０あるいは１１の１．５ビットであることを特徴とするデジタル補正アナログ／デジタル変換器。 A digital correction analog / digital converter according to claim 1 or 2,
A digital correction analog / digital converter characterized in that the digital signal from the digital correction circuit is 1.5 bits of 00, 01, 10 or 11. 請求項１または２に記載のデジタル補正アナログ／デジタル変換器であって、
補正係数の算出を要するアナログ／デジタル変換ステージにおける
外部アナログ入力電圧がＶref／４で、デジタル補正回路からの信号が０１であるときの出力を以降のステージでＡ／Ｄ変換した値と、
外部アナログ入力電圧がＶref／４で、デジタル補正回路からの信号が１０あるいは１１であるときの出力を以降のステージでＡ／Ｄ変換した値と、
外部アナログ入力電圧が−Ｖref／４で、デジタル補正回路からの信号が００であるときの出力を以降のステージでＡ／Ｄ変換した値と、
外部アナログ入力電圧が−Ｖref／４で、デジタル補正回路からの信号が０１であるときの出力を以降のステージでＡ／Ｄ変換した値と、
外部アナログ入力電圧が０で、デジタル補正回路からの信号が０１であるときの出力を以降のステージでＡ／Ｄ変換した値と、
のいずれかを組み合わせて算出された補正係数を用いて、前記デジタル補正を行うことを特徴とするデジタル補正アナログ／デジタル変換器。 A digital correction analog / digital converter according to claim 1 or 2,
A value obtained by A / D converting the output when the external analog input voltage at the analog / digital conversion stage requiring calculation of the correction coefficient is V ref / 4 and the signal from the digital correction circuit is 01,
A value obtained by A / D-converting the output when the external analog input voltage is V ref / 4 and the signal from the digital correction circuit is 10 or 11,
A value obtained by A / D-converting the output when the external analog input voltage is −V ref / 4 and the signal from the digital correction circuit is 00;
A value obtained by A / D-converting the output when the external analog input voltage is −V ref / 4 and the signal from the digital correction circuit is 01,
A value obtained by A / D-converting the output when the external analog input voltage is 0 and the signal from the digital correction circuit is 01;
A digital correction analog / digital converter, wherein the digital correction is performed using a correction coefficient calculated by combining any of the above. 請求項４に記載のデジタル補正アナログ／デジタル変換器であって、
前記外部アナログ入力電圧の±Ｖref／４は正確な値でなくてもよいことを特徴とするデジタル補正アナログ／デジタル変換器。 A digital correction analog / digital converter according to claim 4,
The digital correction analog / digital converter characterized in that ± V ref / 4 of the external analog input voltage does not have to be an accurate value. 請求項４に記載のデジタル補正アナログ／デジタル変換器であって、
前記外部アナログ入力電圧０は容量の両端に同じ電圧を印加することにより作られることを特徴とするデジタル補正アナログ／デジタル変換器。

A digital correction analog / digital converter according to claim 4,
The digital analog / digital converter according to claim 1, wherein the external analog input voltage 0 is generated by applying the same voltage across the capacitor.

JP2005174916A 2004-09-07 2005-06-15 Digital correction a/d converter Withdrawn JP2006109403A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005174916A JP2006109403A (en) 2004-09-07 2005-06-15 Digital correction a/d converter

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004260219 2004-09-07
JP2005174916A JP2006109403A (en) 2004-09-07 2005-06-15 Digital correction a/d converter

Publications (1)

Publication Number Publication Date
JP2006109403A true JP2006109403A (en) 2006-04-20

Family

ID=36378547

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005174916A Withdrawn JP2006109403A (en) 2004-09-07 2005-06-15 Digital correction a/d converter

Country Status (1)

Country Link
JP (1) JP2006109403A (en)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009122656A1 (en) * 2008-03-31 2009-10-08 パナソニック株式会社 Pipeline type a-d converter
CN101807921A (en) * 2009-09-15 2010-08-18 无锡安芯半导体有限公司 Time-sharing digital error correction circuit device of high-speed flow line type analog-digital converter
WO2010119715A1 (en) * 2009-04-17 2010-10-21 パナソニック株式会社 Pipelined a/d converter
WO2011021260A1 (en) * 2009-08-18 2011-02-24 パナソニック株式会社 Pipeline a/d converter and output correction method for same
JP2014175759A (en) * 2013-03-07 2014-09-22 Japan Radio Co Ltd Pipelined ADC
WO2018074692A1 (en) * 2016-10-17 2018-04-26 주식회사 파이온이엔지 Zero-point correction system and zero-point correction method using same

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009122656A1 (en) * 2008-03-31 2009-10-08 パナソニック株式会社 Pipeline type a-d converter
US8203474B2 (en) 2008-03-31 2012-06-19 Panasonic Corporation Pipeline A/D converter
CN102067455B (en) * 2008-03-31 2013-07-17 松下电器产业株式会社 Pipeline type A-D converter
WO2010119715A1 (en) * 2009-04-17 2010-10-21 パナソニック株式会社 Pipelined a/d converter
US8154434B2 (en) 2009-04-17 2012-04-10 Panasonic Corporation Pipelined A/D converter
WO2011021260A1 (en) * 2009-08-18 2011-02-24 パナソニック株式会社 Pipeline a/d converter and output correction method for same
CN102474264A (en) * 2009-08-18 2012-05-23 松下电器产业株式会社 Pipeline ad converter and method of correcting output from the converter
CN101807921A (en) * 2009-09-15 2010-08-18 无锡安芯半导体有限公司 Time-sharing digital error correction circuit device of high-speed flow line type analog-digital converter
JP2014175759A (en) * 2013-03-07 2014-09-22 Japan Radio Co Ltd Pipelined ADC
WO2018074692A1 (en) * 2016-10-17 2018-04-26 주식회사 파이온이엔지 Zero-point correction system and zero-point correction method using same

Similar Documents

Publication Publication Date Title
KR100332243B1 (en) Pipeline analog-to-digital converter vessel number 2 Architecture and calibration techniques
US7612703B2 (en) Pipelined analog-to-digital converter with calibration of capacitor mismatch and finite gain error
US6486807B2 (en) A/D converter calibration
US7893860B2 (en) Successive approximation register analog-digital converter and method of driving the same
JP4893896B2 (en) Analog-digital converter, A / D conversion stage, method for generating digital signal corresponding to analog signal, and method for generating signal indicating conversion error in A / D conversion stage
US8040271B2 (en) A/D conversion apparatus, A/D conversion method, and communication apparatus
US6900749B2 (en) Analog-to-digital conversion circuit
US8174423B2 (en) Pipelined analog-to-digital converter and sub-converter stage
JP2006109403A (en) Digital correction a/d converter
US10128861B2 (en) Analog to digital conversion circuit
US6791484B1 (en) Method and apparatus of system offset calibration with overranging ADC
US6441765B1 (en) Analog to digital converter with enhanced differential non-linearity
US10050638B2 (en) Method of gain calibration in a successive approximation register analog-to-digital converter and a successive approximation register analog-to-digital converter
KR101168047B1 (en) - Pipeline analog-digital converter and operating method the same
US20180167079A1 (en) A method of offset calibration in a successive approximation register analog-to-digital converter and a successive approximation register analog-to-digital converter
JPH08321777A (en) Pipeline type a/d converter
US20120112939A1 (en) Pipeline ad converter and method of correcting output from the converter
KR101644999B1 (en) Low-Power Analog Digital Converter By Using Time-Domain Multi-Stage Interpolation
JP2012244521A (en) Comparator and ad converter
JP2002500460A (en) Digital calibration of analog-to-digital converter with implicit gain distribution
US6288662B1 (en) A/D converter circuit having ladder resistor network with alternating first and second resistors of different resistance values
EP1635469A2 (en) Pipelined a/d converter and method for correcting output of the same
JP3782911B2 (en) AD converter circuit
US20060044173A1 (en) Pipelined A/D converter and method for correcting error in output of the same
JP4488302B2 (en) Pipeline type A / D converter

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20080902