JP3860286B2

JP3860286B2 - Solid-state imaging device

Info

Publication number: JP3860286B2
Application number: JP10836097A
Authority: JP
Inventors: 秀治宮原
Original assignee: Olympus Corp
Current assignee: Olympus Corp
Priority date: 1997-04-11
Filing date: 1997-04-11
Publication date: 2006-12-20
Anticipated expiration: 2017-04-11
Also published as: JPH10290397A

Description

【０００１】
【発明の属する技術分野】
この発明は、光電変換素子を画素として行列状に配列し、該画素群の周辺部に順次画素信号を読み出すための垂直及び水平走査回路を設けたＸ−Ｙアドレス型の固体撮像装置に関し、特に１フィールド期間内に同一画素の信号を２回以上独立に読み出す機能を備えた固体撮像装置に関する。
【０００２】
【従来の技術】
被写体の中に高輝度の被写体と低輝度の被写体が混在する景色を、固体撮像装置を搭載した一台のカメラを用いて撮影する場合、現在のテレビジョンレートの露光時間（１／60秒）により撮影した場合、高輝度の被写体は飽和してしまい、いわゆる白飛びの現象が発生する。そこで、電子シャッター等を用いて露光時間を１／60秒よりも短く設定して撮影することにより、高輝度の被写体につては飽和する前の信号を読み出すことができる。しかしながら、この場合、低輝度の被写体に対しては、露光時間が短くなることにより被写体の撮影が困難になると共に、固体撮像装置を構成する画素自身において発生するランダムノイズや、読み出し時のアンプノイズの影響を受け易くなる。
【０００３】
そこで、一台のカメラを用いて低輝度の被写体から高輝度の被写体まで同時に撮影することが可能なように、露光時間を通常のテレビジョンレートの露光時間、すなわち１／60秒に設定したときの信号と、電子シャッターを用いて露光時間を１／60秒以下に設定したときの信号とを読み出すことにより、それぞれの被写体に応じて良好なＳ／Ｎを保持した状態で信号を読み出すことができる。従来、このように１フィールド期間内に画素の信号を独立に２回読み出すことを可能とした固体撮像装置としては、例えば特開平７−３８８１５号公報に示すような固体撮像装置が提案されている。この公報開示の固体撮像装置の垂直走査回路の構成を図14に、その動作を説明するためのタイミングチャートを図15に示す。
【０００４】
この垂直走査回路は、垂直シフトレジスタ101 及びパルス生成部102 により構成されている。垂直シフトレジスタ101 はクロックドＣＭＯＳ型のシフトレジスタであり、複数のシフトレジスタユニット101Uを縦続接続して構成されている。そして、垂直シフトレジスタ101 の初段ユニット101Uに読み出しパルスφＶＳＴを入力することにより、読み出しパルスφＶＳＴはクロックφＶＣＫ１の立ち下がりに同期して順次Ｓ１−２（第１のシフトレジスタユニット101Uの第２のノード）、Ｓ１−４（第１のシフトレジスタユニット101Uの第４のノード）、Ｓ２−１（第２のシフトレジスタユニット101Uの第１のノード）、・・・のようにシフトされていくようになっている。一方、パルス生成部102 は、１ビットあたり１個のインバータ回路103 ，２個の２入力ＯＲ回路104 ，105 ，１個の２入力ＮＡＮＡＤ回路106 からなる複数のパルス生成部ユニット102Uで構成されている。１ビット目のパルス生成部ユニット102Uの構成について説明すると、インバータ回路103 の入力は第１のシフトレジスタユニット101Uの第４のノードＳ１−４に、ＯＲ回路104 の入力は第１のシフトレジスタユニット101Uの第２のノードＳ１−２及びインバータ回路103 の出力に接続されている。もう一つのＯＲ回路105 の入力は、第２のシフトレジスタユニット101Uの第１及び第２のノードＳ２−１及びＳ２−２に接続されている。２個の２入力ＯＲ回路104 ，105 の出力は２入力ＮＡＮＡＤ回路106 の入力となっており、２入力ＮＡＮＡＤ回路106 の出力Ｐ１は水平選択線Ｇ１に接続されている。
【０００５】
次に、このように構成されている垂直走査回路の動作を、図15に示すタイミングチャートに基づいて説明する。光電変換素子から画素信号を読み出すためには、水平選択線にHighレベルを印加する必要がある。パルス生成部102 の出力Ｐ１，Ｐ２，・・・がHighレベルとなる条件は、２つあり、その第１の条件は、インバータ回路103 への入力がHighレベルで、且つＯＲ回路104 のインバータ回路103 が接続されていない側の入力が Lowレベルの時であり、第２の条件は、ＯＲ回路105 の入力が共に Lowレベルの時である。以上の２つの条件の内、どちらかを満たす時に、パルス生成部102 の出力Ｐ１，Ｐ２，・・・はHighレベルとなる。
【０００６】
時刻ｔ₁において、読み出しパルスφＶＳＴを垂直シフトレジスタ101 の初段のシフトレジスタユニット101Uに、ｔ₁〜ｔ₉の期間に渡って入力する。時刻ｔ₃〜ｔ₄の期間においては、第２のシフトレジスタユニットの各ノードＳ２−１及びＳ２−２の出力は共に Lowレベルとなり、上記条件の内第２の条件を満たす。したがって、第１のパルス生成部ユニット102Uの出力Ｐ１はHighレベルとなり、水平選択線Ｇ１にHighレベルが印加され、第１回目の信号読み出しが行われる。以下、同様に第１回目の信号読み出しが、ｔ₅〜ｔ₆の期間には水平選択線Ｇ２に接続されている画素に対して、ｔ₇〜ｔ₈の期間には水平選択線Ｇ３に接続されている画素に対して行われていく。
【０００７】
続いて時刻ｔ₁₀〜ｔ₁₁の期間においては、第１のシフトレジスタユニットの第４のノードＳ１−４がHighレベル、第１のシフトレジスタユニットの第２のノードＳ１−２（第１のシフトレジスタユニットの第２のノードＳ１−２の出力は図示していない）が Lowレベルとなり、上記条件の内第１の条件を満たすことになる。したがって、水平選択線Ｇ１にHighレベルが印加され、第２回目の信号読み出しが行われる。以下、同様に第２回目の信号読み出しが、ｔ₁₂〜ｔ₁₃の期間には水平選択線Ｇ２に接続されている画素に対して、ｔ₁₄〜ｔ₁₅の期間には水平選択線Ｇ３に接続されている画素に対して、順次行われていく。
【０００８】
ここで、第１回目の読み出し動作と第２回目の読み出し動作は、１Ｈの走査期間内において重複しないように行われる。すなわち、１Ｈ期間内において第１回目の読み出しと第２回目の読み出しは、異なるタイミングにおいて行われる。図14に示すような従来の構成の垂直走査回路においては、シフトパルスの立ち上がりで第１の読み出し動作が、立ち下がりで第２の読み出し動作が行われる。第１回目の読み出し動作終了から第２回目の読み出しまでの時間は、読み出しパルスφＶＳＴの入力期間によって規定される。
【０００９】
【発明が解決しようとする課題】
先に提案された上記構成の垂直走査回路においては、１フィールド期間内において画素信号を２回独立に読み出すために、シフトレジスタに対してパルス生成部を設けている。更に、第１回目の読み出し動作と第２回目の読み出し動作を行うためのパルスを生成するためのパルス生成部を、多くのトランジスタを用いて構成しており、このような構成では画素の微細化に対応することが困難である。
【００１０】
本発明は、従来の固体撮像装置における上記問題点を解消するためになされたてものであり、請求項１記載の発明は、１フィールド期間内に同一画素の信号を独立に２回以上読み出す機能を、より簡略な構成で実現することが可能な固体撮像装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記問題点を解決するための、請求項１記載の発明は、光電変換素子を画素として行列状に配列した光電変換素子群と、該光電変換素子群の各画素の信号電荷を順次読み出すための水平及び垂直走査回路とを備え、１フィールド期間内に同一画素の信号電荷を２回独立に読み出す機能を備えた固体撮像装置において、前記垂直走査回路は、２段の基本単位段からなる単位ユニットを縦続接続した垂直シフトレジスタからなり、前記光電変換素子群の行方向に配列された画素に共通に接続されている一水平選択線には前記垂直シフトレジスタの単位ユニットの中間出力が接続されており、前記垂直シフトレジスタには、１フィールド期間内に同一画素の信号電荷を２回読み出すための第１及び第２の読み出しパルスが（ｎ／２）Ｈ（１Ｈ：一水平走査期間、ｎ：奇数）位相をずらして入力されるように構成するものである。このように構成することにより、１フィールド期間内において同一画素の露光時間の異なる２つの信号を、水平走査期間内に異なるタイミングで独立に読み出すことが可能となる。
【００１２】
【発明の実施の形態】
（第１の実施の形態）
次に、実施の形態について説明する。図１は本発明に係る固体撮像装置の第１の実施の形態の全体構成を示すブロック構成図である。図１において、１は垂直走査回路、２は水平走査回路、３は画素となる光電変換素子、Ｇ１〜Ｇ６は水平方向に配列された画素列に一対一に対応して設けられた水平選択線である。本実施の形態の特徴は、垂直走査回路の構成及びその駆動手段にある。本実施の形態では、垂直走査回路１は垂直シフトレジスタのみから構成されている。垂直走査回路１は、２次元状に配列された光電変換素子群のｎラインずれた水平選択線に接続されている画素信号を、水平有効走査期間内の異なるタイミングでそれぞれ読み出すようになっている。
【００１３】
垂直走査回路１を構成する垂直シフトレジスタ４の構成を、図２に示す。ここで、垂直シフトレジスタ４を構成する基本単位段５は、例えば図３に示すようなＰチャネルＭＯＳトランジスタ５ａとＮチャネルＭＯＳトランジスタ５ｂとからなるクロックドＣＭＯＳインバータ２段からなっており、垂直シフトレジスタ４の単位ユニット６は２段の基本単位段５により構成されている。そして、複数の単位ユニット６を縦続接続して垂直シフトレジスタ４を構成している。また、垂直シフトレジスタ４を構成する基本単位段５には駆動用クロックφ１及びφ２と、それぞれの反転クロック／φ１及び／φ２が入力されている。シフトレジスタ１ビットすなわちシフトレジスタ単位ユニット６は２段の単位段５からなり、従来の垂直シフトレジスタと比較すると、シフトレジスタ全体を構成する基本単位段の数が２倍になっている。したがって、駆動用クロックφ１及びφ２の２周期分が、それぞれ１Ｈ期間に対応するようになっている。なお、水平選択線Ｇ１，Ｇ２，・・・には、垂直シフトレジスタ４の単位ユニット６の中間ノードの出力が接続されている。
【００１４】
次に、このように構成されている垂直走査回路１の動作を、図４に示すタイミングチャートを参照しながら説明する。なお、図４において、ＨＤは水平同期信号である。まず、水平ブランキング期間内の時刻ｔ₁において、クロックφ１の立ち上がりに同期して第１の読み出しパルスφＶＳＴ１を、垂直シフトレジスタ４の初段の単位ユニット６に１／２Ｈ期間入力する。ｔ₂〜ｔ₃の期間では、垂直シフトレジスタ４の第１の単位ユニット６の中間ノードの出力ＳＲ１−２はHighレベルとなり、水平選択線Ｇ１に行選択パルスが印加されることになる。このｔ₂〜ｔ₃の期間において、水平走査回路２から読み出しパルスが印加され、水平選択線Ｇ１に接続されている各画素の信号が順次読み出される。次にｔ₃〜ｔ₄の期間では、垂直シフトレジスタ４の第１の単位ユニット６の最終ノードの出力ＳＲ１−４がHighレベルとなるが、この出力ＳＲ１−４はどの水平選択線にも接続されていないため、信号の読み出し動作は行われない。ここで、１Ｈ期間（ｔ₂〜ｔ₄）の読み出し動作が終了する。
【００１５】
次のｔ₄〜ｔ₅の期間では、垂直シフトレジスタ４の第２の単位ユニット６の中間ノードの出力ＳＲ２−２がHighレベルとなり、水平選択線Ｇ２に行選択パルスが印加され、ｔ₄〜ｔ₅の期間において、水平選択線Ｇ２に接続されている各画素の信号が順次読み出される。以下、ｔ₅〜ｔ₆の期間において、垂直シフトレジスタ４の第２の単位ユニット６の最終ノードの出力ＳＲ２−４がHighレベルとなるが、この出力ＳＲ２−４はどの水平選択線にも接続されていないため、信号の読み出し動作は行われない。同様にしてｔ₆〜ｔ₇，ｔ₈〜ｔ₁₀，ｔ₁₁〜ｔ₁₂及びｔ₁₃〜ｔ₁₄の期間では、それぞれ水平選択線Ｇ３，Ｇ４，Ｇ５及びＧ６が選択され、各水平選択線に接続されている各画素の信号が順次読み出される。以上で第１回目の読み出し動作が終了する。
【００１６】
第１回目の読み出し動作を行っている最中の時刻ｔ₉において、クロックφ１の立ち上がりに同期して、第２の読み出しパルスφＶＳＴ２を垂直シフトレジスタ４の初段の単位ユニット６に１／２Ｈ期間入力し、第２の読み出し動作を行う。ここで、第２の読み出しパルスφＶＳＴ２と第１の読み出しパルスφＶＳＴ１は、１Ｈ期間内でみると１／２Ｈ位相がずれ、全体では７／２Ｈ位相がずれたタイミングで入力されている。ｔ₁₀〜ｔ₁₁の期間では、垂直シフトレジスタ４の第１の単位ユニット６の中間ノードの出力ＳＲ１−２がHighレベルとなり、水平選択線Ｇ１に接続されている各画素の信号が順次読み出される。ｔ₁₁〜ｔ₁₂の期間では、垂直シフトレジスタ４の第１の単位ユニット６の最終ノードの出力１−４がHighレベルとなるが、この出力１−４はどの水平選択線にも接続されていないため、信号の読み出し動作は行われない。以下同様に、水平選択線Ｇ２からＧ６が順次選択され、各水平選択線に接続されている各画素の信号が順次読み出され、第２回目の読み出し動作が終了する。
【００１７】
ここで、第１の水平選択線Ｇ１に関しては、ｔ₂〜ｔ₃の期間において第１回目の読み出し動作が行われ、ｔ₁₀〜ｔ₁₁の期間において第２回目の読み出し動作が行われる。したがって、１フィールド期間内に２回の読み出し動作が可能となる。以下、同様に全ての水平選択線に関して、１フィールド期間内に２回の読み出し動作が行われることになる。また、ｔ₈〜ｔ₁₁の１Ｈ期間においては、前半のｔ₈〜ｔ₁₀の期間では水平選択線Ｇ４に関する第１回目の読み出し動作が、後半のｔ₁₀〜ｔ₁₁の期間では水平選択線Ｇ１に関する第２回目の読み出し動作が行われるようになっている。
【００１８】
以上説明したように、垂直シフトレジスタ１ビット当たり２段の単位段を設け、第１及び第２の読み出しパルスφＶＳＴ１，φＶＳＴ２の入力位置の位相を１／２Ｈずらすことにより、第１及び第２の読み出し動作を１Ｈ期間内の前半及び後半で行い、１フィールド期間内において同一画素の信号を２回独立に読み出すことができる。また、垂直走査回路の構成についても従来に比べ簡略化することができる。
【００１９】
（第２の実施の形態）
次に、第２の実施の形態を図５に示す垂直走査回路に基づいて説明する。本実施の形態は、垂直走査回路１を、垂直シフトレジスタ４と、垂直シフトレジスタ４を構成する各単位ユニット６にそれぞれ対応させて配置したシャッター回路７−１，７−２，・・・により構成したもので、第１の実施の形態にフォーカルプレーン型のシャッター回路を付加したものである。垂直シフトレジスタ４は第１の実施の形態と同様な構成とし、シャッター回路７−１，７−２，・・・の出力を、インバータ回路８を介して水平選択線Ｇ１〜Ｇ６に接続している。
【００２０】
図５において、各シャッター回路を構成するＰチャネルトランジスタ11と12のソースは、共にHigh側の電源Ｖ_DDに接続され、Ｐチャネルトランジスタ11のドレインとＰチャネルトランジスタ13のソースが接続され、Ｐチャネルトランジスタ12のドレインとＰチャネルトランジスタ13のドレインが接続されている。また、Ｎチャネルトランジスタ14と16のソースは、 Low側の電源Ｖ_SSに接続され、Ｎチャネルトランジスタ14と16のドレインは、共にＮチャネルトランジスタ15のソースに接続されている。Ｎチャネルトランジスタ15のドレインはＰチャネルトランジスタ12，13のドレインに接続され、シャッター回路７−１，７−２，・・・の出力となり、インバータ回路８を介して水平選択線Ｇ１，Ｇ２，・・・に接続されている。
【００２１】
また、Ｐチャネルトランジスタ12とＮチャネルトランジスタ15のゲートは、対応する垂直シフトレジスタ４の単位ユニット６の中間ノードの出力ＳＲ１−２に接続されている。一方、Ｐチャネルトランジスタ11とＮチャネルトランジスタ14のゲートは、対応する垂直シフトレジスタ４の単位ユニット６の第１のノードの出力ＳＲ１−１に、Ｐチャネルトランジスタ13とＮチャネルトランジスタ16のゲートは、対応する垂直シフトレジスタ４の単位ユニット６の第３のノードの出力ＳＲ１−３に接続されている。
【００２２】
次に、このように構成されている第２の実施の形態における垂直走査回路の動作について、図６及び図７に示すタイミングチャートに基づいて説明する。なお、図７は図６の続きを示すタイミングチャートである。ここでは、説明を簡単にするため第１ビット目に限り説明する。まず、水平ブランキング期間内の時刻ｔ₁にクロックφ１の立ち上がりに同期して垂直シフトレジスタ４の初段の単位ユニット６に、第１の読み出しパルスφＶＳＴ１を１Ｈ期間入力する。期間ｔ₁〜ｔ₂においては、シャッター回路７−１のＮチャネルトランジスタ15がオフ、Ｐチャネルトランジスタ12がオンのため、シャッター回路７−１の出力はHighレベルとなる。続いてｔ₂において、垂直シフトレジスタ４の単位ユニット６の中間ノードの出力ＳＲ１−２がHighレベルとなり、Ｎチャネルトランジスタ15がオン、Ｐチャネルトランジスタ12がオフとなり、シャッター回路７−１の出力は Lowレベルとなる。ｔ₃において、垂直シフトレジスタ４の単位ユニット６の第３のノードの出力ＳＲ１−３が Lowレベルとなり、Ｐチャネルトランジスタ13がオン、Ｎチャネルトランジスタ16がオフとなり、シャッター回路７−１の出力はHighレベルとなる。ｔ₄において、垂直シフトレジスタ４の単位ユニット６の第１のノードの出力ＳＲ１−１がHighレベルとなり、Ｐチャネルトランジスタ11がオフ、Ｎチャネルトランジスタ14がオンとなり、シャッター回路７−１の出力は Lowレベルとなる。ｔ₅において、垂直シフトレジスタ４の単位ユニット６の中間ノードの出力ＳＲ１−２が Lowレベルとなり、Ｐチャネルトランジスタ12がオン、Ｎチャネルトランジスタ15がオフとなり、シャッター回路７−１の出力はHighレベルとなる。したがって、水平選択線Ｇ１にはｔ₂〜ｔ₃及びｔ₄〜ｔ₅の期間に、Highレベルが印加される。ここで、ｔ₂〜ｔ₃の期間に順次信号読み出しを行い、ｔ₄〜ｔ₅の期間にはリセット動作を行うようにする。以下同様に順次、読み出し動作終了後１／２Ｈ期間経過後にリセット動作を行う。ここでは、信号読み出し動作終了後、１／２Ｈ経過した時点においてリセット動作を行うようになっている。
【００２３】
第１回目の読み出し動作を行っている最中の時刻ｔ₁₀において、クロックφ１の立ち上がりに同期して、第２の読み出しパルスφＶＳＴ２を垂直シフトレジスタ４の初段の単位ユニット６に１Ｈ期間入力する。ここで、第２の読み出しパルスφＶＳＴ２と第１の読み出しパルスφＶＳＴ１は、１Ｈ期間内でみると１／２Ｈ位相がずれ、全体では７／２Ｈずれたタイミングとなっている。第２の読み出し動作においてもシャッター回路が動作し、ｔ₁₂〜ｔ₁₃の期間において読み出し動作を行い、ｔ₁₅〜ｔ₁₆の期間においてリセット動作を行うようにする。以下、同様に順次第２の読み出し動作に対応した読み出しを行う。
【００２４】
ここで、水平選択線Ｇ１においては、ｔ₂〜ｔ₃の期間に第１回目の読み出しを、ｔ₁₂〜ｔ₁₃の期間に第２回目の読み出し動作を行い、１フィールド期間内に２回読み出し動作を行う。リセット動作に関しては、読み出し動作動作終了後のｔ₄〜ｔ₅及びｔ₁₅〜ｔ₁₆の期間にリセット動作を行う。同様にして各水平選択線について、１フィールド期間内に２回読み出し動作及びリセット動作を行う。また、ｔ₉〜ｔ₁₄の１Ｈ期間に着目すると、ｔ₉〜ｔ₁₁の期間では水平選択線Ｇ４に関する第１回目の読み出し動作が、ｔ₁₂〜ｔ₁₃の期間では、水平選択線Ｇ１に関する第２回目の読み出し動作が行われる。すなわち、１Ｈ期間の前半では第１回目の読み出し動作が、後半では第２回目の読み出し動作が行われる。また、リセット動作は読み出し動作終了後、１／２Ｈ期間経過した時点で行う。
【００２５】
本実施の形態では、読み出しパルスφＶＳＴ１及びφＶＳＴ２の入力期間を１Ｈとしたが、１／２Ｈ期間に設定することにより第１の実施の形態と同様になる。この場合は、読み出し動作終了直後にリセット動作が行われることになる。また、読み出しパルスφＶＳＴ１及びφＶＳＴ２の入力期間を２Ｈとすれば、読み出し動作終了後３／２Ｈ経過した時点でリセット動作が行われることになる。このように読み出しパルスφＶＳＴ１及びφＶＳＴ２の入力期間を可変とすることにより、読み出し動作が終了してから、リセット動作を行うまでの期間を可変にすることができる。
【００２６】
このように、シャッター回路を設けることにより、１フィールド期間内に同一画素の信号を独立に２回読み出すことに加え、フォーカルプレーン型のシャッター動作が可能となる。
【００２７】
（第３の実施の形態）
次に、第３の実施の形態について説明する。この実施の形態は、次に述べる第４及び第５の実施の形態と共に、光電変換素子として内部増幅型の固体撮像素子であるＣＭＤ（Charge Modulation Device）を採用したもので、垂直走査回路は垂直シフトレジスタとレベルミックス回路とにより構成されている。すなわち、ＣＭＤから信号を出力する際には、水平選択線に蓄積電圧ＶＡＣ（約−６Ｖ）、オーバーフロー電圧ＶＯＦ（約−３Ｖ）、読み出し電圧ＶＲＤ（約−1.2 Ｖ）、リセット電圧ＶＲＳＴ（約＋２Ｖ）の４種類の電圧を選択的に印加する必要がある。これらの電圧を選択的に印加するための回路として、図８に示すようなレベルミックス回路９−１，９−２，・・・を垂直走査回路に設ける必要がある。第３の実施の形態の構成は、第１の実施の形態の構成において、垂直シフトレジスタに、水平選択線に信号電荷を読み出すために選択的に４種類の電圧を印加するためのレベルミックス回路を接続した構成とする。具体的には、垂直シフトレジスタ４の各ビット出力（ＳＲ１−２，ＳＲ２−２，・・・ＳＲ６−２）に、それぞれインバータ回路10を介してレベルミックス回路９−１，９−２，・・・を接続したものである。
【００２８】
各レベルミックス回路９−１，９−２，・・・は、Ｐチャネルトランジスタ21とＮチャネルトランジスタ22，23及び24により構成されている。Ｐチャネルトランジスタ21のソースは、Highレベルがリセット電圧ＶＲＳＴ、 Lowレベルが読み出し電圧ＶＲＤからなる電源クロックラインに接続されており、Ｎチャネルトランジスタ22のソースはＮチャネルトランジスタ23のドレイン及びＮチャネルトランジスタ24のドレインに接続されている。Ｎチャネルトランジスタ23のソースはオーバーフロー電圧ＶＯＦに、Ｎチャネルトランジスタ24のソースは蓄積電圧ＶＡＣにそれぞれ接続されている。そして、Ｐチャネルトランジスタ21のドレインとＮチャネルトランジスタ22のドレインは互いに接続され、レベルミックス回路９−１，９−２，・・・の出力となる。また、レベルミックス回路９−１，９−２，・・・への入力は、垂直シフトレジスタの各ビット出力ＳＲ１−２，ＳＲ２−２，・・・をインバータ回路10を介して、Ｎチャネルトランジスタ22とＰチャネルトランジスタ21のゲートに接続している。各レベルミックス回路９−１，９−２，・・・の出力は、光電変換素子群の水平選択線Ｇ１，Ｇ２，・・・にそれぞれ接続されている。Ｎチャネルトランジスタ23のゲートには垂直シフトレジスタ４の駆動用クロックφ２の反転クロック／φ２が、Ｎチャネルトランジスタ24のゲートにはクロックφ２が接続されている。
【００２９】
ここで、レベルミックス回路９−１，９−２，・・・への入力がHighレベルの時は、Ｐチャネルトランジスタ21はオフ、Ｎチャネルトランジスタ22はオンしているため、Ｎチャネルトランジスタ23又は24によりオーバーフロー電圧ＶＯＦ又は蓄積電圧ＶＡＣのいずれかが出力される。一方、入力レベルが Lowレベルの時は、Ｐチャネルトランジスタ21はオン、Ｎチャネルトランジスタ22はオフしているため、Ｐチャネルトランジスタ21により読み出し電圧ＶＲＤ又はリセット電圧ＶＲＳＴの電源クロックラインの信号が出力される。すなわち、レベルミックス回路９−１，９−２，・・・は、入力が Lowレベルの時には読み出し電圧ＶＲＤ又はリセット電圧ＶＲＳＴが、入力がHighレベルの時には蓄積電圧ＶＡＣ又はオーバーフロー電圧ＶＯＦが、水平選択線Ｇ１，Ｇ２，・・・に印加されるようになっている。
【００３０】
次に、このような構成の垂直走査回路を備えた第３の実施の形態の動作を、図９に示したタイミングチャートに基づいて説明する。時刻ｔ₁において、クロックφ１の立ち上がりに同期して第１の読み出しパルスφＶＳＴ１を垂直シフトレジスタ４の初段の単位ユニット６に、１／２Ｈ期間入力する。ｔ₁〜ｔ₂の期間では、レベルミックス回路９−１の入力がHighレベルのため、クロックφ２の Lowレベルに同期してオーバーフロー電圧ＶＯＦが、クロックφ２のHighレベルに同期して蓄積電圧ＶＡＣが、水平選択線Ｇ１に出力される。ｔ₂〜ｔ₃の期間では、レベルミックス回路９−１への入力が Lowレベルのため、読み出し電圧ＶＲＤ及びリセット電圧ＶＲＳＴが水平選択線Ｇ１に出力され、水平選択線Ｇ１に接続されている画素の信号が順次読み出される。なお、リセット動作は読み出し動作終了後直後に行われる。続いてｔ₃から次の読み出しパルスが入力されるまでは、レベルミックス回路９−１への入力がHighレベルのため、クロックφ２の Lowレベルに同期してオーバーフロー電圧ＶＯＦが、クロックφ２のHighレベルに同期して蓄積電圧ＶＡＣが、水平選択線Ｇ１に印加される。以下同様にして順次水平選択線Ｇ２〜Ｇ６に接続されている画素の信号読み出し及びリセット動作が行われる。
【００３１】
第１回目の走査、読み出しを行っている最中の時刻ｔ₉において、クロックφ１の立ち上がりに同期して第２の読み出しパルスφＶＳＴ２を１／２Ｈ期間、垂直シフトレジスタ４の初段の単位ユニット６に入力して第２の読み出し動作を行う。第２の読み出しパルスφＶＳＴ２の入力位置は、１Ｈ期間内で見ると第１の読み出しパルスφＶＳＴ１とは位相が１／２Ｈ、全体では７／２Ｈずれたタイミングとなっている。ここで、水平選択線Ｇ１に注目すれば、第１回目の走査、読み出しと同様に、レベルミックス回路９−１への入力が Lowレベルの期間ｔ₁₀〜ｔ₁₁では、水平選択線Ｇ１に読み出し電圧ＶＲＤ及びリセット電圧ＶＲＳＴが印加され、水平選択線Ｇ１に接続されている画素の信号が順次読み出され、その直後にリセット動作が行われる。それ以外の期間においては、蓄積電圧ＶＡＣ及びオーバーフロー電圧ＶＯＦが印加される。以下、同様にして順次水平選択線Ｇ２〜Ｇ６に接続されている画素の信号読み出し及びリセット動作が行われる。以上で第２回目の読み出し動作が終了する。
【００３２】
ここで、水平選択線Ｇ１に関しては、ｔ₂〜ｔ₃において第１回目の読み出し動作を、ｔ₁₀〜ｔ₁₁において第２回目の読み出し動作を行うことにより、１フィールド期間内に２回読み出すことが可能となる。同様に他の水平選択線Ｇ２〜Ｇ６に関しても１フィールド期間内に２回ずつ読み出されていく。また、ｔ₈〜ｔ₁₁の１Ｈ期間に注目すると、ｔ₈〜ｔ₁₀の期間では水平選択線Ｇ４に関する第１回目の読み出し動作が、ｔ₁₀〜ｔ₁₁の期間では水平選択線Ｇ１に関する第２回目の読み出し動作が行われている。すなわち、１Ｈ期間の前半では第１回目の読み出し動作を、後半では第２回目の読み出し動作を行うようになっている。また、１Ｈ期間において前半の読み出し動作を終了してから後半の読み出しを行うまでの期間と、水平ブランキング期間において、オーバーフロー動作を行うものである。これにより耐ブルーミングを向上させることができる。
【００３３】
以上、説明したように、垂直走査回路にレベルミックス回路を付加することにより、光電変換素子としてＣＭＤを採用した場合においても、１フィールド期間内において同一画素の信号を２回読み出すことが可能となる。
【００３４】
（第４の実施の形態）
次に、第４の実施の形態を図10に基づいて説明する。この実施の形態は、光電変換素子としてＣＭＤを用い、垂直走査回路を垂直シフトレジスタ、シャッター回路及びレベルミックス回路により構成したものである。具体的には垂直シフトレジスタ４の各ビット出力をシャッター回路７−１，７−２，・・・に入力し、シャッター回路７−１，７−２，・・・の出力をレベルミックス回路９−１，９−２，・・・の入力とするものである。
【００３５】
次に、第４の実施の形態の動作を、図11及び図12に示すタイミングチャートに基づいて説明する。なお、図12は図11に示すタイミングチャートの続きである。時刻ｔ₁において、クロックφ１の立ち上がりに同期して垂直シフトレジスタ４の初段の単位ユニット６に第１の読み出しパルスφＶＳＴ１を１Ｈ期間入力する。時刻ｔ₂まではシャッター回路７−１の出力がHighレベルのため、レベルミックス回路９−１からはクロックφ２がHighレベルの期間において蓄積電圧ＶＡＣが、 Lowレベル期間ではオーバーフロー電圧ＶＯＦが出力される。ｔ₂〜ｔ₃では、シャッター回路７−１の出力は Lowレベルとなり、レベルミックス回路９−１により水平選択線Ｇ１には読み出し電圧ＶＲＤが印加され、水平選択線Ｇ１に接続されている画素の信号が順次読み出されていく。ｔ₄〜ｔ₅では、シャッター回路７−１の出力はHighレベルとなり、レベルミックス回路９−１によりリセット電圧ＶＲＳＴが印加され、水平選択線Ｇ１に接続されている画素のリセット動作が行われる。以下、同様にして順次水平選択線Ｇ２〜Ｇ６に関する信号読み出し及びリセット動作を行い、第１回目の読み出し動作が終了する。
【００３６】
第１回目の読み出し動作を行っている最中の時刻ｔ₁₀において、クロックφ１の立ち上がりに同期して第２の読み出しパルスφＶＳＴ２を、１Ｈ期間垂直シフトレジスタ４の初段の単位ユニット６に入力して、第２回目の読み出し動作を行う。ここで、第１の読み出しパルスφＶＳＴ１と第２の読み出しパルスφＶＳＴ２の入力位置は、１Ｈ期間内で見ると１／２Ｈ、全体では７／２Ｈ位相がずれたタイミングとなっている。第１回目の読み出しと同様に、ｔ₁₂〜ｔ₁₃の期間において水平選択線Ｇ１に関する読み出し動作を行い、ｔ₁₅〜ｔ₁₆においてリセット動作を行っている。他の期間では蓄積電圧ＶＡＣ及びオーバーフロー電圧ＶＯＦが印加される。以下、同様にして順次水平選択線Ｇ２〜Ｇ６に関する読み出し動作及びリセット動作を実施し、第２回目の読み出し動作が終了する。
【００３７】
水平選択線Ｇ１に着目すると、ｔ₂〜ｔ₃の期間において第１回目の読み出し動作を行い、ｔ₁₂〜ｔ₁₃の期間において第２回目の読み出しを行い、１フィールド期間内において同一画素の信号を２回読み出すことが可能となる。リセット動作は読み出し動作終了後のｔ₄〜ｔ₅及びｔ₁₅〜ｔ₁₆の期間において行う。したがって、１フィールド期間内において同一画素の信号を読み出すと共にリセット動作を行う。ｔ₉〜ｔ₁₄までの１Ｈ期間に注目すると、前半のｔ₉〜ｔ₁₁の期間では水平選択線Ｇ４に関する第１回目の読み出し動作が、後半のｔ₁₂〜ｔ₁₃の期間では水平選択線Ｇ１に関する第２回目の読み出し動作を行う。したがって、１Ｈ期間の前半では第１回目の読み出しが、後半では第２回目の読み出しが行われる。リセット動作は読み出し動作終了後１／２Ｈ経過した時点にて行われる。
【００３８】
以上、説明したように、垂直走査回路にシャッター回路とレベルミックス回路を付加することにより、１フィールド期間内での同一画素の２回読み出し動作、及びフォーカルプレーン型のシャッター動作を、ＣＭＤを画素として用いた固体撮像装置に行わせることができる。
【００３９】
（第５の実施の形態）
次に、第５の実施の形態について説明する。この実施の形態は、第３及び第４の実施の形態と同じ構成の垂直走査回路を用い、１フィールド期間内において同一画素の２回読み出しを行う際、１回目の読み出し動作を非破壊読み出しとし、リセット動作を２回目の読み出し動作後にのみ行わせるようにしたものである。
【００４０】
まず、図８に示した第３の実施の形態に本実施の形態を適用して非破壊読み出しを行わせる場合の構成について説明する。図８において、レベルミックス回路９−１，９−２のＰチャネルトランジスタ21のソースに接続されている電源クロックラインにおいて、リセット電圧ＶＲＳＴ用パルスを水平ブランキング期間のみに発生させる。これにより、リセット電圧ＶＲＳＴは１Ｈ期間に１回のみの印加となり、第１回目の読み出し動作の際にはリセット電圧ＶＲＳＴが印加されない非破壊読み出しとなり、第２回目の読み出しにおいてはリセット電圧ＶＲＳＴが印加されるようになる。
【００４１】
このような構成の動作を、図13に示すタイミングチャートに基づいて説明する。水平選択線Ｇ１に関しては、ｔ₂〜ｔ₃の期間に第１回目の読み出し動作が行われるが、その後リセット電圧ＶＲＳＴは印加されないため、リセット動作を伴わない非破壊読み出しとなる。その後ｔ₁₀〜ｔ₁₁の期間において第２の読み出し動作が行われるが、読み出し動作終了後、リセット電圧ＶＲＳＴが印加され、リセット動作が行われる。このようにリセット電圧ＶＲＳＴを１Ｈ期間に１回のみ印加することにより、第１回目の読み出しは非破壊読み出しとなる。
【００４２】
一方、図10に示した第４の実施の形態に本実施の形態を適用した場合、非破壊読み出しは、レベルミックス回路９−１，９−２，・・・の電源クロックラインのリセット電圧ＶＲＳＴの発生時期を変更することにより可能となる。具体的にはリセット電圧ＶＲＳＴを有効水平走査期間内のみ発生させる。このことにより第１回目の読み出し動作においてはリセット電圧が印加されない非破壊読み出しとなり、第２回目の読み出しにおいてのみリセット電圧が印加されるようになる。具体的に図11，12を利用して説明すると、水平選択線Ｇ１に関してはｔ₂〜ｔ₃の期間における第１回目の読み出し動作終了後のｔ₄〜ｔ₅の期間では、リセット電圧ＶＲＳＴは印加されない。一方、ｔ₁₂〜ｔ₁₃の期間における第２回目の読み出し動作終了後のｔ₁₅〜ｔ₁₆の期間においてリセット動作が行われる。したがって、第１回目の読み出しはリセット電圧を伴わない非破壊読み出しとなる。
【００４３】
上記各実施の形態においては、垂直走査回路を構成するシフトレジスタとして、クロックドＣＭＯＳ型のインバータ回路からなるシフトレジスタを用いたものを示したが、同様の機能及び動作を有するシフトレジスタであれば、他のタイプのシフトレジスタでも同様に用いることができる。また、１Ｈ期間の前半に第１回目の読み出し動作を、後半に第２回目の読み出し動作を行うようにしたものを示したが、逆に１Ｈ期間の後半に第１回目の読み出し動作を、前半に第２回目の読み出し動作を行うように構成することが可能であることは明白である。
【００４４】
【発明の効果】
以上実施の形態に基づいて説明したように、本発明によれば、垂直走査回路を構成する垂直シフトレジスタの単位段を一水平選択線あたり２段ずつ設け、水平選択線を垂直シフトレジスタの２段の単位段の中間出力端に接続し、第１及び第２の読み出しパルスを垂直シフトレジスタに入力するように構成しているので、従来よりも少ないトランジスタ数の簡略な構成で、１フィールド期間内に同一画素の露光時間の異なる２つの信号を独立に読み出すことが可能となる。
【図面の簡単な説明】
【図１】本発明に係る固体撮像装置の第１の実施の形態の全体構成を示すブロック構成図である。
【図２】図１に示した第１の実施の形態における垂直走査回路の構成を示すブロック構成図である。
【図３】図２に示した垂直走査回路を構成する垂直シフトレジスタの基本単位段の構成例を示す回路構成図である。
【図４】図２に示した垂直走査回路の動作を説明するためのタイミングチャートである。
【図５】本発明の第２の実施の形態の垂直走査回路を示す回路構成図である。
【図６】図５に示した垂直走査回路の動作を説明するためのタイミングチャートの一部を示す図である。
【図７】図６に示したタイミングチャートの残りの部分を示す図である。
【図８】本発明の第３の実施の形態の垂直走査回路を示す回路構成図である。
【図９】図８に示した垂直走査回路の動作を説明するためのタイミングチャートである。
【図10】本発明の第４の実施の形態の垂直走査回路を示す回路構成図である。
【図11】図10に示した垂直走査回路の動作を説明するためのタイミングチャートの一部を示す図である。
【図12】図11に示したタイミングチャートの残りの部分を示す図である。
【図13】本発明の第５の実施の形態の動作を説明するためのタイミングチャートである。
【図14】従来の固体撮像装置における垂直走査回路の構成例を示すブロック構成図である。
【図15】図14に示した垂直走査回路の動作を説明するためのタイミングチャートである。
【符号の説明】
１垂直走査回路
２水平走査回路
３光電変換素子
４垂直シフトレジスタ
５垂直シフトレジスタ単位段
６垂直シフトレジスタ単位ユニット
７−１，７−２，・・・シャッター回路
８インバータ回路
９−１，９−２，・・・レベルミックス回路
10 インバータ回路[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to an XY address type solid-state imaging device in which photoelectric conversion elements are arranged in a matrix form as pixels, and vertical and horizontal scanning circuits for sequentially reading out pixel signals at the periphery of the pixel group are provided. The present invention relates to a solid-state imaging device having a function of independently reading out signals of the same pixel twice or more within one field period.
[0002]
[Prior art]
  When shooting a scene in which a high-brightness subject and a low-brightness subject are mixed using a single camera equipped with a solid-state imaging device, the exposure time at the current television rate (1/60 seconds) When shooting with this method, a high-brightness subject is saturated and a so-called whiteout phenomenon occurs. Therefore, by using an electronic shutter or the like to set the exposure time to be shorter than 1/60 seconds, it is possible to read a signal before saturation for a high-luminance subject. However, in this case, for a low-luminance subject, it becomes difficult to shoot the subject because the exposure time is shortened, and random noise generated in the pixels themselves constituting the solid-state imaging device, and amplifier noise during readout It becomes easy to be affected.
[0003]
  Therefore, when the exposure time is set to the exposure time of the normal television rate, that is, 1/60 seconds, so that it is possible to shoot from a low brightness subject to a high brightness subject simultaneously using one camera. And the signal when the exposure time is set to 1/60 second or less using an electronic shutter, the signal can be read with a good S / N maintained for each subject. it can. Conventionally, for example, a solid-state imaging device as disclosed in Japanese Patent Application Laid-Open No. 7-38815 has been proposed as a solid-state imaging device capable of reading out pixel signals twice independently within one field period. . FIG. 14 shows the configuration of the vertical scanning circuit of the solid-state imaging device disclosed in this publication, and FIG. 15 shows a timing chart for explaining its operation.
[0004]
  This vertical scanning circuit is composed of a vertical shift register 101 and a pulse generator 102. The vertical shift register 101 is a clocked CMOS type shift register, and is configured by cascading a plurality of shift register units 101U. Then, by inputting the read pulse φVST to the first stage unit 101U of the vertical shift register 101, the read pulse φVST is sequentially S1-2 (second node of the first shift register unit 101U in synchronization with the falling of the clock φVCK1). ), S1-4 (fourth node of the first shift register unit 101U), S2-1 (first node of the second shift register unit 101U), and so on. It has become. On the other hand, the pulse generator 102 is composed of a plurality of pulse generator units 102U each composed of one inverter circuit 103, two 2-input OR circuits 104 and 105, and one 2-input NANAD circuit 106 per bit. Yes. The configuration of the first bit pulse generation unit 102U will be described. The input of the inverter circuit 103 is input to the fourth node S1-4 of the first shift register unit 101U, and the input of the OR circuit 104 is the first shift register unit. The second node S1-2 of 101U and the output of the inverter circuit 103 are connected. The other OR circuit 105 has its input connected to the first and second nodes S2-1 and S2-2 of the second shift register unit 101U. The outputs of the two 2-input OR circuits 104 and 105 are the inputs of the 2-input NANAD circuit 106, and the output P1 of the 2-input NANAD circuit 106 is connected to the horizontal selection line G1.
[0005]
  Next, the operation of the thus configured vertical scanning circuit will be described based on the timing chart shown in FIG. In order to read a pixel signal from the photoelectric conversion element, it is necessary to apply a high level to the horizontal selection line. There are two conditions for the outputs P1, P2,... Of the pulse generator 102 to be at a high level. The first condition is that the input to the inverter circuit 103 is at the high level and the inverter circuit of the OR circuit 104 The second condition is when both the inputs of the OR circuit 105 are at a low level. When either one of the above two conditions is satisfied, the outputs P1, P2,.
[0006]
  Time t₁, The read pulse φVST is applied to the first shift register unit 101U of the vertical shift register 101 at t₁~ T₉Enter over a period of. Time t_Three~ T_FourDuring this period, the outputs of the nodes S2-1 and S2-2 of the second shift register unit are both at the low level, and the second condition is satisfied. Accordingly, the output P1 of the first pulse generation unit 102U is at the high level, the high level is applied to the horizontal selection line G1, and the first signal readout is performed. Similarly, the first signal readout is t_Five~ T₆In the period of t, for the pixels connected to the horizontal selection line G2, t₇~ T₈During this period, the operation is performed on the pixels connected to the horizontal selection line G3.
[0007]
  Then time t_Ten~ T₁₁In this period, the fourth node S1-4 of the first shift register unit is at the high level, the second node S1-2 of the first shift register unit (the second node S1 of the first shift register unit). -2 is not shown in the figure) becomes a low level, which satisfies the first condition. Therefore, the high level is applied to the horizontal selection line G1, and the second signal reading is performed. Similarly, the second signal readout is t₁₂~ T₁₃In the period of t, for the pixels connected to the horizontal selection line G2, t₁₄~ T₁₅During this period, the process is sequentially performed on the pixels connected to the horizontal selection line G3.
[0008]
  Here, the first read operation and the second read operation are performed so as not to overlap in the 1H scanning period. That is, the first reading and the second reading are performed at different timings within the 1H period. In the conventional vertical scanning circuit as shown in FIG. 14, the first reading operation is performed at the rising edge of the shift pulse, and the second reading operation is performed at the falling edge. The time from the end of the first read operation to the second read is defined by the input period of the read pulse φVST.
[0009]
[Problems to be solved by the invention]
  In the previously proposed vertical scanning circuit having the above-described configuration, a pulse generator is provided for the shift register in order to independently read out the pixel signal twice within one field period. Further, a pulse generation unit for generating a pulse for performing the first read operation and the second read operation is configured by using many transistors. In such a configuration, the pixel is miniaturized. It is difficult to deal with
[0010]
  The present invention has been made in order to solve the above-described problems in the conventional solid-state imaging device, and the invention according to claim 1 has a function of independently reading out signals of the same pixel twice or more within one field period. It is an object to provide a solid-state imaging device capable of realizing a simpler configurationAnd
[0011]
[Means for Solving the Problems]
  In order to solve the above problems, an invention according to claim 1 is directed to a photoelectric conversion element group in which photoelectric conversion elements are arranged in a matrix as pixels, and a signal charge of each pixel of the photoelectric conversion element group for sequentially reading out In a solid-state imaging device having a horizontal and vertical scanning circuit and a function of independently reading out signal charges of the same pixel twice within one field period, the vertical scanning circuit includes:2 stepsofBasicUnit stageCascade unit units consisting ofConsisting of a vertical shift register,One connected in common to the pixels arranged in the row direction of the photoelectric conversion element groupHorizontal selection lineInIs the vertical shift registerUnit unitIntermediate outputButConnected to the vertical shift register.,Within one field periodInSignal charge of the same pixelTheRead twiceYouFirst and second read pulses for(N / 2) H (1H: one horizontal scanning period, n: odd number) phase is shiftedIt is configured to be input. With this configuration, two signals with different exposure times for the same pixel within one field period can be read independently at different timings within the horizontal scanning period.ButIt becomes possible.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
  Next, embodiments will be described. FIG. 1 is a block diagram showing the overall configuration of a first embodiment of a solid-state imaging device according to the present invention. In FIG. 1, 1 is a vertical scanning circuit, 2 is a horizontal scanning circuit, 3 is a photoelectric conversion element to be a pixel, and G1 to G6 are horizontal selection lines provided in one-to-one correspondence with pixel columns arranged in the horizontal direction. It is. The feature of this embodiment is the configuration of the vertical scanning circuit and its driving means. In the present embodiment, the vertical scanning circuit 1 includes only a vertical shift register. The vertical scanning circuit 1 reads out pixel signals connected to horizontal selection lines shifted by n lines in the two-dimensionally arranged photoelectric conversion element groups at different timings within the horizontal effective scanning period. .
[0013]
  The configuration of the vertical shift register 4 that constitutes the vertical scanning circuit 1 is shown in FIG. Here, the basic unit stage 5 constituting the vertical shift register 4 is composed of, for example, two stages of clocked CMOS inverters composed of a P-channel MOS transistor 5a and an N-channel MOS transistor 5b as shown in FIG. The unit unit 6 of the register 4 is composed of two basic unit stages 5. A plurality of unit units 6 are cascaded to constitute a vertical shift register 4. The basic unit stage 5 constituting the vertical shift register 4 is supplied with driving clocks φ1 and φ2 and inverted clocks / φ1 and / φ2 respectively. The shift register 1 bit, that is, the shift register unit 6 comprises two unit stages 5, and the number of basic unit stages constituting the entire shift register is doubled as compared with the conventional vertical shift register. Therefore, two cycles of the driving clocks φ1 and φ2 correspond to the 1H period, respectively. The output of the intermediate node of the unit unit 6 of the vertical shift register 4 is connected to the horizontal selection lines G1, G2,.
[0014]
  Next, the operation of the vertical scanning circuit 1 configured as described above will be described with reference to the timing chart shown in FIG. In FIG. 4, HD is a horizontal synchronization signal. First, the time t within the horizontal blanking period₁, The first read pulse φVST1 is inputted to the unit unit 6 of the first stage of the vertical shift register 4 for ½H period in synchronization with the rising edge of the clock φ1. t₂~ T_ThreeDuring this period, the output SR1-2 of the intermediate node of the first unit unit 6 of the vertical shift register 4 is at the high level, and the row selection pulse is applied to the horizontal selection line G1. This t₂~ T_ThreeDuring this period, a read pulse is applied from the horizontal scanning circuit 2, and the signals of the respective pixels connected to the horizontal selection line G1 are sequentially read. Then t_Three~ T_FourIn this period, the output SR1-4 of the final node of the first unit unit 6 of the vertical shift register 4 is at the High level, but since this output SR1-4 is not connected to any horizontal selection line, No read operation is performed. Here, 1H period (t₂~ T_Four) Is finished.
[0015]
  Next t_Four~ T_FiveDuring this period, the output SR2-2 of the intermediate node of the second unit unit 6 of the vertical shift register 4 is at the high level, the row selection pulse is applied to the horizontal selection line G2, and t_Four~ T_FiveIn this period, signals of the respective pixels connected to the horizontal selection line G2 are sequentially read out. T_Five~ T₆In this period, the output SR2-4 of the final node of the second unit unit 6 of the vertical shift register 4 is at a high level, but since this output SR2-4 is not connected to any horizontal selection line, No read operation is performed. Similarly t₆~ T₇, T₈~ T_Ten, T₁₁~ T₁₂And t₁₃~ T₁₄In this period, the horizontal selection lines G3, G4, G5 and G6 are selected, and the signals of the pixels connected to the horizontal selection lines are sequentially read out. This completes the first read operation.
[0016]
  Time t during the first read operation₉In synchronization with the rising edge of the clock φ1, the second read pulse φVST2 is input to the unit unit 6 of the first stage of the vertical shift register 4 for a 1 / 2H period to perform the second read operation. Here, the second read pulse φVST2 and the first read pulse φVST1 are input at a timing when the 1 / 2H phase is shifted in the 1H period, and the 7 / 2H phase is shifted as a whole. t_Ten~ T₁₁During this period, the output SR1-2 of the intermediate node of the first unit unit 6 of the vertical shift register 4 is at the high level, and the signals of the pixels connected to the horizontal selection line G1 are sequentially read out. t₁₁~ T₁₂During this period, the output 1-4 of the final node of the first unit unit 6 of the vertical shift register 4 is at a high level, but since this output 1-4 is not connected to any horizontal selection line, No read operation is performed. Similarly, the horizontal selection lines G2 to G6 are sequentially selected, the signals of the pixels connected to the horizontal selection lines are sequentially read, and the second read operation is completed.
[0017]
  Here, for the first horizontal selection line G1, t₂~ T_ThreeThe first read operation is performed during the period t_Ten~ T₁₁A second read operation is performed during the period. Therefore, two read operations can be performed within one field period. Hereinafter, similarly, the read operation is performed twice in one field period for all horizontal selection lines. T₈~ T₁₁In the 1H period, the first half of t₈~ T_TenDuring the period, the first read operation for the horizontal selection line G4 is performed in the latter half of t._Ten~ T₁₁During this period, the second read operation relating to the horizontal selection line G1 is performed.
[0018]
  As described above, by providing two unit stages for each bit of the vertical shift register and shifting the phase of the input positions of the first and second read pulses φVST1 and φVST2 by 1 / 2H, the first and second The reading operation is performed in the first half and the second half in the 1H period, and the signal of the same pixel can be independently read out twice in one field period. Also, the configuration of the vertical scanning circuit can be simplified as compared with the conventional one.
[0019]
(Second Embodiment)
  Next, a second embodiment will be described based on the vertical scanning circuit shown in FIG. In the present embodiment, the vertical scanning circuit 1 is constituted by a vertical shift register 4 and shutter circuits 7-1, 7-2,... Arranged corresponding to the unit units 6 constituting the vertical shift register 4, respectively. In this configuration, a focal plane type shutter circuit is added to the first embodiment. The vertical shift register 4 has the same configuration as that of the first embodiment, and the outputs of the shutter circuits 7-1, 7-2,... Are connected to the horizontal selection lines G1 to G6 via the inverter circuit 8. Yes.
[0020]
  In FIG. 5, the sources of the P-channel transistors 11 and 12 constituting each shutter circuit are both the high-side power supply V._DD, The drain of the P channel transistor 11 and the source of the P channel transistor 13 are connected, and the drain of the P channel transistor 12 and the drain of the P channel transistor 13 are connected. The sources of the N-channel transistors 14 and 16 are the low-side power supply V_SSThe drains of the N-channel transistors 14 and 16 are both connected to the source of the N-channel transistor 15. The drain of the N-channel transistor 15 is connected to the drains of the P-channel transistors 12 and 13 and becomes the output of the shutter circuits 7-1, 7-2..., And the horizontal selection lines G 1, G 2,. ··It is connected to the.
[0021]
  The gates of the P channel transistor 12 and the N channel transistor 15 are connected to the output SR1-2 of the intermediate node of the unit unit 6 of the corresponding vertical shift register 4. On the other hand, the gates of the P-channel transistor 11 and the N-channel transistor 14 are output to the output SR1-1 of the first node of the unit unit 6 of the corresponding vertical shift register 4, and the gates of the P-channel transistor 13 and the N-channel transistor 16 are It is connected to the output SR1-3 of the third node of the unit unit 6 of the corresponding vertical shift register 4.
[0022]
  Next, the operation of the vertical scanning circuit according to the second embodiment configured as described above will be described based on the timing charts shown in FIGS. FIG. 7 is a timing chart showing the continuation of FIG. Here, in order to simplify the description, only the first bit will be described. First, the time t within the horizontal blanking period₁In synchronization with the rising edge of the clock φ1, the first read pulse φVST1 is input to the first unit 6 of the vertical shift register 4 for 1H period. Period t₁~ T₂In FIG. 4, since the N-channel transistor 15 of the shutter circuit 7-1 is off and the P-channel transistor 12 is on, the output of the shutter circuit 7-1 is at a high level. T₂, The output SR1-2 of the intermediate node of the unit unit 6 of the vertical shift register 4 becomes the high level, the N channel transistor 15 is turned on, the P channel transistor 12 is turned off, and the output of the shutter circuit 7-1 becomes the low level. . t_Three, The output SR1-3 of the third node of the unit unit 6 of the vertical shift register 4 becomes Low level, the P channel transistor 13 is turned on, the N channel transistor 16 is turned off, and the output of the shutter circuit 7-1 is at High level. It becomes. t_Four, The output SR1-1 of the first node of the unit unit 6 of the vertical shift register 4 becomes high level, the P-channel transistor 11 turns off, the N-channel transistor 14 turns on, and the output of the shutter circuit 7-1 becomes low level. It becomes. t_Five, The output SR1-2 of the intermediate node of the unit unit 6 of the vertical shift register 4 becomes Low level, the P channel transistor 12 is turned on, the N channel transistor 15 is turned off, and the output of the shutter circuit 7-1 becomes High level. . Therefore, the horizontal selection line G1 has t₂~ T_ThreeAnd t_Four~ T_FiveDuring this period, the high level is applied. Where t₂~ T_ThreeThe signals are sequentially read during the period t_Four~ T_FiveDuring this period, a reset operation is performed. In the same manner, the reset operation is sequentially performed after the ½ H period has elapsed since the end of the read operation. Here, the reset operation is performed when 1 / 2H has elapsed after the signal read operation is completed.
[0023]
  Time t during the first read operation_TenThe second read pulse φVST2 is input to the first unit unit 6 of the vertical shift register 4 for 1H in synchronization with the rise of the clock φ1. Here, the second read pulse φVST2 and the first read pulse φVST1 have a 1 / 2H phase shift when viewed in the 1H period, and have a timing shifted by 7 / 2H as a whole. In the second readout operation, the shutter circuit operates and t₁₂~ T₁₃During the period of time t₁₅~ T₁₆The reset operation is performed during this period. Thereafter, similarly, reading corresponding to the second reading operation is sequentially performed.
[0024]
  Here, in the horizontal selection line G1, t₂~ T_ThreeDuring the period, the first reading is performed at t₁₂~ T₁₃The second read operation is performed during this period, and the read operation is performed twice within one field period. As for the reset operation, t after the read operation ends._Four~ T_FiveAnd t₁₅~ T₁₆The reset operation is performed during this period. Similarly, for each horizontal selection line, a read operation and a reset operation are performed twice within one field period. T₉~ T₁₄Focusing on the 1H period of t₉~ T₁₁In the period of time t1, the first read operation related to the horizontal selection line G4 is t₁₂~ T₁₃During this period, the second read operation relating to the horizontal selection line G1 is performed. That is, the first read operation is performed in the first half of the 1H period, and the second read operation is performed in the second half. The reset operation is performed when a 1 / 2H period has elapsed after the end of the read operation.
[0025]
  In this embodiment, the input period of the read pulses φVST1 and φVST2 is set to 1H. However, by setting the input period to a 1 / 2H period, it is the same as that of the first embodiment. In this case, the reset operation is performed immediately after the end of the read operation. If the input period of the read pulses φVST1 and φVST2 is 2H, the reset operation is performed when 3 / 2H has elapsed after the read operation is completed. Thus, by making the input periods of the read pulses φVST1 and φVST2 variable, the period from the end of the read operation to the reset operation can be made variable.
[0026]
  In this manner, by providing the shutter circuit, it is possible to perform a focal plane type shutter operation in addition to independently reading out signals of the same pixel twice within one field period.
[0027]
(Third embodiment)
  Next, a third embodiment will be described. This embodiment employs a CMD (Charge Modulation Device) which is an internal amplification type solid-state imaging device as a photoelectric conversion element together with the fourth and fifth embodiments described below, and a vertical scanning circuit is a vertical scanning circuit. It is composed of a shift register and a level mix circuit. That is, when a signal is output from the CMD, the accumulated voltage VAC (about -6 V), the overflow voltage VOF (about -3 V), the read voltage VRD (about -1.2 V), the reset voltage VRST (about +2 V) are applied to the horizontal selection line. 4 types of voltages need to be selectively applied. As a circuit for selectively applying these voltages, it is necessary to provide level mix circuits 9-1, 9-2,... As shown in FIG. The configuration of the third embodiment is a level mix circuit for selectively applying four types of voltages to the vertical shift register in order to read signal charges to the horizontal selection line in the configuration of the first embodiment. Is connected. Specifically, each bit output (SR1-2, SR2-2,... SR6-2) of the vertical shift register 4 is connected to the level mix circuits 9-1, 9-2,. · · Connected.
[0028]
  Each level mix circuit 9-1, 9-2,... Is composed of a P-channel transistor 21 and N-channel transistors 22, 23 and 24. The source of the P channel transistor 21 is connected to a power supply clock line whose high level is the reset voltage VRST and low level is the read voltage VRD. The source of the N channel transistor 22 is the drain of the N channel transistor 23 and the N channel transistor 24. Connected to the drain. The source of the N channel transistor 23 is connected to the overflow voltage VOF, and the source of the N channel transistor 24 is connected to the storage voltage VAC. The drain of the P channel transistor 21 and the drain of the N channel transistor 22 are connected to each other and become the outputs of the level mix circuits 9-1, 9-2,. Further, the inputs to the level mix circuits 9-1, 9-2,... Are connected to the bit outputs SR1-2, SR2-2,. 22 and the gate of the P-channel transistor 21 are connected. The outputs of the level mix circuits 9-1, 9-2,... Are connected to horizontal selection lines G1, G2,. An inverted clock / φ2 of the driving clock φ2 of the vertical shift register 4 is connected to the gate of the N channel transistor 23, and a clock φ2 is connected to the gate of the N channel transistor 24.
[0029]
  Here, when the input to the level mix circuits 9-1, 9-2,... Is at a high level, the P-channel transistor 21 is off and the N-channel transistor 22 is on. 24 outputs either overflow voltage VOF or accumulated voltage VAC. On the other hand, when the input level is low, the P-channel transistor 21 is on and the N-channel transistor 22 is off, so that the P-channel transistor 21 outputs the power supply clock line signal of the read voltage VRD or the reset voltage VRST. The That is, the level mix circuits 9-1, 9-2,... Horizontally select the read voltage VRD or the reset voltage VRST when the input is at a low level, and the accumulated voltage VAC or the overflow voltage VOF when the input is at a high level. It is applied to the lines G1, G2,.
[0030]
  Next, the operation of the third embodiment provided with the vertical scanning circuit having such a configuration will be described based on the timing chart shown in FIG. Time t₁, The first read pulse φVST1 is input to the first unit unit 6 of the vertical shift register 4 for a period of ½H in synchronization with the rise of the clock φ1. t₁~ T₂During this period, since the input of the level mix circuit 9-1 is at the high level, the overflow voltage VOF is synchronized with the low level of the clock φ2, the accumulated voltage VAC is synchronized with the high level of the clock φ2, and the horizontal selection line G1. Is output. t₂~ T_ThreeIn this period, since the input to the level mix circuit 9-1 is at the low level, the read voltage VRD and the reset voltage VRST are output to the horizontal selection line G1, and the signals of the pixels connected to the horizontal selection line G1 are sequentially read out. It is. The reset operation is performed immediately after the read operation is completed. T_ThreeUntil the next read pulse is input, the input to the level mix circuit 9-1 is at the high level, so the overflow voltage VOF is synchronized with the low level of the clock φ2 in synchronization with the high level of the clock φ2. The accumulated voltage VAC is applied to the horizontal selection line G1. Thereafter, signal readout and reset operations of pixels connected to the horizontal selection lines G2 to G6 are sequentially performed in the same manner.
[0031]
  Time t during the first scanning and reading₉, The second read pulse φVST2 is input to the unit unit 6 at the first stage of the vertical shift register 4 for a 1 / 2H period in synchronization with the rise of the clock φ1, and the second read operation is performed. The input position of the second readout pulse φVST2 is a timing that is 1 / 2H in phase with the first readout pulse φVST1 and 7 / 2H as a whole when viewed within the 1H period. Here, paying attention to the horizontal selection line G1, the period t when the input to the level mix circuit 9-1 is at the low level is the same as in the first scanning and reading._Ten~ T₁₁Then, the read voltage VRD and the reset voltage VRST are applied to the horizontal selection line G1, the signals of the pixels connected to the horizontal selection line G1 are sequentially read, and a reset operation is performed immediately thereafter. In other periods, the storage voltage VAC and the overflow voltage VOF are applied. Thereafter, signal readout and reset operations of pixels connected to the horizontal selection lines G2 to G6 are sequentially performed in the same manner. This completes the second read operation.
[0032]
  Here, regarding the horizontal selection line G1, t₂~ T_ThreeThe first read operation at t_Ten~ T₁₁By performing the second read operation in step 1, it is possible to read twice within one field period. Similarly, the other horizontal selection lines G2 to G6 are read twice each in one field period. T₈~ T₁₁Focusing on the 1H period, t₈~ T_TenIn the period of time t1, the first read operation related to the horizontal selection line G4 is t_Ten~ T₁₁During this period, the second read operation for the horizontal selection line G1 is performed. That is, the first read operation is performed in the first half of the 1H period, and the second read operation is performed in the second half. In addition, an overflow operation is performed in the period from the end of the first half read operation in the 1H period to the second half read operation and in the horizontal blanking period. Thereby, blooming resistance can be improved.
[0033]
  As described above, by adding the level mix circuit to the vertical scanning circuit, it is possible to read out the signal of the same pixel twice within one field period even when CMD is adopted as the photoelectric conversion element. .
[0034]
(Fourth embodiment)
  Next, a fourth embodiment will be described with reference to FIG. In this embodiment, CMD is used as a photoelectric conversion element, and a vertical scanning circuit is constituted by a vertical shift register, a shutter circuit, and a level mix circuit. Specifically, each bit output of the vertical shift register 4 is input to the shutter circuits 7-1, 7-2,..., And the output of the shutter circuits 7-1, 7-2,. -1, 9-2,...
[0035]
  Next, the operation of the fourth embodiment will be described based on the timing charts shown in FIGS. FIG. 12 is a continuation of the timing chart shown in FIG. Time t₁, The first read pulse φVST1 is input to the unit unit 6 at the first stage of the vertical shift register 4 for 1H period in synchronization with the rise of the clock φ1. Time t₂Until this time, since the output of the shutter circuit 7-1 is at the high level, the accumulated voltage VAC is output from the level mix circuit 9-1 when the clock φ2 is at the high level, and the overflow voltage VOF is output during the low level period. t₂~ T_ThreeThen, the output of the shutter circuit 7-1 becomes a low level, the read voltage VRD is applied to the horizontal selection line G1 by the level mix circuit 9-1, and the signals of the pixels connected to the horizontal selection line G1 are sequentially read out. It will be done. t_Four~ T_FiveThen, the output of the shutter circuit 7-1 becomes High level, the reset voltage VRST is applied by the level mix circuit 9-1, and the reset operation of the pixels connected to the horizontal selection line G1 is performed. Thereafter, the signal readout and reset operations relating to the horizontal selection lines G2 to G6 are sequentially performed in the same manner, and the first readout operation is completed.
[0036]
  Time t during the first read operation_Ten, The second read pulse φVST2 is input to the first unit 6 of the vertical shift register 4 for 1H period in synchronization with the rising of the clock φ1, and the second read operation is performed. Here, the input positions of the first read pulse φVST1 and the second read pulse φVST2 are 1 / 2H when viewed within the 1H period, and the timing is 7 / 2H out of phase as a whole. Similar to the first reading, t₁₂~ T₁₃During the period, a read operation relating to the horizontal selection line G1 is performed, and t₁₅~ T₁₆The reset operation is being performed. In other periods, the storage voltage VAC and the overflow voltage VOF are applied. Thereafter, the read operation and the reset operation regarding the horizontal selection lines G2 to G6 are sequentially performed in the same manner, and the second read operation is completed.
[0037]
  Focusing on the horizontal selection line G1, t₂~ T_ThreeThe first read operation is performed during the period t₁₂~ T₁₃The second readout is performed during this period, and the signal of the same pixel can be read twice within one field period. The reset operation is t after the read operation is completed._Four~ T_FiveAnd t₁₅~ T₁₆During the period. Therefore, the signal of the same pixel is read and reset operation is performed within one field period. t₉~ T₁₄Focusing on the 1H period up to t in the first half₉~ T₁₁During the period, the first read operation for the horizontal selection line G4 is performed in the latter half of t.₁₂~ T₁₃During this period, the second read operation for the horizontal selection line G1 is performed. Therefore, the first reading is performed in the first half of the 1H period, and the second reading is performed in the second half. The reset operation is performed when 1 / 2H has elapsed after the end of the read operation.
[0038]
  As described above, by adding a shutter circuit and a level mix circuit to the vertical scanning circuit, the same pixel two-time readout operation and focal plane type shutter operation within one field period can be performed using CMD as a pixel. This can be performed by the solid-state imaging device used.
[0039]
(Fifth embodiment)
  Next, a fifth embodiment will be described. In this embodiment, a vertical scanning circuit having the same configuration as in the third and fourth embodiments is used, and when the same pixel is read twice within one field period, the first reading operation is set to nondestructive reading. The reset operation is performed only after the second read operation.
[0040]
  First, a configuration in the case where non-destructive reading is performed by applying this embodiment to the third embodiment shown in FIG. 8 will be described. In FIG. 8, the reset voltage VRST pulse is generated only in the horizontal blanking period on the power supply clock line connected to the sources of the P-channel transistors 21 of the level mix circuits 9-1 and 9-2. As a result, the reset voltage VRST is applied only once in the 1H period, the reset voltage VRST is not applied in the first read operation, and the reset voltage VRST is applied in the second read. Will come to be.
[0041]
  The operation of such a configuration will be described based on the timing chart shown in FIG. For the horizontal selection line G1, t₂~ T_ThreeDuring this period, the first read operation is performed, but since the reset voltage VRST is not applied thereafter, non-destructive read without reset operation is performed. Then t_Ten~ T₁₁The second read operation is performed during this period. After the read operation is completed, the reset voltage VRST is applied and the reset operation is performed. In this way, by applying the reset voltage VRST only once in the 1H period, the first reading is nondestructive reading.
[0042]
  On the other hand, when this embodiment is applied to the fourth embodiment shown in FIG. 10, the non-destructive reading is performed by the reset voltage VRST of the power supply clock line of the level mix circuits 9-1, 9-2,. It becomes possible by changing the time of occurrence of. Specifically, the reset voltage VRST is generated only during the effective horizontal scanning period. As a result, non-destructive reading is performed in which the reset voltage is not applied in the first read operation, and the reset voltage is applied only in the second read. Specifically, using FIGS. 11 and 12, the horizontal selection line G1 is t.₂~ T_ThreeT after the end of the first read operation in the period of_Four~ T_FiveDuring this period, the reset voltage VRST is not applied. On the other hand, t₁₂~ T₁₃T after the end of the second read operation in the period₁₅~ T₁₆The reset operation is performed during this period. Therefore, the first read is a non-destructive read without a reset voltage.
[0043]
  In each of the above embodiments, a shift register including a clocked CMOS inverter circuit is used as a shift register constituting the vertical scanning circuit. However, any shift register having the same function and operation may be used. Other types of shift registers can be used similarly. Also, although the first read operation is performed in the first half of the 1H period and the second read operation is performed in the second half, the first read operation is performed in the second half of the 1H period. It is obvious that the second read operation can be configured.
[0044]
【The invention's effect】
  As described above based on the embodiments, according to the present invention, two unit stages of the vertical shift register constituting the vertical scanning circuit are provided for each horizontal selection line, and the horizontal selection line is set to 2 of the vertical shift register. Since the first and second read pulses are input to the vertical shift register by connecting to the intermediate output terminal of the unit stage of each stage, the 1-field period can be achieved with a simpler configuration with fewer transistors than in the prior art. It is possible to independently read out two signals having different exposure times for the same pixel.
[Brief description of the drawings]
FIG. 1 is a block configuration diagram showing an overall configuration of a first embodiment of a solid-state imaging device according to the present invention.
2 is a block configuration diagram showing a configuration of a vertical scanning circuit in the first embodiment shown in FIG. 1; FIG.
3 is a circuit configuration diagram showing a configuration example of a basic unit stage of a vertical shift register constituting the vertical scanning circuit shown in FIG. 2;
4 is a timing chart for explaining the operation of the vertical scanning circuit shown in FIG. 2;
FIG. 5 is a circuit configuration diagram showing a vertical scanning circuit according to a second embodiment of the present invention.
6 is a diagram showing a part of a timing chart for explaining the operation of the vertical scanning circuit shown in FIG. 5; FIG.
7 is a diagram showing the remaining part of the timing chart shown in FIG. 6. FIG.
FIG. 8 is a circuit configuration diagram showing a vertical scanning circuit according to a third embodiment of the present invention.
9 is a timing chart for explaining the operation of the vertical scanning circuit shown in FIG. 8. FIG.
FIG. 10 is a circuit configuration diagram illustrating a vertical scanning circuit according to a fourth embodiment of the present invention.
11 is a diagram showing a part of a timing chart for explaining the operation of the vertical scanning circuit shown in FIG. 10;
12 is a diagram showing the remaining part of the timing chart shown in FIG.
FIG. 13 is a timing chart for explaining the operation of the fifth exemplary embodiment of the present invention.
FIG. 14 is a block diagram illustrating a configuration example of a vertical scanning circuit in a conventional solid-state imaging device.
15 is a timing chart for explaining the operation of the vertical scanning circuit shown in FIG. 14;
[Explanation of symbols]
  1 Vertical scanning circuit
  2 Horizontal scanning circuit
  3 photoelectric conversion elements
  4 Vertical shift register
  5 Vertical shift register unit stage
  6 Vertical shift register unit
  7-1, 7-2, ... Shutter circuit
  8 Inverter circuit
  9-1, 9-2, ... Level mix circuit
  10 Inverter circuit

Claims

A photoelectric conversion element group in which photoelectric conversion elements are arranged in a matrix as pixels, and a horizontal and vertical scanning circuit for sequentially reading out signal charges of each pixel of the photoelectric conversion element group are provided within one field period. In the solid-state imaging device having a function of independently reading out signal charges twice, the vertical scanning circuit includes a vertical shift register in which unit units including two basic unit stages are connected in cascade , and the row of the photoelectric conversion element group the one horizontal selection line connected in common to pixels arranged in a direction which is intermediate output connection units units of the vertical shift register, the vertical shift register is of the same pixel in one field period first and second read pulse for to read out the signal charges twice (n / 2) H (1H : one horizontal scanning period, n: odd number) is inputted by shifting the phase A solid-state imaging apparatus characterized by being configured to.