JP3859225B2

JP3859225B2 - Wiring board

Info

Publication number: JP3859225B2
Application number: JP2001367657A
Authority: JP
Inventors: 純雄太田
Original assignee: NGK Spark Plug Co Ltd
Current assignee: Niterra Co Ltd
Priority date: 2001-11-30
Filing date: 2001-11-30
Publication date: 2006-12-20
Anticipated expiration: 2021-11-30
Also published as: JP2003168870A

Description

【０００１】
【発明の属する技術分野】
本発明は、チップコンデンサを裏面側に搭載する配線基板に関し、特に、チップコンデンサに発生するインダクタンスを低減した配線基板に関する。
【０００２】
【従来の技術】
集積回路技術の進歩によりますますＩＣチップの動作が高速化されているが、それに伴い、電源配線等にノイズが重畳されて、誤動作を引き起こすことがある。そこでノイズ除去のため、例えば図１２に示すように、ＩＣチップ１を搭載する配線基板２の主面２ｂあるいは裏面２ｃに、別途、チップコンデンサ６を搭載し、チップコンデンサ６の２つの電極とそれぞれ接続するコンデンサ接続配線４を配線基板２の内部に設ける。これにより、コンデンサ接続配線４及びフリップチップパッド５を経由してチップコンデンサ６をＩＣチップ１に接続することが行われている。
【０００３】
一方、積層セラミックタイプのチップコンデンサとしては、図１２に拡大して示すチップコンデンサ６のように、コンデンサ本体７の対向する２つの側面７ｂ，７ｃに形成した側面端子８ｂ，８ｃにより、それぞれの内部電極９ｂ，９ｃを取り出すものが知られている。また、近時では、図１３（ａ）に示すコンデンサ１０のように、コンデンサ本体１１の４つの側面１１ｂ，１１ｃ，１１ｄ，１１ｅにそれぞれ側面端子１２ｂ〜１２ｋを形成し、図１３（ｂ）に示すようにして、内部電極１３ｂ，１３ｃと接続させたものも提案されている。なお、側面１１ｃ，１１ｅには側面端子が形成されないものもある。
【０００４】
【発明が解決しようとする課題】
しかしながら、チップコンデンサ６または１０を、図１２に示すように、配線基板２の主面２ｂ及び裏面２ｃに搭載した場合には、コンデンサの充放電に際し、側面端子８ｂ，８ｃ、または１１ｂ〜１１ｋにインダクタンスが発生してしまう。これは、チップコンデンサの側面端子８ｂ，８ｃ、または１１ｂ〜１１ｋがそれぞれ側面７ｂ，７ｃまたは１１ｂ〜１１ｅ上を主面側から裏面側に向かって延びているため、コンデンサの充放電に際し、側面端子８ｂ，８ｃ、または１１ｂ〜１１ｋの図中上下方向に電流が流れるためである。
本発明は、かかる問題点に鑑みてなされたものであって、ノイズを確実に除去でき、チップコンデンサの側面端子に生じるインダクタンスを低減した配線基板を提供することを目的とする。
【０００５】
【課題を解決するための手段、作用及び効果】
その解決手段は、主面と裏面とを有する配線基板であって、コア基板と、上記コア基板の上記主面側に複数積層された樹脂絶縁層と、を備え、上記コア基板の上記裏面側に裏面絶縁層が無いか、上記主面側に複数積層された上記樹脂絶縁層より少ない層数の上記裏面絶縁層を有し、一方の電極が共通第１電位に、他方の電極が共通第２電位にそれぞれ接続される複数のチップコンデンサを上記裏面側に露出して搭載してなり、上記チップコンデンサは、側面上を上記主面側から上記裏面側に向かって延びる側面端子を有するチップコンデンサであり、一の上記チップコンデンサの上記共通第１電位に接続される上記側面端子と、他の上記チップコンデンサの上記共通第２電位に接続される上記側面端子とが対向し隣り合って配置され、上記一のチップコンデンサ内において上記共通第１電位に接続される側面端子と上記共通第２電位に接続される側面端子との間隔よりも、上記一のチップコンデンサと上記他のチップコンデンサとの間で対向して隣り合う上記共通第１電位に接続される上記側面端子と上記共通第２電位に接続される上記側面端子との間隔を小さくしてなる配線基板である。
【０００６】
本発明の配線基板は、コア基板の主面側に複数の樹脂絶縁層を積層する一方、裏面側には裏面絶縁層が無いか、樹脂絶縁層より少ない裏面絶縁層を有する配線基板である。このため、この配線基板は、裏面絶縁層を無くし、あるいは少なくできた分、安価である。
また、ＩＣチップ等を配線基板の主面側に搭載した場合、両面積層配線基板と比較して、本発明の配線基板は、裏面絶縁層を無くし、あるいは少なくできた分、主面側のＩＣチップと裏面側のチップコンデンサとの距離が短くなる。従って、本発明の配線基板は、両面積層配線基板と比較して、短い経路で主面側のＩＣチップと裏面側のチップコンデンサとを接続することが可能になり、これらの経路で発生する抵抗やインダクタンスを低減することが可能になる。
【０００７】
また、本発明の配線基板に用いるチップコンデンサの側面端子は、側面上を主面側から裏面側に向かって延びている。このため、コンデンサの充放電に際し、電流がこの側面端子を主面側から裏面側、または裏面側から主面側に向かって流れ、側面端子にインダクタンスが発生する。これに対し、本発明では、隣り合うチップコンデンサの隣り合う側面端子同士を違う電位（一方を共通第１電位、他方を共通第２電位）にしたので、対向する側面端子に流れる電流の向きが逆方向になる。さらに、いずれのチップコンデンサも配線基板の裏面側に搭載したため、搭載した全てのチップコンデンサにおいて、それぞれの側面端子に発生するインダクタンスを打ち消し合わせることができ、結局インダクタンスを低減することができる。
【０００８】
なお、チップコンデンサとしては、配線基板の裏面側に搭載できるものであればいずれのものでも良いが、例えば、積層セラミックタイプや、電解コンデンサタイプ、フィルムコンデンサタイプのものなどが挙げられる。特に、積層セラミックタイプのチップコンデンサは、周波数特性も良好である点、また、搭載させた後の配線基板の製造工程内で熱が掛かるなどしても特性が比較的安定で、配線基板の製造が容易になり歩留まりが向上する点で好ましい。
【０００９】
さらに、配線基板としては、チップコンデンサを搭載できるものであればいずれでも良いが、エポキシ樹脂、ポリイミド樹脂、ＢＴ樹脂、ＰＰＥ樹脂などの樹脂や、これらの樹脂とガラス繊維やポリエステル繊維などの繊維との複合材料、三次元網目構造のフッ素樹脂にエポキシ樹脂などを含浸させた樹脂複合材料を用いたもの、さらに、アルミナ、ムライト、窒化アルミニウム、ガラスセラミックなどのセラミック基板とこれらの樹脂や複合材料とを組み合わせたものなどが挙げられる。
【００１０】
なお、主面と裏面とを有する配線基板であって、コア基板と、上記コア基板の上記主面側に複数積層された樹脂絶縁層と、を備え、上記コア基板の上記裏面側に裏面絶縁層が無いか、上記主面側に複数積層された上記樹脂絶縁層より少ない層数の上記裏面絶縁層を有し、側面上を上記主面側から上記裏面側に向かって延びる側面端子を有するチップコンデンサであって、一方の電極が共通第１電位に、他方の電極が共通第２電位にそれぞれ接続される複数のチップコンデンサを上記裏面側に露出して搭載してなり、一の上記チップコンデンサに形成され、上記共通第１電位に接続される上記側面端子と、上記一のチップコンデンサと隣り合って配置された他の上記チップコンデンサに形成され、上記共通第２電位に接続される上記側面端子とが対向して隣り合って配置されてなる配線基板としても、同様にチップコンデンサのインダクタンスを低減させることができる。
【００１１】
さらに他の解決手段は、主面と裏面とを有する配線基板であって、コア基板と、上記コア基板の上記主面側に複数積層された樹脂絶縁層と、を備え、上記コア基板の上記裏面側に裏面絶縁層が無いか、上記主面側に複数積層された上記樹脂絶縁層より少ない層数の上記裏面絶縁層を有し、一方の電極が共通第１電位に、他方の電極が共通第２電位にそれぞれ接続される複数のチップコンデンサを上記裏面側に露出して搭載してなり、上記チップコンデンサは、平面状側面と、上記平面状側面上を上記主面側から上記裏面側に向かって延びる複数の側面端子と、を有し、上記側面端子は、上記平面状側面に沿う上記主面と平行な方向に、上記共通第１電位に接続される第１電位側面端子と上記共通第２電位に接続される第２電位側面端子とが交互に配置されてなるチップコンデンサであり、一の上記チップコンデンサの上記平面状側面と他の上記チップコンデンサの上記平面状側面とが対向して配置され、上記一のチップコンデンサと上記他のチップコンデンサとの間で対向して隣り合う上記側面端子は、それぞれ、一方が上記第１電位側面端子であり、他方が上記第２電位側面端子であり、上記一のチップコンデンサと上記他のチップコンデンサとの間で対向して隣り合う側面端子同士の間隔を、チップコンデンサ内で隣り合う上記側面端子同士の間隔よりも小さくしてなる配線基板である。
【００１２】
本発明の配線基板は、コア基板の主面側に複数の樹脂絶縁層を積層する一方、裏面側には裏面絶縁層が無いか、樹脂絶縁層より少ない裏面絶縁層を有する配線基板である。このため、この配線基板は、裏面絶縁層を無くし、あるいは少なくできた分、安価である。
また、ＩＣチップ等を配線基板の主面側に搭載した場合、両面積層配線基板と比較して、本発明の配線基板は、裏面絶縁層を無くし、あるいは少なくできた分、主面側のＩＣチップと裏面側のチップコンデンサとの距離が短くなる。従って、本発明の配線基板は、両面積層配線基板と比較して、短い経路で主面側のＩＣチップと裏面側のチップコンデンサとを接続することが可能になり、これらの経路で発生する抵抗やインダクタンスを低減することが可能になる。
【００１３】
また、本発明の配線基板に用いるチップコンデンサの複数の側面端子は、それぞれ平面状側面上を主面側から裏面側に向かって延びている。このため、コンデンサの充放電に際し、電流がこの側面端子を主面側から裏面側、または裏面側から主面側に向かって流れ、側面端子にインダクタンスが発生する。これに対し、本発明では、隣り合うチップコンデンサの対向して隣り合う側面端子同士を違う電位（一方を共通第１電位、他方を共通第２電位）にしたので、対向する側面端子に流れる電流の向きが逆方向になるため、それらに発生するインダクタンスを低減できる。しかも、各チップコンデンサについてみると、平板状側面に第１電位側面端子と第２電位側面端子とが交互に配置されているので、対向する２つのチップコンデンサの側面端子は、いずれも一方が上記第１電位側面端子であり、他方が上記第２電位側面端子となる。従って、この平面上側面に形成され対向する側面端子それぞれについてインダクタンスを低減させることができるから、全体としてさらにインダクタンスを低減させることができる。
【００１４】
さらに、本発明の配線基板について、例えば、１つの側面端子に着目して説明する。チップコンデンサ内でこの側面端子とこれに隣り合う側面端子との間隔（ピッチ）は、チップコンデンサが成形された時点で固定されており、変更することはできないので、両者間に生じる相互インダクタンスは一定である。このため、単独のチップコンデンサで考えた場合には、各側面端子のインダクタンスも一定である。しかし、一のチップコンデンサと他のチップコンデンサとを近接させると、着目している側面端子と、これに対向して隣り合う側面端子との間隔（ピッチ）は調整できる。
従って、本発明のように、対向して隣り合う側面端子同士の間隔を、チップコンデンサ内で隣り合う側面端子同士の間隔よりも小さくすれば、対向して隣り合う側面端子同士の結合が大きくなり、相互インダクタンスが大きくなるから、各側面端子についてインダクタンスをさらに効率よく低減させることができる。しかも、平面状側面の複数の側面端子同士の関係にいずれも当てはまるので、全体として特にインダクタンスを低減させることができる。
【００１５】
なお、上記平面状側面を有するチップコンデンサは、平面状側面が対向する２つのチップコンデンサの側面端子の数が異なっていても、対向している側面端子同士について上記のようになっていれば、インダクタンス低減の効果を得ることができる。
【００１６】
さらに他の解決手段は、主面と裏面とを有する配線基板であって、コア基板と、上記コア基板の上記主面側に複数積層された樹脂絶縁層と、を備え、上記コア基板の上記裏面側に裏面絶縁層が無いか、上記主面側に複数積層された上記樹脂絶縁層より少ない層数の上記裏面絶縁層を有し、一方の電極が共通第１電位に、他方の電極が共通第２電位にそれぞれ接続される複数のチップコンデンサを上記裏面側に露出して搭載してなり、上記チップコンデンサは、略直方体状で、側面上を上記主面側から上記裏面側に向かって延びる側面端子を有し、上記側面端子は、４つの上記側面のうち、第１側面とこれに対向する第３側面とに同数形成され、上記第１側面に隣接し互いに対向する第２側面と第４側面とには、形成されないか、同数形成され、上記第１側面、第２側面、第３側面及び第４側面の順に巡る周方向に、上記共通第１電位に接続される第１電位側面端子と上記共通第２電位に接続される第２電位側面端子とが交互に配置されてなるチップコンデンサであり、上記各チップコンデンサは、隣り合うチップコンデンサの上記第１側面と第３側面とが、または第２側面と第４側面とが対向して隣り合う縦横格子状に配置され、隣り合うチップコンデンサ間で対向して隣り合う上記側面端子は、それぞれ、一方が上記第１電位側面端子であり、他方が上記第２電位側面端子であり、上記隣り合うチップコンデンサ間で対向して隣り合う側面端子同士の間隔を、チップコンデンサ内で隣り合う上記側面端子同士の間隔よりも小さくしてなる配線基板である。
【００１７】
本発明の配線基板は、コア基板の主面側に複数の樹脂絶縁層を積層する一方、裏面側には裏面絶縁層が無いか、樹脂絶縁層より少ない裏面絶縁層を有する配線基板である。このため、この配線基板は、裏面絶縁層を無くし、あるいは少なくできた分、安価である。
また、ＩＣチップ等を配線基板の主面側に搭載した場合、両面積層配線基板と比較して、本発明の配線基板は、裏面絶縁層を無くし、あるいは少なくできた分、主面側のＩＣチップと裏面側のチップコンデンサとの距離が短くなる。従って、本発明の配線基板は、両面積層配線基板と比較して、短い経路で主面側のＩＣチップと裏面側のチップコンデンサとを接続することが可能になり、これらの経路で発生する抵抗やインダクタンスを低減することが可能になる。
【００１８】
また、本発明の配線基板に用いるチップコンデンサの側面端子は、上述のように、側面上を主面側から裏面側に向かって延びている。このため、コンデンサの充放電に際し、電流がこの側面端子を主面側から裏面側、または裏面側から主面側に向かって流れ、側面端子にインダクタンスが発生する。これに対し、本発明では、隣り合うチップコンデンサの隣り合う側面端子同士を違う電位（一方を共通第１電位、他方を共通第２電位）にしたので、流れる電流の向きが逆方向になるから、各側面端子に発生するインダクタンスを低減できる。
しかも、各チップコンデンサを縦横格子状に並べているので、各チップコンデンサの側面端子について、隣り合うチップコンデンサとの間でインダクタンスを低減できる。このため、複数のチップコンデンサ全体としてもインダクタンスの低減を図ることができ、その低減効果がさらに大きくなる。
【００１９】
さらに、本発明の配線基板について、例えば、１つの側面端子に着目して説明する。チップコンデンサ内でこの側面端子とこれに隣り合う側面端子との間隔（ピッチ）は、チップコンデンサが成形された時点で固定されており、変更することはできないので、両者間に生じる相互インダクタンスは一定である。このため、単独のチップコンデンサで考えた場合には、各側面端子のインダクタンスも一定である。しかし、一のチップコンデンサと他のチップコンデンサとを近接させると、着目している側面端子と、これに対向して隣り合う側面端子とのピッチは調整できる。
従って、本発明のように、対向して隣り合う側面端子同士の間隔を、チップコンデンサ内で隣り合う側面端子同士の間隔よりも小さくすれば、対向して隣り合う側面端子同士の結合が大きくなり、相互インダクタンスが大きくなるから、これら間でインダクタンスをさらに低減させることができる。しかも、縦横格子状に配列したチップコンデンサのいずれの側面端子同士にも当てはまるので、全体として特にインダクタンスを低減させることができる。
【００２０】
さらに、上記いずれかに記載の配線基板であって、チップコンデンサ同士の間には、絶縁樹脂体を介設してなる配線基板とすると良い。
【００２１】
本発明の配線基板では、チップコンデンサ同士の間に絶縁樹脂体を介設しているので、側面端子同士がショートすることが無く、確実に絶縁することができる。逆に、絶縁樹脂体を介設しているので、チップコンデンサの間隔を小さくすることができ、小さな面積に多くのチップコンデンサを並べて配置することができる。
【００２２】
さらに、上記いずれかに記載の配線基板であって、前記チップコンデンサは、誘電体層を介して第１電極層と第２電極層とが交互に前記主面に平行に積層されたチップ積層セラミックコンデンサである配線基板とすると良い。
【００２３】
本発明の配線基板では、チップコンデンサにチップ積層セラミックコンデンサを用いる。積層セラミックコンデンサは周波数特性が良好であるので高周波成分のノイズをキャンセルすることができる。また、チップコンデンサを搭載させた配線基板を製作するに当たって、耐熱性が高いので、製造工程内で掛かる温度にも確実に耐え、特性変化が僅少に抑えられる。従って、信頼性の高い配線基板とすることができる。
【００２４】
さらに、上記いずれかに記載の配線基板であって、前記側面端子は、前記チップコンデンサのうち前記主面側を向いた上面の周縁部に上面部を有し、この上面部から上記上面の周縁を越えて前記側面上を前記主面側から前記裏面側に向かって延びる側面端子である配線基板とすると良い。
【００２５】
本発明の配線基板では、側面端子に上面部を有するので、この上面部からビアや配線を通じて、共通第１電位及び共通第２電位を主面側に容易に引き出すことができる。
なお、上面部としては、チップコンデンサの上面に平板状（パッド状）に形成しても良いが、主面側に盛り上がったバンプ形状としても良い。
【００２６】
さらに、上記いずれかに記載の配線基板であって、前記コア基板は、前記裏面側に開口する凹部を有し、前記チップコンデンサは、上記凹部の底面と上記チップコンデンサの主面側の面とが対向して、上記凹部内に搭載されてなる配線基板とすると良い。
【００２７】
本発明の配線基板では、コア基板に裏面側に開口する凹部を形成し、チップコンデンサをこの凹部内に搭載する。このため、ＩＣチップ等を配線基板の主面側に搭載した場合、本発明の配線基板は、凹部が形成されていない配線基板と比較して、コア基板に凹部を形成して肉厚を薄くした分、主面側のＩＣチップとチップコンデンサとの距離が短くなる。従って、本発明の配線基板は、凹部が形成されていない配線基板と比較して、短い経路で主面側のＩＣチップとチップコンデンサとを接続することが可能になり、これらの経路で発生する抵抗やインダクタンスを低減することが可能になる。
【００２８】
さらに、上記いずれかに記載の配線基板であって、前記樹脂絶縁層のうち、前記複数のチップコンデンサを前記主面側に投影した領域内には、上記主面上に搭載するＩＣチップの複数の接続端子とそれぞれ接続可能な複数のＩＣ接続端子が形成されてなる配線基板とすると良い。
【００２９】
本発明の配線基板では、樹脂絶縁層のうち、複数のチップコンデンサを主面側に投影した領域内に、主面上に搭載するＩＣチップの複数の接続端子とそれぞれ接続可能な複数のＩＣ接続端子が形成されている。つまり、チップコンデンサとＩＣとが配線基板の積層方向（上下方向）に略対向して搭載される。このため、チップコンデンサとＩＣとの配線経路を短くすることが可能になり、これらの経路で発生する抵抗、インダクタンスをさらに低減することが可能になる。
【００３０】
【発明の実施の形態】
（実施形態１）
本発明の第１の実施形態を、図１〜図５を参照しつつ説明する。図１に示す配線基板１００は、コア基板１１０と、コア主面１１０ｂ側に積層されたエポキシ樹脂からなる樹脂絶縁層１２２〜１２５、ベタ導体層１２６，１２７、及び配線層１２８，１２９を有する。さらに、樹脂絶縁層１２２〜１２５のうちいずれか、または複数の樹脂絶縁層を貫通するビア導体１３１〜１３３が形成されている。さらに、コア基板１１０のコア裏面１１０ｃ側には、チップコンデンサ１１３が多数搭載されている。また、樹脂絶縁層１２５上（配線基板１００の主面１００ｂ）のうち、チップコンデンサ１１３を主面１００ｂ側に投影した領域Ｅ（図１の中央部）には、バンプ１３４（ＩＣ接続端子）が多数形成され、破線で示すＩＣチップＣＨの下面ＣＨＡに多数形成された接続端子ＣＨＴとそれぞれフリップチップ接続可能とされている。
【００３１】
コア基板１１０は、３１ｍｍ×３１ｍｍの矩形板状で、厚さ約１．０ｍｍのガラス−エポキシ樹脂複合材料からなり、その主面１１０ｂと裏面１１０ｃとの間には、これを貫通する多数のスルーホール用貫通孔１１１Ｈが穿孔されている。スルーホール用貫通孔１１１Ｈ内には、公知のスルーホール導体１１２が形成され、その内側には充填樹脂１１２Ｒが充填されている（図１右下の拡大図参照）。コア基板１１０のコア主面１１０ｂには、スルーホール導体１１２と接続するベタ導体層１２６が形成され、コア裏面１１０ｃには、スルーホール導体１１２と接続するパッド１５１及びソルダーレジスト層１４１が形成されている。
【００３２】
バンプ１３４のうち、一部（図１の左右端）は樹脂絶縁層１２４と１２５との間、あるいは樹脂絶縁層１２３と１２４との間に形成された配線層１２８，１２９によって、それぞれ周縁側（図１中、右または左方向）にファンアウトし、樹脂絶縁層１２４〜１２２あるいは１２３〜１２２をそれぞれ貫通するビア導体１３３、及びスルーホール導体１１２を通じてコア裏面１００ｃに形成されたパッド１５１に接続している。これらは、例えば、信号用配線として使用される。
バンプ１３４のうち、残りは樹脂絶縁層１２５〜１２２あるいは１２５〜１２３をそれぞれ貫通するビア導体１３２によって、コア基板１１０と樹脂絶縁層１２２との間、あるいは樹脂絶縁層１２２と１２３との間に形成された略平板状のベタ導体層１２６，１２７に接続する。なお、次述するように本実施形態では、第１ベタ導体層１２６は＋の電源電位（共通第１電位）に、第２ベタ導体層１２７は接地電位（共通第２電位）に接続される。
【００３３】
さらに、第１ベタ導体層１２６はコア基板１１０を貫通するスルーホール導体１１２によって、チップコンデンサ１１３の一方の側面端子１１５ｂに接続し、第２ベタ導体層１２７は、樹脂絶縁層１２２を貫通するビア導体１３１、及びコア基板１１０を貫通するスルーホール導体１１２によって、チップコンデンサ１１３の他方の側面端子１１５ｃに接続する。これによって、ＩＣチップＣＨを搭載したときは、コンデンサ１１３とＩＣチップＣＨとが極めて近い距離で接続され、また電源電位及び接地電位が供給される。
【００３４】
チップコンデンサ１１３は、図１左下方に拡大して示すように、ＢａＴｉＯ３系の高誘電体セラミックからなる積層セラミックコンデンサである。このうちコンデンサ本体１１４は、略直方形状（３．２×１．６×０．８ｍｍ）であり、配線基板１００の主面１００ｂ側（図１の上方）を向きコンデンサ上面１１３ｕである上面１１４ｕ、下面１１０ｃ側（図１の下方）を向きコンデンサ下面１１３ｄである下面１１４ｄ、及び４つの側面１１４Ｓ（１１４Ｓ１，１１４Ｓ２，１１４Ｓ３，１１４Ｓ４）を有している（図４参照）。
【００３５】
その内部には、一方の電極層１１４ｂと他方の電極層１１４ｃとが、セラミック高誘電体層１１４ｅを介して交互に、上面１１４ｕに平行に（側面１１４Ｓに垂直に）、従って、主面１００ｂに平行に多数積層されている。これらの電極層１１４ｂ，１１４ｃはＮｉからなる。各電極層１１４ｂ，１１４ｃの一部が、図１３（ｂ）に示したコンデンサと同様に、それぞれ第１側面１１４Ｓ１及び第３側面１１４Ｓ３に引き出されて、Ｃｕからなる側面端子１１５に接続している。具体的には一方の電極層１１４ｂが一方の側面端子１１５ｂに、他方の電極層１１４ｃが他方の側面端子１１５ｃに接続している。
【００３６】
側面端子１１５ｂ，１１５ｃは、それぞれ上面１１４ｕに上面部１１５ｂｕ，１１５ｃｕを、下面１１４ｄに下面部１１５ｂｄ，１１５ｃｄをそれぞれ有している。従って、側面端子１１５ｂ，１１５ｃは、この上面部１１５ｂｕ，１１５ｃｕから上面１１４ｕの周縁を越えて、側面１１４Ｓを上面１１４ｕから下面１１４ｄに向かって延び、さらに、下面１１４ｄの周縁を越えて下面部１１５ｂｄ，１１５ｃｄに接続している。
【００３７】
本実施形態のチップコンデンサ１１３では、第１側面１１４Ｓ１とこれに対向する第３側面１１４Ｓ３に、それぞれ４つの側面端子１１５が形成されており、第２側面１１４Ｓ２及び第４側面１１４Ｓ４には側面端子１１５は形成されていない。また、図４に示すように、１つのチップコンデンサ１１３について、第１側面１１４Ｓ１から時計回りに第２側面１１４Ｓ２、第３側面１１４Ｓ３、第４側面１１４Ｓ４の順に見ると、側面端子１１５ｂ，１１５ｃは交互に並んで配置されている。つまり、後述するように、電極層１１４ｂ，１１４ｃをのいずれか一方を＋の電源電位（図４に「＋」で示す）に、他方を接地電位（図４に「Ｇ」で示す）にすると、「＋」で示す電源電位に接続する側面端子１１５ｂと、「Ｇ」で示す接地電位に接続する側面端子１１５ｃとが交互に並ぶ構造とされている。
【００３８】
さらに、チップコンデンサ１１３は、図４及び図５に示すように、隣り合うチップコンデンサ１１３の第１側面１１４Ｓ１と第３側面１１３Ｓ３同士、及び第２側面１１４Ｓ２と第４側面１１４Ｓ４同士が対向するように、主面１００ｂから見て、縦横格子状に配置されている。このため、電源電位と接地電位とを各チップコンデンサ１１３への接続を考慮することにより、図４に示すように、隣り合って対向する側面端子１１５同士を、別の電位にする、つまり一方の側面端子１１５ｂを電源電位に、他方の側面端子１１５ｃを接地電位にすることができる。
【００３９】
ところで、このチップコンデンサ１１３について充放電させると、前記したように、側面端子１１５に電流が流れる（図１及び図５参照）。この電流によって、側面１１４Ｓ１などを上下方向に延びる側面端子１１５には、自己インダクタンスが発生する。なお、図中の矢印は電流の方向を示す。
１つのチップコンデンサ１１３についてみると、隣の側面端子１１５との関係では、接続される電位が異なるので、充放電の際に流れる電流の向きが逆になる。従って、両者の結合によって発生する相互インダクタンスの分だけ、自己インダクタンスを減少させることができる。
【００４０】
しかも、隣り合ったチップコンデンサ１１３同士についてみると、隣り合って対向する側面端子１１５同士の関係でも、接続される電位が異なるので、充放電の際に流れる電流の向きが逆になる。従って、両者の結合によって発生する相互インダクタンスの分だけ、自己インダクタンスを減少させることができる。
本実施形態では、チップコンデンサ１１３を縦横格子状に配置している。このため、対向する第１側面１１４Ｓ１と隣のコンデンサの第３側面１１４Ｓ３の側面端子同士について、さらには、対向して隣り合う側面端子１１５のいずれについても、上記のようにインダクタンスを抑制することができるので、全体としてさらにインダクタンスを低下させることができる
【００４１】
その上、本実施形態では、図４に示すように、チップコンデンサ１１３内で隣り合う側面端子１１５同士の間隔（ピッチ）Ｐ１＝０．８ｍｍよりも、隣り合うチップコンデンサ１１３同士の隣り合って対向する側面端子１１５同士の間隔（ピッチ）Ｐ２＝０．４ｍｍの方が小さくされている。このため、隣り合って対向する側面端子１１５同士の結合が大きくなり、インダクタンスをより小さくすることができる。
【００４２】
この配線基板１００は、上記のようにチップコンデンサ１１３を多数搭載しているため、ノイズを確実に除去できる上、複数のチップコンデンサ１１３を並列に接続しているので、搭載するコンデンサ全体としてのインダクタンスも低減させることができる。しかも、各チップコンデンサ１１３について見ると、隣り合って対向する側面端子１１５同士の極性が異なり、流れる電流の向きが逆向きになる。このため、インダクタンスをさらに減少させることができ、より一層、低インダクタンスでＩＣチップＣＨとコンデンサ１１３とを接続することができる。
また、チップコンデンサ１１３の側面端子１１５には、上面部１１５ｂｕ，１１５ｃｕを形成しているので、コア基板１１０のコア裏面１１０ｃに形成したパッド１５２（１５２ｂ，１５２ｃ）と側面端子１１５（１１５ｂ，１１５ｃ）との接続が容易になる。
【００４３】
また、配線基板１００は、コア基板１１０の主面１１０ｂ側に樹脂絶縁層１２２〜１２５を形成し、裏面１１０ｃには裏面絶縁層を形成しない、片面積層配線基板である。このため、配線基板１００は、両面積層配線基板と比較して裏面絶縁層を有しない分、安価である。また、配線基板１００は、両面積層配線基板と比較して裏面絶縁層を有しない分、主面側のＩＣチップと裏面側のチップコンデンサとの距離が短くなる。従って、配線基板１００は、両面積層配線基板と比較して、短い経路で主面側のＩＣチップと裏面側のチップコンデンサとを接続することができ、これらの経路で発生する抵抗やインダクタンスを低減することができる。
【００４４】
さらに、配線基板１００では、樹脂絶縁層１２５のうち、チップコンデンサ１１３を主面１００ｂ側に投影した領域Ｅに、主面１００ｂ上に搭載するＩＣチップＣＨの複数の接続端子ＣＨＴとそれぞれ接続可能な複数のバンプ１３４が形成されている（図１参照）。つまり、チップコンデンサ１１３とＩＣチップＣＨとが配線基板１００の積層方向（上下方向）に略対向して搭載される。このため、チップコンデンサ１１３とＩＣチップＣＨとの配線経路をさらに短くすることができ、これらの経路で発生する抵抗、インダクタンスをさらに低減することができる。
【００４５】
次いで、本実施形態の配線基板１００の製造方法について図１〜図３を参照しつつ説明する。
まず、ガラス−エポキシ樹脂複合材料からなり、主面１１１ｂ及び裏面１１１ｃに厚さ約１６μｍの銅箔を張り付けた、３１×３１ｍｍの矩形状で厚さ約１．０ｍｍの両面銅張りのコア基板本体１１１を用意する（図２を参照）。そして、コア基板本体１１１の所定の位置に、ドリルまたはレーザによって、その主面１１１ｂと裏面１１１ｃとの間を貫通する多数のスルーホール用貫通孔１１１Ｈを穿孔する。
【００４６】
その後、公知の無電解Ｃｕメッキ、電解Ｃｕメッキ及びエッチングによって、スルーホール用貫通孔１１１Ｈ内にスルーホール導体１１２を形成し、主面１１１ｂの所定の位置にスルーホール導体１１２と接続するように第１ベタ導体層１２６を形成し、裏面１１１ｃの所定の位置にスルーホール導体１１２と接続するようにパッド１５１，１５２を形成して、コア基板１１０を形成する。なお、図２に拡大して示すように、スルーホール導体１１２としては、スルーホール用貫通孔１１１Ｈの内周に内周スルーホール導体１１２ＴＨを形成するほか、その中心部に充填樹脂１１２Ｒを充填形成した。
【００４７】
次に、２つのコア基板１１０のコア裏面１１０ｃ同士を、接着層１３５によって、その外周縁より外側の不要部１１８（図２の左右下面）で貼りあわせて、一対のコア基板１１０とする（図３参照）。次いで、一対のコア基板１１０のうち２つのコア主面１１０ｂについて、以下の工程を同時に行い、図３に示すように樹脂絶縁層等を積層する。まず、コア主面１１０ｂ上に樹脂絶縁層１２２を形成する。同様に、公知のビルドアップ工法によって、各樹脂絶縁層１２３〜１２５を形成すると共に、各層間には、第２ベタ導体層１２７、配線層１２８，１２９を形成する。また、各樹脂絶縁層を貫通するビア導体１３１，１３２，１３３を形成する。さらに、各ビア導体１３２と接続するように、樹脂絶縁層１２５上にバンプ１３４を形成する。
【００４８】
このように、２つのコア基板１１０を貼りあわせて、同時に樹脂絶縁層等を積層するのは、２つのコア基板１１０を貼りあわせることによって、樹脂絶縁層等の積層時に基板が反るのを防止することができるからである。
次に、コア基板１１０同士を貼りあわせている接着層１３５を切り離して、一対のコア基板１１０に樹脂絶縁層等を積層したものを分離する。その後、コア基板１１０の裏面１１０ｃに所定パターンのソルダーレジスト層１４１を形成する（図１参照）。その後、チップコンデンサ１１３を裏面１１０ｃ側に配置し、側面端子１１５ｂの上面部１１５ｂｕと第１パッド１５２ｂとを、側面端子１１５ｃの上面部１１５ｃｕと第２パッド１５２ｃとを、ハンダ１５３によって接続する。このようにして、図１に示すような配線基板１００を完成する。
【００４９】
以上に説明したように、配線基板１００は、２つのコア基板１１０を接着層１３５を介して貼りあわせ、一対のコア基板１１０とした後、このような十分な強度を持つ一対のコア基板１１０の主面１１０ｂ上に絶縁樹脂層及び配線層を積層している。従って、コア基板１１０の片面にだけ樹脂絶縁層が積層されていても、従来のような補強材を取り付けることが不要となり、低コストで製造することが可能となる。
【００５０】
（実施形態２）
次に、本発明の第２の実施形態について、図６を参照しつつ説明する。本実施形態の配線基板２００は、実施形態１にかかる配線基板１００と比較して、コンデンサ接続用のパッドとＩＣ接続用のバンプとを結ぶ配線については、ほぼ同様の構造を有している。但し、実施形態１では、配線基板の裏面側に突出するようにチップコンデンサを裏面に搭載した。これに対し、本実施形態２では、コア基板に配線基板の裏面側に開口する凹部を形成し、チップコンデンサを凹部内に搭載する。
従って、ここでは、実施形態１と異なる部分を中心に説明し、同様な部分については、説明を省略または簡略化する。
【００５１】
具体的には、本発明の配線基板２００は、図６に示すように、配線基板本体２０１とチップコンデンサ１１３とによって構成されている。
配線基板本体２０１は、裏面２０１ｃ側に開口する凹部２８７が形成されたコア基板２８０と、コア主面２８０ｂ上に積層された、実施形態１と同様の、樹脂絶縁層１２２〜１２５、ベタ導体層２２６，１２７、及び配線層１２８，１２９を有する。さらに、実施形態１と同様に、樹脂絶縁層１２２〜１２５のうちいずれか、または複数の樹脂絶縁層を貫通するビア導体１３１〜１３３が形成されている。また、チップコンデンサ１１３は、チップコンデンサの上面１１３ｕが凹部２８７の底面２８７ｂに対向するように、凹部２８７内に配置されている。
【００５２】
配線基板２００のうちコア基板２８０は、比較的肉薄の第１コア部２６０と比較的肉厚の第２コア部２７０とによって形成される。
第１コア部２６０は、３１ｍｍ×３１ｍｍの矩形で厚さ約２００μｍのガラス−エポキシ樹脂からなり、図７に示すように、その中央付近には第１コア部２６０の厚さ方向に貫通する直径約１００μｍの多数のスルーホール用貫通孔２６１Ｈが穿孔されている。スルーホール用貫通孔２６１Ｈ内には、公知のスルーホール導体２６２が形成され、その内側には充填樹脂２６２Ｒが充填されている。（図７の拡大図参照）
第２コア部２７０（図６参照）は、３１ｍｍ×３１ｍｍの矩形で厚さ約８００μｍのガラス−エポキシ樹脂からなり、その中央付近には凹部２８７が形成されている。凹部２８７は平面視で縦・横約１５ｍｍ×１５ｍｍの略正方形である。
【００５３】
第１コア部２６０と第２コア部２７０とは、厚さ約６０μｍの接着層２４５を介して貼り合わされることにより積層され、コア基板２８０を形成している。コア基板２８０のうち凹部２８７の周囲（図６の左右）には、図６に拡大して示すように、その厚さ方向に貫通する直径約１００μｍの多数のスルーホール用貫通孔２８１Ｈが穿孔されている。スルーホール用貫通孔２８１Ｈ内には、公知のスルーホール導体２８２が形成され、その内側には充填樹脂２８２Ｒが充填されている。さらに、コア基板２８０のコア裏面２８０ｃには、スルーホール導体２８２と接続するパッド２５５とソルダーレジスト層２４３が形成されている。
また、凹部２８７の底面２８７ｂには、実施形態１のコンデンサ接続用のパッド１５２と同様のコンデンサ接続用のパッド２５２とエポキシ系樹脂からなるソルダーレジスト層２４４とが形成されている。コンデンサ接続用のパッド２５２はスルーホール導体２６２と接続している。
【００５４】
コア基板２８０のコア主面２８０ｂ上に形成されているベタ導体層２２６は、実施形態１のベタ導体層１２６と同様のパターンであり、スルーホール導体２８２と接続している。また、実施形態１と同様に、樹脂絶縁層１２５上（配線基板２００の主面２００ｂ）のうち、チップコンデンサ１１３を主面２００ｂ側に投影した領域Ｅ（図６の中央部）には、バンプ１３４が多数形成され、破線で示すＩＣチップＣＨの下面ＣＨＡに多数形成された接続端子ＣＨＴとそれぞれフリップチップ接続可能とされている。
【００５５】
上述のような配線基板本体２０１を有する配線基板２００によれば、実施形態１と同様に、バンプ１３４のうち一部（図６の左右端）は、配線層１２８，１２９によってそれぞれ周縁側（図６中、右または左方向）にファンアウトし、ビア導体１３３、及びスルーホール導体２８２を通じてパッド２５５に接続している。これらは、例えば、信号用配線として使用される。さらに、実施形態１と同様に、バンプ１３４のうち残りは、ビア導体１３２によってベタ導体層２２６，１２７に接続する。なお、実施形態１と同様に、第１ベタ導体層２２６は＋の電源電位（共通第１電位）に、第２ベタ導体層１２７は接地電位（共通第２電位）に接続される。
【００５６】
さらに、実施形態１と同様に、第１ベタ導体層１２６はスルーホール導体２６２によって、チップコンデンサ１１３の一方の側面端子１１５ｂに接続し、第２ベタ導体層１２７は、ビア導体１３１及びスルーホール導体２６２によって、チップコンデンサ１１３の他方の側面端子１１５ｃに接続する。これによって、ＩＣチップＣＨを搭載したときは、コンデンサ１１３とＩＣチップＣＨとが極めて近い距離で接続され、また電源電位及び接地電位が供給される。
【００５７】
また、凹部２８７内に搭載されているチップコンデンサ１１３は、実施形態１と同様に配置されている。従って、隣り合ったチップコンデンサ１１３同士についてみると、隣り合って対向する側面端子１１５同士の関係で、接続される電位が異なるので、充放電の際に流れる電流の向きが逆になる。従って、両者の結合によって発生する相互インダクタンスの分だけ、自己インダクタンスを減少させることができる（図５及び図６参照）。さらに、チップコンデンサ１１３は、縦横格子状に配置されているため、対向して隣り合う側面端子１１５のいずれについても、上記のようにインダクタンスを抑制することができるので、全体としてさらにインダクタンスを低下させることができる。その上、図４に示すように、Ｐ１＝０．８ｍｍ、Ｐ２＝０．４ｍｍとなっているため、隣り合って対向する側面端子１１５同士の結合が大きくなり、インダクタンスをより小さくすることができる。
【００５８】
また、本実施形態の配線基板２００は、実施形態１と同様に、コア基板２８０の主面２８０ｂ側に樹脂絶縁層１２２〜１２５を形成し、裏面２８０ｃには裏面絶縁層を形成しない、片面積層配線基板である。このため、配線基板２００は、両面積層配線基板と比較して裏面絶縁層を有しない分、安価である。また、配線基板２００は、両面積層配線基板と比較して裏面絶縁層を有しない分、主面側のＩＣチップと裏面側のチップコンデンサとの距離が短くなる。従って、配線基板２００は、両面積層配線基板と比較して、短い経路で主面側のＩＣチップと裏面側のチップコンデンサとを接続することができ、これらの経路で発生する抵抗やインダクタンスを低減することができる。
【００５９】
さらに、配線基板２００では、実施形態１と同様に、樹脂絶縁層１２５のうち、チップコンデンサ１１３を主面２００ｂ側に投影した領域Ｅに、主面２００ｂ上に搭載するＩＣチップＣＨの複数の接続端子ＣＨＴとそれぞれ接続可能な複数のバンプ１３４が形成されている（図６参照）。つまり、チップコンデンサ１１３とＩＣチップＣＨとが配線基板２００の積層方向（上下方向）に略対向して搭載される。このため、チップコンデンサ１１３とＩＣチップＣＨとの配線経路をさらに短くすることができ、これらの経路で発生する抵抗、インダクタンスをさらに低減することができる。
【００６０】
またさらに、配線基板２００では、チップコンデンサ１１３を、凹部２８７内に搭載している。従って、主面２００ｂ上に搭載するＩＣチップＣＨとチップコンデンサ１１３とが、肉薄の第１コア部２６０を挟んで搭載される。このため、凹部が形成されていない配線基板と比較して、配線基板のＩＣチップ接続用のバンプとチップコンデンサの端子（上面部）との距離を短くし、さらには、主面上に搭載するＩＣチップとチップコンデンサとの距離を短くすることができる。従って、凹部が形成されていない配線基板と比較して、短い経路で配線基板のＩＣチップ接続用のバンプとチップコンデンサの端子（上面部）とを接続することが可能になり、これらの経路で発生する抵抗成分やインダクタンス成分をさらに抑制できる。
【００６１】
次いで、本実施形態の配線基板２００の製造方法について、図６〜図１０を参照して説明する。
まず、ガラス−エポキシ樹脂複合材料からなり、主面２６５ｂ及び裏面２６５ｃに厚さ約１６μｍの銅箔を貼り付けた、３１ｍｍ×３１ｍｍの矩形で厚さ約２００μｍの両面銅張の第１コア基板本体２６５を用意する（図７参照）。そして、第１コア基板本体２６５の所定の位置に、レーザまたはドリルによって、その主面２６５ｂと裏面２６５ｃとの間を貫通する多数のスルーホール用貫通孔２６１Ｈを穿孔する。
【００６２】
その後、公知の無電解Ｃｕメッキ、電解Ｃｕメッキ及びエッチングによって、スルーホール用貫通孔２６１Ｈ内にスルーホール導体２６２を形成し、主面２６５に銅メッキ層２６８を形成し、裏面２６５ｃの所定の位置に、スルーホール導体２６２と接続するパッド２５２と、配線層２６７を形成する。次いで、裏面２６５ｃの所定の位置にエポキシ系樹脂からなるソルダーレジスト層２４４をパッド２５２が露出するように形成して、第１コア部９１０を含む第１コア基板２６９を形成する。なお、図７に拡大して示すように、スルーホール導体２６２としては、スルーホール用貫通孔２６１Ｈの内周に内周スルーホール導体２６２ＴＨを形成するほか、その中心部に充填樹脂２６２Ｒを充填形成した。
【００６３】
また、図８に示すような、ガラス−エポキシ樹脂複合材料からなり、主面２７５ｂ及び裏面２７５ｃに厚さ約１６μｍの銅箔を貼り付けた、３１ｍｍ×３１ｍｍの矩形で厚さ約８００μｍの両面銅張の第２コア基板本体２７５を用意する。そして、第２コア基板本体２７５の主面２７５ｂ側を、エンドミルによって座ぐり加工することにより、図８（ａ）に示すような平面視略ロ字状の凹溝２７３を、第２コア基板本体２７５の中央部に形成する。次いで、主面２７５ｂ側の銅箔をエッチングして、凹溝２７３の周囲に配線層２７７を形成する。このようにして、図８（ｂ）に示すような第２コア部２７０を含む第２コア基板２７９を形成する。
【００６４】
次に、図９に示すように、第１コア基板２６９の裏面２６９ｃと第２コア基板２７９の主面２７９ｂとの間に、接着性のあるプリプレグからなる接着層２４５を配置して、加熱・押圧することによって、第１コア基板２６９と第２コア基板２７９とを接着・積層する。なお、このとき、過剰な接着層２４５がある場合は、凹溝２７３内に収容される。次いで、この周縁部分の所定の位置にレーザまたはドリルによって穿孔し、この厚さ方向に貫通する直径約１００μｍのスルーホール用貫通孔２８１Ｈを形成する。
【００６５】
次いで、図９に示すように、無電解銅メッキ、及び電解銅メッキを施し、各スルーホール用貫通孔２８１Ｈ内にスルーホール導体２８２、及び主面２８４ｂ上と裏面２８４ｃ上に図示しない銅メッキ層が形成される。そして、主面２８４ｂ上の銅メッキ層を実施形態１と同様のパターンにエッチングして、主面２８４ｂの所定の位置にスルーホール導体２８２と接続するように第１ベタ導体層２２６を形成する。なお、図９に拡大して示すように、スルーホール導体２８２としては、スルーホール用貫通孔２８１Ｈの内周に内周スルーホール導体２８２ＴＨを形成するほか、その中心部に充填樹脂２８２Ｒを充填形成した。このとき、スルーホール導体２８２は、配線層２６７，２７７と接続している。
また、裏面２８４ｃ上の銅メッキ層をエッチングし、パッド２５５を形成する。以上のようにして、図９に示すようなコア基板本体２８４を形成する。
【００６６】
次に、２つのコア基板本体２８４の裏面２８４ｃ同士を、その外周縁より外側の不要部２８４ｄ（図９の左右下面）で貼りあわせて、図示しない一対のコア基板本体２８４とする。次いで、一対のコア基板本体２８４のうち２つの主面２８４ｂについて、以下の工程を同時に行う。実施形態１と同様に、公知のビルドアップ配線基板の形成手法によって、各樹脂絶縁層１２２〜１２５を形成すると共に、各層間には、第２ベタ導体層１２７、配線層１２８，１２９を形成し、また各樹脂絶縁層を貫通するビア導体１３１，１３２，１３３を形成する。さらに、各ビア導体１３２と接続するように、樹脂絶縁層１２５上にバンプ１３４を形成する。
【００６７】
このように、２つのコア基板本体２８４を貼りあわせて、同時に樹脂絶縁層等を積層するのは、２つのコア基板本体２８４を貼りあわせることによって、樹脂絶縁層等の積層時に基板が反るのを防止することができるからである。
次に、コア基板本体２８４同士を貼りあわせている不要部２８４ｄで切り離して、一対のコア基板本体２８４に樹脂絶縁層等を積層したものを分離する。その後、コア基板本体２８４の裏面２８４ｃ上に所定パターンのソルダーレジスト層２４３を形成する（図１０参照）。次に、コア基板本体２８４の裏面２８４ｃ側から、図９に二点鎖線で示すように、凹溝２７３の裏側にエンドミルによって凹溝（二点鎖線部分）を形成し、第２コア基板２７９の中央部分を切り離して除去し、凹部２８７を形成する。（このとき、コア基板本体２８４がコア基板２８０となる。）こうして、図１０に示すような配線基板本体２０１が完成する。
【００６８】
以上に説明したように、配線基板本体２０１は、肉薄の第１コア基板２６９に接着層２４５を介して肉厚の第２コア基板２７９を積層し、コア基板本体２８４を形成した後、このような十分な強度を持つコア基板本体２８４の主面２８４ｂ上に絶縁樹脂層及び配線層を積層している。従って、コア基板本体２８４の片面にだけ樹脂絶縁層が積層されていても、従来のような補強材を取り付けることが不要となり、低コストで製造することが可能となる。
【００６９】
その後、チップコンデンサ１１３を配線基板本体２０１の凹部２８７内に配置し、側面端子１１５ｂの上面部１１５ｂｕと第１パッド２５２ｂとを、側面端子１１５ｃの上面部１１５ｃｕと第２パッド２５２ｃとを、ハンダ１５３によって接続する。このようにして、配線基板２００を完成する。
その後さらに、側面端子１１５ｂの下面部１１５ｂｄ及び側面端子１１５ｃの上面部１１５ｃｄを露出するようにして凹部２８７内に樹脂を充填し、コンデンサ１１３を埋め込んでも良い。
【００７０】
以上において、本発明を実施形態１，２に即して説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、適宜変更して適用できることはいうまでもない。
例えば、上記実施形態１，２においては、チップコンデンサの第１側面と第３側面にそれぞれ同数の側面端子１１５等が形成されたコンデンサを用いた。しかし、例えば、図１１に示すチップコンデンサ４１３のように、第１側面４１３Ｓ１と第３側面４１３Ｓ３だけでなく、第２側面４１３Ｓ２及び第４側面４１３Ｓ４にも側面端子４１５（４１５ｂ，４１５ｃ）を同数（図では２ヶずつ）形成したものを用いても良い。この際、隣り合う側面端子４１５の電位を、図１１に示すように、共通第１電位（例えば、「＋」で示す電源電位）と共通第２電位（例えば「Ｇ］で示す接地電位）とが交互に現れる配置とする。このようにしたチップコンデンサ４１３を用いても、対向して隣り合う側面端子４１５同士でインダクタンスを打ち消し合うので、より低インダクタンスでチップコンデンサとＩＣチップ等とを接続することができるようになる。
【００７１】
さらに、チップコンデンサ４１３同士を密集して配置し、１つのチップコンデンサにおいて隣り合う側面端子４１５同士の間隔Ｐ１，Ｐ３よりも、隣り合うチップコンデンサ４１３同士の対向する側面端子４１５同士の間隔Ｐ２，Ｐ４を小さくすると、さらに低インダクタンスにすることができる。
また、上記実施形態では、いずれもチップコンデンサとして同一形状のものを用い、これらを縦横格子状に配置した。しかし、隣り合うコンデンサの側面端子同士が対向して隣り合っており、それらの極性が異なるように接続されていれば良い。少なくともこれらの側面端子同士の間ではインダクタンスの低減を図ることができるからである。
【００７２】
さらに、上記実施形態では、チップコンデンサ１１３と主面１００ｂ等との間に、第１ベタ導体層１２６，第２ベタ導体層１２７などを形成した。このようにすると、一般に側面端子１１５等の間隔などに比して、間隔の狭くされているバンプ１３４との接続が容易にできるメリットがある。
しかし、各バンプ１３４のうち所定のバンプとチップコンデンサ１１３の側面端子１１５ｂ，１１５ｃとを適切に接続できれば良く、樹脂絶縁層１２３〜１２５の層間に形成した配線層や樹脂絶縁層１２２等を貫通するビア導体によって、側面端子１１５と各々のバンプ１３４とを接続するようにしても良い。また第１ベタ導体層１２６や第２ベタ導体層１２７として平板状の導体層を形成したが、これらに代えて格子状（メッシュ状）の導体層を用いることもできる。
【００７３】
また、例えば、樹脂絶縁層１２２と１２３の層間やコア基板１１０の主面１１０ｂ上に縞状（ストライプ状）の導体層を設け、各縞状導体層が交互に共通第１電位（電源電位）及び共通第２電位（接地電位）となるように、個々の縞状導体層と側面端子１１５ｂ，１１５ｃを接続する。さらにこの縞状導体層と各バンプ１３４とを接続するという構造にしても良い。
さらにまた、上記実施形態では、コア基板の主面側に樹脂絶縁層１２２〜１２５を形成したが、これよりも多数または少数の樹脂絶縁層を、コア基板の主面側に積層した配線基板としても良い。また、コア基板の裏面側には裏面絶縁層を形成していないが、主面側の樹脂絶縁層より少ない裏面絶縁層を形成しても良い。但し、ＩＣチップとチップコンデンサとの距離が近くなるという点で、裏面絶縁層は少ないほうが良い。
【図面の簡単な説明】
【図１】実施形態１にかかる配線基板１００の断面図である。
【図２】実施形態１にかかる配線基板１００のコア基板１１０の断面図である。
【図３】実施形態１にかかる配線基板１００の製造方法を説明するための説明図である。
【図４】縦横格子状に配列させたチップコンデンサ１１３の各側面端子の電位を示す説明図である。
【図５】縦横格子状に配列させたチップコンデンサ１１３の様子及び側面端子を流れる電流の方向を示す斜視説明図である。
【図６】実施形態２にかかる配線基板２００の断面図である。
【図７】実施形態２にかかる配線基板２００の第１コア基板２６９の断面図である。
【図８】実施形態２にかかる配線基板２００の第２コア基板２７９を示す図であり、（ａ）はその上面図、（ｂ）はそのＡ−Ａ断面拡大図である。
【図９】実施形態２にかかる配線基板２００のコア基板本体２８４の断面図である。
【図１０】実施形態２にかかる配線基板２００の配線基板本体２０１の断面図である。
【図１１】チップコンデンサの他の配列例及び各側面端子の電位を示す説明図である。
【図１２】基板の主面や裏面にチップコンデンサを搭載した従来の配線基板を示す説明図である。
【図１３】他のチップコンデンサの形状及び構造を示す説明図であり、（ａ）はその斜視図、（ｂ）はその構造を示す。
【符号の説明】
１００，２００配線基板
１００ｂ，２００ｂ主面
１００ｃ，２００ｃ裏面
１１０，２８０コア基板
１１１，２８４コア基板本体
１１２，２６２，２８２スルーホール導体
１１３，４１３チップコンデンサ
１１３ｕチップコンデンサの上面
１１５ｂ，４１５ｂ側面端子（第１電位側面端子）
１１５ｃ，４１５ｃ側面端子（第２電位側面端子）
１１５ｂｕ，１１５ｃｕ上面部
１２２〜１２５樹脂絶縁層
１２６，１２７ベタ導体層
１３４バンプ（ＩＣ接続端子）
２８７凹部
Ｅチップコンデンサ１１３を主面側に投影した領域[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to a wiring board on which a chip capacitor is mounted on the back surface side, and more particularly to a wiring board with reduced inductance generated in the chip capacitor.
[0002]
[Prior art]
  With the progress of integrated circuit technology, the operation of an IC chip is increasingly speeded up, but with this, noise may be superimposed on the power supply wiring and the like to cause malfunction. Therefore, in order to remove noise, for example, as shown in FIG. 12, a chip capacitor 6 is separately mounted on the main surface 2b or the back surface 2c of the wiring board 2 on which the IC chip 1 is mounted. A capacitor connection wiring 4 to be connected is provided inside the wiring board 2. Thus, the chip capacitor 6 is connected to the IC chip 1 via the capacitor connection wiring 4 and the flip chip pad 5.
[0003]
  On the other hand, as a multilayer ceramic type chip capacitor, as in a chip capacitor 6 shown in an enlarged view in FIG. 12, side terminals 8b and 8c formed on two opposing side surfaces 7b and 7c of the capacitor main body 7 are used as internal components. What takes out electrode 9b, 9c is known. Recently, like the capacitor 10 shown in FIG. 13A, side terminals 12b to 12k are formed on the four side surfaces 11b, 11c, 11d, and 11e of the capacitor body 11, respectively, and FIG. As shown, a connection with the internal electrodes 13b and 13c has also been proposed. In some cases, the side surface terminals are not formed on the side surfaces 11c and 11e.
[0004]
[Problems to be solved by the invention]
  However, when the chip capacitor 6 or 10 is mounted on the main surface 2b and the back surface 2c of the wiring board 2 as shown in FIG. 12, the side terminals 8b, 8c, or 11b to 11k are connected to the capacitor during charging and discharging. Inductance is generated. This is because the side terminals 8b, 8c or 11b to 11k of the chip capacitor extend from the main surface side to the back surface side on the side surfaces 7b, 7c or 11b to 11e, respectively. This is because current flows in the vertical direction in the figure of 8b, 8c, or 11b to 11k.
  The present invention has been made in view of such problems, and an object of the present invention is to provide a wiring board that can reliably remove noise and reduce inductance generated at a side terminal of a chip capacitor.
[0005]
[Means, actions and effects for solving the problems]
  The solution includes a wiring board having a main surface and a back surface, the core substrate including a core substrate and a plurality of resin insulating layers stacked on the main surface side of the core substrate, the back side of the core substrate Has no backside insulating layer or a plurality of the backside insulating layers that are less than the number of the resin insulating layers stacked on the main surface side, and one electrode has a common first potential and the other electrode has a common number. A plurality of chip capacitors respectively connected to two potentials are mounted on the back surface side, and the chip capacitor has side terminals extending on the side surface from the main surface side toward the back surface side. The side terminal connected to the common first potential of one of the chip capacitors and the side terminal connected to the common second potential of another chip capacitor are arranged adjacent to each other. ,The distance between the one chip capacitor and the other chip capacitor is larger than the distance between the side terminal connected to the common first potential and the side terminal connected to the common second potential in the one chip capacitor. The distance between the side terminal connected to the common first potential and the side terminal connected to the common second potential is reduced.It is a wiring board.
[0006]
  The wiring board of the present invention is a wiring board in which a plurality of resin insulating layers are laminated on the main surface side of the core substrate, while the back surface side has no back surface insulating layer or has fewer back surface insulating layers than the resin insulating layer. For this reason, this wiring board is inexpensive because the back surface insulating layer can be eliminated or reduced.
  Further, when an IC chip or the like is mounted on the main surface side of the wiring board, the wiring board of the present invention eliminates or reduces the back surface insulating layer as compared with the double-sided laminated wiring board, so that the IC on the main surface side can be reduced. The distance between the chip and the chip capacitor on the back side is shortened. Therefore, the wiring board of the present invention can connect the IC chip on the main surface side and the chip capacitor on the back surface side with a shorter path than the double-sided laminated wiring board, and the resistance generated in these paths. And the inductance can be reduced.
[0007]
  Further, the side terminals of the chip capacitor used in the wiring board of the present invention extend on the side surface from the main surface side to the back surface side. For this reason, when charging / discharging the capacitor, current flows through the side surface terminal from the main surface side to the back surface side, or from the back surface side to the main surface side, and inductance is generated in the side surface terminal. On the other hand, in the present invention, the adjacent side terminals of the adjacent chip capacitors are set to different potentials (one is a common first potential and the other is a common second potential). Reverse direction. Further, since any of the chip capacitors is mounted on the back side of the wiring board, the inductance generated in each side terminal can be canceled out in all the mounted chip capacitors, and the inductance can be reduced after all.
[0008]
  The chip capacitor may be any chip capacitor as long as it can be mounted on the back side of the wiring board. Examples of the chip capacitor include a multilayer ceramic type, an electrolytic capacitor type, and a film capacitor type. In particular, multilayer ceramic type chip capacitors have good frequency characteristics, and the characteristics are relatively stable even when heat is applied during the manufacturing process of the wiring board after being mounted. Is preferable in that it is easy and yield is improved.
[0009]
  Furthermore, any wiring board can be used as long as it can mount a chip capacitor, but resins such as epoxy resin, polyimide resin, BT resin, and PPE resin, and fibers such as these fibers and glass fibers and polyester fibers can be used. Composite materials, resin composite materials in which epoxy resin is impregnated with fluororesin having a three-dimensional network structure, ceramic substrates such as alumina, mullite, aluminum nitride, glass ceramic, and these resins and composite materials And the like.
[0010]
  A wiring board having a main surface and a back surface, comprising: a core substrate; and a plurality of resin insulating layers stacked on the main surface side of the core substrate, wherein the back surface side of the core substrate is insulated on the back surface side. There is no layer, or the back surface insulating layer has a smaller number of layers than the resin insulating layers stacked on the main surface side, and has side terminals extending on the side surface from the main surface side toward the back surface side. A plurality of chip capacitors each having one electrode connected to a common first potential and the other electrode connected to a common second potential, the chip capacitor being exposed on the back side; The side terminal formed on a capacitor and connected to the common first potential, and the other chip capacitor disposed adjacent to the one chip capacitor and connected to the common second potential. With side terminal Also as a wiring substrate formed are arranged adjacent to each other with opposite, it is possible to similarly reduce the inductance of the chip capacitor.
[0011]
  Still another solving means is a wiring board having a main surface and a back surface, the core substrate including a core substrate, and a plurality of resin insulating layers stacked on the main surface side of the core substrate. There is no back surface insulating layer on the back surface side, or the back surface insulating layer has a smaller number of layers than the resin insulating layers stacked on the main surface side, and one electrode is at a common first potential and the other electrode is A plurality of chip capacitors respectively connected to a common second potential are exposed and mounted on the back surface side, and the chip capacitor has a planar side surface and the planar side surface from the main surface side to the back surface side. A first potential side terminal connected to the common first potential in a direction parallel to the main surface along the planar side surface and the side terminal. The second potential side terminal connected to the common second potential is crossed. A chip capacitor that is arranged in a manner such that the planar side surface of one chip capacitor and the planar side surface of another chip capacitor are opposed to each other, and the one chip capacitor and the other chip capacitor One of the side terminals facing and adjacent to each other is the first potential side terminal, and the other is the second potential side terminal,The distance between the adjacent side terminals facing each other between the one chip capacitor and the other chip capacitor is made smaller than the distance between the adjacent side terminals in the chip capacitor.It is a wiring board.
[0012]
  The wiring board of the present invention is a wiring board in which a plurality of resin insulating layers are laminated on the main surface side of the core substrate, while the back surface side has no back surface insulating layer or has fewer back surface insulating layers than the resin insulating layer. For this reason, this wiring board is inexpensive because the back surface insulating layer can be eliminated or reduced.
  Further, when an IC chip or the like is mounted on the main surface side of the wiring board, the wiring board of the present invention eliminates or reduces the back surface insulating layer as compared with the double-sided laminated wiring board, so that the IC on the main surface side can be reduced. The distance between the chip and the chip capacitor on the back side is shortened. Therefore, the wiring board of the present invention can connect the IC chip on the main surface side and the chip capacitor on the back surface side with a shorter path than the double-sided laminated wiring board, and the resistance generated in these paths. And the inductance can be reduced.
[0013]
  Further, the plurality of side terminals of the chip capacitor used for the wiring board of the present invention respectively extend on the planar side surface from the main surface side toward the back surface side. For this reason, when charging / discharging the capacitor, current flows through the side surface terminal from the main surface side to the back surface side, or from the back surface side to the main surface side, and inductance is generated in the side surface terminal. On the other hand, in the present invention, the adjacent side capacitor terminals of the adjacent chip capacitors are set to different potentials (one is a common first potential and the other is a common second potential). Since the direction of is reversed, the inductance generated in them can be reduced. Moreover, regarding each chip capacitor, since the first potential side terminal and the second potential side terminal are alternately arranged on the flat side surface, one of the side terminals of the two chip capacitors facing each other is the above. The first potential side terminal, and the other is the second potential side terminal. Therefore, since the inductance can be reduced for each of the opposing side terminals formed on the upper side surface of the plane, the inductance can be further reduced as a whole.
[0014]
Furthermore, the wiring board of the present invention will be described by focusing on one side terminal, for example. The distance (pitch) between this side terminal and the side terminal adjacent to it in the chip capacitor is fixed when the chip capacitor is molded and cannot be changed, so the mutual inductance generated between them is constant. It is. For this reason, when considered with a single chip capacitor, the inductance of each side terminal is also constant. However, when one chip capacitor and another chip capacitor are brought close to each other, the distance (pitch) between the focused side surface terminal and the adjacent side surface terminal can be adjusted.
Therefore, if the distance between the side terminals adjacent to each other is made smaller than the distance between the side terminals adjacent in the chip capacitor as in the present invention, the coupling between the side terminals adjacent to each other is increased. Since the mutual inductance is increased, the inductance can be reduced more efficiently for each side terminal. In addition, since any of the relations between the plurality of side terminals on the planar side faces is applicable, the inductance can be particularly reduced as a whole.
[0015]
  In addition, the chip capacitor having the planar side surface, even if the number of side surface terminals of the two chip capacitors facing the planar side surface is different, as long as the side surface terminals facing each other are as described above, An effect of reducing inductance can be obtained.
[0016]
  Still another solving means is a wiring board having a main surface and a back surface, the core substrate including a core substrate, and a plurality of resin insulating layers stacked on the main surface side of the core substrate. There is no back surface insulating layer on the back surface side, or the back surface insulating layer has a smaller number of layers than the resin insulating layers stacked on the main surface side, and one electrode is at a common first potential and the other electrode is A plurality of chip capacitors each connected to a common second potential are exposed and mounted on the back surface side, and the chip capacitor has a substantially rectangular parallelepiped shape, and the side surface is directed from the main surface side to the back surface side. A side terminal extending, the side terminals being formed in the same number as the first side surface and the third side surface facing the first side surface among the four side surfaces, and the second side surface adjacent to the first side surface and facing each other. The fourth side surface is not formed or the same number is formed. A first potential side terminal connected to the common first potential and a second potential connected to the common second potential in the circumferential direction of the first side surface, the second side surface, the third side surface, and the fourth side surface. Chip capacitors in which side terminals are alternately arranged, and each chip capacitor has the first side surface and the third side surface or the second side surface and the fourth side surface of the adjacent chip capacitor facing each other. One of the side terminals arranged adjacent to each other in the form of vertical and horizontal grids and facing each other between adjacent chip capacitors is the first potential side terminal, and the other is the second potential side terminal.The distance between the adjacent side terminals facing each other between the adjacent chip capacitors is made smaller than the distance between the adjacent side terminals in the chip capacitor.It is a wiring board.
[0017]
  The wiring board of the present invention is a wiring board in which a plurality of resin insulating layers are laminated on the main surface side of the core substrate, while the back surface side has no back surface insulating layer or has fewer back surface insulating layers than the resin insulating layer. For this reason, this wiring board is inexpensive because the back surface insulating layer can be eliminated or reduced.
  Further, when an IC chip or the like is mounted on the main surface side of the wiring board, the wiring board of the present invention eliminates or reduces the back surface insulating layer as compared with the double-sided laminated wiring board, so that the IC on the main surface side can be reduced. The distance between the chip and the chip capacitor on the back side is shortened. Therefore, the wiring board of the present invention can connect the IC chip on the main surface side and the chip capacitor on the back surface side with a shorter path than the double-sided laminated wiring board, and the resistance generated in these paths. And the inductance can be reduced.
[0018]
  Further, as described above, the side terminals of the chip capacitor used for the wiring board of the present invention extend on the side surface from the main surface side toward the back surface side. For this reason, when charging / discharging the capacitor, current flows through the side surface terminal from the main surface side to the back surface side, or from the back surface side to the main surface side, and inductance is generated in the side surface terminal. On the other hand, in the present invention, since the adjacent side terminals of the adjacent chip capacitors are set to different potentials (one is the common first potential and the other is the common second potential), the direction of the flowing current is opposite. Inductance generated at each side terminal can be reduced.
  In addition, since the chip capacitors are arranged in a vertical and horizontal grid, the inductance between the side terminals of each chip capacitor and the adjacent chip capacitors can be reduced. For this reason, the inductance can be reduced as a whole of the plurality of chip capacitors, and the reduction effect is further increased.
[0019]
Furthermore, the wiring board of the present invention will be described by focusing on one side terminal, for example. The distance (pitch) between this side terminal and the side terminal adjacent to it in the chip capacitor is fixed when the chip capacitor is molded and cannot be changed, so the mutual inductance generated between them is constant. It is. For this reason, when considered with a single chip capacitor, the inductance of each side terminal is also constant. However, when one chip capacitor and another chip capacitor are brought close to each other, the pitch between the focused side surface terminal and the adjacent side surface terminal can be adjusted.
Therefore, as in the present invention, the distance between the adjacent side terminals facing each other is set as the chip capacitor. If the distance between the adjacent side terminals is smaller than that between the adjacent side terminals, the coupling between the adjacent side terminals increases, and the mutual inductance increases. Therefore, the inductance can be further reduced between them. In addition, since this applies to any side terminals of the chip capacitors arranged in the form of vertical and horizontal grids, the inductance can be particularly reduced as a whole.
[0020]
  Further, the wiring board according to any one of the above, wherein the wiring board is formed by interposing an insulating resin body between chip capacitors.
[0021]
  In the wiring board of the present invention, since the insulating resin body is interposed between the chip capacitors, the side terminals are not short-circuited and can be reliably insulated. On the contrary, since the insulating resin body is interposed, the interval between the chip capacitors can be reduced, and many chip capacitors can be arranged in a small area.
[0022]
  Furthermore, the wiring substrate according to any one of the above, wherein the chip capacitor includes a chip laminated ceramic in which a first electrode layer and a second electrode layer are alternately laminated in parallel to the main surface via a dielectric layer. A wiring substrate that is a capacitor is preferable.
[0023]
  In the wiring board of the present invention, a chip multilayer ceramic capacitor is used as the chip capacitor. Since the multilayer ceramic capacitor has good frequency characteristics, high frequency component noise can be canceled. Further, when manufacturing a wiring board on which a chip capacitor is mounted, since it has high heat resistance, it can reliably withstand the temperature applied in the manufacturing process, and the characteristic change can be suppressed to a minimum. Therefore, a highly reliable wiring board can be obtained.
[0024]
  Furthermore, in the wiring board according to any one of the above, the side terminal has an upper surface portion at a peripheral portion of the upper surface of the chip capacitor facing the main surface side, and the peripheral edge of the upper surface from the upper surface portion. It is preferable that the wiring board is a side surface terminal extending from the main surface side toward the back surface side on the side surface beyond the distance.
[0025]
  In the wiring board of the present invention, since the side surface terminal has the upper surface portion, the common first potential and the common second potential can be easily drawn out to the main surface side from the upper surface portion through the via and the wiring.
  The upper surface portion may be formed in a flat plate shape (pad shape) on the upper surface of the chip capacitor, or may be a bump shape raised on the main surface side.
[0026]
  Further, in any one of the above wiring boards, the core substrate has a recess opening on the back surface side, and the chip capacitor includes a bottom surface of the recess and a surface on the main surface side of the chip capacitor. It is preferable that the wiring board is mounted in the recess.
[0027]
  In the wiring board of the present invention, a recess opening on the back side is formed in the core substrate, and the chip capacitor is mounted in the recess. For this reason, when an IC chip or the like is mounted on the main surface side of the wiring board, the wiring board according to the present invention forms a recess in the core substrate and is thinner than a wiring board in which no recess is formed. Accordingly, the distance between the IC chip on the main surface side and the chip capacitor is shortened. Therefore, the wiring board of the present invention makes it possible to connect the IC chip and the chip capacitor on the main surface side through a short path as compared with the wiring board in which no recess is formed. Resistance and inductance can be reduced.
[0028]
  Furthermore, in the wiring board according to any one of the above, a plurality of IC chips mounted on the main surface are disposed in a region of the resin insulating layer in which the plurality of chip capacitors are projected on the main surface side. A wiring board in which a plurality of IC connection terminals connectable to the connection terminals is formed.
[0029]
  In the wiring board of the present invention, a plurality of IC connections that can be respectively connected to a plurality of connection terminals of an IC chip mounted on the main surface in a region where a plurality of chip capacitors are projected on the main surface side of the resin insulating layer. Terminals are formed. That is, the chip capacitor and the IC are mounted so as to face each other in the stacking direction (vertical direction) of the wiring board. For this reason, the wiring path between the chip capacitor and the IC can be shortened, and the resistance and inductance generated in these paths can be further reduced.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
(Embodiment 1)
  A first embodiment of the present invention will be described with reference to FIGS. A wiring substrate 100 shown in FIG. 1 includes a core substrate 110, resin insulating layers 122 to 125 made of epoxy resin, solid conductor layers 126 and 127, and wiring layers 128 and 129 laminated on the core main surface 110b side. Furthermore, via conductors 131 to 133 that penetrate any one of the resin insulating layers 122 to 125 or the plurality of resin insulating layers are formed. Further, many chip capacitors 113 are mounted on the core back surface 110 c side of the core substrate 110. Further, on the resin insulating layer 125 (the main surface 100b of the wiring substrate 100), a bump 134 (IC connection terminal) is formed in a region E (center portion in FIG. 1) where the chip capacitor 113 is projected to the main surface 100b side. A large number of connection terminals CHT formed on the lower surface CHA of the IC chip CH indicated by broken lines can be flip-chip connected to each other.
[0031]
  The core substrate 110 is a 31 mm × 31 mm rectangular plate made of a glass-epoxy resin composite material having a thickness of about 1.0 mm, and a large number of through holes penetrating between the main surface 110b and the back surface 110c. A hole through hole 111H is drilled. A well-known through-hole conductor 112 is formed in the through-hole through hole 111H, and the inside thereof is filled with a filling resin 112R (see the enlarged view at the lower right of FIG. 1). A solid conductor layer 126 connected to the through-hole conductor 112 is formed on the core main surface 110b of the core substrate 110, and a pad 151 and a solder resist layer 141 connected to the through-hole conductor 112 are formed on the core back surface 110c. Yes.
[0032]
  A part (the left and right ends in FIG. 1) of the bumps 134 is formed on the peripheral side (by the wiring layers 128 and 129 formed between the resin insulating layers 124 and 125 or between the resin insulating layers 123 and 124, respectively ( 1 is connected to the pad 151 formed on the core back surface 100c through the via conductor 133 and the through-hole conductor 112 that penetrate the resin insulating layers 124 to 122 or 123 to 122, respectively. ing. These are used, for example, as signal wiring.
  The remaining bumps 134 are formed between the core substrate 110 and the resin insulating layer 122 or between the resin insulating layers 122 and 123 by via conductors 132 penetrating the resin insulating layers 125 to 122 or 125 to 123, respectively. Are connected to the substantially flat solid conductor layers 126 and 127. As described below, in the present embodiment, the first solid conductor layer 126 is connected to a positive power supply potential (common first potential), and the second solid conductor layer 127 is connected to a ground potential (common second potential). .
[0033]
  Further, the first solid conductor layer 126 is connected to one side terminal 115 b of the chip capacitor 113 by a through-hole conductor 112 that penetrates the core substrate 110, and the second solid conductor layer 127 is a via that penetrates the resin insulating layer 122. The conductor 131 and the through-hole conductor 112 that penetrates the core substrate 110 are connected to the other side terminal 115 c of the chip capacitor 113. Thus, when the IC chip CH is mounted, the capacitor 113 and the IC chip CH are connected at a very close distance, and the power supply potential and the ground potential are supplied.
[0034]
  The chip capacitor 113 is a multilayer ceramic capacitor made of a BaTiO3-based high dielectric ceramic, as shown in the lower left portion of FIG. Among these, the capacitor body 114 has a substantially rectangular shape (3.2 × 1.6 × 0.8 mm), the upper surface 114u which is the capacitor upper surface 113u facing the main surface 100b side (the upper side in FIG. 1) of the wiring board 100, The lower surface 110c (downward in FIG. 1) faces the lower surface 114d, which is the capacitor lower surface 113d, and four side surfaces 114S (114S1, 114S2, 114S3, 114S4) (see FIG. 4).
[0035]
  In the inside thereof, one electrode layer 114b and the other electrode layer 114c are alternately arranged in parallel with the upper surface 114u (perpendicular to the side surface 114S) through the ceramic high dielectric layer 114e, and thus on the main surface 100b. Many are stacked in parallel. These electrode layers 114b and 114c are made of Ni. A part of each electrode layer 114b, 114c is pulled out to the first side surface 114S1 and the third side surface 114S3, respectively, and is connected to the side terminal 115 made of Cu, like the capacitor shown in FIG. . Specifically, one electrode layer 114b is connected to one side terminal 115b, and the other electrode layer 114c is connected to the other side terminal 115c.
[0036]
  The side terminals 115b and 115c have upper surface portions 115bu and 115cu on the upper surface 114u, and lower surface portions 115bd and 115cd on the lower surface 114d, respectively. Accordingly, the side terminals 115b and 115c extend from the upper surface portions 115bu and 115cu over the periphery of the upper surface 114u, extend the side surface 114S from the upper surface 114u toward the lower surface 114d, and further extend over the periphery of the lower surface 114d to lower surface portions 115bd and 115c. 115cd.
[0037]
  In the chip capacitor 113 of this embodiment, four side terminals 115 are respectively formed on the first side surface 114S1 and the third side surface 114S3 facing the first side surface 114S1, and the side surface terminals 115 are provided on the second side surface 114S2 and the fourth side surface 114S4. Is not formed. Further, as shown in FIG. 4, when one chip capacitor 113 is viewed in the order of the second side surface 114S2, the third side surface 114S3, and the fourth side surface 114S4 from the first side surface 114S1, the side terminals 115b and 115c are alternately arranged. Are arranged side by side. That is, as will be described later, when one of the electrode layers 114b and 114c is set to a positive power source potential (indicated by “+” in FIG. 4) and the other is ground potential (indicated by “G” in FIG. 4). The side terminals 115b connected to the power supply potential indicated by “+” and the side terminals 115c connected to the ground potential indicated by “G” are alternately arranged.
[0038]
  Further, as shown in FIGS. 4 and 5, the chip capacitor 113 is arranged such that the first side surface 114S1 and the third side surface 113S3 of the adjacent chip capacitor 113 and the second side surface 114S2 and the fourth side surface 114S4 face each other. As seen from the main surface 100b, they are arranged in a vertical and horizontal grid pattern. For this reason, by considering the connection of the power supply potential and the ground potential to each chip capacitor 113, as shown in FIG. The side terminal 115b can be set to the power supply potential and the other side terminal 115c can be set to the ground potential.
[0039]
  By the way, when the chip capacitor 113 is charged and discharged, a current flows through the side terminal 115 as described above (see FIGS. 1 and 5). Due to this current, a self-inductance is generated in the side terminal 115 extending in the vertical direction on the side surface 114S1 and the like. In addition, the arrow in a figure shows the direction of an electric current.
  In the case of one chip capacitor 113, since the potential to be connected is different in relation to the adjacent side terminal 115, the direction of the current flowing during charging / discharging is reversed. Accordingly, the self-inductance can be reduced by the mutual inductance generated by the combination of the two.
[0040]
  In addition, when the adjacent chip capacitors 113 are viewed from each other, the connected potentials are different even in the relationship between the side terminals 115 that are adjacent to each other, so that the direction of the current that flows during charging and discharging is reversed. Accordingly, the self-inductance can be reduced by the mutual inductance generated by the combination of the two.
  In the present embodiment, the chip capacitors 113 are arranged in a vertical and horizontal grid pattern. Therefore, the inductance is suppressed as described above for the side terminals of the first side surface 114S1 facing each other and the side surface terminals of the third side surface 114S3 of the adjacent capacitor, and also for the side surface terminals 115 facing each other. As a result, the inductance can be further reduced as a whole.
[0041]
  In addition, in the present embodiment, as shown in FIG. 4, the adjacent chip capacitors 113 are opposed to each other more than the interval (pitch) P1 = 0.8 mm between the adjacent side terminals 115 in the chip capacitor 113. The interval (pitch) P2 = 0.4 mm between the side terminals 115 is reduced. For this reason, the coupling between the side terminals 115 adjacent to each other is increased, and the inductance can be further reduced.
[0042]
  Since the wiring substrate 100 has a large number of chip capacitors 113 mounted thereon as described above, noise can be reliably removed and a plurality of chip capacitors 113 are connected in parallel, so that the inductance of the entire mounted capacitors can be reduced. Can also be reduced. Moreover, when looking at each chip capacitor 113, the side terminals 115 adjacent to each other have different polarities, and the direction of the flowing current is reversed. For this reason, the inductance can be further reduced, and the IC chip CH and the capacitor 113 can be connected with even lower inductance.
  Further, since the upper surface portions 115bu and 115cu are formed on the side surface terminals 115 of the chip capacitor 113, the pads 152 (152b and 152c) and the side surface terminals 115 (115b and 115c) formed on the core back surface 110c of the core substrate 110 are formed. Connection with is easy.
[0043]
  The wiring substrate 100 is a single-area layer wiring substrate in which the resin insulating layers 122 to 125 are formed on the main surface 110b side of the core substrate 110, and no back surface insulating layer is formed on the back surface 110c. For this reason, the wiring board 100 is less expensive than the double-sided laminated wiring board because it does not have a back surface insulating layer. Further, the wiring substrate 100 has a shorter distance between the main surface side IC chip and the back surface side chip capacitor than the double-sided laminated wiring substrate because it has no back surface insulating layer. Accordingly, the wiring substrate 100 can connect the IC chip on the main surface side and the chip capacitor on the back surface side with a shorter path than the double-sided laminated wiring substrate, and reduces resistance and inductance generated in these paths. can do.
[0044]
  Furthermore, in the wiring board 100, a plurality of connection terminals CHT of the IC chip CH mounted on the main surface 100b can be connected to the region E of the resin insulating layer 125 where the chip capacitor 113 is projected on the main surface 100b side. A plurality of bumps 134 are formed (see FIG. 1). That is, the chip capacitor 113 and the IC chip CH are mounted substantially opposite to each other in the stacking direction (vertical direction) of the wiring board 100. For this reason, the wiring path between the chip capacitor 113 and the IC chip CH can be further shortened, and the resistance and inductance generated in these paths can be further reduced.
[0045]
  Next, a method for manufacturing the wiring board 100 of the present embodiment will be described with reference to FIGS.
  First, a core substrate body made of glass-epoxy resin composite material, having a 31 × 31 mm rectangular shape and a thickness of about 1.0 mm on both sides, with a copper foil having a thickness of about 16 μm attached to the main surface 111b and the back surface 111c. 111 is prepared (see FIG. 2). Then, a number of through-holes 111H for through holes penetrating between the main surface 111b and the back surface 111c are drilled at predetermined positions of the core substrate body 111 by a drill or a laser.
[0046]
  Thereafter, a through-hole conductor 112 is formed in the through-hole through hole 111H by known electroless Cu plating, electrolytic Cu plating, and etching, and is connected to the through-hole conductor 112 at a predetermined position on the main surface 111b. One solid conductor layer 126 is formed, and pads 151 and 152 are formed so as to be connected to the through-hole conductor 112 at a predetermined position on the back surface 111c, thereby forming the core substrate 110. As shown in FIG. 2, the through-hole conductor 112 is formed by forming an inner peripheral through-hole conductor 112TH on the inner periphery of the through-hole through-hole 111H and filling a resin 112R at the center thereof. did.
[0047]
  Next, the core back surfaces 110c of the two core substrates 110 are bonded to each other by the adhesive layer 135 at the unnecessary portions 118 (the left and right lower surfaces in FIG. 2) outside the outer peripheral edge to form a pair of core substrates 110 (FIG. 3). Next, the following steps are simultaneously performed on the two core main surfaces 110b of the pair of core substrates 110, and a resin insulating layer or the like is laminated as shown in FIG. First, the resin insulating layer 122 is formed on the core main surface 110b. Similarly, the resin insulation layers 123 to 125 are formed by a known build-up method, and the second solid conductor layer 127 and the wiring layers 128 and 129 are formed between the layers. In addition, via conductors 131, 132, and 133 that penetrate each resin insulating layer are formed. Further, bumps 134 are formed on the resin insulating layer 125 so as to be connected to the via conductors 132.
[0048]
  As described above, the two core substrates 110 are bonded together and the resin insulation layers and the like are laminated at the same time. By bonding the two core substrates 110, the substrate is prevented from warping when the resin insulation layers and the like are laminated. Because it can be done.
  Next, the adhesive layer 135 that bonds the core substrates 110 to each other is separated, and the pair of core substrates 110 laminated with a resin insulating layer or the like is separated. Thereafter, a solder resist layer 141 having a predetermined pattern is formed on the back surface 110c of the core substrate 110 (see FIG. 1). Thereafter, the chip capacitor 113 is disposed on the back surface 110 c side, and the upper surface portion 115 bu of the side surface terminal 115 b and the first pad 152 b are connected by the solder 153 to the upper surface portion 115 cu of the side surface terminal 115 c and the second pad 152 c. In this way, the wiring board 100 as shown in FIG. 1 is completed.
[0049]
  As described above, the wiring substrate 100 is formed by bonding the two core substrates 110 through the adhesive layer 135 to form the pair of core substrates 110, and then forming the pair of core substrates 110 having such sufficient strength. An insulating resin layer and a wiring layer are stacked on the main surface 110b. Therefore, even if the resin insulating layer is laminated only on one side of the core substrate 110, it is not necessary to attach a reinforcing material as in the prior art, and it can be manufactured at low cost.
[0050]
(Embodiment 2)
  Next, a second embodiment of the present invention will be described with reference to FIG. Compared with the wiring substrate 100 according to the first embodiment, the wiring substrate 200 according to the present embodiment has substantially the same structure with respect to the wiring connecting the capacitor connection pads and the IC connection bumps. However, in the first embodiment, the chip capacitor is mounted on the back surface so as to protrude to the back surface side of the wiring board. On the other hand, in the second embodiment, a recess opening on the back side of the wiring substrate is formed in the core substrate, and the chip capacitor is mounted in the recess.
  Therefore, here, the description will focus on parts that are different from the first embodiment, and description of similar parts will be omitted or simplified.
[0051]
  Specifically, the wiring board 200 of the present invention includes a wiring board body 201 and a chip capacitor 113 as shown in FIG.
  The wiring board main body 201 includes a core substrate 280 formed with a recess 287 that is open on the back surface 201c side, and resin insulation layers 122 to 125 and a solid conductor layer that are stacked on the core main surface 280b as in the first embodiment. 226 and 127 and wiring layers 128 and 129. Furthermore, as in the first embodiment, via conductors 131 to 133 that penetrate any one of the resin insulating layers 122 to 125 or the plurality of resin insulating layers are formed. Further, the chip capacitor 113 is disposed in the recess 287 so that the upper surface 113u of the chip capacitor faces the bottom surface 287b of the recess 287.
[0052]
  The core substrate 280 of the wiring substrate 200 is formed by a relatively thin first core portion 260 and a relatively thick second core portion 270.
  The first core portion 260 is made of a glass-epoxy resin having a rectangle of 31 mm × 31 mm and a thickness of about 200 μm, and has a diameter penetrating in the thickness direction of the first core portion 260 near the center thereof as shown in FIG. A large number of through-holes 261H for through-holes of about 100 μm are drilled. A well-known through-hole conductor 262 is formed in the through-hole through hole 261H, and a filling resin 262R is filled inside. (Refer to the enlarged view of FIG. 7)
  The second core portion 270 (see FIG. 6) is made of glass-epoxy resin having a rectangle of 31 mm × 31 mm and a thickness of about 800 μm, and a recess 287 is formed near the center thereof. The recess 287 has a substantially square shape with a length of about 15 mm × 15 mm in a plan view.
[0053]
  The first core portion 260 and the second core portion 270 are stacked by being bonded together via an adhesive layer 245 having a thickness of about 60 μm, thereby forming a core substrate 280. In the core substrate 280, around the recess 287 (left and right in FIG. 6), as shown in an enlarged view in FIG. ing. A well-known through-hole conductor 282 is formed in the through-hole through hole 281H, and the inside thereof is filled with a filling resin 282R. Furthermore, a pad 255 and a solder resist layer 243 connected to the through-hole conductor 282 are formed on the core back surface 280c of the core substrate 280.
  In addition, on the bottom surface 287b of the recess 287, a capacitor connection pad 252 and a solder resist layer 244 made of an epoxy resin are formed, similar to the capacitor connection pad 152 of the first embodiment. The capacitor connecting pad 252 is connected to the through-hole conductor 262.
[0054]
  The solid conductor layer 226 formed on the core main surface 280b of the core substrate 280 has the same pattern as the solid conductor layer 126 of the first embodiment and is connected to the through-hole conductor 282. Similarly to the first embodiment, a bump E is formed on the resin insulating layer 125 (the main surface 200b of the wiring board 200) in the region E (center portion in FIG. 6) where the chip capacitor 113 is projected on the main surface 200b side. A large number 134 are formed, and can be flip-chip connected to connection terminals CHT formed in large numbers on the lower surface CHA of the IC chip CH indicated by broken lines.
[0055]
  According to the wiring board 200 having the wiring board main body 201 as described above, as in the first embodiment, a part of the bumps 134 (the left and right ends in FIG. 6) are respectively on the peripheral side (see FIG. 6) by the wiring layers 128 and 129. 6 in the right or left direction) and is connected to the pad 255 through the via conductor 133 and the through-hole conductor 282. These are used, for example, as signal wiring. Further, as in the first embodiment, the remaining bumps 134 are connected to the solid conductor layers 226 and 127 by the via conductors 132. As in the first embodiment, the first solid conductor layer 226 is connected to a positive power supply potential (common first potential), and the second solid conductor layer 127 is connected to a ground potential (common second potential).
[0056]
  Further, as in the first embodiment, the first solid conductor layer 126 is connected to one side terminal 115b of the chip capacitor 113 by the through-hole conductor 262, and the second solid conductor layer 127 is composed of the via conductor 131 and the through-hole conductor. The other side terminal 115c of the chip capacitor 113 is connected by the H.262. Thus, when the IC chip CH is mounted, the capacitor 113 and the IC chip CH are connected at a very close distance, and the power supply potential and the ground potential are supplied.
[0057]
  The chip capacitor 113 mounted in the recess 287 is arranged in the same manner as in the first embodiment. Accordingly, when the adjacent chip capacitors 113 are viewed from each other, the potentials to be connected are different depending on the relationship between the side terminals 115 that are adjacent to each other. Therefore, the direction of the current that flows during charging and discharging is reversed. Therefore, the self-inductance can be reduced by the mutual inductance generated by the combination of both (see FIGS. 5 and 6). Further, since the chip capacitors 113 are arranged in a vertical and horizontal grid pattern, the inductance can be suppressed as described above for any of the adjacent side terminals 115 facing each other, so that the inductance is further reduced as a whole. be able to. In addition, as shown in FIG. 4, since P1 = 0.8 mm and P2 = 0.4 mm, the coupling between the side terminals 115 adjacent to each other is increased, and the inductance can be further reduced. .
[0058]
  Further, in the wiring board 200 of this embodiment, as in the first embodiment, the resin insulating layers 122 to 125 are formed on the main surface 280b side of the core substrate 280, and the back surface insulating layer is not formed on the back surface 280c. It is a wiring board. For this reason, the wiring board 200 is less expensive than the double-sided laminated wiring board because it does not have a back insulating layer. Further, the wiring substrate 200 has a shorter distance between the main surface side IC chip and the back surface side chip capacitor than the double-sided laminated wiring substrate because it does not have the back surface insulating layer. Therefore, the wiring board 200 can connect the IC chip on the main surface side and the chip capacitor on the back surface side with a shorter path than the double-sided laminated wiring board, and reduce resistance and inductance generated in these paths. can do.
[0059]
  Furthermore, in the wiring board 200, as in the first embodiment, a plurality of connections of the IC chip CH mounted on the main surface 200b in the region E where the chip capacitor 113 is projected on the main surface 200b side in the resin insulating layer 125. A plurality of bumps 134 each connectable to the terminal CHT are formed (see FIG. 6). That is, the chip capacitor 113 and the IC chip CH are mounted substantially opposite to each other in the stacking direction (vertical direction) of the wiring board 200. For this reason, the wiring path between the chip capacitor 113 and the IC chip CH can be further shortened, and the resistance and inductance generated in these paths can be further reduced.
[0060]
  Furthermore, in the wiring substrate 200, the chip capacitor 113 is mounted in the recess 287. Accordingly, the IC chip CH and the chip capacitor 113 to be mounted on the main surface 200b are mounted with the thin first core portion 260 interposed therebetween. For this reason, the distance between the bump for IC chip connection on the wiring board and the terminal (upper surface part) of the chip capacitor is shortened and mounted on the main surface as compared with the wiring board in which no recess is formed. The distance between the IC chip and the chip capacitor can be shortened. Therefore, it becomes possible to connect the IC chip connection bump of the wiring board and the terminal (upper surface part) of the chip capacitor with a short path as compared with the wiring board in which no recess is formed. The generated resistance component and inductance component can be further suppressed.
[0061]
  Next, a method for manufacturing the wiring board 200 of the present embodiment will be described with reference to FIGS.
  First, a first core substrate body made of a glass-epoxy resin composite material and having a rectangular surface of 31 mm × 31 mm and a thickness of about 200 μm on both sides, with copper foil of about 16 μm attached to the main surface 265b and the back surface 265c. 265 is prepared (see FIG. 7). Then, a number of through-holes 261H for through holes penetrating between the main surface 265b and the back surface 265c are drilled at predetermined positions of the first core substrate body 265 with a laser or a drill.
[0062]
  Thereafter, a through-hole conductor 262 is formed in the through-hole through hole 261H by known electroless Cu plating, electrolytic Cu plating and etching, a copper plating layer 268 is formed on the main surface 265, and a predetermined position on the back surface 265c. Then, a pad 252 connected to the through-hole conductor 262 and a wiring layer 267 are formed. Next, a solder resist layer 244 made of an epoxy resin is formed at a predetermined position on the back surface 265c so that the pad 252 is exposed, and a first core substrate 269 including the first core portion 910 is formed. As shown in an enlarged view in FIG. 7, as the through-hole conductor 262, an inner peripheral through-hole conductor 262TH is formed on the inner periphery of the through-hole through hole 261H, and a filling resin 262R is filled at the center thereof. did.
[0063]
  Also, as shown in FIG. 8, a double-sided copper having a rectangle of 31 mm × 31 mm and a thickness of about 800 μm, made of a glass-epoxy resin composite material and having a main surface 275b and a back surface 275c attached with a copper foil of about 16 μm in thickness. A tensioned second core substrate body 275 is prepared. Then, the main surface 275b side of the second core substrate main body 275 is countersunk with an end mill, so that a substantially groove-shaped concave groove 273 as shown in FIG. 275 is formed at the center. Next, the copper foil on the main surface 275 b side is etched to form a wiring layer 277 around the concave groove 273. In this way, the second core substrate 279 including the second core portion 270 as shown in FIG. 8B is formed.
[0064]
  Next, as shown in FIG. 9, an adhesive layer 245 made of an adhesive prepreg is disposed between the back surface 269c of the first core substrate 269 and the main surface 279b of the second core substrate 279, so By pressing, the first core substrate 269 and the second core substrate 279 are bonded and laminated. At this time, if there is an excessive adhesive layer 245, it is accommodated in the groove 273. Next, a predetermined position on the peripheral edge is drilled with a laser or a drill to form a through hole 281H for through holes having a diameter of about 100 μm that penetrates in the thickness direction.
[0065]
  Next, as shown in FIG. 9, electroless copper plating and electrolytic copper plating are performed, and through-hole conductors 282 and copper plating layers (not shown) on the main surface 284b and the back surface 284c are provided in the through-holes 281H for each through-hole. Is formed. Then, the copper plating layer on the main surface 284b is etched into the same pattern as in the first embodiment, and the first solid conductor layer 226 is formed so as to be connected to the through-hole conductor 282 at a predetermined position on the main surface 284b. As shown in an enlarged view in FIG. 9, as the through-hole conductor 282, an inner peripheral through-hole conductor 282TH is formed on the inner periphery of the through-hole through hole 281H, and a filling resin 282R is formed at the center thereof. did. At this time, the through-hole conductor 282 is connected to the wiring layers 267 and 277.
  Further, the copper plating layer on the back surface 284c is etched to form a pad 255. As described above, the core substrate body 284 as shown in FIG. 9 is formed.
[0066]
  Next, the back surfaces 284c of the two core substrate bodies 284 are bonded to each other by unnecessary portions 284d (the left and right lower surfaces in FIG. 9) outside the outer peripheral edge to form a pair of core substrate bodies 284 (not shown). Next, the following steps are simultaneously performed on two main surfaces 284b of the pair of core substrate bodies 284. Similarly to the first embodiment, the resin insulation layers 122 to 125 are formed by a known method for forming a build-up wiring board, and the second solid conductor layer 127 and the wiring layers 128 and 129 are formed between the respective layers. In addition, via conductors 131, 132, and 133 that pass through the resin insulation layers are formed. Further, bumps 134 are formed on the resin insulating layer 125 so as to be connected to the via conductors 132.
[0067]
  As described above, the two core substrate bodies 284 are bonded together and the resin insulating layer and the like are laminated at the same time. The two core substrate bodies 284 are bonded together so that the substrate is warped when the resin insulating layers and the like are laminated. It is because it can prevent.
  Next, the core substrate main bodies 284 are separated from each other by the unnecessary portion 284d pasted together, and the pair of core substrate main bodies 284 laminated with a resin insulating layer or the like is separated. Thereafter, a solder resist layer 243 having a predetermined pattern is formed on the back surface 284c of the core substrate body 284 (see FIG. 10). Next, as shown by a two-dot chain line in FIG. 9 from the back surface 284c side of the core substrate body 284, a concave groove (two-dot chain line portion) is formed on the back side of the concave groove 273 by an end mill. The central portion is cut off and removed to form a recess 287. (At this time, the core substrate body 284 becomes the core substrate 280.) Thus, the wiring substrate body 201 as shown in FIG. 10 is completed.
[0068]
  As described above, the wiring board body 201 is formed by laminating the thick second core board 279 on the thin first core board 269 via the adhesive layer 245 to form the core board body 284, and then An insulating resin layer and a wiring layer are laminated on the main surface 284b of the core substrate body 284 having sufficient strength. Therefore, even if the resin insulating layer is laminated only on one surface of the core substrate body 284, it is not necessary to attach a reinforcing material as in the prior art, and it can be manufactured at low cost.
[0069]
  Thereafter, the chip capacitor 113 is disposed in the recess 287 of the wiring board main body 201, the upper surface portion 115bu of the side surface terminal 115b and the first pad 252b, the upper surface portion 115cu of the side surface terminal 115c and the second pad 252c, and the solder 153. Connect by. In this way, the wiring board 200 is completed.
  Thereafter, the concave portion 287 may be filled with resin so that the lower surface portion 115bd of the side surface terminal 115b and the upper surface portion 115cd of the side surface terminal 115c are exposed, and the capacitor 113 may be embedded.
[0070]
  In the above, the present invention has been described with reference to the first and second embodiments. However, the present invention is not limited to the above-described embodiments, and it can be applied as appropriate without departing from the scope of the present invention. Nor.
  For example, in the first and second embodiments, a capacitor in which the same number of side surface terminals 115 and the like are formed on the first side surface and the third side surface of the chip capacitor is used. However, for example, like the chip capacitor 413 shown in FIG. 11, not only the first side surface 413S1 and the third side surface 413S3 but also the second side surface 413S2 and the fourth side surface 413S4 have the same number of side surface terminals 415 (415b, 415c). You may use what was formed 2 pieces in the figure. At this time, as shown in FIG. 11, the potentials of the adjacent side terminals 415 are a common first potential (for example, a power supply potential indicated by “+”) and a common second potential (for example, a ground potential indicated by “G”). Even when the chip capacitor 413 thus configured is used, the inductance is canceled out between the adjacent side terminals 415 facing each other, so that the chip capacitor and the IC chip or the like are connected with lower inductance. Will be able to.
[0071]
  Further, the chip capacitors 413 are closely arranged, and the distances P2, P4 between the side terminals 415 facing each other between the adjacent chip capacitors 413 are larger than the distances P1, P3 between the adjacent side terminals 415 in one chip capacitor. If the value is reduced, the inductance can be further reduced.
  Moreover, in the said embodiment, the thing of the same shape was used for all as a chip capacitor, and these were arrange | positioned in the shape of a vertical / horizontal lattice. However, it is only necessary that the side terminals of adjacent capacitors are adjacent to each other and are connected so that their polarities are different. This is because the inductance can be reduced at least between these side terminals.
[0072]
  Furthermore, in the above embodiment, the first solid conductor layer 126, the second solid conductor layer 127, and the like are formed between the chip capacitor 113 and the main surface 100b. In this way, there is an advantage that it is possible to easily connect the bumps 134 having a narrower interval than the interval between the side terminals 115 and the like.
  However, it is only necessary to properly connect a predetermined bump of each bump 134 and the side terminals 115b and 115c of the chip capacitor 113, and the wiring layer formed between the resin insulating layers 123 to 125, the resin insulating layer 122, and the like are penetrated. The side terminal 115 and each bump 134 may be connected by a via conductor. Moreover, although the flat conductor layer was formed as the 1st solid conductor layer 126 or the 2nd solid conductor layer 127, it replaced with these and can also use a grid | lattice-like (mesh shape) conductor layer.
[0073]
  Further, for example, a striped (stripe) conductor layer is provided between the resin insulating layers 122 and 123 or on the main surface 110b of the core substrate 110, and each striped conductor layer has a common first potential (power source potential) alternately. In addition, the individual striped conductor layers and the side terminals 115b and 115c are connected so as to have a common second potential (ground potential). Further, the stripe conductor layer and each bump 134 may be connected.
  Furthermore, in the above embodiment, the resin insulating layers 122 to 125 are formed on the main surface side of the core substrate. However, as a wiring substrate in which a larger or smaller number of resin insulating layers are stacked on the main surface side of the core substrate. Also good. Moreover, although the back surface insulating layer is not formed on the back surface side of the core substrate, fewer back surface insulating layers than the resin insulating layer on the main surface side may be formed. However, it is preferable that the back surface insulating layer is small in that the distance between the IC chip and the chip capacitor is short.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a wiring board 100 according to a first embodiment.
FIG. 2 is a cross-sectional view of a core substrate 110 of the wiring substrate 100 according to the first embodiment.
FIG. 3 is an explanatory diagram for explaining the manufacturing method of the wiring board 100 according to the first embodiment;
FIG. 4 is an explanatory diagram showing the potential of each side terminal of the chip capacitor 113 arranged in a vertical and horizontal grid pattern.
FIG. 5 is an explanatory perspective view showing the state of chip capacitors 113 arranged in a vertical and horizontal grid pattern and the direction of current flowing through the side terminals.
FIG. 6 is a cross-sectional view of a wiring board 200 according to a second embodiment.
FIG. 7 is a cross-sectional view of a first core substrate 269 of a wiring board 200 according to a second embodiment.
FIGS. 8A and 8B are views showing a second core substrate 279 of the wiring board 200 according to the second embodiment, wherein FIG. 8A is a top view thereof and FIG.
FIG. 9 is a cross-sectional view of a core substrate body 284 of a wiring board 200 according to a second embodiment.
FIG. 10 is a cross-sectional view of a wiring board body 201 of the wiring board 200 according to the second embodiment.
FIG. 11 is an explanatory diagram showing another arrangement example of the chip capacitors and the potentials of the side terminals.
FIG. 12 is an explanatory view showing a conventional wiring board in which chip capacitors are mounted on the main surface and the back surface of the substrate.
13A and 13B are explanatory views showing the shape and structure of another chip capacitor, wherein FIG. 13A is a perspective view thereof, and FIG. 13B is a structure thereof.
[Explanation of symbols]
100, 200 wiring board
100b, 200b main surface
100c, 200c back
110,280 core substrate
111,284 core substrate body
112,262,282 Through-hole conductor
113,413 Chip capacitor
Top surface of 113u chip capacitor
115b, 415b Side terminal (first potential side terminal)
115c, 415c Side terminal (second potential side terminal)
115bu, 115cu top surface
122-125 Resin insulation layer
126,127 Solid conductor layer
134 Bump (IC connection terminal)
287 recess
E Area where chip capacitor 113 is projected onto the main surface

Claims

A wiring board having a main surface and a back surface,
A core substrate;
A plurality of laminated resin insulation layers on the main surface side of the core substrate,
There is no back surface insulating layer on the back surface side of the core substrate, or the back surface insulating layer has a smaller number of layers than the resin insulating layers stacked on the main surface side,
A plurality of chip capacitors each having one electrode connected to a common first potential and the other electrode connected to a common second potential are exposed and mounted on the back side,
The chip capacitor is
A chip capacitor having side terminals extending from the main surface side toward the back surface side on the side surface,
The side terminal connected to the common first potential of one of the chip capacitors and the side terminal connected to the common second potential of the other chip capacitor are arranged opposite to each other,
The distance between the one chip capacitor and the other chip capacitor is larger than the distance between the side terminal connected to the common first potential and the side terminal connected to the common second potential in the one chip capacitor. A wiring board formed by reducing a distance between the side terminal connected to the common first potential and the side terminal connected to the common second potential .

A wiring board having a main surface and a back surface,
A core substrate;
A plurality of laminated resin insulation layers on the main surface side of the core substrate,
There is no back surface insulating layer on the back surface side of the core substrate, or the back surface insulating layer has a smaller number of layers than the resin insulating layers stacked on the main surface side,
A plurality of chip capacitors each having one electrode connected to a common first potential and the other electrode connected to a common second potential are exposed and mounted on the back side,
The chip capacitor is
A planar side surface;
A plurality of side terminals extending from the main surface side toward the back surface side on the planar side surface;
The side terminal includes a first potential side terminal connected to the common first potential and a second potential side terminal connected to the common second potential in a direction parallel to the main surface along the planar side surface. Are chip capacitors that are arranged alternately,
The planar side surface of one of the chip capacitors and the planar side surface of the other chip capacitor are arranged to face each other,
One of the side terminals facing and adjacent to each other between the one chip capacitor and the other chip capacitor is the first potential side terminal, and the other is the second potential side terminal,
An interval between side terminals facing and adjacent to each other between the one chip capacitor and the other chip capacitor is made smaller than an interval between the side terminals adjacent in the chip capacitor. substrate.

A wiring board having a main surface and a back surface,
A core substrate;
A plurality of laminated resin insulation layers on the main surface side of the core substrate,
There is no back surface insulating layer on the back surface side of the core substrate, or the back surface insulating layer has a smaller number of layers than the resin insulating layers stacked on the main surface side,
A plurality of chip capacitors each having one electrode connected to a common first potential and the other electrode connected to a common second potential are exposed and mounted on the back side,
The chip capacitor is
In a substantially rectangular parallelepiped shape,
A side terminal extending on the side surface from the main surface side toward the back surface side;
Of the four side surfaces, the side terminal is
The same number is formed on the first side surface and the third side surface opposite to the first side surface,
The second side surface and the fourth side surface that are adjacent to the first side surface and face each other are not formed or formed in the same number,
A first potential side terminal connected to the common first potential and a second potential connected to the common second potential in the circumferential direction of the first side surface, the second side surface, the third side surface, and the fourth side surface. It is a chip capacitor with side terminals arranged alternately,
Each of the chip capacitors is arranged in a vertical and horizontal lattice shape in which the first side surface and the third side surface of the adjacent chip capacitor or the second side surface and the fourth side surface are opposed to each other,
One of the side terminals facing and adjacent to each other between adjacent chip capacitors is the first potential side terminal, and the other is the second potential side terminal,
The wiring board , wherein an interval between the adjacent side terminals facing each other between the adjacent chip capacitors is made smaller than an interval between the adjacent side terminals in the chip capacitor .

The wiring board according to any one of claims 1 to 3,
A wiring board in which an insulating resin body is interposed between chip capacitors.

The wiring board according to any one of claims 1 to 4,
The wiring board is a chip multilayer ceramic capacitor in which the first electrode layer and the second electrode layer are alternately stacked in parallel with the main surface via a dielectric layer.

The wiring board according to any one of claims 1 to 5,
The side terminal has an upper surface portion at a peripheral edge portion of the upper surface of the chip capacitor facing the main surface side, and extends from the upper surface portion to the upper surface of the upper surface and from the main surface side to the back surface. A wiring board which is a side terminal extending toward the side.

The wiring board according to any one of claims 1 to 6,
The core substrate has a recess opening on the back surface side,
The chip capacitor is a wiring board that is mounted in the recess with the bottom surface of the recess facing the surface on the main surface side of the chip capacitor.

The wiring board according to any one of claims 1 to 7,
In the resin insulating layer, in a region where the plurality of chip capacitors are projected on the main surface side, a plurality of IC connection terminals connectable to a plurality of connection terminals of an IC chip mounted on the main surface, respectively. A wiring board formed.