JP3851025B2

JP3851025B2 - Division circuit

Info

Publication number: JP3851025B2
Application number: JP18597699A
Authority: JP
Inventors: 秀樹福田
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 1999-06-30
Filing date: 1999-06-30
Publication date: 2006-11-29
Anticipated expiration: 2019-06-30
Also published as: JP2001014142A

Description

【０００１】
【発明の属する技術分野】
本発明は、ディジタル信号処理装置等に用いられる除算回路に係り、特に、演算速度の向上等を図ったものに関する。
【０００２】
【従来の技術】
ディジタル値の除算処理としては、例えば、比較と減算とを繰り返すことにより除算値を求める方法やＭＳＢ(Most Significant Bit)から逐次除算を試行錯誤する方法等が従来から知られている。
【０００３】
【発明が解決しようとする課題】
しかしながら、いずれもその処理手順が乗算の場合に比して煩雑であり、そのため、このようなアルゴリズムに基づく除算回路は、乗算回路に比して回路構成が複雑となるばかりか比較的長い演算時間を要する傾向にあった。
そのため、従来、ディジタル信号処理回路等においては、可能な限り除算が出現しないようなアルゴリズムを採用し、除算回路を用いることなく回路を構成するものが提案されていたが、演算手順が十分に簡素なものとは言えず、結局、回路構成も十分に簡素化されたものがなかった。
【０００４】
本発明は、上記実状に鑑みてなされたもので、簡素な回路構成で演算時間が短くて済む除算回路を提供するものである。
【０００５】
【課題を解決するための手段】
上記発明の目的を達成するため、本発明に係る除算回路は、
ｎ進法で符号化された被除数Ｕと除数Ｙとの除算結果Ｘ＝Ｕ／Ｙを算出する除算回路であって、
１／ＹがΣａ_ｔ（１／ｎ）^ｔと多項式に近似でき、ここで、ｔは１から順に選択される自然数であり、ａ_ｔは、演算定数である場合、
Ｕ×ａ_ｔを演算し、次に、この演算結果をｔビットその最下位ビット側へシフトし、このシフト結果を累積的に加算してゆくことを前記ｔが１から予め定めた自然数まで行い、その演算結果を除算結果Ｘとして出力するよう構成されてなるものである。
【０００６】
かかる構成の除算回路は、除数Ｙについて１／ＹがΣａ_ｔ（１／ｎ）^ｔと多項式に近似でき、Ｕ／Ｙは、Ｕ×Σａ_ｔ（１／ｎ）^ｔと表されることに着目し、かかる近似多項式に基づく演算が実現できるよう構成されたものであり、演算処理の短縮を図ることができることとなるものである。
【０００７】
より具体的には、例えば、Ｕ及びＹが２進数である場合、２つの入力データの乗算を行う乗算器と、
前記乗算器の出力データを、その最下位ビット側に外部から入力されるシフト信号に応じたビット数シフトして出力する右シフト回路と。
２つの入力データの加算を行う加算器と、
前記加算器の出力データに対して所定の遅延を施して出力する遅延回路と、
所定のタイミングで開閉成し、前記遅延回路からの出力データを前記加算器の一方の入力段へ入力する切換スイッチとを具備し、
前記加算器の他方の入力段には、前記右シフト回路の出力データが入力され、１／ＹがΣａ_ｔ（１／２）^ｔと多項式に近似でき、ここで、ｔは１から順に選択される自然数であり、ａ_ｔは演算定数である場合、前記乗算器には、前記被除数Ｕと、前記演算定数ａ_ｔとが、ｔが１から予め定められた自然数までに対応する回数順次入力され、
前記右シフト回路には、前記ｔに対応するシフト信号Ｔが前記ｔが１から予め定められた自然数までに対応する回数順次入力され、
前記切換スイッチの開閉動作によって、前記加算器において、前記右シフト回路からの出力データに、前記遅延回路を介しての前記加算器からのフィードバックデータが前記ｔが１から予め定めた自然数までに対応する回数累積的に加算されて、当該累積加算結果が除算結果Ｘとして得られるよう構成されてなるものが好適である。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における除算回路の構成について図１を参照しつつ説明する。
この除算回路は、乗算器１と、右シフト回路２と、加算器３と、遅延回路４と、切換スイッチ５とを主たる構成要素として構成されたものとなっている。
乗算器１は、ディジタル値の乗算を行う公知・周知の回路構成を有してなるもので、被除数Ｕと演算定数ａ_ｔとが入力されて、これら２数の乗算が行われるようになっているものである。
【０００９】
右シフト回路２は、シフト信号Ｔが入力され、乗算器１から入力された演算結果に対して、シフト信号Ｔに応じた右シフトを施し（詳細は後述）、加算器３へ出力するようになっており、公知・周知の構成を有してなるものである。
加算器３は、２つのデータの加算演算を行うもので、それ自体は公知・周知の構成を有してなるものである。本発明の実施の形態においては、この加算器３の出力側には、遅延回路４が接続されており、加算器３から出力されたデータが遅延回路４によって所定の遅延を受けた後、遅延回路４の出力側に接続された切換スイッチ５を介して加算器３の一方の入力段に入力されるようになっている。そして、この加算器３においては、他の入力段に入力された右シフト回路２からの入力データとの加算演算が行われるものとなっている。
【００１０】
遅延回路４は、それ自体は、公知・周知の構成を有してなるものであるが、本発明の実施の形態においては、後述するようなこの除算回路の動作に鑑みて、加算器３での演算時間に比して十分大きな遅延時間に設定されたものとなっている。なお、このような遅延回路４は、例えば、ラッチやシフトレジスタなどのクロックの入力によってその駆動が行われる論理素子によって実現可能である。
切換スイッチ５は、遅延回路４で遅延された加算器３の出力データと、右シフト回路２からの出力データとが、加算器３で加算演算されるのに適したタイミングで閉成状態とされるようになっているものである。
【００１１】
次に、この除算回路における演算処理の基本的な原理について説明する。
まず、例えば２進数Ｕを２進数Ｙで除するとする。
ここで、除数Ｙは、２^ｉの倍数であるとし、Ｙ＝（Ｙ_１＋１）２^ｉまたはＹ＝（Ｙ_２−１）２^ｉと置き換えられるとする（但し、ｉ＝０、１、２、・・・）。
一方、Ｕ÷Ｙは、Ｕ×（１／Ｙ）と表現されることから、１／Ｙ＝｛１／（Ｙ_１＋１）｝×（１／２^ｉ）となる。
ここで、｛１／（Ｙ_１＋１）｝は、次のような多項式に分解できる。
すなわち、１／（Ｙ_１＋１）＝（１／Ｙ_１）−（１／Ｙ_１）^２＋（１／Ｙ_１）^３−（１／Ｙ_１）^４＋（１／Ｙ_１）^５＋・・・と展開できる。したがって、この式は、下記する数式１のように整理することができる。
【００１２】
【数１】

【００１３】
ここで、例えば、要求される演算精度が１／２^Ｌ程度であり、ｌがＬより十分に大であるとすると、この数式１は、下記する数式２のように近似することができる。
【００１４】
【数２】

【００１５】
同様にして、｛１／（Ｙ_２−１）｝は、１／（Ｙ_２＋１）＝（１／Ｙ_２）＋（１／Ｙ_２）^２＋（１／Ｙ_２）^３＋（１／Ｙ_２）^４＋（１／Ｙ_２）^５＋・・・と多項式に展開できる。
【００１６】
そして、先の｛１／（Ｙ_１−１）｝の場合と同様に、下記する数式３のように整理することができる。
【００１７】
【数３】

【００１８】
そして、要求される演算精度が１／２^Ｌ程度であり、ｌがＬより十分に大であるとすると、この数式３は、下記する数式４のように近似することができる。
【００１９】
【数４】

【００２０】
さらに、Ｙ_１及びＹ_２が、共に２^ｊの倍数で、それぞれＹ_１＝（Ｙ_３＋１）２^ｊ、Ｙ_２＝（Ｙ_４−１）２^ｊと表すことができる場合（但し、j＝０、１、２、・・・）、ｑが１より十分に大とすれば、これらの式は、それぞれ下記する数式５、数式６のように近似することができる。
【００２１】
【数５】

【００２２】
【数６】

【００２３】
したがって、上述したように、Ｙ_１あるいはＹ_２を、Ｙ_３あるいはＹ_４の多項式として展開する手順を、Ｙ_３あるいはＹ_４に相当する値が１となるまで順次繰り返してゆき、Ｙ_１あるいはＹ_２を、最終的に得られた近似式で表し、そのＹ_１あるいはＹ_２を、１／Ｙの式へ代入することにより、Ｕ／Ｙの除算式について下記するような数式７を得ることができる。
【００２４】
【数７】

【００２５】
すなわち、１／Ｙを（１／２）^ｔの多項式で表現することができることとなる。なお、数式７においてａ_ｔは演算定数である。
そして、ディジタル演算においては、この数式７における「Ｕ×ａ_ｔ」の部分については、通常の乗算処理を行えばよく、「×（１／２）^ｔ」の部分については、２進数の特性からＵ×ａ_ｔの演算結果を、ｔ回右シフト（換言すれば、Ｕ×ａ_ｔの演算結果を、そのＬＳＢ(Least Significant Bit)側へｔ回シフト）することに相当することから、ｔの値に応じたデータのシフト処理を行うことで、除算処理を行うことなくＵ／Ｙの演算結果を得ることができることとなる。
先に図１に示された除算回路は、このような観点に基づき構成されたものである。
【００２６】
なお、実際には、ある被除数Ｕに対して、除数Ｙと演算精度１／２^Ｌとが与えられ、演算精度１／２^Ｌを満足するように有限値ｆが決定されて、それを基に、先に説明したように、Ｙ_１あるいはＹ_２の近似多項式が求められ、さらにＹ_３あるいはＹ_４の近似多項式が求められるというようにして順次多項式への展開が繰り返され、先の数式７で表された近似多項式に対応するものが求められる。そして、この近似多項式に基づく演算処理が行われてＵ／Ｙが求められることとなる。
【００２７】
次に、図２及び図３を参照しつつ、上述したようにＵ／Ｙについて数式７で表された近似式を求めるための処理手順について説明する。
最初に、Ｕ／Ｙが数式７に示された如くの近似多項式と表される場合において、各項の指数部のｔの値、換言すれば、Ｕ×ａ_ｔの演算結果を右シフトする際の各々のシフト量Ｓ１，Ｓ２，・・・，Ｓｍを求める手順について、図２を参照しつつ説明する。
処理が開始されると、まず、演算パラメータｍ，Ｓ，Ｄの値が共に初期値ゼロに設定される（図２のステップ１００参照）。
次いで、Ｙが１か否かが判定され（図２のステップ１０２参照）、Ｙが「１」であると判定された場合（ＮＯの場合）には、処理の必要なしとして一連の処理が終了されることとなる一方、「１」であると判定された場合（ＹＥＳの場合）にはステップ１０４へ進み、Ｙが偶数か否かが判定されることとなる。
【００２８】
そして、Ｙが偶数であると判定された場合（ＹＥＳの場合）には、ステップ１０６へ進み、演算パラメータＳすなわちシフト量Ｓの値が、このステップ１０６を実行する直前のＳの値に「１」を加算した値へ更新されることとなる。また、このステップ１０６においては、Ｙの値がこのステップ１０６の実行直前のＹを２で除した値に更新され、その後、先のステップ１０２へ戻り一連の処理が繰り返されることとなる。
すなわち、Ｙが偶数である限りステップ１０２，１０４，１０６が繰り返されてシフト量Ｓ１，Ｓ２，・・・と求められてゆくこととなる。
【００２９】
一方、ステップ１０４において、Ｙが偶数ではないと判定された場合（ＮＯの場合）には、ステップ１０８へ進み、その時点における演算パラメータｍ，Ｄ，Ｓの各々の値が第１回目の結果として出力され、また、必要に応じて図示されない所定の記憶装置等に記憶されることとなる。なお、図２のステップ１０８において示された各々の数値は、あくまでも一例である。
次いで、ステップ１１０へ進み、演算パラメータｍの値が、このステップ１１０の実行直前の値に「１」を加算した値に更新されると共に、Ｙの値がステップ１１０の実行直前の値に「１」を加算した値に更新されることとなる。
【００３０】
そして、Ｙの値が「４」の倍数か否かが判定され（図２のステップ１１２参照）、４の倍数である場合（ＹＥＳの場合）には、ステップ１１４へ進み、演算パラメータＤが「＋１」に設定されると共に、演算パラメータＳが、このステップ１１４の実行直前の値に「２」を加算した値に更新される。さらに、Ｙの値が、このステップ１１４の実行直前の値を「４」で除した値に更新されて、その後、先のステップ１０２へ戻ることとなる。
【００３１】
一方、ステップ１１２において、Ｙの値が４の倍数ではないと判定された場合（ＮＯの場合）には、ステップ１１６へ進み、Ｙの値が、このステップ１１６の実行直前の値から「２」を減じた値に更新されることとなる。
次いで、ステップ１１８において、演算パラメータＤの値が「−１」に設定されると共に、演算パラメータＳの値が、このステップ１１８の実行直前の値に「２」を加算した値に更新され、さらに、Ｙが、このステップ１１８の実行直前の値を「４」で除した値に更新されて、先のステップ１０２へ戻ることとなる。
【００３２】
ここで、ステップ１１０乃至１１８の処理の意味について説明する。まず、ステップ１１０以降の処理が行われる際のＹは、奇数である。そのため、２のｎ乗という形とするためには、奇数に「１」を加算し又は奇数から「１」を減算して偶数とする必要がある。
さらに、奇数の前後の値は、いずれかが２の倍数であり、他方が４の倍数であるという数の性質を利用し、奇数であるＹを４の倍数となるように「１」を加算するか又は「１」を減算するかして、４の倍数となったところで、ステップＳを「２」更新するようにしたのが、ステップ１１０乃至１１８の処理である。
【００３３】
例えば、理解を容易とするため、ステップ１１０の実行直前においてＹ＝５であったと仮定すると、ステップ１１０においては、Ｙ＝５＋１＝６とされる。
これは、４の倍数ではないため、ステップ１１６へ進むこととなり、Ｙ＝６−２＝４としてＹが更新されることとなる。すなわち、このステップ１１６の処理は、ステップ１１０の実行直前のＹの値から「１」を減算することに相当する。これで、Ｙは、４の倍数となるため、ステップ１１８において、シフト量の更新が行われ、また、Ｙが４で除されるようになっている。
また、ステップ１１０の実行直前において、例えばＹ＝７の場合は、ステップ１１０の処理で４の倍数であるＹ＝８となるため、ステップ１１４へ進みシフト量の更新と、Ｙの除算が行われようになっている。
【００３４】
なお、演算パラメータＤは、ステップ１１０の実行直前のＹの値に「１」を加算して４の倍数となった場合と、ならない場合との識別のためのもので、この例では、「１」を加算して４の倍数となった場合にＤ＝−１と、また、「１」を減算して４の倍数となった場合にＤ＝＋１としてある、
このようにして、Ｙの値が「１」となるまで、上述した処理が繰り返されてシフト量Ｓ１，Ｓ２，・・・，Ｓｍが求められることとなる。
【００３５】
次に、図３を参照しつつ先の数式７における各項の演算定数ａ_ｔを求める手順について説明する。
処理が開始されると最初に、演算パラメータｍが初期値ゼロに設定されると共に、１／Ｙの近似多項式の第１の段階として１／Ｙ＝１／Ｙと設定されることとなる（図３のステップ２００参照）。
次いで、先の図２で説明した手順により求められた演算パラメータｍ，Ｄ，Ｓの各々の値に関し、最初の一組についての読み込みが行われる（図３のステップ２０２参照）。なお、図３のステップ２０２に示された各々の数値は、あくまでも一例である。
【００３６】
そして、演算パラメータＤの最初の値について、ゼロか否かの判定が行われ（図３のステップ２０４参照）、Ｄがゼロと判定された場合（ＹＥＳの場合）、１／Ｙに（１／Ｙ）×（１／２^Ｓ）が代入されて１／Ｙの更新が行われることとなる（図３のステップ２０６参照）。ここで、Ｓの値は、先のステップ２０４で判定されたＤと、さらにｍと共に先のステップ２０２において一組として読み込まれた際のものである。またここで、Ｄ＝０である場合、１／Ｙがステップ２０６で説明したような式となるのは、Ｄ＝０である場合というのは、先の図２に示されたシフト量を求める手順において、ステップ１０２乃至１０６が少なくとも一度実行されたことを意味し、これは、Ｙが２の倍数として少なくとも一回割り切れたことを意味するためである。
【００３７】
一方、先のステップ２０４においてＤ＝０ではないと判定された場合（ＮＯの場合）には、Ｄ＝＋１か否かが判定され（図３のステップ２０８参照）、Ｄ＝＋１であると判定された場合（ＹＥＳの場合）には、下記する数式８が１／Ｙに代入されることとなる（図３のステップ２１０参照）。
【００３８】
【数８】

【００３９】
ここで、Ｓの値は、このステップ２１０の実行時点におけるＤの値と共に先のステップ２０２においてｍの値と共に読み込まれた際のものである。また、ｎの値は、このステップ２１０を実行する度毎に１から昇順に増やされるものである。そして、Ｄ＝１の場合に１／Ｙが数式８に示された式に置き換えられるのは、Ｄ＝＋１である場合というのは、先の図２に示されたシフト量を求める手順において、ステップ１１４が実行されたことを意味するためである。
すなわち、ステップ２１０では、このステップを１回実行する度毎に、その際のｎの値に対して、（−１）^ｎ−１｛（１／Ｙ）（１／２^Ｓ）｝^ｎが定まり、このステップ２１０の実行直前までに求められたΣ（−１）^ｎ−１｛（１／Ｙ）（１／２^Ｓ）｝^ｎに、新たに求められた（−１）^ｎ−１｛（１／Ｙ）（１／２^Ｓ）｝^ｎが加算されて多項式Σ（−１）^ｎ−１｛（１／Ｙ）（１／２^Ｓ）｝^ｎが更新され、それが１／Ｙへ代入されることとなる。
【００４０】
一方、先のステップ２０８において、Ｄ＝＋１ではないと判定された場合（ＮＯの場合）は、Ｄ＝−１であることを意味することから、下記する数式９が１／Ｙに代入されることとなる（図３のステップ２１２参照）。
【００４１】
【数９】

【００４２】
なお、ここで、Ｓ及びｎの扱いは、先のステップ２１０で述べたと同様であり、ここでの再度の説明は省略する。また、Ｄ＝−１の場合に１／Ｙが数式９に示された式に置き換えられるのは、Ｄ＝−１である場合というのは、先の図２に示されたシフト量を求める手順において、ステップ１１８が実行されたことを意味するためである。
【００４３】
上述したステップ２０６，２１０，２１２のいずれかが実行された後は、ｍの値が、その時点の値に「１」が加算されて更新され（図３のステップ２１４参照）、これが予め定められた最大値Ｍと等しいか否かが判定されることとなる（図３のステップ２１６参照）。この最大値Ｍは、所望の演算精度を得るのに十分な範囲で適宜選択され得るものである。
そして、このステップ２１６において、未だｍ＝Ｍではないと判定された場合（ＮＯの場合）には、先のステップ２０２へ戻り、上述した一連の処理が繰り返されることとなる。
【００４４】
一方、ステップ２１６において、ｍ＝Ｍであると判定された場合（ＹＥＳの場合）には、１／Ｙの近似多項式として必要とされる精度を満たす状態であるとして、ステップ２０６，２１０，２１２の複数回の実行により得られた１／Ｙに関する多項式が先に示した数式７の形式に展開されることとなる（図３のステップ２１８参照）。
次いで、数式７の形式に展開された際の各項のａ_ｔの値と、指数部のｔの値とがそれぞれ出力されて（図３のステップ２２０参照）、一連の処理が終了することとなる。
【００４５】
なお、上述したような処理は、例えば、マイクロコンピュータ（図示せず）により図２及び図３に示された手順に従ったソフトウェアを実行させることにより実現でき、その場合には、得られた各々の演算定数ａ_ｔ及びｔの内、演算定数ａ_ｔをそのマイクロコンピュータから図１に示された回路へ入力すると共に、ｔについては、シフト信号Ｔとして所定の信号形式にそのマイクロコンピュータで変換して、あるいは外部の回路によりシフト信号Ｔに変換して図１に示された回路へ入力するようにすると好適である。
【００４６】
次に、図１に示された除算回路によるＸ＝Ｕ／Ｙの演算動作について説明する。
まず、前提として、除数Ｙについて、数式７の形式に展開した場合の各項のａ_ｔ及び指数部のｔの値（換言すればシフト量Ｓ１，Ｓ２，・・・）が予め求められているものとする。
【００４７】
まず、乗算器１に、被除数Ｕと最初の演算定数ａ_ｔが入力されると、Ｕ×ａ_ｔが演算されて、その演算結果は、右シフト回路２へ入力されることとなる。ここで、最初の演算定数ａ_ｔは、先の数式７においてｔ＝１におけるものである。
右シフト回路２においては、乗算器１における演算結果がパラレル入力されるようになっており、そのパラレルデータが入力されると、外部からシフト信号Ｔが入力され、シフト信号Ｔに応じたパラレルデータの右シフト（換言すれば、ＬＳＢ(LeastSignificantBit)側へのビットシフト）が行われる。ここで、シフト信号Ｔは、先の数式７において、（１／２）^ｔの指数部のｔの値、すなわち換言すれば、先に図２を参照しつつ説明した手順によって求められたシフト量Ｓ１，Ｓ２，・・・に対応するもので、乗算器１から演算結果が入力される度毎にシフト量に対応するシフト信号Ｔが入力されるようになっている。
【００４８】
そして、右シフト回路２で右シフトが施されたパラレルデータは、加算器３へ入力されることとなる。
ここで、右シフト回路２からの最初のパラレルデータが加算器３に入力される場合には、切換スイッチ５は開成状態とされており、その結果、右シフト回路２からの最初のパラレルデータは、加算器３からそのまま出力されることとなる。この加算器３からそのまま出力された最初のデータは、初期値が「１」に設定されている遅延回路４へ入力され、遅延されることなく出力されるようになっている。すなわち、遅延回路４は、最初の入力データに対しては、何ら遅延を施すことなく出力するように初期設定されている。
【００４９】
一方、乗算器１へは、最初のデータ入力の後、適宜な時間経過後に、再び被除数Ｕと、次の演算定数ａ_ｔが入力されて乗算が行われ、その乗算結果が右シフト回路２へ出力されることとなる。
右シフト回路２においては、乗算器１からパラレルデータの入力に伴い、先に述べたように予め定められている所定のシフト量に対応するシフト信号Ｔが外部から入力され、このシフト信号Ｔに応じた右シフトが乗算器１から入力されたパラレルデータに施され、そのシフト結果は、加算器３へ出力されることとなる。
【００５０】
加算器３においては、右シフト回路２からのシフト結果が入力されると共に、切換スイッチ５が閉成状態とされて、先の遅延回路４を介してフィードバックされた最初の出力データが入力されて加算演算が行われることとなる。そして、この加算結果は、遅延回路４により所定時間の遅延が施されて、切換スイッチ５を介して加算器３の入力段へフィードバックされることとなる。一方、この遅延回路４及び切換スイッチ５を介してのデータのフィードバックがなされるまでに、乗算器１では次の演算定数ａ_ｔが入力され、被除数Ｕとの乗算がなされ、さらに、右シフト回路２で所定のシフトが施されて、そのシフト結果が加算器３へ先のフィードバックデータと共に入力されることとなる。以下、同様にして加算器３での加算演算の結果が次々とフィードバックされて右シフト回路２からの新たなデータへ累積的に加算されてゆき、それが所定の回数、すなわち、先の図３で示された手順にしたがって求められた近似多項式の項の数（図３のステップ２１８参照）に対応する回数繰り返されて加算器３から得られる出力データがＵ／Ｙの演算結果に相当するＸとなる。
【００５１】
上述した発明の実施の形態においては、被除数及び除数が２進数であるとして説明したが、２進数以外の他のｎ進数にも同様に適用できることは勿論である。なお、この場合、先の数式７に対応する近似多項式は、被除数Ｕ及び除数Ｙがｎ進数であるとすれば、Ｘ＝ＵΣａ_ｔ（１／ｎ）^ｔとなり、基本的には、２進数の場合と同様の回路構成による演算処理によってＸを算出することができる。
【００５２】
【発明の効果】
以上、述べたように、本発明によれば、除算を乗算とシフトと加算とで処理できるようにしたので、回路構成が比較的簡素になり、しかも、演算処理が比較的単純であるため、従来の乗算処理に比して演算時間の短縮が図られるという効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態における除算回路の一構成例を示す構成図である。
【図２】本発明の実施の形態における除算回路に用いられる右シフト回路におけるシフト量を求めるための手順を示すフローチャートである。
【図３】本発明の実施の形態における除算回路に入力される演算定数を求めるための手順を示すフローチャートである。
【符号の説明】
１…乗算器
２…右シフト回路
３…加算器
４…遅延回路
５…切換スイッチ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a division circuit used in a digital signal processing apparatus or the like, and more particularly to a circuit for improving an operation speed or the like.
[0002]
[Prior art]
As digital value division processing, for example, a method of obtaining a division value by repeating comparison and subtraction, a method of trial and error of sequential division from MSB (Most Significant Bit), and the like are conventionally known.
[0003]
[Problems to be solved by the invention]
However, in any case, the processing procedure is complicated as compared with the case of multiplication. Therefore, the division circuit based on such an algorithm has not only a complicated circuit configuration but also a relatively long calculation time compared to the multiplication circuit. There was a tendency to require.
For this reason, in the past, digital signal processing circuits and the like have been proposed that employ an algorithm that does not cause division as much as possible and configure the circuit without using a division circuit, but the calculation procedure is sufficiently simple. After all, the circuit configuration was not sufficiently simplified.
[0004]
The present invention has been made in view of the above circumstances, and provides a division circuit that requires a short circuit time with a simple circuit configuration.
[0005]
[Means for Solving the Problems]
In order to achieve the above object, the divider circuit according to the present invention includes:
a division circuit for calculating a division result X = U / Y between a dividend U and a divisor Y encoded in an n-ary system,
1 / Y can be approximated to Σa _^t (1 / ⁿ⁾ _t and polynomial, where, t is a natural number selected from 1 sequentially when _{a t} is a calculation constant,
U × a _t is calculated, and then the calculation result is shifted to the least significant bit side by t bits, and the shift result is cumulatively added from 1 to a predetermined natural number. The operation result is output as the division result X.
[0006]
Division circuit having the above configuration, the divisor Y 1 / Y can be approximated to Σa _^t (1 / ⁿ⁾ _t and polynomial, U / Y is noted to be expressed as _{U × Σa t (1 / n} ) t However, the calculation based on such an approximate polynomial can be realized, and the calculation process can be shortened.
[0007]
More specifically, for example, when U and Y are binary numbers, a multiplier that multiplies two input data;
A right shift circuit for shifting the output data of the multiplier by shifting the number of bits according to a shift signal input from the outside to the least significant bit side;
An adder for adding two input data;
A delay circuit that outputs a predetermined delay to the output data of the adder; and
A switching switch that opens and closes at a predetermined timing and inputs output data from the delay circuit to one input stage of the adder;
The other input stage of said adder, the right output data of the shift circuit is inputted, 1 / Y can be approximated to Σa ^t _(1/2) t and polynomial, where, t is selected from 1 sequentially that is a natural number, it is a _t If a processing constant, the multiplier, and the dividend U, the arithmetic constant a _t is, t is the number of times sequentially input corresponding to up to natural number which is determined in advance from the 1 ,
The shift signal T corresponding to the t is sequentially input to the right shift circuit a number of times corresponding to the t from 1 to a predetermined natural number,
By the opening / closing operation of the changeover switch, in the adder, the output data from the right shift circuit corresponds to the feedback data from the adder via the delay circuit from t = 1 to a predetermined natural number. It is preferable that the cumulative addition result is obtained so that the cumulative addition result is obtained as the division result X.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 3.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
First, the configuration of the divider circuit in the embodiment of the present invention will be described with reference to FIG.
This division circuit is configured with a multiplier 1, a right shift circuit 2, an adder 3, a delay circuit 4, and a changeover switch 5 as main components.
The multiplier 1, made of a known-known circuit arrangement for multiplying digital values are input and the dividend U and processing constant a _t, so the multiplication of two numbers is carried out It is what.
[0009]
The right shift circuit 2 receives the shift signal T, performs a right shift according to the shift signal T on the operation result input from the multiplier 1 (details will be described later), and outputs the result to the adder 3. It has a known and well-known configuration.
The adder 3 performs an addition operation of two data, and has an arrangement known per se. In the embodiment of the present invention, a delay circuit 4 is connected to the output side of the adder 3, and after the data output from the adder 3 receives a predetermined delay by the delay circuit 4, the delay circuit 4 The signal is input to one input stage of the adder 3 via a change-over switch 5 connected to the output side of the circuit 4. The adder 3 performs an addition operation with the input data from the right shift circuit 2 input to another input stage.
[0010]
Although the delay circuit 4 itself has a known and well-known configuration, in the embodiment of the present invention, an adder 3 is used in view of the operation of the division circuit as described later. The delay time is set to be sufficiently larger than the calculation time. Such a delay circuit 4 can be realized by, for example, a logic element that is driven by a clock input such as a latch or a shift register.
The changeover switch 5 is closed at a timing suitable for the addition operation of the output data of the adder 3 delayed by the delay circuit 4 and the output data of the right shift circuit 2 by the adder 3. It is something that has come to be.
[0011]
Next, the basic principle of arithmetic processing in this division circuit will be described.
First, for example, suppose that the binary number U is divided by the binary number Y.
Here, the divisor Y is assumed to be a multiple of ^{_{2 i, Y = (Y 1}} +1) 2 i or _Y = (Y 2 -1) and replaced with a ^{2 i} (where, i = 0, 1, 2 ...).
On the other hand, since U ÷ Y is expressed as U × (1 / Y), 1 / Y = {1 / (Y ₁ +1)} × (1/2 ⁱ ).
Here, {1 / (Y ₁ +1)} can be decomposed into the following polynomial.
_{_{_{That, 1 / (Y 1 +1)}}} = (1 / Y 1) - (1 / Y 1) 2 + (1 / Y 1) 3 - (1 / Y 1) 4 + (1 / Y 1) 5 + ·・・ Can be deployed. Therefore, this equation can be organized as Equation 1 below.
[0012]
[Expression 1]

[0013]
Here, for example, if the required calculation accuracy is about ½ ^L , and l is sufficiently larger than L, Equation 1 can be approximated as Equation 2 below.
[0014]
[Expression 2]

[0015]
Similarly, {1 / (Y ₂ −1)} is 1 / (Y ₂ +1) = (1 / Y ₂ ) + (1 / Y ₂ ) ² + (1 / Y ₂ ) ³ + (1 / Y ₂ ) ⁴ + (1 / Y ₂ ) ⁵ +.
[0016]
Then, similarly to the case of {1 / (Y ₁ −1)}, it can be arranged as shown in Equation 3 below.
[0017]
[Equation 3]

[0018]
If the required calculation accuracy is about ½ ^L and l is sufficiently larger than L, Equation 3 can be approximated as Equation 4 below.
[0019]
[Expression 4]

[0020]
Furthermore, when _{Y 1} and _{Y 2,} a multiple of both ^{2 j,} respectively _{_{^{_{Y 1 = (Y 3 +1)}}}} 2 j, Y 2 = the (Y 4 -1) can be expressed as ^{2 j} (where, j = If 0, 1, 2,..., Q is sufficiently larger than 1, these equations can be approximated as the following

Equations

5 and 6, respectively.
[0021]
[Equation 5]

[0022]
[Formula 6]

[0023]
Therefore, as described above, the _{Y 1} or _{Y 2,} a procedure for deploying a polynomial in _{Y 3} or _{Y 4,} the value corresponding to _{Y 3} or _{Y 4} is Yuki repeated sequentially until 1, _{Y 1} or Y ₂ is represented by the finally obtained approximate expression, and by substituting Y ₁ or Y ₂ into the 1 / Y expression, the following Expression 7 can be obtained for the U / Y division expression. it can.
[0024]
[Expression 7]

[0025]
That is, 1 / Y can be expressed by a polynomial of (1/2) ^t . Incidentally, _{a t} in Equation 7 is a processing constant.
In the digital operation, the “U × a _t ” portion in Equation 7 may be subjected to normal multiplication processing, and the “× (1/2) ^t ” portion is determined from the characteristics of the binary number. the calculation results of the U × a _t, (in other words, the operation result of U × a _t, the LSB (Least Significant Bit) t times shifted to side) t right shifts since the equivalent to, the t By performing the data shift process according to the value, the U / Y calculation result can be obtained without performing the division process.
The division circuit previously shown in FIG. 1 is configured based on such a viewpoint.
[0026]
Actually, a divisor Y and a calculation accuracy 1/2 ^L are given to a certain dividend U, and a finite value f is determined so as to satisfy the calculation accuracy 1/2 ^L. As described above, an approximation polynomial of Y ₁ or Y ₂ is obtained, and further, an approximation polynomial of Y ₃ or Y ₄ is obtained, and the expansion into the polynomial is repeated successively. The one corresponding to the approximate polynomial represented is obtained. Then, an arithmetic process based on this approximate polynomial is performed to obtain U / Y.
[0027]
Next, referring to FIGS. 2 and 3, the processing procedure for obtaining the approximate expression expressed by Expression 7 for U / Y as described above will be described.
First, when the U / Y is represented as an approximation polynomial as shown in Equation 7, the value of t in the exponent of each term, in other words, when the right-shift operation results of U × a _t A procedure for obtaining the respective shift amounts S1, S2,..., Sm will be described with reference to FIG.
When the process is started, first, the values of the calculation parameters m, S, and D are all set to the initial value zero (see step 100 in FIG. 2).
Next, it is determined whether or not Y is 1 (see step 102 in FIG. 2), and if it is determined that Y is “1” (in the case of NO), a series of processing ends as no processing is necessary. On the other hand, if it is determined to be “1” (in the case of YES), the routine proceeds to step 104, where it is determined whether or not Y is an even number.
[0028]
If it is determined that Y is an even number (in the case of YES), the process proceeds to step 106, and the value of the calculation parameter S, that is, the shift amount S is set to “1” immediately before the execution of step 106. "Is added to the value added. In step 106, the value of Y is updated to a value obtained by dividing Y immediately before the execution of step 106 by 2. Thereafter, the process returns to the previous step 102 and a series of processes is repeated.
That is, as long as Y is an even number, steps 102, 104, and 106 are repeated to obtain the shift amounts S1, S2,.
[0029]
On the other hand, if it is determined in step 104 that Y is not an even number (in the case of NO), the process proceeds to step 108, and the values of the calculation parameters m, D, and S at that time are obtained as the first result. The data is output and stored in a predetermined storage device (not shown) or the like as necessary. Each numerical value shown in step 108 in FIG. 2 is merely an example.
Next, the process proceeds to step 110, where the value of the calculation parameter m is updated to a value obtained by adding “1” to the value immediately before execution of step 110, and the value of Y is set to “1” immediately before execution of step 110. "Is added to the value added.
[0030]
Then, it is determined whether or not the value of Y is a multiple of “4” (see step 112 in FIG. 2). If it is a multiple of 4 (in the case of YES), the routine proceeds to step 114 where the operation parameter D is “ The calculation parameter S is updated to a value obtained by adding “2” to the value immediately before execution of step 114. Furthermore, the value of Y is updated to a value obtained by dividing the value immediately before execution of step 114 by “4”, and then the process returns to the previous step 102.
[0031]
On the other hand, when it is determined in step 112 that the value of Y is not a multiple of 4 (in the case of NO), the process proceeds to step 116 where the value of Y is “2” from the value immediately before execution of step 116. Will be updated to a value obtained by subtracting.
Next, in step 118, the value of the calculation parameter D is set to “−1”, the value of the calculation parameter S is updated to a value obtained by adding “2” to the value immediately before the execution of step 118, and Y is updated to a value obtained by dividing the value immediately before execution of step 118 by “4”, and the process returns to the previous step 102.
[0032]
Here, the meaning of the processing of steps 110 to 118 will be described. First, Y when the processing after step 110 is performed is an odd number. Therefore, in order to obtain the form of 2 to the power of n, it is necessary to add “1” to the odd number or subtract “1” from the odd number to make the even number.
Furthermore, using the property of the number that one of the values before and after the odd number is a multiple of 2 and the other is a multiple of 4, add “1” so that the odd number Y is a multiple of 4. In step 110 to step 118, step S is updated by "2" when the value is a multiple of 4 by either subtracting "1" or subtracting "1".
[0033]
For example, if it is assumed that Y = 5 immediately before execution of step 110 for easy understanding, Y = 5 + 1 = 6 is set in step 110.
Since this is not a multiple of 4, the process proceeds to step 116, and Y is updated with Y = 6-2 = 4. That is, the processing of step 116 corresponds to subtracting “1” from the value of Y immediately before execution of step 110. Since Y is a multiple of 4, the shift amount is updated in step 118, and Y is divided by 4.
Further, immediately before the execution of step 110, for example, if Y = 7, Y = 8, which is a multiple of 4 in the processing of step 110, so the process proceeds to step 114 where the shift amount is updated and Y is divided. It is like that.
[0034]
The calculation parameter D is for identifying whether the value of Y just before execution of step 110 is “1” and becomes a multiple of 4 or not. In this example, “1” ”Is added to be a multiple of 4, D = −1, and when“ 1 ”is subtracted to be a multiple of 4, D = + 1.
In this way, the shift amount S1, S2,..., Sm is obtained by repeating the above-described processing until the value of Y becomes “1”.
[0035]
Next, a description will be given of a procedure for obtaining the processing constant a _t the respective terms in the preceding equation 7 with reference to FIG.
When the process is started, the calculation parameter m is first set to an initial value of zero, and 1 / Y = 1 / Y is set as the first stage of the 1 / Y approximation polynomial (FIG. 3 step 200).
Next, with respect to the values of the operation parameters m, D, and S obtained by the procedure described in FIG. 2, the first set is read (see step 202 in FIG. 3). In addition, each numerical value shown by step 202 of FIG. 3 is an example to the last.
[0036]
Then, it is determined whether or not the first value of the calculation parameter D is zero (see step 204 in FIG. 3). When D is determined to be zero (in the case of YES), it is set to 1 / Y (1 / Y) × (1/2 ^S ) is substituted and 1 / Y is updated (see step 206 in FIG. 3). Here, the value of S is the value when D determined in the previous step 204 and m are read as a set in the previous step 202 together with m. Here, when D = 0, 1 / Y becomes an expression as described in step 206. When D = 0, the shift amount shown in FIG. 2 is obtained. In the procedure, it means that steps 102 to 106 have been executed at least once, because this means that Y is divisible at least once as a multiple of two.
[0037]
On the other hand, if it is determined in step 204 that D = 0 is not satisfied (in the case of NO), it is determined whether D = + 1 (see step 208 in FIG. 3), and it is determined that D = + 1. If it is determined (in the case of YES), the following formula 8 is substituted for 1 / Y (see step 210 in FIG. 3).
[0038]
[Equation 8]

[0039]
Here, the value of S is the value when D is read together with the value of m in the previous step 202 together with the value of D at the time of execution of step 210. Also, the value of n is increased from 1 to ascending order every time step 210 is executed. In the case where D = 1, 1 / Y is replaced by the equation shown in Equation 8 when D = + 1 in the procedure for obtaining the shift amount shown in FIG. This means that step 114 has been executed.
That is, in step 210, every time this step is executed once, (−1) ⁿ⁻¹ {(1 / Y) (1/2 ^S )} ⁿ is determined with respect to the value of n at that time. , Σ (−1) ⁿ⁻¹ {(1 / Y) (1/2 ^S )} ⁿ obtained immediately before the execution of step 210 is newly obtained (−1) ⁿ⁻¹ {( 1 / Y) (1/2 ^S )} ⁿ is added to update the polynomial Σ (−1) ⁿ⁻¹ {(1 / Y) (1/2 ^S )} ⁿ , which is assigned to 1 / Y. Will be.
[0040]
On the other hand, if it is determined in step 208 that D = + 1 is not satisfied (in the case of NO), this means that D = −1. Therefore, the following formula 9 is substituted for 1 / Y. (Refer to step 212 in FIG. 3).
[0041]
[Equation 9]

[0042]
Here, the handling of S and n is the same as that described in the previous step 210, and the description thereof is omitted here. Further, when D = −1, 1 / Y is replaced with the equation shown in Equation 9 when D = −1 because the shift amount shown in FIG. 2 is obtained. This means that step 118 has been executed.
[0043]
After any of the above-described

steps

206, 210, and 212 is executed, the value of m is updated by adding “1” to the value at that time (see step 214 in FIG. 3), which is predetermined. It is determined whether or not it is equal to the maximum value M (see step 216 in FIG. 3). The maximum value M can be appropriately selected within a range sufficient to obtain a desired calculation accuracy.
If it is determined in step 216 that m = M is not yet satisfied (in the case of NO), the process returns to the previous step 202 and the above-described series of processing is repeated.
[0044]
On the other hand, if it is determined in step 216 that m = M (in the case of YES), it is assumed that the accuracy required as an approximate polynomial of 1 / Y is satisfied, and steps 206, 210, and 212 are performed. The polynomial relating to 1 / Y obtained by the plurality of executions is expanded in the form of Equation 7 shown above (see step 218 in FIG. 3).
Then, the value of a _t sections when deployed in the form of Equation 7, (see step 220 in FIG. 3) is outputted and the value of t in the exponent, and a series of processing ends Become.
[0045]
Note that the processing described above can be realized, for example, by causing a microcomputer (not shown) to execute software according to the procedure shown in FIGS. 2 and 3, and in that case, each obtained among processing constant a _t and t of the processing constant a _t with input from the microcomputer to the circuit shown in FIG. 1, for t, converted by the microcomputer as a shift signal T into a predetermined signal format It is preferable that the shift signal T is converted by an external circuit or input to the circuit shown in FIG.
[0046]
Next, a calculation operation of X = U / Y by the division circuit shown in FIG. 1 will be described.
First, as a premise, the divisor Y, (shift amount S1, S2 in other words,...) Values of a _t and exponent t of sections when deployed in the form of Equation 7 is obtained in advance Shall.
[0047]
First, the multiplier 1, the dividend U and the first processing constant a _t is input, and U × a _t is calculated, the calculation result is to be input to the right shifter 2. Here, the first processing constant a _t, is in the t = 1 In Equation 7 above.
In the right shift circuit 2, the operation result in the multiplier 1 is input in parallel. When the parallel data is input, the shift signal T is input from the outside, and the parallel data corresponding to the shift signal T is input. To the right (in other words, bit shift to the LSB (Least Significant Bit) side). Here, the shift signal T is the value of t in the exponent part of (1/2) ^t in Equation 7 above, that is, the shift amount obtained by the procedure described above with reference to FIG. .. Corresponding to S1, S2,..., And a shift signal T corresponding to the shift amount is input every time a calculation result is input from the multiplier 1.
[0048]
Then, the parallel data subjected to the right shift by the right shift circuit 2 is input to the adder 3.
Here, when the first parallel data from the right shift circuit 2 is input to the adder 3, the changeover switch 5 is in an open state. As a result, the first parallel data from the right shift circuit 2 is , The data is output from the adder 3 as it is. The first data output as it is from the adder 3 is input to the delay circuit 4 whose initial value is set to “1”, and is output without being delayed. That is, the delay circuit 4 is initially set to output the first input data without any delay.
[0049]
On the other hand, to the multiplier 1, after the first data input, after the lapse of an appropriate time, and again dividend U, multiplied is entered following processing constant a _t is performed, the multiplication result is to right-shift circuit 2 Will be output.
In the right shift circuit 2, a shift signal T corresponding to a predetermined shift amount set in advance as described above is input from the outside as parallel data is input from the multiplier 1. A corresponding right shift is applied to the parallel data input from the multiplier 1, and the shift result is output to the adder 3.
[0050]
In the adder 3, the shift result from the right shift circuit 2 is input, the changeover switch 5 is closed, and the first output data fed back through the delay circuit 4 is input. An addition operation is performed. The addition result is delayed by a predetermined time by the delay circuit 4 and fed back to the input stage of the adder 3 via the changeover switch 5. On the other hand, until the feedback data via the delay circuit 4 and the switching switch 5 is performed, the multiplier 1 in the next processing constant a _t is input, made multiplies the dividend U, further right shift circuit A predetermined shift is performed at 2, and the shift result is input to the adder 3 together with the previous feedback data. Similarly, the result of the addition operation in the adder 3 is fed back one after another and added to new data from the right shift circuit 2 in a cumulative manner, which is a predetermined number of times, that is, the previous FIG. The output data obtained from the adder 3 by being repeated a number of times corresponding to the number of terms of the approximate polynomial obtained in accordance with the procedure shown in FIG. 3 (see step 218 in FIG. 3) corresponds to the operation result of U / Y. It becomes.
[0051]
In the embodiment of the invention described above, the dividend and the divisor have been described as being binary numbers, but it is needless to say that the present invention can be similarly applied to other n-ary numbers other than binary numbers. In this case, the approximation polynomial corresponding to the above formula 7, if the dividend U and the divisor Y are to be n _{notation, X = UΣa t (1 /} n) t , and the basically binary X can be calculated by an arithmetic process using a circuit configuration similar to the case.
[0052]
【The invention's effect】
As described above, according to the present invention, since division can be processed by multiplication, shift, and addition, the circuit configuration becomes relatively simple, and the arithmetic processing is relatively simple. Compared with the conventional multiplication process, the calculation time can be shortened.
[Brief description of the drawings]
FIG. 1 is a configuration diagram illustrating a configuration example of a division circuit according to an embodiment of the present invention.
FIG. 2 is a flowchart showing a procedure for obtaining a shift amount in a right shift circuit used in a divider circuit according to an embodiment of the present invention.
FIG. 3 is a flowchart showing a procedure for obtaining an operation constant input to the division circuit according to the embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Multiplier 2 ... Right shift circuit 3 ... Adder 4 ... Delay circuit 5 ... Changeover switch

Claims

a division circuit for calculating a division result X = U / Y between a dividend U and a divisor Y encoded in an n-ary system,
1 / Y can be approximated to Σa _^t (1 / ⁿ⁾ _t and polynomial, where, t is a natural number selected from 1 sequentially when _{a t} is a calculation constant,
U × a _t is calculated, and then the operation result is shifted to the least significant bit side by t bits, and the shift result is cumulatively added from 1 to a predetermined natural number. A division circuit configured to output the calculation result as a division result X.

A division circuit for calculating a division result X = U / Y between a dividend U and a divisor Y encoded in binary;
A multiplier for multiplying two input data;
A right shift circuit for shifting the output data of the multiplier by shifting the number of bits according to a shift signal input from the outside to the least significant bit side;
An adder for adding two input data;
A delay circuit that outputs a predetermined delay to the output data of the adder; and
A switching switch that opens and closes at a predetermined timing and inputs output data from the delay circuit to one input stage of the adder;
The other input stage of said adder, the right output data of the shift circuit is inputted, 1 / Y can be approximated to Σa ^t _(1/2) t and polynomial, where, t is selected from 1 sequentially that is a natural number, it is a _t If a processing constant, the multiplier, and the dividend U, the arithmetic constant a _t is, t is the number of times sequentially input corresponding to up to natural number which is determined in advance from the 1 ,
The shift signal T corresponding to the t is sequentially input to the right shift circuit a number of times corresponding to the t from 1 to a predetermined natural number,
By the opening / closing operation of the changeover switch, in the adder, the output data from the right shift circuit corresponds to the feedback data from the adder via the delay circuit from t = 1 to a predetermined natural number. A division circuit characterized in that the cumulative addition result is obtained as a division result X by being cumulatively added.