JP3849230B2 - Signal processing device - Google Patents
Signal processing device Download PDFInfo
- Publication number
- JP3849230B2 JP3849230B2 JP14918697A JP14918697A JP3849230B2 JP 3849230 B2 JP3849230 B2 JP 3849230B2 JP 14918697 A JP14918697 A JP 14918697A JP 14918697 A JP14918697 A JP 14918697A JP 3849230 B2 JP3849230 B2 JP 3849230B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- data
- clock signal
- sample
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000012545 processing Methods 0.000 title claims description 44
- 230000000630 rising effect Effects 0.000 claims description 18
- 230000001360 synchronised effect Effects 0.000 claims description 14
- 238000005070 sampling Methods 0.000 claims description 5
- 230000002194 synthesizing effect Effects 0.000 claims description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 20
- 238000003384 imaging method Methods 0.000 description 19
- 238000012546 transfer Methods 0.000 description 17
- 101100115215 Caenorhabditis elegans cul-2 gene Proteins 0.000 description 15
- 238000010586 diagram Methods 0.000 description 10
- 238000012937 correction Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000012544 monitoring process Methods 0.000 description 7
- 238000009825 accumulation Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 4
- 230000001276 controlling effect Effects 0.000 description 4
- 230000000875 corresponding effect Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003044 adaptive effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000013144 data compression Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Color Television Image Signal Generators (AREA)
- Processing Of Color Television Signals (AREA)
- Picture Signal Circuits (AREA)
Description
【0001】
【発明の属する技術分野】
この発明は、例えばディジタル記録の電子スチルカメラに使用して好適な信号処理装置に関する。
【0002】
【従来の技術】
最近、ディジタル電子スチルカメラが普及しつつある。ディジタル電子スチルカメラの場合、撮影時にピントを合わせたり、撮影時のカメラアングルを調整するために、撮影画像を表示するモニタ、例えば液晶モニタを設けることが多い。本願出願人も特願平8−82035号において、全画素読み出し方式の撮像素子を使用して、さらにVRAM(ビデオRAM)を設ける必要のないディジタル電子スチルカメラを実現している。
【0003】
この特願平8−82035号では、カメラ信号処理回路において、コンポーネント信号を、クロック周波数を乗せ換えることによって、多重化することができ、その後の信号処理のために配されるデータバスのビット幅を小さくすることができ、それによってクロストーク等の信号劣化を抑えることができ、またメモリのサイズを小とし、メモリの消費電力を低減することができることが効果の1つとして挙げられている。
【0004】
この効果を奏する信号処理装置、例えばマルチプレクサの構成の一例を図12に示す。マルチプレクサは、輝度信号Yおよび色信号Cの一方を選択する入力セレクタ151と、入力セレクタ151が直列入力として供給されるシフトレジスタ152と、シフトレジスタ152の並列出力がロードされるレジスタ153と、レジスタ153にロードされたデータを順次選択する出力セレクタ154と、出力セレクタ154に接続されたレジスタ155とからなる。各レジスタは、8ビット幅のものである。
【0005】
図13は、上述のマルチプレクサの動作を示すタイミングチャートである。3MCKは、クロックMCKの周波数の3倍のクロックである。輝度信号Yおよび色信号Cは、クロックMCKと同期している。(411)方式のコンポーネント信号であるので、4サンプルの輝度データ(例えばY0 、Y1 、Y2 、Y3 )に対して、1サンプルの赤の色差データ(例えばCr0 )と1サンプルの青の色差データ(例えばCb0 )とが対応している。
【0006】
セレクトパルスのハイレベルで輝度データを選択し、そのローレベルで色データを選択するように、入力セレクタ151が制御される。シフトレジスタ152は、3/2MCKがクロックとして供給され、入力セレクタ151により選択されたデータを取り込むと共に、直列にシフトする。シフトレジスタ152の初段のレジスタの出力Q0 は、図に示すように、Y-1、Y0 、Cr0 、Y1 、Y2 、Cb0 、Y3 、・・・と変化する。
【0007】
レジスタ153に対して、1/4MCKのクロックのタイミングでもって、シフトレジスタ152の出力が並列にロードされる。1/4MCKのクロックの周期は、3/2MCKの周期の6倍である。また、1/4MCKのクロックの位相は、互いに関連する輝度データおよび色差データの合計6サンプルがシフトレジスタ152からレジスタ153に転送されるように選定される。
【0008】
出力セレクタ154は、クロック(3/2MCK)と同期してレジスタ153の最も前のサンプルから順次選択し、選択されたサンプルをレジスタ155が取り込む。従って、レジスタ155からは、(Y,Cr,Y,Y,Cb,Y)の順序を有するように、多重化されたコンポーネント信号が発生する。
【0009】
【発明が解決しようとする課題】
しかしながら、このマルチプレクサでは、クロック周波数MCKに同期した信号を3/2MCKで取り込むタイミングが輝度データY0 の場合、サンプルの切り換わりからクロック周波数MCKのクロック信号の1/3周期遅れたタイミングであるため、データ遅延に対するマージンが少ない問題があった。すなわち、輝度信号Yおよび色信号Cがクロック周波数MCKのクロック信号に対する遅延を有すると、3/2MCKのクロック信号でサンプリングされるデータがY0 とは限らずY-1となる場合も生じる。
【0010】
また、マルチプレクサからの出力信号がデータが入力されてから6クロック経過した後でないと出力されないのでシステムディレイが大きい問題があった。さらに、このマルチプレクサを構成するためには、12個のフリップフロップが必要となるため回路規模が大きくなる問題があった。
【0011】
従って、この発明の目的は、これらの問題を鑑みて、もとのクロック周波数の3/2倍のクロック周波数にデータの乗せ換えを行う場合に、確実にデータを取り込めるようにした信号処理装置を提供することにある。
【0012】
【課題を解決するための手段】
請求項1に記載の発明は、第1の周波数の第1のクロック信号に同期した第1のサンプル系列と、第1のクロック信号に同期し、第1のサンプル系列の(1/2)のサンプリングレートの第2のサンプル系列とが供給され、第1の周波数の(3/2)倍の第2の周波数の第2のクロック信号に同期した第1および第2のサンプル系列を合成した出力サンプル系列を生成するようにした信号処理装置において、第1のサンプル系列を第2のクロック信号により取り込み、保持する複数の第1のレジスタと、第2のサンプル系列を第2のクロック信号により取り込み、保持する複数の第2のレジスタと、複数の第1および第2のレジスタの出力を選択し、出力サンプル系列を発生する出力セレクタと、出力セレクタを制御するための選択信号を形成する選択信号形成手段とからなり、第1のクロック信号と、第2のクロック信号との間の3種類の位相関係の内第1および第2のサンプル系列の不安定な位相関係を除く位相関係で取り込まれたサンプルを出力サンプル系列として選択することを特徴とする信号処理装置である。
【0013】
入力された輝度信号Yおよび色信号Cが3/2MCKのクロック周波数で動作するマルチプレクサに供給される。このマルチプレクサは、クロック周波数MCKの信号からその周波数の3/2倍のクロック周波数で多重化した信号に出力する。このとき、クロック周波数MCKと3/2MCKとの間に3種類の位相関係がある。その3種類の位相関係とは、3/2MCKの立ち上がりエッジがクロック周波数MCKの立ち上がりエッジの後となる位相関係の場合(第1の位相関係)、3/2MCKの立ち上がりエッジがクロック周波数MCKの立ち上がりエッジとほぼ一致している位相関係の場合(第2の位相関係)、3/2MCKの立ち上がりエッジがクロック周波数MCKの立ち上がりエッジの前となる位相関係の場合(第3の位相関係)である。この3種類の位相関係の中の第1の位相関係のとき、データが不確定となるタイミングである。よって、第1の位相関係を除く第2および第3の位相関係のときに、データを取り込むようにすることによって、取り込みマージンが増加し、電源電圧、プロセスバラツキ、クロック周波数MCKの負荷条件等の条件変動に強くなる。さらに、入力された信号と出力信号とのディレイ差が小さくすることができ回路規模も小さくすることができる。
【0014】
【発明の実施の形態】
以下、この発明の実施の一形態について図面を参照して説明する。図1は、この発明が適用された実施の一形態の全体的構成を示す。101は、固体撮像素子例えばCCD撮像素子である。CCD撮像素子101は、三原色フィルタ、補色フィルタ等を有する単板式のイメージャである。CCD撮像素子101は、後で詳細に説明するように、全画素を読み出すフルフレーム読み出しの動作モード(第1の撮像モード)と、ライン数を減少させた信号を出力するライン間引きの動作モード(第2の撮像モード)とが切替え可能とされている。撮像素子101には、レンズ系100を介して被写体光が入射される。
【0015】
撮像素子101の出力信号がサンプルホールド,AGC回路102に供給される。フルフレーム読み出しモードでは、1枚の画像読み出しの時間が1/30秒であり、ライン間引きモードでは、これが1/60秒である。サンプルホールドは、相関二重サンプリング回路の構成とされ、ノイズの除去、波形整形、欠陥画素の補償がなされる。AGCは、被写体の明るさに応じてゲインを制御するもので、また、自動絞り調整のためにもゲインが制御される。サンプルホールド,AGC回路102の出力信号がA/D変換器103に供給される。A/D変換器103からは、1サンプルが10ビットのディジタル撮像信号が発生する。
【0016】
ディジタル化された撮像信号がIC回路の構成のカメラ信号処理回路104に供給される。この信号処理回路104は、ディジタルクランプ回路、輝度信号処理回路、色信号処理回路、輪郭補正回路、欠陥補償回路、自動絞り制御回路、自動焦点制御回路、自動ホワイトバランス補正回路、コンポーネント信号(Y:輝度信号、Cr、Cb:色差信号が4:1:1の比のサンプリング周波数でサンプリングされたディジタルビデオ信号)のマルチプレクサ、同期信号発生回路、タイミング生成器、マイクロコンピュータとのインターフェース等が含まれる。信号処理回路104のより具体的な構成については後述する。マルチプレクサによって、コンポーネント信号が多重化データへ変換される。
【0017】
105は、信号処理を制御するマイクロコンピュータであって、マイクロコンピュータ105からのコントロール信号がレンズ系100、電子ボリューム106、カメラ信号処理回路104、タイミングコントローラ107に供給される。タイミングコントローラ107は、タイミング生成器108およびCCD駆動回路109から構成される。電子ボリューム106は、サンプルホールド,AGC回路102のゲインコントロール信号を発生する。
【0018】
カメラ信号処理回路104、タイミングコントローラ107に対しては、クロックMCKの3倍の周波数のクロック3MCKが供給される。一例として、撮像素子101の水平画素数が780とされ、MCK=780fh (fh:撮像素子101の水平走査周波数)=12.3MHzとされている。また、カメラ信号処理回路104において発生した水平同期信号Hおよび垂直同期信号Vがタイミングコントローラ107に供給される。タイミングコントローラ107のCCD駆動回路109で発生した駆動パルスが撮像素子101に供給される。駆動パルスは、垂直駆動パルス、水平駆動パルス、読み出しパルス等を含む。
【0019】
図2は、カメラ信号処理回路104の一例を示す。ここでは、自動絞り制御回路を含む場合の構成を示す。簡単のため、欠陥補償回路、自動焦点制御回路、自動ホワイトバランス補正回路についての図示を省略する。A/D変換器103からの10ビット幅のディジタル撮像信号がディジタルクランプ回路111を介して演算回路112に供給される。撮像素子が三原色フィルタを有する場合、演算回路112によって、三原色信号の加算または減算がなされ、輝度信号成分および色差信号成分が生成される。
【0020】
輝度信号成分が輝度信号処理回路113および輪郭補正回路114に供給され、色差信号成分が色信号処理回路116に供給される。輝度信号処理回路113には、γ補正回路等が含まれる。輪郭補正回路114により生成された輪郭補正信号が輝度信号処理回路113の出力信号に対して加算回路115により加算される。加算回路115から輝度信号Yが得られる。色信号処理回路113には、γ補正回路、ホワイトバランス補正回路等が含まれる。色信号処理回路113から色差信号Cr、Cbが発生する。Y、Cr、Cbからなるコンポーネント信号がマルチプレクサ117に供給される。マルチプレクサ117によって、後述のようにこれらの信号が合成され、その出力には、多重化コンポーネント信号が発生する。
【0021】
タイミング、同期信号発生回路118が設けられており、3MCKのクロックから水平同期信号H、垂直同期信号V、クロック、タイミング信号がこの回路118から発生する。119がマイクロコンピュータ105とカメラ信号処理回路104との間のインターフェースのためのシリアルIOであり、120が検出、累算回路である。演算回路112で形成された輝度信号成分が検出、累算回路120に供給される。絞り制御の場合、撮像画面が複数の領域に分割され、領域毎に撮像信号が累算される。そして、各領域の累算データが検出、累算回路120からシリアルIO119に対して出力される。
【0022】
シリアルIO119を通じて累算データをマイクロコンピュータ105が受け取り、累算データに対する重み付け演算、重み付けされた各領域のデータの総和を求める演算、絞り制御信号の生成等をマイクロコンピュータ105が行う。生成された絞り制御信号によって、レンズ系100の絞り制御リングの駆動モータが駆動され、タイミングコントローラ107および電子ボリューム106が制御される。タイミングコントローラ107によって電子シャッタ(露光時間)が制御され、電子ボリューム106によってゲインが制御される。また、シリアルIO119を通じてマイクロコンピュータ105から検出、累算回路120にコントロール信号が供給され、領域の分割のパターン等が制御される。
【0023】
(411)方式のコンポーネント信号を多重化するためのマルチプレクサ117についてより詳細に説明する。図3に示すように、マルチプレクサ117は、クロックMCKに同期した8ビット幅の輝度信号Y、色差信号Cが入力され、3/2MCK(クロックMCKの3/2倍の周波数のクロック)に同期した8ビット幅の多重化コンポーネント信号を発生する。この発明は、特にマルチプレクサ117に関する。
【0024】
図4は、この発明の実施の一形態を示す。マルチプレクサ117は、輝度信号Y(第1のサンプル系列)および色信号C(第2のサンプル系列)が供給されるシフトレジスタ121と、シフトレジスタ121の出力を順次選択する出力セレクタ122と、出力セレクタ122の切り換えを制御する選択パルス生成回路123と、出力セレクタ122に接続されたレジスタ124とからなる。各レジスタは、8ビット幅のものである。また、シフトレジスタ121Y1から出力信号S0が出力され、シフトレジスタ121Y2から出力信号S1が出力され、シフトレジスタ121C3から出力信号S2が出力され、シフトレジスタ121C5から出力信号S3が出力される。
【0025】
図5は、上述のマルチプレクサ117の動作を示すタイミングチャートである。3MCKは、クロック周波数MCKの3倍のクロックである。輝度信号Yおよび色信号Cは、クロック周波数MCKと同期している。(411)方式のコンポーネント信号であるので、4サンプルの輝度データ(例えばY0 、Y1 、Y2 、Y3 )に対して、1サンプルの赤の色差データ(例えばCr0 )と1サンプルの青の色差データ(例えばCb0 )とが対応している。
【0026】
このとき、図5中のDelay YおよびDelay Cに示したように、システム全体としてクロック周波数MCKの方が3/2MCKと比べると多くのICに接続されているため、負荷が重くクロック周波数MCKに同期した信号が遅れる方向にある。そのため、出力信号S0、S1、S2、S3およびシフトレジスタ121C1からの出力信号QC を見ると、Y-1/Y0 またはCr0/Cb0に示したように、ここのタイミングでは、クロック周波数MCKの負荷条件、電源電圧、プロセスバラツキ条件によっては、ちょうどデータの切り換わるタイミングを取り込んでしまう可能性が高い。
【0027】
この実施の一形態では、クロック周波数MCKと3/2MCKとの間の3種類の位相関係の内で輝度信号Yおよび色信号Cのサンプルが不安定となる状態がある位相関係を除いて2種類の位相関係でデータが取り込まれる。その3種類の位相関係とは、3/2MCKの立ち上がりエッジがクロック周波数MCKの立ち上がりエッジの後となる位相関係の場合(第1の位相関係)、3/2MCKの立ち上がりエッジがクロック周波数MCKの立ち上がりエッジとほぼ一致している位相関係の場合(第2の位相関係)、3/2MCKの立ち上がりエッジがクロック周波数MCKの立ち上がりエッジの前となる位相関係の場合(第3の位相関係)である。この3種類の位相関係の中の第1の位相関係のときが上述したデータ(サンプル)が遅延した時に、データが不確定となるタイミングである。よって、第1の位相関係を除く第2および第3の位相関係のときに、データを取り込むようにする。
【0028】
そこで、データの切り換わるタイミング(第1の位相関係)を選択しないような制御信号として選択信号(SP)が選択パルス生成回路123から出力セレクタ122へ供給される。その選択信号(SP)に応じて出力セレクタ122から選択された信号(SS)が出力される。その出力信号は、レジスタ124に取り込まれる。レジスタ124から3/2MCKに同期した(Y0 ,Y1 ,Y2 ,Y3 ,Cr0 ,Cb0 )の順序を有するように多重化されたコンポーネント信号(出力サンプル系列)が発生する。
【0029】
このマルチプレクサ117は、データのサンプリングクロック周波数をMCKから1.5倍の周波数の3/2MCKに変更することによって、8ビット幅の多重化コンポーネント信号へ変換する。マルチプレクサ117を設けない場合では、カメラ信号処理回路104から(8×2=16ビット)幅のデータ(輝度信号Yおよび色信号C)が出力される。その場合では、二つのデータバス間のクロストークが発生したり、基板配線面積が増加することによってクロストークが増加したり、メモリのデータの幅が増加することによってメモリのサイズが大きくなったり、メモリの消費電力が増大する等の種々の問題が生じる。上述したマルチプレクサ117を信号処理回路104の出力側に設けることによって、これらの問題の発生を防止することができる。
【0030】
また、図示しないが、マルチプレクサ117の入力の前段に切り換えスイッチを設けることによって、モードを切り換えるようにすることで可能となる。上述では、マルチプレクサ117によって輝度信号Yおよび色信号Cを多重化するモードを説明したが、輝度信号Yおよび色信号Cをマルチプレクサ117を通過せず、直接出力するモードを持っても良い。
【0031】
図1に戻って、この発明が適用できる実施の一形態についてさらに説明する。カメラ信号処理回路104からの上述したように多重化されたコンポーネント信号がデータスイッチャ130に供給される。データスイッチャ130は、カメラ信号処理回路104の出力と接続された出力点aと、コンポーネント信号を三原色信号へ変換する変換回路134と接続された入力点bと、記録再生データバス140と接続された入出力点cとを有する。データスイッチャ130の状態は、ユーザのキー操作等に基づいて発生したモード切り換え信号131、132、133によって制御される。図1中のマイクロコンピュータ105は、主としてカメラ部の制御のために設けられており、図示しないが、記録/再生動作の制御、装置全体の制御のために、それぞれマイクロコンピュータが設けられ、これらのマイクロコンピュータ間での通信がなされる。
【0032】
変換回路134により発生した三原色信号R、G、Bがテレビジョン表示装置例えば液晶ディスプレイ135に供給され、液晶ディスプレイ135により撮像画像が表示される。液晶ディスプレイ135は、1/60秒周期のノンインターレース方式でもってカラー画像を表示する。記録再生データバス140に対して、ランダムアクセス可能なメモリ例えばDRAM(Dynamic Random Access Memory)141およびデータ圧縮用のエンコーダ/デコーダ例えばJPEG(Joint Photographic Experts Group)のエンコーダ/デコーダ142が接続される。JPEG以外の方式の高能率符号化を使用しても良い。エンコーダ/デコーダ142に対して記録媒体例えばフラシュメモリ143およびインターフェース144が接続される。DRAM141は、メモリコントローラ145から供給されるアドレス信号、制御信号によってその動作が制御される。
【0033】
エンコーダ/デコーダ142は、JPEG、すなわち、適応DCT(Discrete Cosine Transform)の符号化によって約1/10にデータ量を圧縮する。JPEGにおけるブロック化等の処理のために、DRAM141が設けられている。フラシュメモリ143は、電源を切っても記憶内容が保持され、メモリ全体あるいは分割した領域毎に電気的に一括して消去、再書込みが可能な半導体メモリである。記録媒体としては、フラシュメモリ以外の半導体メモリ等の媒体を使用しても良い。さらに、圧縮されたスチル画像データを必要に応じてパ−ソナルコンピュータに供給するためにインターフェースを設けても良い。この発明の実施の一形態において、記録とは、撮像信号を符号化してフラシュメモリ143に書込むことであり、再生とは、フラシュメモリ143内のデータを読み出し、読み出しデータを復号することである。
【0034】
上述したデータスイッチャ130は、接続状態によって5種類の動作が可能とされている。これは、モニタリングモード、第1の記録モード、第2の記録モード、第1の再生モード、第2の再生モードとからなる。これらのモードは、モード切り換え信号131、132、133によって設定される。モード切り換え信号131、132、133は、図示しない記録再生系制御用のマイクロコンピュータから発生する。マイクロコンピュータ105によって、モード切り換え信号を発生しても良い。モニタリングモードでは、撮像画面を液晶ディスプレイ135に表示する。第1の記録モードでは、所望の撮像画像をDRAM141に書込む。第2の記録モードでは、DRAM141に記憶された画像データを圧縮してフラッシュメモリ143に書込む。第1の再生モードでは、フラッシュメモリ143に記憶されたデータを読出し、読出しデータを復号してDRAM141に書込む。第2の再生モードでは、DRAM141のデータを読出して液晶ディスプレイ135に表示する。
【0035】
モニタリングモードは、データスイッチャ130の出力点aと入力点bとが接続され、モード切り換え信号131がアクティブとなることによって設定される。このモニタリングモードでは、マイクロコンピュータ105は、タイミングコントローラ107のCCD駆動回路109を制御し、撮像素子101をライン間引きモードで動作させる。撮像素子101からは、読出しがされないラインが生じ、1/60秒周期で撮像信号が読出される。モニタリングモードでは、信号処理回路104の出力信号がデータスイッチャ130を介して変換回路134に供給され、変換回路134から出力される三原色信号が液晶ディスプレイ135に供給され、表示される。撮像素子101がライン間引きモードで動作するので、液晶ディスプレイ135が1/60秒周期のノンインターレスの表示を行うことができる。液晶ディスプレイ135の表示を見て、画角の調整等を行い、記録したいスチル画像を決定することができる。
【0036】
第1の記録モードは、スチル画像を記録する場合のモード、すなわち、データスイッチャ130の出力点aと入出力点cとが接続され、モード切り換え信号132がアクティブとなることによって設定される。この第1の記録モードでは、マイクロコンピュータ105は、タイミングコントローラ107のCCD駆動回路109を制御し、撮像素子101をフルフレーム読出しモードで動作させる。撮像素子101からは、全画素例えば32万画素が読出され、1/30秒周期で撮像信号が読出される。
【0037】
撮像信号がカメラ信号処理回路104において処理され、データスイッチャ130の出力点aおよび入出力点c、並びに記録再生データバス140を通じてDRAM141に書込まれる。メモリコントローラ145は、DRAM141を書込み状態にし、書込みアドレスをDRAM141に対して供給する。メモリコントローラ145は、図示しない記録/再生系制御用のマイクロコンピュータによって制御される。1枚分のスチル画像データがDRAM141に書込まれる。1/30秒の画像データの書込みがなされる、第1の記録モードでは、液晶ディスプレイ135に画像を表示することができない。画像が表示されない時間を最小限とするために、書込みが終了すると、次の第2の記録モードに移行する。
【0038】
DRAM141に対する1枚分の画像データの書込みが終了すると、データスイッチャ130が、出力点aおよび入力点bが接続される第2の記録モードとなる。第2の記録モードは、モード切り換え信号131がアクティブとなることによって設定される。このモードでは、DRAM141から画像データが読出される。読出されたデータがバス140を介してエンコーダ/デコーダ142に供給される。エンコーダ/デコーダ142は、DRAM141から読出したデータを例えばJPEGにより圧縮する。また、圧縮されたデータがフラッシュメモリ143に書込まれる。このようにして、撮像画像が圧縮されて記録される。
【0039】
また、第2の記録モードでは、撮像素子101がライン間引きモードで動作するようになされ、モニタリングモードと同様に、高速で撮像素子101から読出された信号がカメラ信号処理回路104で処理され、画像信号がデータスイッチャ130および変換回路134を介して液晶ディスプレイ135に供給され、画像が表示される。それによって、記録時に画像の表示が消える時間を最小限とすることができる。
【0040】
フラッシュメモリ143に書込まれた画像データを再生して液晶ディスプレイ135により表示するのが再生モードである。第1の再生モードは、データスイッチャ130の出力点aと入力点bとが接続され、モード切り換え信号131がアクティブとなることによって設定される。このモードでは、フラッシュメモリ143からデータが読出され、読出しデータがエンコーダ/デコーダ142に供給される。
【0041】
エンコーダ/デコーダ142によりデータが復号され、画像データが発生する。この画像データを書込むように、DRAM141が制御される。この場合、第1の記録モードと同一のデータ配列でもって、復号データがDRAM141に書込まれるように、メモリコントローラ145がDRAM141の書込みアドレスを制御する。読出し時のアドレス制御によって、同様のデータ配列を実現しても良い。この関係は、DRAM141から読出されたデジタル画像信号を変換回路134を介して液晶ディスプレイ135に供給し、液晶ディスプレイ135により表示する場合に、モニタリングモードで使用されるものと同一の構成を使用するためために必要である。第1の再生モードは、ライン間引きモードで撮像素子101が駆動され、撮像素子101の撮像画像が液晶ディスプレイ135に表示されている。
【0042】
DRAM141に対して復号データが書込まれると、第2の再生モードとなる。第2の再生モードは、データスイッチャ130の入出力点cと入力点bとが接続され、モード切り換え信号133がアクティブとなることによって設定される。DRAM141が読出し状態とされる。そして、記録再生データバス140、データスイッチャ130、変換回路134を介してDRAM141の読出しデータが液晶ディスプレイ135に供給される。従って、フラッシュメモリ143に記録されているデータと対応する画像を液晶ディスプレイ135により見ることが可能となる。この場合、フラッシュメモリ143に記録されているデータは、ライン間引きデータではなく、フルフレームのデータである。従って、メモリコントローラ145によるアドレス制御によって、撮像素子101がライン間引きモードで駆動される場合と同様のライン間引きを実現する。それによって、DRAM141の読出しデータを液晶ディスプレイ135により再生することができる。このようにしてフラッシュメモリ143に記憶されているスチル画像データを液晶ディスプレイ135により再生して見ることができる。
【0043】
上述した固体撮像素子101の一例について以下に説明する。図6は、固体撮像素子例えばCCD撮像素子1の一例の概略を示す。この例では、インターライン方式を採用し、イメージエリアに2次元配列されたフォトセンサ(例えばフォトダイオード)2と、フォトセンサ2の間に設けられ、フォトセンサ2からの信号電荷を水平CCD(水平転送部)4へ転送するための垂直CCD(垂直転送部)3と、水平CCD4に接続されたバッファアンプ5とを有する。フォトセンサ2には、後述するような配列の色フィルタを通った撮像光が入射する。一つのフォトセンサ2と垂直CCD3中の1ビットとが対応するように構成され、フォトセンサ2からの信号電荷を混合することなく垂直CCD3に読み出し、全画素の信号を順次、水平CCD4に転送することが可能とされている。そして、水平CCD4を駆動することによって、信号をフローティングディフュージョンエリアに転送し、順次電圧に変換してバッファアンプ5を通して出力する。
【0044】
撮像素子1の単位画素の平面図を図7に示し、垂直CCD3の構造を図8に示す。垂直CCD3は、例えば3層電極3相駆動の構成とされている。図7において、6は、垂直CCD3の転送チャンネル、7は、画素間、並びに画素および転送チャンネル間を分離するためのチャンネルストッパ、8、9および10は、それぞれ垂直CCD3の転送ゲートである。転送ゲート9は、読み出しゲートを兼用している。なお、図7では、遮光膜等についての図示が省略されている。転送ゲート8、9、10は、図8に示すように、第1、第2および第3の多結晶シリコン電極を加工して形成される。これらの転送ゲート8、9、10に対して、垂直駆動パルスφV1 、φV2 、φV3 がそれぞれ印加される。
【0045】
フォトセンサ2から垂直CCD3へ信号を読み出す場合、フォトセンサ2に隣接した転送ゲート、すなわち、読み出しゲートを兼ねる転送ゲート9に対して、垂直転送クロックφV2 のハイレベルより高いバイアス電圧(読み出しパルスと称する)を印加する。ゲート9に読み出しパルスを供給すると、1つの画素が垂直CCD3の1ビットに対応しているので、全てのフォトセンサ2から信号電荷が垂直CCD3に読み出される。水平CCD5は、転送クロックφH1 、φH2 によって、1ライン分のデータを出力する。なお、水平CCD5としては、例えば複合チャンネル水平CCD構造を採用することができる。その場合、出力部が2チャンネルの構成とされる。
【0046】
上述したCCD撮像素子は、全画素の信号を順次出力することができるので、電子スチルカメラ、画像取込みに適している。しかしながら、インターレース出力を行う同じ画素数のビデオカメラ用撮像素子と比較して、1画面(画面の上端から下端まで)の出力時間が倍となる。この例では、上述したように、モニタ用の信号、自動焦点制御等の自動制御のための撮像信号として、水平ライン数を減少させることによって、1画面の撮像信号を高速に出力するものであり、且つ、このライン間引きの場合に、カラーフィルタの配列で規定される垂直方向の色シーケンスが崩れることがないようにするものである。一方、撮影した画像をフラッシュメモリに取り込む場合では、フルフレームの撮像信号(ライン数の間引きがされてない撮像信号)を出力する。ライン間引きの場合でも、色シーケンスがフルフレームの場合と同一のため、信号処理回路が複雑となる問題を回避できる。
【0047】
上述した全画素読み出し可能な撮像素子において、ライン数を間引くためには、フォトセンサ2からの信号電荷の読み出しに寄与している転送ゲート(第2の多結晶シリコン)9に対する配線を二つに分けることによって可能である。色シーケンスの繰り返し周期をNで表す。図9は、(N=2)の場合の一例である。
【0048】
単板式のCCD撮像素子の色フィルタの配列としては、R(赤色を通すフィルタ)、G(緑色を通すフィルタ)、B(青色を通すフィルタ)を図10Aに示すように配列したもの(ベイヤ方式)が知られている。全体の半分の画素に感度の高いGのフィルタを配置する。また、図10Bに示す補色市松配置の色フィルタも知られている。図10Bにおいて、Ye、Cy、Mgは、それぞれ黄色、シアン、マゼンタのフィルタである。図10Bに示す補色フィルタは、原色フィルタに比して解像度を高めることができるので、ビデオカメラに採用されることが多い。一方、図10Aに示す原色フィルタは、色の再現性の点で優れ、電子スチルカメラに採用されることが多い。
【0049】
この発明における撮像素子として、原色フィルタを有する単板式撮像素子、および補色フィルタを有する単板式撮像素子の何れを使用しても良い。さらに、図示しないが、Gのフィルタを備えた撮像素子と、RおよびBのフィルタの配列を備えた撮像素子とからなり、二つの撮像素子の位置関係が水平方向、または水平および垂直方向に画素ピッチの1/2だけずらされた方式の撮像素子(いわゆる空間絵素ずらし方式)を使用しても良い。
【0050】
図10Aの配列は、垂直方向の色シーケンスの繰り返し周期Nが(N=2)であり、図10Bの配列は、(N=4)である。図9は、(N=2)であって、垂直方向の1列のフォトセンサ2、垂直CCD3および垂直CCD3のゲートのバス配線を1列の一部に関して示した模式図である。フォトセンサ2のうちで左上コーナーに斜線部を設けたものが一つの色フィルタ例えばGのフィルタに対応し、斜線部を設けないものが他の色フィルタ、例えばBのフィルタと対応している。垂直CCD3は、上述したように3層電極3相駆動形式のもので、撮像素子の開口画素に隣接して3ビットのゲートを有する。また、垂直CCD3は、繰り返し単位Aと、繰り返し単位Bを含む。繰り返し単位Aは、ゲート21、22、23からなり、繰り返し単位Bは、ゲート31、32、33からなる。ゲート22および32が転送兼読み出しゲートである。41、42、42´、43は、垂直転送用の駆動パルスφV1 、φV2 、φV2 ´、φV3 がそれぞれ供給されるバス配線である。
【0051】
ゲート21および31がバス配線41に接続され、ゲート23および33がバス配線43に接続される。これらのバス配線41、43には、それぞれ駆動パルスφV1 、φV3 が供給される。駆動パルスφV2 に関して、2本のバス42および42´が設けられる。繰り返し単位Aとは、転送兼読み出しゲート22がバス42と接続されるものを指し、繰り返し単位Bは、転送兼読み出しゲート32がバス42´と接続されるものを指す。なお、図9では、簡略化のために、バスラインが片側しか描かれていないが、両側にバスラインを配して、両側駆動するのが普通である。
【0052】
上述の撮像素子では、ライン間引きのために、繰り返し単位Aがm(m=1,2,3,・・・)並んだA×m(ビット)の範囲と、繰り返し単位BがN×a並んだB×N×a(ビット)の範囲とが垂直方向に交互に形成される。図9に示す例は、(N=2、m=3、a=2)の場合である。なお、mおよびaの値を任意に選ぶことができるが、mおよびaを大きな値としても、(m+N×a)が有効画素数の垂直画素数より小さいことが必要である。
【0053】
上述した撮像素子において、第1の動作モード、すなわち、全画素の信号を読み出すフルフレームの動作時では、垂直CCD3の繰り返し単位AおよびBの両者にフォトセンサ2から信号が読み出される。そのためには、バス配線42および42´を通じてゲート22および32の両者に読み出しパルスが印加される。この場合、色フィルタの配列の順序と対応する色シーケンス、例えばG、B、G、B、・・・のシーケンスでもって色信号が出力される。
【0054】
一方、第2の動作モード、すなわち、ライン間引き動作時では、繰り返し単位Aのゲート22にのみバス配線42を介して読み出しパルスが印加される。従って、A×m(ビット)の範囲から信号が読み出され、B×N×a(ビット)の範囲からは、信号が読み出されない。図9の例では、(m=3)ラインから信号が発生し、(N×a=4)ラインから信号が発生しない。間引かれるライン数がNの整数倍であるので、ライン間引きの場合の撮像出力の色信号の順序と対応する色シーケンスは、フルフレーム読み出しと同一の関係に保たれる。
【0055】
図11は、撮像素子を駆動する場合のタイミングを示し、図11Aがフルフレームの読み出しを行う場合のタイミングを示す。各水平ブランキング期間において、3相の駆動パルスφV1 、φV2 、φV2 ´、φV3 が垂直CCD3の繰り返し単位Aのゲート21、22および23と、繰り返し単位Bのゲート31、32および33にそれぞれ供給される。また、読み出しパルスもゲート22および32との両者に対して印加される。それによって、全てのフォトセンサから信号電荷が垂直CCD3に対して読み出される。図11Bの詳細なタイミングチャートに示すように、水平ブランキング期間内で発生する駆動パルスφV1 、φV2 、φV2 ´、φV3 が3相のものであり、ラインシフト期間によって1ラインシフトがなされる。フルフレームの読み出し時には、各水平ブランキング期間内で、1ラインシフトがなされる。
【0056】
一方、ライン間引きの読み出しの場合では、図11Cに示すように、繰り返し単位Aのゲート22にのみ読み出しパルスが印加される。それによって、繰り返し単位Aに隣接したフォトセンサのみから信号電荷が読み出される。ライン間引きの場合では、間引かれたラインでは、信号電荷が読み出されず、無信号となる。この無信号期間は、後述するように、ラインシフト動作を複数回繰り返すことによって除去できる。
【0057】
なお、上述した実施の一形態における撮像素子の具体的構成は、一例であって、この発明は、これ以外の固体撮像素子を使用することができる。例えば垂直CCDが2層電極4相駆動の構造でも良く、また、インターライン方式以外の方式の撮像素子、さらに、CCD以外を使用した固体撮像素子であっても良い。さらに、固体撮像素子を駆動するモードとして、読み出しパルスφV2 ´を印加し、読み出しパルスφV2 を印加しない第3の動作モードを設定するようにしても良い。
【0058】
また、この発明は、上述した構造の撮像素子に限定されず、全画素読み出しモードと読み出し画素数を減少させたモードとを選択することが可能な撮像素子を使用することができる。
【0059】
【発明の効果】
以上説明したように、この発明に依れば、クロック周波数MCKの信号を3/2MCKに同期して取り込むときの取り込みマージンが増加し、さらに電源電圧、プロセスバラツキ、クロック周波数MCKの負荷条件などの条件の変動に強くなるため、確実にデータを取り込むことができる。
【0060】
また、この発明に依れば、マルチプレクサの出力信号のシステムディレイが短くなるため、マルチプレクサの入力信号をそのまま出力するモード時の信号と、マルチプレクサの出力信号とのディレイ差が小さくなり、どちらのモードにおいても、同じ同期信号(HD等)を使いやすくすることができる。
【0061】
さらに、この発明に依れば、マルチプレクサの回路規模を約半分にすることができる。
【図面の簡単な説明】
【図1】この発明が適用されたディジタル電子撮像装置の一例の構成を示すブロック図である。
【図2】この発明が適用されたカメラ信号処理回路の一例のブロック図である。
【図3】この発明のカメラ信号処理回路中のマルチプレクサの部分のブロック図である。
【図4】この発明のマルチプレクサの実施の一形態のブロック図である。
【図5】この発明のマルチプレクサの動作の実施の一形態を示すタイミングチャートである。
【図6】この発明に使用できる撮像素子の一例の概略的構成を示す略線図である。
【図7】撮像素子の一例の1画素の部分の拡大平面図である。
【図8】撮像素子の一例の垂直CCDの構造を示す略線図である。
【図9】撮像素子の一例の垂直1列のバス配線を示す略線図である。
【図10】撮像素子の一例に使用される色フィルタの配列の一例および他の例を示す略線図である。
【図11】撮像素子の一例を駆動するための駆動パルスのタイミングチャートである。
【図12】従来のマルチプレクサのブロック図である。
【図13】従来のマルチプレクサの動作のを示すタイミングチャートである。
【符号の説明】
2・・・フォトセンサ、3・・・垂直CCD、4・・・水平CCD、6・・・垂直CCDのチャンネル、101・・・撮像素子、104・・・カメラ信号処理回路、105・・・マイクロコンピュータ、107・・・タイミングコントローラ、130・・・データスイッチャ、135・・・液晶ディスプレイ、141・・・DRAM、142・・・エンコーダ/デコーダ、143・・・フラッシュメモリ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a signal processing apparatus suitable for use in an electronic still camera for digital recording, for example.
[0002]
[Prior art]
Recently, digital electronic still cameras are becoming popular. In the case of a digital electronic still camera, a monitor for displaying a photographed image, for example, a liquid crystal monitor is often provided in order to focus at the time of photographing or adjust the camera angle at the time of photographing. In the Japanese Patent Application No. 8-82035, the applicant of the present application has also realized a digital electronic still camera that does not require a VRAM (video RAM) by using an image pickup device of an all-pixel readout method.
[0003]
In Japanese Patent Application No. 8-82035, in a camera signal processing circuit, component signals can be multiplexed by changing clock frequencies, and the bit width of a data bus arranged for subsequent signal processing. One of the effects is that the signal degradation such as crosstalk can be suppressed, the memory size can be reduced, and the power consumption of the memory can be reduced.
[0004]
FIG. 12 shows an example of the configuration of a signal processing device that exhibits this effect, for example, a multiplexer. The multiplexer includes an
[0005]
FIG. 13 is a timing chart showing the operation of the multiplexer described above. 3MCK is a clock three times the frequency of the clock MCK. The luminance signal Y and the color signal C are synchronized with the clock MCK. Since it is a component signal of (411) system, luminance data of 4 samples (for example, Y 0 , Y 1 , Y 2 , Y Three ) For one sample of red color difference data (eg Cr 0 ) And one sample of blue color difference data (for example, Cb) 0 ) Corresponds.
[0006]
The
[0007]
The output of the
[0008]
The
[0009]
[Problems to be solved by the invention]
However, in this multiplexer, the timing at which a signal synchronized with the clock frequency MCK is captured at 3/2 MCK is the luminance data Y. 0 In this case, there is a problem that the margin for the data delay is small because the timing is delayed by 1/3 period of the clock signal having the clock frequency MCK from the sample switching. That is, if the luminance signal Y and the color signal C have a delay with respect to the clock signal with the clock frequency MCK, the data sampled with the 3/2 MCK clock signal is Y 0 Not necessarily Y -1 It may occur.
[0010]
In addition, since the output signal from the multiplexer is not output until 6 clocks have elapsed after the data is input, there is a problem that the system delay is large. Furthermore, in order to configure this multiplexer, twelve flip-flops are required, and there is a problem that the circuit scale becomes large.
[0011]
Accordingly, in view of these problems, an object of the present invention is to provide a signal processing apparatus that can reliably capture data when data is transferred to a clock frequency that is 3/2 times the original clock frequency. It is to provide.
[0012]
[Means for Solving the Problems]
According to the first aspect of the present invention, the first sample sequence synchronized with the first clock signal having the first frequency, and (1/2) of the first sample sequence synchronized with the first clock signal. A second sample series having a sampling rate, and an output obtained by synthesizing the first and second sample series synchronized with a second clock signal having a second frequency (3/2) times the first frequency. In a signal processing apparatus configured to generate a sample sequence, a first sample sequence is captured by a second clock signal, a plurality of first registers to be held, and a second sample sequence are captured by a second clock signal A plurality of second registers to be held, outputs from the plurality of first and second registers, an output selector for generating an output sample series, and a selection signal for controlling the output selector. Of the three types of phase relationships between the first clock signal and the second clock signal, excluding the unstable phase relationships of the first and second sample sequences. The signal processing apparatus is characterized in that the sample taken in is selected as an output sample series.
[0013]
The input luminance signal Y and color signal C are supplied to a multiplexer that operates at a clock frequency of 3 / 2MCK. The multiplexer outputs a signal multiplexed from a signal having a clock frequency MCK at a
[0014]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows an overall configuration of an embodiment to which the present invention is applied.
[0015]
An output signal of the
[0016]
The digitized imaging signal is supplied to the camera
[0017]
A
[0018]
The camera
[0019]
FIG. 2 shows an example of the camera
[0020]
The luminance signal component is supplied to the luminance
[0021]
A timing / synchronization
[0022]
The
[0023]
The
[0024]
FIG. 4 shows an embodiment of the present invention. The
[0025]
FIG. 5 is a timing chart showing the operation of the
[0026]
At this time, as indicated by Delay Y and Delay C in FIG. 5, since the clock frequency MCK is connected to more ICs than the 3/2 MCK as a whole system, the load is heavy and the clock frequency MCK is increased. The synchronized signal is delayed. Therefore, the output signals S0, S1, S2, S3 and the shift register 121 C1 Output signal Q from C See Y -1 / Y 0 Or C r0 / C b0 As described above, at this timing, there is a high possibility that the timing at which the data is switched is taken in depending on the load condition of the clock frequency MCK, the power supply voltage, and the process variation condition.
[0027]
In this embodiment, two types of phase relationships between the clock frequencies MCK and 3 / 2MCK are excluded except for a phase relationship in which the samples of the luminance signal Y and the color signal C are unstable. Data is taken in with the phase relationship. The three types of phase relationships are those in which the rising edge of 3/2 MCK is after the rising edge of clock frequency MCK (first phase relationship), and the rising edge of 3/2 MCK is the rising edge of clock frequency MCK. The phase relationship almost coincides with the edge (second phase relationship), and the phase relationship in which the rising edge of 3/2 MCK precedes the rising edge of the clock frequency MCK (third phase relationship). The first phase relationship among the three types of phase relationships is the timing at which the data becomes uncertain when the above-described data (sample) is delayed. Therefore, data is captured in the second and third phase relationships excluding the first phase relationship.
[0028]
Therefore, a selection signal (SP) is supplied from the selection
[0029]
The
[0030]
Although not shown, it is possible to change the mode by providing a change-over switch before the input of the
[0031]
Returning to FIG. 1, an embodiment to which the present invention can be applied will be further described. The component signals multiplexed as described above from the camera
[0032]
The three primary color signals R, G, and B generated by the conversion circuit 134 are supplied to a television display device such as a liquid crystal display 135, and a captured image is displayed on the liquid crystal display 135. The liquid crystal display 135 displays a color image using a non-interlace method with a 1/60 second period. A random accessible memory such as a DRAM (Dynamic Random Access Memory) 141 and a data compression encoder / decoder such as a JPEG (Joint Photographic Experts Group) encoder / decoder 142 are connected to the recording / reproducing data bus 140. High efficiency encoding other than JPEG may be used. A recording medium such as a flash memory 143 and an interface 144 are connected to the encoder / decoder 142. The operation of the DRAM 141 is controlled by an address signal and a control signal supplied from the memory controller 145.
[0033]
The encoder / decoder 142 compresses the data amount to about 1/10 by encoding of JPEG, that is, adaptive DCT (Discrete Cosine Transform). A DRAM 141 is provided for processing such as blocking in JPEG. The flash memory 143 is a semiconductor memory that retains stored contents even when the power is turned off, and can be erased and rewritten electrically collectively for the entire memory or for each divided area. As the recording medium, a medium such as a semiconductor memory other than the flash memory may be used. Further, an interface may be provided to supply the compressed still image data to a personal computer as necessary. In one embodiment of the present invention, recording refers to encoding an imaging signal and writing it to the flash memory 143, and reproduction refers to reading data in the flash memory 143 and decoding read data. .
[0034]
The data switcher 130 described above can perform five types of operations depending on the connection state. This includes a monitoring mode, a first recording mode, a second recording mode, a first reproduction mode, and a second reproduction mode. These modes are set by mode switching signals 131, 132, 133. The mode switching signals 131, 132, 133 are generated from a recording / reproducing system control microcomputer (not shown). A mode switching signal may be generated by the
[0035]
The monitoring mode is set when the output point a and the input point b of the data switcher 130 are connected and the mode switching signal 131 becomes active. In this monitoring mode, the
[0036]
The first recording mode is set when a still image is recorded, that is, when the output point a and the input / output point c of the data switcher 130 are connected and the mode switching signal 132 becomes active. In the first recording mode, the
[0037]
The imaging signal is processed by the camera
[0038]
When the writing of one image data to the DRAM 141 is completed, the data switcher 130 enters the second recording mode in which the output point a and the input point b are connected. The second recording mode is set when the mode switching signal 131 becomes active. In this mode, image data is read from the DRAM 141. The read data is supplied to the encoder / decoder 142 via the bus 140. The encoder / decoder 142 compresses data read from the DRAM 141 by, for example, JPEG. In addition, the compressed data is written into the flash memory 143. In this way, the captured image is compressed and recorded.
[0039]
In the second recording mode, the
[0040]
In the reproduction mode, the image data written in the flash memory 143 is reproduced and displayed on the liquid crystal display 135. The first reproduction mode is set when the output point a and the input point b of the data switcher 130 are connected and the mode switching signal 131 becomes active. In this mode, data is read from the flash memory 143 and the read data is supplied to the encoder / decoder 142.
[0041]
Data is decoded by the encoder / decoder 142 to generate image data. The DRAM 141 is controlled to write this image data. In this case, the memory controller 145 controls the write address of the DRAM 141 so that the decoded data is written to the DRAM 141 with the same data arrangement as that in the first recording mode. A similar data array may be realized by address control at the time of reading. This relationship is because when the digital image signal read from the DRAM 141 is supplied to the liquid crystal display 135 via the conversion circuit 134 and displayed on the liquid crystal display 135, the same configuration as that used in the monitoring mode is used. Is necessary for. In the first reproduction mode, the
[0042]
When the decoded data is written to the DRAM 141, the second reproduction mode is set. The second reproduction mode is set when the input / output point c and the input point b of the data switcher 130 are connected and the mode switching signal 133 becomes active. The DRAM 141 is set in a read state. Then, read data of the DRAM 141 is supplied to the liquid crystal display 135 via the recording / reproducing data bus 140, the data switcher 130, and the conversion circuit 134. Therefore, an image corresponding to the data recorded in the flash memory 143 can be viewed on the liquid crystal display 135. In this case, the data recorded in the flash memory 143 is not full-line data but full-frame data. Therefore, line thinning similar to the case where the
[0043]
An example of the solid-
[0044]
A plan view of a unit pixel of the
[0045]
When reading a signal from the
[0046]
The CCD image pickup device described above is suitable for electronic still cameras and image capture because it can sequentially output signals of all pixels. However, the output time of one screen (from the upper end to the lower end of the screen) is doubled compared to an image sensor for video cameras having the same number of pixels that performs interlaced output. In this example, as described above, as a monitor signal and an imaging signal for automatic control such as automatic focus control, the number of horizontal lines is reduced to output an imaging signal for one screen at high speed. In addition, in the case of this line thinning, the color sequence in the vertical direction defined by the color filter arrangement is not disturbed. On the other hand, when a captured image is taken into the flash memory, a full frame imaging signal (an imaging signal in which the number of lines is not thinned) is output. Even in the case of line thinning, since the color sequence is the same as that in the case of a full frame, the problem that the signal processing circuit becomes complicated can be avoided.
[0047]
In the above-described image pickup device capable of reading out all pixels, in order to thin out the number of lines, two wirings for the transfer gate (second polycrystalline silicon) 9 contributing to reading out signal charges from the
[0048]
As the arrangement of the color filters of the single-plate CCD image sensor, R (filter that passes red), G (filter that passes green), and B (filter that passes blue) are arranged as shown in FIG. 10A (Bayer method) )It has been known. A high-sensitivity G filter is arranged in half of the pixels. Further, a complementary color checkered color filter shown in FIG. 10B is also known. In FIG. 10B, Ye, Cy, and Mg are yellow, cyan, and magenta filters, respectively. The complementary color filter shown in FIG. 10B can be increased in resolution as compared with the primary color filter, and is therefore often used in video cameras. On the other hand, the primary color filter shown in FIG. 10A is excellent in terms of color reproducibility and is often employed in electronic still cameras.
[0049]
As the image sensor in the present invention, any of a single-plate image sensor having a primary color filter and a single-plate image sensor having a complementary color filter may be used. Further, although not shown in the drawing, the image pickup device includes an image pickup device having a G filter and an image pickup device having an array of R and B filters, and the positional relationship between the two image pickup devices is a pixel in the horizontal direction or the horizontal and vertical directions. You may use the image pick-up element (what is called a space picture element shift system) of the system shifted only 1/2 of the pitch.
[0050]
In the arrangement of FIG. 10A, the repetition period N of the color sequence in the vertical direction is (N = 2), and the arrangement of FIG. 10B is (N = 4). FIG. 9 is a schematic diagram showing (N = 2) the photo wirings of one column in the vertical direction, the
[0051]
[0052]
In the above-described imaging device, for line thinning, a range of A × m (bits) in which repeating units A are arranged m (m = 1, 2, 3,...) And repeating units B are arranged N × a. A range of B × N × a (bits) is alternately formed in the vertical direction. The example shown in FIG. 9 is a case of (N = 2, m = 3, a = 2). Although the values of m and a can be arbitrarily selected, even if m and a are large values, it is necessary that (m + N × a) is smaller than the number of effective pixels.
[0053]
In the imaging device described above, in the first operation mode, that is, in the full frame operation in which the signals of all the pixels are read, signals are read from the
[0054]
On the other hand, in the second operation mode, that is, in the line thinning operation, a read pulse is applied only to the
[0055]
FIG. 11 shows the timing when driving the image sensor, and FIG. 11A shows the timing when full frame reading is performed. In each horizontal blanking period, three-phase drive pulse φV 1 , ΦV 2 , ΦV 2 ', ΦV Three Are supplied to the
[0056]
On the other hand, in the case of line thinning readout, a readout pulse is applied only to the
[0057]
The specific configuration of the image sensor in the embodiment described above is an example, and the present invention can use other solid-state image sensors. For example, the vertical CCD may have a structure of a two-layer electrode four-phase drive, an image sensor other than the interline system, and a solid-state image sensor using other than the CCD. Further, as a mode for driving the solid-state imaging device, the readout pulse φV 2 'And read pulse φV 2 A third operation mode in which no voltage is applied may be set.
[0058]
In addition, the present invention is not limited to the image sensor having the above-described structure, and an image sensor that can select an all-pixel readout mode and a mode in which the number of readout pixels is reduced can be used.
[0059]
【The invention's effect】
As described above, according to the present invention, the capture margin when a clock frequency MCK signal is captured in synchronism with 3/2 MCK is increased, and the power supply voltage, process variation, load condition of the clock frequency MCK, etc. Since it is resistant to fluctuations in conditions, data can be captured reliably.
[0060]
According to the present invention, since the system delay of the multiplexer output signal is shortened, the delay difference between the signal in the mode in which the multiplexer input signal is output as it is and the output signal of the multiplexer is reduced. The same sync signal (such as HD) can be easily used.
[0061]
Furthermore, according to the present invention, the circuit scale of the multiplexer can be halved.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an example of a digital electronic imaging apparatus to which the present invention is applied.
FIG. 2 is a block diagram of an example of a camera signal processing circuit to which the present invention is applied.
FIG. 3 is a block diagram of a multiplexer portion in the camera signal processing circuit of the present invention.
FIG. 4 is a block diagram of an embodiment of a multiplexer of the present invention.
FIG. 5 is a timing chart showing an embodiment of the operation of the multiplexer of the present invention.
FIG. 6 is a schematic diagram illustrating a schematic configuration of an example of an image sensor that can be used in the present invention.
FIG. 7 is an enlarged plan view of one pixel portion of an example of an image sensor.
FIG. 8 is a schematic diagram illustrating a structure of a vertical CCD as an example of an image sensor.
FIG. 9 is a schematic diagram illustrating a vertical line of bus wiring of an example of an image sensor;
FIG. 10 is a schematic diagram illustrating an example of an arrangement of color filters used in an example of an image sensor and another example.
FIG. 11 is a timing chart of drive pulses for driving an example of an image sensor.
FIG. 12 is a block diagram of a conventional multiplexer.
FIG. 13 is a timing chart showing the operation of a conventional multiplexer.
[Explanation of symbols]
2 ... Photosensor, 3 ... Vertical CCD, 4 ... Horizontal CCD, 6 ... Channel of vertical CCD, 101 ... Image sensor, 104 ... Camera signal processing circuit, 105 ... Microcomputer, 107 ... Timing controller, 130 ... Data switcher, 135 ... Liquid crystal display, 141 ... DRAM, 142 ... Encoder / decoder, 143 ... Flash memory
Claims (3)
上記第1のサンプル系列を上記第2のクロック信号により取り込み、保持する複数の第1のレジスタと、
上記第2のサンプル系列を上記第2のクロック信号により取り込み、保持する複数の第2のレジスタと、
上記複数の第1および第2のレジスタの出力を選択し、上記出力サンプル系列を発生する出力セレクタと、
上記出力セレクタを制御するための選択信号を形成する選択信号形成手段とからなり、
上記第1のクロック信号と、上記第2のクロック信号との間の3種類の位相関係の内上記第1および第2のサンプル系列の不安定な位相関係を除く位相関係で取り込まれたサンプルを上記出力サンプル系列として選択することを特徴とする信号処理装置。A first sample series synchronized with a first clock signal having a first frequency, and a second sample having a sampling rate of (1/2) of the first sample series synchronized with the first clock signal. And an output sample sequence is generated by synthesizing the first and second sample sequences synchronized with a second clock signal having a second frequency (3/2) times the first frequency. In the signal processing apparatus as described above,
A plurality of first registers for capturing and holding the first sample series by the second clock signal;
A plurality of second registers for capturing and holding the second sample series by the second clock signal;
An output selector for selecting outputs of the plurality of first and second registers and generating the output sample series;
Comprising selection signal forming means for forming a selection signal for controlling the output selector,
Of the three types of phase relationships between the first clock signal and the second clock signal, samples taken in a phase relationship excluding the unstable phase relationship of the first and second sample series A signal processing apparatus that selects the output sample series.
上記3種類の位相関係は、
上記第2のクロック信号の立ち上がりエッジが上記第1のクロック信号の立ち上がりエッジの後にある第1の位相関係と、
上記第2のクロック信号の立ち上がりエッジが上記第1のクロック信号の立ち上がりエッジとほぼ一致している第2の位相関係と、
上記第2のクロック信号の立ち上がりエッジが上記第1のクロック信号の立ち上がりエッジの前にある第3の位相関係とからなり、
上記第2および第3の位相関係で取り込まれた上記第1および第2のサンプル系列中のサンプルを上記出力サンプル系列として出力することを特徴とする信号処理装置。The signal processing device according to claim 1,
The above three types of phase relationships are
A first phase relationship in which a rising edge of the second clock signal is after a rising edge of the first clock signal;
A second phase relationship in which a rising edge of the second clock signal substantially coincides with a rising edge of the first clock signal;
The rising edge of the second clock signal consists of a third phase relationship before the rising edge of the first clock signal;
A signal processing apparatus characterized in that samples in the first and second sample sequences fetched in the second and third phase relationships are output as the output sample sequence.
上記出力サンプル系列は、
上記第2のクロック信号に同期した上記選択信号に基づいて、上記第1のサンプル系列から4つのサンプルを選択した後、上記第2のサンプル系列から2つのサンプルを選択するようにしたことを特徴とする信号処理装置。The signal processing device according to claim 1,
The above output sample series is
Based on the selection signal synchronized with the second clock signal, after selecting four samples from the first sample series, two samples are selected from the second sample series. A signal processing device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14918697A JP3849230B2 (en) | 1997-06-06 | 1997-06-06 | Signal processing device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14918697A JP3849230B2 (en) | 1997-06-06 | 1997-06-06 | Signal processing device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10341448A JPH10341448A (en) | 1998-12-22 |
JP3849230B2 true JP3849230B2 (en) | 2006-11-22 |
Family
ID=15469687
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14918697A Expired - Fee Related JP3849230B2 (en) | 1997-06-06 | 1997-06-06 | Signal processing device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3849230B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR3027402B1 (en) * | 2014-10-21 | 2016-11-18 | Centre Nat Rech Scient | CIRCUIT AND METHOD FOR CHIP TESTING OF A PIXEL MATRIX |
-
1997
- 1997-06-06 JP JP14918697A patent/JP3849230B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10341448A (en) | 1998-12-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6342921B1 (en) | Lattice-type solid state image pickup device | |
JP4161384B2 (en) | Solid-state imaging device, camera using the same, and driving method of solid-state imaging device | |
US7372488B2 (en) | Solid-state image pickup apparatus with horizontal thinning and a signal reading method for the same | |
KR100462260B1 (en) | Video pickup device | |
JP2000341699A (en) | Color image pickup device and image pickup system using the same | |
JP4616429B2 (en) | Image processing device | |
JPH09331538A (en) | Image pickup device | |
JP4294810B2 (en) | Solid-state imaging device and signal readout method | |
JP3967853B2 (en) | Solid-state imaging device and signal readout method | |
US7236194B2 (en) | Image signal processing apparatus | |
JP2000125213A (en) | Solid-state image pickup device | |
EP0720387A2 (en) | Method and apparatus for providing interlaced images from a progressive scan sensor in an electronic camera | |
JP2000106678A (en) | Image pickup device | |
JP3985275B2 (en) | Imaging apparatus and imaging method | |
JP3849230B2 (en) | Signal processing device | |
JP3967500B2 (en) | Solid-state imaging device and signal readout method | |
JP2000358250A (en) | Color image pickup device and image pickup system using it | |
JP3948456B2 (en) | Solid-state image sensor and control method of solid-state image sensor | |
JP4311473B2 (en) | Imaging device | |
JPH09298755A (en) | Solid-state image pickup element | |
JP3999417B2 (en) | Solid-state imaging device and signal readout method | |
JP2004153844A (en) | Imaging apparatus and imaging method | |
JP2931531B2 (en) | Solid-state imaging device | |
JP2845602B2 (en) | Color solid-state imaging device | |
JPH10336510A (en) | Solid-state image-pickup device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20031211 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060728 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060808 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060821 |
|
LAPS | Cancellation because of no payment of annual fees |