JP3846565B2

JP3846565B2 - Internal self-test system and method for communication circuit operation verification

Info

Publication number: JP3846565B2
Application number: JP2002031992A
Authority: JP
Inventors: 晃一山口
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2002-02-08
Filing date: 2002-02-08
Publication date: 2006-11-15
Anticipated expiration: 2022-02-08
Also published as: JP2003234725A

Description

【０００１】
【発明の属する技術分野】
本発明は、シリアル通信回路の動作検証に用いられる内部自己検査（ＢＩＳＴ：Built In Self Test）システムに関し、特に、パケット化されたデータの検証が可能で、非同期通信又はチャネル間同期を容易に検証できるＢＩＳＴシステムに関する。
【０００２】
【従来の技術】
従来、この種の通信回路動作検証用のＢＩＳＴシステムでは、ＬＳＩ（大規模集積回路）が用いられている。多くのＬＳＩでは、動作速度の高速化、入出力データピン数の増加に伴い、集積回路に内蔵したＢＩＳＴ回路によって動作検証が行われている。ＢＩＳＴ回路を用いることにより、高価な高速テスターを用いることなく動作が検証できると共に、テスト時間の短縮も期待できる。従って、テストにかかるコストが低減できる。更に、装置内で使用する際にも動作テストを容易に行なうことが可能となる。
【０００３】
ＢＩＳＴシステムを使った動作検証は通信回路の分野でも行われている。
【０００４】
例えば特開２００１−１２７６８４号公報には、通信衛星のペイロード・レベルでデータ伝送の正常性を検査するＢＩＳＴシステムが紹介されている。このシステムでは、内部のデータストリームにおいて上流側で所定のＢＩＳＴパターンを挿入し下流側の複数箇所で受信するＢＩＳＴパターンを検証している。
【０００５】
しかし、近年、新たに検証すべき通信回路の機能として、送信側と受信側とで動作周波数が違う非同期通信、又は複数のシリアル通信回路が並列に配置された多チャンネル通信回路でのチャネル間同期が問題となっている。通信回路では非同期通信又はチャネル間同期を実現するためにデータのパケット化が行われている。従って、このような通信回路のＢＩＳＴ回路には、上記公開公報の提案によるデータストリームにＢＩＳＴパターンを適用する手法が採用できず、各データごとの先頭にヘッダ信号を付加してパケット化されたデータを正しく検証する機能が必要になる。
【０００６】
例えば、図７は通信回路用ＢＩＳＴシステムとして一般的に考えられる伝送系回路構成の一例を示す図である。このＢＩＳＴシステムは、送信データ発生回路１、送信回路２、受信回路３、及びデータ検証回路４から構成される。送信データ発生回路１はヘッダ制御回路１１及びヘッダ発生回路１２を備える。データ検証回路４は、期待値データ発生回路２１及びデータ比較回路２２から構成され、送信回路２と受信回路３との間でデータが正しく転送されているか否かを検証する。ここで、送信データ発生回路１及び期待値データ発生回路２１は同じ擬似ランダム信号とパケットを構成するヘッダ信号とを発生する。
【０００７】
まず、送信データ発生回路１では、ヘッダ制御部１１の制御によりヘッダ発生回路１２が送信されるシリアルデータの所定個所に所定のヘッダ信号を挿入して送信信号を発生する。送信データ発生回路１により発生した送信信号は送信回路２に入力され伝送信号として出力される。伝送信号は受信回路３により受信され受信信号として出力される。受信信号はＢＩＳＴシステムのデータ検証回路４へ入力される。データ検証回路４では、入力した受信信号は、期待値データ発生回路２１で生成された期待値信号と共にデータ比較回路２２に入力され、その比較結果は比較結果信号として出力される。
【０００８】
次に、図８は、多チャンネル通信回路でチャネル間の同期を検証するＢＩＳＴシステム構成の一例を示す図である。このＢＩＳＴシステムは、ヘッダ検出回路を含む受信回路３１〜３Ｎと上記図７に示されるものと同一のデータ検証回路４１〜４ＮとをＮ個のチャネルに備え、Ｎ個のチャネル全てに対して一つのチャネル間同期検証回路５０を設ける。受信回路３１〜３Ｎそれぞれは、ヘッダ検出回路により各チャネルで、受信信号Ｓr1〜Ｓrnのヘッダ信号に対してハイ（ＨＩＧＨ）レベル、またヘッダ信号でない信号に対してロウ（ＬＯＷ）レベルとなるヘッダ検出信号Ｓh1〜Ｓhnを出力する。チャネル間同期検証回路５０は、各チャネルから出力されるヘッダ検出信号Ｓh1〜Ｓhnそれぞれの一致を検証して同期検証信号Ｓｖを出力する。
【０００９】
次いで、図８に図７を併せ参照して動作機能について説明する。
【００１０】
このＢＩＳＴシステムは、まず、図７に示される経路により、伝送路を転送される各チャネルの伝送データを受信回路３１〜３Ｎにより受信し、受信信号Ｓr1〜Ｓrnとして出力する。受信信号Ｓr1〜Ｓrnはデータ検証回路４１〜４Ｎに入力される。データ検証回路４１〜４Ｎそれぞれは、受信回路３１〜３Ｎそれぞれが正しくデータを受信しているか否かを、比較結果信号Ｓo1〜Ｓonにより出力する。一方、各チャネルの受信回路３１〜３Ｎのヘッダ検出回路により出力されるヘッダ検出信号Ｓh1〜Ｓhnはチャネル間同期検証回路５０に入力される。チャネル間同期検証回路５０は、各チャネルのヘッダ検出信号Ｓh1〜Ｓhnに基いて、受信データのヘッダ信号位置が各チャネルで一致しているか否かを検証し、その結果を同期検証信号Ｓｖとして出力する。
【００１１】
【発明が解決しようとする課題】
しかしながら、上述したようなデータストリームを対象としたＢＩＳＴシステムでは、送信回路の動作周波数が受信回路のそれよりも遅い場合、周波数差を吸収するために受信回路内部でヘッダ信号部分の長さを短くする必要がある。
【００１２】
図９には、図７における送信データ発生回路で生成された送信信号と比較してヘッダ信号部が短くなった例が示されている。すなわち、受信側では、送信側のデータ列を想定してデータ検証回路４の期待値データ発生回路２１は期待値信号を生成する。従って、図９に示されるようにデータ列が変化した結果、データ比較回路２２では受信信号と期待値信号との間に不一致が起こる。
【００１３】
同様に送信回路の動作周波数が受信回路のそれよりも速い場合はヘッダ信号の挿入が行われ、パケット長が長くなり期待値信号との間に不一致が起こる。このように、上述したＢＩＳＴシステムは送信回路及び受信回路それぞれの周波数が違うような非同期通信では正しく動作しない。
【００１４】
また、図８に示すチャネル間同期検証用のＢＩＳＴシステムでは、チャネル毎のデータ検証回路とは別に、各チャネルに共通のチャネル間同期検証回路が必要となる。すなわち、各チャネルからのヘッダ検出信号を一箇所に集める必要がある。従って、チャネル数の増加に伴い、ヘッダ検出信号を正しく伝送するためにはより多くのバッファリングが必要となり消費電力の増大を招く。更に、チャネル間同期検証回路は各チャネルからのヘッダ検出信号を同時に受け取る必要があるため、チャネル数の増加によりタイミング設計の困難さが増大する。また、チャネル数が新たに追加して増えた場合、このようなシステムではチャネル間同期検証回路を新たに設計し直す必要がある。
【００１５】
本発明の目的は、このような課題を解決し、通信回路におけるパケット化されたデータの検証が可能で、非同期通信又はチャネル間同期を容易に検証できるＢＩＳＴシステムを提供することである。
【００１６】
【課題を解決するための手段】
本発明による内部自己検査システムは、基本的に、シリアル通信回路の動作検証に用いるシステムであって、送信データを発生すると共に、ヘッダ信号の発生を制御するヘッダ制御信号を入力し、当該ヘッダ制御信号に同期して送信信号の更新を止める送信データ発生回路と、データの受信側で、受信データの正常性を検証すると共に、受信信号からヘッダ信号を検出した際に得られるヘッダ検出信号を入力するデータ検証回路とを備え、当該データ検証回路は受けた前記ヘッダ検出信号に同期して期待値信号の更新を止める期待値発生回路を備えることを特徴としている。
【００１７】
このような構成により、データ検証回路が送信側のヘッダ信号の制御と受信側でのヘッダ信号の長さの変化とを認識できるので、受信信号と期待値信号との比較による一致を期待することができる。
【００１８】
また、データ検証回路に入力されるヘッダ検出信号を、同一グループを形成する他のシリアル通信回路から供給することにより、同一グループ内の受信信号の同期を検証することが容易である。
【００１９】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。図面では紙面の都合上、本発明に関する主要部分を示してある。
【００２０】
図１は本発明における機能ブロック回路の実施の一形態を示す図である。
【００２１】
図１に示された通信回路動作検証用の内部自己検査（ＢＩＳＴ）システムは、送信データ発生回路１００、送信回路１０４、受信回路１１０、及びデータ検証回路１２０により構成される。送信データ発生回路１００はデータ発生回路１０１、ヘッダ制御回路１０２、及びヘッダ発生回路１０３により構成される。受信回路１１０はヘッダ検出回路１１１を有する。データ検証回路１２０は期待値データ発生回路１２１、ヘッダ発生回路１２２、及びデータ比較回路１２３により構成される。ここでデータ発生回路１０１及び期待値データ発生回路１２１それぞれは同じデータパターンを発生するように設定されている。
【００２２】
この構成において、送信データ発生回路１００では、ヘッダ制御回路１０２により発生されたヘッダ制御信号は、データ発生回路１０１及びヘッダ発生回路１０３に入力される。データ発生回路１０１ではヘッダ制御信号がロー（ＬＯＷ）レベルでのみ発生信号を更新した送信信号ａを出力する。送信信号ａはヘッダ発生回路１０３に入力され、ヘッダ制御信号がハイ（ＨＩＧＨ）の間の信号はヘッダ信号「Ｈ」に変換され、変換後の送信信号ｂとして送信回路１０４により伝送信号に変換され伝送路へ送出される。
【００２３】
伝送信号は受信回路１１０により受信され、上記送信信号ｂと同一のデータパターンを有する受信信号となる。受信回路１１０では、ヘッダ検出回路１１１により受信信号からヘッダ信号「Ｈ」が検出される。ヘッダ検出回路１１１は、ヘッダ信号「Ｈ」を検出した場合にヘッダ検出信号のハイレベルを期待値データ発生回路１２１及びヘッダ発生回路１２２へ出力する。
【００２４】
期待値データ発生回路１２１は、ヘッダ検出信号がローレベルの間では期待値データを更新し、ヘッダ発生回路１２２へ期待値信号ａとして出力する。ヘッダ発生回路１２２は、ヘッダ検出信号がハイレベルの間では期待値信号ａのデータをヘッダ信号「Ｈ」に変換し、期待値信号ｂとして出力する。データ比較回路１２３は、ヘッダ発生回路１２２から出力される変換後の期待値信号ｂを入力し、受信信号と比較する。比較結果は比較結果信号として出力される。
【００２５】
本発明の特徴は、ヘッダ信号の発生を制御するヘッダ制御信号をデータ発生回路に供給して発生信号の更新をヘッダ発生回路の制御と一致させていること、及び伝送路を介して受信する伝送信号からヘッダ検出回路がヘッダ信号を検出して期待値信号の対応位置をヘッダ信号に変換している点である。この結果、送受信双方のデータ発生回路で生成された検証用のデータパターンに、システムと一致したヘッダ信号を挿入して所定のパケットを生成しチャネルの受信側でデータ比較しているので、パケット毎の比較による同期の検証が可能である。
【００２６】
次に、図２に図１を併せ参照してこのＢＩＳＴシステムの動作における実施の一形態について説明する。図示される例では、ヘッダ信号２個及びデータ信号３個からなるパケットを伝送している。
【００２７】
すなわち、データ発生回路１０１により出力される送信信号ａでは、ヘッダ制御信号がローレベルの間の信号「１・２・３、４・５・６、〜」のみが更新されている。一方、更新されない部分の２個ずつの信号は、ヘッダ発生回路１０３でヘッダ制御信号によりヘッダ信号「Ｈ」に変換され、その結果、送信信号ｂとして送信回路１０４へ出力される。
【００２８】
この送信信号ｂは、受信回路１１０の出力の受信信号でヘッダ信号が１つ削除されている場合でも、期待値データ発生回路１２１はヘッダ検出信号に同期して期待値信号ａを発生する。一方、ヘッダ発生回路１２２は、ヘッダ検出信号に同期してヘッダ信号「Ｈ」に更新するため、受信信号と一致した期待値信号ｂを発生してデータ比較回路１２３へ供給できる。すなわち、上述した構成により、パケット長の変化に関わらず正確な検証が可能なＢＩＳＴシステムを得ることができる。
【００２９】
次に、図３を参照して二つのシリアル通信回路が隣接するチャネルを形成する場合の受信側での実施の一形態について説明する。
【００３０】
図示される受信回路２０１，２０２及びデータ検証回路２１１，２１２それぞれは、図１に示された同一名称の構成要素と同一の構成及び機能を有し、それぞれが隣接チャネルを形成して同期を必要としている。
【００３１】
すなわち、図1と同様に、受信回路２０１，２０１それぞれは対応するヘッダ検出回路２２１，２２２を含む。データ検証回路２１１，２１２それぞれは、対応する期待値データ発生回路２３１，２４１、ヘッダ発生回路２３１，２４２、及びデータ比較回路２３３，２４３を有する。
【００３２】
図３の図１との相違は、一方の第２チャネル側のデータ検証回路２１２では、他方の第１チャネル側のヘッダ検出回路２２１が出力するヘッダ検出信号ａを受けて、入力している点である。すなわち、ヘッダ検出回路２２１は、受信信号ａがヘッダ信号である間にハイレベル、ヘッダ信号でない間にローレベルとなるヘッダ検出信号ａを、期待値データ発生回路２３１，２４１およびヘッダ発生回路２３１，２４２の全てに供給している。従って、第2チャネルの受信回路２０２から出力のヘッダ検出信号ｂは不要である。
【００３３】
次に、この動作をについて説明する。各チャネルの伝送データは、上述したＢＩＳＴシステムと同様の経路で受信回路２０１，２０２により受信され、受信信号ａ，ｂとして出力される。ここで受信信号ａがヘッダ信号「Ｈ」の場合、ヘッダ検出回路２２１からヘッダ検出信号ａがハイレベルでデータ検証回路２１１，２１２へ出力される。
【００３４】
第１チャネルのデータ検証回路２１１は、図１のＢＩＳＴシステムと同様に受信信号ａのヘッダ検出信号ａにより受信信号ａの検証を行ない、比較結果信号ａを出力する。一方、第２チャネルのデータ検証回路２１２は受信信号２０１から得たヘッダ検出信号ａにより受信信号ｂの検証が行われる。すなわち、ヘッダ検出信号ａを受けた期待値データ発生回路２４１により期待値信号ｃが発生され、期待値信号ｃを受けたヘッダ発生回路２４２はヘッダ検出信号ａを受けて期待値信号ｄを出力する。期待値信号ｄはデータ比較回路２４３により受信信号ｂと比較され、比較結果信号ｂが出力される。
【００３５】
次に、図４に図３を併せ参照して二つのチャネル間にわたるＢＩＳＴシステムの同期検証動作について説明する。ここでは、ヘッダ信号１個、データ信号３個からなるパケットを伝送した場合を示す。
【００３６】
すなわち、第２チャネルのデータ検証回路２１２は、受信信号ａから得られるヘッダ検出信号ａを元に期待値信号ｄを発生する。従って、受信信号ａと受信信号ｂとのチャネル間の同期がとれている場合は、期待値信号ｄと受信信号ｂとは一致し、比較結果は「エラーなし」となる。しかし、図示されるような、受信信号ｃのデータ配列が正しくとも、信号が一つずつずれておりチャネル間の同期がとれていない場合は期待値信号ｄとの比較結果は「エラーあり」となる。すなわち、比較結果信号ｂを観測することにより受信信号ｂのデータ列が正しくかつ受信信号ａと同期しているか否かが判別できる。このような構成により、二つのチャネル間の同期を検証可能なＢＩＳＴシステムを得ることができる。
【００３７】
次に、図５を参照して、上述したとは別の実施の一形態であって、Ｎ個のシリアル通信回路のチャネル間における同期検証を行なう場合について説明する。
【００３８】
図示される受信回路３０１〜３０Ｎ及びデータ検証回路３１１〜３１Ｎそれぞれは、図１に示された同一名称の構成要素と同一の構成及び機能を有し、それぞれが隣接チャネルを形成している。すなわち、受信回路３０１〜３０Ｎそれぞれは、図示を省略するが、対応するヘッダ検出回路を含む。データ検証回路３１１〜３１Ｎそれぞれは、図示を省略するが、対応する期待値データ発生回路、ヘッダ発生回路、及びデータ比較回路を有する。
【００３９】
このような構成において、受信回路３０１〜３０Ｎそれぞれから出力される受信信号Ｓr1〜Ｓrnそれぞれはそれぞれに対応するチャネルのデータ検証回路３１１〜３１Ｎに入力される。また受信回路３０１〜３０Ｎそれぞれから出力されるヘッダ検出信号Ｓh1〜Ｓhnは選択回路３２０に入力される。
【００４０】
図５の図３との相違は、Ｎチャンネルのうちの一つである第２チャネルのデータ検証回路３１２が、全てのチャネルから出力されるヘッダ検出信号Ｓh1〜Ｓhnのうちの一つを選択して受け、これを入力している点である。すなわち、第２チャネルのデータ検証回路３１２は、第２チャネルの受信信号Ｓr2と他の一つであるチャネルの受信信号Ｓriとの同期を検証することができる。ここで「ｉ」は「２」を除く「１」から「ｎ」までのうち選択回路３２０で選択されたチャネルの番号数字である。
【００４１】
すなわち、選択回路３２０は選択信号Ｓslに応じて受信回路３０１〜３０Ｎのうちから特定の一つを受け、ヘッダ検出信号Ｓｈとしてデータ検証回路３１２に出力する。図３の実施例から分かるように、データ検証回路３１２では選択されたヘッダ検出信号Ｓｈの出力元である受信回路から出力される受信信号と、受信回路３０２から出力される受信信号Ｓr2とが同期しているか否かを検証することが可能となる。従って、このような構成により、あるチャネルの受信信号がどのチャネルの受信信号と同期しているかを検証可能なＢＩＳＴシステムが得られる。
【００４２】
次に、図６を参照して、上述したとは別の実施の一形態であって、Ｎ個のシリアル通信回路が隣接したチャネル間における同期検証を行なう場合について説明する。
【００４３】
図示される受信回路４０１〜４０Ｎ及びデータ検証回路４１１〜４１Ｎそれぞれは、図１に示された同一名称の構成要素と同一の構成及び機能を有し、それぞれが隣接チャネルを形成している。すなわち、受信回路４０１〜４０Ｎそれぞれは、図示を省略するが、対応するヘッダ検出回路を含む。データ検証回路４１１〜４１Ｎそれぞれは、図示を省略するが、対応する期待値データ発生回路、ヘッダ発生回路、及びデータ比較回路を有する。
【００４４】
図６と図３とを比較すれば、受信回路４０１，４０２及びデータ検証回路４１１，４１２それぞれの接続は同一である。相違は、受信回路４０２以降それぞれから出力されるヘッダ検出信号Ｓh2以降の信号それぞれは次の順位に隣接するチャネルのデータ検証回路４１３〜４１Ｎそれぞれに接続される。従って、受信回路４０Ｎからヘッダ検出信号Ｓhnは接続先がないので出力されない。
【００４５】
このような構成により、受信信号Ｓr1と受信信号Ｓr2との同期がデータ検証回路４１２により確認される。同様に、受信信号Ｓr2と受信信号Ｓr3との同期がデータ検証回路４１３により確認され、隣接するチャネルの受信信号同士の同期が確認できる。
【００４６】
従って、全ての比較結果信号Ｓo1〜Ｓonが「エラーなし」である状態を確認することにより、全ての受信信号Ｓr1〜Ｓrnの同期していることが確認できる。ここで、隣接するチャネルの受信回路とデータ検証回路とは十分近いのでタイミング設計も容易であり、かつ信号を伝えるために必要となるバッファ回路も少なくて済む。また、チャネル数の増加した場合も最後のチャネルの受信回路４０Ｎから出力されるヘッダ検出信号Ｓｈｎを新たに追加されたチャネルのデータ検証回路に接続すればよいので、容易に拡張可能である。
【００４７】
【発明の効果】
以上説明したように本発明によれば、通信回路におけるパケット化されたデータの検証が可能で、非同期通信又はチャネル間同期を容易に検証できるという効果を得ることができる。すなわち、パケット長の変化に関わらず正しく検証可能な、非同期通信に対応したＢＩＳＴシステムが得られる。
【００４８】
その理由は、送信側で送信データの所定位置にヘッダ信号を発生し、受信側でそのヘッダ信号を検出して比較し同一位置を検証しているからである。
【００４９】
また、チャネル数の多少に関わらず全てのチャネルに対して受信されたデータが同期しているか否かを容易に検証できるという効果を得ることができる。
【００５０】
その理由の一つは、選択回路により一つのチャネルと残りの複数のチャネルとの同期を確認しているからである。また他の一つは全ての隣接するチャネル同士それぞれで同期を確認しているからである。
【図面の簡単な説明】
【図１】本発明における機能ブロック回路の実施の一形態を示す図である。
【図２】図１における動作の一形態を示すタイムチャートである。
【図３】本発明における二つのチャネル間の同期検証におけるブロック回路の実施の一形態を示す図である。
【図４】図３における二つのチャネル間にわたる同期検証動作の一形態を示すタイムチャートである。
【図５】本発明におけるＮ個のチャネル間における同期検証に対するブロック回路の実施の一形態を示す図である。
【図６】図５とは別のＮ個のチャネル間における同期検証に対するブロック回路の実施の一形態を示す図である。
【図７】従来のブロック回路の一例を示す図である。
【図８】従来のＮ個のチャネル間における同期検証に対するブロック回路の一例を示す図である。
【図９】図７における動作の一例を示すタイムチャートである。
【符号の説明】
１００送信データ発生回路
１０１データ発生回路
１０２ヘッダ制御回路
１０３、１２２、２３２、２４２ヘッダ発生回路
１０４送信回路
１１０、２０１、２０２、３０１〜３０Ｎ、４０１〜４０Ｎ受信回路
１１１、２２１、２２２ヘッダ検出回路
１２０、２１１、２１２、３１１〜３１Ｎ、４１１〜４１Ｎデータ検証回路
１２１、２３１、２４１期待値データ発生回路
１２３、２３３、２４３データ比較回路
３２０選択回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a built-in self test (BIST) system used for operation verification of a serial communication circuit, and in particular, can verify packetized data and easily verify asynchronous communication or inter-channel synchronization. It relates to a BIST system that can be used.
[0002]
[Prior art]
Conventionally, in this type of BIST system for verifying communication circuit operation, an LSI (Large Scale Integrated circuit) is used. In many LSIs, operation verification is performed by a BIST circuit built in an integrated circuit as the operation speed increases and the number of input / output data pins increases. By using the BIST circuit, the operation can be verified without using an expensive high-speed tester, and the test time can be shortened. Therefore, the cost for testing can be reduced. Furthermore, it is possible to easily perform an operation test when used in the apparatus.
[0003]
Operation verification using the BIST system is also performed in the field of communication circuits.
[0004]
For example, Japanese Patent Laid-Open No. 2001-127684 introduces a BIST system that checks the normality of data transmission at the payload level of a communication satellite. In this system, a predetermined BIST pattern is inserted on the upstream side in an internal data stream, and BIST patterns received at a plurality of locations on the downstream side are verified.
[0005]
However, in recent years, the functions of communication circuits to be newly verified include asynchronous communication with different operating frequencies on the transmission side and reception side, or inter-channel synchronization in a multi-channel communication circuit in which multiple serial communication circuits are arranged in parallel. Is a problem. In the communication circuit, data is packetized to realize asynchronous communication or inter-channel synchronization. Therefore, the BIST circuit of such a communication circuit cannot adopt the method of applying the BIST pattern to the data stream proposed in the above publication, and packetized data by adding a header signal to the head of each data. The function to verify correctly is required.
[0006]
For example, FIG. 7 is a diagram showing an example of a transmission system circuit configuration generally considered as a communication circuit BIST system. The BIST system includes a transmission data generation circuit 1, a transmission circuit 2, a reception circuit 3, and a data verification circuit 4. The transmission data generation circuit 1 includes a header control circuit 11 and a header generation circuit 12. The data verification circuit 4 includes an expected value data generation circuit 21 and a data comparison circuit 22, and verifies whether data is correctly transferred between the transmission circuit 2 and the reception circuit 3. Here, the transmission data generation circuit 1 and the expected value data generation circuit 21 generate the same pseudo-random signal and a header signal constituting a packet.
[0007]
First, the transmission data generation circuit 1 generates a transmission signal by inserting a predetermined header signal into a predetermined portion of serial data transmitted by the header generation circuit 12 under the control of the header control unit 11. The transmission signal generated by the transmission data generation circuit 1 is input to the transmission circuit 2 and output as a transmission signal. The transmission signal is received by the reception circuit 3 and output as a reception signal. The received signal is input to the data verification circuit 4 of the BIST system. In the data verification circuit 4, the input received signal is input to the data comparison circuit 22 together with the expected value signal generated by the expected value data generation circuit 21, and the comparison result is output as a comparison result signal.
[0008]
Next, FIG. 8 is a diagram showing an example of a BIST system configuration for verifying synchronization between channels in a multi-channel communication circuit. This BIST system includes N reception channels 31 to 3N including a header detection circuit and data verification circuits 41 to 4N identical to those shown in FIG. 7 in one of the N channels. Two inter-channel synchronization verification circuits 50 are provided. In each of the receiving circuits 31 to 3N, a header detection circuit detects a header that is high (HIGH) level with respect to the header signals of the received signals Sr1 to Srn and low (LOW) level with respect to signals that are not header signals in each channel. Signals Sh1 to Shn are output. The inter-channel synchronization verification circuit 50 verifies the match between the header detection signals Sh1 to Shn output from each channel and outputs a synchronization verification signal Sv.
[0009]
Next, the operation function will be described with reference to FIG.
[0010]
In this BIST system, first, the transmission data of each channel transferred through the transmission path is received by the reception circuits 31 to 3N through the path shown in FIG. 7, and is output as reception signals Sr1 to Srn. The reception signals Sr1 to Srn are input to the data verification circuits 41 to 4N. Each of the data verification circuits 41 to 4N outputs whether or not each of the reception circuits 31 to 3N is correctly receiving data by comparison result signals So1 to Son. On the other hand, header detection signals Sh1 to Shn output by the header detection circuits of the reception circuits 31 to 3N of the respective channels are input to the inter-channel synchronization verification circuit 50. The inter-channel synchronization verification circuit 50 verifies whether or not the header signal position of the received data matches in each channel based on the header detection signals Sh1 to Shn of each channel, and outputs the result as a synchronization verification signal Sv. To do.
[0011]
[Problems to be solved by the invention]
However, in the BIST system for the data stream as described above, when the operating frequency of the transmitting circuit is slower than that of the receiving circuit, the length of the header signal portion is shortened in the receiving circuit in order to absorb the frequency difference. There is a need to.
[0012]
FIG. 9 shows an example in which the header signal portion is shorter than the transmission signal generated by the transmission data generation circuit in FIG. That is, on the reception side, the expected value data generation circuit 21 of the data verification circuit 4 generates an expected value signal assuming a data string on the transmission side. Therefore, as a result of the change of the data string as shown in FIG. 9, the data comparison circuit 22 has a mismatch between the received signal and the expected value signal.
[0013]
Similarly, when the operating frequency of the transmitting circuit is faster than that of the receiving circuit, a header signal is inserted, and the packet length becomes longer, resulting in a mismatch with the expected value signal. Thus, the above-described BIST system does not operate correctly in asynchronous communication in which the frequencies of the transmission circuit and the reception circuit are different.
[0014]
Further, in the BIST system for verifying synchronization between channels shown in FIG. 8, an inter-channel synchronization verification circuit common to each channel is required in addition to the data verification circuit for each channel. That is, it is necessary to collect header detection signals from each channel in one place. Therefore, as the number of channels increases, more buffering is required to correctly transmit the header detection signal, resulting in an increase in power consumption. Furthermore, since the inter-channel synchronization verification circuit needs to receive header detection signals from each channel at the same time, the difficulty in timing design increases due to the increase in the number of channels. Further, when the number of channels is newly increased and increased, in such a system, it is necessary to newly design an inter-channel synchronization verification circuit.
[0015]
An object of the present invention is to solve such a problem and provide a BIST system that can verify packetized data in a communication circuit and can easily verify asynchronous communication or inter-channel synchronization.
[0016]
[Means for Solving the Problems]
The internal self-inspection system according to the present invention is basically a system used for verifying the operation of a serial communication circuit, which generates transmission data and inputs a header control signal for controlling generation of a header signal. The transmission data generation circuit that stops updating the transmission signal in synchronization with the signal, and the data reception side verifies the normality of the received data and inputs the header detection signal obtained when the header signal is detected from the reception signal The data verification circuit includes an expected value generation circuit that stops updating the expected value signal in synchronization with the received header detection signal.
[0017]
With this configuration, the data verification circuit can recognize the control of the header signal on the transmission side and the change in the length of the header signal on the reception side, so expect a match by comparing the received signal with the expected value signal Can do.
[0018]
In addition, by supplying the header detection signal input to the data verification circuit from another serial communication circuit forming the same group, it is easy to verify the synchronization of the received signals in the same group.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings. In the drawings, for the sake of space, the main parts related to the present invention are shown.
[0020]
FIG. 1 is a diagram showing an embodiment of a functional block circuit according to the present invention.
[0021]
The communication circuit operation verification internal self-test (BIST) system shown in FIG. 1 includes a transmission data generation circuit 100, a transmission circuit 104, a reception circuit 110, and a data verification circuit 120. The transmission data generation circuit 100 includes a data generation circuit 101, a header control circuit 102, and a header generation circuit 103. The reception circuit 110 has a header detection circuit 111. The data verification circuit 120 includes an expected value data generation circuit 121, a header generation circuit 122, and a data comparison circuit 123. Here, each of the data generation circuit 101 and the expected value data generation circuit 121 is set to generate the same data pattern.
[0022]
In this configuration, in the transmission data generation circuit 100, the header control signal generated by the header control circuit 102 is input to the data generation circuit 101 and the header generation circuit 103. The data generation circuit 101 outputs a transmission signal a in which the generation signal is updated only when the header control signal is low (LOW) level. The transmission signal a is input to the header generation circuit 103, and the signal while the header control signal is high is converted into the header signal “H”, and is converted into the transmission signal by the transmission circuit 104 as the converted transmission signal b. It is sent to the transmission line.
[0023]
The transmission signal is received by the reception circuit 110 and becomes a reception signal having the same data pattern as the transmission signal b. In the receiving circuit 110, the header detection circuit 111 detects the header signal “H” from the received signal. The header detection circuit 111 outputs the high level of the header detection signal to the expected value data generation circuit 121 and the header generation circuit 122 when the header signal “H” is detected.
[0024]
The expected value data generation circuit 121 updates the expected value data while the header detection signal is at a low level, and outputs the expected value data to the header generation circuit 122 as the expected value signal a. The header generation circuit 122 converts the data of the expected value signal a into the header signal “H” while the header detection signal is at the high level, and outputs it as the expected value signal b. The data comparison circuit 123 receives the converted expected value signal b output from the header generation circuit 122 and compares it with the received signal. The comparison result is output as a comparison result signal.
[0025]
A feature of the present invention is that a header control signal for controlling the generation of the header signal is supplied to the data generation circuit so that the update of the generation signal coincides with the control of the header generation circuit, and the transmission received through the transmission path The header detection circuit detects the header signal from the signal and converts the corresponding position of the expected value signal into the header signal. As a result, a header packet that matches the system is inserted into the data pattern for verification generated by the data generation circuits for both transmission and reception, and a predetermined packet is generated and data is compared on the receiving side of the channel. It is possible to verify the synchronization by comparing the two.
[0026]
Next, an embodiment of the operation of the BIST system will be described with reference to FIG. In the illustrated example, a packet consisting of two header signals and three data signals is transmitted.
[0027]
That is, in the transmission signal a output from the data generation circuit 101, only the signals “1, 2, 3, 4, 5, 6,...” While the header control signal is at the low level are updated. On the other hand, the two signals that are not updated are converted into a header signal “H” by the header generation circuit 103 by the header generation circuit 103, and as a result, output to the transmission circuit 104 as a transmission signal b.
[0028]
As for this transmission signal b, even when one header signal is deleted from the reception signal output from the reception circuit 110, the expected value data generation circuit 121 generates the expected value signal a in synchronization with the header detection signal. On the other hand, since the header generation circuit 122 updates the header signal “H” in synchronization with the header detection signal, the header generation circuit 122 can generate the expected value signal b that matches the received signal and supply it to the data comparison circuit 123. That is, with the above-described configuration, it is possible to obtain a BIST system that can perform accurate verification regardless of changes in packet length.
[0029]
Next, an embodiment on the receiving side in the case where two serial communication circuits form adjacent channels will be described with reference to FIG.
[0030]
Each of the receiving circuits 201 and 202 and the data verification circuits 211 and 212 shown in the figure has the same configuration and function as the components having the same names shown in FIG. 1, and each forms an adjacent channel and requires synchronization. It is said.
[0031]
That is, as in FIG. 1, the receiving circuits 201 and 201 include corresponding header detection circuits 221 and 222, respectively. Each of the data verification circuits 211 and 212 includes corresponding expected value data generation circuits 231 and 241, header generation circuits 231 and 242, and data comparison circuits 233 and 243.
[0032]
3 is different from FIG. 1 in that the data verification circuit 212 on one second channel side receives and inputs the header detection signal a output from the header detection circuit 221 on the other first channel side. It is. That is, the header detection circuit 221 converts the header detection signal a that is high level while the received signal a is a header signal and low level when the reception signal a is not a header signal into the expected value data generation circuits 231 and 241 and the header generation circuits 231 and 231. 242 is supplied to all. Therefore, the header detection signal b output from the receiving circuit 202 of the second channel is not necessary.
[0033]
Next, this operation will be described. The transmission data of each channel is received by the receiving circuits 201 and 202 through the same path as the BIST system described above, and is output as received signals a and b. When the received signal a is the header signal “H”, the header detection signal 221 is output from the header detection circuit 221 to the data verification circuits 211 and 212 at a high level.
[0034]
The data verification circuit 211 of the first channel verifies the received signal a by using the header detection signal a of the received signal a as in the BIST system of FIG. 1, and outputs a comparison result signal a. On the other hand, the data verification circuit 212 of the second channel verifies the received signal b based on the header detection signal a obtained from the received signal 201. That is, the expected value data generation circuit 241 that has received the header detection signal a generates an expected value signal c, and the header generation circuit 242 that has received the expected value signal c receives the header detection signal a and outputs the expected value signal d. . The expected value signal d is compared with the received signal b by the data comparison circuit 243, and the comparison result signal b is output.
[0035]
Next, the synchronization verification operation of the BIST system over two channels will be described with reference to FIG. 4 and FIG. Here, a case where a packet composed of one header signal and three data signals is transmitted is shown.
[0036]
That is, the second channel data verification circuit 212 generates the expected value signal d based on the header detection signal a obtained from the received signal a. Therefore, when the channels of the reception signal a and the reception signal b are synchronized, the expected value signal d and the reception signal b match, and the comparison result is “no error”. However, even if the data arrangement of the received signal c is correct as shown in the figure, if the signals are shifted one by one and the channels are not synchronized, the comparison result with the expected value signal d is “error”. Become. That is, by observing the comparison result signal b, it can be determined whether or not the data string of the received signal b is correct and synchronized with the received signal a. With such a configuration, a BIST system capable of verifying synchronization between two channels can be obtained.
[0037]
Next, with reference to FIG. 5, a case in which synchronization verification between channels of N serial communication circuits, which is an embodiment different from the above, is described.
[0038]
Each of the receiving circuits 301 to 30N and the data verification circuits 311 to 31N shown in the figure has the same configuration and function as the components having the same names shown in FIG. 1, and each forms an adjacent channel. That is, each of the receiving circuits 301 to 30N includes a corresponding header detection circuit, although not shown. Although not shown, each of the data verification circuits 311 to 31N has a corresponding expected value data generation circuit, header generation circuit, and data comparison circuit.
[0039]
In such a configuration, the reception signals Sr1 to Srn output from the reception circuits 301 to 30N are input to the data verification circuits 311 to 31N of the corresponding channels. In addition, header detection signals Sh1 to Shn output from the receiving circuits 301 to 30N are input to the selection circuit 320.
[0040]
5 differs from FIG. 3 in that the data verification circuit 312 of the second channel, which is one of the N channels, selects one of the header detection signals Sh1 to Shn output from all the channels. This is the point that this is input. That is, the data verification circuit 312 of the second channel can verify the synchronization between the reception signal Sr2 of the second channel and the reception signal Sri of the other channel. Here, “i” is the number of the channel selected by the selection circuit 320 from “1” to “n” excluding “2”.
[0041]
That is, the selection circuit 320 receives a specific one from the reception circuits 301 to 30N according to the selection signal Ssl, and outputs it to the data verification circuit 312 as the header detection signal Sh. As can be seen from the embodiment of FIG. 3, the data verification circuit 312 synchronizes the reception signal output from the reception circuit that is the output source of the selected header detection signal Sh with the reception signal Sr2 output from the reception circuit 302. It is possible to verify whether or not Therefore, such a configuration provides a BIST system that can verify which channel's received signal is synchronized with which channel's received signal.
[0042]
Next, with reference to FIG. 6, a case where N serial communication circuits perform synchronization verification between adjacent channels, which is an embodiment different from the above, will be described.
[0043]
The illustrated receiving circuits 401 to 40N and data verification circuits 411 to 41N have the same configuration and function as the components having the same names shown in FIG. 1, and each form an adjacent channel. That is, each of the receiving circuits 401 to 40N includes a corresponding header detection circuit, although not shown. Although not shown, each of the data verification circuits 411 to 41N has a corresponding expected value data generation circuit, header generation circuit, and data comparison circuit.
[0044]
Comparing FIG. 6 with FIG. 3, the connections of the receiving circuits 401 and 402 and the data verification circuits 411 and 412 are the same. The difference is that the signals after the header detection signal Sh2 output from each of the receiving circuits 402 and thereafter are connected to the data verification circuits 413 to 41N of the channels adjacent to the next rank. Therefore, the header detection signal Shn is not output from the receiving circuit 40N because there is no connection destination.
[0045]
With such a configuration, the data verification circuit 412 confirms the synchronization between the reception signal Sr1 and the reception signal Sr2. Similarly, the synchronization between the reception signal Sr2 and the reception signal Sr3 is confirmed by the data verification circuit 413, and the synchronization between the reception signals of adjacent channels can be confirmed.
[0046]
Accordingly, by confirming that all the comparison result signals So1 to Son are “no error”, it can be confirmed that all the reception signals Sr1 to Srn are synchronized. Here, since the receiving circuit and the data verification circuit of the adjacent channels are sufficiently close, the timing design is easy, and the number of buffer circuits required for transmitting signals is small. Even when the number of channels is increased, the header detection signal Shn output from the receiving circuit 40N of the last channel may be connected to the newly added data verification circuit of the channel, so that it can be easily expanded.
[0047]
【The invention's effect】
As described above, according to the present invention, it is possible to verify packetized data in a communication circuit, and it is possible to obtain an effect that asynchronous communication or inter-channel synchronization can be easily verified. That is, it is possible to obtain a BIST system compatible with asynchronous communication that can be correctly verified regardless of changes in packet length.
[0048]
The reason is that the transmitting side generates a header signal at a predetermined position of transmission data, and the receiving side detects and compares the header signal to verify the same position.
[0049]
In addition, it is possible to easily verify whether or not the received data is synchronized with respect to all channels regardless of the number of channels.
[0050]
One reason is that the selection circuit confirms the synchronization between one channel and the remaining plurality of channels. Another reason is that synchronization is confirmed between all adjacent channels.
[Brief description of the drawings]
FIG. 1 is a diagram showing an embodiment of a functional block circuit according to the present invention.
FIG. 2 is a time chart showing one mode of operation in FIG. 1;
FIG. 3 is a diagram showing an embodiment of a block circuit in synchronization verification between two channels in the present invention.
4 is a time chart showing one form of a synchronization verification operation across two channels in FIG. 3. FIG.
FIG. 5 is a diagram showing an embodiment of a block circuit for verifying synchronization between N channels in the present invention.
6 is a diagram showing an embodiment of a block circuit for synchronization verification between N channels different from FIG. 5. FIG.
FIG. 7 is a diagram illustrating an example of a conventional block circuit.
FIG. 8 is a diagram illustrating an example of a block circuit for synchronization verification between N conventional channels.
9 is a time chart showing an example of the operation in FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 100 Transmission data generation circuit 101 Data generation circuit 102 Header control circuit 103,122,232,242 Header generation circuit 104 Transmission circuit 110,201,202,301-30N, 401-40N Reception circuit 111,221,222 Header detection circuit 120 , 211, 212, 311 to 31N, 411 to 41N Data verification circuit 121, 231, 241 Expected value data generation circuit 123, 233, 243 Data comparison circuit 320 selection circuit

Claims

A system used for verifying the operation of a serial communication circuit, which generates transmission data, inputs a header control signal for controlling the generation of a header signal, and stops transmission signal updating in synchronization with the header control signal The data verification circuit includes a generation circuit and a data verification circuit that verifies the normality of the received data on the data reception side and inputs a header detection signal obtained when the header signal is detected from the received signal. An internal self-inspection system comprising an expected value generation circuit that stops updating of an expected value signal in synchronization with the received header detection signal.

2. The internal self-inspection system according to claim 1 , wherein the header detection signal input to the data verification circuit is supplied from another serial communication circuit forming the same group.

2. The system according to claim 1, wherein the system includes a plurality of the serial communication circuits as the same group, and one of the serial communication circuits receives a header detection signal output from the other plurality of serial circuits, An internal self-inspection system, wherein one header detection signal is selected and supplied to the data verification circuit.

2. The serial communication circuit according to claim 1 , wherein each of the plurality of serial communication circuits configured as the same group supplies a header detection signal to a data verification circuit of an adjacent serial communication circuit independently without overlapping with other serial communication circuits. An internal self-inspection system characterized by

In an internal self-inspection system that verifies the operation of a communication circuit that adds and transfers a header signal to transmission data, on the transmission side, a header generation circuit that generates a header signal and adds the header signal to the transmission data, and a header generation circuit A header control circuit for supplying a header control signal for controlling generation of a header signal to the header generation circuit; and data generation for controlling the generation of data by generating the transmission data and receiving the header control signal from the header control circuit A receiving circuit that detects a header signal from the transferred data and outputs a header detection signal, and receives the header detection signal from the receiving circuit. The expected value signal generated by adding the header detection signal based on the received signal is compared with the received signal received from the receiving circuit. Internal self-checking system, comprising a that data verification circuit.

In the internal self-inspection method for verifying the operation in a communication circuit that adds a header signal to transmission data and transfers it, the transmission side controls the generation of transmission data by the header control signal that generates the header signal, and the reception side receives it. An internal self-inspection method for detecting a header signal from the received data and verifying a received signal by controlling generation of an expected value signal based on the detected header signal.

In the internal self-inspection method for verifying the operation in the communication circuit that adds the header signal to the transmission data and transfers it, the transmission side receives the header control signal that generates the header signal when generating the transmission data, and the header control signal The update of the transmission signal is stopped synchronously, and the reception side updates the expected value signal for communication circuit operation verification, detects the header signal from the received data, and synchronizes with the detected header signal Internal self-inspection method characterized by stopping renewal.