JP3836189B2 - 半導体装置とその検査方法およびこれを用いた電子時計 - Google Patents
半導体装置とその検査方法およびこれを用いた電子時計 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は一度だけ破壊などによる書き込み可能な読み出し専用のメモリ素子を有する半導体装置とその検査方法およびこれを用いた電子時計に関する。
【0002】
【従来の技術】
従来より半導体集積回路において、メモリ素子を用いてトランジスタのしきい値電圧の製造バラツキの補正や動作条件の変更の記憶を行うことにより歩留まりの向上と性能の安定化が行われている。この例として時計のデジタル周波数調整(以下DF調整)について説明する。時計のクロック信号は水晶振動子を振動させることによって作られるが、この水晶振動子のクロック信号は水晶のカットの微妙な違いや水晶振動子と複合回路基板との接続等によって周波数がばらついてしまう。DF調整とは水晶振動子から出力される約30μSの微妙にばらついたクロックを源振とした時計の1秒の精度をppmの精度にまで合わせるために数秒に1度回路的に調整を行うものである。
【0003】
このDF調整について図を用いて説明を行う。図7は従来技術の一例であるDF調整用回路の回路ブロック図で、図8は図7のDF調整データ読み込み回路305の詳細を示した図である。図7中301は発振回路、302は分周回路(302aから302eは個々のフリップフロップ回路(以降FF回路)、302fは数個のFF回路)、303はDF調整タイミング回路、S304はDF調整データ読み込み信号、305はDF調整データ読み込み回路、306はDF調整用端子、S307はDF調整データ、S308はDF調整タイミング信号、309aから309eはAND回路である。図8中の401aから401eはインバータ、402aから402eはNOR回路である。図9は図7中のFF回路(302aから302e)、DF調整データ読み込み信号S304、DF調整タイミング信号S308の動作を示すタイムチャートである。
【0004】
つづいてDF調整の動作について説明する。図7中の発振回路301の出力は分周回路302aのクロック入力端φに入り、分周回路302(aからf)の動作が始まる。あるタイミング(図9中のT1)になるとDF調整タイミング回路303は分周回路302fの出力Qを受けて通常はLのDF調整データ読み込み信号S304を数mS間だけHにする。DF調整データ読み込み信号S304がHになるとNOR回路402a〜402eの出力は全てLになる。この時、図8のようにDF調整用端子306(aからe)がHの時はNOR回路402a〜402eの出力とDF調整用端子306との間に電位の引き合いが生じるが、インピーダンスの違いによりNOR回路402a〜402eの出力(すなわちインバータ401a〜401eの入力)の電位はHになり、インバータ401a〜401eの出力はLになる。ここでDF調整データ読み込み信号S304の出力がLになる(図9中T2)とNOR回路402の入力は両方ともLになり、NOR回路40
2a〜402eの出力はHで保持される。しかし、DF調整用端子306をカットするとカットされた端子に対応するNOR回路402(aからe)の出力とDF調整用端子306との間に電位の引き合いは生じないため、NOR回路402(aからe)の出力すなわちインバータ401(aからe)の入力はLになる。そしてDF調製データ読み込み信号S304の出力がLになって(図9中T2)もNOR回路402(aからe)の入力は一方がL、他方がHになるだけでNOR回路402はLで保持される。つまり出力レベルをLレベルにしたい場合は所望のNOR回路402(aからe)に対応するDF調整用端子をカットすればよい。次にNOR回路402(aからe)の出力はDF調整データS307となってAND回路309に入力される。DF調整データ読み込み信号S304の出力を再びLにした(図9中T2)DF調整タイミング回路303は次に通常はLのDF調整タイミング信号S308を一瞬だけHにする(図9中T3)ことによってAND回路309の出力はDF調整データS307がHであれば一瞬だけHを出力する。この時分周回路302aから302eのQ出力はすべてLであるが、set信号がHになる分周回路のみQ出力がHになり、分周回路302は実際のカウントよりも幾分早く進む。 以上の動作によって数秒に1度の周期で回路的に周波数の調整を行う事が出来る。
【0005】
次にDF調整用データの書き込みについて説明を行う。図10は従来技術の一例である時計複合回路の典型的実施例で、図11は図10の中のDF調整用端子306を拡大した上面図である。図10中の306はDF調整用端子、501は複合回路基板、502はIC、503は水晶振動子、図11中の306はDF調整用端子、802はドリル等の切削によって開いた穴である。つづいてDF調整用データの書き込み方法について説明を行う。先に説明を行ったようにDF調整用データの判定はHかL、つまりDF調整用端子306がVDDに接続されているか、接続されていないかで決まる。よってDF調整用データの書き込み方法は図11のようにDF調整用端子306をドリル等の切削によって穴802のように切断することによってLとなり、DF調整用端子306を切断しないことによってHとなる。
【0006】
しかし、上記のような構成によるデータの記憶方法は、以下の欠点を有している。
(1)DFデータの個数分だけICに複合回路との接続用のパッドと保護回路を設けなくてはならないのでICの面積が大きくなり、1ウエハから取れるチップの数が少ない。
(2)書き込みがドリル等の機械的な加工によって行われているので書き込みを行う処理速度が遅く、かつこの加工は前記複合回路基板501上で行うため、該複合回路基板501上に加工のためのスペースを設ける必要があり、複合回路基板501の面積が大きくなるため、特に時計などの小型電子機器にとって大きな制約となる。
【0007】
よって上記の欠点を解消するために絶縁破壊型P−ROM素子を使うことが考えられる。図12は絶縁破壊型P−ROM素子の断面図の一例である。図12中の1001はアルミ、1002はポリシリコン、1003は酸化シリコン膜、1004はフィールド酸化シリコン膜、1005はシリコン基板、1006は窒化シリコン膜である。絶縁破壊型P−ROM素子は酸化シリコン膜1003を上下のポリシリコン1002電極によりサンドイッチしたMIM(導体−絶縁体−導体)構造で、絶縁破壊型P−ROM素子の初期状態は上下のポリシリコン1002電極間は絶縁されており非導通状態であるが、この酸化シリコン膜1003にある程度以上の電圧を印加すると酸化シリコン膜1003は永久破壊し、上下のポリシリコン1002電極間の絶縁は破れ絶縁破壊型P−ROM素子は導通状態となる。絶縁破壊型P−ROM素子は非常に薄い絶縁膜(酸化シリコン膜1003)に強電界を加えることによって絶縁膜(酸化シリコン膜1003)の一部を導体にする事によって破壊を行っている。よって絶縁膜(酸化シリコン膜1003)の厚さによって破壊を行う事の出来る電圧も異なって来る。
【0008】
【発明が解決しようとする課題】
しかしながら絶縁膜(酸化シリコン膜1003)の厚さは28Åと非常に薄く、膜厚の制御が難しいために以下のような問題が考えられる。
(1)絶縁膜(酸化シリコン膜1003)が薄い場合、絶縁膜(酸化シリコン膜1003
)の耐圧が低くなるためにICを実装する段階で絶縁破壊型P−ROM素子が破壊される。
(2)絶縁膜(酸化シリコン膜1003)が厚い場合、絶縁膜(酸化シリコン膜1003)の耐圧が高くなるために絶縁破壊型P−ROM素子を破壊する段階で絶縁破壊型P−ROM素子が破壊されず、無理に高い電圧で破壊を行うとIC自体が破壊してしまう恐れがある。以上のことより絶縁破壊型P−ROM素子を用いたICには絶縁破壊型P−ROM素子の耐圧を調べる必要があるが上記のような絶縁破壊型P−ROM素子によるデータの記憶方法の場合、この不良を発見するのはデータを書き込んだ後でないと出来ない。
【0009】
ところで従来技術で述べたように水晶振動子のクロック信号は水晶のカットの微妙な違いや水晶振動子と複合回路基板との接続等によって周波数が異なるためにDF調整データはIC、複合回路基板、水晶を全て取り付けた段階で周波数を測定し、そのICの書き込むべきDF調整データがわかる。よって絶縁破壊型P−ROM素子にデータを書き込んだ後で不良が発生した場合、ICだけでなく、水晶、複合回路基板も不良となるためにより大きな損失を生み出す結果となる。
【0010】
よって絶縁破壊型P−ROM素子を用いたDF調整は現在までのところ実現されていない。
【0011】
本発明は上記に述べてきた問題点を解決し、絶縁破壊型P−ROM素子不良、絶縁破壊型P−ROM素子の半導体記憶装置以外の読み込み回路等の動作不良をデータ書き込み前に発見することが出来る絶縁破壊型P−ROM素子の半導体記憶装置を提供する事により、たとえば絶縁破壊型P−ROM素子を使用したDF調整技術を確立し、IC面積が小さく、DF調整速度の速い半導体装置を提供する事を目的とする。
【0012】
【課題を解決するための手段】
上記課題を解決するために本発明が用いる手段は、破壊型のメモリ素子を有する半導体装置であってデータ書き込み用の第1のメモリ素子と検査用の第2のメモリ素子を備えるものにおいて、さらに疑似的なメモリデータを作成する疑似メモリデータ作成回路と、該疑似メモリデータ作成回路の出力と、前記第1のメモリ素子の出力を切り替えて出力する切替出力手段を設け、該切替出力手段は、前記第2のメモリ素子が破壊されているか否かによって、前記第1のメモリ素子の出力と前記疑似メモリデータ作成回路の出力とを切り替えて出力するよう構成する。また前記疑似メモリデータ作成回路は、複数の異なる疑似メモリデータを出力可能に構成する。
【0013】
【発明の実施の形態】
つづいて図によって本発明の一実施例を説明する。図1は本発明の一実施例を表す回路ブロック図である。図7と同一のものには同一の番号を付け、説明は省略する。図1中の302gから302kはFF回路の8段目から12段目、302Lは13段目以降の分周回路、106はテスティング用256Hz出力端子及び入力端子、107はP−ROM書き込み電圧入力端子、S108は書き込みモード信号、S109は書き込みコントロール信号、101はP−ROM用DF調整タイミング回路、S102は書き込み判断用P−ROM読み込み信号、103はDF調整データ読み込み・書き込み回路、104はモードコントロール回路、S105はリセット信号である。
【0014】
図2は図1中のDF調整データ読み込み・書き込み回路103の詳細を記載した図である。図2中の213は破壊制御用トランジスタスイッチ、214は読み込み用抵抗、215は読み込み制御用トランジスタスイッチ、216はDFデータ用P−ROM、217はAND回路、201はOR回路、202はAND回路、203はNOR回路、204、205はNOT回路、206、207はFF回路、208は書き込み判断用トランジスタスイッチ、209は書き込み判断用抵抗、210は書き込み判断用P−ROM、211はAND回路、212は書き込み判断用P−ROM破壊制御用トランジスタスイッチである。
【0015】
図3は一度も書き込まれていないDFデータ読み込み時の図1中のリセット信号S105、DF調整データ読み込み信号S304、書き込み判断用P−ROM読み込み信号S10
2、書き込み判断用P−ROM210と書き込み判断用抵抗209間の電位(以下「書き込み判断用P−ROMの出力」と言う)、NOR回路203、FF回路206、207、AND回路202a、202bの動作を示すタイムチャートである。
【0016】
図4は一度以上書き込まれたDFデータ読み込み時の図1中のリセット信号S105、DF調整データ読み込み信号S304、書き込み判断用P−ROM読み込み信号S102、書き込み判断用P−ROM210と書き込み判断用抵抗209間の電位(書き込み判断用P−ROM素子の出力)、NOR回路203、FF回路206、207、AND回路202a、202bの動作を示すタイムチャートである。
【0017】
図5はDFデータ書き込み時の図1中のFF回路(302gから302k)、テスティング用256Hz出力端子及び入力端子106、リセット信号S105、書き込みモード信号S108、書き込み電圧印加のタイミング、書き込み判断用P−ROM破壊制御用トランジスタスイッチの動作を示すタイムチャートである。
【0018】
次に本発明の動作について説明を行う。1度も破壊されず、DFのデータの読み込みを行う場合、図1中の発振回路301の出力は分周回路302aのφに入り、分周回路302の動作が始まる。あるタイミング(図3中T11)になるとP−ROM用DF調整タイミング回路101は分周回路302Lの出力Qを受けて通常はLの書き込み判断用P−ROM読み込み信号S102をHにする。
【0019】
書き込み判断用P−ROM読み込み信号S102がHになる(図3中T11)と書き込み判断用トランジスタスイッチ208がON状態になり、書き込み判断用抵抗209と書き込み判断用P−ROM210との間に電位の引き合いが生じるが、書き込み判断用P−ROM210は破壊されていないので書き込み判断用P−ROMの出力はLになる。
【0020】
次にP−ROM用DF調整タイミング回路101は分周回路302Lの出力Qを受けて通常はLのDF調整データ読み込み信号S304を書き込み判断用P−ROM読み込み信号S102より数mS間遅れてHにする。(図3中T12)
【0021】
DF調整データ読み込み信号S304がHになる(図3中T12)と読み込み制御用トランジスタスイッチ215がON状態になり、読み込み用抵抗214と、DFデータ用P−ROM216との間に電位の引き合いが生じ、DFデータ用P−ROM216は破壊されていないので電位の引き合いの結果はLになる。
【0022】
またDF調整データ読み込み信号S304がHになるとNOR回路203の出力は書き込み判断用抵抗209と書き込み判断用P−ROM210との間に電位の引き合いの結果で決まり、この場合の書き込み判断用抵抗209と書き込み判断用P−ROM210との間の電位の引き合いの結果はLであるからNOR回路203の出力は通常はLの状態であるがHになる。
【0023】
NOR回路203の出力がHになるとAND回路202の出力はFF回路206、207のQBの出力に依存し、またAND回路211の出力は読み込み用抵抗214と、DFデータ用P−ROM216との間に電位の引き合いの結果がLであるので出力はLとなり、OR回路201の出力はAND回路202の出力に依存してしまうのでこの場合のOR回路201の出力はFF回路206、207に依存している。
【0024】
一方、FF回路206、207の反転出力QBはNOR回路203の出力パルスの立ち下がり(図3中T13)に同期して11、01、10、00と変化していき、OR回路201の出力は11111、01010、10101、00000と変化する事になる。これ
らのデータ(以下「疑似メモリデータ」と言う)はあたかもDFデータ用P−ROM216の出力データ(以下「メモリデータ」と言う)であるかのごとくFF回路302aから302eに供給される。よってこの場合、OR回路201の出力(DFデータ)はP−ROM読み込みを行う毎に様々に変化する(図2に示す実施例においては4つの疑似メモリデータが出力される)為にFF1からFF5回路(302aから302e)の内のsetのかかるFF回路も様々に変化し、かつテスティング用256Hz出力端子及び入力端子106の出力からその動作の確認、すなわち前記疑似メモリデータに従ってDF調整されたデータ(以下「疑似データ」と言う)が正しく出力されているかどうかの確認が出来ることからDF調整回路の動作確認を行う事が出来る。
【0025】
また、DF調整データ読み込み信号S304がHの状態から通常のLの状態に戻るのは分周回路302aから302eが完全にsetされたあとに行われ(図3中T13)、書き込み判断用P−ROM読み込み信号S102はDF調整データ読み込み信号S304がHの状態から通常のLの状態に戻ってからHからLになる(図3中T14)。
【0026】
1度でも破壊を行ったP−ROMのデータの読み込みを行う場合、図1中の発振回路301の出力は分周回路302aのφに入り、分周回路302の動作が始まる。あるタイミング(図4中T15)になるとP−ROM用DF調整タイミング回路101は分周回路302Lの出力Qを受けて通常はLの書き込み判断用P−ROM読み込み信号S102をHにする。
【0027】
書き込み判断用P−ROM読み込み信号S102がHになると書き込み判断用トランジスタスイッチ208がON状態になり、書き込み判断用抵抗209と書き込み判断用P−ROM210との間に電位の引き合いが生ずるが、後述するように1度でも書き込み動作(P−ROM書き込み電圧入力端子107に書き込み電圧を印加する動作)を行った場合、書き込み判断用P−ROM210は必ず書き込まれ(破壊され)ているので、前記電位の引き合い結果はDF調整データ読み込み信号S304がHになる前にHになる。
【0028】
次にDF調整データ読み込み信号S304がHになる(図4中T16)と読み込み制御用トランジスタスイッチ215がON状態になり、読み込み用抵抗214とDFデータ用P−ROM216との間に電位の引き合いが生じ、その結果はDFデータ用P−ROM216が破壊されている場合はH、DFデータ用P−ROM216が破壊されていない場合はLになる。
【0029】
またDF調整データ読み込み信号S304がHになるとNOR回路203の出力は書き込み判断用抵抗209と書き込み判断用P−ROM210との間に電位の引き合いの結果で決まり、この場合の書き込み判断用抵抗209と書き込み判断用P−ROM210との間に電位の引き合いの結果はHであるからNOR回路203の出力は通常のままのLの状態である。
【0030】
NOR回路203の出力がLのままの場合、AND回路202の出力はLで固定されるため、OR回路201の出力はAND回路211の出力に依存する。
【0031】
またAND回路211の出力は入力の片方のDF調整データ読み込み信号S304がHであるので別の入力、読み込み用抵抗214とDFデータ用P−ROM216との間の電位の引き合いの結果(DFデータ用P−ROMの出力)に依存する。
【0032】
よって一度でもDFデータ用P−ROM216の書き込み動作(全てのDFデータ用P−ROM216を書き込み指定しないで行う場合を含む)を行えば、DFデータはDFデータ用P−ROM216の内容以外から影響を受けない。
【0033】
また、DF調整データ読み込み信号S304がHの状態から通常のLの状態に戻るのは分周回路302aから302eが完全にsetされたあとに行われ(図4中T17)、書き込み判断用P−ROM読み込み信号S102はDF調整データ読み込み信号S304がHの状態から通常のLの状態に戻ってからHからLになる(図4中T18)。
【0034】
次にDF調整用データの書き込み方法について説明を行う。まずFF回路302gから302kをリセット(リセット回路図示せず)してQ出力をすべてLにし、リセットがかかったらテスティング用256Hz出力端子及び入力端子106の出力を外部からの制御によってLで固定する。(図5中T19)
【0035】
次にDF調整用データの書き込み方法はモードコントロール回路104を書き込みモードにして通常の出力がLの書き込みモード信号S108をHにし、AND回路217の出力を書き込みコントロール信号S109の出力元のFF回路302gから302kで制御可能にすると同時に書き込みモード信号S108がHになるため書き込み判断用P−ROM破壊制御用トランジスタスイッチ212もONする。(図5中T20)
【0036】
次に破壊を行うDFデータ用P−ROM216の選択を行うためにテスティング用256Hz出力端子及び入力端子106から外部クロックを入力し、FF回路302gから302kを動作させてFF回路302gから302kのQ出力をHにしたり、Lにしたりする。(図5中T21)
【0037】
このクロックを入力することによってHになったFF回路(302gから302k)はAND回路217を介して破壊制御用トランジスタスイッチ213をONする。また、クロックを入力することによってLになったFF回路(302gから302k)はAND回路217を介して破壊制御用トランジスタスイッチ213をOFFする。
【0038】
ここでP−ROM書き込み電圧入力端子107にP−ROMが書き込める電圧を印加する(図5中T22)ことによって破壊制御用トランジスタスイッチ213がONしている場合は書き込み電圧が直にDFデータ用P−ROM216に印加され、破壊制御用トランジスタスイッチ213がOFFしている場合は書き込み電圧が直にDFデータ用P−ROM216に印加されないために選択的にDFデータ用P−ROM216の破壊を行うことが出来る。
【0039】
また書き込み判断用P−ROM210に関しては、書き込み判断用P−ROM破壊制御用トランジスタスイッチ212がONとなっているため、書き込み電圧が直に書き込み判断用P−ROM210に印加され、よって書き込まれるデータの内容に関係なく、一度でもP−ROMの書き込み動作が行われると、書き込み判断用P−ROM210は切れ、疑似DFデータ(FF回路206、207の内容に基づいてOR回路201から出力される疑似メモリデータ)は出力されなくなる。
【0040】
次に上記のような回路を用いたテスティングの方法について説明を行う。図6は上記のような回路を用いたテスティングの方法のフローチャートである。まず、ICを動作させてテスティング用256Hz出力端子及び入力端子106の出力から前記疑似DFデータに基いてDF調整された疑似データが設定された通りに出力されているかの確認を行い(STEP1)、データが設定された通りに出力されていない場合はP−ROMが既に破壊している又はDF調整回路の不良となる。(STEP2)
【0041】
データが設定された通りに出力されている場合は次にP−ROMの標準書き込み電圧以下で実装工程に耐えられる電圧でDFデータ用アドレスの指定をしないで書き込み動作を行った後(STEP3)、ICを動作させてテスティング用256Hz出力端子及び入力端子106の出力から疑似データが設定された通りに出力されているか確認を行い(STEP4)、データが設定された通りに出力されていない場合はP−ROMの耐圧が低い不良
となる。(STEP5)
【0042】
データが設定された通りに出力されている場合は次にP−ROMの標準書き込み電圧以上でICが壊れない程度の電圧でDFデータ用アドレスの指定をしないで書き込み動作を行った後(STEP6)、ICを動作させてテスティング用256Hz出力端子及び入力端子106の出力から疑似データが設定された通りに出力されているか確認を行い(STEP7)、データが設定された通りに出力されている場合はP−ROMの耐圧が高すぎる不良となり(STEP8)、データが設定された通りに出力されていない場合は良品となる。(STEP9)
【0043】
以上の動作及び検査方法によって絶縁破壊型P−ROM素子不良のみならず、それ以外の読み込み回路等の動作不良をもデータ書き込み前に発見することが出来る。
【0044】
上記実施例で明らかなように、本願発明は、検査用の第2のメモリ素子の出力をそのまま検査するのではなく、該第2のメモリ素子の出力に依存して、データ記憶用の第1のメモリ素子の出力であるメモリデータと、メモリ素子以外の回路で作成される疑似メモリデータとを切り替えて、該疑似メモリデータの内容に依存して変更される適当な出力(上記実施例では分周回路の出力)を観測することにより、メモリ素子不良のみならず、それ以外 の読み込み回路等の動作不良をも検査できるようにしたものである。上記実施例において、検査用の第2のメモリ素子はわずか1ビットであり、少ない部品の追加で大きな効果を得る事ができる。
【0045】
【発明の効果】
上記のごとく本発明によって、データの記憶を目的とした第1のメモリ素子と、検査用の第2のメモリ素子とを有する事でメモリ素子不良のみならず、それ以外の読み込み回路等の動作不良をもデータ書き込み前に発見することが出来るので、絶縁破壊型P−ROMの素子をDFデータ記憶素子として実用化する事が可能となり、ICの縮小化が図れるほか、DFデータの書き込みを電気的に行う事が出来るため、処理速度を速く行う事も出来る。さらに図10に示した従来例のような該複合回路基板501上に加工のためのスペースを設ける必要もなくなり、複合回路基板501の面積を極めて小さく出来るため、特に時計などの小型電子機器にとって大きな効果を得る事ができる。
【図面の簡単な説明】
【図1】本発明の時計回路図を示す図である。
【図2】本発明のDF調整データ読み込み回路図を示す図である。
【図3】本発明の時計回路図の一度も書き込まれていないDF調整の動作を示すタイムチャート図である。
【図4】本発明の時計回路図の一回は書き込まれたDF調整の動作を示すタイムチャート図である。
【図5】本発明の時計回路図のDF調整データの書き込みの動作を示すタイムチャート図である。
【図6】本発明の時計回路を用いたテスティング方法のフローチャートを示す図である。
【図7】従来の時計回路図を示す図である。
【図8】従来のDF調整データ読み込み回路図を示す図である。
【図9】従来の時計回路のDF調整の動作を示すタイムチャート図である。
【図10】従来の時計複合回路を示す図である。
【図11】DF調整用端子を拡大した上面図を示す図である。
【図12】絶縁破壊型P−ROM素子の断面図を示す図である。
【符号の説明】
101 P−ROM用DF調整タイミング回路
S102 書き込み判断用P−ROM読み込み信号
103 DF調整データ読み込み・書き込み回路
104 モードコントロール回路
S105 リセット信号
106 テスティング用256Hz出力端子及び入力端子
107 P−ROM書き込み電圧入力端子
S108 書き込みモード信号
S109 書き込みコントロール信号
201 OR回路
202 AND回路
203 NOR回路
204 NOT回路
205 NOT回路
206 フリップフロップ回路(FF回路)
207 フリップフロップ回路(FF回路)
208 書き込み判断用トランジスタスイッチ
209 書き込み判断用抵抗
210 書き込み判断用P−ROM
211 AND回路
212 書き込み判断用P−ROM破壊制御用トランジスタスイッチ
213 破壊制御用トランジスタスイッチ
214 読み込み用抵抗
215 読み込み制御用トランジスタスイッチ
216 DFデータ用P−ROM
217 AND回路
301 発振回路
302 分周回路
303 DF調整タイミング回路
S304 DF調整データ読み込み信号
305 DF調整データ読み込み回路
306 DF調整用端子
S307 DF調整データ
S308 DF調整タイミング信号
Claims (6)
- 破壊型のメモリ素子を有する半導体装置であって、データ書き込み用の第1のメモリ素子と、該第1のメモリ素子の耐圧の適否を判断するための第2のメモリ素子を備えるものにおいて、
さらに疑似的なメモリデータを作成する疑似メモリデータ作成回路と、切替出力手段を設け、該切替出力手段は、前記第2のメモリ素子が破壊されていない場合は、前記疑似メモリデータ作製回路のデータを出力し、前記第2のメモリ素子が破壊されている場合は、前記第1のメモリ素子のデータを出力するよう構成した事を特徴とする半導体装置。 - 前記第1のメモリ素子への書き込み動作によって、前記第2のメモリ素子が必ず書き込まれることを特徴とする請求項1に記載の半導体装置。
- 前記疑似メモリデータ作製回路は、複数の異なる疑似メモリデータを出力可能に構成した事を特徴とする請求項1または請求項2に記載の半導体装置。
- 前記切替出力手段の出力は、同一半導体装置内の分周回路に供給され、該分周回路は前記切替出力手段の出力データに基いて分周比が変化するように構成され、かつ該分周回路の動作を外部から観察可能に構成した事を特徴とする請求項1ないし請求項3のいずれか1に記載の半導体装置。
- 請求項4に記載の半導体装置の検査方法であって、前記第1のメモリ素子および第2のメモリ素子に書き込み動作を行わない状態で前記分周回路の動作を確認する工程と、標準書き込み電圧以下の電圧を前記第2のメモリ素子にのみ印加した状態で前記分周回路の動作を確認する工程と、標準書き込み電圧以上の電圧を前記第2のメモリ素子にのみ印加した状態で前記分周回路の動作を確認する工程とを有する事を特徴とする半導体装置の検査方法。
- 発振回路と、分周回路と、前記分周回路の出力信号の周波数を調整する周波数調整手段とを有する半導体装置を用いた電子時計であって、該半導体装置は、さらに前記周波数調整手段の調整データを記憶するための破壊型の第1のメモリ素子(216)と、該第1のメモリ素子の耐圧の適否を判断するための第2のメモリ素子(210)と、疑似的なメモリデータを作成する疑似メモリデータ作成回路と、前記第2のメモリ素子(210)の破壊状態に基づいて出力が切り替わる切替出力手段を有し、該切替出力手段は、前記第2のメモリ素子が破壊されていない場合は、前記疑似メモリデータ作製回路のデータを出力し、前記第2のメモリ素子が破壊されている場合は、前記第1のメモリ素子のデータを出力し、該切替出力手段はその出力を前記周波数調整手段に出力することを特徴とする電子時計。
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