JP3835274B2

JP3835274B2 - Switching amplifier

Info

Publication number: JP3835274B2
Application number: JP2001378029A
Authority: JP
Inventors: 禎俊久本; 仁孝半田; 征明井上; 和孝村山
Original assignee: Onkyo Corp
Current assignee: Onkyo Corp
Priority date: 2001-12-12
Filing date: 2001-12-12
Publication date: 2006-10-18
Anticipated expiration: 2021-12-12
Also published as: JP2003179445A

Description

【０００１】
【発明の属する技術分野】
本発明は、スイッチングアンプに関し、詳細には、パルス変調回路およびスイッチ素子に高い性能を要求することなく、高ビットのデジタルデータを増幅することができるスイッチングアンプに関する。
【０００２】
【従来の技術】
図7は、従来のスイッチングアンプ701を示す回路図である。図8は、スイッチングアンプ701の各位置における信号を示す波形図であり、各符号は図7の各位置に対応する。スイッチングアンプ701は、入力されるデジタルデータ（図8B）をPWM回路703において、パルス幅変調し（図8C）、このパルス幅変調信号を用いてスイッチ素子709、710、712および713をオンオフ動作させる（図8D、F）。スイッチ素子からの出力信号は、平滑化回路707、708により平滑化され（図8E、G）、この平滑化された信号の差分値E−Gをスイッチングアンプ701の出力信号（図8H）として出力することにより、入力信号を高い電力効率において電力増幅することができる。
【０００３】
【発明が解決しようとする課題】
PWM回路703は、入力されるデジタルデータがNビットである場合には、2のN乗通りのパルス幅を有するPWM信号を生成することになるので、高ビットのデータを処理する際に、処理能力（処理ビット数）の高いPWM回路が必要となる。さらに、高ビットのデータを増幅する際に、スイッチ素子は、与えられるパルスの最小幅が小さくなるので、きわめて短いパルス周期が要求される。さらに、入力信号が0（図8Bにおいて全ビットが0）である場合にも、スイッチ素子はオンオフ動作（デューティ比50％）を行うので、スイッチング周波数によりノイズが発生するという問題を有している。
【０００４】
本発明は上記従来の課題を解決するためになされたものであり、その目的とするところは、、高ビットのデジタルデータを増幅する際にも、パルス変調回路に高い処理能力（処理ビット数）を要求することがなく、スイッチ素子に要求されるパルス周期を長くすることができるスイッチングアンプを提供することにある。
【０００５】
【課題を解決するための手段】
本発明のスイッチングアンプは、Nビットのデータを、上位Mビットのデータと下位N−Mビットのデータとに分割する分割手段と、該上位Mビットのデータからパルス変調信号を生成する第1のパルス変調手段と、該下位N−Mビットのデータからパルス変調信号を生成する第2のパルス変調手段と、該第1のパルス変調手段からの信号によりオンオフ制御される第1のスイッチング手段と、該第2のパルス変調手段からの信号によりオンオフ制御される第2のスイッチング手段と、該第1のスイッチング手段からの信号を平滑化する第1の平滑化手段と、該第2のスイッチング手段からの信号を平滑化する第2の平滑化手段とを備え、該第1のスイッチング手段に供給する電源電圧と、該第2のスイッチング手段に供給する電源電圧とが、該分割手段による分割に対応して設定されている。
【０００６】
好ましい実施形態においては、上記Nビットのデータの全ビットが0である場合を検出し、上記第1のスイッチング手段および前記第2のスイッチング手段が有するスイッチ素子を全てオフ状態とするNビット判定手段と、該第1のスイッチング手段および該第2のスイッチング手段が有するスイッチ素子を全てオフ状態とする場合に負荷に生じる逆起電力を吸収する逆起電力吸収手段とをさらに備える。
【０００７】
好ましい実施形態においては、上記上位Mビットが全て0である場合、または、上記上位Mビットが全て1である場合を検出し、上記第1のスイッチング手段が有するスイッチ素子を全てオフ状態とする上位ビット判定手段と、該第1のスイッチング手段が有するスイッチ素子を全てオフ状態とする場合に負荷に生じる逆起電力を吸収する逆起電力吸収手段とをさらに備える。
【０００８】
以下、本発明の作用について説明する。
本発明のスイッチングアンプによれば、第1のパルス変調手段は上位Mビットのデータをパルス変調すればよく、第2のパルス変調手段は下位N−Mビットのデータをパルス変調すればよい。従って、第1および第2のパルス変調手段は、要求される処理能力（処理ビット数）を低くすることができる。すなわち、第1および第2のパルス変調手段が生成するパルス幅の種類を少なくすることができる。さらに、その結果、第1および第2のパルス変調手段からのパルスの最小幅が大きくなるので、第1および第2のスイッチング手段は、要求されるパルス周期を長くすることができる。従って、スイッチング手段は、要求されるパルス周期が長くなることにより、確実にスイッチング動作をすることができる。さらに、第2のスイッチング手段に供給される電源電圧は、分割手段の分割に対応して、第1のスイッチング手段に供給される電源電圧より低く設定されているので、第2のスイッチング手段におけるスイッチング周波数によるノイズを低減することができる。
【０００９】
好ましくは、スイッチングアンプはNビット判定手段を備えるので、Ｎビットのデータの全ビットが0である（すなわち、入力信号が0である）場合に、第1および第2のスイッチング手段が有するスイッチ素子を全てオフ状態とすることにより、無信号時に、スイッチング周波数による不要なノイズを除去することができる。Nビットが全て0である場合には、第1および第2のスイッチング手段を動作させても、第1および第2の平滑化手段の出力は0であるので、第1および第2のスイッチ手段をオフ状態としても出力信号には影響を及ぼさない。さらに、逆起電力吸収手段を備えるので、第1および第2のスイッチング手段がオフ状態となっても、スピーカー等誘導性負荷に発生する逆起電力による電流をグランドに流し込むことができ、スピーカーからの再生音質を向上できる。
【００１０】
好ましくは、スイッチングアンプは上位ビット判定手段を備えるので、上位Ｍビットが全て0である場合、または、上位Mビットが全て1である場合には、第1のスイッチング手段が有するスイッチ素子を全てオフ状態とすることにより、スイッチング周波数による不要なノイズを除去することができる。上位Ｍビットが全て0である場合、または、上位Mビットが全て1である場合には、第1のスイッチング手段を動作させても第1の平滑化手段の出力は0であるので、第1のスイッチング手段をオフ状態としても出力信号に影響を及ぼさない。さらに、逆起電力吸収手段を備えるので、第1のスイッチング手段がオフ状態となっても、スピーカー等誘導性負荷に発生する逆起電力による電流をグランドに流し込むことができ、スピーカーからの再生音質を向上できる。
【００１１】
【発明の実施の形態】
以下、本発明の好ましい実施形態について、図面を参照して具体的に説明するが、本発明はこれらの実施形態には限定されない。図1は、本発明の好ましい実施形態によるスイッチングアンプ1を示す回路図である。図2は、スイッチングアンプ1の各位置における信号を示す波形図であり、各符号A〜Ｉは図1に示す各位置に対応する。なお、図2Aは、図2Bに示す4ビットのデジタルデータを簡単のためアナログ表示したものである。スイッチングアンプ1は、分割手段2、第1のパルス変調手段3、第2のパルス変調手段4、第1のスイッチング手段5、第2のスイッチング手段6、第1の平滑化手段7および第2の平滑化手段8を備えている。
【００１２】
分割手段2は、入力されるNビットのデータを、上位Ｍビットのデータと下位N−Mビットのデータとに分割する。分割手段2は、上位Mビットのデータを第1のパルス変調手段3に与え、下位N−Mビットのデータを第2のパルス変調手段4に与える。本実施形態では、図2Bに示すように、4ビットのデジタルデータを、上位2ビット（ビット3、ビット2）と下位2ビット（ビット1、ビット0）とに分割する。
【００１３】
第1のパルス変調手段3は、上位Mビットのデータからパルス変調信号を生成し、第1のスイッチング手段5に与える。代表的には、第1のパルス変調手段3は、パルス幅変調またはパルス密度変調するが、本実施形態では、図2Cに示すように、パルス幅変調信号Cを生成する。
【００１４】
第2のパルス変調手段4は、下位N−Mビットのデータからパルス変調信号を生成し、第2のスイッチング手段6に与える。代表的には、第2のパルス変調手段4は、パルス幅変調またはパルス密度変調するが、本実施形態では、図2Fに示すように、パルス幅変調信号Fを生成する。
【００１５】
第1のスイッチング手段5は、第1のパルス変調手段3からのパルス変調信号Cによりオンオフ制御される。第1のスイッチング手段5は、電源電圧＋V1が供給され、パルス変調信号Cによってオンオフ制御されるスイッチ素子9と、電源電圧−V1が供給され、パルス変調信号CをINV（インバータ）回路11によって反転した信号によってオンオフ制御されるスイッチ素子10とを有する。パルス変調信号Cがハイレベルである場合に、スイッチ素子9がオン、スイッチ素子10がオフとなり、パルス変調信号Cがローレベルである場合に、スイッチ素子10がオン、スイッチ素子9がオフとなり、第1のスイッチング手段5の出力は、図2Dに示すように、＋V1および−V1の2つの電圧値を有する信号Dとなる。
【００１６】
第2のスイッチング手段6は、第2のパルス変調手段4からのパルス変調信号Fによりオンオフ制御される。第2のスイッチング手段6は、電源電圧＋V2が供給され、パルス変調信号FをINV回路14によって反転した信号によってオンオフ制御されるスイッチ素子12と、電源電圧−V2が供給され、パルス変調信号Fによってオンオフ制御されるスイッチ素子13とを有する。パルス変調信号Fがハイレベルである場合に、スイッチ素子13がオン、スイッチ素子12がオフとなり、パルス変調信号Fがローレベルである場合に、スイッチ素子12がオン、スイッチ素子13がオフとなり、第2のスイッチング手段6の出力は、図2Gに示すように、＋V2および−V2の2つの電圧値を有する信号Gとなる。
【００１７】
第1の平滑化手段7は、代表的にはコイル15およびコンデンサ16を有し、図2Eに示すように、第1のスイッチング手段5の出力Dを平滑化する。第2の平滑化手段8は、代表的にはコイル17およびコンデンサ18を有し、図2Hに示すように、第2のスイッチング手段6の出力Gを平滑化する。第1の平滑化手段7と第2の平滑化手段8との間には、スピーカー等の負荷19が接続されており、負荷19には図2Iに示すように、第1の平滑化手段7の出力Eと第2の平滑化手段8の出力Hとの差分値（E−H）による信号Iが与えられ、音声として再生される。
【００１８】
以上のように、4ビット（Nビット）のデータを上位2ビット（Mビット）と下位2ビット（N−Mビット）とに分割して、第1のパルス変調手段が上位2ビットのデータをパルス変調し、第2のパルス変調手段が下位2ビットのデータをパルス変調するので、第1および第2のパルス変調手段に要求される処理ビット数を低くすることができる。すなわち、第1のパルス変調手段は2ビットの処理能力を有していればよく、第2のパルス変調手段は2ビットの処理能力を有していればよい。また、第1および第2のスイッチング手段に与えられるパルスの最小幅が大きくなるので、スイッチ素子は、要求されるパルス周期が長くなり、より確実にスイッチング動作をすることができる。
【００１９】
次に、電源電圧V1とV2との関係について説明する。電源電圧V1とV2との関係は、分割手段2における分割に対応して設定され得る。すなわち、電源電圧V1とV2とは、分割手段2によりデータを分割した場合にも、データのビット桁（ビット0〜ビット3）による重み付けが再現できるように、重み付けされている。例えば、第2のパルス変調手段4の変調度が100％（理想値）である場合には、電源電圧V1とV2との関係は下記式1のように設定されている。なお、電源電圧V2は、第2のパルス変調手段4の変調度に応じて適切な値に設定され得るものである。
【数１】

【００２０】
従って、電源電圧V2は、分割手段2の分割に対応して設定されることにより、電源電圧V1よりも小さく設定されているので、第2のスイッチング手段6におけるスイッチング周波数によるノイズを低減することができる。
【００２１】
次に、本発明の第2の実施形態について説明する。図3は本実施形態のスイッチングアンプ31を示す回路図であり、図1のスイッチングアンプ1と同一部分については説明を省略する。図4は、スイッチングアンプ31の各位置における信号を示す波形図である。スイッチングアンプ31は、Nビット判定手段32および逆起電力吸収手段33をさらに備えている。
【００２２】
Nビット判定手段32は、Ｎビットのデータの全ビットが0（つまり、入力信号が0）である場合を検出し、スイッチ素子9、10、12および13をオフ状態とする。Nビット判定手段32は、Nビット検出部34、AND回路35〜38、INV回路39〜42を有している。Nビット検出部34は、Nビットが全て0である場合にハイレベルの信号を出力し、そうでない場合にローレベルの信号を出力する。
【００２３】
逆起電力吸収手段33は、Nビット判定手段32によってスイッチ素子9、10、12および13がオフ状態となる場合に、負荷に発生する逆起電力を吸収する。すなわち、逆起電力吸収手段33は、負荷に発生する逆起電力による電流をグランドに流し込むものである。逆起電力吸収手段33は、Nビット検出部34からの信号を受けて、平滑化手段7とグランド43とを継断するスイッチ素子45、および平滑化手段8とグランド44とを継断するスイッチ素子46を有している。
【００２４】
以下、スイッチングアンプ31の動作について説明する。Nビットが全て0である場合には、Nビット検出部34からのハイレベルの信号がINV回路39〜42で反転され、AND回路35〜38に与えられる。そのため、AND回路35〜38からはローレベルの信号がスイッチ素子9、10、12および13に与えられ、図4D、Gに示すとおり、スイッチ素子9、10、12および13はオフ状態となる。Nビットが全て0である場合には、スイッチ素子9、10、12および13をパルス変調信号CおよびFによってオンオフ動作させたとしても、デューティ比は50％であり、第1および第2の平滑化手段の出力は0であるので、スイッチ素子9、10、12および13をオフ状態とすることにより、出力信号に影響を及ぼすことなく、不要なスイッチング動作のために生じるスイッチング周波数によるノイズを防止できる。
【００２５】
また、Nビットが全て0である場合には、スイッチ素子45および46は、Nビット検出部34からハイレベルの信号が与えられ、オン状態となる。従って、負荷19はスイッチ素子45および46を介してグランド43および44に接続されるので、スイッチ素子9、10、12および13が全てオフであるにも関わらず、スピーカー等の誘導性負荷19に発生する逆起電力による電流をグランド43および44に流し込むことができ、再生音質を向上することができる。
【００２６】
次に、本発明の第3の実施形態について説明する。図5は本実施形態のスイッチングアンプ51を示す回路図であり、第2の実施形態と同一部分については説明を省略する。図6は、スイッチングアンプ51の各位置における信号を示す波形図である。スイッチングアンプ51は、上位ビット判定手段52をさらに備えている。
【００２７】
第2のパルス変調手段4は、下位N−Mビットのデータと、最上位ビット（ビット3）とから、図6Fに示すパルス変調信号を生成する。詳細には、下位N−Mビットのデータから生成されたパルス変調信号（図2F参照）において、最上位ビット（ビット3）が1である期間、反転させることにより生成されている。
【００２８】
上位ビット判定手段52は、上位Mビットが全て0である場合、または、上位Mビットが全て1である場合を検出し、スイッチ素子9および10をオフ状態とする。上位ビット判定手段52は、上位ビット検出部53、AND回路35、36、INV回路39、40、54および55を有する。上位ビット検出部53は、上位Mビットが全て0である場合、または、上位Mビットが全て1である場合にハイレベルの信号を出力し、それ以外の場合にローレベルの信号を出力する。
【００２９】
逆起電力吸収手段33は、上位ビット判定手段52によってスイッチ素子9および10がオフ状態となる場合にも、負荷に発生する逆起電力を吸収する。すなわち、逆起電力吸収手段33は、負荷に発生する逆起電力による電流をグランドに流し込む。逆起電力吸収手段33は、Nビット検出部34および上位ビット検出部53からの信号を受けてスイッチ素子45を制御するOR回路56をさらに有する。
【００３０】
以下、スイッチングアンプ51の動作について説明する。上位Ｍビットが全て0である場合、または、上位Ｍビットが全て1である場合には、上位ビット検出部53からのハイレベルの信号がINV回路54および55で反転され、AND回路35および36に与えられる。そのため、AND回路35および36からはローレベルの信号がスイッチ素子9および10に与えられるので、図6Dに示すとおりスイッチ素子9および10はオフ状態となる。上位Ｍビットが全て0である場合、または、上位Ｍビットが全て1である場合には、スイッチ素子9および10をパルス変調信号Cによってオンオフ動作させたとしても、デューティ比は50％であり、第1の平滑化手段7の出力は0である（すなわち、実質的には第2のスイッチング手段6のみが出力に影響している）ので、スイッチ素子9および10をオフ状態とすることにより、出力信号に影響を及ぼすことなく、不要なスイッチング動作のために生じる、スイッチング周波数によるノイズを防止できる。
【００３１】
また、上位Ｍビットが全て0である場合、または、上位Ｍビットが全て1である場合には、上位ビット検出部53からのハイレベルの信号によって、スイッチ素子45がオン状態となる。従って、負荷19はスイッチ素子45を介してグランド43と接続されるので、スイッチ素子9および10がオフ状態であるにも関わらず、負荷19に発生する逆起電力による電流をグランド43に流し込むことができる。
【００３２】
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態には限定されない。本発明のスイッチングアンプは任意の適切な用途に採用され得るが、オーディオ用のアンプとして特に好適に採用され得る。
【００３３】
【発明の効果】
本発明のスイッチングアンプは、第1のパルス変調手段が上位Ｍビットのデータをパルス変調し、第2のパルス変調手段が下位Ｎ−Ｍビットのデータをパルス変調するので、高ビットのデジタルデータを増幅する際にも、パルス変調回路に要求される処理ビット数を低くすることができ、かつ、スイッチング手段に要求されるパルス周期を長くすることができ、確実にスイッチング動作することができる。
【図面の簡単な説明】
【図１】第1の実施形態によるスイッチングアンプを示す回路図である。
【図２】第1の実施形態によるスイッチングアンプの動作を示す波形図である。
【図３】第2の実施形態によるスイッチングアンプを示す回路図である。
【図４】第2の実施形態によるスイッチングアンプの動作を示す波形図である。
【図５】第3の実施形態によるスイッチングアンプを示す回路図である。
【図６】第3の実施形態によるスイッチングアンプの動作を示す波形図である。
【図７】従来のスイッチングアンプを示す回路図である。
【図８】従来のスイッチングアンプの動作を示す波形図である。
【符号の説明】
1 スイッチングアンプ
2 分割手段
3 第1のパルス変調手段
4 第2のパルス変調手段
5 第1のスイッチング手段
6 第2のスイッチング手段
7 第1の平滑化手段
8 第2の平滑化手段
32 Nビット判定手段
33 逆起電力吸収手段
52 上位ビット判定手段[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a switching amplifier, and more particularly to a switching amplifier capable of amplifying high-bit digital data without requiring high performance for a pulse modulation circuit and a switch element.
[0002]
[Prior art]
FIG. 7 is a circuit diagram showing a conventional switching amplifier 701. FIG. 8 is a waveform diagram showing a signal at each position of the switching amplifier 701, and each symbol corresponds to each position in FIG. The switching amplifier 701 performs pulse width modulation on the input digital data (FIG. 8B) in the PWM circuit 703 (FIG. 8C) and uses the pulse width modulation signal to turn on and off the

switch elements

709, 710, 712 and 713. (Figure 8D, F). The output signal from the switch element is smoothed by the smoothing circuits 707 and 708 (FIG. 8E, G), and the difference value E−G of the smoothed signal is output as the output signal of the switching amplifier 701 (FIG. 8H). By doing so, it is possible to amplify the power of the input signal with high power efficiency.
[0003]
[Problems to be solved by the invention]
When the input digital data is N bits, the PWM circuit 703 generates a PWM signal having a pulse width of 2 to the Nth power, so when processing high-bit data, A PWM circuit with high capability (number of processing bits) is required. Further, when amplifying high-bit data, the switching element requires a very short pulse period because the minimum width of a given pulse is reduced. Furthermore, even when the input signal is 0 (all bits are 0 in FIG. 8B), the switch element performs an on / off operation (duty ratio 50%), and thus has a problem that noise is generated depending on the switching frequency. .
[0004]
The present invention has been made in order to solve the above-described conventional problems. The object of the present invention is to provide high processing capability (number of processing bits) in the pulse modulation circuit even when amplifying high-bit digital data. It is an object of the present invention to provide a switching amplifier that can increase the pulse period required for a switch element without requiring the above.
[0005]
[Means for Solving the Problems]
The switching amplifier of the present invention includes a dividing unit that divides N-bit data into upper M-bit data and lower N-M bit data, and a first that generates a pulse modulation signal from the upper M-bit data. Pulse modulation means, second pulse modulation means for generating a pulse modulation signal from the lower N-M bit data, and first switching means that is on / off controlled by a signal from the first pulse modulation means, From the second switching means that is on / off controlled by the signal from the second pulse modulation means, the first smoothing means for smoothing the signal from the first switching means, and the second switching means And a second smoothing means for smoothing the signal, and the power supply voltage supplied to the first switching means and the power supply voltage supplied to the second switching means correspond to the division by the dividing means. Is set accordingly.
[0006]
In a preferred embodiment, an N-bit determination unit that detects a case where all the bits of the N-bit data are 0 and turns off all the switching elements of the first switching unit and the second switching unit. And back electromotive force absorbing means for absorbing back electromotive force generated in the load when all of the switching elements of the first switching means and the second switching means are turned off.
[0007]
In a preferred embodiment, when the upper M bits are all 0, or when the upper M bits are all 1, the higher M bits that turn off all the switching elements of the first switching means are detected. It further comprises bit determination means and back electromotive force absorption means for absorbing back electromotive force generated in the load when all the switching elements included in the first switching means are turned off.
[0008]
The operation of the present invention will be described below.
According to the switching amplifier of the present invention, the first pulse modulation means only needs to pulse-modulate the upper M bits of data, and the second pulse modulation means only needs to pulse-modulate the lower N-M bits of data. Therefore, the first and second pulse modulation means can reduce the required processing capability (number of processing bits). That is, the types of pulse widths generated by the first and second pulse modulation means can be reduced. Further, as a result, the minimum width of the pulses from the first and second pulse modulation means is increased, so that the first and second switching means can increase the required pulse period. Therefore, the switching means can reliably perform the switching operation by increasing the required pulse period. Further, since the power supply voltage supplied to the second switching means is set lower than the power supply voltage supplied to the first switching means corresponding to the division of the dividing means, the switching in the second switching means Noise due to frequency can be reduced.
[0009]
Preferably, since the switching amplifier includes N-bit determining means, when all the bits of N-bit data are 0 (that is, the input signal is 0), the switching elements included in the first and second switching means By turning off all of them, unnecessary noise due to the switching frequency can be removed when there is no signal. When all N bits are 0, even if the first and second switching means are operated, the output of the first and second smoothing means is 0, so the first and second switch means Even if is turned off, the output signal is not affected. Furthermore, since the back electromotive force absorbing means is provided, even if the first and second switching means are in the off state, the current due to the back electromotive force generated in the inductive load such as the speaker can be flowed to the ground. Can improve the playback sound quality.
[0010]
Preferably, since the switching amplifier includes upper bit determination means, when the upper M bits are all 0, or when the upper M bits are all 1, all the switching elements of the first switching means are turned off. By setting the state, unnecessary noise due to the switching frequency can be removed. When the upper M bits are all 0, or when the upper M bits are all 1, the first smoothing means outputs 0 even if the first switching means is operated. Even if the switching means is turned off, the output signal is not affected. Furthermore, since the back electromotive force absorbing means is provided, even if the first switching means is turned off, the current due to the back electromotive force generated in the inductive load such as the speaker can be flowed to the ground, and the reproduced sound quality from the speaker Can be improved.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, preferred embodiments of the present invention will be specifically described with reference to the drawings. However, the present invention is not limited to these embodiments. FIG. 1 is a circuit diagram showing a switching amplifier 1 according to a preferred embodiment of the present invention. FIG. 2 is a waveform diagram showing signals at each position of the switching amplifier 1, and the symbols A to I correspond to the positions shown in FIG. Note that FIG. 2A is an analog display of the 4-bit digital data shown in FIG. 2B for simplicity. The switching amplifier 1 includes a dividing unit 2, a first pulse modulating unit 3, a second pulse modulating unit 4, a first switching unit 5, a second switching unit 6, a first smoothing unit 7 and a second Smoothing means 8 is provided.
[0012]
The dividing means 2 divides the input N-bit data into upper M bit data and lower N−M bit data. The dividing means 2 gives the upper M-bit data to the first pulse modulating means 3 and gives the lower N-M bit data to the second pulse modulating means 4. In this embodiment, as shown in FIG. 2B, 4-bit digital data is divided into upper 2 bits (bit 3, bit 2) and lower 2 bits (bit 1, bit 0).
[0013]
The first pulse modulation means 3 generates a pulse modulation signal from the upper M-bit data and supplies it to the first switching means 5. Typically, the first pulse modulation means 3 performs pulse width modulation or pulse density modulation. In the present embodiment, as shown in FIG. 2C, a pulse width modulation signal C is generated.
[0014]
The second pulse modulation means 4 generates a pulse modulation signal from the lower N-M bit data and supplies it to the second switching means 6. Typically, the second pulse modulation means 4 performs pulse width modulation or pulse density modulation, but in the present embodiment, as shown in FIG. 2F, a pulse width modulation signal F is generated.
[0015]
The first switching means 5 is ON / OFF controlled by the pulse modulation signal C from the first pulse modulation means 3. The first switching means 5 is supplied with the power supply voltage + V1 and is switched on and off by the pulse modulation signal C. The first switching means 5 is supplied with the power supply voltage −V1 and is inverted by the INV (inverter) circuit 11 And a switch element 10 that is controlled to be turned on / off by the signal. When the pulse modulation signal C is at a high level, the switch element 9 is turned on and the switch element 10 is turned off.When the pulse modulation signal C is at a low level, the switch element 10 is turned on and the switch element 9 is turned off. As shown in FIG. 2D, the output of the first switching means 5 is a signal D having two voltage values of + V1 and −V1.
[0016]
The second switching means 6 is ON / OFF controlled by the pulse modulation signal F from the second pulse modulation means 4. The second switching means 6 is supplied with a power supply voltage + V2 and is supplied with a power supply voltage −V2 and a switching element 12 that is on / off controlled by a signal obtained by inverting the pulse modulation signal F by the INV circuit 14, and the pulse modulation signal F And a switch element 13 that is on / off controlled. When the pulse modulation signal F is at a high level, the switch element 13 is turned on and the switch element 12 is turned off.When the pulse modulation signal F is at a low level, the switch element 12 is turned on and the switch element 13 is turned off. The output of the second switching means 6 is a signal G having two voltage values of + V2 and -V2, as shown in FIG. 2G.
[0017]
The first smoothing means 7 typically has a coil 15 and a capacitor 16, and smoothes the output D of the first switching means 5 as shown in FIG. 2E. The second smoothing means 8 typically has a coil 17 and a capacitor 18, and smoothes the output G of the second switching means 6 as shown in FIG. 2H. A load 19 such as a speaker is connected between the first smoothing means 7 and the second smoothing means 8, and the first smoothing means 7 is connected to the load 19 as shown in FIG. A signal I based on a difference value (E−H) between the output E of the second smoothing means 8 and the output H of the second smoothing means 8 is given and reproduced as sound.
[0018]
As described above, 4 bits (N bits) data is divided into upper 2 bits (M bits) and lower 2 bits (N-M bits), and the first pulse modulation means converts the upper 2 bits data. Since the pulse modulation is performed and the second pulse modulation means pulse-modulates the lower 2 bits of data, the number of processing bits required for the first and second pulse modulation means can be reduced. That is, the first pulse modulation means only needs to have a 2-bit processing capability, and the second pulse modulation means only needs to have a 2-bit processing capability. Further, since the minimum width of the pulse applied to the first and second switching means is increased, the switch element has a longer required pulse period and can perform a switching operation more reliably.
[0019]
Next, the relationship between the power supply voltages V1 and V2 will be described. The relationship between the power supply voltages V1 and V2 can be set corresponding to the division in the dividing unit 2. That is, the power supply voltages V1 and V2 are weighted so that the weighting by the bit digits (bit 0 to bit 3) of the data can be reproduced even when the data is divided by the dividing means 2. For example, when the degree of modulation of the second pulse modulation means 4 is 100% (ideal value), the relationship between the power supply voltages V1 and V2 is set as shown in Equation 1 below. The power supply voltage V2 can be set to an appropriate value according to the modulation degree of the second pulse modulation means 4.
[Expression 1]

[0020]
Therefore, since the power supply voltage V2 is set to be smaller than the power supply voltage V1 by being set corresponding to the division of the dividing means 2, noise due to the switching frequency in the second switching means 6 can be reduced. it can.
[0021]
Next, a second embodiment of the present invention will be described. FIG. 3 is a circuit diagram showing the switching amplifier 31 of the present embodiment, and the description of the same parts as those of the switching amplifier 1 of FIG. 1 is omitted. FIG. 4 is a waveform diagram showing signals at each position of the switching amplifier 31. FIG. The switching amplifier 31 further includes N-bit determining means 32 and back electromotive force absorbing means 33.
[0022]
The N bit determination means 32 detects the case where all the bits of the N bit data are 0 (that is, the input signal is 0), and turns off the

switch elements

9, 10, 12 and 13. The N-bit determination unit 32 includes an N-bit detection unit 34, AND circuits 35 to 38, and INV circuits 39 to 42. The N-bit detection unit 34 outputs a high-level signal when all N bits are 0, and outputs a low-level signal otherwise.
[0023]
Back electromotive force absorbing means 33 absorbs back electromotive force generated in the load when switching

elements

9, 10, 12 and 13 are turned off by N-bit determining means 32. In other words, the back electromotive force absorbing means 33 is configured to flow a current due to the back electromotive force generated in the load to the ground. The back electromotive force absorbing means 33 receives a signal from the N-bit detection unit 34, and switches the switching element 45 that disconnects the smoothing means 7 and the ground 43, and the switch that disconnects the smoothing means 8 and the ground 44. An element 46 is included.
[0024]
Hereinafter, the operation of the switching amplifier 31 will be described. When all the N bits are 0, a high level signal from the N bit detection unit 34 is inverted by the INV circuits 39 to 42 and supplied to the AND circuits 35 to 38. Therefore, a low level signal is supplied from the AND circuits 35 to 38 to the

switch elements

9, 10, 12 and 13, and as shown in FIGS. 4D and 4G, the

switch elements

9, 10, 12 and 13 are turned off. When the N bits are all 0, even if the

switching elements

9, 10, 12 and 13 are turned on / off by the pulse modulation signals C and F, the duty ratio is 50%, and the first and second smoothing Since the output of the conversion means is 0, switching

elements

9, 10, 12 and 13 are turned off to prevent noise due to switching frequency caused by unnecessary switching operations without affecting the output signal it can.
[0025]
When all the N bits are 0, the

switch elements

45 and 46 are given a high level signal from the N bit detection unit 34 and are turned on. Therefore, since the load 19 is connected to the

grounds

43 and 44 via the

switch elements

45 and 46, the inductive load 19 such as a speaker is connected to the inductive load 19 even though the

switch elements

9, 10, 12 and 13 are all off. A current due to the generated back electromotive force can be fed into the

grounds

43 and 44, and the reproduction sound quality can be improved.
[0026]
Next, a third embodiment of the present invention will be described. FIG. 5 is a circuit diagram showing the switching amplifier 51 of the present embodiment, and the description of the same parts as those of the second embodiment is omitted. FIG. 6 is a waveform diagram showing signals at each position of the switching amplifier 51. FIG. The switching amplifier 51 further includes upper bit determination means 52.
[0027]
The second pulse modulation means 4 generates a pulse modulation signal shown in FIG. 6F from the lower N−M bits of data and the most significant bit (bit 3). Specifically, it is generated by inverting the pulse modulation signal (see FIG. 2F) generated from the lower-order N-M bit data while the most significant bit (bit 3) is 1.
[0028]
The upper bit determination means 52 detects when the upper M bits are all 0 or when the upper M bits are all 1, and turns off the

switch elements

9 and 10. The upper bit determination unit 52 includes an upper bit detection unit 53, AND

circuits

35 and 36, and

INV circuits

39, 40, 54, and 55. The upper bit detection unit 53 outputs a high level signal when the upper M bits are all 0 or when the upper M bits are all 1, and outputs a low level signal otherwise.
[0029]
The back electromotive force absorbing means 33 absorbs the back electromotive force generated in the load even when the

switching elements

9 and 10 are turned off by the upper bit determining means 52. That is, the counter electromotive force absorbing means 33 flows a current due to the counter electromotive force generated in the load to the ground. The back electromotive force absorbing means 33 further includes an OR circuit 56 that receives the signals from the N bit detection unit 34 and the upper bit detection unit 53 and controls the switch element 45.
[0030]
Hereinafter, the operation of the switching amplifier 51 will be described. When the upper M bits are all 0, or when the upper M bits are all 1, the high level signal from the upper bit detection unit 53 is inverted by the

INV circuits

54 and 55, and the AND

circuits

35 and 36 Given to. Therefore, since low level signals are supplied from the AND

circuits

35 and 36 to the

switch elements

9 and 10, the

switch elements

9 and 10 are turned off as shown in FIG. 6D. When the upper M bits are all 0, or when the upper M bits are all 1, even if the

switch elements

9 and 10 are turned on / off by the pulse modulation signal C, the duty ratio is 50%. Since the output of the first smoothing means 7 is 0 (that is, only the second switching means 6 substantially affects the output), by turning off the

switch elements

9 and 10, It is possible to prevent noise caused by an unnecessary switching operation due to an unnecessary switching operation without affecting the output signal.
[0031]
When all the upper M bits are 0, or when all the upper M bits are 1, the switch element 45 is turned on by a high level signal from the upper bit detection unit 53. Therefore, since the load 19 is connected to the ground 43 through the switch element 45, the current due to the counter electromotive force generated in the load 19 is allowed to flow into the ground 43 even though the

switch elements

9 and 10 are in the off state. Can do.
[0032]
As mentioned above, although preferable embodiment of this invention was described, this invention is not limited to these embodiment. Although the switching amplifier of the present invention can be employed for any appropriate application, it can be particularly suitably employed as an audio amplifier.
[0033]
【The invention's effect】
In the switching amplifier of the present invention, since the first pulse modulation means pulse-modulates the upper M-bit data and the second pulse modulation means pulse-modulates the lower NM bit data, Also during amplification, the number of processing bits required for the pulse modulation circuit can be reduced, and the pulse period required for the switching means can be lengthened, and the switching operation can be performed reliably.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a switching amplifier according to a first embodiment.
FIG. 2 is a waveform diagram showing an operation of the switching amplifier according to the first embodiment.
FIG. 3 is a circuit diagram showing a switching amplifier according to a second embodiment.
FIG. 4 is a waveform diagram showing an operation of the switching amplifier according to the second embodiment.
FIG. 5 is a circuit diagram showing a switching amplifier according to a third embodiment.
FIG. 6 is a waveform diagram showing an operation of the switching amplifier according to the third embodiment.
FIG. 7 is a circuit diagram showing a conventional switching amplifier.
FIG. 8 is a waveform diagram showing the operation of a conventional switching amplifier.
[Explanation of symbols]
1 Switching amplifier
2 Dividing means
3 First pulse modulation means
4 Second pulse modulation means
5 First switching means
6 Second switching means
7 First smoothing means
8 Second smoothing means
32 N-bit judgment means
33 Counter electromotive force absorption means
52 Upper bit judgment means

Claims

A dividing means for dividing N-bit data into upper M-bit data and lower N-M bit data;
First pulse modulation means for generating a pulse modulation signal from the upper M-bit data;
Second pulse modulation means for generating a pulse modulation signal from the lower N-M bit data;
First switching means that is on / off controlled by a signal from the first pulse modulation means;
Second switching means that is on / off controlled by a signal from the second pulse modulation means;
A first smoothing means connected to one end of the load for smoothing a signal from the first switching means;
Connected to the other end of the load, and comprises a second smoothing means for smoothing the signal from the second switching means,
A switching amplifier, wherein a power supply voltage supplied to the first switching means and a power supply voltage supplied to the second switching means are set corresponding to the division by the dividing means.

N bit determination means for detecting a case where all the bits of the N bit data are 0 and turning off all the switch elements of the first switching means and the second switching means,
The back electromotive force absorbing means for absorbing back electromotive force generated in a load when all of the switching elements of the first switching means and the second switching means are turned off. Switching amplifier.

When the upper M bits are all 0, or when the upper M bits are all 1, the upper bit determination means for turning off all the switch elements of the first switching means,
3. The switching amplifier according to claim 1, further comprising back electromotive force absorbing means that absorbs back electromotive force generated in a load when all of the switching elements included in the first switching means are turned off. 4.