JP3822502B2

JP3822502B2 - Current mode inverter

Info

Publication number: JP3822502B2
Application number: JP2002023326A
Authority: JP
Inventors: 隆植田
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2002-01-31
Filing date: 2002-01-31
Publication date: 2006-09-20
Anticipated expiration: 2022-01-31
Also published as: JP2003224466A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳプロセスを採用したカレントモードインバータに関する。
【０００２】
【従来の技術】
従来より、ＣＭＯＳプロセスを採用した電流モード論理回路（Ｃｕｒｒｅｎｔ−ＭｏｄｅＬｏｇｉｃＣｉｒｃｕｉｔ：以下、ＣＭＬ回路と記述する）が知られている。このＣＭＬ回路の１つにカレントモードインバータがある。また、ＣＭＬ回路の他に、現在主流であるＣＭＯＳプロセスを採用した電圧モード論理回路（Ｖｏｌｔａｇｅ−ＭｏｄｅＬｏｇｉｃＣｉｒｃｕｉｔ：以下、ＶＭＬ回路と記述する）がある。ＣＭＬ回路はＶＭＬ回路と比較し、以下の点が異なる。
（１）ＣＭＬ回路は、電流負荷源により定電流を流す構成である。このため、ＶＭＬ回路におけるスイッチング時の多大な瞬時電流の発生がない。
（２）ディジタル信号を取り扱うディジタル回路とアナログ信号を取り扱うアナログ回路が混在するＭｉｘｅｄ−ＳｉｇｎａｌＩＣにおいて、ディジタル回路側のスイッチング電流は、回路基板を通じてアナログ回路側に流れ込む主要なノイズ源となる。ＣＭＬ回路はＶＭＬ回路と比較し、上述したように瞬時電流の発生がないため、Ｍｉｘｅｄ−ＳｉｇｎａｌＩＣにおけるアナログ回路側の精度の向上や設計の容易化に大きく寄与することができる。
（３）ＣＭＬ回路は、定電流を流す構成であるため、消費電力は動作周波数に依らず一定である。一方、ＶＭＬ回路では、その消費電力は動作周波数に比例する。このため、所定の動作周波数以上ではＣＭＬ回路はＶＭＬ回路よりも低消費電力となる。尚、ＶＭＬ回路ではクロックを停止させることでスタンバイ状態にすることができる。
【０００３】
ここで、ＣＭＬ回路の１つであるカレントモードインバータについて説明する。
【０００４】
図５は、従来のカレントモードインバータの構成を示す図である。
【０００５】
図５に示すカレントモードインバータ１００には、電源Ｖ_DD（２．５Ｖ）とグラウンドＧＮＤとの間に直列に配置された、電源Ｖ_DD側から順に第１のＰＭＯＳトランジスタ１１（ＰＭＯＳカレントソース）および第１のＮＭＯＳトランジスタ１２が備えられている。
【０００６】
また、このカレントモードインバータ１００には、一端がグラウンドＧＮＤに接続され、ゲートが、第１のＰＭＯＳトランジスタ１１および第１のＮＭＯＳトランジスタ１２との間の接続点１４と、第１のＮＭＯＳトランジスタ１２のゲートとの双方に接続された第２のＮＭＯＳトランジスタ１３が備えられている。ここで、第１，第２のＮＭＯＳトランジスタ１２，１３は、カレントミラー構成されており、これら第１，第２のＮＭＯＳトランジスタ１２，１３の電流比（ミラーレシオ）は、１：α（１＜α）である。
【０００７】
さらに、このカレントモードインバータ１００には、第１のＰＭＯＳトランジスタ１１のゲートに所定のバイアス電圧Ｖｂｉａｓ（ここでは１．５Ｖ）を印加するためのバイアス電圧生成回路１０１が備えられている。
【０００８】
このカレントモードインバータ１００は、０．２５μｍのＣＭＯＳプロセスで形成されており、第１のＰＭＯＳトランジスタ１１のしきい値電圧Ｖｔｐは例えば−０．６２Ｖであり、第２，第３のＮＭＯＳトランジスタ１２，１３のしきい値電圧Ｖｔｎは例えば０．４３Ｖである。以下、カレントモードインバータ１００の動作について説明する。
【０００９】
このカレントモードインバータ１００には、２．５Ｖの電源電圧Ｖ_DDが印加されるとともに、第１のＰＭＯＳトランジスタ１１のゲートに、バイアス電圧生成回路１０１から１．５Ｖのバイアス電圧Ｖｂｉａｓが印加される。すると、第１のＰＭＯＳトランジスタ１１はオン状態となり飽和領域で動作し、これにより第１のＰＭＯＳトランジスタ１１には所定の電流Ｉｂが流れる。ここで、電流Ｉｉｎとして上記所定の電流Ｉｂが流出する（論理０）と、第１，第２のＮＭＯＳトランジスタ１２，１３のゲートには電流が流入しないため、最終的に第２のＮＭＯＳトランジスタ１３に流入する電流Ｉｏｕｔは０（論理１）となる。
【００１０】
一方、電流Ｉｉｎが０（論理１）の場合、上記所定の電流Ｉｂは第１，第２のＮＭＯＳトランジスタ１２，１３のゲートに流入する。ここで、第１，第２のＮＭＯＳトランジスタ１２，１３の電流比は１：αであるため、第２のＮＭＯＳトランジスタ１３には、第１のＮＭＯＳトランジスタ１２に流れる電流のα倍の電流Ｉｏｕｔが流入（論理０）することとなる。このようにして、カレントモードインバータ１００は、接続点１４から流出する電流Ｉｉｎを入力とし第２のＮＭＯＳトランジスタ１３に流入する電流Ｉｏｕｔを出力としてインバータ動作する。
【００１１】
【発明が解決しようとする課題】
上述したように、従来のカレントモードインバータ１００は、第１のＰＭＯＳトランジスタ１１に所定の電流Ｉｂを常に流す構成であるため、消費電力が比較的大きいという問題がある。また、所定の電流Ｉｂを流すための特殊なバイアス電圧Ｖｂｉａｓ（ここでは、１．５Ｖ）を生成するバイアス電圧生成回路１０１も必要である。
【００１２】
本発明は、上記事情に鑑み、低消費電力化が図られるとともに特殊なバイアス電圧を生成するバイアス電圧生成回路が不要で、且つ高速に動作するカレントモードインバータを提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成する本発明のカレントモードインバータは、
電源とグラウンドとの間に直列に配置された、電源側から順に第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと、
一端がグラウンドに接続され、ゲートが、上記第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタとの間の接続点と、その第１のＮＭＯＳトランジスタのゲートとの双方に接続された第２のＮＭＯＳトランジスタとを備え、
上記接続点から流出する電流を入力とし上記第２のＮＭＯＳトランジスタに流入する電流を出力とするカレントモードインバータにおいて、
上記第１のＰＭＯＳトランジスタのゲートが、少なくとも動作時に、グラウンドレベルに保持されてなることを特徴とする。
【００１４】
本発明のカレントモードインバータは、第１のＰＭＯＳトランジスタのゲートが、少なくとも動作時に、グラウンドレベルに保持されてなるものであるため、第１のＰＭＯＳトランジスタを動作させるにあたり、その第１のＰＭＯＳトランジスタに比較的低い電源電圧を印加すればよく、従って第１のＰＭＯＳトランジスタに流れる電流は比較的小さて済み、低消費電力化が図られる。また、第１のＰＭＯＳトランジスタのゲートに特殊なバイアス電圧を印加するためのバイアス電圧生成回路は不要である。さらに、第１のＰＭＯＳトランジスタを動作させるにあたり、後述する実施形態で説明するように、線形領域で動作させることができ、従って動作電圧の振幅を小さく抑えることができ、高速動作が実現される。
【００１５】
ここで、本発明のカレントインバータのうちの第１のカレントインバータは、上記の特徴に加え、さらに、上記接続点の電位をＶｉｎとし、上記第１のＰＭＯＳトランジスタのしきい値電圧の絶対値を｜Ｖｔｐ｜としたとき、動作中の少なくとも一部のタイミングで、
Ｖｉｎ≧｜Ｖｔｐ｜
の関係を満たすものである。
【００１６】
このような関係を満たすと、第１のＰＭＯＳトランジスタの動作領域を、飽和領域のみならず線形領域とすることができる。
【００１７】
また、上記第１のＰＭＯＳトランジスタのしきい値電圧の絶対値を｜Ｖｔｐ｜とし、上記第１および第２のＮＭＯＳトランジスタのしきい値電圧をＶｔｎとしたとき、
Ｖｔｎ＜｜Ｖｔｐ｜
の関係を満たすことも好ましい態様である。
【００１８】
このような関係を満たすと、第１のＰＭＯＳトランジスタ、およびカレントミラー構成されてなる第１，第２のＮＭＯＳトランジスタの双方を同時に飽和領域で動作させることができる。
【００１９】
また、本発明のカレントインバータのうちの第２のカレントインバータは、上記第１のＰＭＯＳトランジスタのゲートの電圧を、動作中にグラウンドレベルに保持するとともに、スタンバイ時に電源電圧に保持する制御回路を備えたものである。
【００２０】
このような制御回路を備えると、スタンバイ時に、第１のＰＭＯＳトランジスタがオフするため、消費電力をさらに低減することができる。また、例えば、本発明のカレントモードインバータが組み込まれたＣＭＬ回路とＶＭＬ回路が混在したＩＣにおいて、スタンバイ時に、ＶＭＬ回路のクロックを停止するとともに、上記制御回路で第１のＰＭＯＳトランジスタをオフすることができる。従って、ＶＭＬ回路との親和性を高めることができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００２２】
図１は、本発明のカレントモードインバータの一実施形態を示す回路図である。
【００２３】
尚、図５に示すカレントモードインバータ１００と同じ構成要素には同一の符号を付して説明する。
【００２４】
図１に示すカレントモードインバータ１０は、図５に示すカレントモードインバータ１００と比較し、２．５Ｖの電源Ｖ_DDに代えて、比較的低い電源電圧Ｖ_DD（１．０Ｖ）が印加される。
【００２５】
また、このカレントモードインバータ１０には、第１のＰＭＯＳトランジスタ１１のゲートの電圧を、動作中にグラウンドレベル（０Ｖ＝ＧＮＤ）に保持するとともに、スタンバイ時に１．０Ｖの電源電圧Ｖ_DDに保持する制御回路１５が備えられている。このように、動作中には、第１のＰＭＯＳトランジスタ１１のゲートの電圧をグラウンドレベルに保持し、且つ電源電圧Ｖ_DDを低く抑えることにより、低消費電力化と、後述する高速動作化との双方が実現される。また、スタンバイ時には、第１のＰＭＯＳトランジスタ１１のゲートの電圧を１．０Ｖの電源電圧Ｖ_DDに保持することにより、ＶＭＩ回路のクロック停止時と同様のスタンバイ状態が実現される。このため、さらなる低消費電力化が図られる。ここで、制御回路１５は、グラウンドレベルと電源電圧Ｖ_DDとを保持するように制御すればよく、従って簡単な構成で済み、従来の、特殊なバイアス電圧を生成するバイアス電圧生成回路１０１（図５参照）は不要であり、コストを削減することができる。
【００２６】
ここで、第１のＰＭＯＳトランジスタ１１の動作領域を、飽和領域のみならず線形領域とするために、以下の関係が満たされている。即ち、
第１のＰＭＯＳトランジスタ１１と第１のＮＭＯＳトランジスタ１２の接続点１４の電位をＶｉｎとし、第１のＰＭＯＳトランジスタ１１のしきい値電圧Ｖｔｐの絶対値を｜Ｖｔｐ｜としたとき、動作中の少なくとも一部のタイミングで、
Ｖｉｎ≧｜Ｖｔｐ｜
の関係が満たされている。ここで、Ｖｔｐは、第１のＰＭＯＳトランジスタ１１のしきい値電圧（例えば、−０．６２Ｖ）である。
【００２７】
また、本実施形態のカレントモードインバータ１０では、第１のＰＭＯＳトランジスタ１１、およびカレントミラー構成されてなる第１，第２のＮＭＯＳトランジスタ１２，１３の双方を同時に飽和領域で動作させるために、
第１のＰＭＯＳトランジスタ１１のしきい値電圧の絶対値を｜Ｖｔｐ｜とし、第１，第２のＮＭＯＳトランジスタ１２，１３のしきい値電圧をＶｔｎとしたとき、
Ｖｔｎ＜｜Ｖｔｐ｜
の関係が満たされている。ここで、Ｖｔｎは、第１，第２のＮＭＯＳトランジスタ１２，１３のしきい値（例えば、０．４３Ｖ）である。
【００２８】
図２は、図１に示すカレントモードインバータの、バイアス電圧Ｖｂｉａｓの変化に対する遅延時間を示すグラフである。
【００２９】
このグラフには、電源電圧Ｖ_DDとバイアス電圧Ｖｂｉａｓの関係を一定に保持したまま（電源電圧Ｖ_DD−バイアス電圧Ｖｂｉａｓ＝１．０Ｖ）、バイアス電圧Ｖｂｉａｓを１．５Ｖ〜０Ｖまで変化させた場合の、遅延時間ｔｐが示されている。ここで、遅延時間ｔｐは、Ｎ段のカレントモードインバータ１０からなるリングオシレータの発振周波数をｆ_Nとすると、
ｔｐ＝１／（Ｎ×ｆ_N）
と表される。
【００３０】
このグラフに示すように、電源電圧Ｖ_DD−バイアス電圧Ｖｂｉａｓ＝１．０Ｖを保ったまま、バイアス電圧Ｖｂｉａｓを下げると、遅延時間ｔｐは小さくなる。即ち、カレントモードインバータ１０は高速動作することとなる。この理由については後述する。
【００３１】
図３は、図１に示すカレントモードインバータの、バイアス電圧Ｖｂｉａｓの変化に対する電流Ｉｂの変化を示すグラフである。
【００３２】
このグラフには、電源電圧Ｖ_DDとバイアス電圧Ｖｂｉａｓの関係を一定に保持したまま（電源電圧Ｖ_DD−バイアス電圧Ｖｂｉａｓ＝１．０Ｖ）、バイアス電圧Ｖｂｉａｓを１．５Ｖ〜０Ｖまで変化させた場合の、電流Ｉｂの平均値Ｉａｖｅ（実線Ａ）および電流Ｉｂの最大変動値Ｉｐｐ（Ｐｅａｋ−ｔｏ−Ｐｅａｋ値；実線Ｂ）が示されている。
【００３３】
このグラフから明らかなように、バイアス電圧Ｖｂｉａｓを下げると、実線Ａで示すように電流Ｉｂの平均値Ｉａｖｅ（消費電流）は減少する。一方、実線Ｂで示す電流Ｉｂの最大変動値Ｉｐｐ（ノイズ成分）は増加する。従って、本実施形態の、０Ｖのバイアス電圧Ｖｂｉａｓが印加されてなるカレントモードインバータ１０では、ノイズ成分は増加するものの消費電流は小さく抑えられている。
【００３４】
図４は、図１に示すカレントモードインバータの、バイアス電圧Ｖｂｉａｓの変化に対する消費電力および消費電力×遅延時間の変化を示すグラフである。
【００３５】
このグラフには、電源電圧Ｖ_DDとバイアス電圧Ｖｂｉａｓの関係を一定に保持したまま（電源電圧Ｖ_DD−バイアス電圧Ｖｂｉａｓ＝１．０Ｖ）、バイアス電圧Ｖｂｉａｓを１．５Ｖ〜０Ｖまで変化させた場合の、消費電力（実線Ａ）および消費電力×遅延時間（消費電力遅延時間積；実線Ｂ）が示されている。
【００３６】
電源電圧Ｖ_DD−バイアス電圧Ｖｂｉａｓ＝１．０Ｖを保ったまま、バイアス電圧Ｖｂｉａｓを下げると、前述した図３に示す電流Ｉｂの平均値Ｉａｖｅ（消費電流）の減少に伴って消費電力（実線Ａ）が減少する。また、実線Ｂで示す遅延時間も減少する。本実施形態のカレントモードインバータ１０では、０Ｖのバイアス電圧Ｖｂｉａｓおよび１．０Ｖの電源電圧Ｖ_DDが印加されているため、消費電流の減少効果と電源電圧Ｖ_DDの低減効果との双方の効果により、消費電力が大幅に低減される。
【００３７】
ここで、本実施形態のカレントモードインバータ１０におけるデータを表１に示す。
【００３８】
【表１】

【００３９】
この表１から明らかなように、電源電圧Ｖ_DD＝１．０Ｖとバイアス電圧Ｖｂｉａｓ＝０Ｖ（グラウンドレベル）の組み合わせは、カレントモードインバータ１０に対して低消費電力と高速動作との双方の実現を可能にする。ここで、電源電圧Ｖ_DD＝２．５Ｖとバイアス電圧Ｖｂｉａｓ＝１．５Ｖの組み合わせと比べると、電流Ｉｐｐは、２．５倍程度に増加（０．８μＡ→２．１μＡ）するものの、この２．１μＡの電流Ｉｐｐは、ＶＭＬ回路の電流Ｉｐｐと比べて数十倍程度小さいため、ノイズ特性にはなんらの問題もない。
【００４０】
尚、本実施形態の、電源電圧Ｖ_DD＝１．０Ｖとバイアス電圧Ｖｂｉａｓ＝０Ｖの組み合わせにおいて、電流Ｉｐｐが増加する要因としては、第１のＰＭＯＳトランジスタ１１を線形領域で動作させていることに起因する（従来では、図５を参照して説明したように第１のＰＭＯＳトランジスタ１１は飽和領域で動作させている）。しかし、線形領域で動作させると、接続点１４のノードにおける論理１，０の差分電圧ΔＶｉｎ（論理電圧振幅）は２１７ｍＶと小さくなるため、高速動作が実現されることとなる。
【００４１】
【発明の効果】
以上説明したように、本発明によれば、低消費電力化が図られるとともに特殊なバイアス電圧を生成するバイアス電圧生成回路が不要で、且つ高速に動作するカレントモードインバータを提供することができる。
【図面の簡単な説明】
【図１】本発明のカレントモードインバータの一実施形態を示す回路図である。
【図２】図１に示すカレントモードインバータの、バイアス電圧Ｖｂｉａｓの変化に対する遅延時間を示すグラフである。
【図３】図１に示すカレントモードインバータの、バイアス電圧Ｖｂｉａｓの変化に対する電流Ｉｂの変化を示すグラフである。
【図４】図１に示すカレントモードインバータの、バイアス電圧Ｖｂｉａｓの変化に対する消費電力および消費電力×遅延時間の変化を示すグラフである。
【図５】従来のカレントモードインバータの構成を示す図である。
【符号の説明】
１０カレントモードインバータ
１１第１のＰＭＯＳトランジスタ
１２第１のＮＭＯＳトランジスタ
１３第２のＮＭＯＳトランジスタ
１４接続点
１５制御回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a current mode inverter employing a CMOS process.
[0002]
[Prior art]
Conventionally, a current mode logic circuit (Current-Mode Logic Circuit: hereinafter referred to as a CML circuit) employing a CMOS process is known. One of the CML circuits is a current mode inverter. In addition to the CML circuit, there is a voltage-mode logic circuit (Voltage-Mode Logic Circuit: hereinafter referred to as a VML circuit) employing a CMOS process that is currently mainstream. The CML circuit is different from the VML circuit in the following points.
(1) The CML circuit is configured to flow a constant current from a current load source. For this reason, there is no generation of a large instantaneous current at the time of switching in the VML circuit.
(2) In a Mixed-Signal IC in which a digital circuit that handles a digital signal and an analog circuit that handles an analog signal coexist, the switching current on the digital circuit side becomes the main noise source that flows into the analog circuit side through the circuit board. Compared with the VML circuit, the CML circuit does not generate an instantaneous current as described above. Therefore, the CML circuit can greatly contribute to improvement in accuracy on the analog circuit side and ease of design in the mixed-signal IC.
(3) Since the CML circuit is configured to flow a constant current, power consumption is constant regardless of the operating frequency. On the other hand, in the VML circuit, the power consumption is proportional to the operating frequency. For this reason, the CML circuit consumes less power than the VML circuit above a predetermined operating frequency. Note that the VML circuit can be brought into a standby state by stopping the clock.
[0003]
Here, a current mode inverter which is one of the CML circuits will be described.
[0004]
FIG. 5 is a diagram showing a configuration of a conventional current mode inverter.
[0005]
The current mode inverter 100 shown in FIG. 5 includes a first PMOS transistor 11 (PMOS current source) arranged in series between the power supply V _DD (2.5 V) and the ground GND in order from the power supply V _DD side. A first NMOS transistor 12 is provided.
[0006]
The current mode inverter 100 has one end connected to the ground GND, the gate connected to the connection point 14 between the first PMOS transistor 11 and the first NMOS transistor 12, and the first NMOS transistor 12. A second NMOS transistor 13 connected to both of the gates is provided. Here, the first and

second NMOS transistors

12 and 13 have a current mirror configuration, and the current ratio (mirror ratio) of the first and

second NMOS transistors

12 and 13 is 1: α (1 < α).
[0007]
Further, the current mode inverter 100 includes a bias voltage generation circuit 101 for applying a predetermined bias voltage Vbias (here, 1.5 V) to the gate of the first PMOS transistor 11.
[0008]
The current mode inverter 100 is formed by a 0.25 μm CMOS process, the threshold voltage Vtp of the first PMOS transistor 11 is, for example, −0.62 V, and the second and third NMOS transistors 12, The threshold voltage Vtn of 13 is, for example, 0.43V. Hereinafter, the operation of the current mode inverter 100 will be described.
[0009]
The current mode inverter 100 is supplied with a power supply voltage V _{DD of} 2.5 V, and a bias voltage Vbias of 1.5 V is applied from the bias voltage generating circuit 101 to the gate of the first PMOS transistor 11. Then, the first PMOS transistor 11 is turned on and operates in the saturation region, whereby a predetermined current Ib flows through the first PMOS transistor 11. Here, when the predetermined current Ib flows out as the current Iin (logic 0), no current flows into the gates of the first and

second NMOS transistors

12 and 13, so that the second NMOS transistor 13 is finally obtained. The current Iout flowing in is 0 (logic 1).
[0010]
On the other hand, when the current Iin is 0 (logic 1), the predetermined current Ib flows into the gates of the first and

second NMOS transistors

12 and 13. Here, since the current ratio of the first and

second NMOS transistors

12 and 13 is 1: α, the second NMOS transistor 13 has a current Iout that is α times the current flowing in the first NMOS transistor 12. Inflow (logic 0). In this way, the current mode inverter 100 performs an inverter operation using the current Iin flowing out from the connection point 14 as an input and the current Iout flowing into the second NMOS transistor 13 as an output.
[0011]
[Problems to be solved by the invention]
As described above, the conventional current mode inverter 100 has a configuration in which the predetermined current Ib is always supplied to the first PMOS transistor 11 and thus has a problem that power consumption is relatively large. In addition, a bias voltage generation circuit 101 that generates a special bias voltage Vbias (here, 1.5 V) for flowing a predetermined current Ib is also necessary.
[0012]
In view of the above circumstances, an object of the present invention is to provide a current mode inverter that can reduce power consumption and does not require a bias voltage generation circuit that generates a special bias voltage and operates at high speed.
[0013]
[Means for Solving the Problems]
The current mode inverter of the present invention that achieves the above object is as follows.
A first PMOS transistor and a first NMOS transistor, which are arranged in series between the power source and the ground, in order from the power source side;
A second NMOS transistor having one end connected to the ground and a gate connected to both the connection point between the first PMOS transistor and the first NMOS transistor and the gate of the first NMOS transistor And
In a current mode inverter having a current flowing out from the connection point as an input and a current flowing into the second NMOS transistor as an output,
The gate of the first PMOS transistor is held at a ground level at least during operation.
[0014]
In the current mode inverter of the present invention, the gate of the first PMOS transistor is held at the ground level at least during operation. Therefore, when the first PMOS transistor is operated, A relatively low power supply voltage may be applied. Therefore, the current flowing through the first PMOS transistor can be relatively small, and the power consumption can be reduced. In addition, a bias voltage generation circuit for applying a special bias voltage to the gate of the first PMOS transistor is unnecessary. Further, when the first PMOS transistor is operated, it can be operated in a linear region, as described in the later-described embodiment, so that the amplitude of the operating voltage can be suppressed small, and high-speed operation is realized.
[0015]
Here, in addition to the above characteristics, the first current inverter of the current inverters according to the present invention further sets the potential at the connection point to Vin and sets the absolute value of the threshold voltage of the first PMOS transistor. When | Vtp |, at least at some timing during operation,
Vin ≧ | Vtp |
Satisfies the relationship.
[0016]
When such a relationship is satisfied, the operation region of the first PMOS transistor can be a linear region as well as a saturation region.
[0017]
When the absolute value of the threshold voltage of the first PMOS transistor is | Vtp | and the threshold voltage of the first and second NMOS transistors is Vtn,
Vtn <| Vtp |
It is also a preferable aspect to satisfy the relationship.
[0018]
When such a relationship is satisfied, both the first PMOS transistor and the first and second NMOS transistors configured as a current mirror can be operated simultaneously in the saturation region.
[0019]
A second current inverter of the current inverters of the present invention includes a control circuit that holds the voltage of the gate of the first PMOS transistor at the ground level during operation and at the power supply voltage during standby. der thing was Ru.
[0020]
With such a control circuit, the power consumption can be further reduced because the first PMOS transistor is turned off during standby. Also, for example, in an IC in which a CML circuit and a VML circuit incorporating the current mode inverter of the present invention are mixed, the clock of the VML circuit is stopped and the first PMOS transistor is turned off by the control circuit during standby. Can do. Therefore, the affinity with the VML circuit can be increased.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described.
[0022]
FIG. 1 is a circuit diagram showing an embodiment of a current mode inverter of the present invention.
[0023]
The same components as those of the current mode inverter 100 shown in FIG.
[0024]
Compared with the current mode inverter 100 shown in FIG. 5, the current mode inverter 10 shown in FIG. 1 is applied with a relatively low power supply voltage V _DD (1.0 V) instead of the 2.5 V power supply V _DD .
[0025]
In addition, the current mode inverter 10 holds the voltage of the gate of the first PMOS transistor 11 at the ground level (0V = GND) during operation and at the power supply voltage V _{DD of} 1.0 V during standby. A control circuit 15 is provided. In this manner, during operation, the gate voltage of the first PMOS transistor 11 is held at the ground level and the power supply voltage V _DD is kept low, thereby reducing power consumption and increasing the speed of operation described later. Both are realized. Further, at the time of standby, by holding the gate voltage of the first PMOS transistor 11 at the power supply voltage V _{DD of} 1.0 V, a standby state similar to that when the clock of the VMI circuit is stopped is realized. For this reason, power consumption can be further reduced. Here, the control circuit 15 only needs to be controlled so as to hold the ground level and the power supply voltage V _DD, and thus a simple configuration is sufficient, and a conventional bias voltage generation circuit 101 that generates a special bias voltage (see FIG. 5) is unnecessary, and the cost can be reduced.
[0026]
Here, in order to make the operation region of the first PMOS transistor 11 not only the saturation region but also the linear region, the following relationship is satisfied. That is,
When the potential of the connection point 14 between the first PMOS transistor 11 and the first NMOS transistor 12 is Vin and the absolute value of the threshold voltage Vtp of the first PMOS transistor 11 is | Vtp | At some timing,
Vin ≧ | Vtp |
The relationship is satisfied. Here, Vtp is the threshold voltage (for example, −0.62 V) of the first PMOS transistor 11.
[0027]
Further, in the current mode inverter 10 of the present embodiment, in order to simultaneously operate both the first PMOS transistor 11 and the first and

second NMOS transistors

12 and 13 configured as a current mirror in the saturation region,
When the absolute value of the threshold voltage of the first PMOS transistor 11 is | Vtp | and the threshold voltage of the first and

second NMOS transistors

12 and 13 is Vtn,
Vtn <| Vtp |
The relationship is satisfied. Here, Vtn is a threshold value (for example, 0.43 V) of the first and

second NMOS transistors

12 and 13.
[0028]
FIG. 2 is a graph showing the delay time with respect to the change of the bias voltage Vbias of the current mode inverter shown in FIG.
[0029]
This graph shows a case where the bias voltage Vbias is changed from 1.5 V to 0 V while the relationship between the power supply voltage V _DD and the bias voltage Vbias is kept constant (power supply voltage V _DD -bias voltage Vbias = 1.0 V). The delay time tp is shown. Here, when the oscillation frequency of the ring oscillator composed of the N-stage current mode inverter 10 is f _N , the delay time tp is
tp = 1 / (N × f _N )
It is expressed.
[0030]
As shown in this graph, when the bias voltage Vbias is lowered while maintaining the power supply voltage V _DD -bias voltage Vbias = 1.0 V, the delay time tp becomes small. That is, the current mode inverter 10 operates at high speed. The reason for this will be described later.
[0031]
FIG. 3 is a graph showing a change in current Ib with respect to a change in bias voltage Vbias in the current mode inverter shown in FIG.
[0032]
This graph shows a case where the bias voltage Vbias is changed from 1.5 V to 0 V while the relationship between the power supply voltage V _DD and the bias voltage Vbias is kept constant (power supply voltage V _DD -bias voltage Vbias = 1.0 V). The average value Iave (solid line A) of the current Ib and the maximum fluctuation value Ipp (Peak-to-Peak value; solid line B) of the current Ib are shown.
[0033]
As is apparent from this graph, when the bias voltage Vbias is decreased, the average value Iave (current consumption) of the current Ib decreases as shown by the solid line A. On the other hand, the maximum fluctuation value Ipp (noise component) of the current Ib indicated by the solid line B increases. Therefore, in the current mode inverter 10 to which the bias voltage Vbias of 0 V is applied according to the present embodiment, although the noise component increases, the current consumption is kept small.
[0034]
FIG. 4 is a graph showing changes in power consumption and power consumption × delay time with respect to changes in the bias voltage Vbias of the current mode inverter shown in FIG.
[0035]
This graph shows a case where the bias voltage Vbias is changed from 1.5 V to 0 V while the relationship between the power supply voltage V _DD and the bias voltage Vbias is kept constant (power supply voltage V _DD -bias voltage Vbias = 1.0 V). The power consumption (solid line A) and power consumption × delay time (power consumption delay time product; solid line B) are shown.
[0036]
When the bias voltage Vbias is lowered while maintaining the power supply voltage V _DD -bias voltage Vbias = 1.0 V, the power consumption (solid line A) increases as the average value Iave (current consumption) of the current Ib shown in FIG. ) Decreases. In addition, the delay time indicated by the solid line B also decreases. In the current mode inverter 10 of the present embodiment, the bias voltage Vbias of 0 V and the power supply voltage V _{DD of} 1.0 V are applied. Therefore, both the effect of reducing the consumption current and the effect of reducing the power supply voltage V _DD are achieved. , Power consumption is greatly reduced.
[0037]
Here, Table 1 shows data in the current mode inverter 10 of the present embodiment.
[0038]
[Table 1]

[0039]
As is apparent from Table 1, the combination of the power supply voltage V _DD = 1.0 V and the bias voltage Vbias = 0 V (ground level) achieves both low power consumption and high speed operation for the current mode inverter 10. enable. Here, compared with the combination of the power supply voltage V _DD = 2.5 V and the bias voltage Vbias = 1.5 V, the current Ipp increases about 2.5 times (0.8 μA → 2.1 μA). Since the current Ipp of 1 μA is about several tens of times smaller than the current Ipp of the VML circuit, there is no problem in noise characteristics.
[0040]
In the present embodiment, in the combination of the power supply voltage V _DD = 1.0 V and the bias voltage Vbias = 0 V, the factor that increases the current Ipp is that the first PMOS transistor 11 is operated in the linear region. This is caused (conventionally, as described with reference to FIG. 5, the first PMOS transistor 11 is operated in the saturation region). However, when operating in the linear region, the differential voltage ΔVin (logic voltage amplitude) of the logic 1 and 0 at the node of the connection point 14 becomes as small as 217 mV, so that high-speed operation is realized.
[0041]
【The invention's effect】
As described above, according to the present invention, it is possible to provide a current mode inverter that achieves low power consumption, does not require a bias voltage generation circuit that generates a special bias voltage, and operates at high speed.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an embodiment of a current mode inverter of the present invention.
2 is a graph showing a delay time with respect to a change in a bias voltage Vbias in the current mode inverter shown in FIG.
FIG. 3 is a graph showing a change in current Ib with respect to a change in bias voltage Vbias in the current mode inverter shown in FIG. 1;
4 is a graph showing changes in power consumption and power consumption × delay time with respect to changes in bias voltage Vbias of the current mode inverter shown in FIG. 1; FIG.
FIG. 5 is a diagram showing a configuration of a conventional current mode inverter.
[Explanation of symbols]
10 current mode inverter 11 first PMOS transistor 12 first NMOS transistor 13 second NMOS transistor 14 connection point 15 control circuit

Claims

A first PMOS transistor and a first NMOS transistor, which are arranged in series between the power source and the ground, in order from the power source side;
A second NMOS transistor having one end connected to ground and a gate connected to both the connection point between the first PMOS transistor and the first NMOS transistor and the gate of the first NMOS transistor And
In a current mode inverter having a current flowing out from the connection point as an input and a current flowing into the second NMOS transistor as an output,
The gate of the first PMOS transistor, at least during operation, Ri Na held at ground level, and further,
When the potential of the connection point is Vin and the absolute value of the threshold voltage of the first PMOS transistor is | Vtp |, at least at some timing during operation,
Vin ≧ | Vtp |
A current mode inverter characterized by satisfying the relationship .

When the absolute value of the threshold voltage of the first PMOS transistor is | Vtp | and the bias voltage of the first and second NMOS transistors is Vtn,
Vtn <| Vtp |
The current mode inverter according to claim 1, wherein:

A first PMOS transistor and a first NMOS transistor, which are arranged in series between the power source and the ground, in order from the power source side;
A second NMOS transistor having one end connected to ground and a gate connected to both the connection point between the first PMOS transistor and the first NMOS transistor and the gate of the first NMOS transistor And
In a current mode inverter having a current flowing out from the connection point as an input and a current flowing into the second NMOS transistor as an output,
The gate of the first PMOS transistor is held at a ground level at least during operation;
The first voltage of the gate of the PMOS transistor holds the ground level during operation, features and to Luke transparent mode inverter further comprising a control circuit for holding the power supply voltage during standby.