JP3810868B2

JP3810868B2 - Semiconductor device

Info

Publication number: JP3810868B2
Application number: JP24854596A
Authority: JP
Inventors: 龍彦大熊; 宮本　　朗; 八郎佐藤
Original assignee: Kenwood KK; Sanken Electric Co Ltd
Current assignee: Kenwood KK; Sanken Electric Co Ltd
Priority date: 1995-08-31
Filing date: 1996-08-30
Publication date: 2006-08-16
Anticipated expiration: 2016-08-30
Also published as: JPH09130155A

Description

【０００１】
【産業上の利用分野】
本発明は半導体装置に係り、とくに半導体基板上にＮＰＮ型パワートランジスタが形成された第１の半導体装置と、半導体基板上に第１の半導体装置のＮＰＮ型パワートランジスタと相補トランジスタ対をなすＰＮＰ型パワートランジスタが形成された第２の半導体装置とによりＳＥＰＰ接続が可能な半導体装置に関する。
【０００２】
【従来の技術】
パワーアンプの出力段（最終段）などでは相補トランジスタ対をなすＮＰＮ型パワートランジスタとＰＮＰ型パワートランジスタをＳＥＰＰ（シングルエンデッドプッシュプル）接続し、大きな出力を得ている。ＳＥＰＰ回路では、両パワートランジスタのベース−エミッタ間順方向電圧降下の総和とほぼ同じバイアス電圧を２つのベース間に印加するバイアス回路を設け、両パワートランジスタに所定のアイドリング電流（例えば、最大出力数十ＷのＢ級アンプの場合、数十ｍＡ程度）を流して出力波形にクロスオーバ歪が生じるのを回避している。
【０００３】
パワートランジスタのベース−エミッタ間順方向電圧降下Ｖ_BEは、−２〜−２．５ｍＶ／°Ｃ程度の負の温度係数を持っており、バイアス電圧Ｖ_biasを一定のままにすると、パワートランジスタの発熱による温度上昇で動作点が変化し、アイドリング電流が増大して発熱が増し、更に温度が上昇するという悪循環（熱暴走）で両パワートランジスタが破壊してしまう。これを防ぐために、従来、バイアス回路は図１０に示す如く、直列接続したｎ個のダイオードＤ₁〜Ｄ_nとバイアス電圧（アイドリング電流）調整用の半固定抵抗ＶＲ₁で構成したダイオード式のバイアス回路１とするか、または図１１の如きバイアス用トランジスタ２、固定抵抗Ｒ₁₁、半固定抵抗ＶＲ₂、固定抵抗Ｒ₁₂で構成したトランジスタ式のバイアス回路３とし、ダイオードＤ₁〜Ｄ_n、バイアス用トランジスタ２をＮＰＮ型パワートランジスタ４、ＰＮＰ型パワートランジスタ５と熱結合させて、アイドリング電流の温度補償を行うようにしている。ダイオードＤ₁〜Ｄ_nの各順方向電圧降下Ｖ_F1〜Ｖ_Fnも−２〜−２．５ｍＶ／°Ｃ程度の負の温度係数を持っており、温度が上昇するとバイアス電圧Ｖ_biasが低下するので、アイドリング電流を一定化させることができる。また、バイアス用トランジスタ２のベース−エミッタ間順方向電圧降下Ｖ_BEも−２〜−２．５（ｍＶ／°Ｃ）程度の負の温度係数を持っており、温度が上昇するとバイアス電圧が低下するので、アイドリング電流を一定化させることができる。
図１０、図１１中の符号６，７はエミッタ抵抗である。また、抵抗Ｒ５、トランジスタＴｒ５、抵抗Ｒ６，トランジスタＴｒ６はドライバ段１０の最終段であり、発振防止用の抵抗Ｒ７、Ｒ８を介してバイアス回路１，３と接続されている。
【０００４】
ところで、ＮＰＮ型パワートランジスタとＰＮＰ型パワートランジスタは従来から単品の半導体装置として市販されており、パワーアンプ最終段としてＳＥＰＰ接続する場合、互いに同じ所望の電気的特性を持つものを選んで放熱器（ヒートシンク）に固定する。一方、バイアス回路を構成するダイオードやトランジスタも単品の半導体装置として各種特性のものが市販されており、ＳＥＰＰ回路のバイアス回路に適した特性を持つものを選択して、パワートランジスタと同じ放熱器に固定し、熱結合する。
図１２は図１１のトランジスタ式のバイアス回路３を用いたパワーアンプのドライブ段及び最終段の実装配線図の一例である。８は放熱器、９はプリント基板、４と５は放熱器８に固定されるとともに、ベース端子(B) ，(B´）、コレクタ端子(C) ，(C´）、エミッタ端子(E) ，(E´）がプリント基板９に接続されたＮＰＮ型パワートランジスタとＰＮＰ型パワートランジスタであり、各々、ダーリントン接続トランジスタで構成されている。６と７はエミッタ抵抗、２は放熱器８に固定されるとともにベース端子(B) 、コレクタ端子(C) 、エミッタ端子(E)
がプリント基板９に接続されたバイアス用トランジスタであり、固定抵抗Ｒ₁₁、半固定抵抗ＶＲ₂、固定抵抗Ｒ₁₂とともにバイアス回路を構成する。
【０００５】
【発明が解決しようとする課題】
図１２から明らかなように、バイアス用トランジスタ２がＮＰＮ型パワートランジスタ４，ＰＮＰ型パワートランジスタ５と別体であるため、放熱器８には２つのパワートランジスタに加えてバイアス用トランジスタ２も固定しなければならず、製造に手間が掛かり、コスト高の要因となっていた。また、バイアス用トランジスタ２は２つのＮＰＮ型，ＰＮＰ型パワートランジスタ４，５のベース−エミッタ接合部から物理的にかなり離れているため、ＮＰＮ型，ＰＮＰ型パワートランジスタ４，５の温度上昇がバイアス用トランジスタ２に伝わるまでにタイムラグが生じ、また、バイアス用トランジスタ２がＮＰＮ型，ＰＮＰ型パワートランジスタ４，５と同じ温度まで上昇しにくいことから、アイドリング電流に対する良好な温度補償が難しく、熱暴走防止の信頼性が低かった。
更に、ＮＰＮ型パワートランジスタ４とＰＮＰ型パワートランジスタ５の間にバイアス用トランジスタ２を配置し、プリント基板９の上で接続することから、コレクタ端子(C) ，(C´) 、エミッタ端子(E) ，(E´) 間のプリント配線の引き回しが長くなって、広い実装面積を必要とするとともに、プリント配線のインダクタンス分により大きな電磁波放射が起き、出力の歪が大きくなる欠点もあった。
これらの欠点はダイオード式のバイアス回路を用いた場合でも同様である。
【０００６】
近年、同一半導体基板上に、ＮＰＮ型若しくはＰＮＰ型パワートランジスタと温度補償兼用バイアス回路用のダイオードを一体的に形成、集積することで熱結合を理想化した半導体装置が幾つか提案されており（特開昭５３−２９０８２号公報、特開昭６３−１６９７６４号公報、特開昭６３−１９０３８１号公報など）、かかる半導体装置をＳＥＰＰ回路に利用することで、上記欠点を解消する可能性が有る。
ＮＰＮ型パワートランジスタに対しできるだけ安価にダイオードを集積するには、パワートランジスタと同一の半導体基板にＰＮ接合型ダイオードを形成することになるが、構造を簡単にすると、寄生トランジスタの発生が避けられない。この場合、寄生トランジスタのベース−エミッタ間接合を利用してダイオードを実現することが考えられるが、寄生トランジスタの電流増幅率ｈ_feを１／１０以下と小さくする必要があり、このときダイオードの順方向電圧降下は１Ｖ程度となってしまい、パワートランジスタのベース−エミッタ間順方向電圧降下Ｖ_BE≒０．６Ｖ（パワートランジスタが２段のダーリントン接続の場合は２Ｖ_BE≒ １．２Ｖ、３段のダーリントン接続の場合は３Ｖ_BE≒１．８Ｖ）と大きく食い違ってしまう。
ＰＮＰ型パワートランジスタについても同様に、同一の半導体基板上にＰＮ接合型ダイオードを一体的に形成しようとすると、ダイオードの順方向電圧降下がパワートランジスタのベース−エミッタ間順方向電圧降下Ｖ_BE≒０．６Ｖ（２段のダーリントン接続の場合は２Ｖ_BE≒１．２Ｖ、３段のダーリントン接続の場合は３Ｖ_BE≒１．８Ｖ）と大きく食い違ってしまう。
このため、同一半導体基板上にＮＰＮ型パワートランジスタと温度補償兼用バイアス回路用のダイオードを集積した第１の半導体装置と、同一半導体基板上にＰＮＰ型パワートランジスタと温度補償兼用バイアス回路用のダイオードを集積した第２の半導体装置を組み合わせてもバイアス電圧が不適合となってしまうので、使用することができず、そもそもかかる半導体装置は半導体メーカでもその製造、販売をしていない。
【０００７】
特開昭６３−１６９７６４号公報の第３図に示された如く、互いに異なる半導体基板上にパワートランジスタとダイオードを形成すれば、ダイオードの順方向電圧降下をパワートランジスタのベース−エミッタ間順方向電圧降下と同じ約０．６Ｖとすることができるが、熱結合が不完全となり、また、製造コストが高くなってしまう不具合がある。
このため、従来は、ＮＰＮ型パワートランジスタ及びＰＮＰ型パワートランジスタとバイアス回路用のトランジスタ又はダイオードを別個に調達して放熱器に取りつけるほかなく、上述したように、ＳＥＰＰ回路の製造に手間が掛かること、良好な温度補償が行い難いこと、広い実装面積を要し、大きな出力歪が生じることなどの問題が避けられなかった。
【０００８】
本発明は上記した従来技術の問題に鑑み、ＮＰＮ型パワートランジスタとＰＮＰ型パワートランジスタを温度補償兼用のバイアス回路とともにＳＥＰＰ接続する場合の製造の手間を軽減でき、また、良好な温度補償を行える半導体装置を提供することを、その目的とする。
また、ＳＥＰＰ接続する場合に広い実装面積を要せず、出力歪が生じにくい半導体装置を提供することを、その目的とする。
【０００９】
【課題を解決するための手段】
請求項１記載の半導体装置では、半導体基板上にＮＰＮ型パワートランジスタが形成された第１の半導体装置と、半導体基板上に第１の半導体装置のＮＰＮ型パワートランジスタと相補トランジスタ対を成すＰＮＰ型パワートランジスタが形成された第２の半導体装置とによりＳＥＰＰ接続が可能とした半導体装置であって、第１の半導体装置にはＮＰＮ型パワートランジスタと同一半導体基板上にバイアス回路用の１又は直列接続された複数のダイオードを形成し、該ダイオードのアノード側端部をＮＰＮ型パワートランジスタのベースと接続するとともにカソード側端部をバイアス端子と接続し、第２の半導体装置にはＰＮＰ型パワートランジスタと同一半導体基板上にバイアス回路用の１又は直列接続された複数のダイオードを形成し、該ダイオードのカソード側端部をＰＮＰ型パワートランジスタのベースと結合するとともにアノード側端部をバイアス端子と接続した半導体装置において、第１の半導体装置のＮＰＮ型パワートランジスタと第２の半導体装置のＰＮＰ型パワートランジスタのベース−エミッタ間順方向電圧降下の合計をＥとして、第１，第２の半導体装置の内、一方はバイアス回路用のダイオード全体の順方向電圧降下Ｖ₁をＥより小さく、かつ、約Ｅ／２以外の任意の一定値とし、第１，第２の半導体装置の内、他方はバイアス回路用のダイオードをショットキーバリアダイオードで形成し、かつ、ダイオード全体の順方向降下電圧Ｖ₂を約（Ｅ−Ｖ₁）の所定値となるようにするとともに、第１の半導体装置はＮＰＮ型パワートランジスタのベース側、コレクタ側、エミッタ側とそれぞれ接続されたベース端子、コレクタ端子、エミッタ端子を含み、第２の半導体装置はＰＮＰ型パワートランジスタのベース側、コレクタ側、エミッタ側とそれぞれ接続されたベース端子、コレクタ端子、エミッタ端子を含み、第１の半導体装置と第２の半導体装置を並べた場合に、互いのエミッタ端子が隣合う最も内側の位置となり、互いのコレクタ端子が次に内側の位置となるように各端子を配置し、更に、第１の半導体装置にＮＰＮ型パワートランジスタのエミッタと接続されたエミッタ抵抗を設け、該エミッタ抵抗の他端を第２のエミッタ端子と接続し、第２の半導体装置にＰＮＰ型パワートランジスタのエミッタと接続されたエミッタ抵抗を設け、該エミッタ抵抗の他端を第２のエミッタ端子と接続し、第１の半導体装置と第２の半導体装置を並べた場合に、互いの第２のエミッタ端子が、エミッタ端子より更に内側の位置となるように配置したことを特徴としている。
【００１０】
これにより、相補トランジスタ対を成すＮＰＮ型パワートランジスタとＰＮＰ型パワートランジスタのベース−エミッタ間順方向電圧降下の合計をＥとして、第１，第２の半導体装置の内、一方に形成したバイアス回路用のダイオード全体の順方向電圧降下Ｖ₁はＥより小さく、かつ、約Ｅ／２以外の任意の一定値で良いことから、ＮＰＮ型パワートランジスタまたはＰＮＰ型パワートランジスタと同一の半導体基板上にＰＮ接合型など普通のダイオードを形成すれば良く、製造が容易であり安価で済む。また、第１，第２の半導体装置の内、他方のバイアス回路用のダイオードをショットキーバリアダイオードとしたことで、比較的、簡単な構成で、ダイオード１個当たりの順方向電圧降下を０．１〜０．５Ｖと細かく設定でき、ダイオード全体の順方向降下電圧Ｖ₂を約（Ｅ−Ｖ₁）の所定値に簡単に設定することができる。この結果、放熱器に第１，第２の半導体装置を取り付けるだけで適正なバイアス電圧を発生するバイアス回路用のダイオードの取り付けを自動的に完了させることができ、ＳＥＰＰ回路の組立の手間が簡略化する。この際、第１，第２の半導体装置の両方をショットキーバリアダイオードとはせず、片方だけとしたので、部品コストの上昇は少なくて済む。
また、第１，第２の半導体装置内では、ＮＰＮ型パワートランジスタまたはＰＮＰ型パワートランジスタと同一半導体基板上にダイオードを形成するので、理想的な熱結合を行わせることができ、良好な温度補償を行うことができる。
更に、互いに相補関係に有る第１，第２の半導体装置の組み合わせを選択すれば、バイアス回路用のダイオードの選択は自動的にされるので、ＳＥＰＰ回路の設計が簡単となる。
また、第１，第２の半導体装置を各々、従来のＮＰＮ型パワートランジスタ，ＰＮＰ型パワートランジスタと同様に使用することもできる。
また、第１の半導体装置と第２の半導体装置を並べた場合に、互いのエミッタ端子が隣合う最も内側の位置となり、互いのコレクタ端子が次に内側の位置となるように各端子を配置したことにより、ＳＥＰＰ接続に必要なエミッタ端子、コレクタ端子に関するプリント基板上でのプリントパターンの引き回し長を短く抑えることができ、電磁放射を減らして出力歪の発生を抑制することができる。そして、内蔵エミッタ抵抗の一端を、パワートランジスタのエミッタ側と接続されたエミッタ端子とは異なる第２のエミッタ端子と接続したので、内蔵エミッタ抵抗を介さずにパワートランジスタのエミッタと直接外部接続することもでき、内蔵エミッタ抵抗の両端電圧を測定してパワートランジスタのコレクタ電流を監視したり、設計上の都合から他の値のエミッタ抵抗を外付けしたりすることもできる。また、第１，第２の半導体装置を並べたとき第２のエミッタ端子が一番内側に来るようにしたので、内蔵エミッタ抵抗を利用する標準的な使い方をする場合、プリント基板上では最短距離で第２のエミッタ端子間を接続でき、出力用プリントパターン長の引き回しを最小限に抑えることができる。
【００１５】
請求項２記載の半導体装置では、請求項１記載の装置において、第１の半導体装置のバイアス回路用のダイオードのアノード側端部をベース端子と接続するとともに、アノード側端部とＮＰＮ型パワートランジスタのベースとの間にベース抵抗を介装し、第２の半導体装置のバイアス回路用のダイオードのカソード側端部をベース端子と接続するとともに、カソード側端部とＰＮＰ型パワートランジスタのベースとの間にベース抵抗を介装したことを特徴としている。
これにより、発振を防止するため、ドライバ段とＮＰＮ型パワートランジスタ及びＰＮＰ型パワートランジスタのベースとの間に設ける抵抗に流れる電流値を小さくして、該発振防止抵抗での電圧ロスを少なくできる。この結果、第１，第２の半導体装置をＳＥＰＰ接続して構成するパワーアンプの出力を大きくすることができる。
また、第１の半導体装置と第２の半導体装置に発振防止用のベース抵抗を内蔵することで、プリント基板上に発振防止用で不燃化した抵抗を実装する手間とスペースが不要となり、コストも安価にできる。
【００１６】
請求項４記載の半導体装置では、第１の半導体装置のＮＰＮ型パワートランジスタと第２の半導体装置のＰＮＰ型パワートランジスタのベース−エミッタ間順方向電圧降下の合計をＥとして、第１，第２の半導体装置の内、一方はバイアス回路用のダイオード全体の順方向電圧降下Ｖ ₁ をＥより小さく、かつ、約Ｅ／２以外の任意の一定値とし、第１，第２の半導体装置の内、他方はバイアス回路用のダイオードをショットキーバリアダイオードで形成し、かつ、ダイオード全体の順方向降下電圧Ｖ ₂ を約（Ｅ−Ｖ ₁ ）の所定値となるようにするとともに、第１の半導体装置のＮＰＮ型パワートランジスタをダーリントン接続したｎ段のＮＰＮ形トランジスタで構成し、各ＮＰＮ型トランジスタのエミッタを、各々、個別に設けたエミッタ抵抗を介してエミッタ端子と接続し、第２の半導体装置のＰＮＰ型パワートランジスタをダーリントン接続したｎ段のＰＮＰ型トランジスタで構成し、各ＰＮＰ型トランジスタのエミッタを、各々、個別に設けたエミッタ抵抗を介してエミッタ端子と接続したことを特徴としている。
これにより、相補トランジスタ対を成すＮＰＮ型パワートランジスタとＰＮＰ型パワートランジスタのベース−エミッタ間順方向電圧降下の合計をＥとして、第１，第２の半導体装置の内、一方に形成したバイアス回路用のダイオード全体の順方向電圧降下Ｖ ₁ はＥより小さく、かつ、約Ｅ／２以外の任意の一定値で良いことから、ＮＰＮ型パワートランジスタまたはＰＮＰ型パワートランジスタと同一の半導体基板上にＰＮ接合型など普通のダイオードを形成すれば良く、製造が容易であり安価で済む。また、第１，第２の半導体装置の内、他方のバイアス回路用のダイオードをショットキーバリアダイオードとしたことで、比較的、簡単な構成で、ダイオード１個当たりの順方向電圧降下を０．１〜０．５Ｖと細かく設定でき、ダイオード全体の順方向降下電圧Ｖ ₂ を約（Ｅ−Ｖ ₁ ）の所定値に簡単に設定することができる。この結果、放熱器に第１，第２の半導体装置を取り付けるだけで適正なバイアス電圧を発生するバイアス回路用のダイオードの取り付けを自動的に完了させることができ、ＳＥＰＰ回路の組立の手間が簡略化する。この際、第１，第２の半導体装置の両方をショットキーバリアダイオードとはせず、片方だけとしたので、部品コストの上昇は少なくて済む。
また、第１，第２の半導体装置内では、ＮＰＮ型パワートランジスタまたはＰＮＰ型パワートランジスタと同一半導体基板上にダイオードを形成するので、理想的な熱結合を行わせることができ、良好な温度補償を行うことができる。
更に、互いに相補関係に有る第１，第２の半導体装置の組み合わせを選択すれば、バイアス回路用のダイオードの選択は自動的にされるので、ＳＥＰＰ回路の設計が簡単となる。
また、第１，第２の半導体装置を各々、従来のＮＰＮ型パワートランジスタ，ＰＮＰ型パワートランジスタと同様に使用することもできる。
また、第１，第２の半導体装置をＳＥＰＰ接続したときの入力信号の極性が例えば、正から負に変わる際、ｎ段のＮＰＮ形トランジスタの内、２段目以降のトランジスタのベースに蓄積されたキャリアを、最終段のエミッタ抵抗を介することなくｎ段のＰＮＰ型トランジスタの内、２段目以降のトランジスタのベースに速やかに吸収させることができるので、ｎ段のＮＰＮ形トランジスタのカットオフが迅速になされる。この結果、クロスオーバ歪が生じにくくなり、また、最終段のＮＰＮ型トランジスタから最終段のＰＮＰ型トランジスタへ大きな貫通電流が流れるのが阻止されるので、これら最終段のトランジスタの破壊を未然に防止することができる。
【００１７】
請求項６記載の半導体装置では、第１の半導体装置のＮＰＮ型パワートランジスタをダーリントン接続したｎ段のＮＰＮ形トランジスタで構成し、この内、最終段のＮＰＮ型トランジスタのエミッタを第１のエミッタ端子と接続するとともに、２段目以降の各ＮＰＮ型トランジスタのエミッタを、各々、個別に設けたエミッタ抵抗を介して第２のエミッタ端子と接続し、第２の半導体装置のＰＮＰ型パワートランジスタをダーリントン接続したｎ段のＰＮＰ型トランジスタで構成し、この内、最終段のＰＮＰ型トランジスタのエミッタを第１のエミッタ端子と接続するとともに、２段目以降の各ＰＮＰ型トランジスタのエミッタを、各々、個別に設けたエミッタ抵抗を介して第２のエミッタ端子と接続したことを特徴としている。
これにより、請求項４と同様に、第１，第２の半導体装置をＳＥＰＰ接続したときの入力信号の極性が例えば、正から負に変わる際、ｎ段のＮＰＮ形トランジスタの内、２段目以降のトランジスタのベースに蓄積されたキャリアを、最終段のエミッタ抵抗を介することなくｎ段のＰＮＰ型トランジスタの内、２段目以降のトランジスタのベースに速やかに吸収させることで、クロスオーバ歪を生じにくくし、また、最終段のＮＰＮ型トランジスタから最終段のＰＮＰ型トランジスタへ大きな貫通電流が流れるのを阻止して、これら最終段のトランジスタの破壊を防止することができる。
また、最終段のＮＰＮ型トランジスタとＰＮＰ型トランジスタに接続するエミッタ抵抗は外付けするようにしたので、任意の抵抗値を選択することができる。
【００２７】
【実施例】
図１は本発明の一実施例に係るパワーアンプのドライバ段及び出力段を示す回路図であり、図２はパワーアンプの出力段の実装配線図である。
２０は第１の半導体装置であり、同じ半導体基板上に近接してＮＰＮ型パワートランジスタ２１と普通のＰＮ接合型のダイオード２２が周知の半導体製造プロセスにより一体的に形成され、集積化されている。ＮＰＮ型パワートランジスタ２１はＮＰＮ型のトランジスタＴｒ１とＴｒ２がダーリントン接続されて成り、トランジスタＴｒ１とＴｒ２のエミッタには安定化用のエミッタ抵抗Ｒ１，Ｒ２の一端が接続されている。エミッタ抵抗Ｒ１の他端はトランジスタＴｒ２のエミッタと接続されている。また、エミッタ抵抗Ｒ２の他端は外部接続用の第２エミッタ端子 (E2) と接続されている。Ｒ１は１００〜２００Ω程度であり、ここでは一例として１５０Ωとし、Ｒ２は０．２２〜０．４７Ω程度であり、ここでは一例として０．４７Ωとしてある。
トランジスタＴｒ１とＴｒ２のベース−エミッタ間接合の順方向電圧降下Ｖ_BEはともに約０．６Ｖである。また、Ｖ_BEの温度係数はα₁ｍＶ／°Ｃ（α₁は−２前後）の負の値である。
【００２８】
ダイオード２２は後述する第２の半導体装置のダイオード、半固定抵抗と組み合わされることにより、ＳＥＰＰ回路のバイアス回路を構成する。ダイオード２２は安価に構成するため、ＮＰＮ型パワートランジスタと同一の半導体基板にＰ層のシールド層を挟んでＰＮ接合型ダイオードを形成してあるが、寄生トランジスタのｈ_feを１／１０以下に抑えてあり、これがため、ダイオード２２のＰＮ接合の順方向電圧降下Ｖ_Fは約１Ｖとなっている。Ｖ_Fの温度係数はα₂ｍＶ／ °Ｃの負の値とする。なお、ＰＮ接合型ダイオードの場合、α₂≒α₁である。
【００２９】
第１の半導体装置２０は外部接続用に、ベース端子(B) 、バイアス端子(b) 、コレクタ端子(C) 、第１エミッタ端子(E1)、第２エミッタ端子(E2)の５つの端子を有しており、ＮＰＮ型パワートランジスタ２１のベース（トランジスタＴｒ１のベース）、コレクタ（トランジスタＴｒ１，Ｔｒ２のコレクタ）、エミッタ（トランジスタＴｒ２のエミッタ）がそれぞれベース端子(B) 、コレクタ端子(C) 、第１エミッタ端子(E1)と接続され、ダイオード２２のカソードがバイアス端子(b) と接続されている。なお、ダイオード２２のアノードはＮＰＮ型パワートランジスタのベース（トランジスタＴｒ１のベース）に内部接続されている。
【００３０】
一方、第２の半導体装置３０は第１の半導体装置２０と対称的な構成を有し、同じ半導体基板上に近接してＰＮＰ型パワートランジスタ３１とｎ個のショットキーバリア型のダイオード３２₁〜３２_nが周知の半導体製造プロセスにより一体的に形成され、集積化されている。ＰＮＰ型パワートランジスタ３１はＰＮＰ型のトランジスタＴｒ３とＴｒ４がダーリントン接続されて成り、第１の半導体装置２０のＮＰＮ型パワートランジスタ２１と電気的特性が揃っており、相補トランジスタ対を成す。トランジスタＴｒ３とＴｒ４のエミッタには安定化用のエミッタ抵抗Ｒ３，Ｒ４の一端が接続されている。エミッタ抵抗Ｒ３の他端はトランジスタＴｒ４のエミッタと接続されている。また、エミッタ抵抗Ｒ４の他端は外部接続用の第２エミッタ端子(E2 ´) と接続されている。Ｒ３はＲ１と同じであり、ここでは一例として１５０Ωとし、Ｒ４もＲ２と同じであり、ここでは一例として０．４７Ωとしてある。
トランジスタＴｒ３とＴｒ４のベース−エミッタ間接合の順方向電圧降下Ｖ_BEはともに約０．６Ｖであり、温度係数はα₃ｍＶ／°Ｃの負の値である（α₃≒α₁）。
【００３１】
ダイオード３２₁〜３２_nは第２の半導体装置３０の中で直列に内部接続されており、カソート側がＰＮＰ型パワートランジスタ３１のベース（トランジスタＴｒ３のベース）と内部接続してある。これらのダイオード３２₁〜３２_nはショットキーバリア型（金属−半導体接合）であることから、比較的、簡単な構成でダイオード１個当たりの順方向電圧降下を０．１〜０．５Ｖと細かく設定でき、ダイオード全体の順方向降下電圧Ｖ₂を自由に設定することができる。ダイオード３２₁〜３２_nの各温度係数α₄₁〜α_4n（ｍＶ／°Ｃ）は負の値であるが、−２前後で或る程度の設計自由度が有る（α_4i≒α₁（ｉ＝１〜ｎ）とすることも簡単にできる）。
【００３２】
ダイオード３２₁〜３２_nの個数ｎ、ダイオード３２₁〜３２_nの各順方向電圧降下Ｖ_G1〜Ｖ_Gn及びダイオード３２₁〜３２_n全体の順方向降下電圧Ｖ₂、Ｖ_G1〜Ｖ_Gnの温度係数α₄₁〜α_4nについて説明する。
まず、ＮＰＮ型パワートランジスタ２１とＰＮＰ型パワートランジスタ３１のベース−エミッタ間順方向電圧降下の総和をＥとすると、Ｅ＝４Ｖ_BE（Ｖ_BEは各トランジスタＴｒ１〜Ｔｒ４のベース−エミッタ間順方向電圧降下であり、約０．６Ｖ）≒２．４Ｖである。
バイアス回路のバイアス電圧Ｖ_biasはほぼＥと同じ値に設定する必要があり、第１の半導体装置２０のバイアス回路用のダイオードの順方向電圧降下をＶ₁とすると、ここではＶ₁≒１Ｖなので、Ｖ₂は（２．４Ｖ−１Ｖ）＝１．４Ｖとほぼ同じ所定値となるようにダイオード３２₁〜３２_nを形成する。実際には、Ｖ₂は（Ｅ−Ｖ₁）より少しだけ小さい所定値としておき、後述する半固定抵抗ＶＲ₃で所期のアイドリング電流を流せるバイアス電圧に調整する。
【００３３】
また、ＮＰＮ型パワートランジスタ２１とＰＮＰ型パワートランジスタ３１のベース−エミッタ間順方向電圧降下の総和Ｅの温度係数Ａは、Ａ＝２（α₁＋α₃）であり、第１の半導体装置２０のバイアス回路用のダイオードの順方向電圧降下Ｖ₁の温度係数はα₂なので、第２の半導体装置３０のバイアス回路用のダイオード３２₁〜３２_nの順方向電圧降下の総和Ｖ₂の温度係数をＢとすると、
Ｂ≒（Ａ−α₂）
とする。即ち、
α₄₁＋α₄₂＋・・＋α_4n≒２（α₁＋α₃）−α₂ ・・（１）
である。
【００３４】
ダイオード３２₁〜３２_nの各順方向電圧降下Ｖ_G1〜Ｖ_Gnは任意個数が同一であっても全て異なっていても良く、Ｖ_G1〜Ｖ_Gnの温度係数α₄₁〜α_4nも任意個数が同一であっても全て異なっていても良い。
例えば、ダイオード３２₁〜３２_nの各順方向電圧降下Ｖ_G1〜Ｖ_Gnを全て同一とし、Ｖ_G1〜Ｖ_Gnの温度係数α₄₁〜α_4nも全て同一とする場合、０．１Ｖ≦Ｖ_Gi≦０．５Ｖが成立する範囲内で、
Ｖ_Gi≒１．４／ｎ
α_4i≒（２α₁＋２α₃−α₂）／ｎ
但し、ｉ＝１〜ｎ
とすれば良い。ｎ＝３、α₁＝α₃＝α₂のとき、Ｖ_Gi≒１．４／３Ｖ、α_4i≒α₁とすれば良い。
【００３５】
第２の半導体装置３０は外部接続用に、ベース端子(B´) 、バイアス端子(b´) 、コレクタ端子(C´) 、第１エミッタ端子(E1 ´) 、第２エミッタ端子(E2 ´) の５つの端子を有しており、ＰＮＰ型パワートランジスタ３１のベース（トランジスタＴｒ３のベース）、コレクタ（トランジスタＴｒ３，Ｔｒ４のコレクタ）、エミッタ（トランジスタＴｒ４のエミッタ）がそれぞれベース端子(B´) 、コレクタ端子(C´) 、第１エミッタ端子(E1 ´) と接続され、直列接続されたダイオード３２₁〜３２_nのカソード側端部がバイアス端子(b´) と接続されている。
【００３６】
第１の半導体装置２０と第２の半導体装置３０の各接続端子は、並べた場合に図２に示す如く、互いにシンメトリーな配置とされており、内側から外側にかけて第２エミッタ端子(E2)と(E2 ´) 、第１エミッタ端子(E1)と(E1 ´) 、コレクタ端子(C) と(C´) 、バイアス端子(b) と(b´) 、ベース端子(B) と(B´) の順に設けられている。
【００３７】
第１の半導体装置２０と第２の半導体装置３０を用いてパワーアンプのＳＥＰＰ接続する場合、図２に示す如く、放熱器４０の同じ主面に第１の半導体装置２０と第２の半導体装置３０を並べて取り付け、各接続端子(B) ，(b) ，(C) ，(E1)，(E2)、(B´) ，(b´) ，(C´) ，(E1 ´) ，(E2 ´) をプリント基板４１の端部に接続する。そして、エミッタ抵抗が第１エミッタ端子(E1)と第２エミッタ端子(E2)の間に設けられたＲ２と、第１エミッタ端子(E1 ´) と第２エミッタ端子(E2 ´) の間に設けられたＲ４のままで良い場合、スピーカ出力用のプリントパターン４２により、第２エミッタ端子(E2)と(E2 ´) を接続したあとスピーカ出力端子(SP)と接続する。放熱器４０の第１の半導体装置２０と第２の半導体装置３０の間にバイアス回路用のダイオードを取りつけなくて良いこと、第１の半導体装置２０と第２の半導体装置３０の各接続端子がシンメトリーな配置とされていることから、第２エミッタ端子(E2)と(E2 ´) は隣接した位置となるので、最短距離で１つに接続でき、プリントパターン４２を長く引き回さなくて済む。また、プリントパターン４２に併置された＋Ｖ_CCと−Ｖ_CC用のプリントパターン４３と４４により、＋Ｖ_ccを第１の半導体装置２０のコレクタ端子(C) 、−Ｖ_CCを第２の半導体装置３０のコレクタ端子(C´) と接続する。コレクタ端子(C) と(C´) も比較的近くに存在しているので、プリントパターン４４を長く引き回さなくて済む。
従って、図１５の従来例に比べ、プリント基板４１の実装面積が半分以下と大幅に減少し、アンプの小型化が可能となり、電磁放射も減少するので出力歪も大幅に抑制することができる。
また、エミッタ抵抗Ｒ２，Ｒ４を外付けする手間とスペースも省くことができる。
【００３８】
なお、第１のエミッタ端子(E1)又は(E1 ´）には、プリントパターン４２との間の電圧を測定し、ＮＰＮ型パワートランジスタ２０とＰＮＰ型パワートランジスタ３０に流れるコレクタ電流を監視する回路を接続することができる。また、第１の半導体装置２０と第２の半導体装置３０に内蔵のエミッタ抵抗Ｒ２，Ｒ４を他の値の抵抗に代えたい場合、第１のエミッタ端子(E1)と第２のエミッタ端子(E2)の間と、第１のエミッタ端子(E1 ´) と第２のエミッタ端子(E2 ´) の間に外付けすれば良い。
【００３９】
一方、第１の半導体装置２０のベース端子(B) と＋Ｖ_CCの間には図１に示す如く、発振防止用の抵抗Ｒ７を介してドライバ段１０の終段のトランジスタＴｒ５と抵抗Ｒ５を接続し、第２の半導体装置３０のベース端子(B´) と−Ｖ_CCの間にも、発振防止用の抵抗Ｒ８を介してドライバ段のトランジスタＴｒ６と抵抗Ｒ６を接続する。抵抗Ｒ７，Ｒ８の抵抗値は数Ω〜数百Ω程度であるが、ここでは一例として４７Ωとしてあり、各々、トランジスタＴｒ１，Ｔｒ３のコレクタ−ベース間の結合容量Ｃ_CBと組み合わされて高域ゲインを落とし、発振を防止する。また、第１の半導体装置２０のバイアス端子(b) と第２の半導体装置３０のバイアス端子(b´) の間にはプリントパターン４５、４６を介してバイアス電圧調整用（アイドリング電流調整用）の半固定抵抗ＶＲ₃を接続する。第１の半導体装置２０のダイオード２２、半固定抵抗ＶＲ₃、ダイオード３２₁〜３２_nによりバイアス回路５０が構成される。
半固定抵抗ＶＲ₃は第１の半導体装置２０，第２の半導体装置３０の特性のバラツキを吸収するためのものであり、アイドリング電流が所期の値となるように調整される。この際、本実施例によれば、ダイオード２２はＮＰＮ型パワートランジスタ２１と同一の半導体基板上に形成されており、両者の温度は常に同一であり、また、ダイオード３２₁〜３２_nもＮＰＮ型パワートランジスタ３１と同一の半導体基板上に形成されており、両者の温度は常に同一である。よって、温度を一定値まで上昇させてアイドリング電流を調整する場合、ＮＰＮ型パワートランジスタ２１とダイオード２２、ＰＮＰ型パワートランジスタ３１とダイオード３２₁〜３２_nが同じ温度になるまで待たなくても、調整作業を実行でき、また、温度を一定値まで上昇させることなく、アイドリング電流の調整を済ますこともできるので、調整に要する時間を大幅に短縮できる。
なお、ダイオード２２と３２₁〜３２_nの順方向電圧降下の総和がほぼＮＰＮ型パワートランジスタ２１とＰＮＰ型パワートランジスタ３１の順方向電圧降下の総和とほぼ同じとなっており、また、総合的な温度係数もほぼ同じとなっていることから、調整後のアイドリング電流は温度変化に関わらずほぼ一定となる。
【００４０】
この実施例によれば、電気的特性の揃った第１の半導体装置２０と第２の半導体装置３０を組みにしてＳＥＰＰ接続すれば、バイアス回路用のダイオードの組み付けが自動的に完了するので、組立作業の手間が軽減する。また、第１の半導体装置２０に設けるダイオードは順方向電圧降下が約Ｅ／２以外の任意の値で良いことから普通のＰＮ接合ダイオードを形成すれば済み、ショットキーバリアダイオードは第２の半導体装置３０にだけ形成すれば良いことから、部品コストがそれほど上昇せずに済む。
また、第１の半導体装置２０の中では、ＮＰＮ型パワートランジスタと同一の半導体基板上に形成したダイオード２２が至近距離でＮＰＮ型パワートランジスタの温度上昇をキャッチして、該温度上昇を打ち消す方向に温度特性が変わり、第２の半導体装置３０の中では、ＰＮＰ型パワートランジスタと同一の半導体基板上に形成したダイオード３２₁〜３２_nが至近距離でＰＮＰ型パワートランジスタの温度上昇をキャッチして、該温度上昇を打ち消す方向に温度特性が変わるので、理想的な熱結合を行わせることができ、良好な温度補償を行うことができる。
更に、互いに相補関係に有る第１，第２の半導体装置２０，３０の組み合わせを選択すれば、バイアス回路用のダイオードの選択は自動的にされるので、ＳＥＰＰ回路の設計が簡単となる。また、第１，第２の半導体装置２０，３０を各々、従来のＮＰＮ型パワートランジスタ，ＰＮＰ型パワートランジスタと同様に使用することもできる。
【００４１】
また、第１の半導体装置２０と第２の半導体装置３０を並べた場合に、互いの第１エミッタ端子(E1)，(E2)、第２エミッタ端子(E1 ´) ，(E2 ´) が隣合う最も内側の位置となり、互いのコレクタ端子(C) ，(C´) が次に内側の位置となるように各接続端子を配置したことにより、ＳＥＰＰ接続に必要なエミッタ端子、コレクタ端子に関するプリント基板上でのプリントパターンの引き回し長を短く抑えることができ、電磁放射を減らして出力歪の発生を抑制することができる。また、第１の半導体装置２０のＮＰＮ型パワートランジスタと第２の半導体装置３０のＰＮＰ型パワートランジスタの各々にエミッタ抵抗Ｒ２，Ｒ４を内蔵したことで、プリント基板４１上にエミッタ抵抗を実装する手間とスペースが不要となる。
また、内蔵エミッタ抵抗Ｒ２，Ｒ４の一端を、パワートランジスタのエミッタ側と接続された第１エミッタ端子(E1)，(E1 ´) とは異なる第２エミッタ端子(E2)，(E2 ´) と接続したので、内蔵エミッタ抵抗を介さずにパワートランジスタのエミッタと直接外部接続することもでき、内蔵エミッタ抵抗の両端電圧を測定してパワートランジスタのコレクタ電流を監視したり、設計上の都合から他の値のエミッタ抵抗を外付けしたりすることもできる。また、第１，第２の半導体装置２０，３０を並べたとき第２エミッタ端子(E2)，(E2 ´) が一番内側に来るので、内蔵エミッタ抵抗を利用する標準的な使い方をする場合、プリント基板４１上では最短距離で第２エミッタ端子(E2)，(E2 ´) 間を接続でき、スピーカ出力用のプリントパターン長の引き回しを最小限に抑えることができる。
【００４２】
なお、上記した実施例では、半固定抵抗ＶＲ₃を外付けするようにしたが、第１の半導体装置，第２の半導体装置の電気的特性のバラツキが少ない場合、最適なバイアス電圧値とできる固定抵抗に置き換え、これを第１の半導体装置または第２の半導体装置の中に設け、ダイオードと直列接続するようにしても良い。更に、第１の半導体装置と第２の半導体装置のダイオードの特性をバイアス回路としての最適値に設定すれば、固定抵抗自体も省略することができる。このようにすることで、バイアス電圧の無調整化を実現することができ、ＳＥＰＰ回路組立後のバイアス回路の調整作業が不要となる。この点、従来の外付けのバイアス回路を用いる方式では、ＳＥＰＰ回路の組立後、温度を一定値まで上昇させ、ＮＰＮ型パワートランジスタとＰＮＰ型パワートランジスタ及びバイアス回路用の素子が同じ温度になるまで待ったあと、アイドリング電流が所定の規定値となるようにバイアス電圧調整用抵抗の調整をしていたので、多大の労力と時間が掛かっており、製造コストの大きな増大要因となっていた。
また、プリント基板上でのバイアス回路用の配線を減らせるため、実装面積が減り、ＳＥＰＰ接続に必要なエミッタ端子、コレクタ端子に関するプリント基板上でのプリントパターンの引き回し長をより短くすることができ、電磁放射を減らして出力歪の発生を抑制することができる。
【００４３】
また、第１の半導体装置のダイオードは複数個を直列接続した構成としても良く、第２の半導体装置のダイオードは１個だけとしても良い。更に、第２の半導体装置に普通のダイオードを形成し、第１の半導体装置にショットキーバリアダイオードを形成するようにしても良い。
また、第１の半導体装置のダイオードと第２の半導体装置のダイオードの順方向電圧降下の温度係数はいずれも負であることから、（１）式の条件が厳密に成立している必要はなく、（１）式に近い関係が有れば、理想に近い温度補償が可能である。
【００４４】
図３は図１の変形例に係るパワーアンプのドライバ段及び出力段を示す回路図であり、図１と同一の構成部分には同一の符号が付してある。
図１では発振防止用の抵抗Ｒ７，Ｒ８をドライバ段１０の終段トランジスタＴｒ５，Ｔｒ６とバイアス回路５０の間に設けたが、図３では第１，第２の半導体装置に内蔵してあり、第１の半導体装置２００ではＮＰＮ型パワートランジスタ２１，ダイオード２２と同一の半導体基板上で、ダイオード２２のアノードとトランジスタＴｒ１のベースの間に発振防止用のベース抵抗Ｒ７´が介装してあり、第２の半導体装置３００ではＰＮＰ型パワートランジスタ３１，ダイオード３２₁〜３２_nと同一の半導体基板上で、ダイオード３２₁〜３２_nのカソード側端部とトランジスタＴｒ３のベースの間に発振防止用のベース抵抗Ｒ８´が介装してある。ベース抵抗Ｒ７´，Ｒ８´の抵抗値は数Ω〜数百Ω程度であり、ここでは一例として４７Ωとしてある。
ベース抵抗Ｒ７´，Ｒ８´は各々、トランジスタＴｒ１，Ｔｒ３のコレクタ−ベース間の結合容量Ｃ_CBと組み合わされて高域ゲインを落とし、発振を防止する。
また、図１ではＮＰＮ型パワートランジスタ２１のトランジスタＴｒ１のエミッタ抵抗Ｒ１を、トランジスタＴｒ１のエミッタとＴｒ２のエミッタの間に接続し、ＰＮＰ型パワートランジスタ３１のトランジスタＴｒ３のエミッタ抵抗Ｒ３を、トランジスタＴｒ３のエミッタとＴｒ４のエミッタの間に接続するようにしたが、図３では、トランジスタＴｒ１のエミッタ抵抗Ｒ１´は、トランジスタＴｒ１のエミッタと第２のエミッタ端子(E2)の間に接続し、トランジスタＴｒ３のエミッタ抵抗Ｒ３´は、トランジスタＴｒ３のエミッタと第２のエミッタ端子(E2 ´) の間に接続してある。抵抗Ｒ１´，Ｒ３´の抵抗値はここでは一例として１５０Ωとしてある。
その他の構成部分は図１と全く同一に構成されており、図３の第１，第２の半導体装置２００，３００の端子配置も図１の第１，第２の半導体装置２０，３０と同一になっている（図２参照）。
【００４５】
図１の如く、発振防止用の抵抗Ｒ７，Ｒ８をドライバ段１０の終段トランジスタＴｒ５，Ｔｒ６とバイアス回路５０の間に設ける場合、プリント基板４１上に発振防止用の抵抗Ｒ７，Ｒ８を実装する手間とスペースが必要となる。このプリント基板４１上に設ける抵抗Ｒ７，Ｒ８は安全上、不燃化した抵抗を用いる必要があり、コストも高くなる。また、抵抗Ｒ７には、トランジスタＴｒ１のベース電流に加えてバイアス回路５０に流れるバイアス電流も流れるので、電圧ロスが大きくなってしまい、パワーアンプの出力電圧が下がって出力が小さくなってしまう。
これに対し、図３では、発振防止用の抵抗Ｒ７´，Ｒ８´を第１，第２の半導体装置２００，３００に内蔵したので、放熱器８に第１，第２の半導体装置２００，３００を装着すれば自動的に発振防止用の抵抗Ｒ７´，Ｒ８´の取りつけが終わるので、発振防止用で不燃化した高価な抵抗を外付けする必要がなく、プリント基板上に実装する手間とスペースが不要となり、コストも安価にできる。
また、抵抗Ｒ７´，Ｒ８´にはバイアス回路５０に流れるバイアス電流は流れないので、電流値が小さくなり、これら抵抗Ｒ７´，Ｒ８´での電圧ロスが小さくなる。よって、パワーアンプの出力を大きくすることができる。
【００４６】
更に、図４に示す如く、ドライバ段１０の出力側に、ＳＥＰＰ接続した第１，第２の半導体装置２００Ａ，３００Ａからなる第１出力段１１Ａと、ＳＥＰＰ接続した第１，第２の半導体装置２００Ｂ，３００Ｂからなる第２出力段１１Ｂを並列接続し、パラレルプッシュプル構成とする場合、バイアス回路を形成する半固定抵抗ＶＲ₃を第１出力段１１Ａだけに設け（半固定抵抗ＶＲ₃の両端を第１の半導体装置２００Ａのバイアス端子(b) と第２の半導体装置３００Ａのバイアス端子(b´) に接続）、第２出力段１１Ｂは第１の半導体装置２００Ｂのバイアス端子(b) をベース端子(B) と接続し（ダイオード２２のショート）、第２の半導体装置３００Ｂのバイアス端子(b´) をベース端子(B´) と接続するだけで（ダイオード３２₁〜３２_nのショート）、第１出力段１１Ａと第２出力段１１Ｂに同じ適性なバイアス電圧を印加できるようになるので、半固定抵抗ＶＲ₃を１つで済ますことができる。
【００４７】
この点、図１の第１，第２の半導体装置２０，３０を用いて、図５に示す如く、ドライバ段１０の出力側に、各々、発振防止用の抵抗Ｒ７０，Ｒ８０、Ｒ７１，Ｒ８１を介して、ＳＥＰＰ接続した第１，第２の半導体装置２０Ａ，３０Ａからなる第１出力段１１Ｃと、ＳＥＰＰ接続した第１，第２の半導体装置２０Ｂ，３０Ｂからなる第２出力段１１Ｄを並列接続し、パラレルプッシュプル構成とする場合、バイアス回路を形成する半固定抵抗ＶＲ₃，ＶＲ₃´を第１出力段１１Ｃと第２出力段の両方に設けないと、第１出力段１１Ｃと第２出力段１１Ｄに同じ適性なバイアス電圧を印加することができず、半固定抵抗がＶＲ₃とＶＲ₃´の２つ必要となる。
なぜならば、仮に、図１の第１，第２の半導体装置２０，３０を用いてパラレルプッシュプル構成とする場合に、図４と同じく第１出力段１１Ｃだけに半固定抵抗ＶＲ₃を設けることにすると、以下に述べる理由から、第１出力段１１Ｃと第２出力段１１Ｄとでバイアス電圧に差が生じ、一方に過大な負荷が掛かってしまうからである。すなわち、図５で半固定抵抗ＶＲ₃´を省略したときの動作を説明する図６において、ドライバ段１０の出力電圧をＶ₀をｉ₀、抵抗Ｒ７０を流れる電流をｉ₁、バイアス回路５０のバイアス電圧をＶ₁，バイアス電流をｉ₂、第１出力段１１ＣのトランジスタＴｒ１のベース電流をｉ_b1、第２出力段１１Ｄのベース間電圧をＶ₂、第２出力段１１ＤのトランジスタＴｒ１のベース電流をｉ_b2とし、Ｒ７０＝Ｒ８０＝Ｒ７１＝Ｒ８１＝Ｒとすると、第１出力段１１Ｃ側では、
Ｖ₀＝Ｖ₁＋２Ｒ（ｉ_b1＋ｉ₂）（２）
第２最終段１１Ｄ側では、
Ｖ₀＝Ｖ₂＋２Ｒｉ_b2 （３）
の関係が成り立つ。
（２），（３）から、
Ｖ₁＋２Ｒ（ｉ_b1＋ｉ₂）＝Ｖ₂＋２Ｒｉ_b2
ここでｉ_b1＝ｉ_b2＝ｉ_bとすると、
Ｖ₁＋２Ｒｉ_b＋２Ｒｉ₂＝Ｖ₂＋２Ｒｉ_b
従って、
Ｖ₁＋２Ｒｉ₂＝Ｖ₂
となり、第１出力段１１Ｃと第２出力段１１Ｄとでバイアス電圧が一致しない。
【００４８】
これとは別に、図１において、出力段に例えばＢ級動作をさせるものとして、ドライバ段１０からの入力信号の極性がプラスからマイナスに変化するとき、第１の半導体装置２０のトランジスタＴｒ２のベースに蓄積されたキャリアの放電に有限の時間を要することから、入力信号の極性がプラスからマイナスに変化してもトランジスタＴｒ２は直ちにカットオフすることはできず、若干遅れて、トランジスタＴｒ２からエミッタ抵抗Ｒ２、Ｒ４を介して第２の半導体装置３０のトランジスタＴｒ４に貫通電流が流れる（図１の破線Ｉ参照）。この貫通電流Ｉが大きいと、最悪の場合、トランジスタＴｒ２、Ｔｒ４の破壊という事態を招く。
【００４９】
図１の第１，第２の半導体装置２０，３０では、ＮＰＮ型パワートランジスタ２１のトランジスタＴｒ１のエミッタ抵抗Ｒ１を、トランジスタＴｒ１のエミッタとＴｒ２のエミッタの間に接続し、ＰＮＰ型パワートランジスタ３１のトランジスタＴｒ３のエミッタ抵抗Ｒ３を、トランジスタＴｒ３のエミッタとＴｒ４のエミッタの間に接続してあるため、トランジスタＴｒ２のベースに蓄積されたキャリアの放電路は、トランジスタＴｒ２のベース→抵抗Ｒ１→Ｒ２→Ｒ４→Ｒ３→トランジスタＴｒ３のエミッタとなるが、貫通電流Ｉが流れ始めると、抵抗Ｒ２，Ｒ４に逆起電力が発生し、トランジスタＴｒ２のベースに蓄積されたキャリアが放電しにくくなる（貫通電流Ｉが５Ａのとき、抵抗Ｒ２の逆起電力は、２．３５Ｖとなる）。
このため、図１ではトランジスタＴｒ２のカットオフが遅れ、例えば、１０ｋＨｚ以上の高域で比較的大きな貫通電流Ｉが流れたり、トランジスタＴｒ２のカットオフの遅れからクロスオーバ歪が生じる恐れがあった。
【００５０】
これに対し、図３の例では、トランジスタＴｒ１のエミッタ抵抗Ｒ１´を第２のエミッタ端子(E) と接続し、トランジスタＴｒ３のエミッタ抵抗Ｒ３´を第２のエミッタ端子(E´) と接続してあるので、例えば、入力信号の極性がプラスからマイナスに変化するとき、第１の半導体装置２０のトランジスタＴｒ２のベースに蓄積されたキャリアの放電路はトランジスタＴｒ２のベース→抵抗Ｒ１´→Ｒ３´→トランジスタＴｒ３のエミッタとなり（図３の破線ｉの経路参照）、貫通電流Ｉで抵抗Ｒ２，Ｒ４に生じる逆起電力が却って、抵抗Ｒ１´とＲ３´に放電を促進する電圧を印加するので、トランジスタＴｒ２のカットオフが迅速になされる。この結果、クロスオーバ歪が生じにくくなり、また、トランジスタＴｒ２からトランジスタＴｒ４へ大きな貫通電流Ｉが流れるのが阻止されるので、これらのトランジスタＴｒ２，Ｔｒ４の破壊を未然に防止することができる。
【００５１】
なお、図３では、第１，第２の半導体装置２００，３００に、トランジスタＴｒ２のエミッタ抵抗Ｒ２，トランジスタＴｒ４のエミッタ抵抗Ｒ４を内蔵する構成としたが、図７の（１），（２）に示す第１，第２の半導体装置２０１，３０１の如く、エミッタ抵抗Ｒ２，Ｒ４を省略し、トランジスタＴｒ２のエミッタは第１のエミッタ端子(E1)と接続し、トランジスタＴｒ４のエミッタは第１のエミッタ端子(E1 ´) と接続するようにし、トランジスタＴｒ２のエミッタ抵抗は第１のエミッタ端子(E1)と第２のエミッタ端子(E2)の間等に任意の抵抗値のものを外付けするようにし、トランジスタＴｒ４のエミッタ抵抗は第１のエミッタ端子(E1)と第２のエミッタ端子(E2)の間等に任意の抵抗値のものを外付けするようにしても良い。
【００５２】
また、図３では、第１，第２の半導体装置２００，３００のＮＰＮ型パワートランジスタ２１とＰＮＰ型パワートランジスタ３１は２段のダーリントン接続トランジスタで構成したが、３段以上の構成でも良く、例えば、図８（１），（２）に示す第１，第２の半導体装置２０２，３０２の如く、ＮＰＮ型パワートランジスタ２１０をトランジスタＴｒ２０〜Ｔｒ２２による３段のダーリントン接続トランジスタで構成し、ＰＮＰ型パワートランジスタ３１０をトランジスタＴｒ２３〜２５による３段のダーリントン接続トランジスタで構成しても良い。この場合、トランジスタＴｒ２０〜２２の各エミッタは、個別に設けたエミッタ抵抗Ｒ２０〜Ｒ２２を介して第２のエミッタ端子(E2)と接続し、最終段のトランジスタＴｒ２２のエミッタは更に第１のエミッタ端子(E1)と接続して、必要により、エミッタ抵抗Ｒ２２以外の抵抗値のエミッタ抵抗を外付けできるようにし、同様に、トランジスタＴｒ２３〜２５の各エミッタは、個別に設けたエミッタ抵抗Ｒ２３〜Ｒ２５を介して第２のエミッタ端子(E2 ´) と接続し、最終段のトランジスタＴｒ２５のエミッタは更に第１のエミッタ端子(E1 ´) と接続して、必要により、エミッタ抵抗Ｒ２５以外の抵抗値のエミッタ抵抗を外付けできるようにしても良い。
【００５３】
図８の場合、ＮＰＮ型パワートランジスタ２１０とＰＮＰ型パワートランジスタ３１０のベース−エミッタ間順方向電圧降下の総和をＥ、Ｅの温度係数をＡとすると、Ｅ≒３．６Ｖ、Ａ＝３（α₁＋α₃）となる。よって、第２の半導体装置３０２のダイオード３２₁〜３２_nの順方向電圧降下の総和の温度係数をＢとすると、
Ｂ≒（Ａ−α₂）
とする。即ち、
α₄₁＋α₄₂＋・・＋α_4n≒３（α₁＋α₃）−α₂ ・・（１）´
である。
ダイオード３２₁〜３２_nの各順方向電圧降下Ｖ_G1〜Ｖ_Gnを全て同一とし、Ｖ_G1〜Ｖ_Gnの温度係数α₄₁〜α_4nも全て同一とする場合、０．１Ｖ≦Ｖ_Gi≦０．５Ｖが成立する範囲内で、
Ｖ_Gi≒２．６／ｎ
α_4i≒（３α₁＋３α₃−α₂）／ｎ
但し、ｉ＝１〜ｎ
とすれば良い。ｎ＝５、α₁＝α₃＝α₂のとき、Ｖ_Gi≒２．６／５Ｖ、α_4i≒α₁とすれば良い。
【００５４】
なお、図８の例では、第１，第２の半導体装置２０２，３０２に、トランジスタＴｒ２２のエミッタ抵抗Ｒ２２，トランジスタＴｒ２５のエミッタ抵抗Ｒ２５を内蔵する構成としたが、図９の（１），（２）に示す第１，第２の半導体装置２０３，３０３の如く、エミッタ抵抗Ｒ２２，Ｒ２５を省略し、トランジスタＴｒ２２のエミッタは第１のエミッタ端子(E1)と接続し、トランジスタＴｒ２５のエミッタは第１のエミッタ端子(E1 ´) と接続するようにし、トランジスタＴｒ２２のエミッタ抵抗は第１のエミッタ端子(E1)と第２のエミッタ端子(E2)の間等に任意の抵抗値のものを外付けするようにし、トランジスタＴｒ２５のエミッタ抵抗は第１のエミッタ端子(E1)と第２のエミッタ端子(E2)の間等に任意の抵抗値のものを外付けするようにしても良い。
また、図３、図７〜図９の各例において、ベース抵抗Ｒ７´，Ｒ８´は省略しても良い。
【００６５】
【発明の効果】
本発明によれば、相補トランジスタ対を成すＮＰＮ型パワートランジスタとＰＮＰ型パワートランジスタのベース−エミッタ間順方向電圧降下の合計をＥとして、第１，第２の半導体装置の内、一方に形成したバイアス回路用のダイオード全体の順方向電圧降下Ｖ₁はＥより小さく、かつ、約Ｅ／２以外の任意の一定値で良いことから、ＮＰＮ型パワートランジスタまたはＰＮＰ型パワートランジスタと同一の半導体基板上にＰＮ接合型など普通のダイオードを形成すれば良く、製造が容易であり安価で済む。また、第１，第２の半導体装置の内、他方のバイアス回路用のダイオードをショットキーバリアダイオードとしたことで、比較的、簡単な構成で、ダイオード１個当たりの順方向電圧降下を０．１〜０．５Ｖと細かく設定でき、ダイオード全体の順方向降下電圧Ｖ₂を約（Ｅ−Ｖ₁）の所定値に簡単に設定することができる。この結果、放熱器に第１，第２の半導体装置を取り付けるだけで適正なバイアス電圧を発生するバイアス回路用のダイオードの取り付けを自動的に完了させることができ、ＳＥＰＰ回路の組立の手間が簡略化する。この際、第１，第２の半導体装置の両方をショットキーバリアダイオードとはせず、片方だけとしたので、部品コストの上昇は少なくて済む。
また、第１，第２の半導体装置内では、ＮＰＮ型パワートランジスタまたはＰＮＰ型パワートランジスタと同一半導体基板上にダイオードを形成するので、理想的な熱結合を行わせることができ、良好な温度補償を行うことができる。
更に、互いに相補関係に有る第１，第２の半導体装置の組み合わせを選択すれば、バイアス回路用のダイオードの選択は自動的にされるので、ＳＥＰＰ回路の設計が簡単となる。
また、第１，第２の半導体装置を各々、従来のＮＰＮ型パワートランジスタ，ＰＮＰ型パワートランジスタと同様に使用することもできる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るパワーアンプのドライバ段と出力段の構成を示す回路図である。
【図２】図１のパワーアンプの出力段の実装配線図である。
【図３】図１の変形例に係るパワーアンプのドライバ段と出力段の構成を示す回路図である。
【図４】図３の第１，第２の半導体装置でパラレルプッシュ構成したときの回路図である。
【図５】図１の第１，第２の半導体装置でパラレルプッシュ構成したときの回路図である。
【図６】図５の構成で一方の半固定抵抗を省略したときの動作説明図である。
【図７】図３の変形例に係る第１，第２の半導体装置の回路図である。
【図８】図３の他の変形例に係る第１，第２の半導体装置の回路図である。
【図９】図３の更に他の変形例に係る第１，第２の半導体装置の回路図である。
【図１０】従来のダイオード式のバイアス回路を含むパワーアンプ出力段の回路図である。
【図１１】従来のトランジスタ式のバイアス回路を含むパワーアンプ出力段の回路図である。
【図１２】図１１の回路の実装配線図である。
【符号の説明】
２０、２０Ａ、２０Ｂ、６０、２００〜２０３、２００Ａ、２００Ｂ第１の半導体装置
２１、２１０ＮＰＮ型パワートランジスタ
２２、３２₁〜３２_n ダイオード
３０、３０Ａ、３０Ｂ、７０、３００〜３０３、３００Ａ、３００Ｂ第２の半導体装置
３１、３１０ＰＮＰ型パワートランジスタ
４０放熱器
４１プリント基板
５０、８０バイアス回路
Ｒ１〜Ｒ４、Ｒ１´、Ｒ３´、Ｒ２０´〜Ｒ２５´ エミッタ抵抗
Ｒ７、Ｒ８、Ｒ９抵抗
Ｒ７´、Ｒ８´ ベース抵抗
ＶＲ₃、ＶＲ₃´、ＶＲ₄ 半固定抵抗
Ｔｒ１〜Ｔｒ４、Ｔｒ７、Ｔｒ２０〜Ｔｒ２５トランジスタ[0001]
[Industrial application fields]
The present invention relates to a semiconductor device, and in particular, a first semiconductor device in which an NPN type power transistor is formed on a semiconductor substrate, and a PNP type that forms a complementary transistor pair with the NPN type power transistor of the first semiconductor device on the semiconductor substrate. The present invention relates to a semiconductor device capable of SEPP connection with a second semiconductor device in which a power transistor is formed.
[0002]
[Prior art]
In the output stage (final stage) of the power amplifier and the like, a large output is obtained by connecting the NPN type power transistor and the PNP type power transistor forming a complementary transistor pair by SEPP (single-ended push-pull). In the SEPP circuit, a bias circuit for applying a bias voltage between two bases that is substantially the same as the sum of the base-emitter forward voltage drops of both power transistors is provided, and a predetermined idling current (for example, the maximum output number) is applied to both power transistors. In the case of a 10 W class B amplifier, a current of about several tens of mA) is applied to avoid occurrence of crossover distortion in the output waveform.
[0003]
  Power transistor base-emitter forward voltage drop V_BEHas a negative temperature coefficient of about −2 to −2.5 mV / ° C., and the bias voltage V_biasIf the power is kept constant, the operating point changes due to the temperature rise due to heat generation of the power transistors, the idling current increases, the heat generation increases, and the temperature further rises, causing both power transistors to break down. End up. To prevent this, the conventional bias circuit is not shown in the figure.10N diodes D connected in series₁~ D_nAnd semi-fixed resistor VR for adjusting bias voltage (idling current)₁Or a diode-type bias circuit 1 configured as shown in FIG.11Biasing transistor 2 such as, fixed resistance R₁₁Semi-fixed resistance VR₂, Fixed resistance R₁₂The transistor type bias circuit 3 is configured as follows, and the diode D₁~ D_nThe biasing transistor 2 is thermally coupled to the NPN type power transistor 4 and the PNP type power transistor 5 to perform temperature compensation of the idling current. Diode D₁~ D_nEach forward voltage drop V_F1~ V_FnAlso has a negative temperature coefficient of about −2 to −2.5 mV / ° C. When the temperature rises, the bias voltage V_biasAs a result, the idling current can be made constant. Further, the forward voltage drop V between the base and the emitter of the biasing transistor 2_BEHas a negative temperature coefficient of about −2 to −2.5 (mV / ° C.), and the bias voltage decreases as the temperature rises, so that the idling current can be made constant.
  Figure10The figure11Reference numerals 6 and 7 are emitter resistors. The resistor R5, the transistor Tr5, the resistor R6, and the transistor Tr6 are the final stages of the driver stage 10 and are connected to the bias circuits 1 and 3 via the oscillation preventing resistors R7 and R8.
[0004]
  By the way, the NPN type power transistor and the PNP type power transistor have been conventionally marketed as single-piece semiconductor devices. When the SEPP connection is made as the final stage of the power amplifier, the one having the same desired electrical characteristics is selected as the radiator ( Fix it to the heat sink. On the other hand, diodes and transistors constituting the bias circuit are also commercially available with various characteristics as a single semiconductor device, and those having characteristics suitable for the bias circuit of the SEPP circuit are selected, and the same radiator as the power transistor is selected. Fix and heat bond.
  Figure12Is a figure112 is an example of a mounting wiring diagram of a drive stage and a final stage of a power amplifier using the transistor type bias circuit 3 of FIG. 8 is a radiator, 9 is a printed circuit board, 4 and 5 are fixed to the radiator 8, base terminals (B) and (B ′), collector terminals (C) and (C ′), emitter terminals (E) , (E ′) are an NPN-type power transistor and a PNP-type power transistor connected to the printed circuit board 9, and each is constituted by a Darlington connection transistor. 6 and 7 are emitter resistors, 2 is fixed to the radiator 8, and the base terminal (B), collector terminal (C), emitter terminal (E)
Is a biasing transistor connected to the printed circuit board 9, and has a fixed resistance R₁₁Semi-fixed resistance VR₂, Fixed resistance R₁₂In addition, a bias circuit is configured.
[0005]
[Problems to be solved by the invention]
  Figure12As is apparent from FIG. 2, since the biasing transistor 2 is separate from the NPN type power transistor 4 and the PNP type power transistor 5, the biasing transistor 2 must be fixed to the radiator 8 in addition to the two power transistors. In other words, it took time and effort to manufacture, which was a factor of high cost. Further, since the biasing transistor 2 is physically far from the base-emitter junction of the two NPN-type and PNP-type power transistors 4 and 5, the temperature rise of the NPN-type and PNP-type power transistors 4 and 5 is biased. Time lag occurs before it is transmitted to the transistor 2 and the biasing transistor 2 is unlikely to rise to the same temperature as the NPN and PNP power transistors 4 and 5, making it difficult to compensate for the idling current. The reliability of prevention was low.
  Further, since the biasing transistor 2 is arranged between the NPN type power transistor 4 and the PNP type power transistor 5 and connected on the printed circuit board 9, the collector terminals (C), (C '), the emitter terminal (E ), (E ′) has a disadvantage that the wiring of the printed wiring becomes long and requires a large mounting area, and large electromagnetic radiation is generated due to the inductance of the printed wiring, resulting in a large output distortion.
  These drawbacks are the same even when a diode-type bias circuit is used.
[0006]
In recent years, several semiconductor devices that have idealized thermal coupling by integrally forming and integrating an NPN-type or PNP-type power transistor and a diode for a temperature compensation / bias circuit on the same semiconductor substrate have been proposed ( JP-A-53-29082, JP-A-63-169964, JP-A-63-190381, etc.), and the use of such a semiconductor device for an SEPP circuit may eliminate the above-mentioned drawbacks. .
In order to integrate diodes as cheaply as possible to NPN type power transistors, PN junction type diodes are formed on the same semiconductor substrate as the power transistors. However, if the structure is simplified, the generation of parasitic transistors is inevitable. . In this case, it is conceivable to realize a diode using the base-emitter junction of the parasitic transistor, but the current amplification factor h of the parasitic transistor_feMust be as small as 1/10 or less. At this time, the forward voltage drop of the diode is about 1 V, and the forward voltage drop V between the base and the emitter of the power transistor_BE≒ 0.6V (2V when the power transistor is connected to Darlington with two stages)_BE≒ 1.2V, 3V for 3 stage Darlington connection_BE≒ 1.8V) and it will be very different.
Similarly, when a PN junction diode is integrally formed on the same semiconductor substrate for the PNP type power transistor, the forward voltage drop of the diode causes the forward voltage drop V between the base and the emitter of the power transistor._BE≒ 0.6V (2V for two-stage Darlington connection_BE≒ 1.2V, 3V for 3 stage Darlington connection_BE≒ 1.8V) and it will be very different.
Therefore, a first semiconductor device in which an NPN power transistor and a diode for a temperature compensation and bias circuit are integrated on the same semiconductor substrate, and a PNP power transistor and a diode for a temperature compensation and bias circuit on the same semiconductor substrate are provided. Even if an integrated second semiconductor device is combined, the bias voltage becomes incompatible and cannot be used. In the first place, a semiconductor manufacturer does not manufacture or sell such a semiconductor device.
[0007]
If a power transistor and a diode are formed on different semiconductor substrates as shown in FIG. 3 of Japanese Patent Laid-Open No. 63-169964, the forward voltage drop between the base and emitter of the power transistor can be reduced. Although it can be about 0.6 V, which is the same as the drop, there is a problem that the thermal coupling becomes incomplete and the manufacturing cost becomes high.
For this reason, in the past, NPN type power transistors and PNP type power transistors and bias circuit transistors or diodes must be separately procured and attached to a heatsink, and as described above, it takes time to manufacture the SEPP circuit. However, problems such as difficult temperature compensation, a large mounting area, and large output distortion are inevitable.
[0008]
In view of the above-mentioned problems of the prior art, the present invention can reduce the manufacturing effort when an NPN type power transistor and a PNP type power transistor are connected together with a temperature compensation / bias circuit by SEPP, and can provide a good temperature compensation. The object is to provide a device.
It is another object of the present invention to provide a semiconductor device that does not require a large mounting area and is unlikely to generate output distortion in the case of SEPP connection.
[0009]
[Means for Solving the Problems]
  2. The semiconductor device according to claim 1, wherein a first semiconductor device having an NPN power transistor formed on a semiconductor substrate and a PNP type forming a complementary transistor pair with the NPN power transistor of the first semiconductor device on the semiconductor substrate. A semiconductor device capable of SEPP connection with a second semiconductor device in which a power transistor is formed, wherein the first semiconductor device has one or a series connection for a bias circuit on the same semiconductor substrate as the NPN type power transistor. A plurality of diodes are formed, the anode side end of the diode is connected to the base of the NPN type power transistor and the cathode side end is connected to the bias terminal, and the second semiconductor device includes a PNP type power transistor, One or a plurality of diodes connected in series for a bias circuit are formed on the same semiconductor substrate. In a semiconductor device in which the cathode side end of the diode is coupled to the base of a PNP type power transistor and the anode side end is connected to a bias terminal, the NPN type power transistor of the first semiconductor device and the PNP of the second semiconductor device The total of the forward voltage drop between the base and the emitter of the power transistor is E, and one of the first and second semiconductor devices is the forward voltage drop V of the entire diode for the bias circuit.₁Is smaller than E and is an arbitrary constant value other than about E / 2, and the other of the first and second semiconductor devices is a diode for a bias circuit formed by a Schottky barrier diode, and the entire diode Forward voltage drop V₂About (EV₁) To be a predetermined valueIn addition, the first semiconductor device includes a base terminal, a collector terminal, and an emitter terminal respectively connected to the base side, the collector side, and the emitter side of the NPN type power transistor, and the second semiconductor device is a base of the PNP type power transistor. Including a base terminal, a collector terminal, and an emitter terminal connected to the side, collector side, and emitter side, respectively, when the first semiconductor device and the second semiconductor device are arranged side by side, The first semiconductor device is provided with an emitter resistor connected to the emitter of the NPN-type power transistor, and the emitter resistor is connected to the emitter terminal of the NPN type power transistor. The other end is connected to the second emitter terminal, and the second semiconductor device is connected to the emitter of the PNP type power transistor. When the first semiconductor device and the second semiconductor device are arranged side by side, the second emitter terminal is connected to the emitter terminal when the other end of the emitter resistor is connected to the second emitter terminal. Arranged so that the position is even more insideIt is characterized by.
[0010]
  As a result, for the bias circuit formed on one of the first and second semiconductor devices, the sum of the base-emitter forward voltage drop of the NPN type power transistor and the PNP type power transistor forming the complementary transistor pair is E. Forward voltage drop V across the diode₁Is smaller than E and may be an arbitrary constant value other than about E / 2. Therefore, an ordinary diode such as a PN junction type may be formed on the same semiconductor substrate as the NPN type power transistor or the PNP type power transistor. Manufacturing is easy and inexpensive. In addition, since the other bias circuit diode in the first and second semiconductor devices is a Schottky barrier diode, the forward voltage drop per diode is reduced to 0. 0 with a relatively simple configuration. 1 to 0.5V can be set finely, the forward voltage drop V of the whole diode₂About (EV₁) Can be easily set to a predetermined value. As a result, it is possible to automatically complete the attachment of the diode for the bias circuit that generates an appropriate bias voltage by simply attaching the first and second semiconductor devices to the heatsink, and the work of assembling the SEPP circuit is simplified. Turn into. At this time, since both the first and second semiconductor devices are not Schottky barrier diodes but only one of them, an increase in component cost can be reduced.
  In the first and second semiconductor devices, since the diode is formed on the same semiconductor substrate as the NPN type power transistor or the PNP type power transistor, ideal thermal coupling can be performed and good temperature compensation is achieved. It can be performed.
  Furthermore, if the combination of the first and second semiconductor devices that are complementary to each other is selected, the selection of the diode for the bias circuit is automatically performed, so that the design of the SEPP circuit is simplified.
  The first and second semiconductor devices can also be used in the same manner as conventional NPN type power transistors and PNP type power transistors, respectively.
  In addition, when the first semiconductor device and the second semiconductor device are arranged, the terminals are arranged so that the emitter terminals of the first semiconductor device and the second semiconductor device are adjacent to each other and the collector terminals are next to the inner positions. As a result, the length of the printed pattern on the printed circuit board relating to the emitter terminal and collector terminal necessary for the SEPP connection can be kept short, and electromagnetic radiation can be reduced to prevent the occurrence of output distortion. Since one end of the built-in emitter resistor is connected to the second emitter terminal different from the emitter terminal connected to the emitter side of the power transistor, it is directly connected to the emitter of the power transistor without going through the built-in emitter resistor. It is also possible to monitor the collector current of the power transistor by measuring the voltage across the built-in emitter resistor, or to attach an emitter resistor of another value for design reasons. In addition, when the first and second semiconductor devices are arranged, the second emitter terminal is located on the innermost side. Therefore, in the case of standard usage using the built-in emitter resistance, the shortest distance on the printed circuit board. Thus, the second emitter terminals can be connected, and the output print pattern length can be minimized.
[0015]
  Claim2In the described semiconductor device, the claim1In the device described above, the anode side end of the diode for the bias circuit of the first semiconductor device is connected to the base terminal, and a base resistance is interposed between the anode side end and the base of the NPN power transistor. The cathode side end of the diode for the bias circuit of the second semiconductor device is connected to the base terminal, and a base resistance is interposed between the cathode side end and the base of the PNP type power transistor. Yes.
  Thereby, in order to prevent oscillation, the value of current flowing through the resistor provided between the driver stage and the base of the NPN type power transistor and the PNP type power transistor can be reduced, and voltage loss at the oscillation preventing resistor can be reduced. As a result, it is possible to increase the output of the power amplifier configured by connecting the first and second semiconductor devices by SEPP.
  In addition, by incorporating the base resistor for preventing oscillation in the first semiconductor device and the second semiconductor device, the labor and space for mounting the incombustible resistor for preventing oscillation on the printed board are not required, and the cost is also increased. Can be cheap.
[0016]
  In the semiconductor device according to claim 4,The total of the base-emitter forward voltage drop of the NPN type power transistor of the first semiconductor device and the PNP type power transistor of the second semiconductor device is E, and one of the first and second semiconductor devices is biased. Forward voltage drop V across the circuit diode ₁ Is smaller than E and is an arbitrary constant value other than about E / 2, and the other of the first and second semiconductor devices is a diode for a bias circuit formed by a Schottky barrier diode, and the entire diode Forward voltage drop V ₂ About (EV ₁ )The NPN type power transistor of the first semiconductor device is composed of n-stage NPN type transistors connected in Darlington, and the emitters of the NPN type transistors are connected to the emitter terminals through individually provided emitter resistors, The PNP type power transistor of the semiconductor device 2 is composed of n-stage PNP type transistors connected by Darlington, and the emitters of the respective PNP type transistors are connected to the emitter terminals through individually provided emitter resistors. It is said.
  ThisThe total diode for the bias circuit formed on one of the first and second semiconductor devices, where E is the sum of the base-emitter forward voltage drop of the NPN type power transistor and the PNP type power transistor forming the complementary transistor pair. Forward voltage drop V ₁ Is smaller than E and may be an arbitrary constant value other than about E / 2. Therefore, an ordinary diode such as a PN junction type may be formed on the same semiconductor substrate as the NPN type power transistor or the PNP type power transistor. Manufacturing is easy and inexpensive. In addition, since the other bias circuit diode in the first and second semiconductor devices is a Schottky barrier diode, the forward voltage drop per diode is reduced to 0. 0 with a relatively simple configuration. 1 to 0.5V can be set finely, the forward voltage drop V of the whole diode ₂ About (EV ₁ ) Can be easily set to a predetermined value. As a result, it is possible to automatically complete the attachment of the diode for the bias circuit that generates an appropriate bias voltage by simply attaching the first and second semiconductor devices to the heatsink, and the work of assembling the SEPP circuit is simplified. Turn into. At this time, since both the first and second semiconductor devices are not Schottky barrier diodes but only one of them, an increase in component cost can be reduced.
In the first and second semiconductor devices, since the diode is formed on the same semiconductor substrate as the NPN type power transistor or the PNP type power transistor, ideal thermal coupling can be performed and good temperature compensation is achieved. It can be performed.
Furthermore, if the combination of the first and second semiconductor devices that are complementary to each other is selected, the selection of the diode for the bias circuit is automatically performed, so that the design of the SEPP circuit is simplified.
The first and second semiconductor devices can also be used in the same manner as conventional NPN type power transistors and PNP type power transistors, respectively.
  Also,For example, when the polarity of the input signal when the first and second semiconductor devices are connected by SEPP changes from positive to negative, carriers accumulated in the bases of the second and subsequent transistors of the n-stage NPN transistors Can be quickly absorbed by the base of the second and subsequent transistors of the n-stage PNP transistors without going through the emitter resistance of the final stage, so that the cut-off of the n-stage NPN transistor can be performed quickly. Made. As a result, crossover distortion is less likely to occur, and a large through current is prevented from flowing from the last-stage NPN transistor to the last-stage PNP transistor, thereby preventing the destruction of these last-stage transistors. can do.
[0017]
  Claim6In the semiconductor device describedThe secondThe NPN-type power transistor of the semiconductor device 1 is composed of n-stage NPN-type transistors connected by Darlington. Among these, the emitter of the last-stage NPN-type transistor is connected to the first emitter terminal and the second and subsequent stages are connected. Of each NPN transistorEmitterAre connected to the second emitter terminal through individually provided emitter resistors, and are composed of n-stage PNP transistors in which the PNP power transistors of the second semiconductor device are connected by Darlington. The emitters of the PNP transistors of the stage are connected to the first emitter terminal, and the PNP transistors of the second and subsequent stages are connected.EmitterAre connected to the second emitter terminal via individually provided emitter resistors.
  As a result, the claim4Similarly, when the polarity of the input signal when the first and second semiconductor devices are connected by SEPP is changed from positive to negative, for example, the base of the second and subsequent transistors among the n-stage NPN transistors is used. By quickly absorbing the accumulated carriers into the bases of the second and subsequent transistors of the n-stage PNP transistors without going through the final stage emitter resistance, crossover distortion is less likely to occur. It is possible to prevent a large through current from flowing from the final-stage NPN transistor to the final-stage PNP transistor, thereby preventing the breakdown of these final-stage transistors.
  In addition, since an emitter resistor connected to the NPN transistor and the PNP transistor at the final stage is externally attached, an arbitrary resistance value can be selected.
[0027]
【Example】
  FIG. 1 illustrates the present invention.oneFIG. 2 is a circuit diagram illustrating a driver stage and an output stage of a power amplifier according to an embodiment, and FIG. 2 is a mounting wiring diagram of an output stage of the power amplifier.
  Reference numeral 20 denotes a first semiconductor device in which an NPN power transistor 21 and an ordinary PN junction diode 22 are integrally formed and integrated by a well-known semiconductor manufacturing process in the vicinity of the same semiconductor substrate. . The NPN type power transistor 21 is formed by Darlington connection of NPN type transistors Tr1 and Tr2, and one ends of stabilizing emitter resistors R1 and R2 are connected to the emitters of the transistors Tr1 and Tr2. The other end of the emitter resistor R1 is connected to the emitter of the transistor Tr2. The other end of the emitter resistor R2 is connected to a second emitter terminal (E2) for external connection. R1 is about 100 to 200Ω, here 150Ω as an example, and R2 is about 0.22 to 0.47Ω, and here is 0.47Ω as an example.
  Forward voltage drop V at the base-emitter junction of transistors Tr1 and Tr2._BEAre both about 0.6V. Also, V_BEIs the temperature coefficient of α₁mV / ° C (α₁Is a negative value of around -2.
[0028]
The diode 22 is combined with a diode and a semi-fixed resistor of a second semiconductor device which will be described later, thereby constituting a bias circuit of the SEPP circuit. Since the diode 22 is configured at low cost, a PN junction type diode is formed on the same semiconductor substrate as the NPN type power transistor with a P layer shield layer interposed therebetween._feTherefore, the forward voltage drop V of the PN junction of the diode 22 is reduced._FIs about 1V. V_FIs the temperature coefficient of α₂The negative value is mV / ° C. In the case of a PN junction diode, α₂≒ α₁It is.
[0029]
The first semiconductor device 20 has five terminals, namely, a base terminal (B), a bias terminal (b), a collector terminal (C), a first emitter terminal (E1), and a second emitter terminal (E2) for external connection. The base of the NPN power transistor 21 (base of the transistor Tr1), collector (collector of the transistors Tr1 and Tr2), and emitter (emitter of the transistor Tr2) are the base terminal (B), collector terminal (C), The first emitter terminal (E1) is connected, and the cathode of the diode 22 is connected to the bias terminal (b). The anode of the diode 22 is internally connected to the base of the NPN power transistor (base of the transistor Tr1).
[0030]
On the other hand, the second semiconductor device 30 has a symmetric configuration with the first semiconductor device 20, and is adjacent to the same semiconductor substrate with a PNP power transistor 31 and n Schottky barrier diodes 32.₁~ 32_nAre integrally formed and integrated by a known semiconductor manufacturing process. The PNP type power transistor 31 is formed by Darlington connection of PNP type transistors Tr3 and Tr4, has the same electrical characteristics as the NPN type power transistor 21 of the first semiconductor device 20, and forms a complementary transistor pair. One ends of stabilizing emitter resistors R3 and R4 are connected to the emitters of the transistors Tr3 and Tr4. The other end of the emitter resistor R3 is connected to the emitter of the transistor Tr4. The other end of the emitter resistor R4 is connected to a second emitter terminal (E2 ') for external connection. R3 is the same as R1, and here is 150Ω as an example, and R4 is the same as R2, and here is 0.47Ω as an example.
Forward voltage drop V at the base-emitter junction of transistors Tr3 and Tr4_BEAre both about 0.6V and the temperature coefficient is α_ThreeIt is a negative value of mV / ° C (α_Three≒ α₁).
[0031]
Diode 32₁~ 32_nAre internally connected in series in the second semiconductor device 30, and the cassette side is internally connected to the base of the PNP type power transistor 31 (base of the transistor Tr 3). These diodes 32₁~ 32_nSince it is a Schottky barrier type (metal-semiconductor junction), the forward voltage drop per diode can be set as fine as 0.1 to 0.5 V with a relatively simple configuration, and the forward direction of the entire diode Drop voltage V₂Can be set freely. Diode 32₁~ 32_nEach temperature coefficient α₄₁~ Α_4n(MV / ° C) is a negative value, but has a certain degree of design freedom around -2 (α_4i≒ α₁(It is also possible to easily set i = 1 to n).
[0032]
Diode 32₁~ 32_nN, diode 32₁~ 32_nEach forward voltage drop V_G1~ V_GnAnd diode 32₁~ 32_nOverall forward voltage drop V₂, V_G1~ V_GnTemperature coefficient α₄₁~ Α_4nWill be described.
First, assuming that the sum of the base-emitter forward voltage drops of the NPN type power transistor 21 and the PNP type power transistor 31 is E, E = 4V_BE(V_BEIs a forward voltage drop between the base and emitter of each of the transistors Tr1 to Tr4, and is approximately 0.6V) ≈2.4V.
Bias voltage of bias circuit V_biasNeeds to be set to substantially the same value as E, and the forward voltage drop of the diode for the bias circuit of the first semiconductor device 20 is V₁Then, here V₁≒ 1V, so V₂The diode 32 has a predetermined value substantially equal to (2.4V-1V) = 1.4V.₁~ 32_nForm. In fact, V₂Is (EV₁) Is set to a predetermined value slightly smaller than the semi-fixed resistance VR described later._ThreeAdjust the bias voltage so that the desired idling current can flow.
[0033]
The temperature coefficient A of the sum E of the base-emitter forward voltage drop of the NPN type power transistor 21 and the PNP type power transistor 31 is A = 2 (α₁+ Α_Three), And the forward voltage drop V of the diode for the bias circuit of the first semiconductor device 20₁Is the temperature coefficient of α₂Therefore, the diode 32 for the bias circuit of the second semiconductor device 30.₁~ 32_nTotal forward voltage drop V₂If the temperature coefficient of B is B,
B≈ (A−α₂)
And That is,
α₄₁+ Α₄₂＋・・＋ α_4n≒ 2 (α₁+ Α_Three-Α₂        (1)
It is.
[0034]
Diode 32₁~ 32_nEach forward voltage drop V_G1~ V_GnMay be the same or all different, V_G1~ V_GnTemperature coefficient α₄₁~ Α_4nMay be the same or all different.
For example, diode 32₁~ 32_nEach forward voltage drop V_G1~ V_GnAre all the same and V_G1~ V_GnTemperature coefficient α₄₁~ Α_4nAre all the same, 0.1V ≦ V_GiWithin the range where ≦ 0.5V is established,
V_Gi≒ 1.4 / n
α_4i≒ (2α₁+ 2α_Three-Α₂) / N
However, i = 1 to n
What should I do? n = 3, α₁= Α_Three= Α₂When V_Gi≒ 1.4 / 3V, α_4i≒ α₁What should I do?
[0035]
The second semiconductor device 30 has a base terminal (B ′), a bias terminal (b ′), a collector terminal (C ′), a first emitter terminal (E1 ′), and a second emitter terminal (E2 ′) for external connection. The base of the PNP power transistor 31 (base of the transistor Tr3), the collector (collector of the transistors Tr3 and Tr4), and the emitter (emitter of the transistor Tr4) are respectively the base terminal (B '), The diode 32 connected in series with the collector terminal (C ′) and the first emitter terminal (E1 ′).₁~ 32_nIs connected to the bias terminal (b ′).
[0036]
When the connection terminals of the first semiconductor device 20 and the second semiconductor device 30 are arranged, they are arranged symmetrically as shown in FIG. 2, and the second emitter terminal (E2) is connected from the inside to the outside. (E2 ′), first emitter terminals (E1) and (E1 ′), collector terminals (C) and (C ′), bias terminals (b) and (b ′), base terminals (B) and (B ′) Are provided in this order.
[0037]
When SEPP connection of the power amplifier is performed using the first semiconductor device 20 and the second semiconductor device 30, the first semiconductor device 20 and the second semiconductor device are mounted on the same main surface of the radiator 40 as shown in FIG. 30 are mounted side by side, and each connection terminal (B), (b), (C), (E1), (E2), (B '), (b'), (C '), (E1'), (E2 ′) Is connected to the end of the printed circuit board 41. An emitter resistor is provided between R1 provided between the first emitter terminal (E1) and the second emitter terminal (E2), and between the first emitter terminal (E1 ') and the second emitter terminal (E2'). In the case where the received R4 can be left as it is, the second emitter terminals (E2) and (E2 ') are connected by the speaker output print pattern 42 and then connected to the speaker output terminal (SP). It is not necessary to attach a diode for a bias circuit between the first semiconductor device 20 and the second semiconductor device 30 of the radiator 40, and each connection terminal of the first semiconductor device 20 and the second semiconductor device 30 is connected to each other. Since they are arranged symmetrically, the second emitter terminals (E2) and (E2 ') are adjacent to each other, so that they can be connected to one at the shortest distance, and the printed pattern 42 does not have to be routed long. . In addition, + V placed in parallel with the print pattern 42_CCAnd -V_CC+ V by print patterns 43 and 44_ccThe collector terminal (C) of the first semiconductor device 20, −V_CCIs connected to the collector terminal (C ′) of the second semiconductor device 30. Since the collector terminals (C) and (C ′) are also relatively close to each other, the print pattern 44 need not be routed for a long time.
Therefore, compared with the conventional example of FIG. 15, the mounting area of the printed circuit board 41 is greatly reduced to half or less, the amplifier can be downsized, and electromagnetic radiation is also reduced, so that output distortion can be greatly suppressed.
Further, it is possible to save labor and space for externally attaching the emitter resistors R2 and R4.
[0038]
The first emitter terminal (E1) or (E1 ') has a circuit for measuring the voltage between the printed pattern 42 and monitoring the collector current flowing through the NPN type power transistor 20 and the PNP type power transistor 30. Can be connected. Further, when it is desired to replace the emitter resistors R2 and R4 built in the first semiconductor device 20 and the second semiconductor device 30 with resistors of other values, the first emitter terminal (E1) and the second emitter terminal (E2). ) And between the first emitter terminal (E1 ′) and the second emitter terminal (E2 ′).
[0039]
On the other hand, the base terminal (B) of the first semiconductor device 20 and + V_CCAs shown in FIG. 1, the transistor Tr5 at the final stage of the driver stage 10 and the resistor R5 are connected via a resistor R7 for preventing oscillation, and the base terminal (B ′) of the second semiconductor device 30 and − V_CCThe transistor Tr6 and the resistor R6 in the driver stage are connected to each other through the resistor R8 for preventing oscillation. The resistance values of the resistors R7 and R8 are about several Ω to several hundred Ω, but here are 47Ω as an example, and the coupling capacitance C between the collector and base of the transistors Tr1 and Tr3, respectively._CBIn combination with this, it reduces the high-frequency gain and prevents oscillation. Further, between the bias terminal (b) of the first semiconductor device 20 and the bias terminal (b ′) of the second semiconductor device 30 is for adjusting the bias voltage (for adjusting the idling current) via the print patterns 45 and 46. Semi-fixed resistance VR_ThreeConnect. Diode 22 of first semiconductor device 20, semi-fixed resistance VR_Three, Diode 32₁~ 32_nThus, the bias circuit 50 is configured.
Semi-fixed resistance VR_ThreeIs for absorbing variations in characteristics of the first semiconductor device 20 and the second semiconductor device 30 and is adjusted so that the idling current becomes a desired value. At this time, according to the present embodiment, the diode 22 is formed on the same semiconductor substrate as the NPN power transistor 21, and the temperature of both is always the same.₁~ 32_nAre formed on the same semiconductor substrate as the NPN type power transistor 31, and the temperatures of both are always the same. Therefore, when the idling current is adjusted by raising the temperature to a certain value, the NPN power transistor 21 and the diode 22, the PNP power transistor 31 and the diode 32 are adjusted.₁~ 32_nAdjustment can be performed without waiting for the temperature to reach the same temperature, and the idling current can be adjusted without raising the temperature to a certain value, so that the time required for adjustment can be greatly reduced.
Diodes 22 and 32₁~ 32_nThe sum of the forward voltage drops is substantially the same as the sum of the forward voltage drops of the NPN type power transistor 21 and the PNP type power transistor 31, and the overall temperature coefficient is also almost the same. Therefore, the adjusted idling current is almost constant regardless of the temperature change.
[0040]
According to this embodiment, when the first semiconductor device 20 and the second semiconductor device 30 having the same electrical characteristics are assembled and SEPP-connected, assembly of the diode for the bias circuit is automatically completed. Reduces assembly work. Further, since the diode provided in the first semiconductor device 20 may have an arbitrary value other than about E / 2 in the forward voltage drop, it is sufficient to form a normal PN junction diode, and the Schottky barrier diode is the second semiconductor. Since it suffices to form the device 30 only, the cost of parts does not increase so much.
In the first semiconductor device 20, the diode 22 formed on the same semiconductor substrate as the NPN type power transistor catches the temperature rise of the NPN type power transistor at a close distance, and cancels the temperature rise. The temperature characteristics change, and in the second semiconductor device 30, a diode 32 formed on the same semiconductor substrate as the PNP type power transistor.₁~ 32_nCatches the temperature rise of the PNP type power transistor at a close distance, and the temperature characteristics change in a direction to cancel the temperature rise, so that ideal thermal coupling can be performed and good temperature compensation can be performed. .
Furthermore, if the combination of the first and second semiconductor devices 20 and 30 that are complementary to each other is selected, the selection of the diode for the bias circuit is automatically performed, so that the design of the SEPP circuit is simplified. The first and second semiconductor devices 20 and 30 can also be used in the same manner as conventional NPN power transistors and PNP power transistors, respectively.
[0041]
In addition, when the first semiconductor device 20 and the second semiconductor device 30 are arranged, the first emitter terminals (E1) and (E2) and the second emitter terminals (E1 ') and (E2') are adjacent to each other. Since the connection terminals are arranged so that the collector terminals (C) and (C ′) are next to the inner positions, the prints relating to the emitter terminals and collector terminals necessary for the SEPP connection The length of the printed pattern drawn on the substrate can be kept short, and electromagnetic radiation can be reduced to suppress the occurrence of output distortion. In addition, since the NPN type power transistor of the first semiconductor device 20 and the PNP type power transistor of the second semiconductor device 30 have the built-in emitter resistors R2 and R4, it is troublesome to mount the emitter resistor on the printed circuit board 41. And no space is required.
Also, one end of the built-in emitter resistors R2 and R4 is connected to the second emitter terminals (E2) and (E2 ') different from the first emitter terminals (E1) and (E1') connected to the emitter side of the power transistor. Therefore, it is possible to connect directly to the emitter of the power transistor without going through the built-in emitter resistor, and measure the voltage across the built-in emitter resistor to monitor the collector current of the power transistor. A value emitter resistor can be externally attached. In addition, when the first and second semiconductor devices 20 and 30 are arranged, the second emitter terminals (E2) and (E2 ') are located on the innermost side. On the printed circuit board 41, the second emitter terminals (E2) and (E2 ') can be connected with the shortest distance, and the routing of the print pattern length for speaker output can be minimized.
[0042]
In the above-described embodiment, the semi-fixed resistance VR_ThreeHowever, when there is little variation in the electrical characteristics of the first semiconductor device and the second semiconductor device, they are replaced with a fixed resistor that can be set to an optimum bias voltage value. It may be provided in the second semiconductor device and connected in series with a diode. Furthermore, if the diode characteristics of the first semiconductor device and the second semiconductor device are set to optimum values as the bias circuit, the fixed resistor itself can be omitted. In this way, no adjustment of the bias voltage can be realized, and the adjustment work of the bias circuit after the SEPP circuit is assembled becomes unnecessary. In this regard, in the conventional method using an external bias circuit, the temperature is increased to a certain value after the assembly of the SEPP circuit until the NPN type power transistor, the PNP type power transistor, and the elements for the bias circuit have the same temperature. After waiting, the adjustment of the bias voltage adjusting resistor was performed so that the idling current became a predetermined specified value. Therefore, a great amount of labor and time was required, which was a major factor in increasing the manufacturing cost.
Moreover, since the wiring for the bias circuit on the printed circuit board can be reduced, the mounting area is reduced, and the length of the printed pattern on the printed circuit board relating to the emitter terminal and collector terminal necessary for the SEPP connection can be further shortened. The generation of output distortion can be suppressed by reducing electromagnetic radiation.
[0043]
Further, a plurality of diodes of the first semiconductor device may be connected in series, and only one diode of the second semiconductor device may be provided. Further, an ordinary diode may be formed in the second semiconductor device, and a Schottky barrier diode may be formed in the first semiconductor device.
Further, since the temperature coefficient of the forward voltage drop of the diode of the first semiconductor device and the diode of the second semiconductor device are both negative, the condition of the expression (1) does not have to be strictly established. If there is a relationship close to Equation (1), temperature compensation close to ideal is possible.
[0044]
FIG. 3 is a circuit diagram showing a driver stage and an output stage of a power amplifier according to the modification of FIG. 1, and the same components as those in FIG.
In FIG. 1, the oscillation preventing resistors R7 and R8 are provided between the final stage transistors Tr5 and Tr6 of the driver stage 10 and the bias circuit 50. However, in FIG. 3, they are built in the first and second semiconductor devices. In the first semiconductor device 200, a base resistor R7 ′ for preventing oscillation is interposed between the anode of the diode 22 and the base of the transistor Tr1 on the same semiconductor substrate as the NPN type power transistor 21 and the diode 22. In the second semiconductor device 300, the PNP type power transistor 31 and the diode 32 are used.₁~ 32_nDiode 32 on the same semiconductor substrate₁~ 32_nA base resistor R8 ′ for preventing oscillation is interposed between the cathode side end of the transistor and the base of the transistor Tr3. The resistance values of the base resistors R7 ′ and R8 ′ are about several Ω to several hundred Ω, and are 47Ω as an example here.
The base resistors R7 'and R8' are coupled to the collector-base capacitance C of the transistors Tr1 and Tr3, respectively._CBIn combination with this, it reduces the high-frequency gain and prevents oscillation.
In FIG. 1, the emitter resistance R1 of the transistor Tr1 of the NPN power transistor 21 is connected between the emitter of the transistor Tr1 and the emitter of Tr2, and the emitter resistance R3 of the transistor Tr3 of the PNP power transistor 31 is connected to the transistor Tr3. In FIG. 3, the emitter resistor R1 ′ of the transistor Tr1 is connected between the emitter of the transistor Tr1 and the second emitter terminal (E2), and the transistor Tr3 is connected to the emitter of the transistor Tr3. The emitter resistor R3 ′ is connected between the emitter of the transistor Tr3 and the second emitter terminal (E2 ′). The resistance values of the resistors R1 ′ and R3 ′ are 150Ω as an example here.
The other components are the same as in FIG. 1, and the terminal arrangement of the first and second semiconductor devices 200 and 300 in FIG. 3 is the same as that in the first and second semiconductor devices 20 and 30 in FIG. (See FIG. 2).
[0045]
As shown in FIG. 1, when the oscillation preventing resistors R7 and R8 are provided between the final stage transistors Tr5 and Tr6 of the driver stage 10 and the bias circuit 50, the oscillation preventing resistors R7 and R8 are mounted on the printed circuit board 41. Time and space are required. The resistors R7 and R8 provided on the printed circuit board 41 need to use incombustible resistors for safety, and the cost increases. In addition to the base current of the transistor Tr1, a bias current that flows through the bias circuit 50 also flows through the resistor R7, so that the voltage loss increases, and the output voltage of the power amplifier decreases and the output decreases.
On the other hand, in FIG. 3, since the oscillation preventing resistors R 7 ′ and R 8 ′ are built in the first and second semiconductor devices 200 and 300, the radiator 8 includes the first and second semiconductor devices 200 and 300. Since the installation of the resistors R7 'and R8' for preventing oscillation is completed automatically, it is not necessary to attach an expensive non-combustible resistor for preventing oscillation, and the labor and space for mounting on the printed circuit board. Is unnecessary, and the cost can be reduced.
Further, since the bias current flowing through the bias circuit 50 does not flow through the resistors R7 ′ and R8 ′, the current value becomes small, and the voltage loss at these resistors R7 ′ and R8 ′ becomes small. Therefore, the output of the power amplifier can be increased.
[0046]
Further, as shown in FIG. 4, on the output side of the driver stage 10, a first output stage 11A composed of first and second semiconductor devices 200A and 300A connected by SEPP and first and second semiconductor devices connected by SEPP are provided. When the second output stage 11B composed of 200B and 300B is connected in parallel to form a parallel push-pull configuration, a semi-fixed resistor VR that forms a bias circuit_ThreeIs provided only in the first output stage 11A (semi-fixed resistance VR_ThreeAre connected to the bias terminal (b) of the first semiconductor device 200A and the bias terminal (b ') of the second semiconductor device 300A), and the second output stage 11B is connected to the bias terminal (b of the first semiconductor device 200B). ) Is connected to the base terminal (B) (short circuit of the diode 22), and the bias terminal (b ') of the second semiconductor device 300B is simply connected to the base terminal (B') (diode 32).₁~ 32_n), The same appropriate bias voltage can be applied to the first output stage 11A and the second output stage 11B._ThreeCan be done with one.
[0047]
In this regard, using the first and second semiconductor devices 20 and 30 of FIG. 1, resistances R70, R80, R71, and R81 for preventing oscillation are respectively provided on the output side of the driver stage 10 as shown in FIG. The first output stage 11C composed of the first and second semiconductor devices 20A and 30A connected in SEPP and the second output stage 11D composed of the first and second semiconductor devices 20B and 30B connected in SEPP are connected in parallel. In the case of a parallel push-pull configuration, a semi-fixed resistor VR that forms a bias circuit_Three, VR_Three'Is not provided in both the first output stage 11C and the second output stage, the same appropriate bias voltage cannot be applied to the first output stage 11C and the second output stage 11D, and the semi-fixed resistance is VR._ThreeAnd VR_ThreeTwo of 'are required.
This is because, if the first and second semiconductor devices 20 and 30 in FIG. 1 are used to form a parallel push-pull configuration, only the first output stage 11C has a semi-fixed resistance VR as in FIG._ThreeFor this reason, there is a difference in bias voltage between the first output stage 11C and the second output stage 11D, and an excessive load is applied to one of the first output stage 11C and the second output stage 11D. That is, the semi-fixed resistance VR in FIG._ThreeIn FIG. 6 for explaining the operation when ′ is omitted, the output voltage of the driver stage 10 is V₀I₀, The current flowing through the resistor R70 is i₁, The bias voltage of the bias circuit 50 is V₁, Bias current i₂, The base current of the transistor Tr1 of the first output stage 11C is i_b1, The voltage between the bases of the second output stage 11D is V₂, The base current of the transistor Tr1 of the second output stage 11D is i_b2And R70 = R80 = R71 = R81 = R, on the first output stage 11C side,
V₀= V₁+ 2R (i_b1+ I₂(2)
On the second final stage 11D side,
V₀= V₂+ 2Ri_b2                                (3)
The relationship holds.
From (2) and (3)
V₁+ 2R (i_b1+ I₂) = V₂+ 2Ri_b2
Where i_b1= I_b2= I_bThen,
V₁+ 2Ri_b+ 2Ri₂= V₂+ 2Ri_b
Therefore,
V₁+ 2Ri₂= V₂
Thus, the bias voltage does not match between the first output stage 11C and the second output stage 11D.
[0048]
Separately from this, in FIG. 1, assuming that the output stage performs, for example, a class B operation, when the polarity of the input signal from the driver stage 10 changes from positive to negative, the base of the transistor Tr2 of the first semiconductor device 20 Since it takes a finite time to discharge the carriers accumulated in the transistor Tr2, the transistor Tr2 cannot be cut off immediately even if the polarity of the input signal changes from positive to negative, and the transistor Tr2 is slightly delayed from the emitter resistance. A through current flows through the transistor Tr4 of the second semiconductor device 30 via R2 and R4 (see the broken line I in FIG. 1). When this through current I is large, in the worst case, the transistors Tr2 and Tr4 are destroyed.
[0049]
In the first and second semiconductor devices 20 and 30 of FIG. 1, the emitter resistance R1 of the transistor Tr1 of the NPN type power transistor 21 is connected between the emitter of the transistor Tr1 and the emitter of the Tr2, and the PNP type power transistor 31 Since the emitter resistance R3 of the transistor Tr3 is connected between the emitter of the transistor Tr3 and the emitter of the Tr4, the discharge path of carriers accumulated in the base of the transistor Tr2 is the base of the transistor Tr2, the resistance R1, the resistance R2, and the resistance R4. → R3 → Emitter of transistor Tr3, but when through current I begins to flow, back electromotive force is generated in resistors R2 and R4, and carriers accumulated in the base of transistor Tr2 are less likely to be discharged (through current I is less At 5A, the back electromotive force of the resistor R2 is 2.35V).
Therefore, in FIG. 1, the cutoff of the transistor Tr2 is delayed, and for example, a relatively large through current I may flow in a high region of 10 kHz or more, or crossover distortion may occur due to the delay of the cutoff of the transistor Tr2.
[0050]
On the other hand, in the example of FIG. 3, the emitter resistance R1 ′ of the transistor Tr1 is connected to the second emitter terminal (E), and the emitter resistance R3 ′ of the transistor Tr3 is connected to the second emitter terminal (E ′). Therefore, for example, when the polarity of the input signal changes from positive to negative, the discharge path of the carriers accumulated in the base of the transistor Tr2 of the first semiconductor device 20 is the base of the transistor Tr2 → resistor R1 ′ → R3 ′. → Because it becomes the emitter of the transistor Tr3 (see the path of the broken line i in FIG. 3), the counter electromotive force generated in the resistors R2 and R4 due to the through current I is reversed, and a voltage that promotes discharge is applied to the resistors R1 ′ and R3 ′ The transistor Tr2 is cut off quickly. As a result, crossover distortion is less likely to occur, and a large through current I is prevented from flowing from the transistor Tr2 to the transistor Tr4, so that the transistors Tr2 and Tr4 can be prevented from being destroyed.
[0051]
In FIG. 3, the first and second semiconductor devices 200 and 300 include the emitter resistance R2 of the transistor Tr2 and the emitter resistance R4 of the transistor Tr4. However, (1) and (2) in FIG. The emitter resistors R2 and R4 are omitted, the emitter of the transistor Tr2 is connected to the first emitter terminal (E1), and the emitter of the transistor Tr4 is the first semiconductor device 201 and 301 shown in FIG. It is connected to the emitter terminal (E1 '), and the emitter resistance of the transistor Tr2 is externally attached with an arbitrary resistance between the first emitter terminal (E1) and the second emitter terminal (E2). The emitter resistance of the transistor Tr4 may be externally attached with an arbitrary resistance between the first emitter terminal (E1) and the second emitter terminal (E2).
[0052]
In FIG. 3, the NPN type power transistor 21 and the PNP type power transistor 31 of the first and second semiconductor devices 200 and 300 are configured by two stages of Darlington connection transistors. As shown in FIGS. 8 (1) and 8 (2), the NPN type power transistor 210 is constituted by a three-stage Darlington connection transistor composed of transistors Tr20 to Tr22, and the PNP type power transistor is formed. The transistor 310 may be constituted by a three-stage Darlington connection transistor composed of transistors Tr23-25. In this case, the emitters of the transistors Tr20 to 22 are connected to the second emitter terminal (E2) via individually provided emitter resistors R20 to R22, and the emitter of the final stage transistor Tr22 is further connected to the first emitter terminal. (E1) is connected so that an emitter resistor having a resistance value other than the emitter resistor R22 can be externally attached if necessary. Similarly, each emitter of the transistors Tr23 to 25 has an emitter resistor R23 to R25 provided individually. And the emitter of the final stage transistor Tr25 is further connected to the first emitter terminal (E1 '). If necessary, an emitter having a resistance value other than the emitter resistor R25 is connected to the second emitter terminal (E2'). A resistor may be externally attached.
[0053]
In the case of FIG. 8, assuming that the sum of the base-emitter forward voltage drops of the NPN type power transistor 210 and the PNP type power transistor 310 is E and the temperature coefficient of E is A, E≈3.6V, A = 3 (α₁+ Α_Three) Therefore, the diode 32 of the second semiconductor device 302.₁~ 32_nIf the temperature coefficient of the total forward voltage drop is B,
B≈ (A−α₂)
And That is,
α₄₁+ Α₄₂＋・・＋ α_4n≒ 3 (α₁+ Α_Three-Α₂      ・・ (1) '
It is.
Diode 32₁~ 32_nEach forward voltage drop V_G1~ V_GnAre all the same and V_G1~ V_GnTemperature coefficient α₄₁~ Α_4nAre all the same, 0.1V ≦ V_GiWithin the range where ≦ 0.5V is established,
V_Gi≒ 2.6 / n
α_4i≒ (3α₁+ 3α_Three-Α₂) / N
However, i = 1 to n
What should I do? n = 5, α₁= Α_Three= Α₂When V_Gi≒ 2.6 / 5V, α_4i≒ α₁What should I do?
[0054]
In the example of FIG. 8, the first and second semiconductor devices 202 and 302 are configured to include the emitter resistance R22 of the transistor Tr22 and the emitter resistance R25 of the transistor Tr25. Like the first and second semiconductor devices 203 and 303 shown in 2), the emitter resistors R22 and R25 are omitted, the emitter of the transistor Tr22 is connected to the first emitter terminal (E1), and the emitter of the transistor Tr25 is the first emitter device. 1 is connected to the emitter terminal (E1 '), and the transistor Tr22 has an emitter resistance of an arbitrary resistance between the first emitter terminal (E1) and the second emitter terminal (E2). The emitter resistance of the transistor Tr25 may be an external resistor having an arbitrary resistance between the first emitter terminal (E1) and the second emitter terminal (E2). good.
Further, in each example of FIGS. 3 and 7 to 9, the base resistors R7 ′ and R8 ′ may be omitted.
[0065]
【The invention's effect】
According to the present invention, the total of the base-emitter forward voltage drops of the NPN type power transistor and the PNP type power transistor forming the complementary transistor pair is defined as E, and formed in one of the first and second semiconductor devices. Forward voltage drop V across the diode for the bias circuit₁Is smaller than E and may be an arbitrary constant value other than about E / 2. Therefore, an ordinary diode such as a PN junction type may be formed on the same semiconductor substrate as the NPN type power transistor or the PNP type power transistor. Manufacturing is easy and inexpensive. In addition, since the other bias circuit diode in the first and second semiconductor devices is a Schottky barrier diode, the forward voltage drop per diode is reduced to 0. 0 with a relatively simple configuration. 1 to 0.5V can be set finely, the forward voltage drop V of the whole diode₂About (EV₁) Can be easily set to a predetermined value. As a result, it is possible to automatically complete the attachment of the diode for the bias circuit that generates an appropriate bias voltage by simply attaching the first and second semiconductor devices to the heatsink, and the work of assembling the SEPP circuit is simplified. Turn into. At this time, since both the first and second semiconductor devices are not Schottky barrier diodes but only one of them, an increase in component cost can be reduced.
In the first and second semiconductor devices, since the diode is formed on the same semiconductor substrate as the NPN type power transistor or the PNP type power transistor, ideal thermal coupling can be performed and good temperature compensation is achieved. It can be performed.
Furthermore, if the combination of the first and second semiconductor devices that are complementary to each other is selected, the selection of the diode for the bias circuit is automatically performed, so that the design of the SEPP circuit is simplified.
The first and second semiconductor devices can also be used in the same manner as conventional NPN type power transistors and PNP type power transistors, respectively.
[Brief description of the drawings]
FIG. 1 of the present inventiononeIt is a circuit diagram which shows the structure of the driver stage and output stage of the power amplifier which concerns on an Example.
FIG. 2 is a mounting wiring diagram of an output stage of the power amplifier of FIG. 1;
FIG. 3 is a circuit diagram showing a configuration of a driver stage and an output stage of a power amplifier according to a modification example of FIG. 1;
4 is a circuit diagram when the first and second semiconductor devices of FIG. 3 are configured in a parallel push configuration.
5 is a circuit diagram when the first and second semiconductor devices of FIG. 1 are configured in parallel push.
6 is an operation explanatory diagram when one semi-fixed resistor is omitted in the configuration of FIG. 5;
7 is a circuit diagram of first and second semiconductor devices according to a modification of FIG. 3;
8 is a circuit diagram of first and second semiconductor devices according to another modification of FIG. 3;
FIG. 9 is a circuit diagram of first and second semiconductor devices according to still another modification of FIG. 3;
[Figure10A circuit diagram of a power amplifier output stage including a conventional diode-type bias circuit.
[Figure11A circuit diagram of a power amplifier output stage including a conventional transistor type bias circuit.
[Figure12] Figure11It is a mounting wiring diagram of the circuit of.
[Explanation of symbols]
20, 20A, 20B, 60, 200 to 203, 200A, 200B First semiconductor device
21, 210 NPN power transistor
22, 32₁~ 32_n  diode
30, 30A, 30B, 70, 300 to 303, 300A, 300B Second semiconductor device
31, 310 PNP type power transistor
40 radiator
41 Printed circuit board
50, 80 bias circuit
R1-R4, R1 ′, R3 ′, R20′-R25 ′ Emitter resistance
R7, R8, R9 resistance
R7 ', R8' Base resistance
VR_Three, VR_Three', VR_Four  Semi-fixed resistance
Tr1-Tr4, Tr7, Tr20-Tr25 Transistors

Claims

A first semiconductor device in which an NPN type power transistor is formed on a semiconductor substrate, and a second semiconductor device in which a PNP type power transistor that forms a complementary transistor pair with the NPN type power transistor of the first semiconductor device is formed on the semiconductor substrate. A semiconductor device capable of SEPP connection with a semiconductor device, wherein the first semiconductor device is formed with one or a plurality of diodes connected in series for a bias circuit on the same semiconductor substrate as the NPN type power transistor, The anode side end of the diode is connected to the base of the NPN type power transistor and the cathode side end is connected to the bias terminal. The second semiconductor device has a bias circuit for the bias circuit on the same semiconductor substrate as the PNP type power transistor. Forming one or a plurality of diodes connected in series, and a cathode side end of the diodes In the semiconductor device that is connected to a bias terminal of the anode-side end as well as connected to the base of the PNP power transistor,
The total of the base-emitter forward voltage drop of the NPN type power transistor of the first semiconductor device and the PNP type power transistor of the second semiconductor device is E, and one of the first and second semiconductor devices is biased. The forward voltage drop V ₁ of the entire circuit diode is smaller than E and set to an arbitrary constant value other than about E / 2, and the other of the first and second semiconductor devices is a bias circuit diode. The forward voltage drop V ₂ of the entire diode is made to be a predetermined value of about (E−V ₁ ), and is formed of a Schottky barrier diode.
The first semiconductor device includes a base terminal, a collector terminal, and an emitter terminal connected to the base side, the collector side, and the emitter side of the NPN type power transistor, respectively, and the second semiconductor device is a base side and a collector of the PNP type power transistor. Including a base terminal, a collector terminal, and an emitter terminal connected to the emitter side and the emitter side, respectively, when the first semiconductor device and the second semiconductor device are arranged, the emitter terminals of each other become the innermost position adjacent to each other, Arrange each terminal so that each collector terminal is next to the inner position,
Furthermore, an emitter resistor connected to the emitter of the NPN power transistor is provided in the first semiconductor device, the other end of the emitter resistor is connected to the second emitter terminal, and the PNP power transistor is connected to the second semiconductor device. When an emitter resistor connected to the emitter is provided, the other end of the emitter resistor is connected to the second emitter terminal, and the first semiconductor device and the second semiconductor device are arranged, the second emitter terminal of each other Is arranged so that it is located further inside than the emitter terminal,
A semiconductor device characterized by the above.

The anode side end of the diode for the bias circuit of the first semiconductor device is connected to the base terminal, and a base resistance is interposed between the anode side end and the base of the NPN type power transistor, so that the second semiconductor The cathode side end of the diode for the bias circuit of the device was connected to the base terminal, and a base resistance was interposed between the cathode side end and the base of the PNP type power transistor,
The semiconductor device according to claim 1.

An emitter resistor is interposed between the emitter and emitter terminal of the NPN power transistor of the first semiconductor device, and an emitter resistor is interposed between the emitter and emitter terminal of the PNP power transistor of the second semiconductor device. What
The semiconductor device according to claim 1.

A first semiconductor device in which an NPN type power transistor is formed on a semiconductor substrate, and a second semiconductor device in which a PNP type power transistor that forms a complementary transistor pair with the NPN type power transistor of the first semiconductor device is formed on the semiconductor substrate. A semiconductor device capable of SEPP connection with a semiconductor device, wherein the first semiconductor device is formed with one or a plurality of diodes connected in series for a bias circuit on the same semiconductor substrate as the NPN type power transistor, The anode side end of the diode is connected to the base of the NPN type power transistor and the cathode side end is connected to the bias terminal. The second semiconductor device has a bias circuit for the bias circuit on the same semiconductor substrate as the PNP type power transistor. Forming one or a plurality of diodes connected in series, and a cathode side end of the diodes In the semiconductor device that is connected to a bias terminal of the anode-side end as well as connected to the base of the PNP power transistor,
The total of the base-emitter forward voltage drop of the NPN type power transistor of the first semiconductor device and the PNP type power transistor of the second semiconductor device is E, and one of the first and second semiconductor devices is biased. The forward voltage drop V ₁ of the entire circuit diode is smaller than E and set to an arbitrary constant value other than about E / 2, and the other of the first and second semiconductor devices is a bias circuit diode. The forward voltage drop V ₂ of the entire diode is made to be a predetermined value of about (E−V ₁ ), and is formed of a Schottky barrier diode.
The NPN type power transistor of the first semiconductor device is composed of n-stage NPN type transistors connected by Darlington, and the emitters of the NPN type transistors are connected to the emitter terminals through individually provided emitter resistors. The PNP type power transistor of the semiconductor device of 2 is composed of n-stage PNP type transistors connected by Darlington, and the emitters of the PNP type transistors are connected to the emitter terminals via individually provided emitter resistors,
A semiconductor device characterized by the above.

The first semiconductor device includes a base terminal and a collector terminal connected to the base side and the collector side of the NPN type power transistor, respectively, and the second semiconductor device is connected to the base side and the collector side of the PNP type power transistor, respectively. When the first semiconductor device and the second semiconductor device are arranged side by side including the base terminal and the collector terminal, the emitter terminals of each other are adjacent to each other, and the collector terminals are next to the inner positions. That each terminal was placed as
The semiconductor device according to claim 4.

A first semiconductor device in which an NPN type power transistor is formed on a semiconductor substrate, and a second semiconductor device in which a PNP type power transistor that forms a complementary transistor pair with the NPN type power transistor of the first semiconductor device is formed on the semiconductor substrate. A semiconductor device capable of SEPP connection with a semiconductor device, wherein the first semiconductor device is formed with one or a plurality of diodes connected in series for a bias circuit on the same semiconductor substrate as the NPN type power transistor, The anode side end of the diode is connected to the base of the NPN type power transistor and the cathode side end is connected to the bias terminal. The second semiconductor device has a bias circuit for the bias circuit on the same semiconductor substrate as the PNP type power transistor. Forming one or a plurality of diodes connected in series, and a cathode side end of the diodes In the semiconductor device that is connected to a bias terminal of the anode-side end as well as connected to the base of the PNP power transistor,
The total of the base-emitter forward voltage drop of the NPN type power transistor of the first semiconductor device and the PNP type power transistor of the second semiconductor device is E, and one of the first and second semiconductor devices is biased. The forward voltage drop V ₁ of the entire circuit diode is smaller than E and set to an arbitrary constant value other than about E / 2, and the other of the first and second semiconductor devices is a bias circuit diode. The forward voltage drop V ₂ of the entire diode is made to be a predetermined value of about (E−V ₁ ), and is formed of a Schottky barrier diode.
The NPN power transistor of the first semiconductor device is composed of n-stage NPN transistors connected by Darlington, and the emitter of the NPN transistor at the final stage is connected to the first emitter terminal and the second and subsequent stages. N-stage PNP transistors in which the emitters of the NPN transistors are connected to the second emitter terminal via individually provided emitter resistors, and the PNP power transistors of the second semiconductor device are Darlington connected. Among them, the emitter of the PNP transistor at the final stage is connected to the first emitter terminal, and the emitters of the PNP transistors at the second and subsequent stages are connected to the first via an individually provided emitter resistor. 2 connected to the emitter terminal,
A semiconductor device characterized by the above.

The first semiconductor device includes a base terminal and a collector terminal connected to the base side and the collector side of the NPN type power transistor, respectively, and the second semiconductor device is connected to the base side and the collector side of the PNP type power transistor, respectively. When the first semiconductor device and the second semiconductor device are arranged side by side including the base terminal and the collector terminal, the second emitter terminals of each other are the innermost positions adjacent to each other, and the first emitter terminals of each other are next. That each terminal is positioned so that the collector terminal of each other is the next inner position,
The semiconductor device according to claim 6 .