JP3809713B2

JP3809713B2 - TDI circuit, image signal readout circuit, and imaging device

Info

Publication number: JP3809713B2
Application number: JP24361397A
Authority: JP
Inventors: 義博宮本; 加寿也久保
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-09-09
Filing date: 1997-09-09
Publication date: 2006-08-16
Anticipated expiration: 2017-09-09
Also published as: JPH1188784A

Description

【０００１】
【発明の属する技術分野】
本発明は、撮像センサから得られる画素信号のＳ／Ｎ比を向上させる時間遅延積分回路、いわゆる、ＴＤＩ（time delay and integration）回路、画像信号読出回路及び撮像デバイスに関する。
【０００２】
例えば、赤外線ラインセンサのように、被写体に対して相対的に機械走査する撮像センサにおいて、高いＳ／Ｎ比を得るためには、複数の画素を撮像センサの被写体に対する相対的走査方向に配列し、ＴＤＩ回路を使用して同一の撮像点の画素信号を時間遅延積分する必要がある。
【０００３】
【従来の技術】
従来、ＴＤＩ回路として、例えば、撮像センサから出力される信号電荷をＣＣＤ（charge coupled device）からなる電荷転送路を転送させながら積分していくＴＤＩ回路が知られている。
【０００４】
【発明が解決しようとする課題】
しかし、ＣＣＤを使用したＴＤＩ回路は、撮像センサの欠陥画素を非選択にすることが困難であり、全ての走査チャネルで高いＳ／Ｎ比を実現することが困難であるという問題点を有していた。
【０００５】
本発明は、かかる点に鑑み、欠陥画素からの画素信号を遮断できるようにし、高いＳ／Ｎ比を得ることができるようにしたＴＤＩ回路、画像信号読出回路及び撮像デバイスを提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明中、第１の発明は、光学系の走査方向に配列されたｎ個（但し、ｎは２以上の整数である。）の受光素子から出力される画素信号を時間遅延積分するＴＤＩ回路であって、ｐ個（但し、ｐはｐ＝ｋｎを満足する整数であり、ｋは正の整数である。）の積分容量と、同一撮像点の画素信号は、同一の積分容量に供給されるように、ｎ個の受光素子から出力される画素信号をｐ個の積分容量に供給するスイッチング回路網とを備えているというものである。
【０００７】
本発明中、第１の発明によれば、スイッチング回路網は、同一撮像点の画素信号は同一の積分容量に供給されるように、ｎ個の受光素子から出力される画素信号をｐ個の積分容量に供給するとしているので、ｐ個の積分容量の蓄積電圧の所定のタイミングによるサンプリングとリセットを繰り返すことで、ＴＤＩ機能を実現することができる。
【０００８】
このように、本発明中、第１の発明によれば、ｎ個の受光素子から出力される画素信号をスイッチング回路網を介してｐ個の積分容量に供給することにより、ＴＤＩ機能を達成するようにしているので、ｎ個の受光素子から出力される画素信号を入力するための入力端子とスイッチング回路網との間に、欠陥画素からの画素信号を遮断するスイッチング素子を設けてなる簡単な回路構成の画素選択回路を設けることができる。
【０００９】
本発明中、第２の発明は、第１の発明において、スイッチング回路網は、ｐ個の積分容量のそれぞれに対応させて設けられたｐ個のスイッチング単位回路網を有し、各スイッチング単位回路網は、ｎ個の受光素子から同時に出力されるｎ個の画素信号の中の１個を選択し、対応する積分容量に供給するように制御されるというものである。
【００１０】
本発明中、第３の発明は、第１の発明において、ｐ個の積分容量のそれぞれに対応させて設けられ、対応する積分容量の蓄積電圧をサンプリングするｐ個のサンプリング回路と、ｐ個の積分容量のそれぞれに対応させて設けられ、対応する積分容量の蓄積電圧を一定の電圧値にリセットするｐ個のリセット回路と、入力端をｐ個のサンプリング回路の出力端に共通接続された出力バッファ回路とを有し、ｐ個のサンプリング回路は、所定の順番、かつ、周期的に、対応する積分容量の蓄積電圧をサンプリングするように制御され、ｐ個のリセット回路は、蓄積電圧をサンプリングされた対応する積分容量を一定の電圧値にリセットするように制御されるというものである。
【００１１】
本発明中、第４の発明は、第１の発明において、ｐ個の積分容量のそれぞれに対応させて設けられ、入力端を対応する積分容量の画素信号が印加される電極に接続されたｐ個の出力バッファ回路と、ｐ個の出力バッファ回路のそれぞれに対応させて設けられ、対応する出力バッファ回路の出力電圧をサンプリングするｐ個のサンプリング回路と、ｐ個の積分容量のそれぞれに対応させて設けられ、対応する積分容量の蓄積電圧を一定の電圧値にリセットするｐ個のリセット回路とを有し、ｐ個のサンプリング回路は、所定の順番、かつ、周期的に、対応する出力バッファ回路の出力電圧をサンプリングするように制御され、ｐ個のリセット回路は、蓄積電圧をサンプリングされた対応する積分容量を一定の電圧値にリセットするように制御されるというものである。
【００１２】
本発明中、第４の発明によれば、ｐ個の積分容量のそれぞれに対応させて出力バッファ回路を設けているので、ｐ個の積分容量から出力される画素信号間のクロストークを低減することができる。
【００１３】
本発明中、第５の発明は、第１の発明において、ｎ個の受光素子のそれぞれに対応させて設けられ、対応する受光素子から出力される画素信号を入力するためのｎ個の入力端子と、ｎ個の入力端子のそれぞれに対応させて設けられ、第１の電流入出力電極を対応する入力端子に接続され、制御電極に一定電圧が印加されるｎ個の入力トランジスタと、ｎ個の入力トランジスタのそれぞれに対応させて設けられ、第１の電流入出力電極を対応する入力トランジスタの第２の電流入出力電極に接続され、第２の電流入出力電極をスイッチング回路網に接続されたｎ個の画素選択トランジスタと、欠陥画素情報に基づいて、ｎ個の画素選択トランジスタのそれぞれのオン、オフを制御する画素選択制御回路とを備えているというものである。
【００１４】
本発明中、第５の発明によれば、ｎ個の画素選択トランジスタと、画素選択制御回路とで、欠陥画素からの画素信号を遮断するための画素選択回路が構成されている。
【００１５】
本発明中、第６の発明は、第５の発明において、第１の電流入出力電極を対応する入力トランジスタの第２の電流入出力電極に接続され、第２の電流入出力電極に所定の電圧が印加されるオフセット電流供給用トランジスタと、第１の電極をオフセット電流供給用トランジスタの制御電極に接続され、第２の電極をオフセット電流供給用トランジスタの第２の電流入出力電極に接続され、オフセット電流供給用トランジスタの制御電極に制御電圧を印加するための制御電圧印加用容量と、第１の電流入出力電極を対応する入力トランジスタの第２の電流入出力電極に接続され、第２の電流入出力電極を制御電圧印加用容量の第２の電極に接続され、制御電極にサンプルホールド信号が印加され、オフセット電流供給用トランジスタの制御電極に印加すべき制御電圧を制御電圧印加用容量にホールドさせるサンプルホールドトランジスタとを備えているカレントミラー回路をｎ個の入力トランジスタのそれぞれに対応させて備えているというものである。
【００１６】
本発明中、第６の発明によれば、サンプルホールドトランジスタをオンとして、暗い被写体を撮像すると、オフセット電流供給用トランジスタを介して受光素子にオフセット電流が流れ、この時のオフセット電流供給用トランジスタの制御電圧を制御電圧供給用容量に記憶させることができるので、その後、サンプルホールドトランジスタをオフとしても、受光素子にオフセット電流を供給することができる。
【００１７】
本発明中、第７の発明は、第２の発明において、ｎ個の受光素子のそれぞれに対応させて設けられ、対応する受光素子が出力する画素信号を入力するためのｎ個の入力端子と、ｎ個の入力端子のそれぞれに対応させて設けられ、第１の電流入出力電極を対応する入力端子に接続され、第２の電流入出力電極をスイッチング回路網に接続されたｎ個の画素選択トランジスタと、欠陥画素情報に基づいて、ｎ個の画素選択トランジスタのそれぞれのオン、オフを制御する画素選択制御回路と、ｐ個のスイッチング単位回路網のそれぞれに対応させて設けられ、第１の電流入出力電極を対応するスイッチング単位回路網の出力端に接続され、第２の電流入出力電極を対応する積分回路に接続され、制御電極に一定電圧が印加されるｐ個のトランジスタとを備えているというものである。
【００１８】
本発明中、第７の発明によれば、ｎ個の画素選択トランジスタと、画素選択制御回路とで、欠陥画素からの画素信号を遮断するための画素選択回路が構成されている。
【００１９】
本発明中、第８の発明は、第５、第６又は第７の発明において、画素選択制御回路は、ｎ個の画素選択トランジスタのそれぞれに対応させて設けられたｎ個のＲＳフリップフロップ回路と、ｎ個のＲＳフリップフロップ回路のそれぞれに対応させて設けられ、欠陥画素情報を記憶させるレジスタと、ｎ個のＲＳフリップフロップ回路のそれぞれに対応させて設けられ、一端を対応するレジスタの出力端に接続され、他端を対応するＲＳフリップフロップ回路のリセット信号入力端子に接続され、書込み信号によりオン、オフが制御されるｎ個の第１のスイッチ素子と、ｎ個のＲＳフリップフロップ回路のそれぞれに対応させて設けられ、一端を高電位側の電源線に接続され、他端を対応するＲＳフリップフロップ回路のリセット信号入力端子に接続され、リセット信号によりオン、オフが制御されるｎ個の第２のスイッチ素子とを備えているというものである。
【００２０】
本発明中、第９の発明は、画像信号読出回路の発明であり、走査方向にｎ個、走査方向と直交する方向にｍ個の受光素子を行列状に配列した撮像センサのｍ個の走査チャネル数のそれぞれに対応させて設けられたｍ個の第１、第２、第３、第４、第５、第６、第７又は第８の発明のＴＤＩ回路と、これらｍ個の第１、第２、第３、第４、第５、第６、第７又は第８の発明のＴＤＩ回路により得られるｍ個の走査チャネルの画素信号を１次元的に多重化された画像信号とするように、ｍ個の第１、第２、第３、第４、第５、第６、第７又は第８の発明のＴＤＩ回路からの画素信号の読出しを制御する読出制御回路とを備えているというものである。
【００２１】
本発明中、第１０の発明は、撮像デバイスの発明であり、走査方向にｎ個、走査方向と直交する方向にｍ個の受光素子を行列状に配列された撮像センサと、第９の発明の画像信号読出回路とを備えているというものである。
【００２２】
【発明の実施の形態】
以下、本発明のＴＤＩ回路の第１実施形態〜第４実施形態について、本発明の画像信号読出回路及び撮像デバイスの実施形態を含めて説明する。
【００２３】
第１実施形態・・図１〜図９
図１は本発明のＴＤＩ回路の第１実施形態を赤外線ラインセンサに形成された受光素子の一部と共に示す回路図であり、図１中、１−１、１−２、１−３、１−４は赤外線ラインセンサの走査方向に一列に配列された受光素子、２は本発明のＴＤＩ回路の第１実施形態である。
【００２４】
本発明のＴＤＩ回路の第１実施形態２において、３−１、３−２、３−３、３−４は受光素子１−１、１−２、１−３、１−４から出力される画素信号Ｇ１、Ｇ２、Ｇ３、Ｇ４を入力するための入力端子、４は入力回路である。
【００２５】
また、５は入力回路４から出力される画素信号Ｇ１、Ｇ２、Ｇ３、Ｇ４を後述する積分回路に供給するスイッチング回路網、６−１、６−２、６−３、６−４はスイッチング回路網５から供給される画素信号を積分する積分回路である。
【００２６】
また、７−１、７−２、７−３、７−４は積分回路６−１、６−２、６−３、６−４の蓄積電圧をサンプリングするサンプリング回路、８−１、８−２、８−３、８−４は積分回路６−１、６−２、６−３、６−４のリセットを行うリセット回路である。
【００２７】
また、９はサンプリング回路８−１、８−２、８−３、８−４によりサンプリングされた蓄積電圧を画素信号として出力させるための出力バッファ回路である。
【００２８】
また、１０は他のＴＤＩ回路に共通の共通バス、１１は出力制御信号ＳＲによりオン、オフが制御され、出力バッファ回路９の出力端の共通バス１０への接続を制御するｎＭＯＳトランジスタである。
【００２９】
図２は入力回路４の構成を示す回路図であり、図２中、１３−１、１３−２、１３−３、１３−４は入力トランジスタをなすｎＭＯＳトランジスタ、Ｖ_IGはｎＭＯＳトランジスタ１３−１、１３−２、１３−３、１３−４のゲートに印加するゲートバイアス電圧である。
【００３０】
また、１４−１、１４−２、１４−３、１４−４は欠陥画素からの画素信号を遮断するための画素選択トランジスタをなすｎＭＯＳトランジスタ、１５はｎＭＯＳトランジスタ１４−１、１４−２、１４−３、１４−４のオン、オフを制御する画素選択制御回路、ＤＳ１、ＤＳ２、ＤＳ３、ＤＳ４は画素選択制御回路１５から出力される画素選択制御信号である。
【００３１】
図３は画素選択制御回路１５の構成を示す回路図であり、図３中、１６はシフトレジスタ、１７−１、１７−２、１７−３、１７−４はシフトレジスタ１６を構成する１ビットのレジスタ、１８−１、１８−２、１８−３、１８−４はＲＳフリップフロップ回路である。
【００３２】
また、１９−１、１９−２、１９−３、１９−４は書込み信号Ｗによりオン、オフが制御されるｐＭＯＳトランジスタ、２０−１、２０−２、２０−３、２０−４はリセット信号Ｒによりオン、オフが制御されるｐＭＯＳトランジスタ、２１は電源電圧Ｖddを供給する電源線である。
【００３３】
図４はスイッチング回路網５、積分回路６−１〜６−４、サンプリング回路７−１〜７−４、リセット回路８−１〜８−４及び出力バッファ回路９の構成を示す回路図である。
【００３４】
図４中、スイッチング回路網５において、２３−１、２３−２、２３−３、２３−４は画素信号Ｇ１、Ｇ２、Ｇ３、Ｇ４の選択を行うスイッチング単位回路網である。
【００３５】
スイッチング単位回路網２３−１において、２４はスイッチング制御信号ＳＷ１によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ１の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００３６】
また、２５はスイッチング制御信号ＳＷ２によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ２の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００３７】
また、２６はスイッチング制御信号ＳＷ３によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ３の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００３８】
また、２７はスイッチング制御信号ＳＷ４によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ４の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００３９】
また、スイッチング単位回路網２３−２において、２８はスイッチング制御信号ＳＷ４によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ１の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００４０】
また、２９はスイッチング制御信号ＳＷ１によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ２の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００４１】
また、３０はスイッチング制御信号ＳＷ２によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ３の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００４２】
また、３１はスイッチング制御信号ＳＷ３によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ４の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００４３】
また、スイッチング単位回路網２３−３において、３２はスイッチング制御信号ＳＷ３によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ１の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００４４】
また、３３はスイッチングＳＷ４によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ２の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００４５】
また、３４はスイッチング制御信号ＳＷ１によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ３の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００４６】
また、３５はスイッチング制御信号ＳＷ２によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ４の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００４７】
また、スイッチング単位回路網２３−４において、３６はスイッチング制御信号ＳＷ２によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ１の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００４８】
また、３７はスイッチング制御信号ＳＷ３によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ２の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００４９】
また、３８はスイッチング制御信号ＳＷ４によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ３の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００５０】
また、３９はスイッチング制御信号ＳＷ１によりオン、オフが制御され、入力回路４から出力される画素信号Ｇ４の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【００５１】
また、積分回路６−１において、４０−１はスイッチング単位回路網２３−１から出力される画素信号を積分する積分容量であり、一方の電極をスイッチング単位回路網２３−１の画素信号出力端に接続され、他方の電極を接地電圧ＶＳＳを供給する接地線４１に接続されている。
【００５２】
また、積分回路６−２において、４０−２はスイッチング単位回路網２３−２から出力される画素信号を積分する積分容量であり、一方の電極をスイッチング単位回路網２３−２の画素信号出力端に接続され、他端を接地線４１に接続されている。
【００５３】
また、積分回路６−３において、４０−３はスイッチング単位回路網２３−３から出力される画素信号を積分する積分容量であり、一方の電極をスイッチング単位回路網２３−３の画素信号出力端に接続され、他方の電極を接地線４１に接続されている。
【００５４】
また、積分回路６−４において、４０−４はスイッチング単位回路網２３−４から出力される画素信号を積分する積分容量であり、一方の電極をスイッチング単位回路網２３−４の画素信号出力端に接続され、他方の電極を接地線４１に接続されている。
【００５５】
また、サンプリング回路７−１において、４２−１はサンプリング信号ＳＰ１によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインを積分容量４０−１の画素信号が印加される電極に接続され、ソースを出力バッファ回路９を構成するｎＭＯＳトランジスタ４３のゲートに接続されている。
【００５６】
また、サンプリング回路７−２において、４２−２はサンプリング信号ＳＰ２によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインを積分容量４０−２の画素信号が印加される電極に接続され、ソースを出力バッファ回路９を構成するｎＭＯＳトランジスタ４３のゲートに接続されている。
【００５７】
また、サンプリング回路７−３において、４２−３はサンプリング信号ＳＰ３によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインを積分容量４０−３の画素信号が印加される電極に接続され、ソースを出力バッファ回路９を構成するｎＭＯＳトランジスタ４３のゲートに接続されている。
【００５８】
また、サンプリング回路７−４において、４２−４はサンプリング信号ＳＰ４によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインを積分容量４０−４の画素信号が印加される電極に接続され、ソースを出力バッファ回路９を構成するｎＭＯＳトランジスタ４３のゲートに接続されている。
【００５９】
また、リセット回路８−１において、４４−１はリセット信号ＲＳ１によりオン、オフが制御されるｐＭＯＳトランジスタであり、ソースを電源電圧Ｖddを供給する電源線４５に接続され、ドレインを積分容量４０−１の画素信号が印加される電極に接続されている。
【００６０】
また、リセット回路８−２において、４４−２はリセット信号ＲＳ２によりオン、オフが制御されるｐＭＯＳトランジスタであり、ソースを電源線４５に接続され、ドレインを積分容量４０−２の画素信号が印加される電極に接続されている。
【００６１】
また、リセット回路８−３において、４４−３はリセット信号ＲＳ３によりオン、オフが制御されるｐＭＯＳトランジスタであり、ソースを電源線４５に接続され、ドレインを積分容量４０−３の画素信号が印加される電極に接続されている。
【００６２】
また、リセット回路８−４において、４４−４はリセット信号ＲＳ４によりオン、オフが制御されるｐＭＯＳトランジスタであり、ソースを電源線４５に接続され、ドレインを積分容量４０−４の画素信号が印加される電極に接続されている。
【００６３】
また、出力バッファ９を構成するｎＭＯＳトランジスタ４３は、ドレインを電源線４５に接続され、ソースをｎＭＯＳトランジスタ１１のドレインに接続され、ソースフォロア回路を構成している。
【００６４】
図５は本発明のＴＤＩ回路の第１実施形態２の使用態様を示す回路図であり、本発明の撮像デバイスの一実施形態を示している。
【００６５】
図５中、４７は受光素子を走査方向に４個、走査方向と直交する方向にｍ個配列してなる赤外線ラインセンサであり、４８−ｉ１、４８−ｉ２、４８−ｉ３、４８−ｉ４（但し、ｉ＝１、２、・・・ｍである。）は、第ｉの走査チャネルの受光素子である。
【００６６】
また、４９は本発明の画像信号読出回路の一実施形態であり、５０−ｉは第ｉの走査チャネルの受光素子４８−ｉ１、４８−ｉ２、４８−ｉ３、４８−ｉ４に対応して設けられている本発明のＴＤＩ回路の第１実施形態２と同一構成とされたＴＤＩ回路である。
【００６７】
また、５１は本発明のＴＤＩ回路の第１実施形態２と同一構成とされたＴＤＩ回路５０−１、５０−２、・・・５０−ｍから画素信号を順に出力させるためのシフトレジスタ、ＳＲ１、ＳＲ２、・・・ＳＲｍは順に、かつ、選択的にＨレベルとされる出力制御信号であり、図１に示す出力制御信号ＳＲに対応する信号である。
【００６８】
図６は本発明のＴＤＩ回路の第１実施形態２の駆動タイミングを示すタイミングチャートであり、本発明のＴＤＩ回路の第１実施形態２においては、スイッチング制御信号ＳＷ１〜ＳＷ４、サンプリング信号ＳＰ１〜ＳＰ４及びリセット信号ＲＳ１〜ＲＳ４は、ＳＷ１→ＳＰ４→ＲＳ４→ＳＷ２→ＳＰ３→ＲＳ３→ＳＷ３→ＳＰ２→ＲＳ２→ＳＷ４→ＳＰ１→ＲＳ１の順に、かつ、選択的に活性レベルとされ、これが繰り返される。
【００６９】
ここに、時刻Ｔ１になると、スイッチング制御信号ＳＷ１＝Ｈレベルとされ、スイッチング回路網５においては、ｎＭＯＳトランジスタ２４、２９、３４、３９＝ＯＮとされ、積分容量４０−１、４０−２、４０−３、４０−４には、それぞれ、図７に示すように、画素信号Ｇ１、Ｇ２、Ｇ３、Ｇ４が供給される。
【００７０】
そして、画素信号供給期間ΔＴ１が終了すると、スイッチング制御信号ＳＷ１＝Ｌレベルとされ、ｎＭＯＳトランジスタ２４、２９、３４、３９＝ＯＦＦとされると共に、サンプリング信号ＳＰ４＝Ｈレベル、ｎＭＯＳトランジスタ４２−４＝ＯＮとされ、積分容量４０−４の蓄積電圧がｎＭＯＳトランジスタ４３のゲートに印加される。
【００７１】
続いて、サンプリング信号ＳＰ４＝Ｌレベル、ｎＭＯＳトランジスタ４２−４＝ＯＦＦとされると共に、リセット信号ＲＳ４＝Ｌレベル、ｐＭＯＳトランジスタ４４−４＝ＯＮとされ、積分容量４０−４の蓄積電圧が電源電圧Ｖddにリセットされる。
【００７２】
そして、時刻Ｔ２になると、リセット信号ＲＳ４＝Ｈレベル、ｐＭＯＳトランジスタ４４−４＝ＯＦＦとされると共に、スイッチング制御信号ＳＷ２＝Ｈレベルとされ、ｎＭＯＳトランジスタ２５、３０、３５、３６＝ＯＮとされ、積分容量４０−１、４０−２、４０−３、４０−４には、それぞれ、図７に示すように、画素信号Ｇ２、Ｇ３、Ｇ４、Ｇ１が供給される。
【００７３】
そして、画素信号供給期間ΔＴ２が終了すると、スイッチング制御信号ＳＷ２＝Ｌレベルとされ、ｎＭＯＳトランジスタ２５、３０、３５、３６＝ＯＦＦとされると共に、サンプリング信号ＳＰ３＝Ｈレベル、ｎＭＯＳトランジスタ４２−３＝ＯＮとされ、積分容量４０−３の蓄積電圧がｎＭＯＳトランジスタ４３のゲートに印加される。
【００７４】
続いて、サンプリング信号ＳＰ３＝Ｌレベル、ｎＭＯＳトランジスタ４２−３＝ＯＦＦとされると共に、リセット信号ＲＳ３＝Ｌレベル、ｐＭＯＳトランジスタ４４−３＝ＯＮとされ、積分容量４０−３の蓄積電圧が電源電圧Ｖddにリセットされる。
【００７５】
そして、時刻Ｔ３になると、リセット信号ＲＳ３＝Ｈレベル、ｐＭＯＳトランジスタ４４−３＝ＯＦＦとされると共に、スイッチング制御信号ＳＷ３＝Ｈレベルとされ、ｎＭＯＳトランジスタ２６、３１、３２、３７＝ＯＮとされ、積分容量４０−１、４０−２、４０−３、４０−４には、それぞれ、図７に示すように、画素信号Ｇ３、Ｇ４、Ｇ１、Ｇ２が供給される。
【００７６】
そして、画素信号供給期間ΔＴ３が終了すると、スイッチング制御信号ＳＷ３＝Ｌレベルとされ、ｎＭＯＳトランジスタ２６、３１、３２、３７＝ＯＦＦとされると共に、サンプリング信号ＳＰ２＝Ｈレベル、ｎＭＯＳトランジスタ４２−２＝ＯＮとされ、積分容量４０−２の蓄積電圧がｎＭＯＳトランジスタ４３のゲートに印加される。
【００７７】
続いて、サンプリング信号ＳＰ２＝Ｌレベル、ｎＭＯＳトランジスタ４２−２＝ＯＦＦとされると共に、リセット信号ＲＳ２＝Ｌレベル、ｐＭＯＳトランジスタ４４−２＝ＯＮとされ、積分容量４０−２の蓄積電圧が電源電圧Ｖddにリセットされる。
【００７８】
そして、時刻Ｔ４になると、リセット信号ＲＳ２＝Ｈレベル、ｐＭＯＳトランジスタ４４−２＝ＯＦＦとされると共に、スイッチング制御信号ＳＷ２＝Ｈレベルとされ、ｎＭＯＳトランジスタ２７、２８、３３、３８＝ＯＮとされ、積分容量４０−１、４０−２、４０−３、４０−４には、それぞれ、図７に示すように、画素信号Ｇ４、Ｇ１、Ｇ２、Ｇ３が供給される。
【００７９】
そして、画素信号供給期間ΔＴ４が終了すると、スイッチング制御信号ＳＷ４＝Ｌレベルとされ、ｎＭＯＳトランジスタ２７、２８、３３、３８＝ＯＦＦとされると共に、サンプリング信号ＳＰ１＝Ｈレベル、ｎＭＯＳトランジスタ４２−１＝ＯＮとされ、積分容量４０−１の蓄積電圧がｎＭＯＳトランジスタ４３のゲートに印加される。
【００８０】
続いて、サンプリング信号ＳＰ１＝Ｌレベル、ｎＭＯＳトランジスタ４２−１＝ＯＦＦとされると共に、リセット信号ＲＳ１＝Ｌレベル、ｎＭＯＳトランジスタ４４−１＝ＯＮとされ、積分容量４０−１の蓄積電圧が電源電圧Ｖddにリセットされる。以下、同様の動作が繰り返される。
【００８１】
図８は本発明のＴＤＩ回路の第１実施形態２により得られる時間遅延積分結果を説明するための図であり、図８中、５２は撮像対象、ａ〜ｊは画素信号を得るべき撮像対象５２の撮像点である。
【００８２】
この例は、受光素子１−１は撮像点ｄ〜ｊを順に走査し、受光素子１−２は撮像点ｃ〜ｉを順に走査し、受光素子１−３は撮像点ｂ〜ｈを順に走査し、受光素子１−４は撮像点ａ〜ｇを順に走査するように、赤外線ラインセンサを走査方向に移動する場合を示している。なお、Ａ〜Ｊは、それぞれ、１個の受光素子が各撮像点ａ〜ｊを撮像した場合に得られる画素信号を示している。
【００８３】
図９は図８に示すように撮像対象５２を走査した場合における画素信号供給期間ΔＴ１〜ΔＴ７と、受光素子１−１〜１−４から出力される画素信号Ｇ１〜Ｇ４の内容と、積分容量４０−１〜４０−４に分配される画素信号と、サンプリングされる蓄積電圧Ｖ０を形成した画素信号との関係を示す図である。
【００８４】
このように、本発明のＴＤＩ回路の第１実施形態２においては、ＴＤＩ走査開始後、撮像対象５２の端部の撮像点ａから３個目以降の撮像点ｄ、ｅ、ｆ・・・の画素信号Ｄ、Ｅ、Ｆ・・・については、４回にわたり時間遅延積分を行うことによりＴＤＩ機能を達成することができる。
【００８５】
また、本発明のＴＤＩ回路の第１実施形態２においては、図３に示す画素選択制御回路１５において、セット信号Ｓ＝Ｈレベルにすると、画素選択制御信号ＤＳ１〜ＤＳ４＝Ｈレベルとなり、画素選択トランジスタをなすｎＭＯＳトランジスタ１４−１〜１４−４＝ＯＮとなる。
【００８６】
また、スイッチング制御信号ＳＷ１＝Ｈレベル、スイッチング制御信号ＳＷ２〜ＳＷ４＝Ｌレベルとすると、スイッチングトランジスタをなすｎＭＯＳトランジスタ２４、２９、３４、３９＝ＯＮ、スイッチングトランジスタをなすｎＭＯＳトランジスタ２５〜２７、２８、３０〜３３、３５〜３８＝ＯＦＦとなる。
【００８７】
このようにすると、受光素子１−１〜１−４が出力する画素信号Ｇ１〜Ｇ４を個別に得ることができるので、この状態で、欠陥の画素（欠陥の受光素子）の判定を行う欠陥画素情報を得て、この欠陥画素情報を外部メモリ等に記憶させるようにする。
【００８８】
そして、ＴＤＩ走査を開始する前に、外部メモリ等に記憶させた欠陥画素情報をシフトレジスタ１６に記憶させるようにする。この場合、シフトレジスタ１６の欠陥のない画素に対応するレジスタにはＬレベル、シフトレジスタ１６の欠陥画素に対応するレジスタにはＨレベルを記憶させるようにする。
【００８９】
次に、セット信号Ｓ＝Ｈレベルとし、画素選択制御信号ＤＳ１〜ＤＳ４＝Ｈレベルとした後、書込み信号Ｗ＝Ｌレベルとし、レジスタ１７−１〜１７−４の記憶レベルをＲＳフリップフロップ回路１８−１〜１８−４のリセット信号入力端子に印加する。
【００９０】
このようにすると、ＲＳフリップフロップ回路１８−１〜１８−４のうち、リセット信号入力端子にＨレベルが印加されたＲＳフリップフロップ回路から出力される画素選択制御信号はＬレベルとなるので、ｎＭＯＳトランジスタ１４−１〜１４−４のうち、欠陥画素に対応して設けられているｎＭＯＳトランジスタはＯＦＦとされ、欠陥画素からの画素信号はスイッチング回路網５には供給されないことになる。
【００９１】
このように、本発明のＴＤＩ回路の第１実施形態２によれば、受光素子１−１〜１−４から出力される画素信号Ｇ１〜Ｇ４をスイッチング回路網５を介して積分容量４０−１〜４０−４に供給することによってＴＤＩ機能を達成するようにしたことにより、入力回路４に画素選択トランジスタをなすｎＭＯＳトランジスタ１４−１〜１４−４を備えてなる回路構成の簡単な画素選択回路を設け、欠陥画素からの画素信号を遮断することができるので、Ｓ／Ｎ比の向上を図ることができ、これを４個の画素を走査方向に配列してなる赤外線ラインセンサに使用する場合には、全ての走査チャネルで高いＳ／Ｎ比を得ることができる。
【００９２】
第２実施形態・・図１０〜図１２
図１０は本発明のＴＤＩ回路の第２実施形態を赤外線ラインセンサに形成された受光素子の一部と共に示す回路図であり、図１０中、５４は本発明のＴＤＩ回路の第２実施形態である。
【００９３】
本発明のＴＤＩ回路の第２実施形態５４は、本発明のＴＤＩ回路の第１実施形態２が備える入力回路４と回路構成の異なる入力回路５５を設け、その他については、本発明のＴＤＩ回路の第１実施形態２と同様に構成したものである。
【００９４】
図１１は入力回路５５の構成を示す回路図であり、入力回路５５は、入力トランジスタ１３−ｉ（但し、ｉ＝１、２、３、４である。）と画素選択トランジスタ１４−ｉとの間にカレントミラー回路５７−ｉを接続し、その他については、本発明のＴＤＩ回路の第１実施形態２が備える入力回路４と同様に構成したものである。
【００９５】
図１２はカレントミラー回路５７−ｉの構成を示す回路図であり、図１２中、５９は電源電圧Ｖddを供給する電源線、６０は受光素子１−ｉに流れるオフセット電流を受光素子１−ｉに供給するオフセット電流供給用トランジスタをなすｐＭＯＳトランジスタ、６１はｐＭＯＳトランジスタ６０のゲートにゲート電圧を印加するゲート電圧印加用容量である。
【００９６】
また、６２は受光素子１−ｉにオフセット電流を供給するために必要なｐＭＯＳトランジスタ６０のゲート電圧をゲート電圧印加用容量６１にホールドさせるためのサンプリングトランジスタをなすｐＭＯＳトランジスタ、ＳＨはｐＭＯＳトランジスタ６２のＯＮ、ＯＦＦを制御するサンプルホールド信号である。
【００９７】
ここに、例えば、画素選択制御信号ＤＳｉ＝Ｌレベル、ｎＭＯＳトランジスタ１４−ｉ＝ＯＦＦとすると共に、サンプルホールド信号ＳＨ＝Ｌレベル、ｐＭＯＳトランジスタ６２＝ＯＮとし、冷たい被写体を撮像すると、電源線５９からｐＭＯＳトランジスタ６０、ｎＭＯＳトランジスタ１３−ｉを介して受光素子１−ｉにオフセット電流が流れ、この時のｐＭＯＳトランジスタ６０のゲート電圧をゲート電圧供給用容量６１に記憶させることができ、その後、サンプルホールド信号ＳＨ＝Ｌレベル、ｐＭＯＳトランジスタ６２＝ＯＦＦとしても、オフセット電流を受光素子１−ｉに供給することができる。
【００９８】
このように構成された本発明のＴＤＩ回路の第２実施形態５４によれば、積分容量４０−１〜４０−４が積分する電流から受光素子のオフセット電流を除去することができるので、４個の画素を走査方向に配列してなる赤外線ラインセンサに使用する場合には、全ての走査チャネルで、本発明のＴＤＩ回路の第１実施形態２よりも高いＳ／Ｎ比を得ることができる。
【００９９】
第３実施形態・・図１３、図１４
図１３は本発明のＴＤＩ回路の第３実施形態を赤外線ラインセンサに形成された受光素子の一部と共に示す回路図であり、図１３中、６４は本発明のＴＤＩ回路の第３実施形態である。
【０１００】
本発明のＴＤＩ回路の第３実施形態６４は、本発明のＴＤＩ回の第１実施形態２が備える出力バッファ回路９及びサンプリング回路７−１〜７−４と回路構成の異なる出力バッファ回路６５−１〜６５−４及びサンプリング回路６６−１〜６６−４を備えるようにし、その他については、本発明のＴＤＩ回路の第１実施形態２と同様に構成したものである。
【０１０１】
図１４は出力バッファ回路６５−１〜６５−４及びサンプリング回路６６−１〜６６−４の構成を示す回路図である。
【０１０２】
出力バッファ回路６５−１において、６７−１はｎＭＯＳトランジスタであり、ドレインを電源線４５に接続され、ゲートを積分容量４０−１の画素信号が印加される電極に接続され、ソースフォロア回路を構成している。
【０１０３】
また、出力バッファ回路６５−２において、６７−２はｎＭＯＳトランジスタであり、ドレインを電源線４５に接続され、ゲートを積分容量４０−２の画素信号が印加される電極に接続され、ソースフォロア回路を構成している。
【０１０４】
また、出力バッファ回路６５−３において、６７−３はｎＭＯＳトランジスタであり、ドレインを電源線４５に接続され、ゲートを積分容量４０−３の画素信号が印加される電極に接続され、ソースフォロア回路を構成している。
【０１０５】
また、出力バッファ回路６５−４において、６７−４はｎＭＯＳトランジスタであり、ドレインを電源線４５に接続され、ゲートを積分容量４０−４の画素信号が印加される電極に接続され、ソースフォロア回路を構成している。
【０１０６】
また、サンプリング回路６６−１において、６８−１はサンプリング信号ＳＰ１によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインをｎＭＯＳトランジスタ６７−１のソースに接続され、ソースをｎＭＯＳトランジスタ１１のドレインに接続されている。
【０１０７】
また、サンプリング回路６６−２において、６８−２はサンプリング信号ＳＰ２によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインをｎＭＯＳトランジスタ６７−２のソースに接続され、ソースをｎＭＯＳトランジスタ１１のドレインに接続されている。
【０１０８】
また、サンプリング回路６６−３において、６８−３はサンプリング信号ＳＰ３によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインをｎＭＯＳトランジスタ６７−３のソースに接続され、ソースをｎＭＯＳトランジスタ１１のドレインに接続されている。
【０１０９】
また、サンプリング回路６６−４において、６８−４はサンプリング信号ＳＰ４によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインをｎＭＯＳトランジスタ６７−４のソースに接続され、ソースをｎＭＯＳトランジスタ１１のドレインに接続されている。
【０１１０】
このように構成された本発明のＴＤＩ回路の第３実施形態６４によれば、積分容量４０−１〜４０−４から出力される画素信号間のクロストークを低減することができるので、４個の画素を走査方向に配列してなる赤外線ラインセンサに使用する場合には、全ての走査チャネルで、本発明のＴＤＩ回路の第１実施形態２よりも高いＳ／Ｎ比を得ることができる。
【０１１１】
第４実施形態・・図１５〜図２３
図１５は本発明のＴＤＩ回路の第４実施形態を赤外線ラインセンサに形成された受光素子の一部と共に示す回路図である。
【０１１２】
図１５中、７０−１、７０−２、７０−３、７０−４は赤外線ラインセンサの走査方向に配列された受光素子、７１−１、７１−２、７１−３は１画素分の標本化点、７２は本発明のＴＤＩ回路の第４実施形態である。
【０１１３】
本発明のＴＤＩ回路の第４実施形態７２において、７３−１、７３−２、７３−３、７３−４は受光素子７０−１、７０−２、７０−３、７０−４から出力される画素信号Ｇ１、Ｇ２、Ｇ３、Ｇ４を入力するための入力端子、７４は図２に示す入力回路４と同様に構成された入力回路である。
【０１１４】
また、７５は入力回路７４から出力される画素信号Ｇ１、Ｇ２、Ｇ３、Ｇ４を後述する積分回路に供給するスイッチング回路網、７６−１、７６−２、７６−３、７６−４、７６−５、７６−６、７６−７、７６−８はスイッチング回路網７５から供給される画素信号を積分する積分回路である。
【０１１５】
また、７７−１、７７−２、７７−３、７７−４、７７−５、７７−６、７７−７、７７−８は積分回路７６−１、７６−２、７６−３、７６−４、７６−５、７６−６、７６−７、７６−８の蓄積電圧をサンプリングするサンプリング回路である。
【０１１６】
また、７８−１、７８−２、７８−３、７８−４、７８−５、７８−６、７８−７、７８−８は積分回路７６−１、７６−２、７６−３、７６−４、７６−５、７６−６、７６−７、７６−８のリセットを行うリセット回路である。
【０１１７】
また、７９はサンプリング回路７８−１、７８−２、７８−３、７８−４、７８−５、７８−６、７８−７、７８−８によりサンプリングされた蓄積電圧を画素信号として出力させるための出力バッファ回路である。
【０１１８】
また、８０は他のＴＤＩ回路に共通の共通バス、８１は出力制御信号ＳＲによりオン、オフが制御され、出力バッファ回路７９の出力端の共通バス８０への接続を制御するｎＭＯＳトランジスタである。
【０１１９】
図１６及び図１７はスイッチング回路網５の構成を分図して示す回路図であり、図１６又は図１７において、８３−１、８３−２、８３−３、８３−４、８３−５、８３−６、８３−７、８３−８は画素信号Ｇ１、Ｇ２、Ｇ３、Ｇ４の選択を行うスイッチング単位回路網である。
【０１２０】
スイッチング単位回路網８３−１において、８４はスイッチング制御信号ＳＷ２によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ１の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１２１】
また、８５はスイッチング制御信号ＳＷ４によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ２の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１２２】
また、８６はスイッチング制御信号ＳＷ６によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ３の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１２３】
また、８７はスイッチング制御信号ＳＷ８によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ４の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１２４】
また、スイッチング単位回路網８３−２において、８８はスイッチング制御信号ＳＷ１によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ１の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１２５】
また、８９はスイッチング制御信号ＳＷ３によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ２の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１２６】
また、９０はスイッチング制御信号ＳＷ５によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ３の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１２７】
また、９１はスイッチング制御信号ＳＷ７によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ４の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１２８】
また、スイッチング単位回路網８３−３において、９２はスイッチング制御信号ＳＷ４によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ１の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１２９】
また、９３はスイッチング制御信号ＳＷ６によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ２の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１３０】
また、９４はスイッチング制御信号ＳＷ８によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ３の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１３１】
また、９５はスイッチング制御信号ＳＷ２によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ４の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１３２】
また、スイッチング単位回路網８３−４において、９６はスイッチング制御信号ＳＷ３によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ１の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１３３】
また、９７はスイッチング制御信号ＳＷ５によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ２の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１３４】
また、９８はスイッチング制御信号ＳＷ７によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ３の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１３５】
また、９９はスイッチング制御信号ＳＷ１によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ４の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１３６】
また、スイッチング単位回路網８３−５において、１００はスイッチング制御信号ＳＷ６によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ１の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１３７】
また、１０１はスイッチング制御信号ＳＷ８によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ２の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１３８】
また、１０２はスイッチング制御信号ＳＷ２によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ３の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１３９】
また、１０３はスイッチング制御信号ＳＷ４によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ４の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１４０】
スイッチング単位回路網８３−６において、１０４はスイッチング制御信号ＳＷ５によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ１の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１４１】
また、１０５はスイッチング制御信号ＳＷ７によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ２の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１４２】
また、１０６はスイッチング制御信号ＳＷ１によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ３の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１４３】
また、１０７はスイッチング制御信号ＳＷ３によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ４の選択を行うｎＭＯＳトランジスタである。
【０１４４】
また、スイッチング単位回路網８３−７において、１０８はスイッチング制御信号ＳＷ８によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ１の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１４５】
また、１０９はスイッチング制御信号ＳＷ２によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ２の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１４６】
また、１１０はスイッチング制御信号ＳＷ４によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ３の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１４７】
また、１１１はスイッチング制御信号ＳＷ６によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ４の選択を行うｎＭＯＳトランジスタである。
【０１４８】
また、スイッチング単位回路網８３−８において、１１２はスイッチング制御信号ＳＷ７によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ１の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１４９】
また、１１３はスイッチング制御信号ＳＷ１によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ２の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１５０】
また、１１４はスイッチング制御信号ＳＷ３によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ３の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１５１】
また、１１５はスイッチング制御信号ＳＷ５によりオン、オフが制御され、入力回路７４から出力される画素信号Ｇ４の選択を行うスイッチング素子をなすｎＭＯＳトランジスタである。
【０１５２】
図１８は積分回路７６−１〜７６〜４、サンプリング回路７７−１〜７７〜４及びリセット回路７８−１〜７８〜４の構成を示す回路図、図１９は積分回路７６−５〜７６〜８、サンプリング回路７７−５〜７７〜８、リセット回路７８−５〜７８〜８及び出力バッファ回路７９の構成を示す回路図である。
【０１５３】
積分回路７６−１において、１１７−１はスイッチング単位回路網８３−１から出力される画素信号を積分する積分容量であり、一方の電極をスイッチング単位回路網８３−１の出力端に接続され、他方の電極を接地電圧Ｖssを供給する接地線１１８に接続されている。
【０１５４】
また、積分回路７６−２において、１１７−２はスイッチング単位回路網８３−２から出力される画素信号を積分する積分容量であり、一方の電極をスイッチング単位回路網８３−２の出力端に接続され、他方の電極を接地線１１８に接続されている。
【０１５５】
また、積分回路７６−３において、１１７−３はスイッチング単位回路網８３−３から出力される画素信号を積分する積分容量であり、一方の電極をスイッチング単位回路網８３−３の出力端に接続され、他方の電極を接地線１１８に接続されている。
【０１５６】
また、積分回路７６−４において、１１７−４はスイッチング単位回路網８３−４から出力される画素信号を積分する積分容量であり、一方の電極をスイッチング単位回路網８３−４の出力端に接続され、他方の電極を接地線１１８に接続されている。
【０１５７】
また、積分回路７６−５において、１１７−５はスイッチング単位回路網８３−５から出力される画素信号を積分する積分容量であり、一方の電極をスイッチング単位回路網８３−５の出力端に接続され、他方の電極を接地線１１８に接続されている。
【０１５８】
また、積分回路７６−６において、１１７−６はスイッチング単位回路網８３−６から出力される画素信号を積分する積分容量であり、一方の電極をスイッチング単位回路網８３−６の出力端に接続され、他方の電極を接地線１１８に接続されている。
【０１５９】
また、積分回路７６−７において、１１７−７はスイッチング単位回路網８３−７から出力される画素信号を積分する積分容量であり、一方の電極をスイッチング単位回路網８３−７の出力端に接続され、他方の電極を接地線１１８に接続されている。
【０１６０】
また、積分回路７６−８において、１１７−８はスイッチング単位回路網８３−８から出力される画素信号を積分する積分容量であり、一方の電極をスイッチング単位回路網８３−８の出力端に接続され、他方の電極を接地線１１８に接続されている。
【０１６１】
また、サンプリング回路７７−１において、１１９−１はサンプリング信号ＳＰ１によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインを積分容量１１７−１の画素信号が印加される電極に接続され、ソースを出力バッファ回路７９を構成するｎＭＯＳトランジスタ１２０のゲートに接続されている。
【０１６２】
また、サンプリング回路７７−２において、１１９−２はサンプリング信号ＳＰ２によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインを積分容量１１７−２の画素信号が印加される電極に接続され、ソースをｎＭＯＳトランジスタ１２０のゲートに接続されている。
【０１６３】
また、サンプリング回路７７−３において、１１９−３はサンプリング信号ＳＰ３によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインを積分容量１１７−３の画素電極が印加される電極に接続され、ソースをｎＭＯＳトランジスタ１２０のゲートに接続されている。
【０１６４】
また、サンプリング回路７７−４において、１１９−４はサンプリング信号ＳＰ４によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインを積分容量１１７−４の画素信号が印加される電極に接続され、ソースをｎＭＯＳトランジスタ１２０のゲートに接続されている。
【０１６５】
また、サンプリング回路７７−５において、１１９−５はサンプリング信号ＳＰ５によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインを積分容量１１７−５の画素信号が印加される電極に接続され、ソースをｎＭＯＳトランジスタ１２０のゲートに接続されている。
【０１６６】
また、サンプリング回路７７−６において、１１９−６はサンプリング信号ＳＰ６によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインを積分容量１１７−６の画素信号が印加される電極に接続され、ソースをｎＭＯＳトランジスタ１２０のゲートに接続されている。
【０１６７】
また、サンプリング回路７７−７において、１１９−７はサンプリング信号ＳＰ７によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインを積分容量１１７−７の画素信号が印加される電極に接続され、ソースをｎＭＯＳトランジスタ１２０のゲートに接続されている。
【０１６８】
また、サンプリング回路７７−８において、１１９−８はサンプリング信号ＳＰ８によりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインを積分容量１１７−８の画素信号が印加される電極に接続され、ソースをｎＭＯＳトランジスタ１２０のゲートに接続されている。
【０１６９】
リセット回路７８−１において、１２１−１はリセット信号ＲＳ１によりオン、オフが制御されるｐＭＯＳトランジスタであり、ソースを電源電圧Ｖddを供給する電源線１２２に接続され、ドレインを積分容量１１７−１の画素信号が印加される電極に接続されている。
【０１７０】
また、リセット回路７８−２において、１２１−２はリセット信号ＲＳ２によりオン、オフが制御されるｐＭＯＳトランジスタであり、ソースを電源線１２２に接続され、ドレインを積分容量１１７−２の画素信号が印加される電極に接続されている。
【０１７１】
また、リセット回路７８−３において、１２１−３はリセット信号ＲＳ３によりオン、オフが制御されるｐＭＯＳトランジスタであり、ソースを電源線１２２に接続され、ドレインを積分容量１１７−３の画素信号が印加される電極に接続されている。
【０１７２】
また、リセット回路７８−４において、１２１−４はリセット信号ＲＳ４によりオン、オフが制御されるｐＭＯＳトランジスタであり、ソースを電源線１２２に接続され、ドレインを積分容量１１７−４の画素信号が印加される電極に接続されている。
【０１７３】
また、リセット回路７８−５において、１２１−５はリセット信号ＲＳ５によりオン、オフが制御されるｐＭＯＳトランジスタであり、ソースを電源線１２２に接続され、ドレインを積分容量１１７−５の画素信号が印加される電極に接続されている。
【０１７４】
また、リセット回路７８−６において、１２１−６はリセット信号ＲＳ６によりオン、オフが制御されるｐＭＯＳトランジスタであり、ソースを電源線１２２に接続され、ドレインを積分容量１１７−６の画素信号が印加される電極に接続されている。
【０１７５】
また、リセット回路７８−７において、１２１−７はリセット信号ＲＳ７によりオン、オフが制御されるｐＭＯＳトランジスタであり、ソースを電源線１２２に接続され、ドレインを積分容量１１７−７の画素信号が印加される電極に接続されている。
【０１７６】
また、リセット回路７８−８において、１２１−８はリセット信号ＲＳ８によりオン、オフが制御されるｐＭＯＳトランジスタであり、ソースを電源線１２２に接続され、ドレインを積分容量１１７−８の画素信号が印加される電極に接続されている。
【０１７７】
また、出力バッファ７９を構成するｎＭＯＳトランジスタ１２０は、ドレインを電源線１２２に接続され、ソースをｎＭＯＳトランジスタ８１のドレインに接続され、ソースフォロア回路を構成している。
【０１７８】
図２０は本発明のＴＤＩ回路の第４実施形態７２の駆動タイミングを示すタイミングチャートであり、本発明のＴＤＩ回路の第４実施形態７２においては、スイッチング制御信号ＳＷ１〜ＳＷ８、サンプリング信号ＳＰ１〜ＳＰ８及びリセット信号ＲＳ１〜ＲＳ８は、ＳＷ１→ＳＰ８→ＲＳ８→ＳＷ２→ＳＰ７→ＲＳ７→ＳＷ３→ＳＰ６→ＲＳ６→ＳＷ４→ＳＰ５→ＲＳ５→ＳＷ５→ＳＰ４→ＲＳ４→ＳＷ６→ＳＰ３→ＲＳ３→ＳＷ７→ＳＰ２→ＲＳ２→ＳＷ８→ＳＰ１→ＲＳ１の順に、かつ、選択的に活性レベルとされ、これが繰り返される。
【０１７９】
ここに、時刻Ｔ１になると、スイッチング制御信号ＳＷ１＝Ｈレベルとされ、スイッチング回路網７５においては、ｎＭＯＳトランジスタ８８、９９、１０６、１１３＝ＯＮとされ、積分容量１１７−２、１１７−４、１１７−６、１１７−８には、それぞれ、図２１に示すように、画素信号Ｇ１、Ｇ４、Ｇ３、Ｇ２が供給される。
【０１８０】
そして、画素信号供給期間ΔＴ１が終了すると、スイッチング制御信号ＳＷ１＝Ｌレベルとされ、ｎＭＯＳトランジスタ８８、９９、１０６、１１３＝ＯＦＦとされると共に、サンプリング信号ＳＰ８＝Ｈレベル、ｎＭＯＳトランジスタ１１９−８＝ＯＮとされ、積分容量１１７−８の蓄積電圧がｎＭＯＳトランジスタ１２０のゲートに印加される。
【０１８１】
続いて、サンプリング信号ＳＰ８＝Ｌレベル、ｎＭＯＳトランジスタ１１９−８＝ＯＦＦとされると共に、リセット信号ＲＳ８＝Ｌレベル、ｐＭＯＳトランジスタ１２１−８＝ＯＮとされ、積分容量１１７−８の蓄積電圧が電源電圧Ｖddにリセットされる。
【０１８２】
そして、時刻Ｔ２になると、リセット信号ＲＳ８＝Ｈレベル、ｐＭＯＳトランジスタ１２１−８＝ＯＦＦとされると共に、スイッチング制御信号ＳＷ２＝Ｈレベルとされ、スイッチング回路網７５においては、ｎＭＯＳトランジスタ８４、９５、１０２、１０９＝ＯＮとされ、積分容量１１７−１、１１７−３、１１７−５、１１７−７には、それぞれ、図２１に示すように、画素信号Ｇ１、Ｇ４、Ｇ３、Ｇ２が供給される。
【０１８３】
そして、画素信号供給期間ΔＴ２が終了すると、スイッチング制御信号ＳＷ２＝Ｌレベルとされ、ｎＭＯＳトランジスタ８４、９５、１０２、１０９＝ＯＦＦとされると共に、サンプリング信号ＳＰ７＝Ｈレベル、ｎＭＯＳトランジスタ１１９−７＝ＯＮとされ、積分容量１１７−７の蓄積電圧がｎＭＯＳトランジスタ１２０のゲートに印加される。
【０１８４】
続いて、サンプリング信号ＳＰ７＝Ｌレベル、ｎＭＯＳトランジスタ１１９−７＝ＯＦＦとされると共に、リセット信号ＲＳ７＝Ｌレベル、ｐＭＯＳトランジスタ１２１−７＝ＯＮとされ、積分容量１１７−７の蓄積電圧が電源電圧Ｖddにリセットされる。
【０１８５】
そして、時刻Ｔ３になると、リセット信号ＲＳ７＝Ｈレベル、ｐＭＯＳトランジスタ１２１−７＝ＯＦＦとされると共に、スイッチング制御信号ＳＷ３＝Ｈレベルとされ、スイッチング回路網７５においては、ｎＭＯＳトランジスタ８９、９６、１０７、１１４＝ＯＮとされ、積分容量１１７−２、１１７−４、１１７−６、１１７−８には、それぞれ、図２１に示すように、画素信号Ｇ２、Ｇ１、Ｇ４、Ｇ３が供給される。
【０１８６】
そして、画素信号供給期間ΔＴ３が終了すると、スイッチング制御信号ＳＷ３＝Ｌレベルとされ、ｎＭＯＳトランジスタ８９、９６、１０７、１１４＝ＯＦＦとされると共に、サンプリング信号ＳＰ６＝Ｈレベル、ｎＭＯＳトランジスタ１１９−６＝ＯＮとされ、積分容量１１７−６の蓄積電圧がｎＭＯＳトランジスタ１２０のゲートに印加される。
【０１８７】
続いて、サンプリング信号ＳＰ６＝Ｌレベル、ｎＭＯＳトランジスタ１１９−６＝ＯＦＦとされると共に、リセット信号ＲＳ６＝Ｌレベル、ｐＭＯＳトランジスタ１２１−６＝ＯＮとされ、積分容量１１７−６の蓄積電圧が電源電圧Ｖddにリセットされる。
【０１８８】
そして、時刻Ｔ４になると、リセット信号ＲＳ６＝Ｈレベル、ｐＭＯＳトランジスタ１２１−６＝ＯＦＦとされると共に、スイッチング制御信号ＳＷ４＝Ｈレベルとされ、スイッチング回路網７５においては、ｎＭＯＳトランジスタ８５、９２、１０３、１１０＝ＯＮとされ、積分容量１１７−１、１１７−３、１１７−５、１１７−７には、それぞれ、図２１に示すように、画素信号Ｇ２、Ｇ１、Ｇ４、Ｇ３が供給される。
【０１８９】
そして、画素信号供給期間ΔＴ４が終了すると、スイッチング制御信号ＳＷ４＝Ｌレベルとされ、ｎＭＯＳトランジスタ８５、９２、１０３、１１０＝ＯＦＦとされると共に、サンプリング信号ＳＰ５＝Ｈレベル、ｎＭＯＳトランジスタ１１９−５＝ＯＮとされ、積分容量１１７−５の蓄積電圧がｎＭＯＳトランジスタ１２０のゲートに印加される。
【０１９０】
続いて、サンプリング信号ＳＰ５＝Ｌレベル、ｎＭＯＳトランジスタ１１９−５＝ＯＦＦとされると共に、リセット信号ＲＳ５＝Ｌレベル、ｐＭＯＳトランジスタ１２１−５＝ＯＮとされ、積分容量１１７−５の蓄積電圧が電源電圧Ｖddにリセットされる。
【０１９１】
そして、時刻Ｔ５になると、リセット信号ＲＳ５＝Ｈレベル、ｐＭＯＳトランジスタ１２１−５＝ＯＦＦとされると共に、スイッチング制御信号ＳＷ５＝Ｈレベルとされ、スイッチング回路網７５においては、ｎＭＯＳトランジスタ９０、９７、１０４、１１５＝ＯＮとされ、積分容量１１７−２、１１７−４、１１７−６、１１７−８には、それぞれ、図２１に示すように、画素信号Ｇ３、Ｇ４、Ｇ１、Ｇ２が供給される。
【０１９２】
そして、画素信号供給期間ΔＴ５が終了すると、スイッチング制御信号ＳＷ５＝Ｌレベルとされ、ｎＭＯＳトランジスタ９０、９７、１０４、１１５＝ＯＦＦとされると共に、サンプリング信号ＳＰ４＝Ｈレベル、ｎＭＯＳトランジスタ１１９−４＝ＯＮとされ、積分容量１１７−４の積分値がｎＭＯＳトランジスタ１２０のゲートに印加される。
【０１９３】
続いて、サンプリング信号ＳＰ４＝Ｌレベル、ｎＭＯＳトランジスタ１１９−４＝ＯＦＦとされると共に、リセット信号ＲＳ４＝Ｌレベル、ｐＭＯＳトランジスタ１２１−４＝ＯＮとされ、積分容量１１７−４の蓄積電圧が電源電圧Ｖddにリセットされる。
【０１９４】
そして、時刻Ｔ６になると、リセット信号ＲＳ４＝Ｈレベル、ｐＭＯＳトランジスタ１２１−４＝ＯＦＦとされると共に、スイッチング制御信号ＳＷ６＝Ｈレベルとされ、スイッチング回路網７５においては、ｎＭＯＳトランジスタ８６、９３、１００、１１１＝ＯＮとされ、積分容量１１７−１、１１７−３、１１７−５、１１７−７には、それぞれ、図２１に示すように、画素信号Ｇ３、Ｇ４、Ｇ１、Ｇ２が供給される。
【０１９５】
そして、画素信号供給期間ΔＴ６が終了すると、スイッチング制御信号ＳＷ６＝Ｌレベルとされ、ｎＭＯＳトランジスタ８６、９３、１００、１１１＝ＯＦＦとされると共に、サンプリング信号ＳＰ３＝Ｈレベル、ｎＭＯＳトランジスタ１１９−３＝ＯＮとされ、積分容量１１７−３の蓄積電圧がｎＭＯＳトランジスタ１２０のゲートに印加される。
【０１９６】
続いて、サンプリング信号ＳＰ３＝Ｌレベル、ｎＭＯＳトランジスタ１１９−３＝ＯＦＦとされると共に、リセット信号ＲＳ３＝Ｌレベル、ｐＭＯＳトランジスタ１２１−３＝ＯＮとされ、積分容量１１７−３の蓄積電圧が電源電圧Ｖddにリセットされる。
【０１９７】
そして、時刻Ｔ７になると、リセット信号ＲＳ３＝Ｈレベル、ｐＭＯＳトランジスタ１２１−３＝ＯＦＦとされると共に、スイッチング制御信号ＳＷ７＝Ｈレベルとされ、スイッチング回路網７５においては、ｎＭＯＳトランジスタ９１、９８、１０５、１１２＝ＯＮとされ、積分容量１１７−２、１１７−４、１１７−６、１１７−８には、それぞれ、図２１に示すように、画素信号Ｇ４、Ｇ１、Ｇ２、Ｇ３が供給される。
【０１９８】
そして、画素信号供給期間ΔＴ７が終了すると、スイッチング制御信号ＳＷ７＝Ｌレベルとされ、ｎＭＯＳトランジスタ９１、９８、１０５、１１２＝ＯＦＦとされると共に、サンプリング信号ＳＰ２＝Ｈレベル、ｎＭＯＳトランジスタ１１９−２＝ＯＮとされ、積分容量１１７−２の蓄積電圧がｎＭＯＳトランジスタ１２０のゲートに印加される。
【０１９９】
続いて、サンプリング信号ＳＰ２＝Ｌレベル、ｎＭＯＳトランジスタ１１９−２＝ＯＦＦとされると共に、リセット信号ＲＳ２＝Ｌレベル、ｐＭＯＳトランジスタ１２１−２＝ＯＮとされ、積分容量１１７−２の蓄積電圧が電源電圧Ｖddにリセットされる。
【０２００】
その後、時刻Ｔ８になると、リセット信号ＲＳ２＝Ｈレベル、ｐＭＯＳトランジスタ１２１−２＝ＯＦＦとされると共に、スイッチング制御信号ＳＷ８＝Ｈレベルとされ、スイッチング回路網７５においては、ｎＭＯＳトランジスタ８７、９４、１０１、１０８＝ＯＮとされ、積分容量１１７−１、１１７−３、１１７−５、１１７−７には、それぞれ、図２１に示すように、画素信号Ｇ４、Ｇ１、Ｇ２、Ｇ３が供給される。
【０２０１】
そして、画素信号供給期間ΔＴ８が終了すると、スイッチング制御信号ＳＷ８＝Ｌレベルとされ、ｎＭＯＳトランジスタ８７、９４、１０１、１０８＝ＯＦＦとされると共に、サンプリング信号ＳＰ１＝Ｈレベル、ｎＭＯＳトランジスタ１１９−１＝ＯＮとされ、積分容量１１７−１の蓄積電圧がｎＭＯＳトランジスタ１２０のゲートに印加される。
【０２０２】
続いて、サンプリング信号ＳＰ１＝Ｌレベル、ｎＭＯＳトランジスタ１１９−１＝ＯＦＦとされると共に、リセット信号ＲＳ１＝Ｌレベル、ｐＭＯＳトランジスタ１２１−１＝ＯＮとされ、積分容量１１７−１の蓄積電圧が電源電圧Ｖddにリセットされる。以下、同様の動作が繰り返される。
【０２０３】
図２２は本発明のＴＤＩ回路の第４実施形態７２により得られる時間遅延積分結果を説明するための図であり、図２２中、１２４は撮像対象、ａ〜ｐは画像信号を得るべき撮像対象１２４の撮像点である。
【０２０４】
この例は、受光素子７０−１は撮像点ｇ〜ｐを順に走査し、受光素子７０−２は撮像点ｅ〜ｎを順に走査し、受光素子７０−３は撮像点ｃ〜ｌを順に走査し、受光素子７０−４は撮像点ａ〜ｊを順に走査するように、赤外線ラインセンサを走査方向に移動する場合を示している。なお、Ａ〜Ｐは、それぞれ、１個の受光素子が各撮像点ａ〜ｐを撮像した場合に得られる画素信号を示している。
【０２０５】
図２３は図２２に示すように撮像対象１２４を走査した場合における画素信号供給期間ΔＴ１〜ΔＴ１０と、受光素子７０−１〜７０−４から出力される画素信号Ｇ１〜Ｇ４と、積分容量１１７−１〜１１７−４に供給される画素信号と、サンプリングされた蓄積電圧Ｖ０を形成した画素信号との関係を示す図である。
【０２０６】
即ち、本発明のＴＤＩ回路の第４実施形態７２においては、ＴＤＩ走査開始後、撮像対象１２４の端部の撮像点ａから７個目以降の撮像点ｇ、ｈ、ｉ・・・の画素信号Ｇ、Ｈ、Ｉ・・・については、４回にわたり時間遅延積分を行うことができる。
【０２０７】
このように、本発明のＴＤＩ回路の第４実施形態７２によれば、受光素子７０−１〜７０−４から出力される画素信号Ｇ１〜Ｇ４をスイッチング回路網７５を介して積分容量１１７−１〜１１７−８に供給することによりＴＤＩ機能を達成するようにしたことにより、入力回路７４に画素選択トランジスタを備えてなる回路構成の簡単な画素選択回路を設け、欠陥画素からの画素信号を遮断することができるので、Ｓ／Ｎ比の向上を図ることができ、これを４個の画素を１画素分の間隔を開けて走査方向に配列してなる赤外線ラインセンサに使用する場合には、全ての走査チャネルで高いＳ／Ｎ比を得ることができる。
【０２０８】
なお、本発明のＴＤＩ回路の第４実施形態７２の入力回路７４においては、本発明のＴＤＩ回路の第２実施形態５４の入力回路５５が備えるカレントミラー回路５７−１〜５７−４を備えていないが、これらカレントミラー回路５７−１〜５７−４を入力回路７４に設けるようにしても良い。
【０２０９】
また、本発明のＴＤＩ回路の第４実施形態７２においては、サンプリング回路７７−１〜７７−４に共通の出力バッファ回路７９を備えるようにしているが、この代わりに、本発明のＴＤＩ回路の第３実施形態６４のように、積分容量ごとに出力バッファ回路を設けるようにしても良い。
【０２１０】
また、本発明のＴＤＩ回路の第１実施形態２、第２実施形態５４、第３実施形態６４及び第４実施形態７２においては、入力端子と画素選択トランジスタとの間に入力トランジスタを設けるようにしているが、これら入力トランジスタと同様の機能を有するトランジスタをスイッチング回路網と積分容量との間に設けるようにしても良い。
【０２１１】
【発明の効果】
本発明中、第１、第２又は第３の発明によれば、ｎ個の受光素子から出力される画素信号をスイッチング回路網を介してｐ個の積分容量に供給することにより、ＴＤＩ機能を達成するようにしているので、ｎ個の受光素子から出力される画素信号を入力するための入力端子とスイッチング回路網との間に、欠陥画素からの画素信号を遮断するスイッチング素子を設けてなる簡単な回路構成の画素選択回路を設けることができ、高いＳ／Ｎ比を得ることができる。
【０２１２】
本発明中、第４の発明によれば、積分容量ごとに出力バッファ回路を設けているので、積分容量から出力される画像信号間のクロストークを低減することができ、第３の発明よりも高いＳ／Ｎ比を得ることができる。
【０２１３】
本発明中、第５の発明によれば、ｎ個の受光素子から出力される画素信号を入力するための入力端子とスイッチング回路網との間に、画素選択トランジスタと画素選択制御回路からなる画素選択回路を設けているので、高いＳ／Ｎ比を得ることができる。
【０２１４】
本発明中、第６の発明によれば、受光素子にオフセット電流を供給することができるようにしたことにより、積分容量が積分する電流から受光素子のオフセット電流分を除去することができるので、第５の発明よりも高いＳ／Ｎ比を得ることができる。
【０２１５】
本発明中、第７の発明によれば、ｎ個の受光素子から出力される画素信号を入力するための入力端子とスイッチング回路網との間に、画素選択トランジスタと画素選択制御回路からなる画素選択回路を設けているので、高いＳ／Ｎ比を得ることができる。
【０２１６】
本発明中、第８の発明によれば、第５、第６、第７の発明と同様の効果を得ることができると共に、画素選択制御回路を簡単な回路構成とすることができる。
【０２１７】
本発明中、第９の発明によれば、第１、第２、第３、第４、第５、第６、第７又は第８の発明を備えるとしているので、走査方向にｎ個、走査方向と直交する方向にｍ個の受光素子を行列状に配列してなる撮像センサに使用する場合には、全ての走査チャネルで高いＳ／Ｎ比を得ることができる。
【０２１８】
本発明中、第１０の発明によれば、第９の発明の画像信号読出回路を備えているので、全ての走査チャネルで高いＳ／Ｎ比を得ることができる。
【図面の簡単な説明】
【図１】本発明のＴＤＩ回路の第１実施形態を赤外線ラインセンサに形成された受光素子の一部と共に示す回路図である。
【図２】本発明のＴＤＩ回路の第１実施形態が備える入力回路の構成を示す回路図である。
【図３】本発明のＴＤＩ回路の第１実施形態が備える入力回路が備える画素選択制御回路の構成を示す回路図である。
【図４】本発明のＴＤＩ回路の第１実施形態が備えるスイッチング回路網、積分回路、サンプリング回路、リセット回路及び出力バッファ回路の構成を示す回路図である。
【図５】本発明の撮像デバイスの一実施形態を示す回路図である。
【図６】本発明のＴＤＩ回路の第１実施形態の駆動タイミングを示すタイミングチャートである。
【図７】本発明のＴＤＩ回路の第１実施形態における積分容量と、積分容量に供給される画素信号との関係を示す図である。
【図８】本発明のＴＤＩ回路の第１実施形態により得られる時間遅延積分結果を説明するための図である。
【図９】図８に示すように撮像対象を走査した場合における画素信号供給期間と、受光素子から出力される画素信号と、積分容量に供給される画素信号と、サンプリングされた電圧Ｖ０を形成した画素信号との関係を示す図である。
【図１０】本発明のＴＤＩ回路の第２実施形態を赤外線ラインセンサに形成された受光素子の一部と共に示す回路図である。
【図１１】本発明のＴＤＩ回路の第２実施形態が備える入力回路の構成を示す回路図である。
【図１２】本発明のＴＤＩ回路の第２実施形態が備える入力回路が備えるカレントミラー回路の構成を示す回路図である。
【図１３】
本発明のＴＤＩ回路の第３実施形態を赤外線ラインセンサに形成された受光素子の一部と共に示す回路図である。
【図１４】本発明のＴＤＩ回路の第３実施形態が備える出力バッファ回路及びサンプリング回路の構成を示す回路図である。
【図１５】本発明のＴＤＩ回路の第４実施形態を赤外線ラインセンサに形成された受光素子の一部と共に示す回路図である。
【図１６】本発明のＴＤＩ回路の第４実施形態が備えるスイッチング回路網の構成を分図して示す回路図である。
【図１７】本発明のＴＤＩ回路の第４実施形態が備えるスイッチング回路網の構成を分図して示す回路図である。
【図１８】本発明のＴＤＩ回路の第４実施形態が備える積分回路の一部、サンプリング回路の一部及びリセット回路の一部の構成を示す回路図である。
【図１９】本発明のＴＤＩ回路の第４実施形態が備える積分回路の一部、サンプリング回路の一部、リセット回路の一部及び出力バッファ回路の構成を示す回路図である。
【図２０】本発明のＴＤＩ回路の第４実施形態の駆動タイミングを示すタイミングチャートである。
【図２１】本発明のＴＤＩ回路の第４実施形態における積分容量と、積分容量に供給される画素信号との関係を示す図である。
【図２２】本発明のＴＤＩ回路の第４実施形態により得られる時間遅延積分結果を説明するための図である。
【図２３】図２２に示すように撮像対象を走査した場合における画素信号供給期間と、受光素子から出力される画素信号と、積分容量に供給される画素信号と、サンプリングされた蓄積電圧を形成した画素信号との関係を示す図である。
【符号の説明】
１−１〜１−４受光素子
Ｇ１〜Ｇ４画素信号
６−１〜６−４積分回路
７−１〜７−４サンプリング回路
８−１〜８−４リセット回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a time delay integration circuit that improves the S / N ratio of a pixel signal obtained from an image sensor, a so-called TDI (time delay and integration) circuit, an image signal readout circuit, and an imaging device.
[0002]
For example, in an imaging sensor that performs mechanical scanning relative to a subject, such as an infrared line sensor, in order to obtain a high S / N ratio, a plurality of pixels are arranged in a relative scanning direction with respect to the subject of the imaging sensor. , It is necessary to perform time delay integration of pixel signals at the same imaging point using a TDI circuit.
[0003]
[Prior art]
2. Description of the Related Art Conventionally, as a TDI circuit, for example, a TDI circuit that integrates signal charges output from an image sensor while transferring them through a charge transfer path composed of a CCD (charge coupled device) is known.
[0004]
[Problems to be solved by the invention]
However, a TDI circuit using a CCD has a problem that it is difficult to deselect defective pixels of an image sensor, and it is difficult to realize a high S / N ratio in all scanning channels. It was.
[0005]
SUMMARY OF THE INVENTION In view of the above, an object of the present invention is to provide a TDI circuit, an image signal readout circuit, and an imaging device that can block a pixel signal from a defective pixel and obtain a high S / N ratio. And
[0006]
[Means for Solving the Problems]
In the present invention, the first invention is a TDI circuit for time-delay integrating pixel signals output from n light receiving elements (where n is an integer of 2 or more) arranged in the scanning direction of the optical system. And p (where p is an integer satisfying p = kn and k is a positive integer) and pixel signals at the same imaging point are supplied to the same integration capacitor. As described above, a switching circuit network that supplies pixel signals output from n light receiving elements to p integration capacitors is provided.
[0007]
In the present invention, according to the first invention, the switching circuit network converts the pixel signals output from the n light receiving elements to p pixels so that the pixel signals at the same imaging point are supplied to the same integration capacitor. Since the integration capacitor is supplied, the TDI function can be realized by repeating the sampling and resetting of the accumulated voltages of the p integration capacitors at a predetermined timing.
[0008]
Thus, according to the first aspect of the present invention, the pixel signal output from the n light receiving elements is supplied to the p integration capacitors via the switching circuit network, thereby achieving the TDI function. As a result, a switching element for blocking the pixel signal from the defective pixel is provided between the input terminal for inputting the pixel signal output from the n light receiving elements and the switching circuit network. A pixel selection circuit having a circuit configuration can be provided.
[0009]
In the present invention, the second invention is the first invention, wherein the switching circuit network has p switching unit circuits provided corresponding to each of the p integration capacitors, and each switching unit circuit The net is controlled so that one of n pixel signals simultaneously output from n light receiving elements is selected and supplied to a corresponding integration capacitor.
[0010]
In the present invention, a third invention is the first invention according to the first invention, wherein p sampling circuits are provided corresponding to each of the p integration capacitors, and sample the accumulated voltage of the corresponding integration capacitor, Outputs provided corresponding to each of the integration capacitors and resetting the accumulated voltage of the corresponding integration capacitor to a constant voltage value, and an input terminal commonly connected to the output terminals of the p sampling circuits The p sampling circuits are controlled to sample the accumulated voltage of the corresponding integration capacitor in a predetermined order and periodically, and the p reset circuits sample the accumulated voltage. The corresponding integrated capacitance is controlled so as to be reset to a constant voltage value.
[0011]
In the present invention, a fourth aspect of the present invention is the first aspect according to the first aspect, wherein each of the p integration capacitors is provided corresponding to each of the p integration capacitors, and the input terminal is connected to an electrode to which a pixel signal of the corresponding integration capacitor is applied. Corresponding to each of the p output buffer circuits and the p output buffer circuits, and corresponding to each of the p sampling circuits for sampling the output voltage of the corresponding output buffer circuit and the p integration capacitors. P reset circuits that reset the accumulated voltage of the corresponding integration capacitor to a constant voltage value, and the p sampling circuits correspond to the corresponding output buffers in a predetermined order and periodically. Controlled to sample the output voltage of the circuit, the p reset circuits are controlled to reset the corresponding integrated capacitance sampled of the stored voltage to a constant voltage value. Is that that.
[0012]
According to the fourth aspect of the present invention, since the output buffer circuit is provided corresponding to each of the p integration capacitors, crosstalk between pixel signals output from the p integration capacitors is reduced. be able to.
[0013]
In the present invention, a fifth aspect of the present invention is the first aspect of the present invention, wherein n input terminals are provided corresponding to each of the n light receiving elements and for inputting pixel signals output from the corresponding light receiving elements. N input transistors provided corresponding to each of the n input terminals, the first current input / output electrode is connected to the corresponding input terminal, and a constant voltage is applied to the control electrode, and n The first current input / output electrode is connected to the second current input / output electrode of the corresponding input transistor, and the second current input / output electrode is connected to the switching circuit network. And n pixel selection transistors and a pixel selection control circuit for controlling on / off of each of the n pixel selection transistors based on defective pixel information.
[0014]
According to the fifth aspect of the present invention, the n pixel selection transistors and the pixel selection control circuit constitute a pixel selection circuit for blocking the pixel signal from the defective pixel.
[0015]
In the present invention, in a sixth aspect based on the fifth aspect, the first current input / output electrode is connected to the second current input / output electrode of the corresponding input transistor, and the second current input / output electrode is connected to the predetermined current input / output electrode. The offset current supply transistor to which the voltage is applied, the first electrode is connected to the control electrode of the offset current supply transistor, and the second electrode is connected to the second current input / output electrode of the offset current supply transistor. A control voltage application capacitor for applying a control voltage to the control electrode of the offset current supply transistor, and a first current input / output electrode connected to a second current input / output electrode of the corresponding input transistor; Current input / output electrodes are connected to the second electrode of the control voltage application capacitor, a sample hold signal is applied to the control electrode, and the control electrode of the offset current supply transistor A current mirror circuit and a sample hold transistor for holding the control voltage to be applied to the control voltage applying capacitor is that comprises in correspondence with each of the n input transistor.
[0016]
According to the sixth aspect of the present invention, when the sample hold transistor is turned on and a dark subject is imaged, an offset current flows to the light receiving element via the offset current supply transistor, and the offset current supply transistor at this time Since the control voltage can be stored in the control voltage supply capacitor, the offset current can be supplied to the light receiving element even if the sample hold transistor is turned off thereafter.
[0017]
According to a seventh aspect of the present invention, in the second aspect of the present invention, in the second aspect, n input terminals are provided corresponding to each of the n light receiving elements, and input pixel signals output from the corresponding light receiving elements. , N pixels provided corresponding to each of the n input terminals, with the first current input / output electrodes connected to the corresponding input terminals, and the second current input / output electrodes connected to the switching network Based on the selection transistor and the defective pixel information, the pixel selection control circuit for controlling on / off of each of the n pixel selection transistors and the p number of switching unit networks are provided in correspondence with each other. Current input / output electrodes are connected to the output terminals of the corresponding switching unit networks, the second current input / output electrodes are connected to the corresponding integration circuits, and a constant voltage is applied to the control electrodes. Is that is equipped with a door.
[0018]
According to the seventh aspect of the present invention, the n pixel selection transistors and the pixel selection control circuit constitute a pixel selection circuit for blocking the pixel signal from the defective pixel.
[0019]
In the present invention, the eighth invention is the fifth, sixth or seventh invention, wherein the pixel selection control circuit is provided with n RS flip-flop circuits provided corresponding to each of the n pixel selection transistors. And a register for storing defective pixel information provided corresponding to each of the n RS flip-flop circuits and an output of the corresponding register provided for each of the n RS flip-flop circuits. N first switch elements connected to the other end, connected to the reset signal input terminal of the corresponding RS flip-flop circuit and controlled to be turned on / off by a write signal, and n RS flip-flop circuits The reset signal input terminal of the corresponding RS flip-flop circuit is connected to the high-potential side power line and the other end is provided corresponding to each of the Are connected, on the reset signal, is that off and an n second switching elements controlled.
[0020]
In the present invention, a ninth invention is an invention of an image signal readout circuit, wherein m scans of an imaging sensor in which n light receiving elements are arranged in a matrix in a scanning direction and in a direction orthogonal to the scanning direction. M first, second, third, fourth, fifth, sixth, seventh, or eighth TDI circuits provided corresponding to the number of channels, and the m first The pixel signals of the m scanning channels obtained by the TDI circuit of the second, third, fourth, fifth, sixth, seventh, or eighth invention are one-dimensionally multiplexed image signals. And a readout control circuit for controlling readout of the pixel signal from the TDI circuits of the first, second, third, fourth, fifth, sixth, seventh or eighth inventions. It is that.
[0021]
In the present invention, a tenth invention is an invention of an imaging device, an imaging sensor in which n light receiving elements are arranged in a matrix in a direction orthogonal to the scanning direction and n in the scanning direction, and the ninth invention. Image signal readout circuit.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the first to fourth embodiments of the TDI circuit of the present invention will be described including the embodiments of the image signal readout circuit and the imaging device of the present invention.
[0023]
First Embodiment FIG. 1 to FIG. 9
FIG. 1 is a circuit diagram showing a first embodiment of a TDI circuit of the present invention together with a part of a light receiving element formed in an infrared line sensor. In FIG. 1, 1-1, 1-2, 1-3, 1 -4 is a light receiving element arranged in a line in the scanning direction of the infrared line sensor, and 2 is a first embodiment of the TDI circuit of the present invention.
[0024]
In the first embodiment 2 of the TDI circuit of the present invention, 3-1, 3-2, 3-3, 3-4 are output from the light receiving elements 1-1, 1-2, 1-3, 1-4. Input terminals 4 for inputting pixel signals G1, G2, G3, G4 are input circuits.
[0025]
Reference numeral 5 denotes a switching network for supplying pixel signals G1, G2, G3, and G4 output from the input circuit 4 to an integration circuit described later. Reference numerals 6-1 to 6-2 and 6-3 and 6-4 denote switching circuits. It is an integration circuit that integrates pixel signals supplied from the network 5.
[0026]
Reference numerals 7-1, 7-2, 7-3, and 7-4 denote sampling circuits for sampling the accumulated voltages of the integrating circuits 6-1, 6-2, 6-3, and 6-4, and 8-1 and 8- Reference numerals 2, 8-3, and 8-4 denote reset circuits that reset the integrating circuits 6-1, 6-2, 6-3, and 6-4.
[0027]
Reference numeral 9 denotes an output buffer circuit for outputting the accumulated voltage sampled by the sampling circuits 8-1, 8-2, 8-3, and 8-4 as a pixel signal.
[0028]
Reference numeral 10 denotes a common bus common to other TDI circuits. Reference numeral 11 denotes an nMOS transistor which is controlled to be turned on and off by the output control signal SR and controls connection of the output terminal of the output buffer circuit 9 to the common bus 10.
[0029]
FIG. 2 is a circuit diagram showing the configuration of the input circuit 4. In FIG. 2, reference numerals 13-1, 13-2, 13-3, and 13-4 denote nMOS transistors that form input transistors, V _IG Is a gate bias voltage applied to the gates of the nMOS transistors 13-1, 13-2, 13-3, 13-4.
[0030]
Reference numerals 14-1, 14-2, 14-3, and 14-4 denote nMOS transistors that form pixel selection transistors for blocking pixel signals from defective pixels, and 15 denotes nMOS transistors 14-1, 14-2, and 14. -3, 14-4 are pixel selection control circuits for controlling on / off, DS1, DS2, DS3, DS4 are pixel selection control signals output from the pixel selection control circuit 15.
[0031]
FIG. 3 is a circuit diagram showing the configuration of the pixel selection control circuit 15. In FIG. 3, 16 is a shift register, and 17-1, 17-2, 17-3, and 17-4 are 1 bits constituting the shift register 16. The registers 18-1, 18-2, 18-3, and 18-4 are RS flip-flop circuits.
[0032]
Further, 19-1, 19-2, 19-3, 19-4 are pMOS transistors that are controlled to be turned on / off by a write signal W, and 20-1, 20-2, 20-3, 20-4 are reset signals. A pMOS transistor 21 that is controlled to be turned on and off by R, and a power supply line 21 for supplying a power supply voltage Vdd.
[0033]
4 is a circuit diagram showing the configuration of the switching network 5, the integrating circuits 6-1 to 6-4, the sampling circuits 7-1 to 7-4, the reset circuits 8-1 to 8-4, and the output buffer circuit 9. .
[0034]
In FIG. 4, in the switching circuit network 5, reference numerals 23-1, 23-2, 23-3, and 23-4 denote switching unit networks that select the pixel signals G1, G2, G3, and G4.
[0035]
In the switching unit network 23-1, reference numeral 24 denotes an nMOS transistor that is controlled to be turned on and off by the switching control signal SW1 and that serves as a switching element that selects the pixel signal G1 output from the input circuit 4.
[0036]
Reference numeral 25 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW2 and serves as a switching element for selecting the pixel signal G2 output from the input circuit 4.
[0037]
Reference numeral 26 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW3 and serves as a switching element for selecting the pixel signal G3 output from the input circuit 4.
[0038]
Reference numeral 27 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW4 and serves as a switching element for selecting the pixel signal G4 output from the input circuit 4.
[0039]
In the switching unit network 23-2, reference numeral 28 denotes an nMOS transistor which is turned on and off by the switching control signal SW4 and serves as a switching element for selecting the pixel signal G1 output from the input circuit 4.
[0040]
Reference numeral 29 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW1 and serves as a switching element for selecting the pixel signal G2 output from the input circuit 4.
[0041]
Reference numeral 30 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW2 and serves as a switching element for selecting the pixel signal G3 output from the input circuit 4.
[0042]
Reference numeral 31 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW3 and serves as a switching element for selecting the pixel signal G4 output from the input circuit 4.
[0043]
In the switching unit network 23-3, reference numeral 32 denotes an nMOS transistor that is controlled to be turned on and off by the switching control signal SW3 and that serves as a switching element that selects the pixel signal G1 output from the input circuit 4.
[0044]
Reference numeral 33 denotes an nMOS transistor which is controlled to be turned on and off by the switching SW4 and serves as a switching element for selecting the pixel signal G2 output from the input circuit 4.
[0045]
Reference numeral 34 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW1 and serves as a switching element for selecting the pixel signal G3 output from the input circuit 4.
[0046]
Reference numeral 35 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW2 and serves as a switching element for selecting the pixel signal G4 output from the input circuit 4.
[0047]
In the switching unit network 23-4, reference numeral 36 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW2 and serves as a switching element for selecting the pixel signal G1 output from the input circuit 4.
[0048]
Reference numeral 37 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW3 and serves as a switching element for selecting the pixel signal G2 output from the input circuit 4.
[0049]
Reference numeral 38 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW4 and serves as a switching element for selecting the pixel signal G3 output from the input circuit 4.
[0050]
Reference numeral 39 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW1 and serves as a switching element for selecting the pixel signal G4 output from the input circuit 4.
[0051]
In addition, in the integrating circuit 6-1, 40-1 is an integrating capacitor for integrating the pixel signal output from the switching unit network 23-1, and one electrode is connected to the pixel signal output terminal of the switching unit network 23-1. The other electrode is connected to a ground line 41 that supplies a ground voltage VSS.
[0052]
In the integrating circuit 6-2, reference numeral 40-2 denotes an integrating capacitor for integrating the pixel signal output from the switching unit network 23-2, and one electrode is connected to the pixel signal output terminal of the switching unit network 23-2. The other end is connected to the ground line 41.
[0053]
In the integrating circuit 6-3, reference numeral 40-3 denotes an integrating capacitor for integrating the pixel signal output from the switching unit network 23-3, and one electrode is connected to the pixel signal output terminal of the switching unit network 23-3. And the other electrode is connected to the ground line 41.
[0054]
In the integrating circuit 6-4, reference numeral 40-4 denotes an integrating capacitor for integrating the pixel signal output from the switching unit network 23-4, and one electrode is connected to the pixel signal output terminal of the switching unit network 23-4. And the other electrode is connected to the ground line 41.
[0055]
In the sampling circuit 7-1, an nMOS transistor 42-1 is controlled to be turned on / off by a sampling signal SP1, and has a drain connected to an electrode to which a pixel signal of the integration capacitor 40-1 is applied, and a source connected to the drain. It is connected to the gate of the nMOS transistor 43 that constitutes the output buffer circuit 9.
[0056]
In the sampling circuit 7-2, reference numeral 42-2 denotes an nMOS transistor which is controlled to be turned on and off by the sampling signal SP2. The drain is connected to the electrode to which the pixel signal of the integration capacitor 40-2 is applied, and the source is connected. It is connected to the gate of the nMOS transistor 43 that constitutes the output buffer circuit 9.
[0057]
In the sampling circuit 7-3, 42-3 is an nMOS transistor whose on / off is controlled by the sampling signal SP3, the drain is connected to the electrode to which the pixel signal of the integration capacitor 40-3 is applied, and the source is connected. It is connected to the gate of the nMOS transistor 43 that constitutes the output buffer circuit 9.
[0058]
In the sampling circuit 7-4, reference numeral 42-4 denotes an nMOS transistor whose on / off is controlled by the sampling signal SP4. The drain is connected to the electrode to which the pixel signal of the integration capacitor 40-4 is applied, and the source is connected. It is connected to the gate of the nMOS transistor 43 that constitutes the output buffer circuit 9.
[0059]
In the reset circuit 8-1, a pMOS transistor 44-1 is controlled to be turned on / off by a reset signal RS1, a source is connected to a power supply line 45 that supplies a power supply voltage Vdd, and a drain is connected to an integration capacitor 40- It is connected to an electrode to which one pixel signal is applied.
[0060]
In the reset circuit 8-2, 44-2 is a pMOS transistor whose on / off is controlled by a reset signal RS2, the source is connected to the power supply line 45, and the drain is applied with the pixel signal of the integration capacitor 40-2. Connected to the electrode.
[0061]
In the reset circuit 8-3, 44-3 is a pMOS transistor whose on / off is controlled by a reset signal RS3, the source is connected to the power supply line 45, and the drain is applied with a pixel signal of the integration capacitor 40-3. Connected to the electrode.
[0062]
In the reset circuit 8-4, 44-4 is a pMOS transistor whose on / off is controlled by a reset signal RS4, the source is connected to the power supply line 45, and the drain is applied with a pixel signal of the integration capacitor 40-4. Connected to the electrode.
[0063]
The nMOS transistor 43 constituting the output buffer 9 has a drain connected to the power supply line 45 and a source connected to the drain of the nMOS transistor 11 to form a source follower circuit.
[0064]
FIG. 5 is a circuit diagram showing how the first embodiment 2 of the TDI circuit of the present invention is used, and shows one embodiment of the imaging device of the present invention.
[0065]
In FIG. 5, reference numeral 47 denotes an infrared line sensor in which four light receiving elements are arranged in the scanning direction and m in the direction orthogonal to the scanning direction, and 48-i1, 48-i2, 48-i3, 48-i4 ( (Where i = 1, 2,..., M) is the light receiving element of the i-th scanning channel.
[0066]
Reference numeral 49 denotes an embodiment of the image signal readout circuit of the present invention, and 50-i is provided corresponding to the light receiving elements 48-i1, 48-i2, 48-i3, 48-i4 of the i-th scanning channel. 3 is a TDI circuit having the same configuration as that of the first embodiment 2 of the TDI circuit of the present invention.
[0067]
Reference numeral 51 denotes a shift register for sequentially outputting pixel signals from TDI circuits 50-1, 50-2,... 50-m having the same configuration as that of the first embodiment 2 of the TDI circuit of the present invention, SR1 , SR2,..., SRm are output control signals that are sequentially and selectively set to the H level, and are signals corresponding to the output control signal SR shown in FIG.
[0068]
FIG. 6 is a timing chart showing the drive timing of the first embodiment 2 of the TDI circuit of the present invention. In the first embodiment 2 of the TDI circuit of the present invention, the switching control signals SW1 to SW4 and the sampling signals SP1 to SP4 are shown. The reset signals RS1 to RS4 are selectively activated in the order of SW1->SP4->RS4->SW2->SP3->RS3->SW3->SP2->RS2->SW4->SP1-> RS1, and this is repeated.
[0069]
Here, at time T1, the switching control signal SW1 is set to the H level, and in the switching network 5, the nMOS transistors 24, 29, 34, and 39 are set to ON, and the integration capacitors 40-1, 40-2, and 40 are set. As shown in FIG. 7, pixel signals G1, G2, G3, and G4 are supplied to −3 and 40-4, respectively.
[0070]
When the pixel signal supply period ΔT1 ends, the switching control signal SW1 = L level is set, the nMOS transistors 24, 29, 34, 39 = OFF, the sampling signal SP4 = H level, and the nMOS transistor 42-4 = The integrated voltage of the integration capacitor 40-4 is applied to the gate of the nMOS transistor 43.
[0071]
Subsequently, the sampling signal SP4 = L level, the nMOS transistor 42-4 = OFF, the reset signal RS4 = L level, the pMOS transistor 44-4 = ON, and the accumulated voltage of the integration capacitor 40-4 is the power supply voltage. Reset to Vdd.
[0072]
At time T2, the reset signal RS4 = H level, the pMOS transistor 44-4 = OFF, the switching control signal SW2 = H level, and the nMOS transistors 25, 30, 35, 36 = ON. As shown in FIG. 7, pixel signals G2, G3, G4, and G1 are supplied to the integration capacitors 40-1, 40-2, 40-3, and 40-4, respectively.
[0073]
When the pixel signal supply period ΔT2 ends, the switching control signal SW2 = L level is set, the nMOS transistors 25, 30, 35, and 36 = OFF, the sampling signal SP3 = H level, and the nMOS transistor 42-3 = The integrated voltage of the integration capacitor 40-3 is applied to the gate of the nMOS transistor 43.
[0074]
Subsequently, the sampling signal SP3 = L level, the nMOS transistor 42-3 = OFF, the reset signal RS3 = L level, the pMOS transistor 44-3 = ON, and the accumulated voltage of the integration capacitor 40-3 is the power supply voltage. Reset to Vdd.
[0075]
At time T3, the reset signal RS3 = H level, the pMOS transistor 44-3 = OFF, the switching control signal SW3 = H level, and the nMOS transistors 26, 31, 32, 37 = ON. As shown in FIG. 7, pixel signals G3, G4, G1, and G2 are supplied to the integration capacitors 40-1, 40-2, 40-3, and 40-4, respectively.
[0076]
When the pixel signal supply period ΔT3 ends, the switching control signal SW3 = L level is set, the nMOS transistors 26, 31, 32, 37 = OFF, the sampling signal SP2 = H level, and the nMOS transistor 42-2 = The integrated voltage of the integration capacitor 40-2 is applied to the gate of the nMOS transistor 43.
[0077]
Subsequently, the sampling signal SP2 = L level, the nMOS transistor 42-2 = OFF, the reset signal RS2 = L level, the pMOS transistor 44-2 = ON, and the accumulated voltage of the integration capacitor 40-2 is the power supply voltage. Reset to Vdd.
[0078]
At time T4, the reset signal RS2 = H level, the pMOS transistor 44-2 = OFF, the switching control signal SW2 = H level, and the nMOS transistors 27, 28, 33, 38 = ON, As shown in FIG. 7, pixel signals G4, G1, G2, and G3 are supplied to the integration capacitors 40-1, 40-2, 40-3, and 40-4, respectively.
[0079]
When the pixel signal supply period ΔT4 ends, the switching control signal SW4 is set to L level, the nMOS transistors 27, 28, 33, and 38 are turned OFF, the sampling signal SP1 is set to H level, and the nMOS transistor 42-1 is set. The integrated voltage of the integration capacitor 40-1 is applied to the gate of the nMOS transistor 43.
[0080]
Subsequently, the sampling signal SP1 = L level, the nMOS transistor 42-1 = OFF, the reset signal RS1 = L level, the nMOS transistor 44-1 = ON, and the accumulated voltage of the integration capacitor 40-1 is the power supply voltage. Reset to Vdd. Thereafter, the same operation is repeated.
[0081]
FIG. 8 is a diagram for explaining a time delay integration result obtained by the first embodiment 2 of the TDI circuit of the present invention. In FIG. 8, 52 is an imaging target, and a to j are imaging targets from which pixel signals are to be obtained. 52 imaging points.
[0082]
In this example, the light receiving element 1-1 sequentially scans the imaging points d to j, the light receiving element 1-2 sequentially scans the imaging points c to i, and the light receiving element 1-3 sequentially scans the imaging points b to h. The light receiving element 1-4 moves the infrared line sensor in the scanning direction so as to sequentially scan the imaging points a to g. A to J indicate pixel signals obtained when one light receiving element images each of the imaging points a to j.
[0083]
9 shows pixel signal supply periods ΔT1 to ΔT7 when the imaging object 52 is scanned as shown in FIG. 8, the contents of the pixel signals G1 to G4 output from the light receiving elements 1-1 to 1-4, and the integration capacitance. It is a figure which shows the relationship between the pixel signal distributed to 40-1 to 40-4, and the pixel signal which formed the accumulated voltage V0 sampled.
[0084]
As described above, in the first embodiment 2 of the TDI circuit of the present invention, after the TDI scan starts, the third and subsequent imaging points d, e, f... From the imaging point a at the end of the imaging target 52 are detected. For the pixel signals D, E, F..., The TDI function can be achieved by performing time delay integration four times.
[0085]
Further, in the first embodiment 2 of the TDI circuit of the present invention, when the set signal S = H level in the pixel selection control circuit 15 shown in FIG. 3, the pixel selection control signals DS1 to DS4 = H level and the pixel selection is performed. The nMOS transistors 14-1 to 14-4 forming the transistors are turned ON.
[0086]
Further, when the switching control signal SW1 = H level and the switching control signals SW2 to SW4 = L level, the nMOS transistors 24, 29, 34, 39 = ON which are switching transistors, and the nMOS transistors 25-27, 28, which are switching transistors, 30-33, 35-38 = OFF.
[0087]
In this way, since the pixel signals G1 to G4 output from the light receiving elements 1-1 to 1-4 can be obtained individually, in this state, a defective pixel for determining a defective pixel (defective light receiving element). Information is obtained and this defective pixel information is stored in an external memory or the like.
[0088]
Then, before starting the TDI scanning, the defective pixel information stored in the external memory or the like is stored in the shift register 16. In this case, an L level is stored in a register corresponding to a pixel having no defect in the shift register 16 and an H level is stored in a register corresponding to a defective pixel in the shift register 16.
[0089]
Next, the set signal S = H level, the pixel selection control signals DS1 to DS4 = H level, the write signal W = L level, and the storage levels of the registers 17-1 to 17-4 are set to the RS flip-flop circuit 18. Applied to reset signal input terminals of -1 to 18-4.
[0090]
In this case, among the RS flip-flop circuits 18-1 to 18-4, the pixel selection control signal output from the RS flip-flop circuit in which the H level is applied to the reset signal input terminal becomes the L level. Among the transistors 14-1 to 14-4, the nMOS transistor provided corresponding to the defective pixel is turned off, and the pixel signal from the defective pixel is not supplied to the switching circuit network 5.
[0091]
As described above, according to the second embodiment of the TDI circuit of the present invention, the pixel signals G1 to G4 output from the light receiving elements 1-1 to 1-4 are supplied to the integrating capacitor 40-1 via the switching circuit network 5. ˜40-4 to achieve the TDI function so that the input circuit 4 includes nMOS transistors 14-1 to 14-4 that form pixel selection transistors. And the pixel signal from the defective pixel can be cut off, so that the S / N ratio can be improved, and this is used for an infrared line sensor in which four pixels are arranged in the scanning direction. In all, a high S / N ratio can be obtained in all scanning channels.
[0092]
Second Embodiment FIG. 10 to FIG.
FIG. 10 is a circuit diagram showing a second embodiment of the TDI circuit of the present invention together with a part of the light receiving element formed in the infrared line sensor, and in FIG. 10, 54 is the second embodiment of the TDI circuit of the present invention. is there.
[0093]
The second embodiment 54 of the TDI circuit of the present invention is provided with an input circuit 55 having a circuit configuration different from that of the input circuit 4 provided in the first embodiment 2 of the TDI circuit of the present invention. The configuration is the same as in the first embodiment.
[0094]
FIG. 11 is a circuit diagram showing a configuration of the input circuit 55. The input circuit 55 includes an input transistor 13-i (where i = 1, 2, 3, 4) and a pixel selection transistor 14-i. A current mirror circuit 57-i is connected between them, and the others are configured in the same manner as the input circuit 4 provided in the first embodiment 2 of the TDI circuit of the present invention.
[0095]
FIG. 12 is a circuit diagram showing the configuration of the current mirror circuit 57-i. In FIG. 12, 59 is a power supply line for supplying the power supply voltage Vdd, 60 is an offset current flowing through the light receiving element 1-i, and the light receiving element 1-i. Reference numeral 61 denotes a pMOS transistor serving as an offset current supply transistor to be supplied to the gate, and a gate voltage application capacitor for applying a gate voltage to the gate of the pMOS transistor 60.
[0096]
Reference numeral 62 denotes a pMOS transistor serving as a sampling transistor for holding the gate voltage of the pMOS transistor 60 necessary for supplying an offset current to the light receiving element 1-i in the gate voltage application capacitor 61, and SH is the pMOS transistor 62. This is a sample hold signal for controlling ON and OFF.
[0097]
Here, for example, when the pixel selection control signal DSi = L level, the nMOS transistor 14-i = OFF, the sample hold signal SH = L level, the pMOS transistor 62 = ON, and a cold subject is imaged, the power line 59 An offset current flows to the light receiving element 1-i via the pMOS transistor 60 and the nMOS transistor 13-i, and the gate voltage of the pMOS transistor 60 at this time can be stored in the gate voltage supply capacitor 61. Even if the signal SH = L level and the pMOS transistor 62 = OFF, the offset current can be supplied to the light receiving element 1-i.
[0098]
According to the second embodiment 54 of the TDI circuit of the present invention configured as described above, the offset current of the light receiving element can be removed from the current integrated by the integrating capacitors 40-1 to 40-4. In the case of using an infrared line sensor in which these pixels are arranged in the scanning direction, it is possible to obtain a higher S / N ratio than in the first embodiment 2 of the TDI circuit of the present invention in all scanning channels.
[0099]
Third Embodiment FIG. 13 and FIG.
FIG. 13 is a circuit diagram showing a third embodiment of the TDI circuit of the present invention together with a part of the light receiving element formed in the infrared line sensor. In FIG. 13, reference numeral 64 denotes the third embodiment of the TDI circuit of the present invention. is there.
[0100]
The third embodiment 64 of the TDI circuit of the present invention is different from the output buffer circuit 9 and the sampling circuits 7-1 to 7-4 included in the first embodiment 2 of the TDI circuit of the present invention in the output buffer circuit 65-. 1 to 65-4 and sampling circuits 66-1 to 66-4 are provided, and the others are configured in the same manner as in the first embodiment 2 of the TDI circuit of the present invention.
[0101]
FIG. 14 is a circuit diagram showing configurations of the output buffer circuits 65-1 to 65-4 and the sampling circuits 66-1 to 66-4.
[0102]
In the output buffer circuit 65-1, 67-1 is an nMOS transistor, the drain is connected to the power supply line 45, the gate is connected to the electrode to which the pixel signal of the integration capacitor 40-1 is applied, and the source follower circuit is configured. is doing.
[0103]
In the output buffer circuit 65-2, 67-2 is an nMOS transistor, the drain is connected to the power supply line 45, the gate is connected to the electrode to which the pixel signal of the integration capacitor 40-2 is applied, and the source follower circuit Is configured.
[0104]
In the output buffer circuit 65-3, 67-3 is an nMOS transistor, the drain is connected to the power supply line 45, the gate is connected to the electrode to which the pixel signal of the integration capacitor 40-3 is applied, and the source follower circuit Is configured.
[0105]
In the output buffer circuit 65-4, 67-4 is an nMOS transistor, the drain is connected to the power supply line 45, the gate is connected to the electrode to which the pixel signal of the integration capacitor 40-4 is applied, and the source follower circuit Is configured.
[0106]
In the sampling circuit 66-1, 68-1 is an nMOS transistor whose on / off is controlled by the sampling signal SP1, the drain is connected to the source of the nMOS transistor 67-1, and the source is connected to the drain of the nMOS transistor 11. It is connected.
[0107]
In the sampling circuit 66-2, 68-2 is an nMOS transistor whose on / off is controlled by the sampling signal SP2, the drain is connected to the source of the nMOS transistor 67-2, and the source is connected to the drain of the nMOS transistor 11. It is connected.
[0108]
In the sampling circuit 66-3, 68-3 is an nMOS transistor whose on / off is controlled by the sampling signal SP3, the drain is connected to the source of the nMOS transistor 67-3, and the source is connected to the drain of the nMOS transistor 11. It is connected.
[0109]
In the sampling circuit 66-4, 68-4 is an nMOS transistor whose on / off is controlled by the sampling signal SP4, the drain is connected to the source of the nMOS transistor 67-4, and the source is connected to the drain of the nMOS transistor 11. It is connected.
[0110]
According to the third embodiment 64 of the TDI circuit of the present invention configured as described above, crosstalk between pixel signals output from the integration capacitors 40-1 to 40-4 can be reduced. In the case of using an infrared line sensor in which these pixels are arranged in the scanning direction, it is possible to obtain a higher S / N ratio than in the first embodiment 2 of the TDI circuit of the present invention in all scanning channels.
[0111]
Fourth Embodiment FIG. 15 to FIG.
FIG. 15 is a circuit diagram showing a fourth embodiment of a TDI circuit of the present invention together with a part of a light receiving element formed in an infrared line sensor.
[0112]
In FIG. 15, 70-1, 70-2, 70-3, 70-4 are light receiving elements arranged in the scanning direction of the infrared line sensor, 71-1, 71-2, 71-3 are samples for one pixel. The conversion point 72 is the fourth embodiment of the TDI circuit of the present invention.
[0113]
In the fourth embodiment 72 of the TDI circuit of the present invention, 73-1, 73-2, 73-3, 73-4 are output from the light receiving elements 70-1, 70-2, 70-3, 70-4. An input terminal 74 for inputting the pixel signals G1, G2, G3, G4 is an input circuit configured in the same manner as the input circuit 4 shown in FIG.
[0114]
Reference numeral 75 denotes a switching circuit network for supplying pixel signals G1, G2, G3, and G4 output from the input circuit 74 to an integration circuit to be described later, 76-1, 76-2, 76-3, 76-4, 76-. Reference numerals 5, 76-6, 76-7, and 76-8 are integration circuits that integrate the pixel signals supplied from the switching circuit network 75.
[0115]
77-1, 77-2, 77-3, 77-4, 77-5, 77-6, 77-7, and 77-8 are integration circuits 76-1, 76-2, 76-3, and 76-. 4, a sampling circuit that samples the accumulated voltage of 76-5, 76-6, 76-7, and 76-8.
[0116]
In addition, 78-1, 78-2, 78-3, 78-4, 78-5, 78-6, 78-7, 78-8 are integration circuits 76-1, 76-2, 76-3, 76-. 4, a reset circuit that resets 76-6, 76-6, 76-7, and 76-8.
[0117]
Reference numeral 79 denotes a sampling voltage output by the sampling circuits 78-1, 78-2, 78-3, 78-4, 78-5, 78-6, 78-7, 78-8 as a pixel signal. This is an output buffer circuit.
[0118]
Reference numeral 80 denotes a common bus common to other TDI circuits, and 81 denotes an nMOS transistor that is controlled to be turned on and off by the output control signal SR and controls connection of the output terminal of the output buffer circuit 79 to the common bus 80.
[0119]
16 and 17 are circuit diagrams showing the configuration of the switching circuit network 5 in a divided manner. In FIG. 16 or FIG. 17, reference numerals 83-1, 83-2, 83-3, 83-4, 83-5, Reference numerals 83-6, 83-7, and 83-8 denote switching unit networks for selecting the pixel signals G1, G2, G3, and G4.
[0120]
In the switching unit network 83-1, 84 is an nMOS transistor that is controlled to be turned on / off by the switching control signal SW <b> 2 and serves as a switching element that selects the pixel signal G <b> 1 output from the input circuit 74.
[0121]
Reference numeral 85 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW4 and serves as a switching element for selecting the pixel signal G2 output from the input circuit 74.
[0122]
Reference numeral 86 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW6 and serves as a switching element for selecting the pixel signal G3 output from the input circuit 74.
[0123]
Reference numeral 87 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW8 and serves as a switching element for selecting the pixel signal G4 output from the input circuit 74.
[0124]
In the switching unit network 83-2, reference numeral 88 denotes an nMOS transistor which is turned on and off by the switching control signal SW1 and serves as a switching element for selecting the pixel signal G1 output from the input circuit 74.
[0125]
Reference numeral 89 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW3 and serves as a switching element for selecting the pixel signal G2 output from the input circuit 74.
[0126]
Reference numeral 90 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW5 and serves as a switching element for selecting the pixel signal G3 output from the input circuit 74.
[0127]
Reference numeral 91 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW7 and serves as a switching element for selecting the pixel signal G4 output from the input circuit 74.
[0128]
In the switching unit network 83-3, reference numeral 92 denotes an nMOS transistor which is turned on and off by the switching control signal SW4 and serves as a switching element for selecting the pixel signal G1 output from the input circuit 74.
[0129]
Reference numeral 93 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW6 and serves as a switching element for selecting the pixel signal G2 output from the input circuit 74.
[0130]
Reference numeral 94 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW8 and serves as a switching element for selecting the pixel signal G3 output from the input circuit 74.
[0131]
Reference numeral 95 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW2 and serves as a switching element for selecting the pixel signal G4 output from the input circuit 74.
[0132]
In the switching unit network 83-4, reference numeral 96 denotes an nMOS transistor which is turned on and off by the switching control signal SW3 and serves as a switching element for selecting the pixel signal G1 output from the input circuit 74.
[0133]
Reference numeral 97 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW5 and serves as a switching element for selecting the pixel signal G2 output from the input circuit 74.
[0134]
Reference numeral 98 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW7 and serves as a switching element for selecting the pixel signal G3 output from the input circuit 74.
[0135]
Reference numeral 99 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW1 and serves as a switching element for selecting the pixel signal G4 output from the input circuit 74.
[0136]
In the switching unit network 83-5, reference numeral 100 denotes an nMOS transistor that is turned on and off by a switching control signal SW 6 and serves as a switching element that selects the pixel signal G 1 output from the input circuit 74.
[0137]
Reference numeral 101 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW8 and serves as a switching element for selecting the pixel signal G2 output from the input circuit 74.
[0138]
Reference numeral 102 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW2 and serves as a switching element for selecting the pixel signal G3 output from the input circuit 74.
[0139]
Reference numeral 103 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW4 and serves as a switching element for selecting the pixel signal G4 output from the input circuit 74.
[0140]
In the switching unit network 83-6, reference numeral 104 denotes an nMOS transistor which is controlled to be turned on / off by a switching control signal SW 5 and serves as a switching element for selecting the pixel signal G 1 output from the input circuit 74.
[0141]
Reference numeral 105 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW7 and serves as a switching element for selecting the pixel signal G2 output from the input circuit 74.
[0142]
Reference numeral 106 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW1 and serves as a switching element for selecting the pixel signal G3 output from the input circuit 74.
[0143]
Reference numeral 107 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW3 and selects the pixel signal G4 output from the input circuit 74.
[0144]
In the switching unit circuit network 83-7, reference numeral 108 denotes an nMOS transistor which is controlled to be turned on and off by a switching control signal SW8 and serves as a switching element for selecting the pixel signal G1 output from the input circuit 74.
[0145]
Reference numeral 109 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW2 and serves as a switching element for selecting the pixel signal G2 output from the input circuit 74.
[0146]
Reference numeral 110 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW4 and serves as a switching element for selecting the pixel signal G3 output from the input circuit 74.
[0147]
Reference numeral 111 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW6 and selects the pixel signal G4 output from the input circuit 74.
[0148]
In the switching unit network 83-8, reference numeral 112 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW7 and serves as a switching element for selecting the pixel signal G1 output from the input circuit 74.
[0149]
Reference numeral 113 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW1 and serves as a switching element for selecting the pixel signal G2 output from the input circuit 74.
[0150]
Reference numeral 114 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW3 and serves as a switching element for selecting the pixel signal G3 output from the input circuit 74.
[0151]
Reference numeral 115 denotes an nMOS transistor which is controlled to be turned on and off by the switching control signal SW5 and serves as a switching element for selecting the pixel signal G4 output from the input circuit 74.
[0152]
18 is a circuit diagram showing configurations of the integrating circuits 76-1 to 76-4, the sampling circuits 77-1 to 77-4, and the reset circuits 78-1 to 78-4. FIG. 19 is an integrating circuit 76-5 to 76-4. 8 is a circuit diagram showing configurations of sampling circuits 77-5 to 77-8, reset circuits 78-5 to 78-8, and output buffer circuit 79.
[0153]
In the integrating circuit 76-1, 117-1 is an integrating capacitor for integrating the pixel signal output from the switching unit network 83-1, and one electrode is connected to the output terminal of the switching unit network 83-1, The other electrode is connected to a ground line 118 that supplies a ground voltage Vss.
[0154]
In the integrating circuit 76-2, 117-2 is an integrating capacitor for integrating the pixel signal output from the switching unit network 83-2, and one electrode is connected to the output terminal of the switching unit network 83-2. The other electrode is connected to the ground line 118.
[0155]
In addition, in the integrating circuit 76-3, reference numeral 117-3 denotes an integrating capacitor for integrating the pixel signal output from the switching unit network 83-3, and one electrode is connected to the output terminal of the switching unit network 83-3. The other electrode is connected to the ground line 118.
[0156]
Further, in the integrating circuit 76-4, 117-4 is an integrating capacitor for integrating the pixel signal output from the switching unit network 83-4, and one electrode is connected to the output terminal of the switching unit network 83-4. The other electrode is connected to the ground line 118.
[0157]
In the integrating circuit 76-5, reference numeral 117-5 denotes an integrating capacitor for integrating the pixel signal output from the switching unit network 83-5, and one electrode is connected to the output terminal of the switching unit network 83-5. The other electrode is connected to the ground line 118.
[0158]
In the integrating circuit 76-6, 117-6 is an integrating capacitor for integrating the pixel signal output from the switching unit network 83-6, and one electrode is connected to the output terminal of the switching unit network 83-6. The other electrode is connected to the ground line 118.
[0159]
Further, in the integrating circuit 76-7, 117-7 is an integrating capacitor for integrating the pixel signal output from the switching unit network 83-7, and one electrode is connected to the output terminal of the switching unit network 83-7. The other electrode is connected to the ground line 118.
[0160]
Further, in the integrating circuit 76-8, 117-8 is an integrating capacitor for integrating the pixel signal output from the switching unit network 83-8, and one electrode is connected to the output terminal of the switching unit network 83-8. The other electrode is connected to the ground line 118.
[0161]
In the sampling circuit 77-1, 119-1 is an nMOS transistor whose on / off is controlled by the sampling signal SP1, the drain is connected to the electrode to which the pixel signal of the integration capacitor 117-1 is applied, and the source is connected. This is connected to the gate of the nMOS transistor 120 constituting the output buffer circuit 79.
[0162]
In the sampling circuit 77-2, 119-2 is an nMOS transistor whose on / off is controlled by the sampling signal SP2, the drain is connected to the electrode to which the pixel signal of the integration capacitor 117-2 is applied, and the source is connected. It is connected to the gate of the nMOS transistor 120.
[0163]
In the sampling circuit 77-3, reference numeral 119-3 denotes an nMOS transistor whose on / off is controlled by the sampling signal SP3. The drain is connected to the electrode to which the pixel electrode of the integration capacitor 117-3 is applied, and the source is connected. It is connected to the gate of the nMOS transistor 120.
[0164]
In the sampling circuit 77-4, reference numeral 119-4 denotes an nMOS transistor whose on / off is controlled by the sampling signal SP4. The drain is connected to the electrode to which the pixel signal of the integration capacitor 117-4 is applied, and the source is connected. It is connected to the gate of the nMOS transistor 120.
[0165]
In the sampling circuit 77-5, reference numeral 119-5 denotes an nMOS transistor whose on / off is controlled by the sampling signal SP5, the drain is connected to the electrode to which the pixel signal of the integration capacitor 117-5 is applied, and the source is connected. It is connected to the gate of the nMOS transistor 120.
[0166]
In the sampling circuit 77-6, reference numeral 119-6 denotes an nMOS transistor whose on / off is controlled by the sampling signal SP6, the drain is connected to the electrode to which the pixel signal of the integration capacitor 117-6 is applied, and the source is connected. It is connected to the gate of the nMOS transistor 120.
[0167]
In the sampling circuit 77-7, reference numeral 119-7 denotes an nMOS transistor whose on / off is controlled by the sampling signal SP7. The drain is connected to the electrode to which the pixel signal of the integration capacitor 117-7 is applied, and the source is connected. It is connected to the gate of the nMOS transistor 120.
[0168]
In the sampling circuit 77-8, 119-8 is an nMOS transistor whose on / off is controlled by the sampling signal SP8, the drain is connected to the electrode to which the pixel signal of the integration capacitor 117-8 is applied, and the source is connected. It is connected to the gate of the nMOS transistor 120.
[0169]
In the reset circuit 78-1, 121-1 is a pMOS transistor whose on / off is controlled by a reset signal RS 1. The source is connected to the power supply line 122 for supplying the power supply voltage Vdd, and the drain is connected to the integration capacitor 117-1. It is connected to an electrode to which a pixel signal is applied.
[0170]
In the reset circuit 78-2, reference numeral 121-2 denotes a pMOS transistor that is controlled to be turned on / off by a reset signal RS2. Connected to the electrode.
[0171]
In the reset circuit 78-3, 121-3 is a pMOS transistor whose on / off is controlled by a reset signal RS3, the source is connected to the power supply line 122, and the drain is applied with a pixel signal of the integration capacitor 117-3. Connected to the electrode.
[0172]
In the reset circuit 78-4, 121-4 is a pMOS transistor that is controlled to be turned on and off by a reset signal RS4. The source is connected to the power supply line 122, and the drain is applied with a pixel signal of the integration capacitor 117-4. Connected to the electrode.
[0173]
In the reset circuit 78-5, 121-5 is a pMOS transistor whose on / off is controlled by a reset signal RS5, the source is connected to the power supply line 122, and the drain is applied with a pixel signal of the integration capacitor 117-5. Connected to the electrode.
[0174]
In the reset circuit 78-6, 121-6 is a pMOS transistor whose on / off is controlled by a reset signal RS6, the source is connected to the power supply line 122, and the drain is applied with a pixel signal of the integration capacitor 117-6. Connected to the electrode.
[0175]
In the reset circuit 78-7, 121-7 is a pMOS transistor that is controlled to be turned on / off by a reset signal RS7. The source is connected to the power supply line 122, and the drain is applied with a pixel signal of the integration capacitor 117-7. Connected to the electrode.
[0176]
In the reset circuit 78-8, 121-8 is a pMOS transistor whose on / off is controlled by a reset signal RS8, the source is connected to the power supply line 122, and the drain is applied with a pixel signal of the integration capacitor 117-8. Connected to the electrode.
[0177]
The nMOS transistor 120 constituting the output buffer 79 has a drain connected to the power supply line 122 and a source connected to the drain of the nMOS transistor 81 to form a source follower circuit.
[0178]
FIG. 20 is a timing chart showing the drive timing of the fourth embodiment 72 of the TDI circuit of the present invention. In the fourth embodiment 72 of the TDI circuit of the present invention, the switching control signals SW1 to SW8 and the sampling signals SP1 to SP8 are shown. The reset signals RS1 to RS8 are SW1 → SP8 → RS8 → SW2 → SP7 → RS7 → SW3 → SP6 → RS6 → SW4 → SP5 → RS5 → SW5 → SP4 → RS4 → SW6 → SP3 → RS3 → SW7 → SP2 → RS2 → In the order of SW8 → SP1 → RS1 and selectively set to the active level, this is repeated.
[0179]
Here, at time T1, the switching control signal SW1 is set to H level, and in the switching network 75, the nMOS transistors 88, 99, 106, and 113 are set to ON, and the integration capacitors 117-2, 117-4, and 117 are set. As shown in FIG. 21, pixel signals G1, G4, G3, and G2 are supplied to −6 and 117-8, respectively.
[0180]
When the pixel signal supply period ΔT1 ends, the switching control signal SW1 = L level is set, the nMOS transistors 88, 99, 106, 113 = OFF, the sampling signal SP8 = H level, and the nMOS transistor 119-8 = The accumulated voltage of the integration capacitor 117-8 is applied to the gate of the nMOS transistor 120.
[0181]
Subsequently, the sampling signal SP8 = L level, the nMOS transistor 119-8 = OFF, the reset signal RS8 = L level, the pMOS transistor 121-8 = ON, and the accumulated voltage of the integration capacitor 117-8 is the power supply voltage. Reset to Vdd.
[0182]
At time T2, the reset signal RS8 = H level, the pMOS transistor 121-8 = OFF, and the switching control signal SW2 = H level. In the switching network 75, the nMOS transistors 84, 95, 102 are set. 109 = ON, and pixel signals G1, G4, G3, G2 are supplied to the integration capacitors 117-1, 117-3, 117-5, 117-7, respectively, as shown in FIG.
[0183]
When the pixel signal supply period ΔT2 ends, the switching control signal SW2 is set to L level, the nMOS transistors 84, 95, 102, and 109 are turned OFF, and the sampling signal SP7 is set to H level, and the nMOS transistor 119-7 is set. The accumulated voltage of the integration capacitor 117-7 is applied to the gate of the nMOS transistor 120.
[0184]
Subsequently, the sampling signal SP7 = L level, the nMOS transistor 119-7 = OFF, the reset signal RS7 = L level, the pMOS transistor 121-7 = ON, and the accumulated voltage of the integration capacitor 117-7 is the power supply voltage. Reset to Vdd.
[0185]
At time T3, the reset signal RS7 = H level, the pMOS transistor 121-7 = OFF, and the switching control signal SW3 = H level. In the switching network 75, the nMOS transistors 89, 96, 107 are set. 114 = ON, and pixel signals G2, G1, G4, and G3 are supplied to the integration capacitors 117-2, 117-4, 117-6, and 117-8, respectively, as shown in FIG.
[0186]
When the pixel signal supply period ΔT3 ends, the switching control signal SW3 = L level is set, the nMOS transistors 89, 96, 107, 114 = OFF, the sampling signal SP6 = H level, and the nMOS transistor 119-6 = The accumulated voltage of the integration capacitor 117-6 is applied to the gate of the nMOS transistor 120.
[0187]
Subsequently, the sampling signal SP6 = L level, the nMOS transistor 119-6 = OFF, the reset signal RS6 = L level, the pMOS transistor 121-6 = ON, and the accumulated voltage of the integration capacitor 117-6 is the power supply voltage. Reset to Vdd.
[0188]
At time T4, the reset signal RS6 = H level, the pMOS transistor 121-6 = OFF, and the switching control signal SW4 = H level. In the switching network 75, the nMOS transistors 85, 92, 103 are set. 110 = ON, and pixel signals G2, G1, G4, and G3 are supplied to the integration capacitors 117-1, 117-3, 117-5, and 117-7, respectively, as shown in FIG.
[0189]
When the pixel signal supply period ΔT4 ends, the switching control signal SW4 = L level is set, the nMOS transistors 85, 92, 103, 110 = OFF, the sampling signal SP5 = H level, and the nMOS transistor 119-5 = The integrated voltage of 117-5 is applied to the gate of the nMOS transistor 120.
[0190]
Subsequently, the sampling signal SP5 = L level, the nMOS transistor 119-5 = OFF, the reset signal RS5 = L level, the pMOS transistor 121-5 = ON, and the accumulated voltage of the integration capacitor 117-5 is the power supply voltage. Reset to Vdd.
[0191]
At time T5, the reset signal RS5 = H level, the pMOS transistor 121-5 = OFF, and the switching control signal SW5 = H level. In the switching network 75, the nMOS transistors 90, 97, 104 are set. 115 = ON, and pixel signals G3, G4, G1, and G2 are supplied to the integration capacitors 117-2, 117-4, 117-6, and 117-8, respectively, as shown in FIG.
[0192]
When the pixel signal supply period ΔT5 ends, the switching control signal SW5 is set to the L level, the nMOS transistors 90, 97, 104, and 115 are set to OFF, and the sampling signal SP4 is set to the H level, and the nMOS transistor 119-4 is set. The integrated value of the integration capacitor 117-4 is applied to the gate of the nMOS transistor 120.
[0193]
Subsequently, the sampling signal SP4 = L level, the nMOS transistor 119-4 = OFF, the reset signal RS4 = L level, the pMOS transistor 121-4 = ON, and the accumulated voltage of the integration capacitor 117-4 is the power supply voltage. Reset to Vdd.
[0194]
At time T6, the reset signal RS4 = H level, the pMOS transistor 121-4 = OFF, and the switching control signal SW6 = H level. In the switching network 75, the nMOS transistors 86, 93, 100 are set. 111 = ON, and pixel signals G3, G4, G1, and G2 are supplied to the integration capacitors 117-1, 117-3, 117-5, and 117-7, respectively, as shown in FIG.
[0195]
When the pixel signal supply period ΔT6 ends, the switching control signal SW6 = L level is set, the nMOS transistors 86, 93, 100, 111 = OFF, the sampling signal SP3 = H level, the nMOS transistor 119-3 = The integrated voltage of the integration capacitor 117-3 is applied to the gate of the nMOS transistor 120.
[0196]
Subsequently, the sampling signal SP3 = L level, the nMOS transistor 119-3 = OFF, the reset signal RS3 = L level, the pMOS transistor 121-3 = ON, and the accumulated voltage of the integration capacitor 117-3 is the power supply voltage. Reset to Vdd.
[0197]
At time T7, the reset signal RS3 = H level, the pMOS transistor 121-3 = OFF, and the switching control signal SW7 = H level. In the switching circuit network 75, the nMOS transistors 91, 98, 105 are set. 112 = ON, and pixel signals G4, G1, G2, and G3 are supplied to the integration capacitors 117-2, 117-4, 117-6, and 117-8, respectively, as shown in FIG.
[0198]
When the pixel signal supply period ΔT7 ends, the switching control signal SW7 = L level is set, the nMOS transistors 91, 98, 105, 112 = OFF, the sampling signal SP2 = H level, the nMOS transistor 119-2 = The integrated voltage of the integration capacitor 117-2 is applied to the gate of the nMOS transistor 120.
[0199]
Subsequently, the sampling signal SP2 = L level, the nMOS transistor 119-2 = OFF, the reset signal RS2 = L level, the pMOS transistor 121-2 = ON, and the accumulated voltage of the integration capacitor 117-2 is the power supply voltage. Reset to Vdd.
[0200]
Thereafter, at time T8, the reset signal RS2 = H level, the pMOS transistor 121-2 = OFF, and the switching control signal SW8 = H level. In the switching circuit network 75, the nMOS transistors 87, 94, 101 are set. 108 = ON, and pixel signals G4, G1, G2, and G3 are supplied to the integration capacitors 117-1, 117-3, 117-5, and 117-7, respectively, as shown in FIG.
[0201]
When the pixel signal supply period ΔT8 ends, the switching control signal SW8 = L level is set, the nMOS transistors 87, 94, 101, 108 = OFF, the sampling signal SP1 = H level, the nMOS transistor 119-1 = The accumulated voltage of the integration capacitor 117-1 is applied to the gate of the nMOS transistor 120.
[0202]
Subsequently, the sampling signal SP1 = L level, the nMOS transistor 119-1 = OFF, the reset signal RS1 = L level, the pMOS transistor 121-1 = ON, and the accumulated voltage of the integration capacitor 117-1 is the power supply voltage. Reset to Vdd. Thereafter, the same operation is repeated.
[0203]
FIG. 22 is a diagram for explaining the result of time delay integration obtained by the fourth embodiment 72 of the TDI circuit of the present invention. In FIG. 22, 124 is an imaging target, and ap are imaging targets from which an image signal is to be obtained. 124 imaging points.
[0204]
In this example, the light receiving element 70-1 sequentially scans the imaging points g to p, the light receiving element 70-2 sequentially scans the imaging points e to n, and the light receiving element 70-3 sequentially scans the imaging points c to l. The light receiving element 70-4 moves the infrared line sensor in the scanning direction so as to sequentially scan the imaging points a to j. A to P indicate pixel signals obtained when one light receiving element images each of the imaging points a to p.
[0205]
FIG. 23 shows pixel signal supply periods ΔT1 to ΔT10, pixel signals G1 to G4 output from the light receiving elements 70-1 to 70-4, and an integration capacitor 117− when the imaging object 124 is scanned as shown in FIG. It is a figure which shows the relationship between the pixel signal supplied to 1-117-4, and the pixel signal which formed the accumulated voltage V0 sampled.
[0206]
That is, in the fourth embodiment 72 of the TDI circuit of the present invention, after the TDI scan starts, the pixel signals of the seventh and subsequent imaging points g, h, i... From the imaging point a at the end of the imaging target 124. For G, H, I..., Time delay integration can be performed four times.
[0207]
As described above, according to the fourth embodiment 72 of the TDI circuit of the present invention, the pixel signals G1 to G4 output from the light receiving elements 70-1 to 70-4 are supplied to the integrating capacitor 117-1 via the switching circuit network 75. ˜117-8 is used to achieve the TDI function, so that the input circuit 74 is provided with a simple pixel selection circuit having a pixel configuration including a pixel selection transistor to block pixel signals from defective pixels. Therefore, the S / N ratio can be improved, and when this is used for an infrared line sensor in which four pixels are arranged in the scanning direction with an interval of one pixel, A high S / N ratio can be obtained in all scanning channels.
[0208]
Note that the input circuit 74 of the fourth embodiment 72 of the TDI circuit of the present invention includes current mirror circuits 57-1 to 57-4 included in the input circuit 55 of the second embodiment 54 of the TDI circuit of the present invention. However, the current mirror circuits 57-1 to 57-4 may be provided in the input circuit 74.
[0209]
Further, in the fourth embodiment 72 of the TDI circuit of the present invention, the output buffer circuit 79 common to the sampling circuits 77-1 to 77-4 is provided. Instead, the TDI circuit of the TDI circuit of the present invention is provided. As in the third embodiment 64, an output buffer circuit may be provided for each integration capacitor.
[0210]
In the first embodiment 2, the second embodiment 54, the third embodiment 64, and the fourth embodiment 72 of the TDI circuit of the present invention, an input transistor is provided between the input terminal and the pixel selection transistor. However, a transistor having the same function as these input transistors may be provided between the switching circuit network and the integration capacitor.
[0211]
【The invention's effect】
In the present invention, the first, second or According to the third invention Since the pixel signal output from the n light receiving elements is supplied to the p integration capacitors via the switching circuit network, the TDI function is achieved, so that the pixel signals output from the n light receiving elements are output. A pixel selection circuit having a simple circuit configuration in which a switching element that blocks a pixel signal from a defective pixel is provided between an input terminal for inputting a pixel signal and the switching circuit network can be provided. N ratio can be obtained.
[0212]
In the present invention, According to the fourth invention Since an output buffer circuit is provided for each integration capacitor, crosstalk between image signals output from the integration capacitor can be reduced, and a higher S / N ratio than that of the third invention can be obtained.
[0213]
In the present invention, According to the fifth invention Since a pixel selection circuit including a pixel selection transistor and a pixel selection control circuit is provided between an input terminal for inputting pixel signals output from n light receiving elements and a switching circuit network, a high S / N ratio can be obtained.
[0214]
In the present invention, According to the sixth invention Since the offset current can be supplied to the light receiving element, the offset current of the light receiving element can be removed from the current integrated by the integration capacitor, so that the S / N ratio is higher than that of the fifth invention. Can be obtained.
[0215]
In the present invention, According to the seventh invention Since a pixel selection circuit including a pixel selection transistor and a pixel selection control circuit is provided between an input terminal for inputting pixel signals output from n light receiving elements and a switching circuit network, a high S / N ratio can be obtained.
[0216]
In the present invention, According to the eighth invention The same effects as those of the fifth, sixth and seventh inventions can be obtained, and the pixel selection control circuit can have a simple circuit configuration.
[0217]
In the present invention, According to the ninth invention , 1st, 2nd, 3rd, 4th, 5th, 6th, 7th or 8th invention, so that n light receiving elements in the scanning direction and m light receiving elements in the direction orthogonal to the scanning direction Can be used in an imaging sensor arranged in a matrix, a high S / N ratio can be obtained in all scanning channels.
[0218]
In the present invention, According to the tenth invention Since the image signal readout circuit of the ninth invention is provided, a high S / N ratio can be obtained in all scanning channels.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment of a TDI circuit of the present invention together with a part of a light receiving element formed in an infrared line sensor.
FIG. 2 is a circuit diagram showing a configuration of an input circuit provided in the first embodiment of the TDI circuit of the present invention.
FIG. 3 is a circuit diagram showing a configuration of a pixel selection control circuit included in the input circuit included in the first embodiment of the TDI circuit of the present invention.
FIG. 4 is a circuit diagram showing configurations of a switching circuit network, an integration circuit, a sampling circuit, a reset circuit, and an output buffer circuit included in the first embodiment of the TDI circuit of the present invention.
FIG. 5 is a circuit diagram showing an embodiment of an imaging device of the present invention.
FIG. 6 is a timing chart showing drive timing of the first embodiment of the TDI circuit of the present invention.
FIG. 7 is a diagram showing a relationship between an integration capacitor and a pixel signal supplied to the integration capacitor in the first embodiment of the TDI circuit of the present invention.
FIG. 8 is a diagram for explaining a time delay integration result obtained by the first embodiment of the TDI circuit of the present invention.
9 forms a pixel signal supply period, a pixel signal output from a light receiving element, a pixel signal supplied to an integration capacitor, and a sampled voltage V0 when the imaging target is scanned as shown in FIG. It is a figure which shows the relationship with the obtained pixel signal.
FIG. 10 is a circuit diagram showing a TDI circuit according to a second embodiment of the present invention together with a part of a light receiving element formed in an infrared line sensor.
FIG. 11 is a circuit diagram showing a configuration of an input circuit included in a second embodiment of the TDI circuit of the present invention.
FIG. 12 is a circuit diagram showing a configuration of a current mirror circuit included in an input circuit included in the second embodiment of the TDI circuit of the present invention.
FIG. 13
It is a circuit diagram which shows 3rd Embodiment of the TDI circuit of this invention with a part of light receiving element formed in the infrared line sensor.
FIG. 14 is a circuit diagram showing configurations of an output buffer circuit and a sampling circuit included in a third embodiment of the TDI circuit of the present invention.
FIG. 15 is a circuit diagram showing a TDI circuit according to a fourth embodiment of the present invention together with a part of a light receiving element formed in an infrared line sensor.
FIG. 16 is a circuit diagram illustrating a configuration of a switching circuit network included in a fourth embodiment of a TDI circuit of the present invention.
FIG. 17 is a circuit diagram illustrating a configuration of a switching circuit network included in a fourth embodiment of the TDI circuit of the present invention.
FIG. 18 is a circuit diagram showing a configuration of a part of an integration circuit, a part of a sampling circuit, and a part of a reset circuit included in the fourth embodiment of the TDI circuit of the present invention;
FIG. 19 is a circuit diagram showing a configuration of a part of an integration circuit, a part of a sampling circuit, a part of a reset circuit, and an output buffer circuit included in the fourth embodiment of the TDI circuit of the present invention;
FIG. 20 is a timing chart showing drive timings of the fourth embodiment of the TDI circuit of the present invention.
FIG. 21 is a diagram showing a relationship between an integration capacitor and a pixel signal supplied to the integration capacitor in the fourth embodiment of the TDI circuit of the present invention.
FIG. 22 is a diagram for explaining the result of time delay integration obtained by the fourth embodiment of the TDI circuit of the present invention;
23 forms a pixel signal supply period, a pixel signal output from a light receiving element, a pixel signal supplied to an integration capacitor, and a sampled storage voltage when the imaging target is scanned as shown in FIG. It is a figure which shows the relationship with the obtained pixel signal.
[Explanation of symbols]
1-1 to 1-4 light receiving element
G1 to G4 pixel signals
6-1 to 6-4 Integration circuit
7-1 to 7-4 Sampling circuit
8-1 to 8-4 Reset circuit

Claims

A TDI circuit for time-delay integrating pixel signals output from n light receiving elements (where n is an integer of 2 or more) arranged in the scanning direction of the optical system,
p integral capacitors (where p is an integer satisfying p = kn and k is a positive integer);
A switching circuit that supplies pixel signals output from the n light receiving elements to the p integration capacitors so that pixel signals at the same imaging point are supplied to the same integration capacitor;
The switching network includes p switching unit networks provided corresponding to the p integration capacitors,
Each switching unit network selects one of the n pixel signals simultaneously output from the n light receiving elements when supplying the pixel signal to the corresponding integration capacitor, and supplies the selected integration signal to the corresponding integration capacitor. A TDI circuit that is controlled to

A TDI circuit for time-delay integrating pixel signals output from n light receiving elements (where n is an integer of 2 or more) arranged in the scanning direction of the optical system,
p integral capacitors (where p is an integer satisfying p = kn and k is a positive integer);
A switching network for supplying pixel signals output from the n light receiving elements to the p integration capacitors so that pixel signals at the same imaging point are supplied to the same integration capacitor;
P sampling circuits provided corresponding to each of the p integration capacitors, and sampling a storage voltage of the corresponding integration capacitor;
P reset circuits provided corresponding to the p integral capacitors, respectively, for resetting the accumulated voltage of the corresponding integral capacitors to a constant voltage value;
An output buffer circuit having an input terminal commonly connected to the output terminals of the p sampling circuits;
The p sampling circuits are controlled to sample a storage voltage of a corresponding integration capacitor in a predetermined order and periodically.
Wherein p number of reset circuit, TDI circuit being controlled to reset the integrating capacitor corresponding sampled accumulated voltage constant voltage value.

A TDI circuit for time-delay integrating pixel signals output from n light receiving elements (where n is an integer of 2 or more) arranged in the scanning direction of the optical system,
p integral capacitors (where p is an integer satisfying p = kn and k is a positive integer);
A switching network for supplying pixel signals output from the n light receiving elements to the p integration capacitors so that pixel signals at the same imaging point are supplied to the same integration capacitor;
P output buffer circuits provided corresponding to each of the p integration capacitors, and having input terminals connected to electrodes to which pixel signals of the corresponding integration capacitors are applied;
P sampling circuits provided corresponding to each of the p output buffer circuits and sampling an output voltage of the corresponding output buffer circuit;
P reset circuits provided corresponding to each of the p integration capacitors, and resetting a storage voltage of the corresponding integration capacitor to a constant voltage value,
The p sampling circuits are controlled to sample the output voltage of the corresponding output buffer circuit in a predetermined order and periodically,
Wherein p number of reset circuit, TDI circuit being controlled to reset the integrating capacitor corresponding sampled accumulated voltage constant voltage value.

A TDI circuit for time-delay integrating pixel signals output from n light receiving elements (where n is an integer of 2 or more) arranged in the scanning direction of the optical system,
p integral capacitors (where p is an integer satisfying p = kn and k is a positive integer);
A switching network for supplying pixel signals output from the n light receiving elements to the p integration capacitors so that pixel signals at the same imaging point are supplied to the same integration capacitor;
N input terminals for inputting pixel signals output from the corresponding light receiving elements, provided corresponding to the n light receiving elements,
N input transistors provided corresponding to the n input terminals, the first current input / output electrodes are connected to the corresponding input terminals, and a constant voltage is applied to the control electrode;
The first current input / output electrode is provided corresponding to each of the n input transistors, the first current input / output electrode is connected to the second current input / output electrode of the corresponding input transistor, and the second current input / output electrode is connected to the switching circuit. N pixel selection transistors connected to the network;
A TDI circuit comprising: a pixel selection control circuit that controls on / off of each of the n pixel selection transistors based on defective pixel information.

An offset current supply transistor in which a first current input / output electrode is connected to a second current input / output electrode of a corresponding input transistor, and a predetermined voltage is applied to the second current input / output electrode;
A first electrode is connected to a control electrode of the offset current supply transistor, a second electrode is connected to a second current input / output electrode of the offset current supply transistor, and a control electrode of the offset current supply transistor A control voltage application capacity for applying a control voltage to
The first current input / output electrode is connected to the second current input / output electrode of the corresponding input transistor, the second current input / output electrode is connected to the second electrode of the control voltage application capacitor, and the control electrode The n input transistors include a current mirror circuit including a sample and hold transistor to which a sample and hold signal is applied and a control voltage to be applied to the control electrode of the offset current supply transistor is held in the control voltage application capacitor. 5. The TDI circuit according to claim 4 , wherein the TDI circuit is provided so as to correspond to each of the TDI circuits.

N input terminals provided to correspond to the n light receiving elements, respectively, for inputting pixel signals output from the corresponding light receiving elements;
N corresponding to each of the n input terminals, the first current input / output electrodes are connected to the corresponding input terminals, and the second current input / output electrodes are connected to the switching network. A pixel selection transistor;
A pixel selection control circuit for controlling on / off of each of the n pixel selection transistors based on defective pixel information;
Provided in correspondence with each of the p switching unit networks, the first current input / output electrodes are connected to the output terminals of the corresponding switching unit networks, and the second current input / output electrodes are connected to the corresponding integration circuits. TDI circuit according to claim 1, wherein the connected, a constant voltage to the control electrode, characterized in that it comprises a p number of transistors to be applied to.

The pixel selection control circuit includes n RS flip-flop circuits provided corresponding to each of the n pixel selection transistors,
A register provided corresponding to each of the n RS flip-flop circuits and storing defective pixel information;
Provided corresponding to each of the n RS flip-flop circuits, one end is connected to the output terminal of the corresponding register, the other end is connected to the reset signal input terminal of the corresponding RS flip-flop circuit, and the write signal N first switch elements that are controlled to be turned on and off;
Provided in correspondence with each of the n RS flip-flop circuits, one end is connected to the high-potential side power line, and the other end is connected to the reset signal input terminal of the corresponding RS flip-flop circuit. on, claims, characterized in that an n-number of the second switching element off controlled 4, 5 or 6 TDI circuit according.

The number m of the imaging sensors provided corresponding to each of the number of m scanning channels of the imaging sensor in which n light receiving elements are arranged in a matrix in a direction orthogonal to the scanning direction and n in the scanning direction. A TDI circuit according to 3, 4, 5, 6 or 7 ;
The m scanning channel pixel signals obtained by the m TDI circuits according to claim 1, 2, 3, 4, 5, 6 or 7 are set as one-dimensionally multiplexed image signals. And a readout control circuit for controlling readout of pixel signals from the T TDI circuits according to claim 1, 2, 3, 4, 5, 6 or 7. .

9. An imaging device comprising: an imaging sensor in which n light receiving elements are arranged in a matrix in a scanning direction and m orthogonal to the scanning direction; and an image signal readout circuit according to claim 8. .