JP3808373B2 - 分散共有メモリ装置及び分散処理方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、一以上のプロセッサと主記憶装置を有する複数個のノードで構成されたシステムにおいて、各ノードの主記憶装置間でインタリーブを行う分散共有メモリ装置及び分散処理方法に関する。
【0002】
【従来の技術】
従来、一つ以上のプロセッサと主記憶装置を有する複数のノードからなるシステムが提案されている。
このようなシステムを用いることにより、システムのスケーラビリティを向上させることができるとともに、同等の性能に対するコストを削減することも可能となった。
また、一のノードの故障などによって、システムがとまることがなく、システムの安定性を向上させることも可能となった。
【0003】
【発明が解決しようとする課題】
しかしながら、このような従来のシステムにおいては、各ノードの主記憶をスタックして、装置の主記憶空間を形成していた。
このため、複数のノードのプロセッサが、同一のアドレスレンジに対してアクセスを行うと、一つのノードの主記憶にアクセスが集中するため、性能のボトルネックが発生するという問題があった。
【0004】
本発明は、上記の事情にかんがみなされたものであり、一以上のプロセッサと主記憶装置を有する複数個のノードで構成されたシステムにおいて、複数ノードのプロセッサが同一のアドレスレンジに対してアクセスを行う場合でも、複数のノードの主記憶にアクセスを分散することの可能な分散共有メモリ装置及び分散処理方法の提供を目的とする。
【0005】
【課題を解決するための手段】
上記目的を達成するため、本発明の請求項1記載の分散共有メモリ装置は、一以上のプロセッサと主記憶装置を有する複数個のノードでシステムを構成する分散共有メモリ装置であって、各ノードに、インタリーブするノード数を保有するレジスタ、各ノードにユニークに割り当てられた番号を保有するレジスタ、各ノードの主記憶が割り当てられるアドレスレンジの最上位のアドレスを保有するレジスタ、各ノードの主記憶が割り当てられるアドレスレンジの最下位のアドレスを保有するレジスタ、ノード間インタリーブ単位を保有するレジスタ、及びノード番号演算部を有し、プロセッサから出力されたリクエストのアドレスと、各レジスタがそれぞれ保有するノード数、各ノードにユニークに割り当てられた番号、最上位のアドレス、最下位のアドレス、及びノード間インタリーブ単位にもとづいて、ノード番号を算出するノード間インタリーブ制御部を備え、各ノードの主記憶装置間でインタリーブを行い、ノード間インタリーブの単位が、複数の候補から選択でき、インタリーブが、同じ主記憶容量をもつ2のべき乗個のノードをグループ化して行うものであり、これらのグループのアドレスレンジから主記憶空間が形成されるものである構成としてある。
分散共有メモリ装置をこのような構成にすれば、主記憶装置の特定の領域へのアクセスが集中する場合のトラフィックを分散させることができる。
これにより、複数のプロセッサが主記憶装置の特定の領域にアクセスした場合でも、トラフィックが各ノードに分散されるため、システムの性能低下を防止することが可能となる。
また、分散共有メモリ装置をこのような構成にすれば、プロセッサによる処理のリクエストに対して、この処理を実行させる主記憶装置を有するノードを、ノード番号演算部により決定することができる。
さらに、分散共有メモリ装置をこのような構成にすれば、主記憶装置の容量や分散共有メモリ装置の使用目的に合わせて、インタリーブするノードの組み合わせを選択することが可能となる。
【0007】
また、分散共有メモリ装置をこのような構成にすれば、ノード間インタリーブ制御部の設定を変えるだけで、多様な用途に対応したシステムを容易に構成することが可能となる。
また、分散共有メモリ装置をこのような構成にすれば、プロセッサのもつキャッシュのキャッシュラインサイズの整数倍を、ノード間のインタリーブの単位として、柔軟に設定することができる。
これによって、用途に応じて柔軟に変更可能な分散共有メモリシステムを構成することが可能となる。
【0008】
次に、本発明の請求項2記載の分散共有メモリ装置は、この分散共有メモリ装置が、各ノードに、プロセッサから出力されたリクエストのアドレスを、ノード間インタリーブ制御部に出力するとともに、このノード間インタリーブ制御部から出力されたノード番号を使用して、このノード番号に対応するノードの主記憶装置へアクセスする処理を行うプロセッサバス制御部を備える構成としてある。
分散共有メモリ装置をこのような構成にすれば、プロセッサからのデータ処理リクエストに対し、プロセッサバス制御部を介して、適切なノードの主記憶装置へアクセスすることができる。
【0015】
【発明の実施の形態】
以下、本発明の実施形態につき、図面を参照して説明する。
[第一実施形態]
まず、本発明の第一実施形態について、図1を参照して説明する。同図は、本実施形態の分散共有メモリ装置の構成を示すブロック図である。
【0016】
同図に示すように、分散共有メモリ装置には、複数のノードが存在する。本実施形態においては、システム内に8個のノード101〜108が存在し、これらはシステムバス109で接続されている。
本実施形態では、ノード間をシステムバス109を用いてバス接続しているが、スター接続で構成することも可能である。
【0017】
また、各ノードは、複数のプロセッサを有する。図1において、ノード101は、4個のプロセッサ111〜114を有しており、プロセッサバス115を介してシステム制御装置116に接続されている。
システム制御装置116は、システムバス109と主記憶装置117へ接続する。
本実施形態では、各プロセッサとシステム制御装置116を、プロセッサバス115を用いてバス接続しているが、スター接続で構成することも可能である。
【0018】
その他のノード102〜108についても、ノード101と同様の構成を有しており、システム内には合計で32個のプロセッサと8個の主記憶装置が存在する。
ノード間のインタリーブの単位は、プロセッサのもつキャッシュのキャッシュラインサイズの整数倍である。
本実施形態では、キャッシュラインサイズを128バイトとし、ノード間のインタリーブの単位も128バイトとする。
【0019】
次に、図2を用いて、システム制御装置116の構成について説明する。同図は、本実施形態の分散共有メモリ装置におけるシステム制御装置の構成を示すブロック図である。
図2において、システム制御装置116は、プロセッサバス制御部211、主記憶装置インターフェース部212、システムバス制御部213及びノード間インタリーブ制御部121を有している。
【0020】
プロセッサバス制御部211はプロセッサバス115へ接続し、主記憶装置インターフェース部212は主記憶装置117へ接続し、システムバス制御部213はシステムバス109へ接続する。
また、プロセッサバス制御部211は、システムバス制御部213と主記憶装置インターフェース部212とノード間インタリーブ制御部121へ接続し、システムバス制御部213は主記憶装置インターフェース部212へ接続する。
【0021】
プロセッサバス制御部211は、システム制御装置116とプロセッサバス115とのデータの入出力を制御するものであり、システムバス制御部213は、システム制御装置116とシステムバス109とのデータの入出力を制御するものである。
また、主記憶装置インターフェース部212は、システム制御装置116と主記憶装置117とのデータの入出力を制御する。
そして、ノード間インタリーブ制御部121は、プロセッサバス制御部211から入力したデータにもとづいて演算を行い、この演算結果をプロセッサバス制御部211へ出力する。
【0022】
次に、図3を用いて、ノード間インタリーブ制御部121の構成について説明する。同図は、本実施形態の分散共有メモリ装置におけるノード間インタリーブ制御部の構成を示すブロック図である。
図3において、ノード間インタリーブ制御部121は、レジスタ310〜313及びノード番号演算部314を有している。
【0023】
本実施形態は、8個のノードで構成されるシステムを想定しており、インタリーブを行うノード数としては、1、2、4、8のいずれかを設定することが可能である。
また、これらの数のノードにより構成されたグループを、混在させることも可能である。
【0024】
レジスタ310〜313は、システムの初期化時に、各ノードのプロセッサ又はサービスプロセッサ(図示していない。)によって設定される。
また、これらのレジスタ310〜313は、それぞれ8ワードのエントリ0〜7を有しており、エントリ0〜7は、それぞれノード101〜108に対応している。
【0025】
レジスタ310には、各ノードの主記憶が割り当てられるアドレスレンジが、いくつのノード間でインタリーブされるかが設定される。
インタリーブされない場合は1が設定され、2個のノードでインタリーブされる場合は2が設定される。
同様に、4個のノードでインタリーブされる場合は4が、8個のノードでインタリーブされる場合は8が設定される。
【0026】
レジスタ311には、各ノードの主記憶が割り当てられるアドレスレンジがノード間でインタリーブされる場合に、各ノードのインタリーブ番号が設定される。
例えば、8ノードでインタリーブされる場合は、各ノードに対応するエントリには0〜7がユニークに割り当てられ、4ノードでインタリーブされる場合は、インタリーブ対象の各ノードに対応するエントリには0〜3がユニークに割り当てられる。
【0027】
レジスタ312には、各ノードの主記憶が割り当てられるアドレスレンジの最上位のアドレスが設定される。
また、レジスタ313には、各ノードの主記憶が割り当てられるアドレスレンジの最下位のアドレスが設定される。
【0028】
例えば、各ノードに実装される主記憶の増設単位が512Mバイトで、システムの主記憶が最大1Tバイトである場合は、レジスタ312及び313の各エントリをそれぞれ11ビットとすればよい。
これらのレジスタ312及び313に設定される情報は、リクエストアドレスのビット39−29に対応するものであり、ノード番号演算の際に、これらの情報が比較される。
【0029】
この場合のリクエストアドレスとレジスタ312及び313について、さらに詳細に説明する。
まず、システムの最大メモリ容量を1Tバイトとすると、このメモリ空間を表現するためには、40ビットのアドレスが必要となる(2の40乗=1,099,511,627,776)。このため、リクエストのアドレスは、ビット39−0で構成される。
【0030】
また、1Tバイト内の512Mバイト単位のアドレスを表現するには、アドレスの39−29が必要となる(2の29乗=536,870,912)。
このため、レジスタ312及び313も11ビットであればよく、この11ビットを、アドレスの39−29に対応させて、512Mバイト単位で、1Tバイト内のアドレス空間を指定するために使用する。
【0031】
また、ノード間でインタリーブが行われる場合、対象のノードに関して、主記憶が割り当てられるアドレスレンジは同じに設定される。
この場合、レジスタ312の対象のノードに対応するエントリには同じ最上位アドレスが設定され、レジスタ313の対象ノードに対応するエントリには同じ最下位アドレスが設定される。
【0032】
これらのレジスタ310〜313への設定を、以下に具体例を挙げて説明する。
例えば、各ノードの主記憶容量が各4Gバイトで、8ノード間でインタリーブされる場合は、レジスタ310の各エントリには8が設定され、レジスタ311の各エントリには0〜7がユニークに設定される。
【0033】
また、レジスタ312の各エントリには00000111111(2進法)が設定され、レジスタ313の各エントリには00000000000(2進法)が設定される。
次に、ノード101〜104の主記憶容量が各4Gバイトで、4ノード間でインタリーブが行われ、ノード105〜108の主記憶容量が各1Gバイトで、4ノード間でインタリーブが行われる場合は、レジスタ310の各エントリには4が設定される。
【0034】
また、レジスタ311のノード101〜104に対応するエントリには、それぞれ0〜3がユニークに設定されるとともに、ノード105〜108に対応するエントリにもそれぞれ0〜3がユニークに設定される。
さらに、レジスタ312のノード101〜104に対応するエントリには00000011111(2進法)が設定され、ノード105〜108に対応するエントリには00000100111(2進法)が設定される。
【0035】
また、レジスタ313のノード101〜104に対応するエントリには00000000000(2進法)が設定され、ノード105〜108に対応するエントリには00000100000(2進法)が設定される。
ノード番号演算部314は、プロセッサバス制御部211から、リクエストアドレス301を受け取ると、レジスタ310〜313の値と演算を行い、そのリクエストのアドレスが割り当てられている主記憶をもつノード番号を算出して、プロセッサバス制御部211へ出力する。
【0036】
このとき、ノード番号演算部314は、リクエストアドレス301のビット39−29と、レジスタ312及びレジスタ313の値を、各ノードに対応するエントリ毎に比較する。
そして、リクエストアドレス301のビット39−29が、レジスタ312の値以下で、かつ、レジスタ313の値以上であるという条件を満たすノードを算出する。
【0037】
例えば、ノード間でインタリーブが行われない場合は、1個のノードに対応するエントリが上記の条件を満たすため、ノード番号演算部314は、このエントリに対応するノード番号を出力する。
また、2個のノード間でインタリーブが行われる場合は、2個のノードに対応するエントリが上記の条件を満たす。
このとき、ノード番号演算部314は、レジスタ311における上記の条件を満たしたノードに対応するエントリの下位1ビットが、リクエストアドレス301のビット7に一致するノード番号を出力する。
【0038】
さらに、4個のノード間でインタリーブが行われる場合は、4個のノードに対応するエントリが上記の条件を満たす。
このとき、ノード番号演算部314は、レジスタ311における上記の条件を満たしたノードに対応するエントリの下位2ビットが、リクエストアドレス301のビット8−7に一致するノード番号を出力する。
【0039】
同様にして、8個のノード間でインタリーブが行われる場合は、8個のノードに対応するエントリが上記の条件を満たすため、ノード番号演算部314は、レジスタ311における上記の条件を満たしたノードに対応するエントリの下位3ビットが、リクエストアドレス301のビット9−7に一致するノード番号を出力する。
【0040】
なお、このときキャッシュラインサイズ(128バイト)でインタリーブする場合、アドレスのビット7以上を使用することで128バイト単位のアドレスとなる(2の7乗=128)。
このため、上記場合においては、リクエストアドレス301の7ビット以上を使用し、8ノードでインタリーブする場合は、8ノードを表現するために3ビット必要であるため、アドレスのビット9−7を使用している。
【0041】
次に、本実施形態における分散共有メモリ装置の動作について、図2及び図3を用いて説明する。
プロセッサから主記憶へアクセスするリクエストが、プロセッサバス115を介して発行されると、プロセッサバス制御部211は、そのリクエストのアドレス301をノード間インタリーブ制御部121へ出力する。
【0042】
ノード間インタリーブ制御部121のノード番号演算部314は、このリクエストアドレス301及びレジスタ310〜313の値を入力するとともに、これらの情報にもとづいてリクエストのアドレスが割り当てられている主記憶をもつノード番号302を算出する。
【0043】
そして、ノード番号演算部314は、算出したノード番号302をプロセッサバス制御部211へ出力する。
プロセッサバス制御部211は、リクエストのターゲットの主記憶をもつノードのノード番号302を使用して、主記憶へアクセスするリクエストの処理を行う。
以上のように、本実施形態によれば、プロセッサがノードを意識することなく処理のリクエストを発行しても、ノード間へリクエストが均等に分散することとなる。
【0044】
[第二実施形態]
次に、本発明の第二実施形態につき、図4を参照して説明する。同図は、本実施形態の分散共有メモリ装置におけるノード間インタリーブ制御部の構成を示すブロック図である。
本実施形態は、ノード間のインタリーブの単位を、128バイトと16Mバイトから選択できるようにした点で第一実施形態と相違する。
【0045】
ノード間のインタリーブの単位は、第一実施形態におけるようにキャッシュラインサイズと同じにする以外に、OSの管理するページ単位にすることなども可能である。
これ以外の構成については、第一実施形態と同様であり、図1及び図2に示すものを用いることができる。
【0046】
図4において、レジスタ310〜313については、第一実施形態におけるものと同様である。
レジスタ316は、ノード間のインタリーブの単位を指定するレジスタであり、システム初期化時に、各ノードのプロセッサや、サービスプロセッサ(図示はしていない。)により設定される。
本実施形態においては、レジスタ316の値が0(2進法)の場合は、128バイト単位でノード間のインタリーブが行われることを指定し、1(2進法)の場合は16Mバイトの単位でノード間のインタリーブが行われることを指定する。
【0047】
ノード番号演算部315は、プロセッサバス制御部211から、リクエストアドレス301を受け取ると、レジスタ310〜313及び316の値と演算を行い、そのリクエストのアドレスが割り当てられている主記憶をもつノードのノード番号を算出して、プロセッサバス制御部211へ出力する。
レジスタ316に設定される値が0(2進法)である場合は、ノード間のインタリーブの単位は、128バイトであるため、ノード番号演算部315は、上述と同様にしてノード番号302を算出する。
【0048】
すなわち、ノード番号演算部315は、リクエストアドレス301のビット39−29と、レジスタ312及びレジスタ313の値を、各ノードに対応するエントリ毎に比較する。
そして、リクエストアドレス301のビット39−29が、レジスタ312の値以下で、かつ、レジスタ313の値以上であるノードを算出する。
【0049】
例えば、ノード間でインタリーブが行われない場合は、1個のノードに対応するエントリが上記の条件を満たすため、ノード番号演算部315は、このエントリに対応するノード番号を出力する。
また、2個のノード間でインタリーブが行われる場合は、2個のノードに対応するエントリが上記の条件を満たす。
このとき、ノード番号演算部315は、レジスタ311における上記の条件を満たしたノードに対応するエントリの下位1ビットが、リクエストアドレス301のビット7に一致するノード番号を出力する。
【0050】
さらに、4個のノード間でインタリーブが行われる場合は、4個のノードに対応するエントリが上記の条件を満たす。
このとき、ノード番号演算部315は、レジスタ311における上記の条件を満たしたノードに対応するエントリの下位2ビットが、リクエストアドレス301のビット8−7に一致するノード番号を出力する。
【0051】
同様にして、8個のノード間でインタリーブが行われる場合は、8個のノードに対応するエントリが上記の条件を満たすため、ノード番号演算部315は、レジスタ311における上記の条件を満たしたノードに対応するエントリの下位3ビットが、リクエストアドレス301のビット9−7に一致するノード番号を出力する。
【0052】
レジスタ316に設定される値が1(2進法)である場合は、ノード間のインタリーブの単位は、16Mバイトと指定される。
このとき、アドレスの24以上を使用することにより16M単位のアドレスとなるため(2の24乗=16,777,216)、アドレスの24以上を使用する。そして、8ノードでインタリーブする場合は、8ノードを表現するために3ビットが必要であるため、アドレスの26−24を使用することとなる。
【0053】
この場合も、インタリーブ単位が128バイトの場合と同様に、ノード番号演算部315は、リクエストアドレス301のビット39−29と、レジスタ312及びレジスタ313の値を、各ノードに対応するエントリ毎に比較する。
そして、リクエストアドレス301のビット39−29が、レジスタ312の値以下で、かつ、レジスタ313の値以上であるノードを算出する。
【0054】
ここで、ノード間でインタリーブが行われない場合は、1個のノードに対応するエントリが上記の条件を満たすため、ノード番号演算部315は、このエントリに対応するノード番号を出力する。
また、2個のノード間でインタリーブが行われる場合は、2個のノードに対応するエントリが上記の条件を満たす。
このとき、ノード番号演算部315は、レジスタ311における上記の条件を満たしたノードに対応するエントリの下位1ビットが、リクエストアドレス301のビット24に一致するノード番号を出力する。
【0055】
さらに、4個のノード間でインタリーブが行われる場合は、4個のノードに対応するエントリが上記の条件を満たす。
このとき、ノード番号演算部315は、レジスタ311における上記の条件を満たしたノードに対応するエントリの下位2ビットが、リクエストアドレス301のビット25−24に一致するノード番号を出力する。
【0056】
そして、8個のノード間でインタリーブが行われる場合は、8個のノードに対応するエントリが上記の条件を満たすため、ノード番号演算部315は、レジスタ311における上記の条件を満たしたノードに対応するエントリの下位3ビットが、リクエストアドレス301のビット26−24に一致するノード番号を出力する。
このように、本実施形態によれば、ノード間のインタリーブの単位を複数の候補から選択することができ、多様な用途に対応したシステムを構成することが可能となる。
【0057】
【発明の効果】
以上のように、本発明によれば、ノード間で主記憶のインタリーブが可能となるため、主記憶の特定の領域へのアクセスが集中する場合のトラフィックを分散させることができる。
これによって、複数のプロセッサが主記憶の特定の領域にアクセスした場合でも、トラフィックがノード間に分散されるため、装置の性能低下を防止することが可能となる。
【0058】
また、本発明においては、同じ主記憶容量をもつ、2のべき乗個のノードをグループにして、ノード間のインタリーブを設定することができ、インタリーブを行うノードのグループを複数設定した場合は、これらのアドレスレンジをスタックして、主記憶空間を形成することができる。
これにより、主記憶の容量や装置の使用目的に合わせて、インタリーブするノードの組み合わせを選択できるという効果が得られる。
【0059】
さらに、本発明においては、ノード間のインタリーブの単位を複数の候補から選択することができる。
このため、その設定を変えるだけで、多様な用途に対応したシステムを構成することが可能となる。
【図面の簡単な説明】
【図1】本発明の実施形態の分散共有メモリ装置の構成を示すブロック図である。
【図2】本発明の実施形態の分散共有メモリ装置におけるシステム制御装置の構成を示すブロック図である。
【図3】本発明の第一実施形態のシステム制御装置におけるノード間インタリーブ制御部の構成を示すブロック図である。
【図4】本発明の第二実施形態のシステム制御装置におけるノード間インタリーブ制御部の構成を示すブロック図である。
【符号の説明】
101〜108 ノード
109 システムバス
111〜114 プロセッサ
115 プロセッサバス
116 システム制御装置
117 主記憶装置
121 ノード間インタリーブ制御装置
211 プロセッサバス制御装置
212 主記憶装置インターフェース部
213 システムバス制御部
310〜313,316 レジスタ
314,315 ノード番号演算部
Claims (2)
- 一以上のプロセッサと主記憶装置を有する複数個のノードでシステムを構成する分散共有メモリ装置であって、
前記各ノードに、
インタリーブするノード数を保有するレジスタ、各ノードにユニークに割り当てられた番号を保有するレジスタ、各ノードの主記憶が割り当てられるアドレスレンジの最上位のアドレスを保有するレジスタ、各ノードの主記憶が割り当てられるアドレスレンジの最下位のアドレスを保有するレジスタ、ノード間インタリーブ単位を保有するレジスタ、及びノード番号演算部を有し、前記プロセッサから出力されたリクエストのアドレスと、前記各レジスタがそれぞれ保有するノード数、各ノードにユニークに割り当てられた番号、最上位のアドレス、最下位のアドレス、及びノード間インタリーブ単位にもとづいて、ノード番号を算出するノード間インタリーブ制御部を備え、各ノードの主記憶装置間でインタリーブを行い、
前記ノード間インタリーブ単位が、複数の候補から選択でき、
前記インタリーブが、同じ主記憶容量をもつ2のべき乗個のノードをグループ化して行うものであり、これらのグループのアドレスレンジから主記憶空間が形成されるものである
ことを特徴とする分散共有メモリ装置。 - 前記分散共有メモリ装置が、
前記各ノードに、
前記プロセッサから出力されたリクエストのアドレスを、前記ノード間インタリーブ制御部に出力するとともに、このノード間インタリーブ制御部から出力されたノード番号を使用して、このノード番号に対応するノードの主記憶装置へアクセスする処理を行うプロセッサバス制御部を備える
ことを特徴とする請求項1記載の分散共有メモリ装置。
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