JP3802425B2

JP3802425B2 - Semiconductor integrated circuit with built-in bias circuit for grounded emitter differential amplifier

Info

Publication number: JP3802425B2
Application number: JP2002007307A
Authority: JP
Inventors: 貴敬土屋
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2002-01-16
Filing date: 2002-01-16
Publication date: 2006-07-26
Anticipated expiration: 2022-01-16
Also published as: JP2003209446A

Description

【０００１】
【発明の属する技術分野】
本発明はエミッタ接地差動増幅器用バイアス回路内蔵の半導体集積回路に係わり、特に差動対に安定な電流を供給する手段を改善したエミッタ接地差動増幅器用バイアス回路内蔵の半導体集積回路に関する。
【０００２】
【従来の技術】
近年、半導体素子の微細化技術の進展に伴い、シリコン（Ｓｉ）基板を用いたバイポーラジャンクショントランジスタ（ＢＪＴ）においては、急速な高ｆＴ化が進んでいる。
【０００３】
特に、Ｓｉ−Ｇｅ構造のＢＪＴは従来のガリウム砒素（ＧａＡｓ）トランジスタのｆＴに接近してきている。
【０００４】
移動体通信分野用の高周波ＩＣ（ＲＦ−ＩＣ）では、従来は、ＧａＡｓＩＣとＳｉ−ＩＣでは棲み分けされていたが、最近ではその棲み分けが崩れつつあり、より安価な製品を求める市場要求もありＧａＡｓＩＣのＳｉ−ＩＣ化が進んできている。そこで、ＧａＡｓＩＣの特徴である低雑音特性をＳｉ基板上のＢＪＴで実現するために、増幅回路として最も素子数の少ないエミッタ接地増幅回路が見直されてきている。
【０００５】
従来から用いられてきたエミッタ接地増幅回路は、ＢＪＴのエミッタ電極と接地電位ＧＮＤ間に電流帰還抵抗素子（いわゆるエミッタディジェネレーション抵抗素子、またはエミッタ帰還抵抗素子と呼ばれる）が挿入されており、ＢＪＴのべース電極の電圧が変動してもコレクタ電流変動が比較的少ない回路構成であった。
【０００６】
【発明が解決しようとする課題】
しかしながら、このエミッタ帰還抵抗素子には雑音特性上好ましくなく、エミッタ抵抗素子がもつ熱雑音がエミッタ接地増幅回路全体としての雑音特性を劣化させるというデメリットがある。
【０００７】
従って、ＧａＡｓＩＣに対抗する雑音特性を有するにはエミッタ帰還抵抗素子のない回路か、帰還抵抗素子の変わりにインダクタンスを挿入することしかできない。
【０００８】
エミッタ電極を直接接地電位ＧＮＤに接続する場合でも、インダクタンスを介す場合でもエミッタ電極〜接地電位ＧＮＤ間の抵抗素子は０（ゼロ）オーム（Ω）になるので、エミッタ接地トランジスタのベース電極の電圧変動によるコレクタ電流の変動は大きくなる。つまり、ベース電圧変動に対し指数関数的に変動する。
【０００９】
また、近年の高速化されたＢＪＴプロセスでは特にエミッタ電極やベース電極の開口が狭小化されているために、同じエミッタサイズのトランジスタを近接配置してもサイズ比を確保することが困難になってきている。
【００１０】
極端な場合を例に挙げると、エミッタ電極の開口形状は通常長方形であるが開口を狭くしていくと、エミッタ電極開口形状は長方形ではなく楕円に近づいてしまい、レチクルの開口縦横比では開口サイズをコントロールできなくなってきている。
【００１１】
その結果、レイアウト上同一サイズを近接配置してもサイズ比のずれが生じ、いわゆる、相対バラツキが増大してしまう。この開口比のズレによる影響を最も強く受ける設計パラメータは順方向飽和電流（Ｉｓ）であり、このＩｓ変動による回路特性変動をいかに低減した回路を提供するかが、これからの微細化プロセスで製品化する上で重要な事項である。
【００１２】
特に、後述する図１に示した回路のように、バランス入力バランス出力の差動増幅器を構成した場合、バランスすべきペアトランジスタは、トランジスタＱ１およびＱ２とＰＮＰ型およびＱ４の２つのペアであるが、ＰＮＰ型およびＱ４のＩｓ相対バラツキにより、Ｑ１およびＱ２のベースバイアスがアンバランスになるとトランジスタＱ１およびＱ２に流れるコレクタ電流がアンバランスになってしまう。
【００１３】
ここで注意が必要なのはトランジスタＱ１およびＱ２にはエミッタ帰還抵抗素子が無いために、ベースバイアスのオフセットにより指数関数的にコレクタ電流が変化してしまう点である。
【００１４】
上述したように、エミッタ接地増幅回路の、特にエミッタ電極と接地電位間に抵抗素子が挿入されていない場合は、特に、相対的な素子バラツキ（特にＩｓ）に変動しやすいという欠点があった。
【００１５】
このような欠点を改善した一例が特開２０００−２２４４８号公報に記載されている。同公報記載の回路図を示した図７を参照すると、この回路は温度補償回路、バイアス回路、ミキサ回路の３つのブロックから構成されている。
【００１６】
後述する本発明の一実施の形態を示した図４と比較すると、バイアス回路とミキサ回路が比較対照ブロックになる。図４における基準電圧入力端子は、図７におけるＮＰＮ型トランジスタＱ２６、Ｑ２７の共通ベースのノードに当たる。
【００１７】
図７におけるエミッタ接地トランジスタのベース電圧オフセットは、トランジスタＱ３２とＱ３３のベース電圧差になる。
【００１８】
ここで、トランジスタＱ２６、Ｑ２７のＩｓの相対バラツキによるトランジスタＱ３２とＱ３３のベース電圧差を計算すると以下のようになる。

【００１９】
ここで、
Ｖｂ１２：トランジスタＱ３２のベース電圧
Ｖｂ１３：トランジスタＱ３３のベース電圧
ＲＬ：抵抗素子Ｒ２８、Ｒ２９が同一値としての抵抗素子値
Ｉｓ６：トランジスタＱ２６の順方向飽和電流
Ｉｓ７；トランジスタＱ２７の順方向飽和電流
Ｖｂｅ６：トランジスタＱ２６、Ｑ２７のベースエミッタ電極間電圧
さらに、

【００２０】
と書けることを考えると式（２９）はさらに、

【００２１】
と表せる。
【００２２】
ここで式（３０）の２．７とは、現状の移動体通信ＩＣの電源電位Ｖｃｃ推奨動作範囲下限値であり、０．８とは、トランジスタＱ３２、Ｑ３３のＤＣバイアス値は約０．８Ｖという仮定による。
【００２３】
式（３１）を式（２８）と比較すると、どちらの式も「ベース電圧の差」はＩｓの比で決まるのであるが、式（２８）においてはＩｓの比が対数で圧縮されている点が異なる。
【００２４】
また、式（２８）ではＩｓ比が対数圧縮された後、Ｖｔ（＝２６ｍＶ）という低い係数しかない点である。この効果を図３に示す。
【００２５】
このＩｓの比が対数で圧縮される理由は、回路構成的にエミッタ接地トランジスタのベース電極を電圧印加によるバイアス回路ではなく、定電流源で電流をベース電極に供給する構成になっているためである。図３におけるグラフの比較からも本発明の優位性は明白である。
【００２６】
さらに、後述する図１の回路において、外部基準電圧端子Ｖｒｅｆの変動によるＱ１のコレクタ電流の変動量は、

【００２７】
なので、

【００２８】
となる。同様な観点で図７の回路のトランジスタＱ２６のベース電圧が変動した場合のトランジスタＱ３２のコレクタ電流変動量は、

【００２９】
となる。
【００３０】
ここで、
Ｉｃ１２：トランジスタＱ３２のコレクタ電流
Ｉｃ６：トランジスタＱ２６のコレクタ電流
Ｖｂ５：トランジスタＱ２５のベース電圧
である。
【００３１】
本発明での式（３３）の意味するところは、Ｖｒｅｆ電圧が変動してもＰＮＰ型およびＱ４のエミッタ電極は抵抗素子Ｒ３を介して電源電位Ｖｃｃに接地されているために、抵抗素子Ｒ３がエミッタ帰還抵抗素子になり、Ｉｃ１の変動幅は帰還抵抗素子値の２倍の逆数になる。
【００３２】
図７の従来回路ではＶｂ５の電圧変動は、トランジスタＱ２６と抵抗素子Ｒ２８で構成するエミッタ接地増幅器として動作するので、この増幅器によりゲイン倍されてトランジスタＱ３２のベースに入力される。式（３４）において右辺第２と第３項の積がこのゲインを表している、さらに右辺第１項はトランジスタＱ３２の相互コンダクタンス（ｇｍ）を表している。
【００３３】
また、式（３４）中のＲＬは入力端子ＩＮ２１，ＩＮ２２からの入力抵抗素子を設定する抵抗素子であるために、高抵抗素子値に設定されることは、Ｉｃ１２の変動量をより助長させてしまう。
【００３４】
また、バイアス回路の電流であるが、図７のバイアス回路部では、Ｑ３２、Ｑ３３のベース電流を供給するとともに、トランジスタＱ２６、Ｑ２７のコレクタ電流も消費しなければならない分、消費電流は大きいが、本発明では、ベース電流しか流さないので低電流化を図ることができる。
【００３５】
また、エミッタ接地回路を用いたミキサ回路の他の例が特開平０８−１１６２１６号公報に記載されている。同公報記載のミキサ回路のエミッタ接地されたトランジスタのベースバイアスの設定は電圧で制御されており、電流で制御される本発明とは異なった手法である。
【００３６】
このミキサ回路は、エミッタ接地された一方のトランジスタと対をなす他方のトランジスタでカレントミラ回路を構成しており、このカレントミラーの電流源を備える。
【００３７】
この電流源の電流が上記カレントミラー回路を構成する他方のトランジスタのエミッタ抵抗素子とエッミタ・ベース間電圧とに電圧を発生させ、この電圧を上記のエミッタ接地された一方のトランジスタのベース電極に印加する、という方法である。
【００３８】
したがって、電流源電流を電圧に変換するための負荷素子、すなわち、上記カレントミラー回路を構成する他方のトランジスタとそのエミッタ抵抗素子とが必要な構成になっている。
【００３９】
一方、本発明では電流源電流がエミッタ接地を構成するトランジスタのベース電極に入力されるので、電流を電圧に変換させる構成要素である上記カレントミラー回路を構成する他方のトランジスタとそのエミッタ抵抗素子とに相当するものが不要である。
【００４０】
本発明の目的は、上述した従来の欠点に鑑みなされたものであり、差動対に安定な電流を供給する手段を改善し、エミッタ接地トランジスタのベースバイアスオフセットを減少でき、かつベースバイアス回路の低電流化できるたエミッタ接地差動増幅器用バイアス回路内蔵の半導体集積回路を提供することにある。
【００４１】
【課題を解決するための手段】
本発明のエミッタ接地差動増幅器用バイアス回路内蔵の半導体集積回路は、エミッタ電極が直接接地されるエミッタ接地ＮＰＮ型トランジスタ対を備える差動増幅器の前記ＮＰＮ型トランジスタ対それぞれのベース電極ごとに入力信号レベルの減衰防止用高抵抗素子が接続され、その減衰防止用高抵抗素子を介してベース電流を供給するＰＮＰ型トランジスタ対の対応するコレクタ電極に高周波バイパス用容量素子がそれぞれ接続され、さらに前記ＰＮＰ型トランジスタ対の共通接続されたエミッタ電極と電源電位と間に電流供給用抵抗素子が挿入接続され、その電流供給用抵抗素子を流れる電流により前記ＮＰＮ型トランジスタ対のコレクタ電流も制御する機能を有することを特徴とする。
【００４２】
本発明のエミッタ接地差動増幅器用バイアス回路内蔵の半導体集積回路の他の特徴は、エミッタ電極が抵抗素子を介さずに直接接地されるエミッタ接地ＮＰＮ型トランジスタ対を備える差動増幅器の前記ＮＰＮ型トランジスタのコレクタ電流制御用に設けられ一端が電源電位に接続された電流制限抵抗素子と、この電流制限抵抗素子の他端にエミッタ電極が共通接続され、かつ前記ＮＰＮ型トランジスタ対のベース電流をそれぞれ供給するための電流源となる第１および第２のＰＮＰ型トランジスタ対と、この第１および第２のＰＮＰ型トランジスタ対それぞれのコレクタ電極が個別に設けた高周波バイパス用容量素子を介してそれぞれ接地されるとともに前記ＮＰＮ型トランジスタ対のベースに抵抗素子を介して前記ベース電流を供給する機能を有することにある。
【００４６】
本発明のエミッタ接地差動増幅器用バイアス回路内蔵の半導体集積回路のまた他の特徴は、エミッタ電極が抵抗素子を介さずに直接接地されるエミッタ接地ＮＰＮ型トランジスタ対を備える差動増幅器が、安定動作確保手段として、前記差動増幅器に電源電位からの電流を一括して供給する電流一括供給用抵抗素子にエミッタ電極が接続されたベース電流供給用のＰＮＰ型トランジスタ対のコレクタ電極および前記エミッタ接地ＮＰＮ型トランジスタ対のベース電極の間に接続される抵抗素子と、ＰＮＰ型トランジスタ対のコレクタ電極および接地電位の間に接続される容量素子とを備えることにある。
【００４７】
本発明のエミッタ接地差動増幅器用バイアス回路内蔵の半導体集積回路のまたさらに他の特徴は、エミッタ電極が抵抗素子を介さずに直接接地されるエミッタ接地ＮＰＮ型トランジスタ対を備える差動増幅器の前記エミッタ接地ＮＰＮ型トランジスタ対は、前記差動増幅器に電源電位から電流を一括供給する電流供給用抵抗素子の電流出力側端子に一端が接続される第１および第２の負荷受動素子の他端がコレクタ電極に接続され、前記電流一括供給用抵抗素子によりコレクタ電流が制御される機能を有することにある。
【００４８】
本発明のエミッタ接地差動増幅器用バイアス回路内蔵の半導体集積回路のさらにまた他の特徴は、エミッタ電極が直接接地される第１および第２のＮＰＮ型トランジスタからなる差動対を有する差動増幅器の前記第１および第２のＮＰＮ型トランジスタのベース電極は、第１および第２の入力端子にそれぞれ接続されるとともに第１および第２の抵抗素子を介してそれぞれの対応するベース電流源用の第１および第２のＰＮＰ型トランジスタのコレクタ電極に接続され、さらに前記第１および第２のＰＮＰ型トランジスタのコレクタ電極と接地電位間には第１および第２の容量素子がそれぞれ接続され、前記第１および第２のＰＮＰ型トランジスタのベース電極はあらかじめ定める基準電位に共通接続され、前記第１および第２のＮＰＮ型トランジスタのコレクタ電極は、前記差動増幅器の電流出力端となり、さらに第１および第２の受動負荷素子を介したのちにそれぞれ束ねられ前記第１および第２のＰＮＰ型トランジスタの共通エミッタ電極に接続され、さらに電流供給用抵抗素子を介し電源電位に接続されることにある。
【００５３】
さらに、前記第１および第２の負荷受動素子は、抵抗素子またはインダクタの一方で構成する。
【００５５】
【発明の実施の形態】
まず、本発明の概要を述べる。エミッタ接地用バイアス回路を実現するための本発明による第１の実施の形態の回路図を参照すると、本発明の構成要素は、図１の中で２点鎖線で囲われた定電流源部Ｍ１とエミッタ接地増幅部Ｍ２の２つのブロックから構成されている。
【００５６】
定電流源ブロック（Ｍ１）は、ＰＮＰ型トランジスタＱ３，Ｑ４と抵抗素子Ｒ１，Ｒ２，Ｒ３と容量素子Ｃ１，Ｃ２とで構成される。
【００５７】
ＰＮＰ型トランジスタＱ３，Ｑ４のコレクタ電流は、それぞれＮＰＮ型トランジスタＱ１、Ｑ２のベース電流を供給する。抵抗素子Ｒ１，Ｒ２は入力端子ＩＮ１、ＩＮ２の入力抵抗素子を設定する。
【００５８】
容量素子Ｃ１、Ｃ２は入力端子ＩＮ１、ＩＮ２から入力される高周波信号を交流的に接地させ、定電流源として使用されるＰＮＰ型トランジスタＱ３，Ｑ４のコレクタ電極への高周波電流の流入を遮断するためのものである。
【００５９】
電源Ｖｃｃはこのエミッタ接地差動増幅器を搭載する半導体集積回路の動作電圧で外部から与えられる。基準電源入力端子Ｖｒｅｆは電流源電流値設定のための電圧である。基準電源入力端子Ｖｒｅｆの基準電圧とＰＮＰ型トランジスタＱ４のベースエミッタ電極間電圧により電流源ＰＮＰ型トランジスタＱ４のコレクタ電流を設定する。
【００６０】
エミッタ接地増幅部（Ｍ２）は、ＮＰＮ型トランジスタＱ１，Ｑ２と負荷受動素子Ｚ１、Ｚ２で構成される。ＮＰＮ型トランジスタＱ１、Ｑ２のベースには入力信号としてバランス信号（移相が１８０℃違うもの）が入力され、差動増幅器として動作する。出力信号も負荷受動素子端からバランス出力される。
【００６１】
再び図１を参照して構成を説明する。電流源として使用されるＰＮＰ型トランジスタＱ３，Ｑ４のベース電極は基準電圧Ｖｒｅｆの基準電圧入力端子に共通接続され、かつエミッタ電極も共通接続され抵抗素子Ｒ３を介し電源Ｖｃｃに接続される。
【００６２】
ＰＮＰ型トランジスタＱ３のコレクタ電極は、容量素子Ｃ１を介し接地電位ＧＮＤに接地されるとともに、抵抗素子Ｒ１を介しＮＰＮ型トランジスタＱ１のベース電極に接続される。ＰＮＰ型トランジスタＱ４のコレクタ電極は容量素子Ｃ２を介しＧＮＤに接続されるとともに、抵抗素子Ｒ２を介しＮＰＮ型トランジスタＱ２のベース電極に接続される。
【００６３】
エミッタ電極がＧＮＤに接地されたＮＰＮ型トランジスタＱ１のベース電極はさらに入力端子ＩＮ１にも接続され、コレクタ電極は負荷受動素子Ｚ１に接続されるとともに出力端子ＯＵＴ１に接続される。
【００６４】
ＮＰＮ型トランジスタＱ１と共に差動増幅器を構成するＮＰＮ型トランジスタＱ２のエミッタ電極は、ＧＮＤに接続され、ベース電極は抵抗素子Ｒ２に接続されるともに入力端子ＩＮ２に接続される。
【００６５】
コレクタ電極は負荷受動素子Ｚ２に接続されるとともに出力端子ＯＵＴ２に接続される。受動素子Ｚ１、Ｚ２の他端はＰＮＰ型トランジスタＱ３，Ｑ４のエミッタ電極と抵抗素子Ｒ３に共通接続される。
【００６６】
定電流源部のＰＮＰ型トランジスタＱ３、Ｑ４のコレクタ電流は一定電流を出力しＮＰＮ型トランジスタＱ１、Ｑ２のベース電流を供給する。ＰＮＰ型トランジスタＱ３、Ｑ４のコレクタ電流は次のように設定される。
【００６７】
ＰＮＰ型トランジスタＱ３、Ｑ４のサイズは同一と仮定するとベースエミッタ間電圧も同一になりＶｂｅｐとすると、ＰＮＰ型トランジスタＱ３、Ｑ４のコレクタ電流Ｉｃ３、Ｉｃ４は、

【００６８】

【００６９】
ここでＰＮＰ型トランジスタＱ３、Ｑ４のサイズが同じなら順方向飽和電流Ｉｓ３＝Ｉｓ４で定電流Ｉｃ３＝Ｉｃ４になる。また、Ｖｔは通常常温で約２６ｍＶになる物理量である。
【００７０】
定電流Ｉｃ３はＱ３のコレクタ電極から出力され抵抗素子Ｒ１を介しトランジスタＱ１のベース電流として供給される。抵抗素子Ｒ３は入力端子ＩＮ１の入力抵抗を高くするために高抵抗値に設定される（通常２ｋ〜１０ＫΩ）。
【００７１】
容量素子Ｃ１は入力端子ＩＮ１から入力される高周波信号を交流的に接地することにより、定電流減として働くＱ３のコレクタ電極端子に交流信号を流さないのが目的である。Ｃ１の容量値は入力される周波数等により設定される。抵抗素子Ｒ２、容量素子Ｃ２も同様にＲ１、Ｃ１と同じ値に設定される。
【００７２】
エミッタ接地増幅部のＮＰＮ型トランジスタＱ１、Ｑ２はエミッタ接地され、ベース電極はそれぞれ入力端子ＩＮ１、ＩＮ２に接続されている。エミッタ接地増幅器を２つ使用してバランス入力、バランス出力の増幅器を構成している。ＮＰＮ型トランジスタＱ１、Ｑ２は通常同一サイズで構成される。したがってＮＰＮ型トランジスタＱ１、Ｑ２のコレクタ電流（無信号時）は次のようになる。

【００７３】

【００７４】
または、

【００７５】

【００７６】
とも表される。
【００７７】
ここで、ｈＦＥｎ：Ｑ１、Ｑ２のｈＦＥ
Ｉｂ１：Ｑ１のベース電流
Ｉｂ２：Ｑ２のベース電流
Ｉｃ１：Ｑ１のコレクタ電流
Ｉｃ２：Ｑ２のコレクタ電流
Ｉｓ１：Ｑ１の順方向飽和電流
Ｉｓ２：Ｑ２の順方向飽和電流
Ｖｂ１：Ｑ１のベース電極電圧
Ｖｂ２：Ｑ２のベース電極電圧
また、Ｉｃ３＝Ｉｃ４（＝Ｉｃｐとする）なので、無信号時はＩｃ１、Ｉｃ２も等しくなる。

【００７８】
無信号時のＮＰＮ型トランジスタＱ１、Ｑ２のベース電極電圧Ｖｂ１、Ｖｂ２は、

【００７９】

【００８０】
となる。
【００８１】
通常、ＮＰＮ型トランジスタＱ１、Ｑ２のサイズが同一であれば順方向飽和電流Ｉｓ１＝Ｉｓ２（＝Ｉｓｎとする）なので、無信号時のＮＰＮ型トランジスタＱ１のベース電極電圧Ｖｂ１はＮＰＮ型トランジスタＱ２のベース電極電圧Ｖｂ２と等しくなる。
【００８２】
入力端子ＩＮ１、ＩＮ２のバランス信号が入力された場合は式（５）、（６）においてベース電極電圧Ｖｂ１、Ｖｂ２が変動することでコレクタ電流Ｉｃ１、Ｉｃ２が変化する。
【００８３】
このコレクタ電流Ｉｃの変動を負荷受動素子Ｚ１、Ｚ２（値は通常同一）で受け出力端子ＯＵＴ１、ＯＵＴ２で出力する。負荷受動素子Ｚ１、Ｚ２に流れる電流Ｉｃ１、Ｉｃ２は抵抗素子Ｒ３で束ねられ電源Ｖｃｃに流れる。
【００８４】
入出力信号がバランス入力、バランス出力されるのであれば抵抗素子Ｒ３に流れる電流（ＩＲ３）も常に一定になる。したがって、ＰＮＰ型トランジスタＱ３、Ｑ４のエミッタ電圧も電流Ｉｃ３、Ｉｃ４も常に一定となる。
【００８５】
ＰＮＰ型トランジスタＱ３、Ｑ４のエミッタ電流を無視して考えると、無信号時には抵抗素子Ｒ３に流れる電流（ＩＲ３）が半分ずつＰＮＰ型トランジスタＱ１、Ｑ２のコレクタ電流に流れることになる。
【００８６】
また、信号入力時には電流Ｉｃ１とＩｃ２の総和は常に電流ＩＲ３に等しく一定になる。無信号時に、

【００８７】

【００８８】
回路電流設定の一般的手順について説明する。まず、ＰＮＰ型トランジスタＱ３、Ｑ４のベースエミッタ電極間電圧Ｖｂｅｐは、ほぼ０．８Ｖに仮定する。次に電流Ｉｃ１、Ｉｃ２の設定は電源Ｖｃｃと基準電圧Ｖｒｅｆと抵抗素子Ｒ３との関係により下式に従って設定する。

【００８９】
ここでＶｂｅｐ：Ｑ３、Ｑ４のベースエミッタ電極間電圧
一般に、増幅器出力端の振幅余裕は広く設定したいので、抵抗素子Ｒ３両端の電圧降下は５０ｍ〜３００ｍＶ程度になるので流したい電流値により抵抗素子Ｒ３を設定すれば良い。
【００９０】
以下、本実施の形態のバランス信号入力時の動作を、動作説明用の波形図を示した図２を参照しながら説明する。図中の動作波形を示す横軸は入力端子ＩＮ１、ＩＮ２の入力差電圧（Ｖｉｎ）で以下のように定義する。

【００９１】
図２−１のグラフは入力差電圧Ｖｉｎに対するＮＰＮ型トランジスタＱ１、Ｑ２のコレクタ電流を示すグラフであり、図２−２は入力差電圧Ｖｉｎに対するＰＮＰ型、Ｑ４のコレクタ電流を示すグラフであり、図２−３は入力差電圧Ｖｉｎに対する入力信号源の流入電流（Ｉｎ１，Ｉｎ２）を示すグラフである。
【００９２】
ここで、流入電流Ｉｎ１は入力信号源から入力端子ＩＮ１に流れ込む電流で流入電流Ｉｎ２は入力信号源から入力端子ＩＮ２に流れ込む電流とする。Ｉｎ１＝−Ｉｎ２の関係がある。
【００９３】
図２−４は入力差電圧Ｖｉｎに対するＮＰＮ型トランジスタＱ２のベース・エミッタ電極間電圧を示すグラフでる。
【００９４】
線形増幅器として使用する場合の入力差電圧Ｖｉｎは図２横軸の領域１の範囲内で使用する。まず領域１の状態を説明する。
【００９５】
電流Ｉｃ１、Ｉｃ２は次のように計算できる。

【００９６】

【００９７】

【００９８】
または、

【００９９】

【０１００】
ここで、

【０１０１】
式（１４）、（１５）、（１６）の解釈は、入力信号が電圧Ｖｉｎで入力されると、ベース電極電圧Ｖｂ１、Ｖｂ２が線形変化することでコレクタ電流Ｉｃ１、Ｉｃ２は指数関数的に変動する。Ｖｉｎ＝０時はＶｂ１＝Ｖｂ２なのコレクタ電流Ｉｃ１とＩｃ２は等しくなる。
【０１０２】
式（１７）、（１８）、（１９）は入力信号が電圧でなく入力電流の場合の表現になっている。
【０１０３】
図２−１の領域１でのカーブは式（１４）〜（１６）で表現されたものになっている。コレクタ電流Ｉｃ３、Ｉｃ４は式（１）、（２）より、Ｖｉｎに対し独立なので一定値を保つ。
【０１０４】
（図２−２）Ｉｎ１、Ｉｎ２は、式（１７）、式（１８）を流入電流Ｉｎ１、Ｉｎ２についてとき

【０１０５】

【０１０６】
であらわされる、コレクタ電流Ｉｃ３、Ｉｃ４は一定なのでコレクタ電流Ｉｃ１、Ｉｃ２の１／ｈＦＥｎで変動する。Ｖｉｎ＝０のときは

【０１０７】

【０１０８】
なので、Ｉｎ１＝Ｉｎ２＝０となる。（図２−２）
ベース電極電圧Ｖｂ１、Ｖｂ２は式（８）、（９）で表現されている通りコレクタ電流Ｉｃ１、Ｉｃ２に依存し変動する。

【０１０９】

【０１１０】
入力信号電圧Ｖｉｎ＝０のときはコレクタ電流Ｉｃ１＝Ｉｃ２になるのでベース電極電圧Ｖｂ１もＶｂ２と等しくなり

【０１１１】
とあらわされる。
【０１１２】
次に領域２について説明する。領域２は入力信号電圧Ｖｉｎが増大して線形動作範囲を超えたところからＮＰＮ型トランジスタＱ２が遮断領域に入る領域である。コレクタ電流Ｉｃ１、Ｉｃ２は式（１１）での関係があり

【０１１３】
入力信号電圧Ｖｉｎが増大してコレクタ電流Ｉｃ１が増していくが、限界値ＩＲ３を超えることができない。Ｉｃ１＝ＩＲ３に達したときにＩｃ２＝０となりＮＰＮ型トランジスタＱ２は遮断する（図２−１）。
【０１１４】
Ｉｃ１＝ＩＲ３、Ｉｃ２＝０になるまで入力信号電圧Ｖｉｎが増大してもコレクタ電流Ｉｃ３、Ｉｃ４は一定電流を流しつづける（図２−２）。
【０１１５】
流入電流Ｉｎ１、Ｉｎ２は式（２０）、（２１）の通り変化していく。コレクタ電流Ｉｃ１、Ｉｃ２が飽和するに従い流入電流Ｉｎ１、Ｉｎ２も飽和する。入力信号電圧Ｖｉｎ増大時に流入電流Ｉｎ２が負（マイナス）になるのはコレクタ電流Ｉｃ４が入力電源側に流れ込むためである（図２−３）。
【０１１６】
ベース電極電圧Ｖｂ１、Ｖｂ２は式（８）、（９）の変動をするがコレクタ電流Ｉｃ１の限界値がＩＲ３なのでベース電極電圧ＶＢ１にも限界値があり、

【０１１７】
となりこれを超えられない。さらに入力信号電圧Ｖｉｎが増大する場合、ベース電極電圧Ｖｂ１は限界値に漸近し、ベース電極電圧Ｖｂ２が減少しながらＶｉｎの変動幅を吸収する（図２−４）。
【０１１８】
領域３の動作は領域２の説明から容易に推測できるのでここでは省略する。
【０１１９】
上述した第１の実施の形態では、エミッタ接地トランジスタのベースバイアスを電圧で与えるのではなく、電流源からベース電流を供給する回路をシンプルに構成している。この構成を用いると、
（ａ）エミッタ接地トランジスタのベースバイアスオフセットを減少できる。
（ｂ）ベースバイアス回路の低電流化できる。
という利点がある。
【０１２０】
ここでベースバイアスオフセットとは、バランス入出力増幅器を構成する一対のエミッタ接地トランジスタのベース電圧の相対差についてであり、バイアス回路起因で生じるものを対象とする。
【０１２１】
図１を用いて説明すると、入力端子ＩＮ１、ＩＮ２がオープンのときのＮＰＮ型トランジスタＱ２のベース電極の電圧差（Ｖｂ１とＶｂ２の差）がベースバイアスオフセットとなる。
【０１２２】
ベース電極電圧Ｖｂ１、Ｖｂ２にオフセットの生じる原因はＰＮＰ型トランジスタＱ４の順方向飽和電流Ｉｓ３、Ｉｓ４の相対バラツキによるものである。式（１）、式（２）を式（８）、（９）にそれぞれ代入しＩｃ３、Ｉｃ４を消去すると次式を得る。

【０１２３】

【０１２４】
を得る。ベースバイアスオフセットをＶｂ１−Ｖｂ２とすると

【０１２５】
となる。
【０１２６】
式（２８）からわかるように、ベースバイアスオフセットに与える順方向電流Ｉｓ３、Ｉｓ４の相対バラツキの影響は対数圧縮されるので、ベースバイアスオフセットを減少させることができる。
【０１２７】
これは、エミッタ接地トランジスタベースを電圧で印加するのではなく、電流を流す回路であることによる。
【０１２８】
また、ＮＰＮ型トランジスタとＰＮＰ型トランジスタを比較した場合、順方向電流Ｉｓの相対バラツキ幅は、レイアウト上のエミッタ電極開口が大きいＰＮＰ型トランジスタのほうが小さく、エミッタ電極開口の小さいＮＰＮ型トランジスタのほうがＩｓ相対バラツキは大きくなっている。
【０１２９】
式（２８）中の順方向電流Ｉｓ３、Ｉｓ４はＰＮＰ型トランジスタの順方向電流ＩｓのためＮＰＮ型トランジスタより小さな値となる。これは、定電流回路がＰＮＰ型トランジスタにより実現されていることによる。バイアス回路の低電流化という観点からは、コレクタ電流Ｉｃ３、Ｉｃ４は全てＮＰＮ型トランジスタＱ１、Ｑ２のベース電流となるので、理論的にこれ以上低電流化できない。
【０１３０】
参考のため、式（２８）のグラフを示した図３を参照すると、横軸は、Ｉｓ３／Ｉｓ４で縦軸がオフセットである。横軸が１の時が順方向電流ＩＳの相対バラツキのない状態であり、この時オフセットもなくなる。Ｉｓ３／Ｉｓ４が１からずれるにつれオフセットも大きくなる。
【０１３１】
なお、上述した実施の形態は、負荷受動素子Ｚ１、Ｚ２としては、抵抗素子でもインダクタでも同様の効果を有する。
【０１３３】
また、付加的な効果ではあるが、定電流源ＰＮＰ型トランジスタＱ４の高周波特性は必要とされない。なぜなら、ＰＮＰ型トランジスタＱ３、Ｑ４のエミッタ電極は共通接続されているので交流電流や交流電圧は発生しない（仮想中点）。
【０１３４】
また、コレクタ電極は容量素子Ｃ１、Ｃ２により交流を遮断されている。ＰＮＰ型トランジスタＱ４は定電流源としてだけ動作すればいいので、ＰＮＰ型トランジスタの高ｆＴ特性は要求されない。
【０１３５】
したがってＰＮＰ型トランジスタのｆｔが低い場合でも回路全体の高周波特性を律速することはない（ＮＰＮ型トランジスタの高ｆＴ特性を生かした回路を構成できる）。
【０１３６】
次に第２の実施の形態を説明する。
【０１３７】
上述した第１の実施の形態のにおける図１では、バランス入力、バランス出力の増幅器としての回路例を説明したが、その他の機能ブロックでの展開例を以下に示す。図４はミキサとしての回路構成例である。
【０１３８】
図４を参照すると、図１の回路に対し、ＮＰＮ型トランジスタＱ２のコレクタ電極側に２つの差動対ＮＰＮ型トランジスタＱ５、Ｑ６、Ｑ７、Ｑ８を付加した構成になっている。
【０１３９】
すなわち、付加されたＮＰＮ型トランジスタＱ５、Ｑ６のエミッタ電極が共通接続されＱ１コレクタ電極に接続される。ＮＰＮ型トランジスタＱ７、Ｑ８のエミッタ電極も共通接続されＮＰＮ型トランジスタＱ２コレクタ電極に接続される。
【０１４０】
ＮＰＮ型トランジスタＱ５、Ｑ８のベースは共通接続されさらにローカル入力端子Ｌｏ２に接続され、ＮＰＮ型トランジスタＱ６、Ｑ７のベースも共通接続され、さらにもう一方のローカル入力端子Ｌｏ１に接続される。
【０１４１】
ＮＰＮ型トランジスタＱ５、Ｑ７のコレクタ電極は共通接続し出力端子ＯＵＴ１に接続され、さらに負荷受動素子Ｚ１を介し抵抗素子Ｒ３に接続される。ＮＰＮ型トランジスタＱ６、Ｑ８のコレクタ電極も共通接続し出力端子ＯＵＴ２に接続され、さらに負荷受動素子Ｚ２を介し抵抗素子Ｒ３に接続される。
【０１４２】
エミッタ接地ＮＰＮ型トランジスタＱ２と定電流源用ＰＮＰ型トランジスタＱ４、抵抗素子Ｒ１、Ｒ２、Ｒ３、容量素子Ｃ１、Ｃ２の構成は図１の実施の形態と同じであるからここでの説明は省略する。
【０１４３】
動作としては、公知技術であるギルバートセルミキサと呼ばれている回路と同様であり、差動増幅器を上下２段縦済みに構成し周波数変換回路（ミキサ）機能を実現している。ここで図1の実施の形態の差動増幅器は下段差動増幅器として動作する。
【０１４４】
次に第３の実施の形態を説明する。
【０１４５】
図５は直交変調器としての回路構成例である。直交変調器としての機能詳細は公知なので概略のみ説明する。
【０１４６】
入力端子ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４にはいわゆるＩＱ信号がお互い９０°の移相差をもち入力される。ローカル入力端子Ｌｏ１、Ｌｏ２、Ｌｏ３、Ｌｏ４もお互い９０°の移相差を持ち入力される。出力信号は出力端子ＯＵＴ１、ＯＵＴ２からバランス出力される（出力は１８０°の位相差を持つ）。
【０１４７】
図５において、定電流源用トランジスタはＰＮＰ型トランジスタＱ３、Ｑ４、Ｑ１３、Ｑ１４の４つを用いており、Ｑ３、Ｑ４、Ｑ１３、Ｑ１４のベースは共通接続され基準電圧Ｖｒｅｆの基準電源入力端子に接続され、エミッタ電極も共通接続され抵抗素子Ｒ３を介し電源Ｖｃｃに接続される。
【０１４８】
ＰＮＰ型トランジスタＱ３のコレクタ電極端子は、容量素子Ｃ１を介しＧＮＤに接続され、さらに抵抗素子Ｒ１を介しＮＰＮ型トランジスタＱ１のベースに接続される。ＰＮＰ型トランジスタＱ４のコレクタ電極端子は、容量素子Ｃ２を介しＧＮＤに接続され、さらに抵抗素子Ｒ２を介しＮＰＮ型トランジスタＱ２のベースに接続される。
【０１４９】
ＰＮＰ型トランジスタＱ１３のコレクタ電極端子は、容量素子Ｃ１１を介しＧＮＤに接続され、さらに抵抗素子Ｒ１１を介しＮＰＮ型トランジスタＱ１１のベースに接続される。ＰＮＰトランジスタＱ１４のコレクタ電極端子は、容量素子Ｃ１２を介しＧＮＤに接続され、さらに抵抗素子Ｒ１２を介しＮＰＮ型トランジスタＱ１２のベースに接続される。
【０１５０】
ＮＰＮ型トランジスタＱ１，Ｑ２が１対のエミッタ接地差動増幅器を構成しており、ＮＰＮ型トランジスタＱ２のエミッタ電極はＧＮＤに接続されている。ＮＰＮ型型トランジスタＱ１のベースは抵抗素子Ｒ１とさらに入力端子ＩＮ１に接続されている。
【０１５１】
ＮＰＮ型トランジスタＱ２のべースは抵抗素子Ｒ２とさらに入力端子ＩＮ２に接続されている。ＮＰＮ型トランジスタＱ１、Ｑ１２も１対のエミッタ接地差動増幅器を構成しており、ＮＰＮ型トランジスタＱ１、Ｑ１２のエミッタ電極はＧＮＤに接続され、ＮＰＮ型トランジスタＱ１のベースは抵抗素子Ｒ１１とさらに入力端子ＩＮ１１に接続されている。
【０１５２】
ＮＰＮ型トランジスタＱ２のコレクタ電極にはそれぞれ、２つの差動対ＮＰＮ型トランジスタＱ５、Ｑ６とＮＰＮ型トランジスタＱ７、Ｑ８の共通接続されたエミッタ電極が接続されている。
【０１５３】
ＮＰＮ型トランジスタＱ６、Ｑ７のベースは共通接続されさらにローカル入力端子Ｌｏ１に接続されており、ＮＰＮ型トランジスタＱ５、Ｑ８のベースは共通接続されると共にローカル入力端子Ｌｏ２に接続される。
【０１５４】
ＮＰＮ型トランジスタＱ１、Ｑ１２のコレクタ電極にはそれぞれ、２つの差動対ＮＰＮ型トランジスタＱ５、Ｑ１６とＮＰＮ型トランジスタＱ７、Ｑ１８の共通接続されたエミッタ電極が接続されている。ＮＰＮ型トランジスタＱ５、Ｑ１８のベースは共通接続されさらにローカル入力端子Ｌｏ１１に接続される。
【０１５５】
ＮＰＮ型トランジスタＱ６、Ｑ１７のベースは共通接続されると共にローカル入力端子Ｌｏ１２に接続されている。ＮＰＮ型トランジスタＱ５、Ｑ７、Ｑ１５、Ｑ１７のコレクタ電極は共通接続されると共に出力端子ＯＵＴ１に接続され、さらに負荷受動素子Ｚ１と抵抗素子Ｒ５を介しＶｃｃに接続される。
【０１５６】
ＮＰＮ型トランジスタＱ６、Ｑ８、Ｑ１６、Ｑ１８のコレクタ電極は共通に接続されるとともに出力端子ＯＵＴ２に接続され、さらに負荷受動素子Ｚ２と抵抗素子Ｒ５を介して電源Ｖｃｃに接続される。
【０１５７】
動作としては、公知の直交変調器と同様に、前述のミキサ回路を２つ並列に接続することで達成される。ここで図１の実施の形態の差動増幅器は、２つのミキサ回路の下段差動増幅器として動作する。
【０１５８】
次に第４の実施の形態を説明する。図６はゲインコントロールアンプとしての回路構成例である。
【０１５９】
図６において、定電流源はＰＮＰ型トランジスタＱ４で構成されておりＰＮＰ型トランジスタＱ４のベースは共通接続されさらに基準電圧Ｖｒｅｆの基準電圧入力端子に接続されエミッタ電極も共通接続されさらに抵抗素子Ｒ３を介して電源Ｖｃｃに接続される。
【０１６０】
ＰＮＰ型トランジスタのコレクタ電極は容量素子Ｃ１を介しＧＮＤに接地されさらに抵抗素子Ｒ１を介してＮＰＮ型のベースとさらに入力端子ＩＮ１に接続されている。
【０１６１】
ＰＮＰ型トランジスタＱ４のコレクタ電極は容量素子Ｃ２を介しＧＮＤに接続されさらに抵抗素子Ｒ２を介しＮＰＮ型トランジスタＱ２のベースに接続されさらに入力端子ＩＮ２に接続されている。
【０１６２】
ＮＰＮ型トランジスタＱ１のコレクタ電極には、差動対を構成するトランジスタＱ５、Ｑ６の共通エミッタ電極が接続される。ＮＰＮ型トランジスタＱ５のコレクタ電極は出力端子ＯＵＴ１に接続されさらに負荷受動素子Ｚ１を介しＰＮＰ型トランジスタＱ４の共通エミッタ電極に接続される。ＮＰＮ型トランジスタＱ６のコレクタ電極は負荷受動素子Ｚ４を介しＰＮＰ型トランジスタＱ３、Ｑ４の共通エミッタ電極に接続される。
【０１６３】
さらに、負荷受動素子Ｚ３はＮＰＮ型トランジスタＱ５、Ｑ６のコレクタ電極間に接続される。ＮＰＮ型トランジスタＱ２のコレクタ電極には、差動対を構成するＮＰＮ型トランジスタＱ７、Ｑ８の共通エミッタ電極に接続される。
【０１６４】
ＮＰＮ型トランジスタＱ８のコレクタ電極は出力端子ＯＵＴ２に接続されさらに負荷受動素子Ｚ２を介しＰＮＰ型トランジスタＱ４の共通エミッタ電極に接続される。ＮＰＮ型トランジスタＱ７のコレクタ電極は負荷受動素子Ｚ６を介しＰＮＰ型トランジスタＱ４の共通エミッタ電極に接続される。更に負荷受動素子Ｚ５はＮＰＮ型トランジスタＱ７、Ｑ８のコレクタ電極間に接続されて構成される。
【０１６５】
動作としては、基本的には図１と同じであるが、利得（ゲイン）を可変するためにＮＰＮ型トランジスタＱ５、Ｑ６の差動対とＮＰＮ型トランジスタＱ７、Ｑ８の差動対が付加されている。
【０１６６】
すなわち、設けられている入力端子Ｖｃ１、Ｖｃ２間の差電圧により、出力端子ＯＵＴ１、ＯＵＴ２から出力される信号の大きさを可変できる。
【０１６７】
【発明の効果】
上述したように、本発明のエミッタ接地差動増幅器用バイアス回路内蔵の半導体集積回路は、エミッタ電極が抵抗素子を介さずに直接接地されるエミッタ接地ＮＰＮ型トランジスタ対を備える差動増幅器に電源電位から電流を一括供給する電流供給用抵抗素子と、電流供給用抵抗素子から電流が供給されるＰＮＰ型トランジスタ対およびＰＮＰ型トランジスタ対から供給される電流をＮＰＮ型トランジスタ対のベース電極に与える抵抗素子からなる差動増幅器のベース電流供給手段と、ＮＰＮ型トランジスタ対のベース電極に入力端子から与えられる入力信号の高周波をバイパスする容量素子とを備えるので、エミッタ接地トランジスタのベースバイアスを電圧で与えるのではなく、電流源からベース電流を供給する回路をシンプルに構成している。この構成を用いると、エミッタ接地トランジスタのベースバイアスオフセットを減少でき、ベースバイアス回路の低電流化できるという利点がある。
【０１６８】
また、付加的な効果ではあるが、定電流源トランジスタの高周波特性は必要とされない。なぜなら、定電流源トランジスタのエミッタ電極は共通接続されているので交流電流や交流電圧は発生しない（仮想中点）。
【０１６９】
また、コレクタ電極は容量素子により交流を遮断されており、定電流源トランジスタは定電流源としてだけ動作すればいいので、ＰＮＰ型トランジスタの高ｆＴ特性は要求されない。したがってＰＮＰ型トランジスタのｆｔが低い場合でも回路全体の高周波特性を律速することはなく、ＮＰＮ型トランジスタの高ｆＴ特性を生かした回路を構成できるという効果が有る。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の回路図である。
【図２】本発明の第１の実施形態の動作説明用の波形図である。
【図３】式（２８）のグラフを示した図である。
【図４】本発明の第２の実施形態のミキサの回路図である。
【図５】本発明の第３の実施形態の直行変調器の回路図である。
【図６】本発明の第３の実施形態のゲインコントロールアンプの回路図である。
【図７】従来のバイアス発生回路およびミキサの一例の回路図である。
【符号の説明】
Ｑ１，Ｑ２，Ｑ５〜Ｑ１２，Ｑ１５〜Ｑ１８ＮＰＮ型トランジスタ
Ｑ３，Ｑ４，Ｑ１３，Ｑ１４ＰＮＰ型トランジスタ
Ｒ１，Ｒ２，Ｒ１１，Ｒ１２抵抗素子
Ｒ３電流供給用抵抗素子
Ｃ１，Ｃ２，Ｃ１１，Ｃ１２容量素子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit incorporating a bias circuit for a grounded-emitter differential amplifier, and more particularly to a semiconductor integrated circuit incorporating a bias circuit for a grounded-emitter differential amplifier with improved means for supplying a stable current to a differential pair.
[0002]
[Prior art]
In recent years, with the progress of semiconductor element miniaturization technology, the bipolar junction transistor (BJT) using a silicon (Si) substrate has been rapidly increased in fT.
[0003]
In particular, the Si-Ge BJT is approaching the fT of a conventional gallium arsenide (GaAs) transistor.
[0004]
Conventionally, high frequency ICs (RF-ICs) for the mobile communication field have been divided into GaAs ICs and Si-ICs. However, these divergences have been broken recently, and market demands for cheaper products are required. Therefore, GaAs ICs are becoming Si-IC. Therefore, in order to realize the low noise characteristic, which is a feature of GaAs IC, by using BJT on a Si substrate, a grounded-emitter amplifier circuit having the smallest number of elements has been reviewed as an amplifier circuit.
[0005]
The grounded-emitter amplifier circuit that has been used conventionally has a current feedback resistance element (called an emitter degeneration resistance element or an emitter feedback resistance element) inserted between the emitter electrode of the BJT and the ground potential GND. Even if the voltage of the base electrode fluctuates, the circuit configuration has a relatively small fluctuation in the collector current.
[0006]
[Problems to be solved by the invention]
However, this emitter feedback resistance element is not preferable in terms of noise characteristics, and there is a demerit that thermal noise of the emitter resistance element degrades the noise characteristics of the grounded emitter amplifier circuit as a whole.
[0007]
Therefore, in order to have a noise characteristic that counteracts a GaAs IC, a circuit without an emitter feedback resistance element or an inductance can be inserted instead of the feedback resistance element.
[0008]
Whether the emitter electrode is directly connected to the ground potential GND or through an inductance, the resistance element between the emitter electrode and the ground potential GND is 0 (zero) ohm (Ω). The fluctuation of the collector current due to the fluctuation becomes large. That is, it fluctuates exponentially with respect to the base voltage fluctuation.
[0009]
In recent BJT processes that have been speeded up, the openings of the emitter electrode and the base electrode are particularly narrowed, so that it is difficult to ensure the size ratio even if transistors having the same emitter size are arranged close to each other. ing.
[0010]
For example, in an extreme case, the emitter electrode opening shape is usually a rectangle, but as the opening is narrowed, the emitter electrode opening shape approaches an ellipse instead of a rectangle. Is becoming out of control.
[0011]
As a result, even if the same size is placed close to the layout, a difference in size ratio occurs, and so-called relative variation increases. The design parameter that is most affected by the deviation of the aperture ratio is the forward saturation current (Is). How to provide a circuit that reduces the circuit characteristic fluctuation due to the fluctuation of Is will be commercialized in the future miniaturization process. This is an important matter.
[0012]
In particular, when a differential amplifier with balanced input and balanced output is configured as in the circuit shown in FIG. 1 to be described later, the paired transistors to be balanced are two pairs of transistors Q1 and Q2 and PNP type and Q4. If the base bias of Q1 and Q2 is unbalanced due to the Is relative variation of the PNP type and Q4, the collector current flowing through the transistors Q1 and Q2 will be unbalanced.
[0013]
It should be noted here that since the transistors Q1 and Q2 do not have an emitter feedback resistance element, the collector current changes exponentially due to the offset of the base bias.
[0014]
As described above, there is a drawback that relative element variation (especially Is) is likely to fluctuate particularly when the resistance element is not inserted between the emitter-emitter circuit and the emitter electrode and the ground potential.
[0015]
An example in which such drawbacks are improved is described in Japanese Patent Application Laid-Open No. 2000-22448. Referring to FIG. 7 showing a circuit diagram described in the publication, this circuit is composed of three blocks: a temperature compensation circuit, a bias circuit, and a mixer circuit.
[0016]
Compared with FIG. 4 showing an embodiment of the present invention to be described later, the bias circuit and the mixer circuit become comparison blocks. The reference voltage input terminal in FIG. 4 corresponds to the common base node of the NPN transistors Q26 and Q27 in FIG.
[0017]
The base voltage offset of the grounded emitter transistor in FIG. 7 is the base voltage difference between the transistors Q32 and Q33.
[0018]
Here, the base voltage difference between the transistors Q32 and Q33 due to the relative variation of Is of the transistors Q26 and Q27 is calculated as follows.

[0019]
here,
Vb12: Base voltage of the transistor Q32
Vb13: Base voltage of the transistor Q33
RL: Resistance element value where resistance elements R28 and R29 have the same value
Is6: Forward saturation current of transistor Q26
Is7; forward saturation current of transistor Q27
Vbe6: voltage between base-emitter electrodes of the transistors Q26 and Q27
further,

[0020]
Equation (29) is

[0021]
It can be expressed.
[0022]
Here, 2.7 in the expression (30) is the lower limit value of the power supply potential Vcc recommended operation range of the current mobile communication IC, and 0.8 is the DC bias value of the transistors Q32 and Q33 is about 0.8V. Based on the assumption.
[0023]
Comparing equation (31) with equation (28), in both equations, the “base voltage difference” is determined by the ratio of Is, but in equation (28), the ratio of Is is logarithmically compressed. Is different.
[0024]
Further, in the equation (28), after the Is ratio is logarithmically compressed, there is only a low coefficient of Vt (= 26 mV). This effect is shown in FIG.
[0025]
The reason why the ratio of Is is logarithmically compressed is that the base electrode of the grounded-emitter transistor is not a bias circuit by applying a voltage but a current is supplied to the base electrode by a constant current source in terms of circuit configuration. is there. The advantages of the present invention are evident from the comparison of the graphs in FIG.
[0026]
Further, in the circuit of FIG. 1 to be described later, the fluctuation amount of the collector current of Q1 due to the fluctuation of the external reference voltage terminal Vref is

[0027]
So

[0028]
It becomes. From the same point of view, the collector current fluctuation amount of the transistor Q32 when the base voltage of the transistor Q26 of the circuit of FIG.

[0029]
It becomes.
[0030]
here,
Ic12: collector current of the transistor Q32
Ic6: collector current of transistor Q26
Vb5: Base voltage of the transistor Q25
It is.
[0031]
The expression (33) in the present invention means that the PNP type and the emitter electrode of Q4 are grounded to the power supply potential Vcc through the resistance element R3 even if the Vref voltage fluctuates. It becomes an emitter feedback resistance element, and the fluctuation range of Ic1 is an inverse of twice the value of the feedback resistance element.
[0032]
In the conventional circuit of FIG. 7, the voltage fluctuation of Vb5 operates as a grounded-emitter amplifier composed of the transistor Q26 and the resistance element R28, so that the gain is multiplied by this amplifier and input to the base of the transistor Q32. In Expression (34), the product of the second and third terms on the right side represents this gain, and the first term on the right side represents the mutual conductance (gm) of the transistor Q32.
[0033]
In addition, since RL in Expression (34) is a resistance element that sets the input resistance elements from the input terminals IN21 and IN22, setting the high resistance element value further promotes the fluctuation amount of Ic12. End up.
[0034]
The bias circuit current is large because the bias circuit section of FIG. 7 supplies the base currents of Q32 and Q33 and also consumes the collector currents of the transistors Q26 and Q27. In the present invention, since only the base current flows, the current can be reduced.
[0035]
Another example of a mixer circuit using a grounded emitter circuit is described in Japanese Patent Application Laid-Open No. 08-116216. The base bias setting of the transistor whose emitter is grounded in the mixer circuit described in the publication is controlled by voltage, which is a method different from that of the present invention controlled by current.
[0036]
This mixer circuit forms a current mirror circuit with the other transistor paired with one emitter grounded, and includes a current source of this current mirror.
[0037]
The current of this current source generates a voltage between the emitter resistance element of the other transistor constituting the current mirror circuit and the voltage between the emitter and base, and this voltage is applied to the base electrode of the one transistor grounded above the emitter. It is a method of doing.
[0038]
Therefore, the load element for converting the current source current into a voltage, that is, the other transistor constituting the current mirror circuit and its emitter resistance element are required.
[0039]
On the other hand, in the present invention, since the current source current is input to the base electrode of the transistor constituting the grounded emitter, the other transistor constituting the current mirror circuit, which is a component for converting the current into a voltage, and its emitter resistance element, No equivalent is required.
[0040]
The object of the present invention has been made in view of the above-mentioned conventional drawbacks, and can improve the means for supplying a stable current to the differential pair, reduce the base bias offset of the grounded emitter transistor, and improve the base bias circuit. An object of the present invention is to provide a semiconductor integrated circuit with a built-in bias circuit for a common-emitter differential amplifier that can reduce the current.
[0041]
[Means for Solving the Problems]
The semiconductor integrated circuit with a built-in bias circuit for a common-emitter differential amplifier according to the present invention has an input signal for each base electrode of each of the NPN-type transistor pairs of the differential amplifier including a common-emitter NPN-type transistor pair whose emitter electrode is directly grounded. A high-resistance element for preventing attenuation of a level is connected, and a high-frequency bypass capacitor element is connected to a corresponding collector electrode of a PNP transistor pair for supplying a base current via the high-resistance element for preventing attenuation, and further, the PNP A current supply resistor element is inserted and connected between the commonly connected emitter electrode of the transistor pair and the power supply potential, and the collector current of the NPN transistor pair is also controlled by the current flowing through the resistor element for current supply It is characterized by that.
[0042]
Another feature of the semiconductor integrated circuit with a built-in bias circuit for a common-emitter differential amplifier according to the present invention is that the NPN type differential amplifier includes a common-emitter NPN-type transistor pair whose emitter electrode is directly grounded without a resistor element. A current limiting resistance element provided for controlling the collector current of the transistor and having one end connected to the power supply potential, an emitter electrode connected in common to the other end of the current limiting resistance element, and the base current of the NPN transistor pair respectively The first and second PNP transistor pairs serving as current sources for supply, and the first and second PNP transistor pairs, and the collector electrodes of the first and second PNP transistor pairs, respectively, are grounded via high frequency bypass capacitors. And the base current is supplied to the bases of the NPN transistor pair via a resistance element. Lies in that it has a function.
[0046]
Another feature of the semiconductor integrated circuit with a built-in bias circuit for a grounded-emitter differential amplifier according to the present invention is that a differential amplifier including a grounded emitter NPN transistor pair in which an emitter electrode is directly grounded without going through a resistance element is stable. As an operation securing means, a collector electrode of a PNP transistor pair for base current supply in which an emitter electrode is connected to a current collective supply resistance element that collectively supplies current from a power supply potential to the differential amplifier and the grounded emitter It is provided with a resistance element connected between the base electrodes of the NPN transistor pair and a capacitance element connected between the collector electrode of the PNP transistor pair and the ground potential.
[0047]
Still another feature of the semiconductor integrated circuit with a built-in bias circuit for a common-emitter differential amplifier according to the present invention is that the differential amplifier includes a common-emitter NPN transistor pair whose emitter electrode is directly grounded without a resistor element. The common emitter NPN transistor pair has the other ends of the first and second load passive elements connected at one end to the current output side terminals of the current supply resistance elements that collectively supply current from the power supply potential to the differential amplifier. The collector current is connected to the collector electrode, and the collector current is controlled by the current supply resistor.
[0048]
Still another feature of the semiconductor integrated circuit with a built-in bias circuit for a common-emitter differential amplifier according to the present invention is the emitter Electrode directly Grounded Ru The base electrodes of the first and second NPN transistors of the differential amplifier having a differential pair made up of the first and second NPN transistors are connected to the first and second input terminals, respectively. Connected to the collector electrodes of the first and second PNP transistors for the corresponding base current sources through the first and second resistance elements, respectively, and the collector electrodes of the first and second PNP transistors First and second capacitive elements are respectively connected between ground potentials, and base electrodes of the first and second PNP transistors are commonly connected to a predetermined reference potential, and the first and second NPN transistors are connected to each other. The collector electrode of the transistor serves as the current output terminal of the differential amplifier, and then passes through the first and second passive load elements. Bundled connected to said first and second common emitter electrode of the PNP transistor is to be connected to further supply potential via a current supply resistor element.
[0053]
further, The first and second The load passive element is configured as one of a resistance element and an inductor.
[0055]
DETAILED DESCRIPTION OF THE INVENTION
First, the outline of the present invention will be described. Referring to the circuit diagram of the first embodiment according to the present invention for realizing the grounded emitter bias circuit, the constituent elements of the present invention are the constant current source section M1 surrounded by a two-dot chain line in FIG. And two blocks of a common emitter amplifier M2.
[0056]
The constant current source block (M1) includes PNP transistors Q3 and Q4, resistance elements R1, R2, and R3, and capacitance elements C1 and C2.
[0057]
The collector currents of the PNP transistors Q3 and Q4 supply the base currents of the NPN transistors Q1 and Q2, respectively. The resistance elements R1 and R2 set the input resistance elements of the input terminals IN1 and IN2.
[0058]
Capacitance elements C1 and C2 ground high-frequency signals input from input terminals IN1 and IN2 in an alternating manner, and block the inflow of high-frequency currents to the collector electrodes of PNP transistors Q3 and Q4 used as constant current sources. belongs to.
[0059]
The power supply Vcc is supplied from the outside at the operating voltage of the semiconductor integrated circuit on which this common emitter differential amplifier is mounted. The reference power input terminal Vref is a voltage for setting a current source current value. The collector current of the current source PNP transistor Q4 is set by the reference voltage of the reference power supply input terminal Vref and the base-emitter voltage of the PNP transistor Q4.
[0060]
The grounded-emitter amplifier (M2) includes NPN transistors Q1 and Q2 and load passive elements Z1 and Z2. A balance signal (having a phase shift of 180 ° C.) is input as an input signal to the bases of the NPN transistors Q1 and Q2, and operates as a differential amplifier. The output signal is also balanced output from the load passive element end.
[0061]
The configuration will be described with reference to FIG. 1 again. The base electrodes of the PNP transistors Q3 and Q4 used as the current source are commonly connected to the reference voltage input terminal of the reference voltage Vref, and the emitter electrode is also commonly connected and connected to the power supply Vcc via the resistor element R3.
[0062]
The collector electrode of the PNP transistor Q3 is grounded to the ground potential GND via the capacitive element C1, and is connected to the base electrode of the NPN transistor Q1 via the resistance element R1. The collector electrode of the PNP transistor Q4 is connected to the GND via the capacitive element C2, and is connected to the base electrode of the NPN transistor Q2 via the resistance element R2.
[0063]
The base electrode of the NPN transistor Q1 whose emitter electrode is grounded to GND is further connected to the input terminal IN1, and the collector electrode is connected to the load passive element Z1 and to the output terminal OUT1.
[0064]
The emitter electrode of the NPN transistor Q2, which forms a differential amplifier together with the NPN transistor Q1, is connected to GND, and the base electrode is connected to the resistance element R2 and to the input terminal IN2.
[0065]
The collector electrode is connected to the load passive element Z2 and to the output terminal OUT2. The other ends of the passive elements Z1 and Z2 are commonly connected to the emitter electrodes of the PNP transistors Q3 and Q4 and the resistance element R3.
[0066]
The collector currents of the PNP transistors Q3 and Q4 in the constant current source section output a constant current and supply the base currents of the NPN transistors Q1 and Q2. The collector currents of the PNP transistors Q3 and Q4 are set as follows.
[0067]
Assuming that the sizes of the PNP transistors Q3 and Q4 are the same, the base-emitter voltage is also the same, and assuming that Vbep, the collector currents Ic3 and Ic4 of the PNP transistors Q3 and Q4 are:

[0068]

[0069]
If the sizes of the PNP transistors Q3 and Q4 are the same, the forward saturation current Is3 = Is4 and the constant current Ic3 = Ic4. Vt is a physical quantity that is usually about 26 mV at room temperature.
[0070]
The constant current Ic3 is output from the collector electrode of Q3 and supplied as the base current of the transistor Q1 via the resistance element R1. The resistance element R3 is set to a high resistance value (usually 2 k to 10 KΩ) in order to increase the input resistance of the input terminal IN1.
[0071]
The purpose of the capacitive element C1 is to prevent the AC signal from flowing through the collector electrode terminal of Q3, which acts as a constant current reduction, by grounding the high-frequency signal input from the input terminal IN1 in an AC manner. The capacitance value of C1 is set according to the input frequency or the like. Similarly, the resistance element R2 and the capacitance element C2 are set to the same values as R1 and C1.
[0072]
The NPN transistors Q1 and Q2 of the grounded emitter amplifier are grounded at the emitter, and the base electrodes are connected to the input terminals IN1 and IN2, respectively. A balanced input and balanced output amplifier is configured using two grounded emitter amplifiers. NPN transistors Q1 and Q2 are usually configured with the same size. Accordingly, the collector currents (when no signal is present) of the NPN transistors Q1 and Q2 are as follows.

[0073]

[0074]
Or

[0075]

[0076]
It is also expressed.
[0077]
Here, hFEn: hFE of Q1 and Q2
Ib1: Base current of Q1
Ib2: Base current of Q2
Ic1: Collector current of Q1
Ic2: Q2 collector current
Is1: Q1 forward saturation current
Is2: Q2 forward saturation current
Vb1: Q1 base electrode voltage
Vb2: Q2 base electrode voltage
Since Ic3 = Ic4 (= Icp), Ic1 and Ic2 are also equal when there is no signal.

[0078]
The base electrode voltages Vb1 and Vb2 of the NPN transistors Q1 and Q2 when there is no signal are as follows:

[0079]

[0080]
It becomes.
[0081]
Usually, since the forward saturation current Is1 = Is2 (= Isn) if the sizes of the NPN transistors Q1 and Q2 are the same, the base electrode voltage Vb1 of the NPN transistor Q1 at the time of no signal is the base voltage of the NPN transistor Q2. It becomes equal to the electrode voltage Vb2.
[0082]
When the balance signals of the input terminals IN1 and IN2 are input, the collector currents Ic1 and Ic2 change as the base electrode voltages Vb1 and Vb2 change in the equations (5) and (6).
[0083]
The fluctuation of the collector current Ic is received by the load passive elements Z1 and Z2 (values are usually the same) and output at the output terminals OUT1 and OUT2. Currents Ic1 and Ic2 flowing in the load passive elements Z1 and Z2 are bundled by the resistance element R3 and flow to the power supply Vcc.
[0084]
If the input / output signal is balanced input and balanced output, the current (IR3) flowing through the resistance element R3 is always constant. Therefore, the emitter voltage of the PNP transistors Q3 and Q4 and the currents Ic3 and Ic4 are always constant.
[0085]
When ignoring the emitter currents of the PNP transistors Q3 and Q4, when there is no signal, the current (IR3) flowing through the resistance element R3 flows in half to the collector currents of the PNP transistors Q1 and Q2.
[0086]
When the signal is input, the sum of the currents Ic1 and Ic2 is always equal to and constant with the current IR3. When there is no signal,

[0087]

[0088]
A general procedure for setting the circuit current will be described. First, the base-emitter voltage Vbep of the PNP transistors Q3 and Q4 is assumed to be approximately 0.8V. Next, the currents Ic1 and Ic2 are set according to the following equation according to the relationship among the power supply Vcc, the reference voltage Vref, and the resistance element R3.

[0089]
Here, Vbep: the voltage between the base and emitter electrodes of Q3 and Q4
In general, since it is desired to set a wide amplitude margin at the output terminal of the amplifier, the voltage drop across the resistor element R3 is about 50 to 300 mV, so the resistor element R3 may be set according to the current value desired to flow.
[0090]
Hereinafter, the operation when the balance signal is input according to the present embodiment will be described with reference to FIG. 2 showing a waveform diagram for explaining the operation. The horizontal axis showing the operation waveform in the figure is the input differential voltage (Vin) of the input terminals IN1 and IN2, and is defined as follows.

[0091]
The graph of FIG. 2-1 is a graph showing the collector current of the NPN transistors Q1 and Q2 with respect to the input differential voltage Vin, and FIG. 2-2 is the graph of the collector current of the PNP type and Q4 with respect to the input differential voltage Vin. FIG. 2-3 is a graph showing inflow currents (In1, In2) of the input signal source with respect to the input differential voltage Vin.
[0092]
Here, the inflow current In1 is a current flowing from the input signal source to the input terminal IN1, and the inflow current In2 is a current flowing from the input signal source to the input terminal IN2. There is a relationship of In1 = −In2.
[0093]
FIG. 2-4 is a graph showing the base-emitter electrode voltage of the NPN transistor Q2 with respect to the input differential voltage Vin.
[0094]
The input differential voltage Vin when used as a linear amplifier is used within the range of the region 1 on the horizontal axis in FIG. First, the state of region 1 will be described.
[0095]
The currents Ic1 and Ic2 can be calculated as follows.

[0096]

[0097]

[0098]
Or

[0099]

[0100]
here,

[0101]
The interpretation of the equations (14), (15), and (16) is that the collector currents Ic1 and Ic2 fluctuate exponentially as the base electrode voltages Vb1 and Vb2 change linearly when the input signal is input at the voltage Vin. To do. When Vin = 0, the collector currents Ic1 and Ic2 are equal when Vb1 = Vb2.
[0102]
Expressions (17), (18), and (19) are expressions when the input signal is not a voltage but an input current.
[0103]
The curve in region 1 in FIG. 2A is expressed by the equations (14) to (16). Since the collector currents Ic3 and Ic4 are independent of Vin from the equations (1) and (2), they are kept constant.
[0104]
(FIG. 2-2) In1 and In2 are obtained when the equations (17) and (18) are applied to the inflow currents In1 and In2.

[0105]

[0106]
Since the collector currents Ic3 and Ic4 expressed as are constant, they fluctuate with 1 / hFEn of the collector currents Ic1 and Ic2. When Vin = 0

[0107]

[0108]
Therefore, In1 = In2 = 0. (Figure 2-2)
The base electrode voltages Vb1 and Vb2 vary depending on the collector currents Ic1 and Ic2 as expressed by the equations (8) and (9).

[0109]

[0110]
Since the collector current Ic1 = Ic2 when the input signal voltage Vin = 0, the base electrode voltage Vb1 is also equal to Vb2.

[0111]
It is expressed.
[0112]
Next, the area 2 will be described. Region 2 is a region where the NPN transistor Q2 enters the cutoff region from the point where the input signal voltage Vin increases and exceeds the linear operation range. The collector currents Ic1 and Ic2 are related by the equation (11).

[0113]
Although the input signal voltage Vin increases and the collector current Ic1 increases, the limit value IR3 cannot be exceeded. When Ic1 = IR3 is reached, Ic2 = 0 and the NPN transistor Q2 is cut off (FIG. 2-1).
[0114]
Even if the input signal voltage Vin increases until Ic1 = IR3 and Ic2 = 0, the collector currents Ic3 and Ic4 continue to pass a constant current (FIG. 2-2).
[0115]
Inflow currents In1 and In2 change as shown in equations (20) and (21). As the collector currents Ic1 and Ic2 are saturated, the inflow currents In1 and In2 are also saturated. The reason why the inflow current In2 becomes negative (minus) when the input signal voltage Vin increases is that the collector current Ic4 flows into the input power supply side (FIG. 2-3).
[0116]
Although the base electrode voltages Vb1 and Vb2 vary in the equations (8) and (9), the limit value of the collector current Ic1 is IR3, so the base electrode voltage VB1 also has a limit value.

[0117]
It cannot be exceeded. When the input signal voltage Vin further increases, the base electrode voltage Vb1 gradually approaches the limit value, and the fluctuation range of Vin is absorbed while the base electrode voltage Vb2 decreases (FIG. 2-4).
[0118]
Since the operation of the area 3 can be easily estimated from the description of the area 2, it is omitted here.
[0119]
In the first embodiment described above, the circuit for supplying the base current from the current source is simply configured instead of applying the base bias of the common-emitter transistor as a voltage. With this configuration,
(A) The base bias offset of the common emitter transistor can be reduced.
(B) The current of the base bias circuit can be reduced.
There is an advantage.
[0120]
Here, the base bias offset is a relative difference between the base voltages of a pair of common emitter transistors constituting the balanced input / output amplifier, and is intended to be caused by a bias circuit.
[0121]
Referring to FIG. 1, the voltage difference between the base electrodes of the NPN transistor Q2 (the difference between Vb1 and Vb2) when the input terminals IN1 and IN2 are open is the base bias offset.
[0122]
The cause of the offset in the base electrode voltages Vb1 and Vb2 is due to the relative variation of the forward saturation currents Is3 and Is4 of the PNP transistor Q4. Substituting Equations (1) and (2) into Equations (8) and (9), respectively, and eliminating Ic3 and Ic4 yields the following equations.

[0123]

[0124]
Get. When the base bias offset is Vb1-Vb2.

[0125]
It becomes.
[0126]
As can be seen from the equation (28), the influence of the relative variation of the forward currents Is3 and Is4 on the base bias offset is logarithmically compressed, so that the base bias offset can be reduced.
[0127]
This is because the grounded-emitter transistor base is not a voltage applied, but a current flow circuit.
[0128]
Further, when comparing the NPN type transistor and the PNP type transistor, the relative variation width of the forward current Is is smaller in the PNP type transistor having a large emitter electrode opening in the layout, and in the NPN type transistor having a small emitter electrode opening. The relative variation is large.
[0129]
The forward currents Is3 and Is4 in the equation (28) have a smaller value than that of the NPN transistor because of the forward current Is of the PNP transistor. This is because the constant current circuit is realized by a PNP transistor. From the viewpoint of lowering the current of the bias circuit, the collector currents Ic3 and Ic4 are all base currents of the NPN transistors Q1 and Q2, and therefore cannot be reduced further theoretically.
[0130]
For reference, referring to FIG. 3 showing the graph of equation (28), the horizontal axis is Is3 / Is4 and the vertical axis is the offset. When the horizontal axis is 1, there is no relative variation of the forward current IS, and at this time, the offset is also eliminated. As Is3 / Is4 deviates from 1, the offset increases.
[0131]
In the above-described embodiment, the load passive elements Z1 and Z2 have the same effect regardless of whether they are resistance elements or inductors.
[0133]
Moreover, although it is an additional effect, the high frequency characteristics of the constant current source PNP transistor Q4 are not required. Because the emitter electrodes of the PNP transistors Q3 and Q4 are connected in common, no AC current or AC voltage is generated (virtual midpoint).
[0134]
The collector electrode is interrupted from alternating current by capacitive elements C1 and C2. Since the PNP transistor Q4 only needs to operate as a constant current source, the high fT characteristic of the PNP transistor is not required.
[0135]
Therefore, even when the ft of the PNP transistor is low, the high frequency characteristics of the entire circuit are not rate-limited (a circuit utilizing the high fT characteristics of the NPN transistor can be configured).
[0136]
Next, a second embodiment will be described.
[0137]
In FIG. 1 of the first embodiment described above, an example of a circuit as a balanced input and balanced output amplifier has been described. An example of development in other functional blocks is shown below. FIG. 4 shows a circuit configuration example as a mixer.
[0138]
Referring to FIG. 4, two differential pair NPN transistors Q5, Q6, Q7, and Q8 are added to the circuit of FIG. 1 on the collector electrode side of the NPN transistor Q2.
[0139]
That is, the emitter electrodes of the added NPN transistors Q5 and Q6 are connected in common and connected to the Q1 collector electrode. The emitter electrodes of NPN transistors Q7 and Q8 are also connected in common and connected to the collector electrode of NPN transistor Q2.
[0140]
The bases of the NPN transistors Q5 and Q8 are commonly connected and further connected to the local input terminal Lo2. The bases of the NPN transistors Q6 and Q7 are also commonly connected and further connected to the other local input terminal Lo1.
[0141]
The collector electrodes of the NPN transistors Q5 and Q7 are connected in common and connected to the output terminal OUT1, and further connected to the resistance element R3 via the load passive element Z1. The collector electrodes of the NPN transistors Q6 and Q8 are also connected in common and connected to the output terminal OUT2, and further connected to the resistance element R3 via the load passive element Z2.
[0142]
The configuration of the grounded emitter NPN transistor Q2, the constant current source PNP transistor Q4, the resistance elements R1, R2, and R3, and the capacitance elements C1 and C2 is the same as that of the embodiment of FIG. .
[0143]
The operation is the same as that of a circuit called a Gilbert cell mixer, which is a known technique, and the differential amplifier is configured in two vertical stages to realize a frequency conversion circuit (mixer) function. Here, the differential amplifier of the embodiment of FIG. 1 operates as a lower differential amplifier.
[0144]
Next, a third embodiment will be described.
[0145]
FIG. 5 shows a circuit configuration example as a quadrature modulator. Since the function details as a quadrature modulator are known, only the outline will be described.
[0146]
A so-called IQ signal is input to the input terminals IN1, IN2, IN3, and IN4 with a phase shift difference of 90 °. The local input terminals Lo1, Lo2, Lo3, Lo4 are also input with a phase shift difference of 90 °. The output signal is output in a balanced manner from the output terminals OUT1 and OUT2 (the output has a phase difference of 180 °).
[0147]
In FIG. 5, the PNP type transistors Q3, Q4, Q13, and Q14 are used as the constant current source transistors, and the bases of Q3, Q4, Q13, and Q14 are commonly connected to the reference power supply input terminal of the reference voltage Vref. The emitter electrodes are connected in common and connected to the power source Vcc via the resistance element R3.
[0148]
The collector electrode terminal of the PNP transistor Q3 is connected to GND via the capacitive element C1, and further connected to the base of the NPN transistor Q1 via the resistance element R1. The collector electrode terminal of the PNP transistor Q4 is connected to GND via the capacitive element C2, and further connected to the base of the NPN transistor Q2 via the resistive element R2.
[0149]
The collector electrode terminal of the PNP transistor Q13 is connected to GND via the capacitive element C11, and further connected to the base of the NPN transistor Q11 via the resistive element R11. The collector electrode terminal of the PNP transistor Q14 is connected to the GND via the capacitive element C12, and further connected to the base of the NPN transistor Q12 via the resistive element R12.
[0150]
NPN transistors Q1 and Q2 constitute a pair of grounded-emitter differential amplifiers, and the emitter electrode of NPN transistor Q2 is connected to GND. The base of the NPN type transistor Q1 is connected to the resistance element R1 and further to the input terminal IN1.
[0151]
The base of the NPN transistor Q2 is connected to the resistance element R2 and further to the input terminal IN2. The NPN transistors Q1 and Q12 also constitute a pair of common-emitter differential amplifiers, the emitter electrodes of the NPN transistors Q1 and Q12 are connected to GND, and the base of the NPN transistor Q1 is further connected to the resistance element R11 and the input terminal. Connected to IN11.
[0152]
Connected to the collector electrode of the NPN transistor Q2 are the emitter electrodes of the two differential pairs NPN transistors Q5 and Q6 and the NPN transistors Q7 and Q8 connected in common.
[0153]
The bases of the NPN transistors Q6 and Q7 are commonly connected and further connected to the local input terminal Lo1, and the bases of the NPN transistors Q5 and Q8 are commonly connected and connected to the local input terminal Lo2.
[0154]
The collector electrodes of the NPN transistors Q1 and Q12 are connected to the emitter electrodes of the two differential pairs NPN transistors Q5 and Q16 and the NPN transistors Q7 and Q18 connected in common. The bases of the NPN transistors Q5 and Q18 are connected in common and further connected to the local input terminal Lo11.
[0155]
The bases of the NPN transistors Q6 and Q17 are commonly connected and connected to the local input terminal Lo12. The collector electrodes of the NPN transistors Q5, Q7, Q15, and Q17 are commonly connected and connected to the output terminal OUT1, and are further connected to Vcc through the load passive element Z1 and the resistance element R5.
[0156]
The collector electrodes of the NPN transistors Q6, Q8, Q16, and Q18 are connected in common and connected to the output terminal OUT2, and further connected to the power supply Vcc through the load passive element Z2 and the resistance element R5.
[0157]
The operation is achieved by connecting two of the above-described mixer circuits in parallel as in a known quadrature modulator. Here, the differential amplifier of the embodiment of FIG. 1 operates as a lower differential amplifier of two mixer circuits.
[0158]
Next, a fourth embodiment will be described. FIG. 6 is a circuit configuration example as a gain control amplifier.
[0159]
In FIG. 6, the constant current source is composed of a PNP transistor Q4, the bases of the PNP transistor Q4 are connected in common, the emitter is also connected in common to the reference voltage input terminal of the reference voltage Vref, and the resistance element R3 is further connected. To the power supply Vcc.
[0160]
The collector electrode of the PNP transistor is grounded to GND via the capacitive element C1, and further connected to the NPN base and the input terminal IN1 via the resistor element R1.
[0161]
The collector electrode of the PNP transistor Q4 is connected to GND through the capacitive element C2, is further connected to the base of the NPN transistor Q2 through the resistance element R2, and is further connected to the input terminal IN2.
[0162]
The common emitter electrode of the transistors Q5 and Q6 constituting the differential pair is connected to the collector electrode of the NPN transistor Q1. The collector electrode of the NPN transistor Q5 is connected to the output terminal OUT1, and further connected to the common emitter electrode of the PNP transistor Q4 via the load passive element Z1. The collector electrode of the NPN transistor Q6 is connected to the common emitter electrode of the PNP transistors Q3 and Q4 via the load passive element Z4.
[0163]
Further, the load passive element Z3 is connected between the collector electrodes of the NPN transistors Q5 and Q6. The collector electrode of the NPN transistor Q2 is connected to the common emitter electrode of the NPN transistors Q7 and Q8 constituting the differential pair.
[0164]
The collector electrode of the NPN transistor Q8 is connected to the output terminal OUT2, and further connected to the common emitter electrode of the PNP transistor Q4 via the load passive element Z2. The collector electrode of the NPN transistor Q7 is connected to the common emitter electrode of the PNP transistor Q4 via the load passive element Z6. Furthermore, the load passive element Z5 is connected between the collector electrodes of the NPN transistors Q7 and Q8.
[0165]
The operation is basically the same as that of FIG. 1, but a differential pair of NPN transistors Q5 and Q6 and a differential pair of NPN transistors Q7 and Q8 are added to change the gain. Yes.
[0166]
That is, the magnitude of the signal output from the output terminals OUT1 and OUT2 can be varied by the difference voltage between the provided input terminals Vc1 and Vc2.
[0167]
【The invention's effect】
As described above, the semiconductor integrated circuit with a built-in bias circuit for a common-emitter differential amplifier according to the present invention has a power supply potential applied to a differential amplifier including a common-emitter NPN transistor pair whose emitter electrode is directly grounded without a resistor element. Current supply resistor element for supplying current from the current supply resistor, PNP transistor pair to which current is supplied from the current supply resistor element, and resistor element for supplying current supplied from the PNP transistor pair to the base electrode of the NPN transistor pair And a capacitive element for bypassing the high frequency of the input signal applied from the input terminal to the base electrode of the NPN transistor pair, so that the base bias of the common-emitter transistor is applied as a voltage. Instead, simply configure a circuit to supply the base current from the current source. There. When this configuration is used, there is an advantage that the base bias offset of the grounded-emitter transistor can be reduced and the current of the base bias circuit can be reduced.
[0168]
Moreover, although it is an additional effect, the high frequency characteristic of a constant current source transistor is not required. Because the emitter electrodes of the constant current source transistors are connected in common, no AC current or AC voltage is generated (virtual midpoint).
[0169]
Further, since the collector electrode is interrupted by alternating current and the constant current source transistor only has to operate as a constant current source, the high fT characteristic of the PNP transistor is not required. Therefore, even when the ft of the PNP transistor is low, the high frequency characteristic of the entire circuit is not rate-determined, and there is an effect that it is possible to configure a circuit that takes advantage of the high fT characteristic of the NPN transistor.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a first embodiment of the present invention.
FIG. 2 is a waveform diagram for explaining the operation of the first embodiment of the present invention.
FIG. 3 is a diagram showing a graph of Expression (28).
FIG. 4 is a circuit diagram of a mixer according to a second embodiment of the present invention.
FIG. 5 is a circuit diagram of an orthogonal modulator according to a third embodiment of the present invention.
FIG. 6 is a circuit diagram of a gain control amplifier according to a third embodiment of the present invention.
FIG. 7 is a circuit diagram of an example of a conventional bias generation circuit and a mixer.
[Explanation of symbols]
Q1, Q2, Q5-Q12, Q15-Q18 NPN transistors
Q3, Q4, Q13, Q14 PNP type transistors
R1, R2, R11, R12 resistance elements
R3 Resistance element for current supply
C1, C2, C11, C12 capacitive elements

Claims

A high-resistance element for preventing attenuation of an input signal level is connected to each base electrode of the NPN transistor pair of the differential amplifier including a grounded-emitter NPN transistor pair whose emitter electrode is directly grounded. A high frequency bypass capacitive element is connected to a corresponding collector electrode of a PNP transistor pair for supplying a base current via the element, and a current is connected between a commonly connected emitter electrode of the PNP transistor pair and a power supply potential. A semiconductor integrated circuit with a built-in bias circuit for a grounded-emitter differential amplifier, wherein a supply resistance element is inserted and connected, and the collector current of the NPN transistor pair is also controlled by a current flowing through the current supply resistance element circuit.

A current supply resistance element provided for controlling the collector current of the NPN transistor of the differential amplifier including a grounded emitter NPN transistor pair whose emitter electrode is directly grounded, and one end of which is connected to the power supply potential, and this current supply First and second PNP transistor pairs having emitter electrodes connected in common to the other ends of the resistor elements and serving as current sources for supplying base currents of the NPN transistor pairs, respectively. A high-frequency bypass capacitive element individually provided between the collector electrode of each of the PNP transistor pair and the ground potential, and a high-resistance element for preventing attenuation of an input signal level having one end connected to the collector electrode, The collector electrode of each second PNP transistor pair is the base electrode of the NPN transistor pair Common emitter differential amplifier bias circuit built-in semiconductor integrated circuit characterized by having a function to supply the base current through the high resistance element for damping prevention.

A differential amplifier including a grounded emitter NPN transistor pair whose emitter electrode is directly grounded, as a stable operation ensuring means, supplies a current from a power supply potential to the differential amplifier as a whole. Are connected between the collector electrode of each of the PNP transistor pairs for the base current source commonly connected to each other and the corresponding base electrode of each of the common emitter NPN transistor pair, and the input resistance of the input terminal connected to the base electrode is increased. A plurality of high resistance elements that prevent signal level attenuation by setting, and a plurality of capacitance elements that are connected between the collector electrode and the ground potential of each PNP transistor pair and prevent the inflow of input signal current to the collector electrode A semiconductor with a built-in bias circuit for a grounded-emitter differential amplifier Product circuit.

The grounded-emitter NPN transistor pair of a differential amplifier having a grounded-emitter NPN transistor pair whose emitter electrode is directly grounded is a current output side of a resistance element for current supply that collectively supplies current from a power supply potential to the differential amplifier. The other ends of the first and second load passive elements whose one ends are connected to the terminals are connected to the corresponding collector electrodes, respectively, and the collector current is controlled by the current supply resistance element. Semiconductor integrated circuit with built-in bias circuit for grounded emitter differential amplifier.

Base electrodes of said first and second NPN type transistors of the differential amplifier having a differential pair emitter electrode is composed of first and second NPN type transistor Ru is directly grounded, the first and second input terminals Are connected to the collector electrodes of the first and second PNP transistors for the corresponding base current sources through the first and second resistance elements, respectively, and further, the first and second First and second capacitive elements are connected between the collector electrode of the PNP transistor and the ground potential, respectively, and base electrodes of the first and second PNP transistors are commonly connected to a predetermined reference potential, 1 and the collector electrode of the second NPN transistor becomes a current output terminal of said differential amplifier, further first and second load Is connected to the common emitter electrodes of bundled said first and second PNP type transistor then through the dynamic element, a grounded emitter difference, characterized in that it is connected to a further supply potential via a current supply resistor element Semiconductor integrated circuit with built-in bias circuit for dynamic amplifier.

6. The semiconductor integrated circuit with a built-in bias circuit for a grounded-emitter differential amplifier according to claim 4, wherein the first and second load passive elements are configured as one of a resistance element and an inductor.