JP3795332B2

JP3795332B2 - Semiconductor laser device and manufacturing method thereof

Info

Publication number: JP3795332B2
Application number: JP2001015879A
Authority: JP
Inventors: 篤勇角田; 修三大渕; 昌彦阪田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-01-24
Filing date: 2001-01-24
Publication date: 2006-07-12
Anticipated expiration: 2021-01-24
Also published as: JP2002223036A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば光情報記録再生システム等に用いられる半導体レーザ素子及びその製造方法に関する。
【０００２】
【従来の技術】
近年、光情報記録再生システムのキーデバイスとして半導体レーザ素子は積極的に研究開発されている。その中で、ＣＤ（コンパクトディスク）からさらに高密度、大容量化の要請によってＤＶＤ（デジタルバーサタイルディスク）が実用化されてきた。そして、ＤＶＤ用光情報記録再生システムに対しては、現在までの光情報記録再生システムやデータを継承・活用するために、ＣＤの再生や、ＣＤのデータの読み出しを行えるように要望されている。
【０００３】
さて、ＤＶＤ用のピックアップでは波長が６３５〜６５０ｎｍ帯の半導体レーザを用いる。一方、ＣＤ用のピックアップでは７８０ｎｍ帯の半導体レーザを用いている。一般的に波長が短ければ読み出し光のビーム径が小さくなるので、ＤＶＤ用の６３５〜６５０ｎｍ帯の半導体レーザでもほとんどのＣＤ、例えば音楽用ＣＤ,ＣＤ−ＲＯＭ（リードオンリメモリ）の再生や、ＣＤのデータの読み出しは可能であるが、ＣＤ−Ｒ（レコーダブル）については記録面の反射率が６３５〜６５０ｎｍの波長の光に対して低く、ＣＤ−Ｒの再生、ＣＤ−Ｒのデータの読み出しは不可能である。
【０００４】
そこで、ＤＶＤ,ＣＤの両方に対して、再生、データの読み出しを可能にするために、１つのピックアップ内に２つの半導体レーザを内臓したピックアップが考案され、実用化されている。しかしながら、１つのピックアップ内に２つの半導体レーザを内臓した結果、ピックアップのサイズが大きくなるという問題が生じると共に、部品点数の増加によるコスト高を招くという問題があった。
【０００５】
従来、これらの問題を解消するための半導体レーザ素子としては、例えば特開平１１−１１２１０８号公報に示すものがある。特開平１１−１１２１０８号公報の半導体レーザ素子は、図１９に示すように、下部レーザ１０５０と、この下部レーザ１０５０上に形成され、この下部レーザ１０５０が出射する光の波長と異なる波長の光を出射する上部レーザ１０６０とを備えている。つまり、図１９の半導体レーザ素子は、各々異なる波長の光を発光する２つの発光領域を備えている。
【０００６】
上記下部レーザ１０５０は、ｎ型ＧａＡｓ基板１０１１、ｎ型ＡｌＧａＩｎＰクラッド層１０１２、ＧａＩｎＰウエル層とＡｌＧａＩｎＰバリア層とＡｌＧａＩｎＰガイド層とからなる量子井戸活性層１０１３、第１ｐ型ＡｌＧａＩｎＰクラッド層１０１４、ＡｌＧａＩｎＰエッチングストップ層１０１５、第２ｐ型ＡｌＧａＩｎＰクラッド層１０１６、ｎ型ＧａＡｓブロック層１０１７、及びｐ型ＧａＡｓコンタクト層１０１８で構成されている。また、上記上部レーザ１０６０は、ｐ型ＡｌＧａＡｓクラッド層１０２２、ＡｌＧａＡｓ活性層１０２３、第１ｎ型ＡｌＧａＡｓクラッド層１０２４、ＡｌＧａＡｓエッチングストップ層１０２５、第２ｎ型ＡｌＧａＡｓクラッド層１０２６、ｐ型ＧａＡｓブロック層１０２７、及びｎ型ＧａＡｓコンタクト層１０２８からなる。なお、１０３２,１０３６はｎ（−）電極、１０３４はｐ（＋）電極を示す。
【０００７】
【発明が解決しようとする課題】
しかしながら、図１９の半導体レーザ素子では、上部レーザ１０６０の電流ブロック層（電流狭窄層）１０２７がｐ型であるために、上部レーザ１０６０がターンオンしやすく、上部レーザ１０６０に電流リークが発生しやすいという欠点がある。
【０００８】
そこで、本発明の課題は、下部レーザと上部レーザとを互いに独立して確実に発光させることができる半導体レーザ素子及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するために本発明の半導体レーザ素子は、基板上に形成された第１レーザ部と、この第１レーザ部上に形成され、上記第１レーザ部のレーザ光の波長と異なる波長のレーザ光を発生する第２レーザ部とを少なくとも有する１チップの半導体レーザ素子であって、上記第１レーザ部および上記第２レーザ部の電流狭窄層の導電型がｎ型であり、上記第１レーザ部および上記第２レーザ部には埋め込みリッジ構造の互いに略平行なリッジストライプが形成され、上記第１レーザ部のリッジストライプの上方に位置すると共に、上記第１ , 第２レーザ部のリッジストライプに略平行、かつ、上記第２レーザ部の発光層よりも深く、かつ、上記第１レーザ部の電流経路を遮断しない深さを有する溝を備えることを特徴とする。
【００１０】
上記構成の半導体レーザ素子によれば、上記第１レーザ部および上記第２レーザ部の電流狭窄層の導電型がｎ型であることにより、第２レーザ部を発光させているときに、第２レーザ部の電流狭窄層がターンオンしにくくなり、第２レーザ部に電流リークが発生しない。また、上記第１レーザ部と第２レーザ部とを互いに独立して確実に発光させることができる。
【００１１】
【００１２】
また、上記第１レーザ部および上記第２レーザ部には埋め込みリッジ構造の互いに略平行なリッジストライプが形成されていることにより、通常の１チップ１波長レーザと同様の良好な特性を得ることができる。
【００１３】
【００１４】
また、上記溝を形成することによって、第１レーザ部のリッジストライプの上方に位置する未成長部及びｐ型に反転した部分が除去される。その結果、上記第２レーザ部における電流リークの発生を確実に防止することができる。
【００１５】
一実施形態の半導体レーザ素子は、上記第１レーザ部の上面電極と上記第２レーザ部の上面電極とが段差を有するように分離されていると共に、上記第２レーザ部の上面電極と上記第２レーザ部の下面電極とが段差を有するように分離されている。
【００１６】
これにより、第１レーザ部の上面電極、第２レーザ部の上面電極、および第２レーザ部の下面電極の各コンタクト層に対して最適なオーミック電極を形成することができる。
【００１７】
一実施形態の半導体レーザ素子は、上記第１レーザ部の上面電極であるＰ電極と上記第２レーザ部の下面電極であるＮ電極とを共通の電極としている。
【００１８】
これにより、リードボンドの回数を少なくすることができ、リードボンド領域が広くなり、工程を簡便化することができる。
【００１９】
一実施形態の半導体レーザ素子の製造方法は、上記第２レーザ部の成長温度は上記第１レーザ部の成長温度よりも低い。
【００２０】
これにより、第１レーザ部中のドーパント拡散を抑えることができる。上記第２レーザ部の低温成長を可能にする方法としては、例えば分子線エピタキシー（以下、ＭＢＥという）法がある。
【００２１】
一実施形態の半導体レーザ素子の製造方法は、上記第２レーザ部を固体ソース分子線エピタキシー法により成長させる。
【００２２】
これにより、上記第１レーザ部がＡｌＧａＩｎＰ系であっても、第２レーザ部の成長中に分解した活性な水素により、第１レーザ部のｐ型ドーパント（不純物）が不活性とならない。したがって、上記第１レーザ部におけるキャリア濃度の低下を阻止できる。
【００２３】
一実施形態の半導体レーザ素子の製造方法は、上記第１,第２レーザ部の上面電極および上記第２レーザ部の下面電極を設けるためのフォトリソグラフィー工程ではネガレジストを使用する。
【００２４】
これにより、上記フォトリソグラフィー工程においてポジレジストを使用した場合のような、段差の側壁にＵＶ露光不足によるレジスト残りが発生せず、不要な電極材料が残留してしまうこともない。すなわち、上記第１,第２レーザ部の上面電極および第２レーザ部の下面電極を設けるためのフォトリソグラフィー工程でネガレジストを使用するので、第１,第２レーザ部の上面に段差があっても、段差の側壁にレジストが残らず、不要な電極材料を完全に除去できて、電流リークの発生を確実に防止できる。
【００２５】
一実施形態の半導体レーザ素子の製造方法は、上記フォトリソグラフィー工程における現像後の表面処理及びレジスト除去を、ＵＶ−Ｏ_３アッシングにより行う。
【００２６】
これにより、上記フォトリソグラフィー工程でネガレジストを使用しても、半導体層にダメージが生じるのを阻止できると共に、レジストを完全に除去することができる。
【００２７】
上記フォトリソグラフィー工程における現像後の表面処理をプラズマアッシング等の強い処理にすると、半導体層にダメージを与えてしまう。そして、プラズマアッシング等の強い処理は、レジスト除去時においても半導体層にダメージを与えてしまう。また、通常の有機洗浄やリムーバ処理ではレジストを完全に除去しきれない。
【００２８】
【発明の実施の形態】
以下、本発明の半導体レーザ素子を図示の実施の形態により詳細に説明する。
【００２９】
図１は本発明の実施の一形態の半導体レーザ素子の構造を示す図である。この半導体レーザ素子は、図１に示すように、１チップの半導体レーザ素子であって、ｎ型ＧａＡｓ基板１上に形成された第１レーザ部としての下部レーザ５０と、この下部レーザ５０上に形成され、下部レーザ５０のレーザ光の波長と異なる波長のレーザ光を発生する第２レーザ部としての上部レーザ６０とを備えている。上記下部レーザ５０および上部レーザ６０には、埋め込みリッジ構造の互いに平行なリッジストライプ５１,６１が形成されている。
【００３０】
上記下部レーザ５０は、ｎ型ＧａＡｓバッファー層２、ｎ型Ａｌ_０．５ＧａＡｓクラッド層３、発光層としてのノンドープＡｌＧａＡｓＭＱＷ（多重量子井戸：Multiple Quantum Well）活性層４、ｐ型Ａｌ_０．５ＧａＡｓ第１クラッド層５、及びｐ型ＧａＡｓエッチングストップ層６をｎ型ＧａＡｓ基板１上に有している。そして、上記ｐ型ＧａＡｓエッチングストップ層６上にはリッジストライプ５１を設けている。このリッジストライプ５１は、ｐ型Ａｌ_０．５ＧａＡｓ第２クラッド層７とｐ型ＧａＡｓキャップ層８とで構成されている。また、上記リッジストライプ５１は、ｎ型Ａｌ_０．７ＧａＡｓ層９、ｎ型ＧａＡｓ層１０、及びｐ型ＧａＡｓ層１１からなる電流狭窄層５２で両側方側から挟み込まれている。つまり、上記リッジストライプ５１の両側面は電流狭窄層５２により埋め込まれている。そして、上記リッジストライプ５１及び電流狭窄層５２の上には、ｐ型ＧａＡｓコンタクト層１２、ノンドープＡｌ_０．５ＧａＡｓエッチングストップ層１３を順に積層している。
【００３１】
また、上記上部レーザ６０は、ｎ型ＧａＡｓコンタクト層１４、ｎ型ＧａＡｓバッファー層１５、ｎ型ＧａＩｎＰバッファー層１６、ｎ型（Ａｌ_０．７２Ｇａ）ＩｎＰクラッド層１７、発光層としてのノンドープＧａＩｎＰ／ＡｌＧａＩｎＰＭＱＷ活性層１８、ｐ型（Ａｌ_０．７２Ｇａ）ＩｎＰ第１クラッド層１９、及びノンドープＧａＩｎＰエッチングストップ層２０を有している。そして、上記ノンドープＧａＩｎＰエッチングストップ層２０上には、ｐ型（Ａｌ_０．７２Ｇａ）ＩｎＰ第２クラッド層２１とｐ型ＧａＩｎＰ中間層２２とｐ型ＧａＡｓキャップ層２３とで構成されたリッジストライプ６１を設けている。このリッジストライプ６１はｎ型ＧａＡｓ電流狭窄層２４で両側方側から挟み込まれている。つまり、上記リッジストライプ６１の両側面はｎ型ＧａＡｓ電流狭窄層２４で埋め込まれている。また、上記リッジストライプ６１は、下部レーザ５０のリッジストライプ５１と横方向に１０μｍ以上離れるように設けている。そして、上記リッジストライプ５１及び電流狭窄層２４の上にはｐ型ＧａＡｓコンタクト層２５が設けられている。
【００３２】
また、上記下部レーザ５０のＮ（−）電極は、ｎ型ＧａＡｓ基板１下に設けられ、ＡｎＧｅ／Ｎｉ電極２６とＭｏ／Ａｕ電極２７とで構成されている。そして、上記下部レーザ５０のＰ（＋）電極として、ｐ型ＧａＡｓコンタクト層１２より上をエッチング除去された部分にＡｕ／ＡｕＺｎ電極３１を設けている。一方、上記上部レーザ６０のＮ電極として、ｎ型ＧａＡｓバッファー層１５より上を選択的にエッチング除去された部分にＡｕＧｅ電極３０を設けている。そして、上記上部レーザ６０のＰ電極は、Ａｕ／ＡｕＺｎ電極２８とＭｏ／Ａｕ電極２９とからなり、ｐ型ＧａＡｓコンタクト層２５上に設けられている。ここでは、上記Ａｕ／ＡｕＺｎ電極２８とＭｏ／Ａｕ電極２９とからなる電極が、上部レーザ６０の上面電極である。また、上記ＡｕＧｅ電極３０が上部レーザ６０の下面電極であり、Ａｕ／ＡｕＺｎ電極３１は下部レーザ５０の上面電極である。そして、上記上部レーザ６０の上面電極とはｎ型ＧａＡｓ基板１と反対側の電極のことであり、上部レーザ６０の下面電極とはｎ型ＧａＡｓ基板１側の電極のことである。また、上記下部レーザ５０の上面電極とはｎ型ＧａＡｓ基板１と反対側の電極のことである。
【００３３】
このような上記上部レーザ６０のＮ電極と下部レーザ５０のＰ電極とを共通電極とするために、ＡｕＧｅ電極３０とＡｕ／ＡｕＺｎ電極３１との上にＭｏ／Ａｕ電極３２が設けられている。このように、上記下部レーザ５０の上面電極であるＰ電極と上部レーザ６０の下面電極であるＮ電極とを共通の電極とすることにより、リードボンドの回数を少なくすることができ、リードボンド領域が広くなり、工程を簡便化することができる。
【００３４】
また、上記上部レーザ６０において、下部レーザ５０のリッジストライプ５１の上方に位置する部分には溝３３を形成している。この溝３３は、Ｍｏ／Ａｕ電極２９の上面からｎ型ＧａＩｎＰバッファー層１６の上面まで達している。
【００３５】
上記構成の半導体レーザ素子は以下のようにして作製することができる。
【００３６】
まず、図２に示すように、ｎ型ＧａＡｓ基板１に対して、ＭＯＣＶＤを成長温度６８５〜７５０℃で行う。これにより、上記ｎ型ＧａＡｓ基板１上に、厚み０．５μｍのｎ型ＧａＡｓバッファー層２、厚み１．６μｍのｎ型Ａｌ_０．５ＧａＡｓクラッド層３、ノンドープＭＱＷ活性層４として厚み６０ÅのＡｌ_０．２７ＧａＡｓ＋（厚み１００ÅのＡｌ_{０．１２８}ＧａＡｓ×８、厚み５０ÅのＡｌ_０．３５ＧａＡｓ×７）＋厚み６０ÅのＡｌ_０．２７ＧａＡｓ、ｐ型Ａｌ_０．５ＧａＡｓ第１クラッド層５、厚み２８Åのｐ型ＧａＡｓエッチングストップ層６、厚み１．２３μｍのｐ型Ａｌ_０．５ＧａＡｓ第２クラッド層１０７、及び厚み０．７５μｍのｐ型ＧａＡｓキャップ層１０８を順次成長させる。
【００３７】
次に、フォトリソグラフィーとエッチングにより、ｐ型Ａｌ_０．５ＧａＡｓ第２クラッド層１０７及びｐ型ＧａＡｓキャップ層１０８をリッジ形状に形成して、図３に示すようなリッジストライプ５１をｐ型ＧａＡｓエッチングストップ層６上に設ける。ここでは、硫酸と過酸化水素水の混合液を用いて、ｐ型Ａｌ_０．５ＧａＡｓ第２クラッド層１０７の途中までエッチングした後、ＧａＡｓに対して選択性を有する弗化水素酸を用いてｐ型ＧａＡｓエッチングストップ層６でエッチングを停止させる。なお、図３の３４は上記フォトリソグラフィーで形成されるレジストマスクである。
【００３８】
続いて、図４に示すように、上記レジストマスク３４を除去し、２回目のＭＯＣＶＤを成長温度６８５〜７５０℃で行う。これにより、上記ｐ型ＧａＡｓエッチングストップ層６上に、厚み１．０μｍのｎ型Ａｌ_０．７ＧａＡｓ層９、厚み０．３μｍのｎ型ＧａＡｓ層１０、及び厚み０．６５μｍのｐ型ＧａＡｓ層１１が順次積層して、リッジストライプ５１の側方両側に電流狭窄層５２が形成される。すなわち、上記リッジストライプ５１の側面の埋め込みが行われる。このとき、上記電流狭窄層５２の形成に伴って、リッジストライプ５１上に不要層３６が積層されてしまう。
【００３９】
続いて、図５に示すように、上記電流狭窄層５２上にレジストマスク３５を積層した後、このレジストマスク３５をマスクとして用いて、レジスト開口部から露出した不要層３６を完全にエッチング除去する。すなわち、そのエッチング除去は、ｐ型ＧａＡｓキャップ層８の表面が露出するまで行われる。ここでは、硫酸と過酸化水素水の混合液を用いて時間制御でエッチング除去を行なっている。
【００４０】
次に、図６に示すように、上記レジストマスク３５を除去した後、３回目のＭＯＣＶＤを成長温度５８５〜７００℃で行う。これにより、上記リッジストライプ５１及び電流狭窄層５２上に、厚み５．５μｍのｐ型ＧａＡｓコンタクト層１２、厚み１００ÅのノンドープＡｌ_０．５ＧａＡｓエッチングストップ層１１３、及び厚み２．０μｍのｎ型ＧａＡｓコンタクト層１１４が順次成長する。
【００４１】
次に、成長前処理として硫酸処理を行なった後、固体ソースＭＢＥ法を成長温度４８０〜４９０℃で行う。これにより、図７に示すように、ｎ型ＧａＡｓコンタクト層１１４上に、厚み０．２５μｍのｎ型ＧａＡｓバッファー層１１５、厚み０．２５μｍのｎ型ＧａＩｎＰバッファー層１１６、厚み１．２μｍのｎ型（Ａｌ_０．７２Ｇａ）ＩｎＰクラッド層１１７、ノンドープＭＱＷ活性層１１８として厚み５００Åの（Ａｌ_０．５Ｇａ）ＩｎＰ＋（厚み５０ÅのＩｎＧａＰ×４、厚み５０Åの（Ａｌ_０．５Ｇａ）ＩｎＰ×３）＋厚み５００Åの（Ａｌ_０．５Ｇａ）ＩｎＰ、厚み０．１７μｍのｐ型（Ａｌ_０．７２Ｇａ）ＩｎＰＩｎＰ第１クラッド層１１９、厚み８０ÅのノンドープＧａＩｎＰエッチングストップ層１２０、厚み１．０３μｍのｐ型（Ａｌ_０．７２Ｇａ）ＩｎＰ第２クラッド層１２１、ｐ型ＧａＩｎＰ中間層１２２、及びｐ型ＧａＡｓキャップ層１２３を順次成長させる。
【００４２】
次に、図８に示すように、ＥＢ（電子ビーム）蒸着により厚み１５００Åのアルミナ膜をｐ型ＧａＡｓキャップ層１２３表面に蒸着させた後、フォトリソグラフィーとエッチングにより、ｐ型（Ａｌ_０．７２Ｇａ）ＩｎＰ第２クラッド層２１、ｐ型ＧａＩｎＰ中間層２２、ｐ型ＧａＡｓキャップ層２３をリッジ形状に形成する。これにより、上記ノンドープＧａＩｎＰエッチングストップ層１２０上にリッジストライプ６１が形成される。このとき、上記リッジストライプ６１は、下部レーザ５０のリッジストライプ５１と横方向に１０μｍ以上離れるように設けている。ここでは、硫酸と過酸化水素水の混合液を用いて、ｐ型ＧａＡｓキャップ層１２３をエッチングする。その後、臭素とリン酸の混合液を用いて、ｐ型ＧａＩｎＰ中間層１２２とｐ型（Ａｌ_０．７２Ｇａ）ＩｎＰ第２クラッド層２１の途中までエッチングする。そして、ＧａＩｎＰに対して選択性を有するリン酸を用いて、ノンドープＧａＩｎＰエッチングストップ層１２０でエッチングを停止させる。なお、図８の３７はパターニングされたアルミナ膜であり、３８はレジストマスクである。
【００４３】
次に、図９に示すように、上記レジストマスク３８を除去した後、２回目の固体ソースＭＢＥ法を成長温度６００℃で行う。これにより、上記リッジストライプ６１の側方両側に、厚み１．５８μｍのｎ型ＧａＡｓ電流狭窄層２４が形成される。すなわち、上記リッジストライプ６１の埋め込みが行われる。このとき、上記ｎ型ＧａＡｓ電流狭窄層２４の形成に伴って、アルミナ膜３７上に不要層４０が積層されてしまう。
【００４４】
続いて、図１０に示すように、レジストマスク３９をマスクとして用いて、レジスト開口部から露出した不要層４０を完全にエッチング除去する。すなわち、そのエッチング除去は、アルミナ膜３７の表面が露出するまで行われる。ここでは、アルミナ膜に対して選択性を有する硫酸と過酸化水素水の混合液を用いて、アルミナ膜３７でエッチングを停止させる。
【００４５】
次に、図１１に示すように、レジストマスク３９を除去した後、アルミナ膜３７を弗化水素酸により除去する。そして、３回目の固体ソースＭＢＥ成長法を成長温度６００℃で行うことにより、リッジストライプ６１及びｎ型ＧａＡｓ電流狭窄層１２４上に、厚み４．０μｍのｐ型ＧａＡｓコンタクト層１２５を成長させる。このときの要部の拡大構造図が図１８である。図１８では、下部レーザ５０のリッジストライプ５１の上方に位置するＭＢＥ成長部を小円で囲み、その小円で囲んだ部分、つまりＭＢＥ成長部を拡大して大円内に図示している。図１８の大円内に示すように、ｎ型ＧａＩｎＰバッファー層１１６より上のＰ系成長層は凹凸のため未成長となる。また、ｎ型ＧａＡｓ電流狭窄層１２４は特にドーパントにＳｉを用いた場合には凹凸による面方位の違いによりｐ型に反転してしまう。すなわち、上記ｎ型ＧａＡｓ電流狭窄層１２４にｐｎ反転層（図１８の斜線部）が形成されてしまう。
【００４６】
次に、電極形成工程として、図１２に示すように、フォトリソグラフィーと、矩形領域に対するエッチングを行って、ｐ型ＧａＡｓコンタクト層２２５、ｎ型ＧａＡｓ電流狭窄層２２４、ノンドープＧａＩｎＰエッチングストップ層２２０、ｐ型（Ａｌ_０．７２Ｇａ）ＩｎＰ第１クラッド層２１９、ノンドープＭＱＷ活性層２１８、ｎ型（Ａｌ_０．７２Ｇａ）ＩｎＰクラッド層２１７、及びｎ型ＧａＩｎＰバッファー層１６を形成する。ここでは、ＧａＩｎＰに対して選択性を有するアンモニアと過酸化水素水の混合液を用いて、ｐ型ＧａＡｓコンタクト層１２５、ｎ型ＧａＡｓ電流狭窄層１２４をノンドープＧａＩｎＰエッチングストップ層１２０に達するまでエッチング除去する。そして、更に、ＧａＡｓに対して選択性を有する塩酸でノンドープＧａＩｎＰエッチングストップ層１２０、ｐ型（Ａｌ_０．７２Ｇａ）ＩｎＰＩｎＰ第１クラッド層１１９、ノンドープＭＱＷ活性層１８、ｎ型（Ａｌ_０．７２Ｇａ）ＩｎＰクラッド層１１７、およびｎ型ＧａＩｎＰバッファー層１１６の各一部をエッチング除去する。このエッチング除去は、ｎ型ＧａＡｓバッファー層１１５が露出するまで行われる。
【００４７】
そして更に、図１３に示すようにフォトリソグラフィーと、矩形領域に対するエッチングを行って、ｎ型ＧａＡｓバッファー層１５、ｎ型ＧａＡｓコンタクト層１４、及びノンドープＡｌ_０．５ＧａＡｓエッチングストップ層１３を形成する。ここでは、Ａｌ_０．５ＧａＡｓに対して選択性を有するクエン酸と過酸化水素水の混合液がノンドープＡｌ_０．５ＧａＡｓエッチングストップ層１１３に達するまで、ｎ型ＧａＡｓバッファー層１１５とｎ型ＧａＡｓコンタクト層１１４とのエッチング除去を行う。そして、更に、ＧａＡｓに対して選択性を有する弗化水素酸がｐ型ＧａＡｓコンタクト層１２に達するまで、ノンドープＡｌ_０．５ＧａＡｓエッチングストップ層１１３のエッチング除去を行う。その後、弗化水素酸のレジストダメージによる表面変成物を除去するために硫酸処理を行なっている。
【００４８】
次に、図１４に示すように、表面にＡｕＧｅを蒸着して、フォトリソグラフィーとエッチングとを行うことによって、ＡｕＧｅ膜をパターニングし、上部レーザ６０のＮ電極としてのＡｕＧｅ電極３０を形成している。ここでは、上記フォトリソグラフィーで使用するレジストはネガレジストを用いて行なっている。なぜならば、仮に、本工程でポジレジストを用いた場合、矩形型の段差部に付くレジスト膜厚は他の部分よりも厚くなり、露光時に紫外線が浸透せずレジスト残りが発生し、電極エッチングが阻害され、不良な電極層が残り、電流リークの原因となるためである。したがって、上記フォトリソグラフィーで使用するレジストをネガレジストにしているから、電流リークの発生を確実に阻止することができる。また、上記エッチングは、ヨウ素とヨウ化アンモニウムとエタノールの混合液で行なっている。そして、上記ネガレジスト使用時の現像後の表面処理及びレジスト除去はＵＶ−Ｏ_３アッシャーを用いて行なう。これにより、プラズマアッシングを用いた時のように半導体層にダメージ与えることなく、有機洗浄やリムーバ処理のようにレジストを除去しきれなかったりすることがない。すなわち、レジストを完全かつ確実に除去することができる。
【００４９】
次に、図１５に示すように、フォトリソグラフィーによって上部レーザ６０のＰ電極と、下部レーザ５０のＰ電極のパターンを作製し、それらの上方からＡｕ／ＡｕＺｎの蒸着を行った後、リフトオフを行って、下部レーザ５０のＰ電極としてのＡｕ／ＡｕＺｎ電極３１を形成すると共に、上部レーザ６０のＰ電極の一構成部となるＡｕ／ＡｕＺｎ電極１２８を形成する。
【００５０】
引き続き、図１６に示すように、表面にＭｏ／Ａｕを蒸着させた後、フォトリソグラフィーとエッチングと行うことによって、Ｍｏ／Ａｕ電極３２,１２９を形成する。このＭｏ／Ａｕ電極３２の形成により、下部レーザ５０のＰ電極と上部レーザ６０のＮ電極とが共通の電極となる。ここでは、特に、上記フォトリソグラフィーで使用するレジストはネガレジストを用いて行なう。なぜならば、仮に、本工程でポジレジストを用いた場合、矩形型の段差部に付くレジスト膜厚は他の部分よりも厚くなり、露光時に紫外線が浸透せずレジスト残りが発生し、電極エッチングが阻害され、電流リークの原因となるためである。したがって、上記フォトリソグラフィーで使用するレジストをネガレジストにしているから、電流リークの発生を確実に阻止することができる。また、Ａｕのエッチングはヨウ素とヨウ化アンモニウムとエタノールの混合液で行ない、Ｍｏのエッチングは過酸化水素水を用いて行なう。そして、上記ネガレジスト使用時の現像後の表面処理及びレジスト除去はＵＶ−Ｏ_３アッシャーを用いて行なう。これにより、プラズマアッシングを用いた時のように半導体層にダメージ与えることなく、有機洗浄やリムーバ処理のようにレジストを除去しきれなかったりすることがない。すなわち、レジストを完全かつ確実に除去することができる。
【００５１】
そして、図１７に示すように、フォトリソグラフィーとエッチングを行うことによって、下部レーザ５０のリッジストライプ５１の上方に位置すると共に、リッジストライプ５１,６１に平行、かつ、上部レーザ６０のノンドープＧａＩｎＰ／ＡｌＧａＩｎＰＭＱＷ活性層１８よりも深く、かつ、下部レーザ５０の電流経路を遮断しない深さを有する溝３３を形成する。つまり、この溝３３を形成するために、エッチング除去はｎ型ＧａＩｎＰバッファー層１６の表面が露出するまで行われている。これにより、上記Ｍｏ／Ａｕ電極２９、Ａｕ／ＡｕＺｎ電極２８、ｐ型ＧａＡｓコンタクト層２５、ｎ型ＧａＡｓ電流狭窄層２４、ノンドープＧａＩｎＰエッチングストップ層２０、ｐ型（Ａｌ_０．７２Ｇａ）ＩｎＰＩｎＰ第１クラッド層１９、ノンドープＭＱＷ活性層１８、及びｎ型（Ａｌ_０．７２Ｇａ）ＩｎＰクラッド層１７が形成される。ここでは、上記Ｍｏ／Ａｕ電極１２９のエッチングは、Ａｕのエッチングにはヨウ素とヨウ化アンモニウムとエタノールの混合液を用いて行ない、Ｍｏのエッチングには過酸化水素水を用いて行なった。またＡｕ／ＡｕＺｎ電極２８のエッチングは、ヨウ素とヨウ化アンモニウムとエタノールの混合液を用いて行い、ＧａＩｎＰに対して選択性を有するアンモニアと過酸化水素水の混合液でｐ型ＧａＡｓコンタクト層２５、ｎ型ＧａＡｓ電流狭窄層２４のｐｎ反転層をエッチング除去している。そして、そのアンモニアと過酸化水素水の混合液を用いて、ｎ型ＧａＩｎＰバッファー層１６の表面が露出するまでエッチングを続けている。
【００５２】
最後に、上記ｎ型ＧａＡｓ基板１下に、下部レーザ５０のＮ電極としてのＡｕＧｅ／Ｎｉ電極２６をスパッタで形成し、電極アロイを行なった後、Ｍｏ／Ａｕ２７をスパッタで形成することにより図１に示すように本実施の形態の半導体レーザ素子が得られる。
【００５３】
このように作製された半導体レーザ素子によれば、下部レーザ５０を駆動する場合は電極３２,２７間に駆動電圧を印加して電流を注入する一方、上部レーザ６０を駆動する場合は電極２９,３２間駆動電圧を印加して電流を注入する。このとき、上記上部レーザ６０の電流狭窄層がｎ型であるから、上部レーザ６０が駆動しているときに、上部レーザ６０の電流狭窄層がターンオンしにくくなっている。したがって、上記上部レーザ６０の電流リークが押さえられ、下部レーザ５０と上部レーザ６０を互いに独立して確実に駆動することができる。
【００５４】
また、上記下部レーザ５０および上部レーザ６０に、埋め込みリッジ構造の互いに平行なリッジストライプ５１,６１を形成しているから、通常の１チップ１波長レーザと同様の良好な特性を得ることができる。
【００５５】
また、図１８に示すように、下部レーザ５０のリッジストライプ５１凹凸の影響を受けて、リッジストライプ５１の上方にＭＢＥ未成長部及びｐｎ反転層が形成され、上部レーザ６０におけるｐｎ反転層の部分において電流リークの発生が心配されるが、下部レーザ５０のリッジストライプ５１の上方に溝３３を形成しているから、ｐ型に反転した部分による電流経路が遮断され、上部レーザ６０における電流リークの発生を確実に防止することができる。
【００５６】
また、上記下部レーザ５０の上面電極と上部レーザ６０の上面電極とが段差を有するように分離されていると共に、上部レーザ６０の上面電極と上部レーザ６０の下面電極とが段差を有するように分離されているから、下部レーザ５０,上部レーザ６０の各コンタクト層に対して最適なオーミック電極を形成することができる。つまり、ｐ型ＧａＡｓコンタクト層１２、ｐ型ＧａＡｓコンタクト層２５、およびｎ型ＧａＡｓバッファー層１５の夫々に対して最適なオーミック電極を形成することができる。そして、上記下部レーザ５０の上面電極と上部レーザ６０の下面電極とが共通の電極となっているので、下部レーザ５０の上面電極と上部レーザ６０の下面電極とに対するリードボンドを容易に行うことができる。
【００５７】
また、上記上部レーザ６０の成長温度を下部レーザ５０の成長温度よりも低くしているから、下部レーザ５０中のドーパント拡散を抑えることができる。
【００５８】
また、上記上部レーザ６０を固体ソースＭＢＥ法により成長させるから、下部レーザ５０におけるキャリア濃度の低下を阻止できる。
【００５９】
尚、本発明には数多くの実施の形態があり、使用する半導体材料、電極材料など上記実施例に限定されるものではない。また、上記半導体レーザ素子の各層の膜厚は一例である。
【００６０】
また、上記実施の形態では、下部レーザ５０のリッジストライプ５１と、上部レーザ６０のリッジストライプ６１とは互いに平行であったが、リッジストライプ５１,６１は互いに略平行であってもよい。
【００６１】
また、上記実施の形態では、溝３３はリッジストライプ５１,６１に平行であったが、リッジストライプ５１,６１に略平行であってもよい。そして、上記溝３３は、Ｍｏ／Ａｕ電極２９の上面からｎ型ＧａＩｎＰバッファー層１６の上面まで達していたが、溝は下部レーザ５０のｐ型コンタクト層を貫通しなけばよい。要するに、上記下部レーザ５０のリッジストライプ５１の上方に形成する溝は、ノンドープＧａＩｎＰ／ＡｌＧａＩｎＰＭＱＷ活性層１８よりも深く、ｐ型ＧａＡｓコンタクト層の下面より浅ければよい。
【００６２】
【発明の効果】
本発明にあっては、１チップ内に異なる発振波長を発生する複数の半導体レーザ素子積層した構造において各々の半導体レーザ素子において良好な特性を持たせることができると同時に工程を簡略化することができる。
【図面の簡単な説明】
【図１】図１は本発明の実施の一形態の半導体レーザ素子の構造図である。
【図２】図２は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図３】図３は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図４】図４は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図５】図５は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図６】図６は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図７】図７は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図８】図８は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図９】図９は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図１０】図１０は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図１１】図１１は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図１２】図１２は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図１３】図１３は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図１４】図１４は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図１５】図１５は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図１６】図１６は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図１７】図１７は上記半導体レーザ素子の製造の一工程を説明するための構造図である。
【図１８】図１８は上記半導体レーザ素子における下部レーザのリッジストライプの上方のＭＢＥ未成長部及びｐｎ反転層を示す図である。
【図１９】図１９は従来の半導体レーザ素子の構造図である。
【符号の説明】
１ｎ型ＧａＡｓ基板
２ｎ型ＧａＡｓバッファー層
３ｎ型Ａｌ_０．５ＧａＡｓクラッド層
４ノンドープＡｌＧａＡｓＭＱＷ活性層
５ｐ型Ａｌ_０．５ＧａＡｓ第１クラッド層
６ｐ型ＧａＡｓエッチングストップ層
７ｐ型Ａｌ_０．５ＧａＡｓ第２クラッド層
８ｐ型ＧａＡｓキャップ層
９ｎ型Ａｌ_０．７ＧａＡｓ層
１０ｎ型ＧａＡｓ層
１１ｐ型ＧａＡｓ層
１２ｐ型ＧａＡｓコンタクト層
１３ノンドープＡｌ_０．５ＧａＡｓエッチングストップ層
１４ｎ型ＧａＡｓコンタクト層
１５ｎ型ＧａＡｓバッファー層
１６ｎ型ＧａＩｎＰバッファー層
１７ｎ型（Ａｌ_０．７２Ｇａ）ＩｎＰクラッド層
１８ノンドープＧａＩｎＰ／ＡｌＧａＩｎＰＭＱＷ活性層
１９ｐ型（Ａｌ_０．７２Ｇａ）ＩｎＰ第１クラッド層
２０ノンドープＧａＩｎＰエッチングストップ層
２１ｐ型（Ａｌ_０．７２Ｇａ）ＩｎＰ第２クラッド層
２２ｐ型ＧａＩｎＰ中間層
２３ｐ型ＧａＡｓキャップ層
２４ｎ型ＧａＡｓ電流狭窄層
２５ｐ型ＧａＡｓコンタクト層
２６ＡｎＧｅ／Ｎｉ電極
２７Ｍｏ／Ａｕ電極
２８Ａｕ／ＡｕＺｎ電極
２９Ｍｏ／Ａｕ電極
３０ＡｕＧｅ電極
３１Ａｕ／ＡｕＺｎ電極
３２Ｍｏ／Ａｕ電極
３３溝
３７アルミナ膜
４０不要層
５０下部レーザ
５１下部レーザのリッジストライプ
５２電流狭窄層
６０上部レーザ
６１上部レーザのリッジストライプ[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to a semiconductor laser element used in, for example, an optical information recording / reproducing system and a manufacturing method thereof.
[0002]
[Prior art]
  In recent years, semiconductor laser elements have been actively researched and developed as key devices for optical information recording / reproducing systems. Among them, DVDs (digital versatile discs) have been put into practical use in response to requests for higher density and larger capacity from CDs (compact discs). In addition, optical information recording / reproducing systems for DVDs are required to be able to reproduce CDs and read data from CDs in order to inherit and utilize the existing optical information recording / reproducing systems and data. .
[0003]
  A DVD pickup uses a semiconductor laser having a wavelength of 635 to 650 nm. On the other hand, a 780 nm band semiconductor laser is used in a CD pickup. In general, since the beam diameter of the readout light becomes small if the wavelength is short, the reproduction of most CDs, for example, CDs for music, CD-ROMs (read only memories), CDs, etc., even with a 635-650 nm semiconductor laser for DVDs. However, with respect to CD-R (recordable), the reflectance of the recording surface is low with respect to light having a wavelength of 635 to 650 nm, and CD-R reproduction and CD-R data reading are possible. Is impossible.
[0004]
  Therefore, in order to enable reproduction and data reading for both DVD and CD, a pickup incorporating two semiconductor lasers in one pickup has been devised and put into practical use. However, as a result of incorporating two semiconductor lasers in one pickup, the size of the pickup is large.NaThere is a problem that the cost increases due to an increase in the number of parts.
[0005]
  Conventionally, as a semiconductor laser element for solving these problems, there is one disclosed in, for example, Japanese Patent Application Laid-Open No. 11-112108. As shown in FIG. 19, the semiconductor laser device disclosed in Japanese Patent Application Laid-Open No. 11-112108 is formed with a lower laser 1050 and light having a wavelength different from that of the light emitted from the lower laser 1050. And an upper laser 1060 that emits light. That is, the semiconductor laser device of FIG. 19 includes two light emitting regions that emit light of different wavelengths.
[0006]
  The lower laser 1050 includes an n-type GaAs substrate 1011, an n-type AlGaInP cladding layer 1012, a quantum well active layer 1013 composed of a GaInP well layer, an AlGaInP barrier layer, and an AlGaInP guide layer, a first p-type AlGaInP cladding layer 1014, an AlGaInP etching stop. A layer 1015, a second p-type AlGaInP cladding layer 1016, an n-type GaAs block layer 1017, and a p-type GaAs contact layer 1018 are configured. The upper laser 1060 includes a p-type AlGaAs cladding layer 1022, an AlGaAs active layer 1023, a first n-type AlGaAs cladding layer 1024, an AlGaAs etching stop layer 1025, a second n-type AlGaAs cladding layer 1026, a p-type GaAs block layer 1027, and It consists of an n-type GaAs contact layer 1028. Reference numerals 1032 and 1036 denote n (−) electrodes and reference numeral 1034 denotes a p (+) electrode.
[0007]
[Problems to be solved by the invention]
  However, in the semiconductor laser device of FIG. 19, since the current blocking layer (current confinement layer) 1027 of the upper laser 1060 is p-type, the upper laser 1060 is easily turned on, and current leakage is likely to occur in the upper laser 1060. There are drawbacks.
[0008]
  SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor laser device and a method for manufacturing the same that can reliably emit light from a lower laser and an upper laser independently of each other.
[0009]
[Means for Solving the Problems]
  In order to solve the above problems, a semiconductor laser device of the present invention includes a first laser part formed on a substrate and a wavelength different from the wavelength of the laser light of the first laser part formed on the first laser part. A one-chip semiconductor laser element having at least a second laser part for generating a laser beam, wherein the conductivity type of the current confinement layers of the first laser part and the second laser part is n-typeThus, the first laser portion and the second laser portion are formed with ridge stripes having a buried ridge structure and are substantially parallel to each other, located above the ridge stripe of the first laser portion, and the first laser portion. , A groove having a depth substantially parallel to the ridge stripe of the second laser portion, deeper than the light emitting layer of the second laser portion, and not interrupting the current path of the first laser portion;It is characterized by that.
[0010]
  According to the semiconductor laser device having the above-described configuration, since the conductivity type of the current confinement layer of the first laser unit and the second laser unit is n-type, the second laser unit emits light when the second laser unit emits light. The current confinement layer of the laser part is difficult to turn on, and current leakage does not occur in the second laser part. In addition, the first laser unit and the second laser unit can reliably emit light independently of each other.
[0011]
[0012]
  Also, the first laser part and the second laser part are formed with ridge stripes having a buried ridge structure substantially parallel to each other.Thus, good characteristics similar to those of a normal one-chip one-wavelength laser can be obtained.
[0013]
[0014]
  AlsoBy forming the groove, the ungrown portion and the p-type inverted portion located above the ridge stripe of the first laser portion are removed. As a result, it is possible to reliably prevent current leakage from occurring in the second laser unit.
[0015]
  In one embodiment, the upper surface electrode of the first laser section and the upper surface electrode of the second laser section are separated so as to have a step, and the upper surface electrode of the second laser section and the first electrode of the second laser section are separated from each other. 2 The lower electrode of the laser part is separated so as to have a step.
[0016]
  Thereby, an optimal ohmic electrode can be formed for each contact layer of the upper surface electrode of the first laser part, the upper surface electrode of the second laser part, and the lower surface electrode of the second laser part.
[0017]
  In the semiconductor laser device of one embodiment, the P electrode that is the upper surface electrode of the first laser portion and the N electrode that is the lower surface electrode of the second laser portion are used as a common electrode.
[0018]
  As a result, the number of lead bonds can be reduced, the lead bond region is widened, and the process can be simplified.
[0019]
  In one embodiment of the method of manufacturing a semiconductor laser device, the growth temperature of the second laser part is lower than the growth temperature of the first laser part.
[0020]
  Thereby, dopant diffusion in the first laser part can be suppressed. As a method for enabling the low temperature growth of the second laser part, for example, there is a molecular beam epitaxy (hereinafter referred to as MBE) method.
[0021]
  In one embodiment of the method for manufacturing a semiconductor laser device, the second laser part is grown by a solid source molecular beam epitaxy method.
[0022]
  Thereby, even if the first laser part is an AlGaInP system, the p-type dopant (impurities) in the first laser part is not inactivated by active hydrogen decomposed during the growth of the second laser part. Therefore, it is possible to prevent the carrier concentration from decreasing in the first laser portion.
[0023]
  In one embodiment of the semiconductor laser device manufacturing method, a negative resist is used in the photolithography process for providing the upper surface electrodes of the first and second laser parts and the lower surface electrode of the second laser part.
[0024]
  As a result, the resist residue due to insufficient UV exposure does not occur on the side wall of the step as in the case of using a positive resist in the photolithography process, and unnecessary electrode material does not remain. That is, since a negative resist is used in the photolithography process for providing the upper surface electrodes of the first and second laser parts and the lower surface electrode of the second laser part, there are steps on the upper surfaces of the first and second laser parts. However, no resist remains on the side wall of the step, and unnecessary electrode material can be completely removed, so that current leakage can be reliably prevented.
[0025]
  In one embodiment of the method for manufacturing a semiconductor laser device, surface treatment and resist removal after development in the photolithography process are performed by UV-O.₃Do it by ashing.
[0026]
  Thereby, even if a negative resist is used in the photolithography process, damage to the semiconductor layer can be prevented and the resist can be completely removed.
[0027]
  If the surface treatment after development in the photolithography process is a strong treatment such as plasma ashing, the semiconductor layer is damaged. A strong process such as plasma ashing damages the semiconductor layer even when the resist is removed. In addition, the resist cannot be completely removed by normal organic cleaning or remover processing.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
  The semiconductor laser device of the present invention will be described in detail below with reference to the illustrated embodiments.
[0029]
  FIG. 1 is a diagram showing the structure of a semiconductor laser device according to an embodiment of the present invention. As shown in FIG. 1, this semiconductor laser device is a one-chip semiconductor laser device, and includes a lower laser 50 as a first laser portion formed on an n-type GaAs substrate 1, and a lower laser 50 on the lower laser 50. And an upper laser 60 as a second laser unit that is formed and generates a laser beam having a wavelength different from the wavelength of the laser beam of the lower laser 50. The lower laser 50 and the upper laser 60 are formed with ridge stripes 51 and 61 parallel to each other having a buried ridge structure.
[0030]
  The lower laser 50 includes an n-type GaAs buffer layer 2 and an n-type Al._0.5GaAs cladding layer 3, non-doped AlGaAs MQW (Multiple Quantum Well) active layer 4 as light emitting layer, p-type Al_0.5A GaAs first cladding layer 5 and a p-type GaAs etching stop layer 6 are provided on the n-type GaAs substrate 1. A ridge stripe 51 is provided on the p-type GaAs etching stop layer 6. This ridge stripe 51 is made of p-type Al._0.5The GaAs second cladding layer 7 and the p-type GaAs cap layer 8 are configured. The ridge stripe 51 is made of n-type Al._0.7A current confinement layer 52 composed of the GaAs layer 9, the n-type GaAs layer 10, and the p-type GaAs layer 11 is sandwiched from both sides. That is, both side surfaces of the ridge stripe 51 are filled with the current confinement layer 52. On the ridge stripe 51 and the current confinement layer 52, the p-type GaAs contact layer 12, non-doped Al_0.5A GaAs etching stop layer 13 is sequentially stacked.
[0031]
  The upper laser 60 includes an n-type GaAs contact layer 14, an n-type GaAs buffer layer 15, an n-type GaInP buffer layer 16, an n-type (Al_0.72Ga) InP cladding layer 17, non-doped GaInP / AlGaInPMQW active layer 18 as light emitting layer, p-type (Al_0.72A Ga) InP first cladding layer 19 and a non-doped GaInP etching stop layer 20 are provided. On the non-doped GaInP etching stop layer 20, a p-type (Al_0.72A ridge stripe 61 composed of a Ga) InP second cladding layer 21, a p-type GaInP intermediate layer 22, and a p-type GaAs cap layer 23 is provided. The ridge stripe 61 is sandwiched by the n-type GaAs current confinement layer 24 from both sides. That is, both side surfaces of the ridge stripe 61 are buried with the n-type GaAs current confinement layer 24. The ridge stripe 61 is provided so as to be separated from the ridge stripe 51 of the lower laser 50 by 10 μm or more in the lateral direction. A p-type GaAs contact layer 25 is provided on the ridge stripe 51 and the current confinement layer 24.
[0032]
  The N (−) electrode of the lower laser 50 is provided under the n-type GaAs substrate 1 and is composed of an AnGe / Ni electrode 26 and a Mo / Au electrode 27. Then, an Au / AuZn electrode 31 is provided as a P (+) electrode of the lower laser 50 at a portion where the p-type GaAs contact layer 12 is etched away. On the other hand, as the N electrode of the upper laser 60, an AuGe electrode 30 is provided in a portion selectively removed by etching above the n-type GaAs buffer layer 15. The P electrode of the upper laser 60 includes an Au / AuZn electrode 28 and a Mo / Au electrode 29 and is provided on the p-type GaAs contact layer 25. Here, the electrode composed of the Au / AuZn electrode 28 and the Mo / Au electrode 29 is the upper surface electrode of the upper laser 60. The AuGe electrode 30 is a lower electrode of the upper laser 60, and the Au / AuZn electrode 31 is an upper electrode of the lower laser 50. The upper electrode of the upper laser 60 is an electrode on the side opposite to the n-type GaAs substrate 1, and the lower electrode of the upper laser 60 is an electrode on the n-type GaAs substrate 1 side. The upper surface electrode of the lower laser 50 is an electrode opposite to the n-type GaAs substrate 1.
[0033]
  In order to use the N electrode of the upper laser 60 and the P electrode of the lower laser 50 as a common electrode, a Mo / Au electrode 32 is provided on the AuGe electrode 30 and the Au / AuZn electrode 31. Thus, by using the P electrode as the upper electrode of the lower laser 50 and the N electrode as the lower electrode of the upper laser 60 as a common electrode, the number of lead bonds can be reduced, and the lead bond region can be reduced. Can be widened and the process can be simplified.
[0034]
  In the upper laser 60, a groove 33 is formed in a portion of the lower laser 50 located above the ridge stripe 51. The groove 33 extends from the upper surface of the Mo / Au electrode 29 to the upper surface of the n-type GaInP buffer layer 16.
[0035]
  The semiconductor laser device having the above structure can be manufactured as follows.
[0036]
  First, as shown in FIG. 2, MOCVD is performed on the n-type GaAs substrate 1 at a growth temperature of 685 to 750 ° C. As a result, the n-type GaAs buffer layer 2 having a thickness of 0.5 μm and the n-type Al having a thickness of 1.6 μm are formed on the n-type GaAs substrate 1._0.5GaAs cladding layer 3 and non-doped MQW active layer 4 having a thickness of 60 mm_0.27GaAs + (100 mm thick Al_0.128GaAs × 8, 50mm thick Al_0.35GaAs × 7) + 60mm thick Al_0.27GaAs, p-type Al_0.5GaAs first cladding layer 5, p-type GaAs etching stop layer 6 having a thickness of 28 mm, p-type Al having a thickness of 1.23 μm_0.5A GaAs second cladding layer 107 and a p-type GaAs cap layer 108 having a thickness of 0.75 μm are sequentially grown.
[0037]
  Next, p-type Al is obtained by photolithography and etching._0.5The GaAs second cladding layer 107 and the p-type GaAs cap layer 108 are formed in a ridge shape, and a ridge stripe 51 as shown in FIG. 3 is provided on the p-type GaAs etching stop layer 6. Here, using a mixed solution of sulfuric acid and hydrogen peroxide solution, p-type Al_0.5After etching to the middle of the GaAs second cladding layer 107, etching is stopped at the p-type GaAs etching stop layer 6 using hydrofluoric acid having selectivity for GaAs. Note that reference numeral 34 in FIG. 3 denotes a resist mask formed by the photolithography.
[0038]
  Subsequently, as shown in FIG. 4, the resist mask 34 is removed, and the second MOCVD is performed at a growth temperature of 685 to 750 ° C. As a result, an n-type Al having a thickness of 1.0 μm is formed on the p-type GaAs etching stop layer 6._0.7A GaAs layer 9, an n-type GaAs layer 10 having a thickness of 0.3 μm, and a p-type GaAs layer 11 having a thickness of 0.65 μm are sequentially stacked, and current confinement layers 52 are formed on both sides of the ridge stripe 51. That is, the side surface of the ridge stripe 51 is embedded. At this time, the unnecessary layer 36 is stacked on the ridge stripe 51 with the formation of the current confinement layer 52.
[0039]
  Subsequently, as shown in FIG. 5, after a resist mask 35 is laminated on the current confinement layer 52, the unnecessary layer 36 exposed from the resist opening is completely etched away using the resist mask 35 as a mask. . That is, the etching removal is performed until the surface of the p-type GaAs cap layer 8 is exposed. Here, etching removal is performed by time control using a mixed solution of sulfuric acid and hydrogen peroxide solution.
[0040]
  Next, as shown in FIG. 6, after removing the resist mask 35, the third MOCVD is performed at a growth temperature of 585 to 700.degree. As a result, the p-type GaAs contact layer 12 having a thickness of 5.5 μm and the non-doped Al having a thickness of 100 mm are formed on the ridge stripe 51 and the current confinement layer 52._0.5A GaAs etching stop layer 113 and an n-type GaAs contact layer 114 having a thickness of 2.0 μm are sequentially grown.
[0041]
  Next, after performing a sulfuric acid treatment as a pretreatment for growth, a solid source MBE method is carried out at a growth temperature of 480 to 490 ° C. Thus, as shown in FIG. 7, on the n-type GaAs contact layer 114, an n-type GaAs buffer layer 115 having a thickness of 0.25 μm, an n-type GaInP buffer layer 116 having a thickness of 0.25 μm, and an n-type having a thickness of 1.2 μm. (Al_0.72(Ga) InP cladding layer 117 and non-doped MQW active layer 118 (Al) having a thickness of 500 mm_0.5Ga) InP + (InGaP × 4 with a thickness of 50 mm, Al with a thickness of 50 mm)_0.5Ga) InP × 3) + (Al) with a thickness of 500 mm_0.5Ga) InP, 0.17 μm thick p-type (Al_0.72Ga) InPInP first cladding layer 119, non-doped GaInP etching stop layer 120 having a thickness of 80 mm, p-type (Al having a thickness of 1.03 μm)_0.72A Ga) InP second cladding layer 121, a p-type GaInP intermediate layer 122, and a p-type GaAs cap layer 123 are grown sequentially.
[0042]
  Next, as shown in FIG. 8, an alumina film having a thickness of 1500 mm is deposited on the surface of the p-type GaAs cap layer 123 by EB (electron beam) deposition, and then p-type (Al_0.72A Ga) InP second cladding layer 21, a p-type GaInP intermediate layer 22, and a p-type GaAs cap layer 23 are formed in a ridge shape. Thereby, a ridge stripe 61 is formed on the non-doped GaInP etching stop layer 120. At this time, the ridge stripe 61 is provided so as to be separated from the ridge stripe 51 of the lower laser 50 by 10 μm or more in the lateral direction. Here, the p-type GaAs cap layer 123 is etched using a mixed solution of sulfuric acid and hydrogen peroxide solution. Thereafter, using a mixed solution of bromine and phosphoric acid, the p-type GaInP intermediate layer 122 and the p-type (Al_0.72Etching is performed halfway through the Ga) InP second cladding layer 21. Then, etching is stopped at the non-doped GaInP etching stop layer 120 using phosphoric acid having selectivity with respect to GaInP. In FIG. 8, 37 is a patterned alumina film, and 38 is a resist mask.
[0043]
  Next, as shown in FIG. 9, after removing the resist mask 38, a second solid source MBE method is performed at a growth temperature of 600.degree. As a result, an n-type GaAs current confinement layer 24 having a thickness of 1.58 μm is formed on both sides of the ridge stripe 61. That is, the ridge stripe 61 is embedded. At this time, with the formation of the n-type GaAs current confinement layer 24, the unnecessary layer 40 is laminated on the alumina film 37.
[0044]
  Subsequently, as shown in FIG. 10, the unnecessary layer 40 exposed from the resist opening is completely removed by etching using the resist mask 39 as a mask. That is, the etching removal is performed until the surface of the alumina film 37 is exposed. Here, etching is stopped at the alumina film 37 using a mixed solution of sulfuric acid and hydrogen peroxide water having selectivity for the alumina film.
[0045]
  Next, as shown in FIG. 11, after removing the resist mask 39, the alumina film 37 is removed with hydrofluoric acid. Then, by performing the third solid source MBE growth method at a growth temperature of 600 ° C., a p-type GaAs contact layer 125 having a thickness of 4.0 μm is grown on the ridge stripe 61 and the n-type GaAs current confinement layer 124. FIG. 18 is an enlarged structural view of the main part at this time. In FIG. 18, the MBE growth portion located above the ridge stripe 51 of the lower laser 50 is surrounded by a small circle, and the portion surrounded by the small circle, that is, the MBE growth portion is enlarged and illustrated in the large circle. As shown in the great circle in FIG. 18, the P-type growth layer above the n-type GaInP buffer layer 116 is not grown due to the unevenness. Further, the n-type GaAs current confinement layer 124 is inverted to the p-type due to the difference in the plane orientation due to the unevenness, particularly when Si is used as the dopant. That is, a pn inversion layer (shaded portion in FIG. 18) is formed on the n-type GaAs current confinement layer 124.StripedYeah.
[0046]
  Next, as an electrode forming step, as shown in FIG. 12, photolithography and etching on the rectangular region are performed, and a p-type GaAs contact layer 225, an n-type GaAs current confinement layer 224, a non-doped GaInP etching stop layer 220, p Mold (Al_0.72Ga) InP first cladding layer 219, non-doped MQW active layer 218, n-type (Al_0.72A Ga) InP cladding layer 217 and an n-type GaInP buffer layer 16 are formed. Here, the p-type GaAs contact layer 125 and the n-type GaAs current confinement layer 124 are etched away until reaching the non-doped GaInP etching stop layer 120 using a mixed solution of ammonia and hydrogen peroxide water having selectivity for GaInP. To do. Further, non-doped GaInP etching stop layer 120 with hydrochloric acid having selectivity for GaAs, p-type (Al_0.72Ga) InPInP first cladding layer 119, non-doped MQW active layer 18, n-type (Al_0.72A part of each of the Ga) InP clad layer 117 and the n-type GaInP buffer layer 116 is removed by etching. This etching removal is performed until the n-type GaAs buffer layer 115 is exposed.
[0047]
  Further, as shown in FIG. 13, photolithography and etching are performed on the rectangular region, and the n-type GaAs buffer layer 15, the n-type GaAs contact layer 14, and the non-doped Al_0.5A GaAs etching stop layer 13 is formed. Here, Al_0.5A mixture of citric acid and hydrogen peroxide having selectivity for GaAs is non-doped Al._0.5The n-type GaAs buffer layer 115 and the n-type GaAs contact layer 114 are removed by etching until the GaAs etching stop layer 113 is reached. Further, until the hydrofluoric acid having selectivity to GaAs reaches the p-type GaAs contact layer 12, the non-doped Al_0.5The GaAs etching stop layer 113 is removed by etching. Thereafter, a sulfuric acid treatment is performed in order to remove surface alterations due to resist damage of hydrofluoric acid.
[0048]
  Next, as shown in FIG. 14, AuGe is deposited on the surface, and photolithography and etching are performed to pattern the AuGe film, thereby forming the AuGe electrode 30 as the N electrode of the upper laser 60. . Here, the resist used in the photolithography is a negative resist. This is because, if a positive resist is used in this process, the resist film thickness attached to the rectangular stepped portion is thicker than the other parts, ultraviolet rays do not penetrate at the time of exposure, and a resist residue is generated. This is because the defective electrode layer remains, causing current leakage. Therefore, since the resist used in the photolithography is a negative resist, the occurrence of current leakage can be reliably prevented. The etching is performed with a mixed solution of iodine, ammonium iodide, and ethanol. Then, the surface treatment and the resist removal after development when using the negative resist are UV-O.₃Use an asher. As a result, the semiconductor layer is not damaged as in the case of using plasma ashing, and the resist cannot be completely removed as in organic cleaning or remover processing. That is, the resist can be completely and reliably removed.
[0049]
  Next, as shown in FIG. 15, the P electrode pattern of the upper laser 60 and the P electrode pattern of the lower laser 50 are formed by photolithography, and Au / AuZn is evaporated from above, and then lift-off is performed. Then, the Au / AuZn electrode 31 as the P electrode of the lower laser 50 is formed, and the Au / AuZn electrode 128 serving as one component part of the P electrode of the upper laser 60 is formed.
[0050]
  Subsequently, as shown in FIG. 16, after Mo / Au is vapor-deposited on the surface, Mo / Au electrodes 32 and 129 are formed by performing photolithography and etching. By forming the Mo / Au electrode 32, the P electrode of the lower laser 50 and the N electrode of the upper laser 60 become a common electrode. Here, in particular, the resist used in the photolithography is performed using a negative resist. This is because, if a positive resist is used in this process, the resist film thickness attached to the rectangular stepped portion is thicker than the other parts, ultraviolet rays do not penetrate at the time of exposure, and a resist residue is generated. This is because it is obstructed and causes current leakage. Therefore, since the resist used in the photolithography is a negative resist, the occurrence of current leakage can be reliably prevented. Etching of Au is performed with a mixed solution of iodine, ammonium iodide and ethanol, and etching of Mo is performed using hydrogen peroxide. Then, the surface treatment and the resist removal after development when using the negative resist are UV-O.₃Use an asher. As a result, the semiconductor layer is not damaged as in the case of using plasma ashing, and the resist cannot be completely removed as in organic cleaning or remover processing. That is, the resist can be completely and reliably removed.
[0051]
  Then, as shown in FIG. 17, by performing photolithography and etching, it is located above the ridge stripe 51 of the lower laser 50, is parallel to the ridge stripes 51 and 61, and is non-doped GaInP / AlGaInPMQW of the upper laser 60. A groove 33 having a depth deeper than that of the active layer 18 and not interrupting the current path of the lower laser 50 is formed. That is, in order to form this groove 33, etching removal is performed until the surface of the n-type GaInP buffer layer 16 is exposed. Thus, the Mo / Au electrode 29, the Au / AuZn electrode 28, the p-type GaAs contact layer 25, the n-type GaAs current confinement layer 24, the non-doped GaInP etching stop layer 20, the p-type (Al_0.72Ga) InPInP first cladding layer 19, non-doped MQW active layer 18, and n-type (Al_0.72A Ga) InP cladding layer 17 is formed. Here, the etching of the Mo / Au electrode 129 was performed using a mixed solution of iodine, ammonium iodide, and ethanol for etching Au, and using hydrogen peroxide solution for etching Mo. Etching of the Au / AuZn electrode 28 is performed using a mixed solution of iodine, ammonium iodide, and ethanol, and the p-type GaAs contact layer 25 is mixed with a mixed solution of ammonia and hydrogen peroxide having selectivity to GaInP. The pn inversion layer of the n-type GaAs current confinement layer 24 is removed by etching. Etching is continued using the mixed solution of ammonia and hydrogen peroxide until the surface of the n-type GaInP buffer layer 16 is exposed.
[0052]
  Finally, an AuGe / Ni electrode 26 as an N electrode of the lower laser 50 is formed by sputtering under the n-type GaAs substrate 1, and after electrode alloying, Mo / Au 27 is formed by sputtering. As shown in FIG. 2, the semiconductor laser device of the present embodiment is obtained.
[0053]
  According to the semiconductor laser device thus manufactured, when the lower laser 50 is driven, a current is injected by applying a driving voltage between the electrodes 32 and 27, while when the upper laser 60 is driven, the electrodes 29 and 29 are driven. A drive voltage is applied between 32 to inject current. At this time, since the current confinement layer of the upper laser 60 is n-type, the current confinement layer of the upper laser 60 is difficult to turn on when the upper laser 60 is driven. Therefore, current leakage of the upper laser 60 is suppressed, and the lower laser 50 and the upper laser 60 can be reliably driven independently of each other.
[0054]
  In addition, since the ridge stripes 51 and 61 having a buried ridge structure are formed in the lower laser 50 and the upper laser 60, good characteristics similar to those of a normal one-chip one-wavelength laser can be obtained.
[0055]
  Further, as shown in FIG. 18, under the influence of the unevenness of the ridge stripe 51 of the lower laser 50, the MBE ungrown portion and the pn inversion layer are formed above the ridge stripe 51, and the pn inversion layer portion of the upper laser 60 However, since the groove 33 is formed above the ridge stripe 51 of the lower laser 50, the current path by the portion inverted to the p-type is cut off, and the current leak in the upper laser 60 is Occurrence can be reliably prevented.
[0056]
  Further, the upper electrode of the lower laser 50 and the upper electrode of the upper laser 60 are separated so as to have a step, and the upper electrode of the upper laser 60 and the lower electrode of the upper laser 60 are separated so as to have a step. Therefore, an optimum ohmic electrode can be formed for each contact layer of the lower laser 50 and the upper laser 60. That is, an optimum ohmic electrode can be formed for each of the p-type GaAs contact layer 12, the p-type GaAs contact layer 25, and the n-type GaAs buffer layer 15. Since the upper electrode of the lower laser 50 and the lower electrode of the upper laser 60 are a common electrode, the lead bonding between the upper electrode of the lower laser 50 and the lower electrode of the upper laser 60 can be easily performed. it can.
[0057]
  Further, since the growth temperature of the upper laser 60 is set lower than the growth temperature of the lower laser 50, dopant diffusion in the lower laser 50 can be suppressed.
[0058]
  In addition, since the upper laser 60 is grown by the solid source MBE method, the lowering of the carrier concentration in the lower laser 50 can be prevented.
[0059]
  The present invention has many embodiments and is not limited to the above examples such as semiconductor materials and electrode materials to be used. The film thickness of each layer of the semiconductor laser element is an example.
[0060]
  In the above embodiment, the ridge stripe 51 of the lower laser 50 and the ridge stripe 61 of the upper laser 60 are parallel to each other. However, the ridge stripes 51 and 61 may be substantially parallel to each other.
[0061]
  In the above embodiment, the groove 33 is parallel to the ridge stripes 51 and 61, but may be substantially parallel to the ridge stripes 51 and 61. The groove 33 extends from the upper surface of the Mo / Au electrode 29 to the upper surface of the n-type GaInP buffer layer 16, but the groove only needs to penetrate the p-type contact layer of the lower laser 50. In short, the groove formed above the ridge stripe 51 of the lower laser 50 may be deeper than the non-doped GaInP / AlGaInPMQW active layer 18 and shallower than the lower surface of the p-type GaAs contact layer.
[0062]
【The invention's effect】
  In the present invention, in a structure in which a plurality of semiconductor laser elements generating different oscillation wavelengths in one chip are stacked, each semiconductor laser element can have good characteristics and at the same time the process can be simplified. it can.
[Brief description of the drawings]
FIG. 1 is a structural diagram of a semiconductor laser device according to an embodiment of the present invention.
FIG. 2 is a structural diagram for explaining one process of manufacturing the semiconductor laser device.
FIG. 3 is a structural diagram for explaining one process of manufacturing the semiconductor laser device.
FIG. 4 is a structural diagram for explaining one process of manufacturing the semiconductor laser device.
FIG. 5 is a structural diagram for explaining one process of manufacturing the semiconductor laser device.
FIG. 6 is a structural diagram for explaining one process of manufacturing the semiconductor laser device.
FIG. 7 is a structural diagram for explaining one process of manufacturing the semiconductor laser device.
FIG. 8 is a structural diagram for explaining one process of manufacturing the semiconductor laser device.
FIG. 9 is a structural diagram for explaining one process of manufacturing the semiconductor laser device.
FIG. 10 is a structural diagram for explaining one process of manufacturing the semiconductor laser device.
FIG. 11 is a structural diagram for explaining one process of manufacturing the semiconductor laser device.
FIG. 12 is a structural diagram for explaining one process of manufacturing the semiconductor laser device.
FIG. 13 is a structural diagram for explaining one process of manufacturing the semiconductor laser device.
FIG. 14 is a structural diagram for explaining one process of manufacturing the semiconductor laser device.
FIG. 15 is a structural diagram for explaining one process of manufacturing the semiconductor laser device.
FIG. 16 is a structural diagram for explaining one process of manufacturing the semiconductor laser device.
FIG. 17 is a structural diagram for explaining one process of manufacturing the semiconductor laser device.
FIG. 18 is a view showing an MBE ungrown portion and a pn inversion layer above the ridge stripe of the lower laser in the semiconductor laser device.
FIG. 19 is a structural diagram of a conventional semiconductor laser device.
[Explanation of symbols]
1 n-type GaAs substrate
2 n-type GaAs buffer layer
3 n-type Al_0.5GaAs cladding layer
4 Non-doped AlGaAs MQW active layer
5 p-type Al_0.5GaAs first cladding layer
6 p-type GaAs etching stop layer
7 p-type Al_0.5GaAs second cladding layer
8 p-type GaAs cap layer
9 n-type Al_0.7GaAs layer
10 n-type GaAs layer
11 p-type GaAs layer
12 p-type GaAs contact layer
13 Non-doped Al_0.5GaAs etching stop layer
14 n-type GaAs contact layer
15 n-type GaAs buffer layer
16 n-type GaInP buffer layer
17 n-type (Al_0.72Ga) InP cladding layer
18 Non-doped GaInP / AlGaInPMQW active layer
19 p-type (Al_0.72Ga) InP first cladding layer
20 Non-doped GaInP etching stop layer
21 p-type (Al_0.72Ga) InP second cladding layer
22 p-type GaInP intermediate layer
23 p-type GaAs cap layer
24 n-type GaAs current confinement layer
25 p-type GaAs contact layer
26 AnGe / Ni electrode
27 Mo / Au electrode
28 Au / AuZn electrode
29 Mo / Au electrode
30 AuGe electrode
31 Au / AuZn electrode
32 Mo / Au electrode
33 groove
37 Alumina membrane
40 Unnecessary layer
50 Lower laser
51 Ridge stripe of lower laser
52 Current confinement layer
60 Upper laser
61 Ridge stripe of upper laser

Claims

1 having at least a first laser part formed on the substrate and a second laser part which is formed on the first laser part and generates laser light having a wavelength different from the wavelength of the laser light of the first laser part. A chip semiconductor laser device,
The first laser unit and the conductive type of the current blocking layer of the second laser part Ri n-type Der,
The first laser part and the second laser part are formed with ridge stripes of a buried ridge structure substantially parallel to each other,
Located above the ridge stripe of the first laser part , substantially parallel to the ridge stripe of the first and second laser parts, deeper than the light emitting layer of the second laser part, and the first laser the semiconductor laser device according to claim Rukoto comprises a groove having a depth that does not cut off the current path parts.

The semiconductor laser device according to claim 1 ,
The upper electrode of the first laser part and the upper electrode of the second laser part are separated so as to have a step, and the upper electrode of the second laser part and the lower electrode of the second laser part are stepped. A semiconductor laser device characterized by being separated so as to have

The semiconductor laser device according to claim 2 ,
A semiconductor laser element, wherein a P electrode which is an upper surface electrode of the first laser portion and an N electrode which is a lower surface electrode of the second laser portion are used as a common electrode.

A method of manufacturing a semiconductor laser device according to any one of claims 1 to 3 ,
A method of manufacturing a semiconductor laser device, wherein a growth temperature of the second laser part is lower than a growth temperature of the first laser part.

A method of manufacturing a semiconductor laser device according to any one of claims 1 to 3 ,
A method of manufacturing a semiconductor laser device, wherein the second laser portion is grown by a solid source molecular beam epitaxy method.

A method of manufacturing a semiconductor laser device according to any one of claims 1 to 3 ,
A method of manufacturing a semiconductor laser device, wherein a negative resist is used in a photolithography process for providing the upper surface electrodes of the first and second laser portions and the lower surface electrode of the second laser portion.

In the manufacturing method of the semiconductor laser device according to claim 6 ,
A method of manufacturing a semiconductor laser element, wherein the surface treatment and the resist removal after development in the photolithography step are performed by UV-O ₃ ashing.