JP3794547B2 - Semiconductor device having test function, charge / discharge protection circuit, battery pack incorporating the charge / discharge protection circuit, and electronic apparatus using the battery pack - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、テスト機能を有する半導体装置に係り、特に単一のテスト用端子を用いて、遅延回路の遅延時間を、異なる2つの遅延時間および遅延なしの間で任意に制御することが可能なテスト機能を有する半導体装置、テスト機能を有するLiイオン二次電池などの充放電保護回路、該充放電保護回路を組み込んだバッテリーパック、該バッテリーパックを用いた携帯電話などの電子機器に関する。
【0002】
【従来の技術】
携帯型の電子機器にはLiイオン二次電池が使用されていることが多い。Liイオン二次電池は、過充電すると金属Liが析出して事故を起こす危険性があり、また過放電すると繰り返し充放電使用回数が悪くなるなどの問題点を有している。そのため、二次電池と機器本体の間の充放電経路に保護スイッチを設け、所定の電圧以上に過充電された場合や所定の電圧以下に過放電された場合に、これを検出し、保護スイッチをオフにし、それ以上の過充電,過放電を抑止するようにしている。
【0003】
例えば、特開平9−182283号公報には、Liイオン二次電池の過充電、過放電、過電流を検出する保護回路が開示されている。図3は、上記公開公報に開示されている従来の充放電保護回路の例である。一般に、電池電圧が放電動作を停止すべき終止電圧に近くなると、電圧マージンが小さくなり急激な負荷変動などによる誤動作を起こしやすくなる。従って終止電圧以下になっても直ちに保護スイッチをオフするのではなく、その状態が一定期間以上継続した場合にのみ保護スイッチをオフにする必要がある。図3ではそのために、内部発振回路と分周カウンタからなるタイマーを利用している。
【0004】
図3において、電圧比較回路COMP504により基準電圧V4と分圧電圧VCC/Nを比較し、電池電圧VCCが終止電圧以下になったとき、ロウレベルの信号を出力して分周カウンタ502のリセットを解除して計数を開始する。この計数値がデコーダ505により予め設定した値になるとラッチ回路505をセットしてMOSトランジスタで構成される保護スイッチ507をオフにする。
【0005】
しかし、分周カウンタ502が予め設定した値に達する前に電池電圧VCCがもとの終止電圧以上の電圧に復帰すると、リセット信号が発生されて分周カウンタ502を計数途中でリセットする。これにより、デコーダ回路505による設定を負荷変動を考慮して比較的長い時間に設定しておけば、負荷変動に対して電池電圧VCCが一時的に終止電圧以下に低下した場合に、保護スイッチ507がオフしてしまう誤動作はなくなる。
【0006】
上述した過放電の場合と同様に、過充電や過電流の検出時の遅延時間も、すべて内部発振回路とカウンタで決定することが可能である。これによると、遅延時間を決定するための外付けコンデンサーを設ける必要がなくなり、保護回路基板の部品点数を少なくすることができる。
【0007】
しかしながら、過放電と過電流の検出時の遅延時間は、一般的に10mS〜数10mS程度なので、テスト時間にはそれほど大きな影響はないが、過充電の検出時の遅延時間は通常数秒程度に設定されている。したがって、上記技術では、過充電の検出動作のテストを行う場合、必ず数秒以上の時間が必要となる。まして、正確な過充電検出電圧値を測定する場合は、電圧をステップさせる度に、数秒以上の待ち時間が必要となるため、仮に25ステップで検出電圧を測定できたとして、待ち時間を2秒とすると、過充電検出電圧値の測定に要する時間は50秒となり、これは量産を行うには時間がかかりすぎて実用化できるレベルではない。
【0008】
そこで、本出願人は、先に、単一のテスト用端子により、過充電、過放電、または過電流の検出時の遅延時間を決定する遅延回路の遅延時間を発振周波数を高くすることによって短縮する充放電保護回路を提案した(特願2000−83375号参照)。
【0009】
図4は、上記出願における充放電保護回路と該回路を使用したバッテリーパックを示す図であり、本発明を適用する回路の一例である。
まず、図4を用いて、上記出願における充放電保護回路の動作を説明する。
同図に示すように、バッテリーパックの主要部を構成部する半導体装置(充放電保護回路)1は、おおまかには過充電検出回路11と過放電検出回路12と過電流検出回路13と短絡検出回路14と異常充電器検出回路15とオシレータ16とカウンタ17から構成されている。
【0010】
過充電検出回路11または過放電検出回路12または過電流検出回路13または短絡検出回路14により、過充電または過放電または過電流または短絡を検出すると、オシレータ16が動作を開始し、カウンタ17が計数を始める。そして、カウンタ17によりそれぞれの検出時に設定されている遅延時間をカウントすると、過充電の場合は、ロジック回路(ラッチなど)18、レベルシフト19を通してCout出力がローレベルになり充電制御用FET Q1をオフにし、過放電,過電流,または短絡の場合はロジック回路20を通してDout出力がローレベルになり放電制御用FET Q2をオフにする。
【0011】
異常充電器検出回路15は、異常充電器等が接続されて大電圧がバッテリーパックに印加された時に、過電流検出回路13と短絡検出回路14の入力に大電圧(V−電位)がかからないようにスイッチSW1とSW2をオフにすることによって、スイッチSW1およびスイッチSW2を構成するトランジスタのVthの経時変化による過電流検出電圧値と短絡検出電圧値のシフトが起こらないようにするための回路である。
【0012】
通常、過放電検出回路12による過放電検出時の遅延時間は16mS程度、過電流検出回路13による過電流検出時の遅延時間は10mS程度、短絡検出回路14による短絡検出時の遅延時間は1mS程度であるが、過充電検出回路11による過充電検出時の遅延時間は1S以上である。そこで、半導体装置1もしくは保護回路基板などのテストを行うときに、テスト用端子をローレベルに固定(例えば、スイッチSW3をオン)することによって、オシレータ16の出力周波数を高くし、遅延時間を短くすることでテスト時間を短縮することができる。本構成は、過充電、過放電、または過電流のいずれの検出時にも有効であるが、特に過充電検出時に有効性が大きい。
【0013】
図5および図6は、上記出願において単一のテスト用端子でオシレータの周波数を変えることにより遅延時間を変更する構成を説明するための図である。
図5のオシレータ16は、定電流インバータ111〜115と、コンデンサ116および117を使ったリングオシレータである。このリングオシレータの発振周波数は、▲1▼定電流源105および109の定電流値と、▲2▼コンデンサ116および117の値と、▲3▼インバータ112および115のスレッショルドによって変えることができる。
【0014】
図5は、発振周波数を定電流源105および109の定電流値を変えることによって変更する例である。
図5において、テスト用端子は抵抗101によってVddにプルアップされている。例えば、テスト用端子に接続しているスイッチSW3をオフさせてテスト用端子をオープンにした時は、プルアップ抵抗101によってPch MOSトランジスタ102,103のゲート電圧がハイレベルになるため、Pch MOSトランジスタ102,103はオフしている。したがって、このときの発振周波数は、定電流105,109およびコンデンサ116,117の値で決定される。
【0015】
しかし、スイッチSW3をオンさせてテスト用端子をローレベルにすると、Pch MOSトランジスタ102,103のゲート電圧がローレベルとなり、Pch MOSトランジスタ102,103がオンするので、発振周波数を決めている定電流の値は、定電流源105および定電流源104における定電流値の和、定電流源109および定電流源108における定電流値の和となるため、発振周波数が高くなり、結果的に過充電検出時の遅延時間を短くすることができる。
【0016】
例えば、定電流源105と定電流源104の定電流の比、定電流源109と定電流源108の定電流の比を1:9にすると、発振周波数は10倍になり、遅延時間を1/10にすることができる。この場合は、半導体装置1または半導体装置1を実装した保護回路基板のテスト時間を、1/10に短縮することができる。
【0017】
図6は、コンデンサ116および117の値を変えることによって変更する例である。
図6において、スイッチSW3がオフでテスト用端子がオープンの時は、NchMOSトランジスタ216および217のゲートにVddが印加され、Nch MOSトランジスタ216および217がオンしているため、発振周波数を決めているコンデンサの値は、コンデンサ212+213、コンデンサ214+215になる。
【0018】
しかし、スイッチSW3をオンにしてテスト用端子をローレベルにすると、Nch MOSトランジスタ216および217のゲートが接地されNch MOSトランジスタ216および217がオフになり、コンデンサの値は、コンデンサ213と215だけになり、発振周波数は高くなって、遅延時間が短くなり、結果的にテスト時間を短縮することが可能である。
なお、発振周波数は、上記の他に、リングオシレータを構成する定電流インバータのスレッショルドを変えることによっても可能である。
【0019】
【発明が解決しようとする課題】
上述したように、図3に示した従来技術では、量産を行うには時間がかかりすぎて実用化には向かない。また、上記先に出願した発明は、テスト用端子を用いてオシレータの周波数を、通常周波数と、それより高い周波数の加速周波数とで可変にすることによってテスト時間を短縮することを可能にし、上記従来技術における問題を解消している。
【0020】
しかしながら、遅延回路を含む半導体装置、例えば電圧検出器の検出後の遅延時間が5秒の半導体装置(例えば、上述した充放電保護回路などのIC)では、テスト時間を短くし、なおかつ、5秒の遅延時間も保証しなければならない。更に、その半導体装置のテストにおいて、回路構成上、検出状態と非検出状態との繰り返しが必要な場合(被テスト回路を含む場合)、遅延時間なしで検出状態と非検出状態に状態を変化できなければ多大なテスト時間を要してしまう。そのような遅延回路を含むテスト時間が長い半導体装置は、テスト時間の短いものに比較して量産性が劣るという問題がある。
【0021】
すなわち、例えば量産数量の大きいLiイオン保護用ICでは、突発的な原因で歩留が低下した時のリカバリーにおいて、テスト時間が長いためにそのテスト時間が大きな影響を与え量産対応が遅れかねないという問題があった。また、客先におけるLiイオン電池パック試験においても同様の問題があった。
【0022】
本発明の目的は、上述した先願の発明をさらに改良し、単一のテスト用端子を用いて、遅延回路により遅延時間を、通常の遅延時間モード、遅延時間短縮モード、または遅延時間なしモードのいずれかに切換えるようにし、テスト時間を短くすることを可能にするとともに長い遅延時間も保証し、かつ検出状態と非検出状態との繰り返しが必要な場合(被テスト回路を含む場合)、遅延時間なしで検出状態と非検出状態に状態を変化することが可能な半導体装置(請求項1,2)、Liイオン二次電池などの充放電保護回路(請求項3〜5)、該充放電保護回路を組み込んだバッテリーパック(請求項6)、該バッテリーパックを用いた携帯電話などの各種電子機器(請求項7)を提供することである。
【0023】
【課題を解決するための手段】
本発明は、上記目的を達成するために、次のような構成を有している。
本願請求項1記載の発明は、テスト用端子(TEST)を有し、該テスト用端子(TEST)によって所定の状態の検出時の遅延時間を決定するようにしたテスト機能を有する半導体装置(1)であって、遅延回路(オシレータB3,カウンタB4)と、前記テスト用端子(TEST)に第1レベル範囲(L)、第2レベル範囲(H)、第3レベル範囲(M)のいずれかの電圧を入力する手段と、該テスト用端子に入力された電圧に応じて、前記遅延回路の遅延時間を、通常の遅延時間モード、遅延時間短縮モード、または遅延時間なしモードのいずれかに切換えるようにしたことを特徴としている。
【0024】
請求項2記載の発明は、遅延回路をオシレータ(B3)とカウンタ(B4)で構成し、テスト用端子(TEST)に入力される電圧に基づいて、遅延回路を構成するオシレータ(B3)の周波数を切替えることを特徴としている。
【0025】
請求項3記載の発明は、2次電池の過充電、過放電、または過電流を検出して、2次電池を過充電、過放電、または過電流から保護する充放電保護回路であって、オシレータ(B3)とカウンタ(B4)からなる過充電、過放電、または過電流の検出時の遅延時間を決定する遅延回路と、テスト用端子(TEST)の電位として第1レベル範囲(L)、第2レベル範囲(H)、第3レベル範囲(M)の電位を入力する手段と、該テスト用端子(TEST)の電位に基づいて、遅延回路の遅延時間を切替えるようにしたことを特徴としている。
【0026】
請求項4記載の発明(図5参照)は、オシレータを定電流インバータとコンデンサからなる複数の遅延素子を閉ループに接続したリングオシレータ(16)で構成し、遅延時間を切替える手段を遅延素子の定電流インバータを構成する定電流源の定電流値を実質的に変化させる手段としたことを特徴としている。
【0027】
請求項5記載の発明(図6参照)は、オシレータを定電流インバータとコンデンサからなる複数の遅延素子を閉ループに接続したリングオシレータ(16)で構成し、遅延時間を切替える手段を遅延素子を構成するコンデンサの容量を実質的に変化させる手段としたことを特徴としている。
【0028】
請求項6記載の発明は、上記請求項3〜5のいずれかに記載された充放電保護回路を組み込んだバッテリーパックであり、請求項7記載の発明は、該バッテリーパックを用いた電子機器(例えば、携帯電話,ディジタルカメラ,携帯用音響機器)である。
【0029】
【発明の実施の形態】
(概要)
単一のテスト用端子の入力として3つの電圧レベル 「L」、「H」、「M」のいずれかを選択することにより、遅延回路の遅延時間を、通常の遅延時間モード、遅延時間短縮モード、遅延時間なしモードに切換えるように構成する。このとき、通常の遅延時間モードと遅延時間短縮モードの比を固定にし、例えば遅延時間短縮モードでは100分の1の遅延時間になるとすると、遅延時間短縮モードでの遅延時間を測定することで通常の遅延時間を保証できるように設計すれば、客先のテスト時間も含めた形でテスト時間短縮が可能となる。また、検出状態と非検出状態との繰り返しが必要な場合でも(被テスト回路がある場合)、遅延時間なしモードで状態を変化させることで、テスト時間の効率化に大きく貢献する。
【0030】
以下、本発明の実施の形態を、図面を用いて詳細に説明する。
図1は、本発明の一実施例を説明するための図である。
同図において、1は半導体装置(例えば、充放電保護回路などのIC)、B1およびB2はスレッシュ電圧が異なるインバータ、B3はオシレータ、B4はカウンタ、Cはコンパレータ、Aは半導体集積回路上の被テスト回路、TESTはテスト用端子、Outは出力端子を示している。
【0031】
この構成において、検出電圧(例えば、過電圧検出回路などからの検出電圧)である入力1と基準電圧源からの基準電圧である入力2とをコンパレータCに入力し、検出電圧の方が基準電圧より高いとき、すなわち(コンパレータCの入力1の電圧)>(コンパレータCの入力2の電圧)のときコンパレータCの出力が「H」になり、このときのみオシレータB3は動作状態となり、コンパレータCの出力が「L」のときには非動作状態を継続するものとする。
【0032】
また、オシレータB3の周波数は、インバータB2の出力が「H」のとき(テスト用端子TESTが「L」の場合に相当)通常周波数を発生し、インバータB2の出力が「L」のとき(テスト用端子TESTが「H」の場合に相当)加速された周波数(加速周波数)を発生するように構成されているものとする。
【0033】
図1において、印加最大電圧をVdd、印加最低電圧をGndとし、回路ブロックB1と回路ブロックB2はスレッシュ電圧の異なるインバータであるとする。本実施例では、インバータB1のスレッシュ電圧(VB1)<インバータB2のスレッシュ電圧(VB2)とする。
【0034】
図2は、テスト用端子TESTへの印加電圧の入力範囲とインバータB2の出力が「L」になる範囲およびNOR1の出力が「H」になる範囲を示す図である。同図に示すように、テスト用端子TESTへの印加電圧が「Vdd〜VB2」の範囲を「H」で表し、「VB2〜VB1」の範囲を「M」で表し、「VB1〜Gnd」の範囲を「L」で表すものとする。
【0035】
以下、テスト用端子TESTの電位が、上述した如き「L」、「H」、「M」の各範囲にある場合の動作を説明する。本実施例における「L」、「H」、「M」が、請求項における第1レベル範囲、第2レベル範囲、第3レベル範囲に相当している。
【0036】
(1)テスト用端子TESTの電圧範囲が「L」の場合の動作:
テスト用端子TESTの電圧範囲が「L」、すなわち回路ブロックB1のスレッシュ電圧VB1より低い場合、NOR1の入力に「H」が印加されその出力が「L」になるため、NAND2の出力が「H」に固定される。従って、NAND3はNAND1からの入力待ち状態となる。
【0037】
ここで、コンパレータCの入力1の電圧が入力2の電圧より高くなりコンパレータCの出力が「H」になると、オシレータB3が動作状態となり、オシレータB3からカウンタB4にクロック入力を与える。このときのクロック入力は、インバータB2の出力が「H」であるため加速されていない通常のクロック入力である。カウンタB4の出力が「H」になると、NAND1が反転し、出力端子電圧はVddからGnd電位へと変化する。
【0038】
(2)テスト用端子TESTの電圧範囲が「H」の場合:
テスト用端子TESTの電圧範囲が「H」、すなわち回路ブロックB2のスレッシュ電圧VB2より高い場合、NOR1の入力に「H」が印加されその出力が「L」になるため、上記(1)の場合と同様、NAND2の出力が「H」に固定される。従って、NAND3はNAND1からの入力待ち状態となる。
【0039】
ここで、コンパレータCの入力1の電圧が入力2の電圧より高くなりコンパレータCの出力が「H」になると、オシレータB3が動作状態となり、オシレータB3からカウンタB4にクロック入力を与える。このときのクロック入力は、インバータB2の出力が「L」であるため加速されているので、カウンタB4の出力は上記(1)の場合と比較して大幅に短い時間で出力され、この短い時間で出力されるカウンタB4からの出力によりNAND1が反転し出力端子電圧OutはVddからGnd電位へと変化する。
【0040】
上記(1)の場合のカウンタB4へのクロック入力の1周期と本例の場合のカウンタB4へのクロック入力の1周期の比は、例えば、1対100程度にしておく。この1周期の比が、上記(1)の場合(テスト用端子TESTの電圧範囲が「L」の場合)の遅延時間と本例の場合(テスト用端子TESTの電圧範囲が「H」の場合)の遅延時間の比に等しくなる。
【0041】
(3)テスト用端子TESTの電圧範囲が「M」の場合:
テスト用端子TESTの電圧範囲が「M」の場合、すなわち回路ブロックB1のスレッシュ電圧VB1より高く回路ブロックB2のスレッシュ電圧VB2より低い場合、NOR1の両入力には「L」が印加されその出力が「H」になる。このNOR1の「H」出力が反転されてNAND1に入力されるため、NAND1の出力は「H」に固定され、NAND3は、NAND2の入力待ち状態となる。
【0042】
ここで、コンパレータCの入力1の電圧が入力2の電圧より高くなりコンパレータCの出力が「H」になると、NAND2の出力は反転して「L」になってNAND3に入力され、結果的に出力端子電圧はVddからGnd電位へと変化する。
【0043】
この場合、すなわちテスト用端子TESTの電圧範囲が回路ブロックB1のスレッシュ電圧VB1と回路ブロックB2のスレッシュ電圧VB2との間の場合、コンパレータCを用いた入力1の電圧変化を、オシレータB3やカウンタB4を介さず待ち時間なしで検出することができる。
【0044】
なお、上記実施例は、コンパレータCの出力が「H」になるとオシレータB3が動作状態となり、逆に、コンパレータCの出力が「L」になると、オシレータB3が非動作状態となる場合であるが、この構成は、例えば、図5に破線で囲って示したように、リングオシレータ16の途中段にNch MOSトランジスタ161,162とインバータ163を設け、また、図6に破線で囲って示したように、Nch MOSトランジスタ164,165とインバータ166を設けることによって実現可能である。
【0045】
また、図5および図6の回路では、テスト用端子がハイレベル「H」のときに通常の周波数、ローレベル「L」のときに高い周波数となっており、本実施例と逆であるが、図5および図6においてプルアップ接続されているテスト用端子をプルダウン接続し、テスト用端子TESTとPch MOSトランジスタ102,103,Nch MOSトランジスタ216,217のゲートの間にインバータを挿入することによりテスト用端子がハイレベル「H」のときに高い周波数、ローレベル「L」のときに低い周波数となり、本願実施例のような動作を行わせることができる。
【0046】
以上説明したように、本実施例によれば、単一のテスト用端子TESTの入力電圧範囲を、「L」、「H」、「M」のいずれかにすることにより、オシレータB3とカウンタB4からなる遅延回路の遅延時間を、通常の遅延時間モード、遅延時間短縮モード、または遅延時間なしモードのいずれかに切換えることができ、その結果、テスト時間を短くすることを可能にするとともに長い遅延時間も保証し、かつ検出状態と非検出状態との繰り返しが必要な場合(被テスト回路を含む場合)、遅延時間なしで検出状態と非検出状態に状態を変化することが可能な半導体装置を実現できる。
【0047】
この構成は、特に図4で説明した如きLiイオン二次電池などの充放電保護回路に適用すれば効果が大きく、また、この構成を有する充放電保護回路を組み込んだバッテリーパックや該バッテリーパックを用いた電子機器、例えば、携帯電話、ディジタルカメラ、携帯用音響機器などに応用することも可能である。
【0048】
【発明の効果】
本発明によれば、単一のテスト用端子を用いることによって、遅延回路の遅延時間を、通常の遅延時間モード、遅延時間短縮モード、または遅延時間なしモードのいずれかに切換えることが可能になり、テスト時間を短くすることを可能にするとともに長い遅延時間も保証し、かつ検出状態と非検出状態との繰り返しが必要な場合(被テスト回路を含む場合)、遅延時間なしで検出状態と非検出状態に状態を変化することが可能な半導体装置(請求項1〜2)、Liイオン二次電池などの充放電保護回路(請求項3〜5)、該充放電保護回路を組み込んだバッテリーパック(請求項6)、該バッテリーパックを用いた携帯電話などの各種電子機器(請求項7)を実現することが可能になる。
【図面の簡単な説明】
【図1】本発明の一実施例を説明するための図である。
【図2】テスト用端子TESTへの印加電圧の入力範囲とインバータB2の出力が「L」になる範囲およびNOR1の出力が「H」になる範囲を示す図である。
【図3】従来の充放電保護回路の例を示す図である。
【図4】先願における充放電保護回路と該回路を使用したバッテリーパックを示す図である。
【図5】先願において単一のテスト用端子でオシレータの周波数を変えることにより遅延時間を変更する構成を説明するための図である(その1)。
【図6】先願において単一のテスト用端子でオシレータの周波数を変えることにより遅延時間を変更する構成を説明するための図である(その2)。
【符号の説明】
TEST:テスト用端子、
A:被テスト回路、
Out:出力端子、
B1,B2:回路ブロック(インバータ)、
B3:回路ブロック(オシレータ)、
B4:回路ブロック(カウンタ)、
1:半導体集積回路(充放電保護回路などのIC)、
11:過充電検出回路、
12:過放電検出回路、
13:過電流検出回路、
14:短絡検出回路、
15:異常充電器検出回路、
16:オシレータ、
17:カウンタ、
18,20:ロジック回路(ラッチ)、
19:レベルシフト回路、
Q1,Q2:トランジスタ、
SW1,SW2,SW3:スイッチ、
101,201:プルアップ抵抗、
102,103,302:Pch MOSトランジスタ、
104〜110,202〜206,301:定電流源、
111〜115,207〜211:定電流インバータ、
116,117,212〜215:コンデンサ、
161,162,164,165:Nch MOSトランジスタ、
163,166:インバータ、
303,304:Nch MOSトランジスタ、
401,402:トランスミッションゲート、
501:内蔵発振器、
502:分周カウンタ、
503:ゲート、
504:比較器(COMP)、
505:デコーダ(ラッチ回路)、
506:インバータ、
507:保護スイッチ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device having a test function, and in particular, using a single test terminal, the delay time of a delay circuit can be arbitrarily controlled between two different delay times and no delay. The present invention relates to a semiconductor device having a test function, a charge / discharge protection circuit such as a Li-ion secondary battery having a test function, a battery pack incorporating the charge / discharge protection circuit, and an electronic device such as a mobile phone using the battery pack.
[0002]
[Prior art]
Li-ion secondary batteries are often used for portable electronic devices. Li-ion secondary batteries have a risk of causing an accident due to precipitation of metallic Li when overcharged, and have a problem that the number of repeated charge / discharge cycles decreases when overdischarged. For this reason, a protection switch is provided in the charging / discharging path between the secondary battery and the device main body, and this is detected when the battery is overcharged above a predetermined voltage or overdischarged below a predetermined voltage. Is turned off to prevent further overcharge and overdischarge.
[0003]
For example, Japanese Patent Laid-Open No. 9-182283 discloses a protection circuit that detects overcharge, overdischarge, and overcurrent of a Li ion secondary battery. FIG. 3 is an example of a conventional charge / discharge protection circuit disclosed in the above publication. In general, when the battery voltage becomes close to the end voltage at which the discharge operation should be stopped, the voltage margin becomes small and malfunctions due to sudden load fluctuations are likely to occur. Accordingly, it is not necessary to turn off the protection switch immediately even if the voltage is lower than the end voltage, but it is necessary to turn off the protection switch only when the state continues for a certain period or longer. For this purpose, FIG. 3 uses a timer composed of an internal oscillation circuit and a frequency dividing counter.
[0004]
In FIG. 3, the voltage comparison circuit COMP504 compares the reference voltage V4 and the divided voltage VCC / N, and when the battery voltage VCC becomes equal to or lower than the end voltage, a low level signal is output and the
[0005]
However, if the battery voltage VCC returns to a voltage equal to or higher than the original end voltage before the
[0006]
As in the case of the overdischarge described above, all of the delay times when overcharge or overcurrent is detected can be determined by the internal oscillation circuit and the counter. According to this, it is not necessary to provide an external capacitor for determining the delay time, and the number of parts of the protection circuit board can be reduced.
[0007]
However, since the delay time when detecting overdischarge and overcurrent is generally about 10 mS to several tens of mS, the test time does not have a significant effect, but the delay time when detecting overcharge is usually set to about several seconds. Has been. Therefore, in the above technique, a time of several seconds or more is always required when testing an overcharge detection operation. Furthermore, when measuring an accurate overcharge detection voltage value, a waiting time of several seconds or more is required every time the voltage is stepped. Therefore, assuming that the detection voltage can be measured in 25 steps, the waiting time is 2 seconds. Then, the time required for measuring the overcharge detection voltage value is 50 seconds, which is too long for mass production and is not at a practical level.
[0008]
Therefore, the applicant first shortens the delay time of the delay circuit that determines the delay time when overcharge, overdischarge, or overcurrent is detected by using a single test terminal by increasing the oscillation frequency. Has been proposed (see Japanese Patent Application No. 2000-83375).
[0009]
FIG. 4 is a diagram showing a charge / discharge protection circuit and a battery pack using the circuit in the above application, and is an example of a circuit to which the present invention is applied.
First, the operation of the charge / discharge protection circuit in the above application will be described with reference to FIG.
As shown in the figure, the semiconductor device (charge / discharge protection circuit) 1 constituting the main part of the battery pack is roughly divided into an
[0010]
When overcharge, overdischarge, overcurrent, or short circuit is detected by the
[0011]
The abnormal
[0012]
Normally, the delay time when overdischarge is detected by the
[0013]
5 and 6 are diagrams for explaining a configuration in which the delay time is changed by changing the frequency of the oscillator with a single test terminal in the above application.
The
[0014]
FIG. 5 shows an example in which the oscillation frequency is changed by changing the constant current values of the constant current sources 105 and 109.
In FIG. 5, the test terminal is pulled up to Vdd by a
[0015]
However, when the switch SW3 is turned on and the test terminal is set to the low level, the gate voltage of the
[0016]
For example, when the ratio of the constant current between the constant current source 105 and the constant current source 104 and the ratio of the constant current between the constant current source 109 and the constant current source 108 are set to 1: 9, the oscillation frequency becomes 10 times and the delay time becomes 1 / 10. In this case, the test time of the
[0017]
FIG. 6 shows an example in which the values of the
In FIG. 6, when the switch SW3 is off and the test terminal is open, Vdd is applied to the gates of the
[0018]
However, when the switch SW3 is turned on and the test terminal is set to the low level, the gates of the
In addition to the above, the oscillation frequency can also be obtained by changing the threshold of the constant current inverter constituting the ring oscillator.
[0019]
[Problems to be solved by the invention]
As described above, the prior art shown in FIG. 3 takes too much time for mass production and is not suitable for practical use. The invention previously filed enables the test time to be shortened by making the frequency of the oscillator variable between the normal frequency and the acceleration frequency higher than that using the test terminal. It solves the problems in the prior art.
[0020]
However, in a semiconductor device including a delay circuit, for example, a semiconductor device in which the delay time after detection by the voltage detector is 5 seconds (for example, an IC such as the above-described charge / discharge protection circuit), the test time is shortened and 5 seconds. The delay time must be guaranteed. Furthermore, in the test of the semiconductor device, when it is necessary to repeat the detection state and the non-detection state due to the circuit configuration (including the circuit under test), the state can be changed between the detection state and the non-detection state without delay time. Otherwise, it takes a lot of test time. A semiconductor device including such a delay circuit having a long test time has a problem that it is inferior in mass productivity as compared with a semiconductor device having a short test time.
[0021]
That is, for example, in a large-volume production IC for Li-ion protection, the recovery time when the yield drops due to a sudden cause, the test time is long, so the test time has a large impact, and the response to mass production may be delayed. There was a problem. In addition, the same problem occurred in the Li-ion battery pack test at the customer site.
[0022]
It is an object of the present invention to further improve the above-described invention of the prior application, and to use a single test terminal to set a delay time by a delay circuit, a normal delay time mode, a delay time shortening mode, or a no delay time mode. If the test time can be shortened and a long delay time is guaranteed, and it is necessary to repeat the detection state and the non-detection state (including the circuit under test), the delay Semiconductor device capable of changing state between detection state and non-detection state without time (
[0023]
[Means for Solving the Problems]
In order to achieve the above object, the present invention has the following configuration.
According to the first aspect of the present invention, there is provided a semiconductor device having a test function having a test terminal (TEST) and determining a delay time when a predetermined state is detected by the test terminal (TEST). And the delay circuit (oscillator B3, counter B4) and the test terminal (TEST) are any one of the first level range (L), the second level range (H), and the third level range (M). The delay time of the delay circuit is switched to any one of a normal delay time mode, a delay time shortening mode, and a no delay time mode according to the means for inputting the voltage of the test signal and the voltage input to the test terminal. It is characterized by doing so.
[0024]
According to the second aspect of the present invention, the frequency of the oscillator (B3) that configures the delay circuit based on the voltage input to the test terminal (TEST) is configured by the oscillator (B3) and the counter (B4). It is characterized by switching.
[0025]
The invention according to
[0026]
According to a fourth aspect of the present invention (see FIG. 5), the oscillator is constituted by a ring oscillator (16) in which a plurality of delay elements each including a constant current inverter and a capacitor are connected in a closed loop, and means for switching the delay time is defined as the delay element. A feature is that the constant current value of the constant current source constituting the current inverter is substantially changed.
[0027]
In the invention according to claim 5 (see FIG. 6), the oscillator is constituted by a ring oscillator (16) in which a plurality of delay elements each comprising a constant current inverter and a capacitor are connected in a closed loop, and means for switching the delay time is constituted by the delay element. It is characterized in that it is a means for substantially changing the capacitance of the capacitor.
[0028]
A sixth aspect of the present invention is a battery pack incorporating the charge / discharge protection circuit according to any of the third to fifth aspects, and the seventh aspect of the present invention relates to an electronic device using the battery pack ( For example, a mobile phone, a digital camera, and a portable audio device).
[0029]
DETAILED DESCRIPTION OF THE INVENTION
(Overview)
By selecting one of the three voltage levels “L”, “H”, and “M” as the input for a single test terminal, the delay time of the delay circuit can be changed to the normal delay time mode and delay time reduction mode. , And switch to the no delay time mode. At this time, if the ratio between the normal delay time mode and the delay time reduction mode is fixed, for example, if the delay time reduction mode is 1/100, the delay time in the delay time reduction mode is usually measured. If it is designed to guarantee the delay time, it is possible to shorten the test time including the customer test time. Even when it is necessary to repeat the detection state and the non-detection state (when there is a circuit under test), changing the state in the no delay time mode greatly contributes to the improvement of the test time efficiency.
[0030]
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a diagram for explaining an embodiment of the present invention.
In the figure, 1 is a semiconductor device (for example, an IC such as a charge / discharge protection circuit), B1 and B2 are inverters having different threshold voltages, B3 is an oscillator, B4 is a counter, C is a comparator, and A is a circuit on a semiconductor integrated circuit. A test circuit, TEST represents a test terminal, and Out represents an output terminal.
[0031]
In this configuration, an
[0032]
The frequency of the oscillator B3 is a normal frequency when the output of the inverter B2 is “H” (corresponding to the case where the test terminal TEST is “L”), and when the output of the inverter B2 is “L” (test) It is assumed that an accelerated frequency (acceleration frequency) is generated (corresponding to the case where the terminal TEST is “H”).
[0033]
In FIG. 1, it is assumed that the applied maximum voltage is Vdd, the applied minimum voltage is Gnd, and the circuit block B1 and the circuit block B2 are inverters having different threshold voltages. In the present embodiment, the threshold voltage (VB1) of the inverter B1 <the threshold voltage (VB2) of the inverter B2.
[0034]
FIG. 2 is a diagram showing an input range of an applied voltage to the test terminal TEST, a range in which the output of the inverter B2 is “L”, and a range in which the output of NOR1 is “H”. As shown in the figure, the range of the applied voltage to the test terminal TEST from “Vdd to VB2” is represented by “H”, the range of “VB2 to VB1” is represented by “M”, and “VB1 to Gnd” The range is represented by “L”.
[0035]
Hereinafter, an operation when the potential of the test terminal TEST is in the ranges of “L”, “H”, and “M” as described above will be described. “L”, “H”, and “M” in this embodiment correspond to the first level range, the second level range, and the third level range in the claims.
[0036]
(1) Operation when the voltage range of the test terminal TEST is “L”:
When the voltage range of the test terminal TEST is “L”, that is, lower than the threshold voltage VB1 of the circuit block B1, “H” is applied to the input of NOR1 and its output becomes “L”. To be fixed. Therefore, the NAND3 enters a state of waiting for an input from the NAND1.
[0037]
Here, when the voltage at the
[0038]
(2) When the voltage range of the test terminal TEST is “H”:
In the case of (1) above, when the voltage range of the test terminal TEST is “H”, that is, higher than the threshold voltage VB2 of the circuit block B2, “H” is applied to the input of NOR1 and its output becomes “L”. Similarly to the above, the output of NAND2 is fixed to “H”. Therefore, the NAND3 enters a state of waiting for an input from the NAND1.
[0039]
Here, when the voltage of the
[0040]
The ratio of one cycle of clock input to the counter B4 in the case of (1) above and one cycle of clock input to the counter B4 in this example is set to about 1: 100, for example. The ratio of one cycle is the delay time in the case of (1) above (when the voltage range of the test terminal TEST is “L”) and in this example (when the voltage range of the test terminal TEST is “H”) ) Delay time ratio.
[0041]
(3) When the voltage range of the test terminal TEST is “M”:
When the voltage range of the test terminal TEST is “M”, that is, higher than the threshold voltage VB1 of the circuit block B1 and lower than the threshold voltage VB2 of the circuit block B2, “L” is applied to both inputs of NOR1 and the output is Becomes “H”. Since the “H” output of NOR1 is inverted and input to NAND1, the output of NAND1 is fixed to “H”, and NAND3 enters a state of waiting for the input of NAND2.
[0042]
Here, when the voltage of the
[0043]
In this case, that is, when the voltage range of the test terminal TEST is between the threshold voltage VB1 of the circuit block B1 and the threshold voltage VB2 of the circuit block B2, the voltage change of the
[0044]
In the above embodiment, the oscillator B3 is in an operating state when the output of the comparator C is “H”, and conversely, when the output of the comparator C is “L”, the oscillator B3 is in a non-operating state. In this configuration, for example, as shown by the broken line in FIG. 5, the
[0045]
5 and 6, the normal frequency is obtained when the test terminal is at the high level “H”, and the high frequency is obtained when the test terminal is at the low level “L”. 5 and FIG. 6, the pull-up connected test terminals are pulled down, and an inverter is inserted between the test terminals TEST and the gates of the
[0046]
As described above, according to the present embodiment, the oscillator B3 and the counter B4 are set by setting the input voltage range of the single test terminal TEST to any one of “L”, “H”, and “M”. The delay time of the delay circuit can be switched to either the normal delay time mode, the delay time shortening mode, or the no delay time mode, so that the test time can be shortened and the delay is long A semiconductor device capable of changing the state between a detection state and a non-detection state without delay time when the time is guaranteed and it is necessary to repeat the detection state and the non-detection state (including a circuit under test) realizable.
[0047]
This configuration is particularly effective when applied to a charge / discharge protection circuit such as a Li-ion secondary battery as described with reference to FIG. 4, and a battery pack incorporating the charge / discharge protection circuit having this configuration or the battery pack is provided. The present invention can also be applied to used electronic devices such as mobile phones, digital cameras, and portable audio devices.
[0048]
【The invention's effect】
According to the present invention, the delay time of the delay circuit can be switched to the normal delay time mode, the delay time shortening mode, or the no delay time mode by using a single test terminal. When the test time can be shortened and a long delay time is ensured, and it is necessary to repeat the detection state and the non-detection state (including the circuit under test), the detection state Semiconductor device capable of changing state to detection state (
[Brief description of the drawings]
FIG. 1 is a diagram for explaining an embodiment of the present invention.
FIG. 2 is a diagram showing an input range of an applied voltage to a test terminal TEST, a range in which an output of an inverter B2 is “L”, and a range in which an output of NOR1 is “H”;
FIG. 3 is a diagram showing an example of a conventional charge / discharge protection circuit.
FIG. 4 is a diagram showing a charge / discharge protection circuit and a battery pack using the circuit in the prior application.
FIG. 5 is a diagram for explaining a configuration in which the delay time is changed by changing the frequency of an oscillator with a single test terminal in the prior application (part 1);
FIG. 6 is a diagram for explaining a configuration in which the delay time is changed by changing the frequency of the oscillator with a single test terminal in the prior application (part 2);
[Explanation of symbols]
TEST: Test terminal,
A: Circuit under test,
Out: Output terminal,
B1, B2: circuit block (inverter),
B3: circuit block (oscillator),
B4: circuit block (counter),
1: Semiconductor integrated circuit (IC such as charge / discharge protection circuit),
11: Overcharge detection circuit,
12: Overdischarge detection circuit
13: Overcurrent detection circuit,
14: short circuit detection circuit,
15: Abnormal charger detection circuit,
16: Oscillator
17: Counter
18, 20: logic circuit (latch),
19: Level shift circuit,
Q1, Q2: transistors,
SW1, SW2, SW3: switch,
101, 201: pull-up resistors,
102, 103, 302: Pch MOS transistor,
104-110, 202-206, 301: constant current source,
111 to 115, 207 to 211: constant current inverter,
116, 117, 212 to 215: capacitors,
161, 162, 164, 165: Nch MOS transistors,
163, 166: inverter,
303, 304: Nch MOS transistor,
401, 402: Transmission gate,
501: built-in oscillator,
502: Frequency division counter,
503: Gate,
504: Comparator (COMP),
505: Decoder (latch circuit),
506: Inverter,
507: Protection switch.
Claims (7)
遅延回路と、前記テスト用端子に第1レベル範囲、第2レベル範囲、第3レベル範囲のいずれかの電圧を入力する手段と、該テスト用端子に入力された電圧に応じて、前記遅延回路の遅延時間を、通常の遅延時間モード、遅延時間短縮モード、または遅延時間なしモードのいずれかに切換える手段とを有することを特徴とする半導体装置。A semiconductor device having a test function having a test terminal and determining a delay time when a predetermined state is detected by the test terminal,
A delay circuit; means for inputting a voltage of any one of a first level range, a second level range, and a third level range to the test terminal; and the delay circuit according to the voltage input to the test terminal. And a means for switching the delay time to any one of a normal delay time mode, a delay time shortening mode, and a no delay time mode.
オシレータとカウンタからなる過充電、過放電、または過電流の検出時の遅延時間を決定する遅延回路と、テスト用端子の電位として第1レベル範囲、第2レベル範囲、第3レベル範囲の電位を入力する手段と、該テスト用端子の電位に基づいて、前記遅延回路の遅延時間を切替える手段を有することを特徴とする充放電保護回路。A charge / discharge protection circuit that detects overcharge, overdischarge, or overcurrent of a secondary battery and protects the secondary battery from overcharge, overdischarge, or overcurrent,
A delay circuit that determines an overcharge, overdischarge, or overcurrent detection time including an oscillator and a counter, and potentials of a first level range, a second level range, and a third level range as potentials of test terminals. A charge / discharge protection circuit comprising means for inputting and means for switching a delay time of the delay circuit based on a potential of the test terminal.
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