JP2010109605A - Mode setting circuit and counter circuit using the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a mode setting circuit enabling setting various kinds of time reducing modes, and also to provide a counter circuit using the mode setting circuit. <P>SOLUTION: The mode setting circuit has a plurality of stages of flip-flops 13, 14 which are cascaded and triggered by a pulse signal supplied from the outside; and logic circuits 15-19 for computing the output signal of each of the plurality of stages of flip-flops to generate a plurality of kinds of mode signals. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、モード信号を生成するモード設定回路及びそれを用いたカウンタ回路に関する。   The present invention relates to a mode setting circuit for generating a mode signal and a counter circuit using the mode setting circuit.

近年、二次電池としてリチウムイオン電池がデジタルカメラなど携帯機器に搭載されている。リチウムイオン電池は過充電及び過放電に弱いため、過充電及び過放電の保護回路を備えた電池パックの形態で使用される。   In recent years, lithium ion batteries as secondary batteries have been mounted on portable devices such as digital cameras. Lithium ion batteries are vulnerable to overcharge and overdischarge, and are therefore used in the form of battery packs with overcharge and overdischarge protection circuits.

電池パックには保護ＩＣ（集積回路）が設けられている。保護ＩＣは、過充電検出回路、過放電検出回路、過電流検出回路等を内蔵しており、過放電検出回路或いは過電流検出回路で過放電或いは過電流を検出したときＭＯＳトランジスタを遮断してリチウムイオン電池の放電を停止し、また、過充電検出回路で過充電を検出したときＭＯＳトランジスタを遮断してリチウムイオン電池の充電を停止する。   The battery pack is provided with a protection IC (integrated circuit). The protection IC incorporates an overcharge detection circuit, overdischarge detection circuit, overcurrent detection circuit, etc., and shuts off the MOS transistor when overdischarge or overcurrent is detected by the overdischarge detection circuit or overcurrent detection circuit. The discharge of the lithium ion battery is stopped, and when overcharge is detected by the overcharge detection circuit, the MOS transistor is shut off to stop the charging of the lithium ion battery.

上記の過充電検出回路、過放電検出回路、過電流検出回路においては、それぞれの検出時間を計時し、検出時間が所定時間（遅延時間）を超えた場合に、過充電検出、過放電検出、過電流検出を確定させてＭＯＳトランジスタの遮断を行うことで誤動作を防止している。つまり、過充電検出、過放電検出、過電流検出が確定するまでに所定時間を要する。   In the above overcharge detection circuit, overdischarge detection circuit, and overcurrent detection circuit, each detection time is counted, and when the detection time exceeds a predetermined time (delay time), overcharge detection, overdischarge detection, Malfunction is prevented by confirming overcurrent detection and shutting off the MOS transistor. That is, a predetermined time is required until overcharge detection, overdischarge detection, and overcurrent detection are determined.

しかし、製造時に保護ＩＣの試験を行う場合には、上記過充電検出、過放電検出、過電流検出に所定時間（遅延時間）を要するために、試験時間が長くなるという問題がある。このため、試験時には保護ＩＣに時短モードを設定して上記所定時間（遅延時間）を短縮又はなしとすることが行われている。   However, when a protection IC is tested at the time of manufacture, there is a problem that the test time becomes long because a predetermined time (delay time) is required for the overcharge detection, overdischarge detection, and overcurrent detection. For this reason, during the test, a time reduction mode is set in the protection IC to shorten or eliminate the predetermined time (delay time).

例えば、特許文献１には、テスト用端子の入力レベルがハイレベル（ＶＤＤ），ミドルレベル（ＶＤＤ／２），ローレベル（ＶＳＳ）のいずれであるかを判定して、コンパレータ出力の遅延時間を、通常の遅延時間モード，遅延時間短縮モード，遅延時間なしモードのいずれかに切替えることが記載されている。
特開２００２−１８６１７３号公報 For example, in Patent Document 1, it is determined whether the input level of the test terminal is high level (VDD), middle level (VDD / 2), or low level (VSS), and the delay time of the comparator output is determined. In addition, switching to any one of a normal delay time mode, a delay time shortening mode, and a no delay time mode is described.
JP 2002-186173 A

従来回路では、テスト用端子の入力レベルをハイレベル（ＶＤＤ），ミドルレベル（ＶＤＤ／２），ローレベル（ＶＳＳ）のいずれかに設定することで、通常の遅延時間モード，遅延時間短縮モード，遅延時間なしモードの３種類の時短モードを設定している。   In the conventional circuit, by setting the input level of the test terminal to one of a high level (VDD), a middle level (VDD / 2), and a low level (VSS), a normal delay time mode, a delay time shortening mode, Three types of time-saving mode are set: no delay time mode.

しかし、テスト用端子の入力レベルを可変設定する構成では、実質的に上記３種類のモード設定が上限であり、更に多種の時短モードを設定することは事実上不可能であった。   However, in the configuration in which the input level of the test terminal is variably set, the above three types of mode setting are practically the upper limit, and it is practically impossible to set various time reduction modes.

本発明は、上記の点に鑑みなされたものであり、多種の時短モード設定が可能なモード設定回路及びそれを用いたカウンタ回路を提供することを目的とする。   The present invention has been made in view of the above points, and an object of the present invention is to provide a mode setting circuit capable of setting various time-saving modes and a counter circuit using the mode setting circuit.

本発明の一実施態様によるモード設定回路は、外部から供給されるパルス信号によりトリガされる縦続接続された複数段のフリップフロップ（１３，１４）と、
前記複数段のフリップフロップそれぞれの出力信号を演算して複数種類のモード信号を生成する論理回路（１５〜１９）と、を有する。 A mode setting circuit according to an embodiment of the present invention includes a plurality of cascaded flip-flops (13, 14) triggered by a pulse signal supplied from the outside,
And logic circuits (15 to 19) that calculate output signals of the plurality of flip-flops to generate a plurality of types of mode signals.

本発明の一実施態様によるカウンタ回路は、発振器の出力するクロック信号をカウントして計時を行うカウンタ回路において、
前記カウンタ回路を構成する複数段のフリップフロップ（３１−１〜３１−ｎ）の一部もしくは全部をバイパスする複数種類のスイッチ（３３〜３５）を有し、
請求項１記載のモード設定回路（１３〜１９）で生成された複数種類のモード信号それぞれにより前記複数種類のスイッチをオンし、前記カウンタ回路の計時する時間を前記モード信号の種類に応じて短縮する。 A counter circuit according to an embodiment of the present invention is a counter circuit that counts a clock signal output from an oscillator and performs time measurement.
A plurality of types of switches (33 to 35) that bypass part or all of the plurality of flip-flops (31-1 to 31-n) constituting the counter circuit;
2. The plurality of types of switches are turned on by each of a plurality of types of mode signals generated by the mode setting circuit (13 to 19) according to claim 1, and the time taken by the counter circuit is shortened according to the type of the mode signal. To do.

なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。   Note that the reference numerals in the parentheses are given for ease of understanding, are merely examples, and are not limited to the illustrated modes.

本発明によれば、多種の時短モード設定が可能となる。   According to the present invention, various time-saving mode settings are possible.

以下、図面に基づいて本発明の実施形態について説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

＜モード設定回路＞
図１は本発明のモード設定回路の一実施形態の回路構成図を示し、図２は図１各部の信号波形図を示す。 <Mode setting circuit>
FIG. 1 shows a circuit configuration diagram of an embodiment of a mode setting circuit of the present invention, and FIG. 2 shows signal waveform diagrams of each part of FIG.

図１において、端子１０には図２（Ａ）に示すパルス信号Ｐ１，Ｐ２，Ｐ３，Ｐ４が供給され、縦続接続されたインバータ１１，１２で波形整形されてトリガ型フリップフロップ（Ｔ−ＦＦ）１３の入力端子に供給される。   In FIG. 1, a pulse signal P1, P2, P3, P4 shown in FIG. 2A is supplied to a terminal 10, and the waveform is shaped by cascaded inverters 11 and 12 to be a trigger type flip-flop (T-FF). 13 input terminals.

トリガ型フリップフロップ１３は初期化されてローレベル出力とされており、図２（Ａ）のパルス信号を供給されると図２（Ｂ）に示すパルス信号を出力する。トリガ型フリップフロップ１３の出力信号はトリガ型フリップフロップ１４の入力端子に供給されると共に、ナンド回路１５，１７それぞれの一方の入力端子に供給され、また、インバータ１８で反転されてナンド回路１６の一方の入力端子に供給される。   The trigger flip-flop 13 is initialized to a low level output. When the pulse signal shown in FIG. 2A is supplied, the pulse signal shown in FIG. 2B is output. The output signal of the trigger flip-flop 13 is supplied to the input terminal of the trigger flip-flop 14 and is also supplied to one input terminal of each of the NAND circuits 15 and 17, and is inverted by the inverter 18 to be output from the NAND circuit 16. It is supplied to one input terminal.

トリガ型フリップフロップ１４は初期化されてローレベル出力とされており、図２（Ｂ）のパルス信号を供給されると図２（Ｃ）に示すパルス信号を出力する。トリガ型フリップフロップ１４の出力信号はナンド回路１５，１６それぞれの他方の入力端子に供給され、また、インバータ１９で反転されてナンド回路１７の他方の入力端子に供給される。   The trigger flip-flop 14 is initialized to a low level output. When the pulse signal shown in FIG. 2B is supplied, the pulse signal shown in FIG. 2C is output. The output signal of the trigger flip-flop 14 is supplied to the other input terminal of each of the NAND circuits 15 and 16, is inverted by the inverter 19, and is supplied to the other input terminal of the NAND circuit 17.

これによって、ナンド回路１５はパルス信号Ｐ１の立ち上がりからパルス信号Ｐ２の立ち上がり前にローレベルとなる時短モード１信号を生成して端子２１から出力する。また、ナンド回路１６はパルス信号Ｐ２の立ち上がりからパルス信号Ｐ３の立ち上がり前にローレベルとなる時短モード２信号を生成して端子２２から出力する。更に、ナンド回路１７は、パルス信号Ｐ３の立ち上がりからパルス信号Ｐ４の立ち上がり前にローレベルとなる時短モード３信号を生成して端子２３から出力する。   As a result, the NAND circuit 15 generates a time-short mode 1 signal that is at a low level from the rising edge of the pulse signal P1 and before the rising edge of the pulse signal P2, and outputs the signal from the terminal 21. Further, the NAND circuit 16 generates a short-time mode 2 signal that is at a low level from the rising edge of the pulse signal P2 and before the rising edge of the pulse signal P3, and outputs the signal from the terminal 22. Further, the NAND circuit 17 generates a time-short mode 3 signal that becomes a low level from the rising edge of the pulse signal P3 to before the rising edge of the pulse signal P4, and outputs the generated signal from the terminal 23.

なお、パルス信号Ｐ１の立ち上がり前又はパルス信号Ｐ４の立ち上がり後の通常モードでは、時短モード１信号、時短モード２信号、時短モード３信号のいずれもハイレベルである。   In the normal mode before the rising edge of the pulse signal P1 or after the rising edge of the pulse signal P4, all of the short time mode 1 signal, the short time mode 2 signal, and the short time mode 3 signal are at a high level.

すなわち、外部より端子１０にパルス信号を供給しなければ通常モードであり、パルス信号を１パルス供給すれば時短モード１（時短モード１のみローレベル）が設定され、パルス信号を２パルス供給すれば時短モード２（時短モード２のみローレベル）が設定され、パルス信号を３パルス供給すれば時短モード３（時短モード３のみローレベル）が設定されることになる。   That is, if no pulse signal is supplied to the terminal 10 from the outside, the normal mode is set. If one pulse signal is supplied, the time-short mode 1 (low level only in the time-short mode 1) is set, and if two pulses are supplied. If the short-time mode 2 (low level only in the short-time mode 2) is set and three pulse signals are supplied, the short-time mode 3 (low level only in the short-time mode 3) is set.

＜ダウントリガ＞
ところで、図２においてはパルス信号をアップトリガ（立ち上がりエッジ）としているが、図３に示すようにダウントリガ（立ち下がりエッジ）としても良い。ただし、この場合には、例えばインバータ１２の後に１段のインバータを追加する。 <Down trigger>
In FIG. 2, the pulse signal is an up trigger (rising edge), but may be a down trigger (falling edge) as shown in FIG. However, in this case, for example, a one-stage inverter is added after the inverter 12.

この場合、端子１０に図３（Ａ）に示す負極性のパルス信号Ｐ１，Ｐ２，Ｐ３，Ｐ４が供給され、これによって、ナンド回路１５はパルス信号Ｐ１の立ち下がりからパルス信号Ｐ２の立ち下がり前にローレベルとなる時短モード１信号を生成して端子２１から出力する。また、ナンド回路１６はパルス信号Ｐ２の立ち下がりからパルス信号Ｐ３の立ち下がり前にローレベルとなる時短モード２信号を生成して端子２２から出力する。更に、ナンド回路１７は、パルス信号Ｐ３の立ち下がりからパルス信号Ｐ４の立ち下がり前にローレベルとなる時短モード３信号を生成して端子２３から出力する。また、パルス信号Ｐ１の立ち下がり前又はパルス信号Ｐ４の立ち下がり後の通常モードでは、時短モード１信号、時短モード２信号、時短モード３信号のいずれもハイレベルである。   In this case, negative polarity pulse signals P1, P2, P3, and P4 shown in FIG. 3A are supplied to the terminal 10, so that the NAND circuit 15 causes the pulse signal P1 to fall before the pulse signal P2 falls. When the signal is at the low level, a short mode 1 signal is generated and output from the terminal 21. In addition, the NAND circuit 16 generates a short-time mode 2 signal that is at a low level from the falling edge of the pulse signal P2 to before the falling edge of the pulse signal P3, and outputs it from the terminal 22. Further, the NAND circuit 17 generates a time-short mode 3 signal that becomes a low level from the falling edge of the pulse signal P3 to before the falling edge of the pulse signal P4, and outputs it from the terminal 23. Further, in the normal mode before the fall of the pulse signal P1 or after the fall of the pulse signal P4, all of the short-time mode 1 signal, the short-time mode 2 signal, and the short-time mode 3 signal are at a high level.

ここで、ノイズ等による電源電圧の揺れが発生した場合、モード設定回路７０の入力段のインバータ１１の閾値は電源電圧の揺れに応じて変化するが、インバータ１１を構成するＭＯＳトランジスタのゲート電圧は内部寄生容量の影響により遅れが発生するため、急峻な電源電圧変動で誤検出するおそれがある。しかし、ダウントリガにすることで電源電圧とモード設定回路の入力段のインバータ１１を構成するＭＯＳトランジスタのゲート電圧が同期するのでノイズ耐性が向上する。   Here, when the fluctuation of the power supply voltage due to noise or the like occurs, the threshold value of the inverter 11 in the input stage of the mode setting circuit 70 changes according to the fluctuation of the power supply voltage, but the gate voltage of the MOS transistor constituting the inverter 11 is Since a delay occurs due to the influence of the internal parasitic capacitance, there is a risk of erroneous detection due to a steep power supply voltage fluctuation. However, since the power supply voltage and the gate voltage of the MOS transistor constituting the inverter 11 in the input stage of the mode setting circuit are synchronized by using the down trigger, noise resistance is improved.

＜カウンタ回路＞
図４はカウンタ回路の一実施形態の回路構成図を示す。同図中、端子３０には発振器の出力するクロック信号が供給される。カウンタ回路は縦続接続されたトリガ型フリップフロップ３１−１〜３１−ｎにて構成されており、端子３０からのクロック信号はトリガ型フリップフロップ３１−１の入力端子に供給され、トリガ型フリップフロップ３１−ｎの出力信号が端子３２から出力される。 <Counter circuit>
FIG. 4 is a circuit configuration diagram of an embodiment of the counter circuit. In the figure, a clock signal output from an oscillator is supplied to a terminal 30. The counter circuit is composed of cascade-connected trigger type flip-flops 31-1 to 31-n. A clock signal from the terminal 30 is supplied to the input terminal of the trigger type flip-flop 31-1, and the trigger type flip-flop The output signal 31 -n is output from the terminal 32.

トリガ型フリップフロップ３１−１の入力端子（端子３０）とトリガ型フリップフロップ３１−ｎの出力端子（端子３２）との間にはスイッチ３３が接続され、トリガ型フリップフロップ３１−４の入力端子とトリガ型フリップフロップ３１−ｎの出力端子（端子３２）との間にはスイッチ３４が接続され、トリガ型フリップフロップ３１−６の入力端子とトリガ型フリップフロップ３１−ｎの出力端子（端子３２）との間にはスイッチ３５が接続されている。   A switch 33 is connected between the input terminal (terminal 30) of the trigger flip-flop 31-1 and the output terminal (terminal 32) of the trigger flip-flop 31-n, and the input terminal of the trigger flip-flop 31-4. And an output terminal (terminal 32) of the trigger flip-flop 31-n, a switch 34 is connected, and an input terminal of the trigger flip-flop 31-6 and an output terminal (terminal 32 of the trigger flip-flop 31-n). ) Is connected to the switch 35.

スイッチ３３は端子３６からモード設定回路の出力する時短モード１信号を制御信号として供給されており、時短モード１信号がローレベルでオン（閉成）し、時短モード１信号がハイレベルでオフ（開成）する。スイッチ３４は端子３７からモード設定回路の出力する時短モード２信号を制御信号として供給されており、時短モード２信号がローレベルでオンし、時短モード２信号がハイレベルでオフする。スイッチ３５は端子３８からモード設定回路の出力する時短モード３信号を制御信号として供給されており、時短モード３信号がローレベルでオンし、時短モード３信号がハイレベルでオフする。   The switch 33 is supplied with a short time mode 1 signal output from the mode setting circuit from the terminal 36 as a control signal. The short time mode 1 signal is turned on (closed) at a low level, and the short time mode 1 signal is turned off at a high level ( Established). The switch 34 is supplied with a short time mode 2 signal output from the mode setting circuit from a terminal 37 as a control signal. The short time mode 2 signal is turned on at a low level and the short time mode 2 signal is turned off at a high level. The switch 35 is supplied with a short time mode 3 signal output from the mode setting circuit from a terminal 38 as a control signal. The short time mode 3 signal is turned on at a low level and the short time mode 3 signal is turned off at a high level.

ここで、通常モードであれば端子３６，３７，３８が全てハイレベルで、スイッチ３３，３４，３５が全てオフであるため、端子３０から供給されるクロック信号はトリガ型フリップフロップ３１−１〜３１−ｎで１／２ｎ分周されて端子３２より出力される。つまり、クロック信号の１周期をτとすると、遅延時間はτ×２ｎとなる。 Here, in the normal mode, the terminals 36, 37, and 38 are all at a high level, and the switches 33, 34, and 35 are all off. Therefore, the clock signal supplied from the terminal 30 is a trigger type flip-flop 31-1. It is 1/2 n frequency division by 31-n to be output from the pin 32. That is, assuming that one period of the clock signal is τ, the delay time is τ × 2n .

また、時短モード１であれば端子３６のみがローレベルで、スイッチ３３がオンであるため、端子３０から供給されるクロック信号はトリガ型フリップフロップ３１−１〜３１−ｎをバイパスして端子３２より出力される。つまり、遅延時間はなしとなる。   In the time reduction mode 1, since only the terminal 36 is at a low level and the switch 33 is on, the clock signal supplied from the terminal 30 bypasses the trigger flip-flops 31-1 to 31-n and is connected to the terminal 32. Is output. That is, there is no delay time.

また、時短モード２であれば端子３７のみがローレベルで、スイッチ３４がオンであるため、端子３０から供給されるクロック信号はトリガ型フリップフロップ３１−４〜３１−ｎをバイパスして端子３２より出力される。つまり、遅延時間はτ×２３となる。 In the time reduction mode 2, since only the terminal 37 is at a low level and the switch 34 is on, the clock signal supplied from the terminal 30 bypasses the trigger flip-flops 31-4 to 31-n and is connected to the terminal 32. Is output. That is, the delay time is τ × 2 3.

また、時短モード３であれば端子３８のみがローレベルで、スイッチ３５がオンであるため、端子３０から供給されるクロック信号はトリガ型フリップフロップ３１−６〜３１−ｎをバイパスして端子３２より出力される。つまり、遅延時間はτ×２５となる。 In the time reduction mode 3, since only the terminal 38 is at a low level and the switch 35 is on, the clock signal supplied from the terminal 30 bypasses the trigger flip-flops 31-6 to 31-n and is connected to the terminal 32. Is output. That is, the delay time is τ × 25 .

なお、スイッチ３３をトリガ型フリップフロップ３１−１の入力端子とトリガ型フリップフロップ３１−３の出力端子との間に接続して、スイッチ３３のオンによりクロック信号がトリガ型フリップフロップ３１−１〜３１−３をバイパスし、スイッチ３４のオンによりクロック信号がトリガ型フリップフロップ３１−４〜３１−ｎをバイパスするようにして、時短モード１，２で異なるフリップフロップをクロック信号がバイパスするように構成しても良い。   The switch 33 is connected between the input terminal of the trigger flip-flop 31-1 and the output terminal of the trigger flip-flop 31-3. When the switch 33 is turned on, the clock signal is triggered. 31-3 is bypassed, and when the switch 34 is turned on, the clock signal bypasses the trigger flip-flops 31-4 to 31-n so that the clock signal bypasses the flip-flops that are different in the short-time mode 1 and 2. It may be configured.

＜保護ＩＣ＞
図５は、本発明のモード設定回路を保護ＩＣに適用した電池パックの一実施形態のブロック図を示す。リチウムイオン電池５２と並列に抵抗Ｒ１１とコンデンサＣ１１の直列回路が接続されている。リチウムイオン電池５２の正極は配線により電池パック５０の外部端子（Ｐ＋）５３に接続され、負極は配線により電流遮断用のｎチャネルＭＯＳトランジスタＭ１１，Ｍ１２を介して電池パック５０の外部端子（Ｐ−）５４に接続されている。 <Protection IC>
FIG. 5 shows a block diagram of an embodiment of a battery pack in which the mode setting circuit of the present invention is applied to a protection IC. A series circuit of a resistor R11 and a capacitor C11 is connected in parallel with the lithium ion battery 52. The positive electrode of the lithium ion battery 52 is connected to the external terminal (P +) 53 of the battery pack 50 by wiring, and the negative electrode is connected to the external terminal (P− of the battery pack 50 via the current blocking n-channel MOS transistors M11 and M12 by wiring. ) 54.

ＭＯＳトランジスタＭ１１，Ｍ１２はドレインを共通接続され、ＭＯＳトランジスタＭ１１のソースはリチウムイオン電池５２の負極に接続され、ＭＯＳトランジスタＭ１２のソースは外部端子５４に接続されている。   The drains of the MOS transistors M11 and M12 are connected in common, the source of the MOS transistor M11 is connected to the negative electrode of the lithium ion battery 52, and the source of the MOS transistor M12 is connected to the external terminal 54.

保護ＩＣ５５はリチウムイオン電池５２の正極から抵抗Ｒ１１を通して電源ＶＤＤを端子５５ａに供給されると共に、リチウムイオン電池５２の負極から電源ＶＳＳを端子５５ｃに供給されて動作する。   The protection IC 55 operates by supplying power VDD from the positive electrode of the lithium ion battery 52 to the terminal 55a through the resistor R11 and supplying power VSS from the negative electrode of the lithium ion battery 52 to the terminal 55c.

また、保護ＩＣ５５は端子５５ｂに外部からモード設定信号を供給され、端子５５ｆに抵抗Ｒ１２の一端を接続され抵抗Ｒ１２の他端は外部端子５４に接続されている。保護ＩＣ５５はＤＯＵＴ出力の端子５５ｄをＭＯＳトランジスタＭ１１のゲートに接続され、ＣＯＵＴ出力の端子５５ｅをＭＯＳトランジスタＭ１２のゲートに接続されている。   Further, the protection IC 55 is supplied with a mode setting signal from the outside to the terminal 55 b, one end of the resistor R 12 is connected to the terminal 55 f, and the other end of the resistor R 12 is connected to the external terminal 54. The protection IC 55 has a DOUT output terminal 55d connected to the gate of the MOS transistor M11, and a COUT output terminal 55e connected to the gate of the MOS transistor M12.

保護ＩＣ５５は、過充電検出回路５６，過放電検出回路５７，充電過電流検出回路５８，放電過電流検出回路５９，短絡検出回路６０を内蔵している。過充電検出回路５６は端子５５ａ，５５ｃの電圧からリチウムイオン電池５２の過充電を検出して検出信号を発振器６１，論理回路６３に供給する。過放電検出回路５７は端子５５ａ，５５ｃの電圧からリチウムイオン電池５２の過放電を検出して検出信号を発振器６１，論理回路６５に供給する。   The protection IC 55 incorporates an overcharge detection circuit 56, an overdischarge detection circuit 57, a charge overcurrent detection circuit 58, a discharge overcurrent detection circuit 59, and a short circuit detection circuit 60. The overcharge detection circuit 56 detects overcharge of the lithium ion battery 52 from the voltages at the terminals 55 a and 55 c and supplies a detection signal to the oscillator 61 and the logic circuit 63. The overdischarge detection circuit 57 detects the overdischarge of the lithium ion battery 52 from the voltages at the terminals 55 a and 55 c and supplies a detection signal to the oscillator 61 and the logic circuit 65.

充電過電流検出回路５８は端子５５ｆの電圧からＭＯＳトランジスタＭ１１、ＭＯＳトランジスタＭ１２に流れる電流が過大となる過電流を検出して検出信号を発振器６１，論理回路６３に供給する。放電過電流検出回路５９は端子５５ｆの電圧からＭＯＳトランジスタＭ１１、ＭＯＳトランジスタＭ１２に流れる電流が過大となる過電流を検出して検出信号を発振器６１，論理回路６５に供給する。短絡検出回路６０は端子５５ｆの電圧から外部端子５３，５４間の短絡を検出して検出信号を遅延回路６６から論理回路６５に供給する。   The charge overcurrent detection circuit 58 detects an overcurrent in which the currents flowing in the MOS transistors M11 and M12 are excessive from the voltage at the terminal 55f, and supplies a detection signal to the oscillator 61 and the logic circuit 63. The discharge overcurrent detection circuit 59 detects an overcurrent in which the currents flowing through the MOS transistors M11 and M12 are excessive from the voltage at the terminal 55f, and supplies a detection signal to the oscillator 61 and the logic circuit 65. The short circuit detection circuit 60 detects a short circuit between the external terminals 53 and 54 from the voltage at the terminal 55 f and supplies a detection signal from the delay circuit 66 to the logic circuit 65.

保護ＩＣ５５の端子（ＤＳ）５５ｂは抵抗Ｒ１３を介して端子５５ｃに接続されると共に、モード設定回路７０に接続されている。モード設定回路７０は図１に示す回路構成であり、端子５５ｂは端子１０に対応する。また、カウンタ回路６２は図４に示す回路構成であり、図４の端子３０には発振器６１からクロック信号が供給される。カウンタ回路６２の出力つまり図４の端子３２出力は論理回路６３，６５に供給される。   The terminal (DS) 55b of the protection IC 55 is connected to the terminal 55c via the resistor R13 and also to the mode setting circuit 70. The mode setting circuit 70 has the circuit configuration shown in FIG. 1 and the terminal 55 b corresponds to the terminal 10. The counter circuit 62 has the circuit configuration shown in FIG. 4, and a clock signal is supplied from the oscillator 61 to the terminal 30 in FIG. The output of the counter circuit 62, that is, the output of the terminal 32 in FIG. 4 is supplied to the logic circuits 63 and 65.

ここで、充電時（ＭＯＳトランジスタＭ１１，Ｍ１２がオン）に、過充電検出回路５６又は充電過電流検出回路５８が検出信号を出力すると、発振器６１が発振してクロック信号を出力し、カウンタ回路６２でクロック信号を所定値だけカウントした時点で論理回路６３にハイレベル出力を供給する。論理回路６３は、上記検出信号を供給された後、カウンタ回路６２のハイレベル出力を供給されると、充電停止するためにＭＯＳトランジスタＭ１２のゲートに供給する制御信号をローレベルとし、この制御信号をレベルシフト回路６４で所定値だけ低下させるレベルシフトを行って端子５５ｅからＭＯＳトランジスタＭ１２のゲートに供給する。これにより、リチウムイオン電池５２の充電が停止する。なお、このレベルシフトは、端子５５ｃに対して外部端子５４が、電位が低いために行っている。   Here, when the overcharge detection circuit 56 or the charge overcurrent detection circuit 58 outputs a detection signal during charging (MOS transistors M11 and M12 are on), the oscillator 61 oscillates and outputs a clock signal, and the counter circuit 62 When the clock signal is counted by a predetermined value, a high level output is supplied to the logic circuit 63. When the logic circuit 63 is supplied with the high level output of the counter circuit 62 after being supplied with the detection signal, the logic circuit 63 sets the control signal to be supplied to the gate of the MOS transistor M12 to stop charging, and this control signal. Is shifted by a predetermined value by the level shift circuit 64 and supplied from the terminal 55e to the gate of the MOS transistor M12. Thereby, charging of the lithium ion battery 52 is stopped. This level shift is performed because the external terminal 54 has a lower potential than the terminal 55c.

また、放電時（ＭＯＳトランジスタＭ１１，Ｍ１２がオン）に、過放電検出回路５７又は放電過電流検出回路５９が検出信号を出力すると、発振器６１が発振してクロック信号を出力し、カウンタ回路６２でクロック信号を所定値だけカウントした時点で論理回路６５にハイレベル出力を供給する。論理回路６５は、上記検出信号を供給された後、カウンタ回路６２のハイレベル出力を供給されると、放電停止するためにＭＯＳトランジスタＭ１１のゲートに供給する制御信号をローレベルとし、この制御信号を端子５５ｄからＭＯＳトランジスタＭ１１のゲートに供給する。   Further, when the overdischarge detection circuit 57 or the discharge overcurrent detection circuit 59 outputs a detection signal during discharge (MOS transistors M11 and M12 are on), the oscillator 61 oscillates and outputs a clock signal. When the clock signal is counted by a predetermined value, a high level output is supplied to the logic circuit 65. When the logic circuit 65 is supplied with the high level output of the counter circuit 62 after being supplied with the detection signal, the logic circuit 65 sets the control signal to be supplied to the gate of the MOS transistor M11 to stop the discharge to the low level. Is supplied from the terminal 55d to the gate of the MOS transistor M11.

なお、短絡検出回路６０の検出信号は遅延回路６６でカウンタ回路６２による遅延と同様に遅延されされて論理回路６５に供給され、論理回路６５は放電停止するためにＭＯＳトランジスタＭ１１のゲートに供給する制御信号をローレベルとし、この制御信号を端子５５ｄからＭＯＳトランジスタＭ１１のゲートに供給する。これにより、リチウムイオン電池５２の放電が停止する。   The detection signal of the short circuit detection circuit 60 is delayed by the delay circuit 66 in the same manner as the delay by the counter circuit 62 and supplied to the logic circuit 65. The logic circuit 65 is supplied to the gate of the MOS transistor M11 to stop discharging. The control signal is set to a low level, and this control signal is supplied from the terminal 55d to the gate of the MOS transistor M11. Thereby, the discharge of the lithium ion battery 52 is stopped.

＜モード設定回路の変形例＞
図６はモード設定回路の変形例の回路構成図を示し、図７は図６各部の信号波形図を示す。 <Modification of mode setting circuit>
6 shows a circuit configuration diagram of a modified example of the mode setting circuit, and FIG. 7 shows signal waveform diagrams of the respective parts in FIG.

図６において、端子１１０には図７（Ａ）に示すパルス信号Ｐ１，Ｐ２，Ｐ３，Ｐ４が供給され、縦続接続されたインバータ１１１，１１２を通してトリガ型フリップフロップ（Ｔ−ＦＦ）１１３の入力端子に供給される。   In FIG. 6, pulse signals P1, P2, P3, and P4 shown in FIG. 7A are supplied to a terminal 110, and an input terminal of a trigger flip-flop (T-FF) 113 is connected through cascaded inverters 111 and 112. To be supplied.

トリガ型フリップフロップ１１３は初期化されてローレベル出力とされており、図７（Ａ）のパルス信号を供給されると図７（Ｂ）に示すパルス信号を出力する。トリガ型フリップフロップ１１３の出力信号はトリガ型フリップフロップ１１４の入力端子に供給されると共に、ナンド回路１１６，１１８，１２０，１２２それぞれの入力端子に供給され、また、インバータ１２３で反転されてナンド回路１１７，１１９，１２１の入力端子に供給される。   The trigger flip-flop 113 is initialized to a low level output. When the pulse signal shown in FIG. 7A is supplied, the pulse signal shown in FIG. 7B is output. The output signal of the trigger flip-flop 113 is supplied to the input terminal of the trigger flip-flop 114 and is also supplied to each input terminal of the NAND circuits 116, 118, 120, 122, and is inverted by the inverter 123 to be the NAND circuit. 117, 119 and 121 are supplied to the input terminals.

トリガ型フリップフロップ１１４は初期化されてローレベル出力とされており、図７（Ｂ）のパルス信号を供給されると図７（Ｃ）に示すパルス信号を出力する。トリガ型フリップフロップ１１４の出力信号はトリガ型フリップフロップ１１５の入力端子に供給されると共に、ナンド回路１１６，１１７，１２０，１２１それぞれの入力端子に供給され、また、インバータ１２４で反転されてナンド回路１１８，１１９，１２２の入力端子に供給される。   The trigger flip-flop 114 is initialized to a low level output. When the pulse signal shown in FIG. 7B is supplied, the pulse signal shown in FIG. 7C is output. The output signal of the trigger flip-flop 114 is supplied to the input terminal of the trigger flip-flop 115 and is also supplied to the input terminals of the NAND circuits 116, 117, 120, and 121, and is inverted by the inverter 124 to be the NAND circuit. 118, 119 and 122 are supplied to the input terminals.

トリガ型フリップフロップ１１５は初期化されてローレベル出力とされており、図７（Ｃ）のパルス信号を供給されると図７（Ｄ）に示すパルス信号を出力する。トリガ型フリップフロップ１１５の出力信号はナンド回路１１６，１１７，１１８，１１９それぞれの入力端子に供給され、また、インバータ１２５で反転されてナンド回路１２０，１２１，１２２の入力端子に供給される。   The trigger flip-flop 115 is initialized to a low level output. When the pulse signal shown in FIG. 7C is supplied, the pulse signal shown in FIG. 7D is output. The output signal of the trigger flip-flop 115 is supplied to the input terminals of the NAND circuits 116, 117, 118, and 119, inverted by the inverter 125, and supplied to the input terminals of the NAND circuits 120, 121, and 122.

これによって、ナンド回路１１６はパルス信号Ｐ１の立ち上がりからパルス信号Ｐ２の立ち上がり前にローレベルとなる時短モード１信号を生成して端子１３１から出力する。また、ナンド回路１１７はパルス信号Ｐ２の立ち上がりからパルス信号Ｐ３の立ち上がり前にローレベルとなる時短モード２信号を生成して端子１３２から出力する。更に、ナンド回路１１８はパルス信号Ｐ３の立ち上がりからパルス信号Ｐ４の立ち上がり前にローレベルとなる時短モード３信号を生成して端子１３３から出力する。   As a result, the NAND circuit 116 generates a time-short mode 1 signal that goes to a low level from the rising edge of the pulse signal P1 to before the rising edge of the pulse signal P2, and outputs the signal from the terminal 131. In addition, the NAND circuit 117 generates a time-short mode 2 signal that becomes a low level from the rising edge of the pulse signal P2 before the rising edge of the pulse signal P3, and outputs the signal from the terminal 132. Further, the NAND circuit 118 generates a time-short mode 3 signal that is at a low level from the rising edge of the pulse signal P3 and before the rising edge of the pulse signal P4, and outputs it from the terminal 133.

同様に、ナンド回路１１９はパルス信号Ｐ４の立ち上がりからパルス信号Ｐ５の立ち上がり前にローレベルとなる時短モード４信号を生成して端子１３４から出力する。また、ナンド回路１２０はパルス信号Ｐ５の立ち上がりからパルス信号Ｐ６の立ち上がり前にローレベルとなる時短モード５信号を生成して端子１３５から出力する。更に、ナンド回路１２１はパルス信号Ｐ６の立ち上がりからパルス信号Ｐ７の立ち上がり前にローレベルとなる時短モード６信号を生成して端子１３６から出力する。また、ナンド回路１２２はパルス信号Ｐ７の立ち上がりからパルス信号Ｐ８の立ち上がり前にローレベルとなる時短モード７信号を生成して端子１３７から出力する。   Similarly, the NAND circuit 119 generates a time-short mode 4 signal that is at a low level from the rising edge of the pulse signal P4 to before the rising edge of the pulse signal P5, and outputs it from the terminal 134. In addition, the NAND circuit 120 generates a short-time mode 5 signal that is at a low level from the rising edge of the pulse signal P5 and before the rising edge of the pulse signal P6, and outputs the signal from the terminal 135. Further, the NAND circuit 121 generates a short-time mode 6 signal that becomes a low level from the rising edge of the pulse signal P6 to before the rising edge of the pulse signal P7, and outputs it from the terminal 136. The NAND circuit 122 generates a short-time mode 7 signal that is at a low level from the rising edge of the pulse signal P7 and before the rising edge of the pulse signal P8, and outputs the signal from the terminal 137.

なお、パルス信号Ｐ１の立ち上がり前又はパルス信号Ｐ８の立ち上がり後の通常モードでは、時短モード１信号〜時短モード７信号のいずれもハイレベルである。   Note that, in the normal mode before the rise of the pulse signal P1 or after the rise of the pulse signal P8, all of the short-time mode 1 signal to the short-time mode 7 signal are at a high level.

すなわち、外部より端子１１０にパルス信号を供給しなければ通常モードであり、パルス信号を１パルス供給すれば時短モード１（時短モード１のみローレベル）が設定され、パルス信号を２パルス供給すれば時短モード２（時短モード２のみローレベル）が設定され、パルス信号を３パルス供給すれば時短モード３（時短モード３のみローレベル）が設定される。また、パルス信号を４パルス供給すれば時短モード４（時短モード４のみローレベル）が設定され、パルス信号を５パルス供給すれば時短モード５（時短モード５のみローレベル）が設定され、パルス信号を６パルス供給すれば時短モード６（時短モード６のみローレベル）が設定され、パルス信号を７パルス供給すれば時短モード７（時短モード７のみローレベル）が設定されることになる。   That is, if no pulse signal is supplied to the terminal 110 from the outside, the normal mode is set. If one pulse signal is supplied, the time-short mode 1 (low level only in the time-short mode 1) is set, and if two pulses are supplied. The time reduction mode 2 (low level only in the time reduction mode 2) is set, and if three pulses are supplied, the time reduction mode 3 (low level only in the time reduction mode 3) is set. If 4 pulse signals are supplied, the time reduction mode 4 (low time mode 4 only low level) is set. If 5 pulse signals are supplied, the time reduction mode 5 (only time reduction mode 5 low level) is set. If 6 pulses are supplied, the time reduction mode 6 (only the time reduction mode 6 is low level) is set, and if 7 pulses are supplied, the time reduction mode 7 (only the time reduction mode 7 is low level) is set.

このように、上記実施形態によれば、縦続接続されたトリガ型フリップフロップの段数をＮとすると、２Ｎ−１種類の時短モード、通常モードを含めると２Ｎ種類のモードを設定することができ、多種の時短モード設定が可能となる。 As described above, according to the above embodiment, if the number of cascaded trigger-type flip-flops is N, 2 N -1 types of short-time mode and 2 N types of modes can be set when the normal mode is included. It is possible to set various time-saving modes.

本発明のモード設定回路の一実施形態の回路構成図である。It is a circuit block diagram of one Embodiment of the mode setting circuit of this invention. 図１各部の信号波形図である。1 is a signal waveform diagram of each part. 図２の変形例の信号波形図である。It is a signal waveform diagram of the modification of FIG. カウンタ回路の一実施形態の回路構成図である。It is a circuit block diagram of one Embodiment of a counter circuit. 本発明のモード設定回路を保護ＩＣに適用した電池パックの一実施形態のブロック図である。It is a block diagram of one embodiment of a battery pack in which a mode setting circuit of the present invention is applied to a protection IC. モード設定回路の変形例の回路構成図である。It is a circuit block diagram of the modification of a mode setting circuit. 図６各部の信号波形図である。6 is a signal waveform diagram of each part.

符号の説明Explanation of symbols

１１，１２，１８，１９，１１１，１１２〜１２５ インバータ
１３，１４，３１−１〜３１−ｎ，１１３〜１１５ トリガ型フリップフロップ
１５〜１７，１１６〜１２２ ナンド回路
３３〜３５ スイッチ
５０ 電池パック
５２ リチウムイオン電池
５５ 保護ＩＣ
５６ 過充電検出回路
５７ 過放電検出回路
５８ 充電過電流検出回路
５９ 放電過電流検出回路
６０ 短絡検出回路
６１ 発振器
６２ カウンタ回路
６３，６５ 論理回路
６６ 遅延回路
７０ モード設定回路 11, 12, 18, 19, 111, 112 to 125 Inverter 13, 14, 31-1 to 31-n, 113 to 115 Trigger type flip-flop 15 to 17, 116 to 122 NAND circuit 33 to 35 Switch 50 Battery pack 52 Lithium ion battery 55 Protection IC
56 Overcharge detection circuit 57 Overdischarge detection circuit 58 Charge overcurrent detection circuit 59 Discharge overcurrent detection circuit 60 Short circuit detection circuit 61 Oscillator 62 Counter circuit 63, 65 Logic circuit 66 Delay circuit 70 Mode setting circuit

Claims (2)

外部から供給されるパルス信号によりトリガされる縦続接続された複数段のフリップフロップと、
前記複数段のフリップフロップそれぞれの出力信号を演算して複数種類のモード信号を生成する論理回路と、
を有することを特徴とするモード設定回路。 A plurality of cascaded flip-flops triggered by an externally supplied pulse signal;
A logic circuit that generates a plurality of types of mode signals by calculating an output signal of each of the plurality of flip-flops;
A mode setting circuit comprising: 発振器の出力するクロック信号をカウントして計時を行うカウンタ回路において、
前記カウンタ回路を構成する複数段のフリップフロップの一部もしくは全部をバイパスする複数種類のスイッチを有し、
請求項１記載のモード設定回路で生成された複数種類のモード信号それぞれにより前記複数種類のスイッチをオンし、前記カウンタ回路の計時する時間を前記モード信号の種類に応じて短縮することを特徴とするカウンタ回路。 In the counter circuit that counts the clock signal output from the oscillator and counts the time,
A plurality of types of switches that bypass part or all of the plurality of flip-flops constituting the counter circuit;
The switch of the plurality of types is turned on by each of the plurality of types of mode signals generated by the mode setting circuit according to claim 1, and the time taken by the counter circuit is shortened according to the type of the mode signal. Counter circuit.
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