JP3792472B2

JP3792472B2 - Multilayer wiring board

Info

Publication number: JP3792472B2
Application number: JP2000089543A
Authority: JP
Inventors: 正尚株元; 義博鍋; 勝野本
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2000-03-28
Filing date: 2000-03-28
Publication date: 2006-07-05
Anticipated expiration: 2020-03-28
Also published as: JP2001274553A

Abstract

PROBLEM TO BE SOLVED: To connect a high-density semiconductor element, electrically and with good efficiency, to a multilayer wiring board comprising a laminated parallel interconnection group, to reduce the number of laminations and to reduce a cross-talk noise between line conductors in a signal interconnection development part which is situated in the lowermost layer. SOLUTION: The multilayer wiring board is formed in such a way that the signal interconnection development part which is composed of ground or power-supply conductor layers GL/PL and a line interconnection layer CL is provided at the lower part of the mounting region M of the semiconductor element D. The wiring board is formed by providing a parallel interconnection part which is composed of a first interconnection layer L1, composed of the parallel interconnection group in each prescribed section region, and which is composed of a second interconnection layer L2 composed of a parallel interconnection group at right angles to the first interconnection layer is provided in the circumference of the interconnection development part. In the printed- circuit board, the semiconductor element D is connected to the parallel interconnection group in the parallel interconnection part via the interconnection development part. Gaps AG are formed between line conductors C in a line interconnection layer CLL which is situated in the lowermost layer.

Description

【０００１】
【発明の属する技術分野】
本発明は電子回路基板等に使用される多層配線基板に関し、より詳細には高速で作動する半導体素子を搭載する多層配線基板における配線構造に関するものである。
【０００２】
【従来の技術】
従来、半導体集積回路素子等の半導体素子が搭載され、電子回路基板等に使用される多層配線基板においては、内部配線用の配線導体の形成にあたって、アルミナ等のセラミックスから成る絶縁層とタングステン（Ｗ）等の高融点金属から成る配線導体とを交互に積層して多層配線基板を形成していた。
【０００３】
従来の多層配線基板においては、内部配線用配線導体のうち信号配線は通常ストリップ線路構造とされており、信号配線として形成された配線導体の上下に絶縁層を介していわゆるベタパターン形状の広面積の接地（グランド）層または電源層が形成されていた。
【０００４】
また、多層配線基板が取り扱う電気信号の高速化に伴い、比誘電率が10程度であるアルミナセラミックスに代えて比誘電率が3.5〜５と比較的小さいポリイミド樹脂やエポキシ樹脂を用いて絶縁層を形成し、この絶縁層上に蒸着法やスパッタリング法等の気相成長法による薄膜形成技術を用いて銅（Ｃｕ）からなる内部配線用導体層を形成し、フォトリソグラフィ法により微細なパターンの配線導体を形成して、この絶縁層と配線導体とを多層化することにより高密度・高機能でかつ半導体素子の高速作動が可能となる多層配線基板を得ることも行なわれていた。
【０００５】
一方、多層配線基板の内部配線の配線構造として、配線のインピーダンスの低減や信号配線間のクロストークの低減等を図り、しかも高密度配線を実現するために、各絶縁層の上面に平行配線群を形成し、これを互いに直交させて多層化して、各層の配線群のうち所定の配線同士をビア導体やスルーホール導体等の貫通導体を介して電気的に接続する構造が提案されている。この平行配線群を有する多層配線基板においては、この多層配線基板に搭載される半導体素子等の電子部品とこの多層配線基板が実装される実装ボードとを電気的に接続するために、多層配線基板内で各平行配線群のうちから適当な配線を選択し、異なる配線層間における配線同士の接続はビア導体等の貫通導体を介して行なわれる。
【０００６】
【発明が解決しようとする課題】
近年の半導体素子、中でもＭＰＵ（Microprocessing Unit）等の半導体集積回路に関しては、高速化と高密度化に伴う多ピン化（多入出力電極化）が進み、動作周波数ではＧＨｚ帯のものが、またピン（入出力電極）数では2000ピンを超えるようなものが見られるようになっている。
【０００７】
このような半導体素子に対しては、従来のストリップ線路構造の配線層を有する多層配線基板では、多ピン化によるシグナル数の増加に対し、これを信号配線で展開するための展開層数の増加により配線層の積層数が大幅に増加してしまい、多層配線基板が厚くかつ大型となってしまうという問題点があった。また、動作周波数の高周波化と配線の高密度化により、ストリップ線路構造の信号配線間のクロストークノイズが増加してしまうという問題点もあった。
【０００８】
これに対し、上記のような直交する平行配線群を有する多層配線基板によれば、信号配線と電源配線または接地配線とを同一配線層内に配設することにより、多ピン化による積層数の増加に対する影響を小さくすることができるとともに、信号配線間のクロストークも抑えることができる。
【０００９】
しかしながら、半導体素子の入出力電極数の増加に伴ってその電極間隔が200μｍ〜150μｍ、さらにはそれ以下と小さくなって、上記の平行配線群を有する多層配線基板における通常の配線間隔よりも狭い間隔となってきており、また、半導体素子の入出力電極の配置設計も多種多様であるため、従来の直交させた平行配線群を有する多層配線基板では、このような入出力電極と平行配線群の対応する信号配線とを電気的に接続することが非常に困難となっており、その優れた電気的特性を活かしつつ半導体素子を良好に接続させることが困難であるという問題点があった。
【００１０】
これに対して本発明者らは、特願平11−134783号において、直交させた平行配線群を有する多層配線基板にストリップ線路構造の配線部を導入して、半導体素子の入出力端子から平行配線群までの間に両者を接続するストリップ線路部を具備し、これにより端子間隔と配置設計を平行配線群に適した構成に変更して接続する多層配線基板を提案した。
【００１１】
この多層配線基板をＭＰＵ用パッケージに用いる配線基板に採用した場合、その配線導体の層構成は、例えば次のようなものとされる。すなわち、多層配線基板の最上面の第１層はＭＰＵをフリップチップ実装により搭載するためのフリップチップパッド配設層、その直下の第２層はストリップ線路部の上部導体層を兼ねた広面積の電源または接地導体層、第３層は中央部に配置された信号配線展開部としてのストリップ線路部を構成する多数の線路導体とその周囲に配置された平行配線部を構成する所定の区分領域にそれぞれ中央部から周辺へ向かう多数の平行配線群とから成る配線導体層、第４層は中央部に配置されたストリップ線路部を構成する電源または接地導体層としての下部導体層とその周囲に配置された平行配線部を構成する前記所定の区分領域でそれぞれ第３層の平行配線群と直交するように配設された平行配線群とから成る配線導体層、第５層は基本的に第３層と同じ構成の配線導体層、最下面の第６層はこの多層配線基板を外部電気回路基板に搭載実装するためのＬＧＡ（ランドグリッドアレイ）パッド配設層とされる。
【００１２】
しかしながら、このような多層配線基板においては、第３層の中央部の信号配線展開部を構成する多数の線路導体はその上下に電源または接地導体層が位置するストリップ線路構造となるのに対し、第５層の中央部の信号配線展開部を構成する多数の線路導体はその上部にしか電源または接地導体層を有しない、いわゆるマイクロストリップ線路に相当するような構造となる。そのため、第５層の信号配線展開層では、その線路導体と第４層の電源または接地導体層との電磁気的な結合が弱くなり、隣接する線路導体間における電磁気的な結合が強くなってしまい、その結果、第５の信号配線展開層における線路導体間のクロストークノイズが大きくなってしまうという問題点があった。
【００１３】
本発明は上記問題点に鑑み案出されたものであり、その目的は、交互に積層された平行配線群を有する多層配線基板について、その優れた電気的特性を活かしつつ高密度化された入出力電極を有する半導体素子と効率よく電気的接続を行なうことができ、しかも積層数の低減を図ることができ、さらに、最下層に位置する信号配線展開部における線路導体間のクロストークノイズを低減できる、半導体素子等を搭載する電子回路基板等に好適な多層配線基板を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の多層配線基板は、複数の絶縁層と配線層とが順次積層されて成り、上面の中央部に設けられた半導体素子の搭載領域の下部に、複数の接地または電源導体層と前記半導体素子が第１の貫通導体群を介して電気的に接続される複数の線路導体から成る複数の線路配線層とが交互に積層されて成る信号配線展開部を具備するとともに、この信号配線展開部の周囲に、前記線路配線層と同一面内に形成され、前記搭載領域内に交点を有する２〜４本の直線で中心角が略等しくなるように区分された各区分領域においてそれぞれ前記交点側に向かう平行配線群から成る第１の配線層と、前記接地または電源導体層と同一面内に形成され、前記各区分領域においてそれぞれ前記第１の配線層と直交する平行配線群から成る第２の配線層とを第２の貫通導体群で電気的に接続して成る平行配線部を具備して成り、前記半導体素子が前記線路配線層を介して前記第１の配線層と電気的に接続される多層配線基板であって、最下層に位置する前記線路配線層の前記線路導体間に空隙を設けたことを特徴とするものである。
【００１５】
また本発明の多層配線基板は、上記構成において、前記第１および第２の配線層の平行配線群は、それぞれ複数の信号配線と、各信号配線に隣接する電源配線または接地配線とを有することを特徴とするものである。
【００１６】
本発明の多層回路基板によれば、半導体素子の搭載領域の下部に位置する多層配線基板の内部に、上記構成の信号配線展開部を具備するとともに、その周囲に上記構成の平行配線部を具備して成り、搭載される半導体素子が信号配線展開部の線路配線層を介して平行配線部の第１の配線層と電気的に接続されるようにしたことから、狭ピッチで極めて高密度に配設された半導体素子の入出力電極に接続された配線を信号配線展開部において線路導体の配線ピッチ（配線間隔）を拡げ、また信号配線・電源配線・接地配線を再配列して、平行配線部に適した広ピッチの配線に展開し再配列して接続することができるので、平行配線群が有する優れた電気的特性を活かしつつ、高密度化された入出力電極を有する半導体素子と効率よく電気的接続を行なうことができる。しかも、信号配線展開部により、その線路配線層を複数積層して設けることにより、半導体素子からの信号配線・電源配線・接地配線を効率よく再配列してその周囲の平行配線部との接続に最適な配線に設定して平行配線部に展開することができるので、半導体素子の高密度化に対応して多層化を図る場合にも、配線設計を最適化してその積層数を低減させることが可能となる。
【００１７】
さらに、最下層に位置する線路配線層の線路導体間に空隙を設けたことから、この最下層に位置する線路配線層の線路導体間の誘電率が空気の誘電率である１に近づくこととなり、その結果、最下層に位置する線路配線層内における隣接する信号用の線路導体間の結合を弱めることができて、この層における信号用の線路導体間のクロストークノイズを低減させることができる。
【００１８】
【発明の実施の形態】
以下、本発明の多層配線基板について添付図面に示す実施例に基づき詳細に説明する。
【００１９】
図１〜図６はそれぞれ本発明の多層配線基板の実施の形態の一例を示す各絶縁層毎の平面図であり、図１は多層配線基板の最上面に位置する、ＭＰＵ等の半導体素子をフリップチップ実装により搭載するためのフリップチップパッド配設層が形成された第１層目の絶縁層の上面図、図２はその下に位置する、信号配線展開部としてのストリップ線路部の上部導体層を兼ねた広面積の電源または接地導体層が形成された第２層目の絶縁層の上面図、図３はその下に位置する、中央部に配置された信号配線展開部としてのストリップ線路部を構成する多数の線路導体と、その周囲に配置された平行配線部を構成する所定の区分領域にそれぞれ中央部から周辺へ向かう多数の平行配線群とから成る第１の配線層とが形成された第３層目の絶縁層の上面図、図４はその下に位置する、中央部に配置された信号配線展開部としてのストリップ線路部を構成する電源または接地導体層としての下部導体層と、その周囲に配置された平行配線部を構成する前記所定の区分領域でそれぞれ第１の配線層の平行配線群と直交するように配設された平行配線群とから成る第２の配線層とが形成された第４層目の絶縁層の上面図、図５はその下に位置する、第３層目の絶縁層と基本的に同様の構成の配線導体層が形成された第５層目の絶縁層の上面図、図６は多層配線基板の最下面に位置し、この多層配線基板を外部電気回路基板に搭載実装するためのＬＧＡパッド配設層が形成された第５層目の絶縁層の下面図を示している。また、図７はこれらを積層した状態の多層配線基板における信号配線展開部の要部断面図を、図８はこれらを積層した状態の多層配線基板の部分断面図を示している。
【００２０】
これらの図において、Ｉ１〜Ｉ５はそれぞれ第１層目〜第５層目の絶縁層であり、この例では、第１層目の絶縁層Ｉ１は多層配線基板の最上面を構成する最上層となり、第５層目の絶縁層Ｉ５は最下面を構成する最下層となっている。また、集積回路素子等の半導体素子（図示せず）が、第１層目の絶縁層Ｉ１の上面、すなわちこの多層配線基板の上面側の表面の中央部に設けられた、フリップチップパッドＦＰ等の接続パッドが配設された搭載領域Ｍに搭載される。
【００２１】
ＧＬは搭載領域Ｍの下部で第２層目の絶縁層Ｉ２の上面に配設された、上側導体層としての接地導体層、ＣＬは同じく第３層目の絶縁層Ｉ３の上面に配設された複数の線路導体Ｃから成る線路配線層、ＰＬは同じく第４層目の絶縁層Ｉ４の上面に配設された、下側導体層としての電源導体層、ＣＬＬは同じく第５層目の絶縁層Ｉ５の上面に配設された複数の線路導体Ｃから成る、最下層に位置する線路配線層であり、これら接地導体層ＧＬ・線路配線層ＣＬ・電源導体層ＰＬ・線路配線層ＣＬＬにより信号配線展開部が形成されている。
【００２２】
また、複数の線路導体Ｃはそれぞれ第１の貫通導体群Ｔ１を介して多層配線基板表面の搭載領域Ｍに導出されてそれぞれ対応するフリップチップパッドＦＰに電気的に接続され、これを介して、搭載される半導体素子Ｄの各端子電極に電気的に接続される。なお、図１〜図６中において、第１の貫通導体群Ｔ１・Ｔ２・Ｔ３のうちの主な貫通導体についてはいずれも丸印で示している。
【００２３】
ＧＬは第２の絶縁層Ｉ２の表面に形成された接地導体層である。この接地導体層ＧＬは、複数の線路導体Ｃから成る線路配線層ＣＬおよび電源導体層ＰＬとともに信号配線展開部を構成して、半導体素子Ｄを後述する第１の配線層Ｌ１の平行配線群に効率よく電気的に接続するための再配列を可能にするとともに、電磁気ノイズに対するシールド効果をも有するものである。このような接地導体層ＧＬは、多層配線基板において例えば第１層目の導体層として、下方に形成される信号配線展開部および平行配線部の各導体層・各配線層のほぼ全領域を覆うように、多層配線基板の仕様に応じて適宜形成される。このような接地導体層ＧＬを形成することにより、半導体素子Ｄと第１の配線層Ｌ１との間で接地配線を効率的に接続できるように再配列させることができ、また電磁気ノイズに対して良好なシールド効果を有する多層配線基板を得ることができる。
【００２４】
ＣＬは搭載領域Ｍの下部で接地導体層ＧＬの下方に形成された、複数の線路導体Ｃから成る線路配線層である。この線路配線層ＣＬは、接地導体層ＧＬおよび電源導体層ＰＬとともに信号配線展開部を構成して、半導体素子Ｄを後述する第１の配線層Ｌ１の平行配線群に効率よく電気的に接続するための再配列を可能にするものである。この線路配線層ＣＬの各線路導体Ｃは、前述のように、接地導体層ＧＬとは電気的に絶縁されてこの層を貫通している第１の貫通導体群Ｔ１を介して、搭載領域Ｍに搭載される半導体素子Ｄの対応する各電極と電気的に接続される。
【００２５】
ＰＬは搭載領域Ｍの下部で線路配線層Ｃの下方に位置するように形成された、第４の絶縁層Ｉ４の表面に形成された電源導体層である。この電源導体層ＰＬは、複数の線路導体Ｃから成る接地導体層ＧＬおよび線路配線層ＣＬとともに信号配線展開部を構成して、半導体素子Ｄを後述する第１の配線層Ｌ１の平行配線群に効率よく電気的に接続するための再配列を可能にするものである。このような電源導体層ＰＬは、多層配線基板の信号配線展開部の各線路導体Ｃが配設されるほぼ全領域を覆うように、多層配線基板の仕様に応じて適宜形成される。
【００２６】
ＣＬＬは、搭載領域Ｍの下部で電源導体層ＰＬの下方に位置するように形成され、第５層目の絶縁層Ｉ５の上面に配設された複数の線路導体Ｃから成る、最下層に位置する線路配線層である。この線路配線層ＣＬＬも、電源導体層ＰＬとともに信号配線展開部を構成して、半導体素子Ｄを後述する第１の配線層Ｌ１の平行配線群に効率よく電気的に接続するための再配列を可能にするものである。この最下層に位置する線路配線層ＣＬＬの各線路導体Ｃも、接地導体層ＧＬおよび電源導体層ＰＬとは電気的に絶縁されてこれらの層を貫通している第１の貫通導体群Ｔ１を介して、搭載領域Ｍに搭載される半導体素子Ｄの対応する各電極と電気的に接続される。
【００２７】
次に、Ｌ１およびＬ２は、それぞれ第３・第４および第５の絶縁層Ｉ３・Ｉ４・Ｉ５の上面に形成された第１および第２の配線層である。また、Ｐ１およびＰ２はそれぞれ第１および第２の配線層Ｌ１・Ｌ２中の電源配線、Ｇ１およびＧ２はそれぞれ第１および第２配線層Ｌ１・Ｌ２中の接地配線、Ｓ１およびＳ２はそれぞれ第１および第２の配線層Ｌ１・Ｌ２中の信号配線を示している。
【００２８】
ここで、同じ平面に配設された複数の信号配線Ｓ１・Ｓ２は、それぞれ異なる信号を伝送するものとしてもよく、同じ平面に配設された複数の電源配線Ｐ１・Ｐ２はそれぞれ異なる電源を供給するものとしてもよい。
【００２９】
第３および第５の絶縁層Ｉ３・Ｉ５上の第１の配線層Ｌ１は、各絶縁層Ｉ３・Ｉ５の中央部に対応する搭載領域Ｍ内に交点を有する、図３・図５中に一点鎖線で示した２本の直線で中心角が略等しくなるように区分された各区分領域において、それぞれ交点側すなわち各絶縁層Ｉ３・Ｉ５の中央部の搭載領域Ｍ側に向かう平行配線群で構成されている。ここでは、略正方形状の各絶縁層Ｉ３・Ｉ５の対角線に沿った、交点が搭載領域Ｍ内に位置する２本の直線で中心角が約90度になるように区分された４つの区分領域を設定した場合の例を示している。
【００３０】
また、第４の絶縁層Ｉ４上の第２の配線層Ｌ２は、この各区分領域（図４中にも同じく一点鎖線で示す）においてそれぞれ第１の配線層Ｌ１の平行配線群と直交する平行配線群で構成されている。そして、ここでは、第２の配線層Ｌ２のうち各区分領域の平行配線群の電源配線Ｐ２および接地配線Ｇ２が接続されて、略正方形状の第４の絶縁層Ｉ４の各辺に平行な配線を有する略正方形状の環状配線を形成している場合の例を示している。
【００３１】
本発明の多層配線基板によれば、このように区分領域を設定し、各区分領域においてそれぞれ互いに直交する平行配線群が形成された積層配線体を具備したことにより、第２の配線層Ｌ２を構成する平行配線群の接地配線Ｇ２および電源配線Ｐ２は第４の絶縁層Ｉ４の中央部を取り囲むようにほぼ環状の配線構造をとることとなり、これら接地配線Ｇ２および電源配線Ｐ２を最適化することにより、外部からの電磁気ノイズの侵入や外部への不要な電磁波ノイズの放射をシールドする効果を有するものとなり、配線間のクロストークノイズを低減させることができるとともに、ＥＭＩ対策としても効果を有するものとなる。
【００３２】
さらに、この第２の配線層Ｌ２は、その配線層中の最外周側の環状配線が接地配線Ｇ２である場合には、この環状の接地配線Ｇ２により非常に効果的に電磁気ノイズに対してシールド効果を有するものとなり、さらに有効なＥＭＩ対策を施すことができる。
【００３３】
本発明の多層配線基板においては、平行配線部を構成する各区分領域の設定として、上述の例の他にも、第４の絶縁層Ｉ４の中央部に対応する搭載領域Ｍ内に交点を有する、略正方形状の第４の絶縁層Ｉ４の辺のほぼ中央を通る辺に平行な直線に沿った２本の直線で中心角が約90度になるように区分された４つの区分領域を設定してもよく、３本の直線で中心角が約60度と略等しくなるように区分された６つの区分領域を設定してもよく、さらに、４本の直線で中心角が約45度と略等しくなるように区分された８つの区分領域を設定してもよい。
【００３４】
これらいずれの場合であっても、上述の例と同様に、同じ平面上の左右の信号配線Ｓ１・Ｓ２間のクロストークノイズを良好に低減することができ、電源配線Ｐ１・Ｐ２および接地配線Ｇ１・Ｇ２のインダクタンスを減少させることができて、電源ノイズおよび接地ノイズを効果的に低減することができる。また、第２の配線層Ｌ２を構成する平行配線群の配線がそれらが形成された絶縁層の中央部を取り囲むように環状の配線構造をとっており、これにより、外部からの電磁気ノイズの侵入や外部への不要な電磁波ノイズの放射をシールドする効果を有し、配線間のクロストークノイズを低減させることができるとともに、ＥＭＩ対策としても効果を有する。また、第２の配線層Ｌ２を各区分領域の平行配線群の配線を接続して形成した環状配線を有するものとしたときには、その環状配線によってその内側の領域についてＥＭＩ対策の効果を高めることができ、より有効なＥＭＩ対策を施すことができる。この第２の配線層Ｌ２の最外周側の環状配線を接地配線Ｇ２としたときには、この環状の接地配線Ｇ２により非常に効果的に電磁気ノイズに対してシールド効果を有するものとなり、さらに有効なＥＭＩ対策を施すことができる。
【００３５】
そして、これら第１の配線層Ｌ１の平行配線群と第２の配線層Ｌ２の平行配線群とは、第３および第４の絶縁層Ｉ３・Ｉ４に形成された第２の貫通導体群Ｔ２により対応する配線同士が適当な箇所において電気的に接続されており、これにより各区分領域毎に直交する平行配線群が形成された積層配線体である平行配線部を構成している。
【００３６】
このような平行配線部における第１の配線層Ｌ１は第３および第５の絶縁層Ｉ３・Ｉ５上に、すなわちストリップ線路部の複数の線路導体Ｃから成る線路配線層ＣＬ・ＣＬＬとそれぞれ同一面内に形成されており、例えばそのうちの信号配線Ｓ１が信号配線である複数の線路導体Ｃのそれぞれとその面内で搭載領域Ｍの周辺において接続されている。また、第２の配線層Ｌ２は第４の絶縁層Ｉ４上に、すなわち信号配線展開部の電源導体層ＰＬと同一面内に形成されており、第１の配線層Ｌ１とは第２の貫通導体群Ｔ２で電気的に接続されている。これにより、搭載領域Ｍに搭載される半導体素子Ｄの各端子電極と平行配線部の第１または第２の配線層Ｌ１・Ｌ２とが、信号配線展開部の線路導体Ｃを介して電気的に接続されている。
【００３７】
このような配線構造とした本発明の多層配線基板によれば、狭ピッチで極めて高密度に配設された半導体素子Ｄの入出力電極に接続された配線を信号配線展開部において線路導体Ｃの配線ピッチ（配線間隔）を拡げ、また信号配線・電源配線・接地配線を再配列して、平行配線部に適した広ピッチの配線に展開し再配列して接続することができるので、平行配線部が有する優れた電気的特性を活かしつつ高密度化された入出力電極を有する半導体素子Ｄと効率よく電気的接続を行なうことができる。しかも、このような信号配線展開部の線路配線層ＣＬ・ＣＬＬを信号配線がすべて展開されるまで複数積層して設け、それぞれに対応した平行配線部を併設することにより、半導体素子Ｄからの信号配線・電源配線・接地配線を効率よく再配列してその周囲の平行配線部との接続に最適な配線に設定して平行配線部に展開することができるので、半導体素子Ｄの高密度化に対応して多層化を図る場合にも、配線設計を最適化してその積層数を低減させることが可能となる。
【００３８】
また、この例では第１および第２の配線層Ｌ１・Ｌ２は、信号配線Ｓ１・Ｓ２に電源配線Ｐ１・Ｐ２または接地配線Ｇ１・Ｇ２がそれぞれ隣接するように配設されている。これにより、同じ絶縁層上の信号配線Ｓ１・Ｓ２間を電磁気的に遮断して、同じ平面上の左右の信号配線Ｓ１・Ｓ２間のクロストークノイズを良好に低減することができる。さらに、信号配線Ｓ１・Ｓ２に必ず電源配線Ｐ１・Ｐ２または接地配線Ｇ１・Ｇ２を隣接させることで、同じ平面上の電源配線Ｐ１・Ｐ２と信号配線Ｓ１・Ｓ２および接地配線Ｇ１・Ｇ２と信号配線Ｓ１・Ｓ２との相互結合が最大となり、信号配線Ｓ１・Ｓ２の電流経路を最短にすることができる。このため、信号配線Ｓ１・Ｓ２から電源配線Ｐ１・Ｐ２および接地配線Ｇ１・Ｇ２のインダクタンス値を減少させることができる。このインダクタンス値の減少により、電源ノイズおよび接地ノイズを効果的に低減することができる。
【００３９】
以上のような多層配線基板と外部電気回路との接続は、第２の配線層Ｌ２または第１の配線層Ｌ１の各配線から第３の貫通導体群Ｔ３を介してそれぞれ電気的に接続された、第５の絶縁層Ｉ５の下面に配設されたＬＧＡパッドＬＰ等の接続ランドに、それぞれ半田バンプ等の接続導体Ｂを取着し、これらを外部電気回路の接続電極に電気的に接続することによって行なわれる。なお、これら多数のＬＧＡパッドＬＰのうちＬＰＰは電源配線Ｐ１またはＰ２が接続された電源用接続ランドを、ＬＰＧは接地配線Ｇ１またはＧ２が接続された接地用接続ランドを、ＬＰＳは信号配線Ｓ１またはＳ２が接続された信号用接続ランドを示している。また、ＬＧＡパッドＬＰには、必要に応じて接地導体層ＧＬ・電源導体層ＰＬ・線路導体Ｃ・フリップチップパッドＦＰ等がそれぞれ貫通導体を介して電気的に接続されることもある。
【００４０】
そして、本発明の多層配線基板においては、最下層に位置する線路配線層ＣＬＬの線路導体Ｃ間に、その部分の絶縁層を除去することにより、空隙ＡＧを設けている。このように線路配線層ＣＬＬの線路導体Ｃ間に空隙ＡＧを設けたことにより、この線路配線層ＣＬＬにおいて隣接する線路導体Ｃ間の誘電率を空気の誘電率である１に近づけることができ、この線路導体Ｃ間の電磁気的な結合力を間に絶縁層が介在する場合に比べて弱めることができる。その結果、最下層に位置する線路配線層ＣＬＬ内における隣接する信号用の線路導体Ｃ間の結合を他の線路配線層ＣＬと同程度に弱めることができて、この層ＣＬＬにおける信号用の線路導体Ｃ間のクロストークノイズを低減させることができるものとなる。
【００４１】
このように最下層に位置する線路配線層ＣＬＬの線路導体Ｃ間に空隙ＡＧを設けるには、例えばこの線路導体Ｃが形成される第５の絶縁層Ｉ５に対して、あるいはそれとともにその直上に位置する第４の絶縁層Ｉ４に対して、線路導体Ｃ間の絶縁層材料をパンチング加工やエッチング加工により所定の範囲で除去する方法等を採用すればよい。また、この空隙ＡＧは信号配線展開部の範囲内で線路導体Ｃ間に設ければよく、その空隙ＡＧの大きさとしては、線路導体Ｃの間隔の10％〜90％程度とし、さらに機械的な強度を考慮した場合、好適には50％程度とすればよい。また、空隙ＡＧの厚みとしては、線路導体Ｃの導体厚みの２〜３倍程度とすればよい。なお、線路導体Ｃの導体厚みは、通常１〜20μｍ程度とすることが好ましい。
【００４２】
なお、本発明の多層配線基板においては、同様の配線構造をさらに多層に積層して多層配線基板を構成してもよいことはもちろんであるが、その平行配線部や信号配線展開部の上側または下側にさらに種々の配線構造の多層配線部を積層して、これらを一体として多層配線基板を構成することもできる。例えば、平行配線群を交互に直交させて積層した構成の配線構造、あるいはストリップ線路構造の配線構造、その他、マイクロストリップ線路構造・コプレーナ線路構造等を、多層配線基板に要求される仕様等に応じて適宜選択して用いることができる。
【００４３】
また、例えば、ポリイミド絶縁層と銅蒸着による導体層といったものを積層して、電子回路を構成してもよい。また、チップ抵抗・薄膜抵抗・コイルインダクタ・クロスインダクタ・チップコンデンサ・電解コンデンサといったものを取着して半導体素子収納用パッケージを構成してもよい。
【００４４】
また、第３〜第５の絶縁層Ｉ３〜Ｉ５を始めとする各絶縁層の形状は、図示したような略正方形状のものに限られるものではなく、長方形状や菱形状・六角形状・八角形状等の形状であってもよい。
【００４５】
なお、第１および第２の配線層Ｌ１・Ｌ２は、第３〜第５の絶縁層Ｉ３〜Ｉ５の表面に形成するものに限られず、信号配線展開部の線路導体Ｃおよび電源導体層ＰＬあるいは接地導体層ＧＬとともにそれぞれの絶縁層Ｉ３〜Ｉ５の内部に形成したものであってもよい。
【００４６】
さらにまた、図２に示した第２の絶縁層Ｉ２上の接地導体層ＧＬと図３に示した第３の絶縁層Ｉ３上の線路配線層ＣＬ・第１の配線層Ｌ１との間に、同様の絶縁層の表面に直交格子状の配線導体層により形成された格子状電源導体層を介在させてもよい。このような格子状電源導体層は、接地導体層ＧＬと同様に、電源配線を半導体素子Ｄから第１の配線層Ｌ１の平行配線群に効率よく電気的に接続するための再配列を可能とするものであり、第１の配線層Ｌ１中の信号配線Ｓ１と第２の配線層Ｌ２中の信号配線Ｓ２とのインピーダンスのミスマッチを低減するために、その形状を格子状とするものである。
【００４７】
なお、このような格子状電源導体層および接地導体層ＧＬならびに電源導体層ＰＬは、いずれも多層配線基板の仕様に応じ必要に応じて、電源または接地のどちらに設定してもよい。
【００４８】
そして、このような本発明の多層配線基板には、例えばその表面にＭＰＵ・ＡＳＩＣ（Application Specific Integrated Circuit）・ＤＳＰ（Digital Signal Processor）のような半導体素子Ｄが搭載される。そして、半導体素子収納用パッケージ等の電子部品収納用パッケージや電子部品搭載用基板、多数の半導体集積回路素子が搭載されるいわゆるマルチチップモジュールやマルチチップパッケージ、あるいはマザーボード等として使用される。これらの半導体素子Ｄあるいは電子部品は、例えばいわゆるバンプ電極によりこの多層配線基板の表面の搭載領域ＭのフリップチップパッドＦＰに実装されて、あるいは接着剤・ろう材等により搭載部に取着されるとともにボンディングワイヤ等により、第１の貫通導体Ｔ１等を介して信号配線展開部の線路導体Ｃと電気的に接続される。
【００４９】
本発明の多層配線基板において、第３〜第５の絶縁層Ｉ３〜Ｉ５を始めとする各絶縁層は、例えばセラミックグリーンシート積層法によって、酸化アルミニウム質焼結体や窒化アルミニウム質焼結体・炭化珪素質焼結体・窒化珪素質焼結体・ムライト質焼結体・ガラスセラミックス等の無機絶縁材料を使用して、あるいはポリイミド・エポキシ樹脂・フッ素樹脂・ポリノルボルネン・ベンゾシクロブテン等の有機絶縁材料を使用して、あるいはセラミックス粉末等の無機絶縁物粉末をエポキシ系樹脂等の熱硬化性樹脂で結合して成る複合絶縁材料などの電気絶縁材料を使用して形成される。
【００５０】
これら絶縁層は、例えば酸化アルミニウム質焼結体から成る場合であれば、酸化アルミニウム・酸化珪素・酸化カルシウム・酸化マグネシウム等の原料粉末に適当な有機バインダ・溶剤等を添加混合して泥漿状となすとともに、これを従来周知のドクターブレード法を採用してシート状となすことによってセラミックグリーンシートを得て、しかる後、これらのセラミックグリーンシートに適当な打ち抜き加工を施すとともに各平行配線群および各貫通導体群ならびに導体層となる金属ペーストを所定のパターンに印刷塗布して上下に積層し、最後にこの積層体を還元雰囲気中、約1600℃の温度で焼成することによって製作される。
【００５１】
これら絶縁層の厚みとしては、使用する材料の特性に応じて、要求される仕様に対応する機械的強度や電気的特性・貫通導体群の形成の容易さ等の条件を満たすように適宜設定される。
【００５２】
また、第１および第２の配線層Ｌ１・Ｌ２を構成する平行配線群や接地導体層ＧＬ・線路配線層ＣＬ・電源導体層ＰＬおよびその他の配線層ならびに貫通導体群Ｔ１〜Ｔ３は、例えばタングステンやモリブデン・モリブデン−マンガン・銅・銀・銀−パラジウム等の金属粉末メタライズ、あるいは銅・銀・ニッケル・クロム・チタン・金・ニオブやそれらの合金等の金属材料の薄膜等により形成すればよい。
【００５３】
例えば、タングステンの金属粉末メタライズから成る場合であれば、タングステン粉末に適当な有機バインダ・溶剤等を添加混合して得た金属ペーストを絶縁層となるセラミックグリーンシートに所定のパターンに印刷塗布し、これをセラミックグリーンシートの積層体とともに焼成することによって、各絶縁層の上面に配設される。
【００５４】
また，金属材料の薄膜から成る場合であれば、例えばスパッタリング法・真空蒸着法またはメッキ法により金属層を形成した後、フォトリソグラフィ法により所定の配線パターンに形成される。
【００５５】
第１および第２の配線層Ｌ１・Ｌ２の平行配線群を構成する各配線の幅および配線間の間隔は、使用する材料の特性に応じて、要求される仕様に対応する電気的特性や絶縁層Ｉ３〜Ｉ５への配設の容易さ等の条件を満たすように適宜設定される。
【００５６】
なお、各配線層Ｌ１・Ｌ２ならびに線路導体Ｃの厚みは１〜20μｍ程度とすることが好ましい。この厚みが１μｍ未満となると配線の抵抗が大きくなるため、配線群による半導体素子Ｄへの良好な電源供給や安定したグランドの確保・良好な信号の伝搬が困難となる傾向が見られる。他方、20μｍを超えるとその上に積層される絶縁層による被覆が不十分となって絶縁不良となる場合がある。
【００５７】
貫通導体群Ｔ１〜Ｔ３の各貫通導体は、横断面形状が円形のものの他にも楕円形や正方形・長方形等の矩形、その他の異形状のものを用いてもよい。その位置や大きさは、使用する材料の特性に応じて、要求される仕様に対応する電気的特性や絶縁層への形成・配設の容易さ等の条件を満たすように適宜設定される。
【００５８】
例えば、絶縁層に酸化アルミニウム質焼結体を用い、平行配線群にタングステンの金属メタライズを用いた場合であれば、絶縁層の厚みを200μｍとし、配線の線幅を100μｍ、配線間の間隔を150μｍ、貫通導体の大きさを100μｍとすることによって、信号配線のインピーダンスを50Ωとし、上下の平行配線群間を高周波信号の反射を抑えつつ電気的に接続することができる。
【００５９】
また、信号配線展開部を構成する接地導体層ＧＬおよび電源導体層ＰＬの厚みや形成範囲、ならびに線路導体Ｃの厚みや幅および配線間の間隔は、例えば上記と同様に、線路配線層ＣＬにおける線路導体Ｃの線幅を100μｍ、線路導体Ｃ間ならびに線路導体Ｃ−導体層ＧＬ・ＰＬ間の間隔を400μｍ、線路導体Ｃならびに導体層ＧＬ・ＰＬの厚みを20μｍとし、第１の貫通導体Ｔ１の大きさを100μｍとすることによって、線路導体Ｃによる信号配線のインピーダンスを50Ωとすることができる。
【００６０】
そして、最下層に位置する線路配線層ＣＬＬの線路導体Ｃの線幅も100μｍとし、隣接する線路導体Ｃ間の間隔を100μｍとしたときに、この線路導体Ｃ間に10μｍ〜90μｍの大きさの空隙ＡＧを設けることにより、信号配線展開部における線路配線層ＣＬＬの隣接する線路導体Ｃ間の電磁気的な結合力を元のレベルの90％〜10％程度に弱めることができ、この線路配線層ＣＬＬにおける信号用の線路導体Ｃ間のクロストークノイズを他の線路配線層ＣＬにおけるレベルと同程度に低減させることができる。
【００６１】
なお、本発明は以上の実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更を加えることは何ら差し支えない。例えば、絶縁層を、放熱を考慮した窒化アルミニウム質焼結体・炭化珪素質焼結体や、低誘電率を考慮したガラスセラミックス質焼結体を用いたものとしてもよい。
【００６２】
【発明の効果】
本発明の多層回路基板によれば、半導体素子の搭載領域の下部に位置する多層配線基板の内部に、上記構成の信号配線展開部を具備するとともに、その周囲に上記構成の平行配線部を具備して成り、搭載される半導体素子が信号配線展開部の線路配線層を介して平行配線部の第１の配線層と電気的に接続されるようにしたことから、狭ピッチで極めて高密度に配設された半導体素子の入出力電極に接続された配線を信号配線展開部において平行配線部に適した広ピッチの配線に展開し再配列して接続することができるので、平行配線群が有する優れた電気的特性を活かしつつ、高密度化された入出力電極を有する半導体素子と効率よく電気的接続を行なうことができる。しかも、信号配線展開部により、その線路配線層を複数積層して設けることにより、半導体素子からの信号配線・電源配線・接地配線を効率よく再配列してその周囲の平行配線部との接続に最適な配線に設定して所望の平行配線部に展開することができるので、半導体素子の高密度化に対応して多層化を図る場合にも、配線設計を最適化してその積層数を低減させることが可能となる。
【００６３】
さらに、最下層に位置する線路配線層の線路導体間に空隙を設けたことから、この最下層に位置する線路配線層の線路導体間の誘電率が空気の誘電率である１に近づくこととなり、その結果、最下層に位置する線路配線層内における隣接する信号用の線路導体間の結合を弱めることができて、この層における信号用の線路導体間のクロストークノイズを低減させることができる。
【００６４】
以上のように、本発明によれば、交互に積層された平行配線群を有する多層配線基板について、その優れた電気的特性を活かしつつ高密度化された入出力電極を有する半導体素子と効率よく電気的接続を行なうことができ、しかも積層数の低減を図ることができ、さらに、最下層に位置する信号配線展開部における線路導体間のクロストークノイズを低減できる、半導体素子等を搭載する電子回路基板等に好適な多層配線基板を提供することができた。
【図面の簡単な説明】
【図１】本発明の多層配線基板の実施の形態の一例を示す、第１層目の絶縁層の上面図である。
【図２】本発明の多層配線基板の実施の形態の一例を示す、第２層目の絶縁層の上面図である。
【図３】本発明の多層配線基板の実施の形態の一例を示す、第３層目の絶縁層の上面図である。
【図４】本発明の多層配線基板の実施の形態の一例を示す、第４層目の絶縁層の上面図である。
【図５】本発明の多層配線基板の実施の形態の一例を示す、第５層目の絶縁層の上面図である。
【図６】本発明の多層配線基板の実施の形態の一例を示す、第５層目の絶縁層の下面図である。
【図７】本発明の多層配線基板の実施の形態の一例を示す、各絶縁層を積層した状態の多層配線基板における信号配線展開部の要部断面図である。
【図８】本発明の多層配線基板の実施の形態の一例を示す、各絶縁層を積層した状態の多層配線基板の部分断面図である。
【符号の説明】
Ｉ１〜Ｉ５・・・・第１〜第５の絶縁層
ＧＬ・・・・・・・接地導体層
ＣＬ・・・・・・・線路配線層
ＣＬＬ・・・・・・最下層に位置する線路配線層
Ｃ・・・・・・・・線路導体
ＰＬ・・・・・・・電源導体層
Ｔ１・・・・・・・第１の貫通導体群
Ｌ１、Ｌ２・・・・第１、第２の配線層
Ｐ１、Ｐ２・・・・第１、第２の電源配線
Ｇ１、Ｇ２・・・・第１、第２の接地配線
Ｓ１、Ｓ２・・・・第１、第４の信号配線
Ｔ２・・・・・・・第２の貫通導体群
Ｄ・・・・・・・・半導体素子
Ｍ・・・・・・・・搭載領域
ＡＧ・・・・・・・空隙[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a multilayer wiring board used for an electronic circuit board or the like, and more particularly to a wiring structure in a multilayer wiring board on which a semiconductor element that operates at high speed is mounted.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in a multilayer wiring board on which a semiconductor element such as a semiconductor integrated circuit element is mounted and used for an electronic circuit board or the like, an insulating layer made of ceramics such as alumina and tungsten (W ) And other high-melting point metal wiring conductors are alternately stacked to form a multilayer wiring board.
[0003]
In the conventional multilayer wiring board, the signal wiring among the wiring conductors for internal wiring is usually a strip line structure, and a wide area of a so-called solid pattern shape via insulating layers above and below the wiring conductor formed as the signal wiring. The grounding (ground) layer or the power supply layer was formed.
[0004]
In addition, with the increase in the speed of electrical signals handled by the multilayer wiring board, an insulating layer is formed by using a relatively small polyimide resin or epoxy resin having a relative dielectric constant of 3.5 to 5 instead of alumina ceramic having a relative dielectric constant of about 10. Then, a conductive layer for internal wiring made of copper (Cu) is formed on the insulating layer by using a thin film formation technique such as vapor deposition or sputtering, and a fine pattern wiring is formed by photolithography. By forming a conductor and multilayering the insulating layer and the wiring conductor, a multilayer wiring board capable of high density and high function and capable of operating a semiconductor element at high speed has been obtained.
[0005]
On the other hand, as a wiring structure of the internal wiring of the multilayer wiring board, a parallel wiring group is formed on the upper surface of each insulating layer in order to reduce wiring impedance and crosstalk between signal wirings and to realize high-density wiring. A structure has been proposed in which a plurality of wirings are formed so as to be orthogonal to each other, and predetermined wirings in a wiring group of each layer are electrically connected through a through conductor such as a via conductor or a through-hole conductor. In the multilayer wiring board having the parallel wiring group, in order to electrically connect an electronic component such as a semiconductor element mounted on the multilayer wiring board and a mounting board on which the multilayer wiring board is mounted, An appropriate wiring is selected from each parallel wiring group, and wirings between different wiring layers are connected via through conductors such as via conductors.
[0006]
[Problems to be solved by the invention]
Semiconductor devices in recent years, especially MPU (Microprocessing Unit) and other semiconductor integrated circuits have been increased in the number of pins (multiple input / output electrodes) with the increase in speed and density, and the operating frequency is in the GHz band. The number of pins (input / output electrodes) exceeds 2000 pins.
[0007]
For such a semiconductor element, in a multilayer wiring board having a wiring layer having a conventional stripline structure, the number of development layers is increased to expand the number of signals due to the increase in the number of pins. As a result, the number of laminated wiring layers is significantly increased, and the multilayer wiring board becomes thick and large. In addition, there has been a problem that crosstalk noise between signal wirings of the stripline structure increases due to the increase in the operating frequency and the wiring density.
[0008]
On the other hand, according to the multilayer wiring board having the above-described orthogonal parallel wiring group, the signal wiring and the power supply wiring or the ground wiring are arranged in the same wiring layer, so that the number of layers can be increased by increasing the number of pins. The influence on the increase can be reduced, and the crosstalk between the signal wirings can be suppressed.
[0009]
However, with the increase in the number of input / output electrodes of the semiconductor element, the electrode interval becomes 200 μm to 150 μm and even smaller, and the interval is narrower than the normal wiring interval in the multilayer wiring board having the parallel wiring group described above. In addition, since the arrangement design of the input / output electrodes of the semiconductor element is diverse, the conventional multilayer wiring board having the parallel wiring groups orthogonal to each other has such input / output electrodes and parallel wiring groups. It is very difficult to electrically connect the corresponding signal wiring, and there is a problem that it is difficult to satisfactorily connect the semiconductor element while taking advantage of its excellent electrical characteristics.
[0010]
On the other hand, the inventors of the present invention in Japanese Patent Application No. 11-134783 introduced a wiring portion having a strip line structure into a multilayer wiring board having orthogonal parallel wiring groups and connected in parallel from the input / output terminals of the semiconductor element. A multi-layer wiring board was proposed in which a strip line portion for connecting the two to the wiring group was provided, thereby changing the terminal spacing and layout design to a configuration suitable for the parallel wiring group.
[0011]
When this multilayer wiring board is adopted as a wiring board used for an MPU package, the layer structure of the wiring conductor is, for example, as follows. That is, the first layer on the uppermost surface of the multilayer wiring board is a flip chip pad arrangement layer for mounting the MPU by flip chip mounting, and the second layer immediately below it is a wide area that also serves as the upper conductor layer of the strip line portion. The power supply or ground conductor layer and the third layer are provided in a predetermined section area constituting a number of line conductors constituting a strip line portion as a signal wiring development portion arranged in the central portion and a parallel wiring portion arranged in the periphery thereof. A wiring conductor layer composed of a large number of parallel wiring groups extending from the central portion to the periphery, and the fourth layer is disposed around the lower conductor layer as a power source or ground conductor layer constituting the strip line portion disposed in the central portion and the periphery thereof. The wiring conductor layer and the fifth layer are basically composed of the parallel wiring groups arranged so as to be orthogonal to the parallel wiring group of the third layer in the predetermined section area constituting the parallel wiring portion formed. Wiring conductor layer having the same construction as the layer, the sixth layer of lowest surface is a LGA (land grid array) pad arrangement 設層 for mounting implement this multi-layer wiring board to an external electrical circuit board.
[0012]
However, in such a multilayer wiring board, a large number of line conductors constituting the signal wiring development portion at the center of the third layer have a strip line structure in which power supply or ground conductor layers are positioned above and below, A number of line conductors constituting the signal wiring development portion at the center of the fifth layer have a structure corresponding to a so-called microstrip line having a power source or ground conductor layer only on the upper portion thereof. For this reason, in the signal wiring development layer of the fifth layer, the electromagnetic coupling between the line conductor and the power source or ground conductor layer of the fourth layer becomes weak, and the electromagnetic coupling between adjacent line conductors becomes strong. As a result, there is a problem that the crosstalk noise between the line conductors in the fifth signal wiring development layer becomes large.
[0013]
The present invention has been devised in view of the above problems, and its object is to provide a multi-layer wiring board having a group of alternately stacked parallel wirings with a high density while taking advantage of its excellent electrical characteristics. Efficient electrical connection with semiconductor elements having output electrodes can be achieved, the number of stacked layers can be reduced, and crosstalk noise between line conductors in the signal wiring development located at the bottom layer is reduced. Another object of the present invention is to provide a multilayer wiring board suitable for an electronic circuit board or the like on which a semiconductor element or the like is mounted.
[0014]
[Means for Solving the Problems]
The multilayer wiring board of the present invention is formed by sequentially laminating a plurality of insulating layers and wiring layers, and a plurality of ground or power supply conductor layers and the semiconductor are provided below a semiconductor element mounting region provided at the center of the upper surface. And a signal wiring development portion formed by alternately laminating a plurality of line wiring layers composed of a plurality of line conductors to which elements are electrically connected via the first through conductor group. Around each of the divided areas divided in such a way that the central angles are divided by two to four straight lines having an intersection in the mounting area. A first wiring layer composed of parallel wiring groups facing the first and second ground layers formed in the same plane as the grounding or power supply conductor layer and composed of parallel wiring groups orthogonal to the first wiring layer in each of the divided regions. The wiring layer of the second A multilayer wiring board comprising parallel wiring portions electrically connected by a through conductor group, wherein the semiconductor element is electrically connected to the first wiring layer via the line wiring layer. A gap is provided between the line conductors of the line wiring layer located in the lowermost layer.
[0015]
In the multilayer wiring board of the present invention, the parallel wiring group of the first and second wiring layers has a plurality of signal wirings and a power supply wiring or a ground wiring adjacent to each signal wiring in the above configuration. It is characterized by.
[0016]
According to the multilayer circuit board of the present invention, the signal wiring development portion having the above-described configuration is provided inside the multilayer wiring substrate positioned below the semiconductor element mounting region, and the parallel wiring portion having the above-described configuration is provided around the signal wiring development portion. Since the mounted semiconductor element is electrically connected to the first wiring layer of the parallel wiring section through the line wiring layer of the signal wiring development section, it is extremely dense at a narrow pitch. Wiring connected to the input / output electrodes of the arranged semiconductor elements is expanded in the wiring pitch (wiring interval) of the line conductors at the signal wiring development part, and the signal wiring, power supply wiring, and ground wiring are rearranged to parallel wiring Can be developed and connected to a wide-pitch wiring suitable for the part, and the efficiency and efficiency of semiconductor devices with high density input / output electrodes while utilizing the excellent electrical characteristics of the parallel wiring group Well electrical connection It can be carried out. In addition, by providing a plurality of line wiring layers by using the signal wiring development part, the signal wiring, power supply wiring, and ground wiring from the semiconductor element can be efficiently rearranged to connect to the surrounding parallel wiring part. Since it can be set to the optimal wiring and deployed in the parallel wiring section, even when multi-layering is attempted in response to higher density of semiconductor elements, it is possible to optimize the wiring design and reduce the number of stacked layers. It becomes possible.
[0017]
Furthermore, since a gap is provided between the line conductors of the line wiring layer located at the lowermost layer, the dielectric constant between the line conductors of the line wiring layer located at the lowermost layer approaches 1 which is the dielectric constant of air. As a result, the coupling between adjacent signal line conductors in the line wiring layer located at the lowest layer can be weakened, and crosstalk noise between the signal line conductors in this layer can be reduced. .
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the multilayer wiring board of the present invention will be described in detail based on the embodiments shown in the accompanying drawings.
[0019]
1 to 6 are plan views of respective insulating layers showing an example of an embodiment of a multilayer wiring board according to the present invention. FIG. 1 shows a semiconductor element such as an MPU located on the uppermost surface of the multilayer wiring board. FIG. 2 is a top view of a first insulating layer on which a flip chip pad arrangement layer for mounting by flip chip mounting is formed, and FIG. 2 is an upper conductor of a strip line portion as a signal wiring development portion located thereunder FIG. 3 is a top view of a second insulating layer on which a large-area power source or ground conductor layer also serving as a layer is formed. FIG. A first wiring layer composed of a large number of line conductors constituting the section and a large number of parallel wiring groups each extending from the central portion to the periphery in a predetermined section area constituting the parallel wiring portion disposed around the portion. On the third insulating layer formed FIG. 4 and FIG. 4 show a lower conductor layer as a power source or ground conductor layer constituting a strip line portion as a signal wiring development portion arranged at the center, and a parallel wiring portion arranged therearound Insulation of the 4th layer in which the 2nd wiring layer which consists of the parallel wiring group arranged so as to be orthogonal to the parallel wiring group of the 1st wiring layer in each of the above-mentioned predetermined division field FIG. 5 is a top view of the fifth insulating layer on which a wiring conductor layer having a structure basically similar to that of the third insulating layer is formed, and FIG. FIG. 6 is a bottom view of the fifth insulating layer which is located on the lowermost surface of the multilayer wiring board and on which an LGA pad arrangement layer for mounting and mounting the multilayer wiring board on an external electric circuit board is formed. FIG. 7 is a cross-sectional view of a main part of the signal wiring development portion in the multilayer wiring board in a state where these are laminated, and FIG. 8 is a partial cross-sectional view of the multilayer wiring board in which these are laminated.
[0020]
In these figures, I1 to I5 are first to fifth insulating layers, respectively. In this example, the first insulating layer I1 is the uppermost layer constituting the uppermost surface of the multilayer wiring board. The fifth insulating layer I5 is the lowermost layer constituting the lowermost surface. Also, a semiconductor chip (not shown) such as an integrated circuit element is provided on the upper surface of the first insulating layer I1, that is, the flip chip pad FP provided at the center of the upper surface of the multilayer wiring board. Are mounted in a mounting area M in which the connection pads are arranged.
[0021]
GL is a ground conductor layer as an upper conductor layer disposed on the upper surface of the second insulating layer I2 below the mounting region M, and CL is also disposed on the upper surface of the third insulating layer I3. A line wiring layer composed of a plurality of line conductors C, PL is also disposed on the upper surface of the fourth insulating layer I4, and a power supply conductor layer as a lower conductor layer, CLL is also a fifth insulating layer. A line wiring layer located in the lowermost layer composed of a plurality of line conductors C disposed on the upper surface of the layer I5. The ground conductor layer GL, the line wiring layer CL, the power supply conductor layer PL, and the line wiring layer CLL A wiring development portion is formed.
[0022]
Further, the plurality of line conductors C are respectively led to the mounting region M on the surface of the multilayer wiring board through the first through conductor group T1, and are electrically connected to the corresponding flip chip pads FP, respectively, It is electrically connected to each terminal electrode of the semiconductor element D to be mounted. 1 to 6, all of the main through conductors in the first through conductor group T1, T2, and T3 are indicated by circles.
[0023]
GL is a ground conductor layer formed on the surface of the second insulating layer I2. This ground conductor layer GL constitutes a signal wiring development portion together with a line wiring layer CL composed of a plurality of line conductors C and a power supply conductor layer PL, and the semiconductor element D becomes a parallel wiring group of the first wiring layer L1 described later. In addition to enabling rearrangement for efficient electrical connection, it also has a shielding effect against electromagnetic noise. Such a ground conductor layer GL covers, for example, the first conductor layer of the multilayer wiring board, the signal wiring development portion formed below, and each conductor layer and each wiring layer of the parallel wiring portion. Thus, it is formed appropriately according to the specifications of the multilayer wiring board. By forming such a ground conductor layer GL, it is possible to rearrange so that the ground wiring can be efficiently connected between the semiconductor element D and the first wiring layer L1, and against electromagnetic noise. A multilayer wiring board having a good shielding effect can be obtained.
[0024]
CL is a line wiring layer formed of a plurality of line conductors C formed below the grounding conductor layer GL below the mounting region M. The line wiring layer CL constitutes a signal wiring development portion together with the ground conductor layer GL and the power supply conductor layer PL, and efficiently electrically connects the semiconductor element D to a parallel wiring group of the first wiring layer L1 described later. In order to enable rearrangement. As described above, each line conductor C of the line wiring layer CL is electrically insulated from the ground conductor layer GL, and the first through conductor group T1 penetrating this layer is used to mount the mounting region M. Are electrically connected to corresponding electrodes of the semiconductor element D mounted thereon.
[0025]
PL is a power supply conductor layer formed on the surface of the fourth insulating layer I4 so as to be positioned below the line wiring layer C under the mounting region M. This power supply conductor layer PL constitutes a signal wiring development portion together with a ground conductor layer GL composed of a plurality of line conductors C and a line wiring layer CL, and the semiconductor element D becomes a parallel wiring group of the first wiring layer L1 described later. It enables rearrangement for efficient electrical connection. Such a power supply conductor layer PL is suitably formed according to the specifications of the multilayer wiring board so as to cover almost the entire region where the line conductors C of the signal wiring development portion of the multilayer wiring board are disposed.
[0026]
The CLL is formed below the power supply conductor layer PL below the mounting region M, and is located at the lowest layer composed of a plurality of line conductors C disposed on the upper surface of the fifth insulating layer I5. It is a line wiring layer. This line wiring layer CLL also constitutes a signal wiring development part together with the power supply conductor layer PL, and rearrangement for efficiently and electrically connecting the semiconductor element D to the parallel wiring group of the first wiring layer L1 described later. It is what makes it possible. Each line conductor C of the line wiring layer CLL located at the lowermost layer also includes the first through conductor group T1 that is electrically insulated from the ground conductor layer GL and the power supply conductor layer PL and penetrates these layers. And are electrically connected to the corresponding electrodes of the semiconductor element D mounted in the mounting region M.
[0027]
L1 and L2 are first and second wiring layers formed on the top surfaces of the third, fourth, and fifth insulating layers I3, I4, and I5, respectively. P1 and P2 are power supply wirings in the first and second wiring layers L1 and L2, G1 and G2 are ground wirings in the first and second wiring layers L1 and L2, respectively, and S1 and S2 are first wirings, respectively. And the signal wiring in 2nd wiring layer L1 * L2 is shown.
[0028]
Here, the plurality of signal wirings S1 and S2 arranged on the same plane may transmit different signals, and the plurality of power supply wirings P1 and P2 arranged on the same plane supply different power sources. It is good also as what to do.
[0029]
The first wiring layer L1 on the third and fifth insulating layers I3 and I5 has an intersection in the mounting region M corresponding to the central portion of each insulating layer I3 and I5. One point in FIGS. Consists of parallel wiring groups heading to the intersection area, that is, the mounting area M side of the center of each of the insulating layers I3 and I5, in each of the divided areas that are divided so that the central angles are substantially equal by two straight lines shown by chain lines Has been. Here, four segmented regions that are segmented along two diagonal lines of the substantially square insulating layers I3 and I5 so that the center angle is about 90 degrees with two straight lines located in the mounting region M. An example in which is set is shown.
[0030]
Further, the second wiring layer L2 on the fourth insulating layer I4 is parallel to each of the divided regions (also indicated by a dashed line in FIG. 4) orthogonal to the parallel wiring group of the first wiring layer L1. It consists of wiring groups. Here, the power supply wiring P2 and the ground wiring G2 of the parallel wiring group in each segmented region of the second wiring layer L2 are connected, and the wiring parallel to each side of the substantially square fourth insulating layer I4. The example in the case of forming the substantially square-shaped annular wiring which has is shown.
[0031]
According to the multilayer wiring board of the present invention, the second wiring layer L2 is formed by providing the laminated wiring body in which the partitioned areas are set as described above and the parallel wiring groups orthogonal to each other are formed in each partitioned area. The ground wiring G2 and the power supply wiring P2 of the parallel wiring group to be configured have a substantially annular wiring structure so as to surround the central portion of the fourth insulating layer I4, and the ground wiring G2 and the power supply wiring P2 should be optimized. This has the effect of shielding intrusion of electromagnetic noise from the outside and radiation of unnecessary electromagnetic noise to the outside, and can reduce crosstalk noise between wirings and also has an effect as an EMI countermeasure It becomes.
[0032]
Further, when the outermost ring in the wiring layer is the ground wiring G2, the second wiring layer L2 shields electromagnetic noise very effectively by the annular ground wiring G2. It has an effect, and more effective EMI countermeasures can be taken.
[0033]
In the multilayer wiring board of the present invention, in addition to the above-described example, as the setting of each divided region constituting the parallel wiring portion, there is an intersection in the mounting region M corresponding to the central portion of the fourth insulating layer I4. 4 division regions divided into two straight lines along a straight line parallel to the side passing through the approximate center of the substantially square fourth insulating layer I4 so that the central angle is about 90 degrees are set. It is also possible to set six segmented areas that are divided by three straight lines so that the central angle is approximately equal to about 60 degrees, and further, the four central lines have a central angle of about 45 degrees. You may set eight division area divided so that it might become substantially equal.
[0034]
In any of these cases, the crosstalk noise between the left and right signal wirings S1 and S2 on the same plane can be satisfactorily reduced as in the above example, and the power supply wirings P1 and P2 and the ground wiring G1 can be reduced. -The inductance of G2 can be reduced, and power supply noise and ground noise can be effectively reduced. In addition, the wiring of the parallel wiring group constituting the second wiring layer L2 has an annular wiring structure so as to surround the central portion of the insulating layer on which the wiring is formed, thereby intruding electromagnetic noise from the outside. In addition to the effect of shielding unnecessary electromagnetic noise radiation to the outside, crosstalk noise between wirings can be reduced, and also effective as an EMI countermeasure. Further, when the second wiring layer L2 has an annular wiring formed by connecting the wirings of the parallel wiring groups of the respective divided regions, the effect of EMI countermeasures can be enhanced in the inner region by the annular wiring. And more effective EMI countermeasures can be taken. When the annular wiring on the outermost peripheral side of the second wiring layer L2 is the ground wiring G2, the annular ground wiring G2 has a shield effect against electromagnetic noise very effectively, and further effective EMI. Measures can be taken.
[0035]
The parallel wiring group of the first wiring layer L1 and the parallel wiring group of the second wiring layer L2 are formed by the second through conductor group T2 formed in the third and fourth insulating layers I3 and I4. Corresponding wirings are electrically connected to each other at an appropriate location, thereby constituting a parallel wiring portion that is a laminated wiring body in which parallel wiring groups orthogonal to each divided region are formed.
[0036]
The first wiring layer L1 in such a parallel wiring portion is on the third and fifth insulating layers I3 and I5, that is, on the same plane as the line wiring layers CL and CLL composed of a plurality of line conductors C in the strip line portion. For example, the signal wiring S1 is connected to each of the plurality of line conductors C, which are signal wirings, in the periphery of the mounting region M within the plane. Further, the second wiring layer L2 is formed on the fourth insulating layer I4, that is, in the same plane as the power supply conductor layer PL of the signal wiring development portion, and the second wiring layer L2 is connected to the second wiring layer L1. The conductor group T2 is electrically connected. Thereby, each terminal electrode of the semiconductor element D mounted in the mounting region M and the first or second wiring layer L1 and L2 of the parallel wiring portion are electrically connected via the line conductor C of the signal wiring development portion. It is connected.
[0037]
According to the multilayer wiring board of the present invention having such a wiring structure, the wiring connected to the input / output electrodes of the semiconductor element D arranged at a very high density with a narrow pitch is connected to the line conductor C at the signal wiring development portion. Since the wiring pitch (wiring interval) can be expanded, and the signal wiring, power supply wiring, and ground wiring can be rearranged to expand and connect to a wide-pitch wiring suitable for the parallel wiring section. It is possible to efficiently make an electrical connection with the semiconductor element D having the high density input / output electrodes while taking advantage of the excellent electrical characteristics of the portion. In addition, a plurality of line wiring layers CL and CLL of such a signal wiring development portion are provided in a stacked manner until all the signal wirings are developed, and a parallel wiring portion corresponding to each of them is provided, thereby providing a signal from the semiconductor element D. Wiring, power supply wiring, and grounding wiring can be efficiently rearranged to set the optimal wiring for connection with the surrounding parallel wiring section and deployed in the parallel wiring section. Correspondingly, even in the case of multi-layering, it is possible to optimize the wiring design and reduce the number of stacked layers.
[0038]
In this example, the first and second wiring layers L1 and L2 are disposed so that the power wirings P1 and P2 or the ground wirings G1 and G2 are adjacent to the signal wirings S1 and S2, respectively. Thereby, the signal wirings S1 and S2 on the same insulating layer can be electromagnetically cut off, and the crosstalk noise between the left and right signal wirings S1 and S2 on the same plane can be satisfactorily reduced. Further, the power wirings P1 and P2 or the ground wirings G1 and G2 are always adjacent to the signal wirings S1 and S2, so that the power wirings P1 and P2, the signal wirings S1 and S2, and the ground wirings G1 and G2 and the signal wiring on the same plane. The mutual coupling with S1 and S2 is maximized, and the current path of the signal wirings S1 and S2 can be minimized. For this reason, the inductance values of the power wirings P1, P2 and the ground wirings G1, G2 from the signal wirings S1, S2 can be reduced. By reducing the inductance value, it is possible to effectively reduce power supply noise and ground noise.
[0039]
The connection between the multilayer wiring board and the external electric circuit as described above was electrically connected from each wiring of the second wiring layer L2 or the first wiring layer L1 through the third through conductor group T3. The connection conductors B such as solder bumps are respectively attached to the connection lands such as the LGA pads LP disposed on the lower surface of the fifth insulating layer I5, and these are electrically connected to the connection electrodes of the external electric circuit. Is done. Of these many LGA pads LP, LPP is a power connection land to which the power wiring P1 or P2 is connected, LPG is a ground connection land to which the ground wiring G1 or G2 is connected, and LPS is a signal wiring S1 or The signal connection land to which S2 is connected is shown. In addition, the ground conductor layer GL, the power supply conductor layer PL, the line conductor C, the flip chip pad FP, and the like may be electrically connected to the LGA pad LP through the through conductors as necessary.
[0040]
And in the multilayer wiring board of this invention, the space | gap AG is provided by removing the insulating layer of the part between the line conductors C of the line wiring layer CLL located in the lowest layer. Thus, by providing the gap AG between the line conductors C of the line wiring layer CLL, the dielectric constant between the line conductors C adjacent to each other in the line wiring layer CLL can be close to 1 which is the dielectric constant of air, The electromagnetic coupling force between the line conductors C can be weakened compared to the case where an insulating layer is interposed therebetween. As a result, it is possible to weaken the coupling between adjacent signal line conductors C in the line wiring layer CLL located in the lowermost layer as much as the other line wiring layers CL, and the signal line in this layer CLL. Crosstalk noise between the conductors C can be reduced.
[0041]
In order to provide the gap AG between the line conductors C of the line wiring layer CLL positioned at the lowest layer in this way, for example, with respect to the fifth insulating layer I5 where the line conductor C is formed, or together with the fifth insulating layer I5. What is necessary is just to employ | adopt the method etc. which remove the insulating layer material between the line conductors C by the punching process or an etching process with respect to the 4th insulating layer I4 located. Further, the gap AG may be provided between the line conductors C within the range of the signal wiring development portion, and the size of the gap AG is set to about 10% to 90% of the interval between the line conductors C. When considering the strength, it may be preferably about 50%. Further, the thickness of the gap AG may be about 2 to 3 times the conductor thickness of the line conductor C. The conductor thickness of the line conductor C is preferably about 1 to 20 μm.
[0042]
In the multilayer wiring board of the present invention, it is of course possible to construct a multilayer wiring board by laminating the same wiring structure in multiple layers, but above the parallel wiring part or the signal wiring development part or A multilayer wiring board having a variety of wiring structures can be further laminated on the lower side, and these can be integrated to form a multilayer wiring board. For example, according to the specifications required for the multilayer wiring board, the wiring structure of the structure in which parallel wiring groups are alternately stacked, the wiring structure of the strip line structure, the microstrip line structure, the coplanar line structure, etc. Can be appropriately selected and used.
[0043]
Also, for example, an electronic circuit may be configured by laminating a polyimide insulating layer and a conductor layer formed by copper deposition. Further, a chip element package may be configured by attaching a chip resistor, a thin film resistor, a coil inductor, a cross inductor, a chip capacitor, or an electrolytic capacitor.
[0044]
In addition, the shape of each insulating layer including the third to fifth insulating layers I3 to I5 is not limited to a substantially square shape as shown in the figure, but is a rectangular shape, a rhombus shape, a hexagonal shape, an octagonal shape, or the like. It may be a shape such as a shape.
[0045]
The first and second wiring layers L1 and L2 are not limited to those formed on the surfaces of the third to fifth insulating layers I3 to I5, but the line conductor C and the power supply conductor layer PL of the signal wiring development portion or It may be formed inside each of the insulating layers I3 to I5 together with the ground conductor layer GL.
[0046]
Furthermore, between the ground conductor layer GL on the second insulating layer I2 shown in FIG. 2 and the line wiring layer CL / first wiring layer L1 on the third insulating layer I3 shown in FIG. A grid-like power supply conductor layer formed by a wiring conductor layer having an orthogonal grid shape may be interposed on the surface of a similar insulating layer. Similar to the ground conductor layer GL, such a grid-like power supply conductor layer can be rearranged for efficiently electrically connecting the power supply wiring from the semiconductor element D to the parallel wiring group of the first wiring layer L1. In order to reduce impedance mismatch between the signal wiring S1 in the first wiring layer L1 and the signal wiring S2 in the second wiring layer L2, the shape thereof is a lattice.
[0047]
Note that the grid-like power supply conductor layer, the ground conductor layer GL, and the power supply conductor layer PL may be set to either a power supply or a ground according to the specifications of the multilayer wiring board.
[0048]
In such a multilayer wiring board of the present invention, for example, a semiconductor element D such as MPU, ASIC (Application Specific Integrated Circuit), DSP (Digital Signal Processor) is mounted on the surface thereof. It is used as an electronic component storage package such as a semiconductor element storage package, an electronic component mounting substrate, a so-called multichip module or multichip package on which a large number of semiconductor integrated circuit elements are mounted, or a motherboard. These semiconductor elements D or electronic components are mounted on the flip chip pad FP in the mounting area M on the surface of the multilayer wiring board by, for example, so-called bump electrodes, or attached to the mounting portion by an adhesive, brazing material, or the like. At the same time, it is electrically connected to the line conductor C of the signal wiring development portion via the first through conductor T1 or the like by a bonding wire or the like.
[0049]
In the multilayer wiring board of the present invention, each insulating layer including the third to fifth insulating layers I3 to I5 is made of an aluminum oxide sintered body or an aluminum nitride sintered body by, for example, a ceramic green sheet laminating method. Using inorganic insulating materials such as silicon carbide sintered body, silicon nitride sintered body, mullite sintered body, glass ceramics, or organic materials such as polyimide, epoxy resin, fluororesin, polynorbornene, benzocyclobutene It is formed using an insulating material or using an electrical insulating material such as a composite insulating material formed by bonding an inorganic insulating powder such as ceramic powder with a thermosetting resin such as an epoxy resin.
[0050]
If these insulating layers are made of, for example, an aluminum oxide sintered body, a suitable organic binder, solvent, etc. are added to and mixed with raw material powders such as aluminum oxide, silicon oxide, calcium oxide, and magnesium oxide to form a mud. At the same time, ceramic green sheets are obtained by adopting a conventionally known doctor blade method to form a sheet, and thereafter, the ceramic green sheets are appropriately punched and each parallel wiring group and each A metal paste to be a through-conductor group and a conductor layer is printed and applied in a predetermined pattern and laminated up and down, and finally the laminate is fired at a temperature of about 1600 ° C. in a reducing atmosphere.
[0051]
The thickness of these insulating layers is appropriately set according to the characteristics of the materials used so as to satisfy the mechanical strength, electrical characteristics, ease of formation of through conductor groups, etc. corresponding to the required specifications. The
[0052]
The parallel wiring group, the ground conductor layer GL, the line wiring layer CL, the power supply conductor layer PL, the other wiring layers, and the through conductor groups T1 to T3 constituting the first and second wiring layers L1 and L2 are, for example, tungsten. Or metal powder metallization such as molybdenum, molybdenum-manganese, copper, silver, silver-palladium, etc., or a thin film of a metal material such as copper, silver, nickel, chromium, titanium, gold, niobium or their alloys .
[0053]
For example, if it consists of metal powder metallization of tungsten, a metal paste obtained by adding and mixing an appropriate organic binder, solvent, etc. to tungsten powder is printed and applied in a predetermined pattern on a ceramic green sheet serving as an insulating layer, By firing this together with a laminate of ceramic green sheets, it is disposed on the upper surface of each insulating layer.
[0054]
In the case of a thin film of a metal material, a metal layer is formed by, for example, a sputtering method, a vacuum evaporation method or a plating method, and then formed into a predetermined wiring pattern by a photolithography method.
[0055]
The width of each wiring composing the parallel wiring group of the first and second wiring layers L1 and L2 and the interval between the wirings are determined according to the characteristics of the material used. It is appropriately set so as to satisfy the conditions such as the ease of disposition on the layers I3 to I5.
[0056]
The thicknesses of the wiring layers L1 and L2 and the line conductor C are preferably about 1 to 20 μm. When the thickness is less than 1 μm, the resistance of the wiring increases, and it tends to be difficult to supply a good power to the semiconductor element D by the wiring group, to secure a stable ground, and to transmit a good signal. On the other hand, if the thickness exceeds 20 μm, the coating with the insulating layer laminated thereon may be insufficient, resulting in insulation failure.
[0057]
The through conductors of the through conductor groups T1 to T3 may have an elliptical shape, a rectangular shape such as a square / rectangular shape, or other irregular shapes in addition to a circular cross section. The position and size are appropriately set according to the characteristics of the material to be used so as to satisfy conditions such as electrical characteristics corresponding to required specifications and ease of formation and arrangement on the insulating layer.
[0058]
For example, if an aluminum oxide sintered body is used for the insulating layer and tungsten metal metallization is used for the parallel wiring group, the thickness of the insulating layer is 200 μm, the line width of the wiring is 100 μm, and the spacing between the wirings is By setting 150 μm and the size of the through conductor to 100 μm, the impedance of the signal wiring can be set to 50Ω, and the upper and lower parallel wiring groups can be electrically connected while suppressing reflection of high-frequency signals.
[0059]
Further, the thickness and formation range of the ground conductor layer GL and the power supply conductor layer PL constituting the signal wiring development portion, and the thickness and width of the line conductor C and the interval between the wirings are, for example, similar to those in the line wiring layer CL. The line width of the line conductor C is 100 μm, the distance between the line conductors C and between the line conductors C and the conductor layers GL and PL is 400 μm, the thickness of the line conductor C and the conductor layers GL and PL is 20 μm, and the first through conductor T1 By making the size of 100 μm, the impedance of the signal wiring by the line conductor C can be set to 50Ω.
[0060]
When the line width of the line conductor C of the line wiring layer CLL located at the lowermost layer is also 100 μm and the interval between the adjacent line conductors C is 100 μm, the line conductor C has a size of 10 μm to 90 μm. By providing the gap AG, the electromagnetic coupling force between the adjacent line conductors C of the line wiring layer CLL in the signal wiring development portion can be weakened to about 90% to 10% of the original level. Crosstalk noise between signal line conductors C in CLL can be reduced to the same level as in other line wiring layers CL.
[0061]
In addition, this invention is not limited to the example of the above embodiment, A various change may be added in the range which does not deviate from the summary of this invention. For example, the insulating layer may be an aluminum nitride sintered body / silicon carbide sintered body considering heat dissipation, or a glass ceramic sintered body considering low dielectric constant.
[0062]
【The invention's effect】
According to the multilayer circuit board of the present invention, the signal wiring development portion having the above-described configuration is provided inside the multilayer wiring substrate positioned below the semiconductor element mounting region, and the parallel wiring portion having the above-described configuration is provided around the signal wiring development portion. Since the mounted semiconductor element is electrically connected to the first wiring layer of the parallel wiring section through the line wiring layer of the signal wiring development section, it is extremely dense at a narrow pitch. Since the wiring connected to the input / output electrodes of the arranged semiconductor elements can be developed and rearranged into a wide pitch wiring suitable for the parallel wiring portion in the signal wiring development portion, the parallel wiring group has It is possible to efficiently make electrical connection with a semiconductor element having high-density input / output electrodes while making use of excellent electrical characteristics. In addition, by providing a plurality of line wiring layers by using the signal wiring development part, the signal wiring, power supply wiring, and ground wiring from the semiconductor element can be efficiently rearranged to connect to the surrounding parallel wiring part. Since it can be set to the optimal wiring and deployed in the desired parallel wiring section, even when multi-layering is attempted in response to higher density of semiconductor elements, the wiring design is optimized and the number of stacked layers is reduced. It becomes possible.
[0063]
Furthermore, since a gap is provided between the line conductors of the line wiring layer located at the lowermost layer, the dielectric constant between the line conductors of the line wiring layer located at the lowermost layer approaches 1 which is the dielectric constant of air. As a result, the coupling between adjacent signal line conductors in the line wiring layer located at the lowest layer can be weakened, and crosstalk noise between the signal line conductors in this layer can be reduced. .
[0064]
As described above, according to the present invention, a multi-layer wiring board having parallel wiring groups stacked alternately can be efficiently combined with a semiconductor element having high-density input / output electrodes while taking advantage of its excellent electrical characteristics. An electronic device equipped with a semiconductor element or the like that can be electrically connected, can reduce the number of stacked layers, and can further reduce crosstalk noise between line conductors in the signal wiring development portion located in the lowermost layer. A multilayer wiring board suitable for a circuit board or the like could be provided.
[Brief description of the drawings]
FIG. 1 is a top view of a first insulating layer showing an example of an embodiment of a multilayer wiring board according to the present invention.
FIG. 2 is a top view of a second insulating layer showing an example of an embodiment of a multilayer wiring board according to the present invention.
FIG. 3 is a top view of a third insulating layer showing an example of an embodiment of a multilayer wiring board according to the present invention.
FIG. 4 is a top view of a fourth insulating layer showing an example of an embodiment of a multilayer wiring board according to the present invention.
FIG. 5 is a top view of a fifth insulating layer showing an example of an embodiment of a multilayer wiring board according to the present invention.
FIG. 6 is a bottom view of a fifth insulating layer showing an example of an embodiment of a multilayer wiring board according to the present invention.
FIG. 7 is a cross-sectional view of an essential part of a signal wiring development portion in a multilayer wiring board in a state where respective insulating layers are laminated, showing an example of an embodiment of the multilayer wiring board of the present invention.
FIG. 8 is a partial cross-sectional view of a multilayer wiring board in a state where respective insulating layers are laminated, showing an example of an embodiment of the multilayer wiring board of the present invention.
[Explanation of symbols]
I1 to I5... First to fifth insulating layers GL... Ground conductor layer CL .. Line wiring layer CLL. Wiring layer C ... Line conductor PL ... Power supply conductor layer T1 ... First through conductor group L1, L2 ... First, second The first and second power wirings G1, G2,..., The first and second ground wirings S1, S2,..., The first and fourth signal wirings T2,. 2nd through conductor group D Semiconductor element M Mounting area AG Air gap

Claims

A plurality of insulating layers and wiring layers are sequentially laminated, and a plurality of ground or power supply conductor layers and the semiconductor element are arranged in a first through conductor group below a semiconductor element mounting region provided at the center of the upper surface. A signal wiring development portion formed by alternately laminating a plurality of line wiring layers composed of a plurality of line conductors electrically connected via the line wiring layer, and the line wiring layer around the signal wiring development portion. Are formed in the same plane, and are composed of parallel wiring groups respectively directed to the intersections in each of the divided regions divided by 2 to 4 straight lines having intersections in the mounting region so that the central angles are substantially equal. A first wiring layer and a second wiring layer formed in the same plane as the grounding or power supply conductor layer and formed of parallel wiring groups orthogonal to the first wiring layer in each of the divided regions; Electrical connection with through conductor group The line wiring is a multi-layered wiring board that is connected to the first wiring layer through the line wiring layer and is located in the lowermost layer. A multilayer wiring board, wherein a gap is provided between the line conductors of the layers.

2. The multilayer wiring board according to claim 1, wherein each of the parallel wiring groups of the first and second wiring layers has a plurality of signal wirings and a power supply wiring or a ground wiring adjacent to each signal wiring.