JP3670515B2

JP3670515B2 - Multilayer wiring board

Info

Publication number: JP3670515B2
Application number: JP13478399A
Authority: JP
Inventors: 勝野本; 茂人武田; 正尚株元; 義博鍋
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1999-05-14
Filing date: 1999-05-14
Publication date: 2005-07-13
Anticipated expiration: 2019-05-14
Also published as: JP2000323600A

Abstract

PROBLEM TO BE SOLVED: To electrically connect a multilayer wiring board efficiently having laminated parallel interconnections to a high-density semiconductor element, and to reduce the number of laminated layers. SOLUTION: This multilayer wiring board comprises, below a mounting region M of a semiconductor element D, a line wiring layer, and a strip line section. The line wiring layer consists of a line conductor C2 for connecting an upper conductor layer C1 to the element D by a first group of through-conductors T1. The strip line section consists of a lower conductor layer C3. Around the line wiring layer and the strip line section, the multilayer wiring board is also provided with a parallel wiring section, which is formed by connecting a first wiring line L1 to a second wiring line L2 by a second group of through-conductors T2. The line L1 consists of a group of parallel wiring lines having intersecting points with the region M, the parallel wiring lines being formed within the same plane as that of the line wiring layer and extending toward the intersecting points in regions so segmented as to have substantially the same central angle with each other by two to four lines. The second wiring layer L2 consists of a group of parallel wiring lines which are orthogonal to the first layer L1 in the respective segmented regions. Furthermore, the element D is connected to the layer L1 via the line wiring layer.

Description

【０００１】
【発明の属する技術分野】
本発明は電子回路基板等に使用される多層配線基板に関し、より詳細には高速で作動する半導体素子を搭載する多層配線基板における配線構造に関するものである。
【０００２】
【従来の技術】
従来、半導体集積回路素子等の半導体素子が搭載され、電子回路基板等に使用される多層配線基板においては、内部配線用の配線導体の形成にあたって、アルミナ等のセラミックスから成る絶縁層とタングステン（Ｗ）等の高融点金属から成る配線導体とを交互に積層して多層配線基板を形成していた。
【０００３】
従来の多層配線基板においては、内部配線用配線導体のうち信号配線は通常はストリップ線路構造とされており、信号配線として形成された配線導体の上下に絶縁層を介していわゆるベタパターン形状の広面積の接地（グランド）層または電源層が形成されていた。
【０００４】
また、多層配線基板が取り扱う電気信号の高速化に伴い、比誘電率が10程度であるアルミナセラミックスに代えて比誘電率が3.5 〜５と比較的小さいポリイミド樹脂やエポキシ樹脂を用いて絶縁層を形成し、この絶縁層上に蒸着法やスパッタリング法等の気相成長法による薄膜形成技術を用いて銅（Ｃｕ）からなる内部配線用導体層を形成し、フォトリソグラフィ法により微細なパターンの配線導体を形成して、この絶縁層と配線導体とを多層化することにより高密度・高機能でかつ半導体素子の高速作動が可能となる多層配線基板を得ることも行なわれていた。
【０００５】
一方、多層配線基板の内部配線の配線構造として、配線のインピーダンスの低減や信号配線間のクロストークの低減等を図り、しかも高密度配線を実現するために、各絶縁層の上面に平行配線群を形成し、これを多層化して各層の配線群のうち所定の配線同士をビア導体やスルーホール導体等の貫通導体を介して電気的に接続する構造が提案されている。
【０００６】
例えば、特開昭63−129655号公報には、第１の方向に延びる複数の第１の信号線およびそれと交互に配置された第１の電力線を含む第１の導電層と、第１の方向と交差する第２の方向に延びる第２の信号線およびそれと交互に配置された第２の電力線とを含む第２の導体層とが、絶縁層と交互に積層され、対応する電圧を受け取る第１および第２の電力線が相互接続されている多層配線構造体が開示されている。これによれば、実装される半導体チップのチップ面積を有効に利用して集積密度を高め、消費電力を減らし、動作速度を高めることが可能になるというものである。
【０００７】
また、特開平１−96953 号公報には、各組が少なくとも第１および第２の配線面を含み、各配線面が主配線方向に向いた導電性配線および直交線の交点に配置された複数の接続部位を有し、第１の配線面の主配線方向が第２の配線面の主配線方向に対して鋭角をなす複数組の配線面を備えた配線構造体が開示されている。これによれば、標準化された１組または数組の配線面を用いて、配線の長さを短縮し、最適化または最小にすることができるというものである。
【０００８】
また、特開平５−343601号公報には、２層以下の平行導体パターンからなるコンダクター（配線導体）層を導体パターン同士を直交させて積層し、コンダクター層のうち一部のコンダクターを信号用とし、残りを電源用として用い、電源用コンダクターにより信号用コンダクター相互間をシールドするように、コンダクター層の各コンダクター同士を接続した集積回路の接続システムが開示されている。これによれば、信号パターンを一対の電源パターンで挟むように導体コンダクターの格子を形成したため、信号パターン間の間隔を小さくすることができるとともに信号パターンを並列して長く形成することができ、キャリア表面が有効に利用され、また、クロストークが減少しＳ／Ｎ比が良好になるというものである。
【０００９】
さらに、特開平７−94666 号公報には、少なくとも第１および第２の相互接続層から成り、相互接続層のそれぞれは複数の平行導電性領域から成り、第２相互接続層の導電性領域は第１相互接続層の導電性領域に対して直交して配置されており、第１および第２の相互接続層の導電性領域は、少なくとも２つの導電性平面が本質的に各相互接続層と相互に組み合わされ、各導電性平面が両方の相互接続層上に表れるように、またさらに、選択された導電性領域は少なくとも１つの信号回路を形成するように２つの導電性平面から電気的に隔離が可能なように、電気的に相互に接続されている電気的相互接続媒体が開示されている。これによれば、平行電力および接地平面の特質である低インダクタンス電力配分、および光学的リソグラフィ製造技術の特質である信号相互接続配線の高配線密度の利点を失うことなしに、相互配線数を低減した相互配線媒体となるというものである。
【００１０】
さらにまた、特開平９−18156 号公報には、第１の信号配線部と第１の電源配線部と複数の第１のグランド配線部とを有する第１層と、第２の信号配線部と第２の電源配線部と第１層における複数の第１のグランド配線部のそれぞれに接続される複数の第２のグランド配線部とを有し第１層に積層する第２層とから構成され、第１層における第１の信号配線部と第２層における第２の信号配線部とがねじれの位置にある、すなわち直交する位置にある多層プリント配線板が開示されている。これによれば、配線層総数の削減が可能になり、さらに、グランド配線部の配線幅を狭くしても合成コンダクタンス値および合成抵抗値を低くコントロールできることからＩＣ等の素子の高密度の配置が可能になり、伝送信号に対する雑音を低く抑えることができるというものである。また、グランド配線部および電源配線部のシールド効果より、信号配線部の特性インピーダンスによるノイズを抑えることができ、第１の信号配線部と第２の信号配線部とがねじれの位置にあることから、２本の信号配線部間の電磁結合および静電結合によって発生するクロストークノイズの影響をコントロールすることが可能となるというものである。
【００１１】
以上のような平行配線群を有する多層配線基板においては、この多層配線基板に搭載される半導体素子等の電子部品とこの多層配線基板が実装される実装ボードとを電気的に接続するために、多層配線基板内で各平行配線群のうちから適当な配線を選択し、異なる配線層間における配線同士の接続はビア導体等の貫通導体を介して行なわれる。
【００１２】
【発明が解決しようとする課題】
近年の半導体素子、中でもＭＰＵ（Microprocessing Unit）等の半導体集積回路に関しては、高速化と高密度化に伴う多ピン化（多入出力電極化）が進み、動作周波数ではＧＨｚ帯のものが、またピン（入出力電極）数では2000ピンを超えるようなものが見られるようになっている。
【００１３】
このような半導体素子に対しては、従来のストリップ線路構造の配線層を有する多層配線基板では、多ピン化によってシグナル数が増加し、これを信号配線で展開するための展開層数の増加により積層数が増加してしまい、多層配線基板が厚くかつ大型となってしまうという問題点があった。また、動作周波数の高周波化と配線の高密度化により、信号配線間のクロストークノイズが増加してしまうという問題点もあった。
【００１４】
これに対し、上記のような直交する平行配線群を有する多層配線基板によれば、信号配線と電源配線または接地配線とを同一配線層内に配設することにより、多ピン化による積層数の増加に対する影響を小さくすることができるとともに、信号配線間のクロストークも抑えることができる。
【００１５】
しかしながら、半導体素子の入出力電極数の増加に伴ってその電極間隔が200 μｍ〜150 μｍ、さらにはそれ以下と小さくなっており、平行配線群の配線間隔よりも狭い間隔となってきており、また、半導体素子の入出力電極の配置設計も多種多様であるため、従来の直交させた平行配線群を有する多層配線基板ではこのような入出力電極と平行配線群とをそれぞれ電気的に接続することが非常に困難となっており、その優れた電気的特性を活かしつつ半導体素子を良好に接続させることが困難であるという問題点があった。
【００１６】
本発明は上記問題点に鑑み案出されたものであり、その目的は、交互に積層された平行配線群を有する多層配線基板について、その優れた電気的特性を活かしつつ高密度化された入出力電極を有する半導体素子と効率よく電気的接続を行なうことができ、しかも積層数の低減を図ることができる、半導体素子等を搭載する電子回路基板等に好適な多層配線基板を提供することにある。
【００１７】
【課題を解決するための手段】
本発明の多層配線基板は、複数の絶縁層と配線層とが順次積層されて成り、表面の中央部に設けられた半導体素子の搭載領域の下部に、上側導体層と前記半導体素子が第１の貫通導体群を介して電気的に接続される複数の線路導体から成る線路配線層と下側導体層とから成るストリップ線路部を具備するとともに、このストリップ線路部の周囲に、前記線路配線層と同一面内に形成され、前記搭載領域内に交点を有する２〜４本の直線で中心角が略等しくなるように区分された各区分領域においてそれぞれ前記交点側に向かう平行配線群から成る第１の配線層と、前記下側導体層と同一面内に形成され、前記各区分領域においてそれぞれ前記第１の配線層と直交する平行配線群から成る第２の配線層とを第２の貫通導体群で電気的に接続して成る平行配線部を具備して成り、かつ前記半導体素子は前記線路配線層を介して前記第１の配線層と電気的に接続されることを特徴とするものである。
【００１８】
また、本発明の多層配線基板は、上記構成において、前記第１および第２の配線層の平行配線群が、それぞれ複数の信号配線と、各信号配線に隣接する電源配線または接地配線とを有することを特徴とするものである。
【００１９】
本発明の多層回路基板によれば、半導体素子の搭載領域の下部に位置する多層配線基板の内部に、半導体素子の入出力電極が第１の貫通導体群で電気的に接続される線路配線層を有するストリップ線路部を具備するとともに、その周囲に線路配線層と電気的に接続された、搭載領域を中心として２〜４本の直線で略４〜８等分された区分領域においてそれぞれ平行配線群を有する平行配線部を具備し、搭載される半導体素子が線路配線層を介して平行配線部の第１の配線層と電気的に接続されるようにしたことから、挟ピッチで極めて高密度に配設された半導体素子の入出力電極に接続された配線をストリップ線路部において線路導体の配線ピッチ（配線間隔）を拡げ、また信号配線・電源配線・接地配線を再配列して、平行配線部に適した広ピッチの配線に展開し再配列して接続することができるので、平行配線群が有する優れた電気的特性を活かしつつ高密度化された入出力電極を有する半導体素子と効率よく電気的接続を行なうことができる。しかも、ストリップ線路部により、さらにはこの線路部を複数積層して設けることにより、半導体素子からの信号配線・電源配線・接地配線を効率よく再配列してその周囲の平行配線部との接続に最適な配線に設定して平行配線部に展開することができるので、半導体素子の高密度化に対応して多層化を図る場合にも、配線設計を最適化してその積層数を低減させることが可能となる。
【００２０】
【発明の実施の形態】
以下、本発明の多層配線基板について添付図面に示す実施例に基づき詳細に説明する。
【００２１】
図１〜図７はそれぞれ本発明の多層配線基板の実施の形態の一例を示す各絶縁層毎の平面図であり、図１は多層配線基板の上面に集積回路素子を搭載した状態の第１層目の絶縁層の上面図、図２はその集積回路素子を除いた状態の第１層目の絶縁層の上面図、図３はその下の第２層目の絶縁層の上面図、図４は第３層目の絶縁層の上面図、図５は第４層目の絶縁層の上面図、図６は第５層目の絶縁層の上面図、図７は第５層目の絶縁層の下面図を示している。また、図８はこれらを積層した状態の部分断面図を示している。
【００２２】
これらの図において、Ｉ１〜Ｉ５はそれぞれ第１層目〜第５層目の絶縁層であり、この例では、第１層目の絶縁層Ｉ１は多層配線基板の最上層となり、第５層目の絶縁層Ｉ５は最下層となっている。また、Ｄは集積回路素子等の半導体素子であり、第１層目の絶縁層Ｉ１の上面、すなわちこの多層配線基板の上面側の表面の中央部に設けられた搭載領域Ｍに搭載されている。
【００２３】
Ｃ１は搭載領域Ｍの下部で第３層目の絶縁層Ｉ３の上面に配設された上側導体層、Ｃ２は同じく第４層目の絶縁層Ｉ４の上面に配設された複数の線路導体、Ｃ３は同じく第５層目の絶縁層Ｉ５の上面に配設された下側導体層であり、これら上側導体層Ｃ１・複数の線路導体Ｃ２・下側導体層Ｃ３によりストリップ線路部が形成されている。また、複数の線路導体Ｃ２はそれぞれ第１の貫通導体群Ｔ１を介して多層配線基板表面の搭載領域Ｍに導出され、搭載される半導体素子Ｄの各端子電極に電気的に接続される。なお、図１〜図７中において、第１の貫通導体群Ｔ１を始めとする各貫通導体はいずれも丸印で示している。
【００２４】
また、ＧＬ１は第２の絶縁層Ｉ２の表面に形成された接地導体層である。この接地導体層ＧＬ１は、半導体素子Ｄを後述する第１の配線層Ｌ１の平行配線群に効率よく電気的に接続するための再配列を可能にするとともに、電磁ノイズに対するシールド効果を有するものである。この接地導体層ＧＬ１は、多層配線基板において第１層目の導体層、ここでは上側導体層Ｃ１と同じ面に、下方に形成される各導体層・各配線層のほぼ全領域を覆うように、多層配線基板の仕様に応じて適宜形成される。このような接地導体層ＧＬ１を形成することにより、半導体素子Ｄと第１の配線層Ｌ１との間で接地配線を効率的に接続できるように再配列させることができ、また電磁ノイズに対して良好なシールド効果を有する多層配線基板を得ることができる。
【００２５】
また、ＰＭ１は第３の絶縁層Ｉ３の表面に直交格子状の配線導体層により形成された格子状電源導体層である。この格子状電源導体層ＰＭ１は、接地導体層ＧＬ１と同様に、電源配線を半導体素子Ｄから第１の配線層Ｌ１の平行配線群に効率よく電気的に接続するための再配列を可能とするものであり、後述する第１の配線層Ｌ１中の信号配線Ｓ１と第２の配線層Ｌ２中の信号配線Ｓ２とのインピーダンスのミスマッチを低減するために、その形状を格子状としているものである。この格子状電源配線層ＰＭ１は、接地導体層ＧＬ１と同様に、多層配線基板の仕様に応じて適宜形成されるものであり、このような格子状電源導体層ＰＭ１を形成することにより、半導体素子Ｄと第１の配線層Ｌ１との間で電源配線を効率的に接続できるように再配列させることができ、また信号配線Ｓ１と信号配線Ｓ２とのインピーダンスのミスマッチを低減させることができる。
【００２６】
これら接地導体層ＧＬ１および格子状電源導体層ＰＭ１は、上側導体層Ｃ１および下側導体層Ｃ３とともに、必要に応じて電源導体層および格子状接地導体層として用いてもよいものであり、これら各層を接地または電源のいずれに設定するかは多層配線基板の仕様に応じて適宜選択すればよい。
【００２７】
なお、第１の貫通導体群Ｔ１はこの接地導体層ＧＬ１および上側導体層Ｃ１とは電気的に絶縁されてこれらの層を貫通している。
【００２８】
次に、Ｌ１およびＬ２はそれぞれ第４および第５の絶縁層Ｉ４・Ｉ５の上面に形成された第１および第２の配線層である。また、Ｐ１およびＰ２はそれぞれ第１および第２の配線層Ｌ１・Ｌ２中の電源配線、Ｇ１およびＧ２はそれぞれ第１および第２配線層Ｌ１・Ｌ２中の接地配線、Ｓ１およびＳ２はそれぞれ第１および第２の配線層Ｌ１・Ｌ２中の信号配線を示している。
【００２９】
なお、同じ平面に配設された複数の信号配線Ｓ１・Ｓ２はそれぞれ異なる信号を伝送するものとしてもよく、同じ平面に配設された複数の電源配線Ｐ１・Ｐ２はそれぞれ異なる電源を供給するものとしてもよいことは言うまでもない。
【００３０】
また、外部電気回路との接続は、第２の配線層Ｌ２または第１の配線層Ｌ１の各配線から第３の貫通導体群Ｔ３を介してそれぞれ電気的に接続された、第５の絶縁層Ｉ５の下面に配設された接続ランドＣＬに、それぞれ半田バンプ等の接続導体Ｂを取着し、これらを外部電気回路の接続電極に電気的に接続することによって行なわれる。なお、これら多数の接続ランドＣＬのうちＣＬＰは電源配線Ｐ１またはＰ２が接続された電源用接続ランドを、ＣＬＧは接地配線Ｇ１またはＧ２が接続された接地用接続ランドを、ＣＬＳは信号配線Ｓ１またはＳ２が接続された信号用接続ランドを示している。また、接続ランドＣＬには必要に応じて上側導体層Ｃ１・下側導体層Ｃ３・接地導体層ＧＬ１・格子状電源導体層ＰＭ１等もそれぞれ貫通導体を介して電気的に接続される。
【００３１】
第４の絶縁層Ｉ４上の第１の配線層Ｌ１は、第４の絶縁層Ｉ４の中央部に対応する搭載領域Ｍ内に交点を有する、図５中に一点鎖線で示した２本の直線で中心角が略等しくなるように区分された各区分領域において、それぞれ交点側すなわち第４の絶縁層Ｉ４の中央部の搭載領域Ｍ側に向かう平行配線群で構成されている。ここでは、略正方形状の第４の絶縁層Ｉ４の対角線に沿った、交点が搭載領域Ｍ内に位置する２本の直線で中心角が約90度になるように区分された４つの区分領域を設定した場合の例を示している。
【００３２】
また、第５の絶縁層Ｉ５上の第２の配線層Ｌ２は、この各区分領域（図６中にも一点鎖線で示す）においてそれぞれ第１の配線層Ｌ１の平行配線群と直交する平行配線群で構成されている。そして、ここでは、第２の配線層Ｌ２のうち各区分領域の平行配線群の電源配線Ｐ２および接地配線Ｇ２が接続されて、略正方形状の第５の絶縁層Ｉ５の各辺に平行な配線を有する略正方形状の環状配線を形成している場合の例を示している。
【００３３】
そして、これら第１の配線層Ｌ１の平行配線群と第２の配線層Ｌ２の平行配線群とは、第４の絶縁層Ｉ４に形成された第２の貫通導体群Ｔ２により対応する配線同士が適当な箇所において電気的に接続されており、これにより各区分領域毎に直交する平行配線群が形成された積層配線体である平行配線部を構成している。
【００３４】
また、この例では第１および第２の配線層Ｌ１・Ｌ２は、信号配線Ｓ１・Ｓ２に電源配線Ｐ１・Ｐ２または接地配線Ｇ１・Ｇ２がそれぞれ隣接するように配設されている。これにより、同じ絶縁層Ｉ１・Ｉ２上の信号配線Ｓ１・Ｓ２間を電磁的に遮断して、同じ平面上の左右の信号配線Ｓ１・Ｓ２間のクロストークノイズを良好に低減することができる。さらに、信号配線Ｓ１・Ｓ２に必ず電源配線Ｐ１・Ｐ２または接地配線Ｇ１・Ｇ２を隣接させることで、同じ平面上の電源配線Ｐ１・Ｐ２と信号配線Ｓ１・Ｓ２および接地配線Ｇ１・Ｇ２と信号配線Ｓ１・Ｓ２との相互作用が最大となり、電源配線Ｐ１・Ｐ２および接地配線Ｇ１・Ｇ２のインダクタンスを減少させることができる。このインダクタンスの減少により、電源ノイズおよび接地ノイズを効果的に低減することができる。
【００３５】
本発明の多層配線基板によれば、このように区分領域を設定し、各区分領域においてそれぞれ互いに直交する平行配線群が形成された積層配線体を具備したことにより、第２の配線層Ｌ２を構成する平行配線群の配線は第５の絶縁層Ｉ５の中央部を取り囲むようにほぼ環状の配線構造をとることとなり、これにより、外部からのＥＭＩノイズの侵入や外部への不要な電磁波ノイズの放射をシールドする効果を有するものとなり、配線間のクロストークノイズを低減させることができるとともに、ＥＭＩ対策としても効果を有するものとなる。
【００３６】
また、この第２の配線層Ｌ２は、各区分領域の平行配線群の配線を接続して形成した環状配線を有するものとしたときには、その環状配線によってＥＭＩ対策の効果を高めることができ、より有効なＥＭＩ対策を施すことができる。
【００３７】
さらに、この第２の配線層Ｌ２は、その配線層中の最外周側の環状配線が接地配線Ｇ２である場合には、この環状の接地配線Ｇ２により非常に効果的にＥＭＩノイズに対してシールド効果を有するものとなり、さらに有効なＥＭＩ対策を施すことができる。
【００３８】
これら第１の配線層Ｌ１は第４の絶縁層Ｉ４上に、すなわちストリップ線路部の複数の線路導体Ｃ２から成る線路配線層と同一面内に形成されており、例えばそのうちの信号配線Ｓ１が信号配線である複数の線路導体Ｃ２のそれぞれとその面内で搭載領域Ｍの周辺において接続されている。また、第２の配線層Ｌ２は第５の絶縁層Ｉ５上に、すなわちストリップ線路部の下側導体層Ｃ３と同一面内に形成されており、第１の配線層Ｌ１とは第２の貫通導体群Ｔ２で電気的に接続されている。これにより、搭載領域Ｍに搭載される半導体素子Ｄの各端子電極と平行配線部の第１または第２の配線層Ｌ１・Ｌ２とが、ストリップ線路部を介して電気的に接続されている。
【００３９】
このような配線構造とした本発明の多層配線基板によれば、挟ピッチで極めて高密度に配設された半導体素子Ｄの入出力電極に接続された配線をストリップ線路部において線路導体Ｃ２の配線ピッチ（配線間隔）を拡げ、また信号配線・電源配線・接地配線を再配列して、平行配線部に適した広ピッチの配線に展開し再配列して接続することができるので、平行配線部が有する優れた電気的特性を活かしつつ高密度化された入出力電極を有する半導体素子Ｄと効率よく電気的接続を行なうことができる。しかも、ストリップ線路部により、さらには信号配線がすべて展開されるまでこのストリップ線路部を複数積層して設け、それぞれに対応した平行配線部を併設することにより、半導体素子Ｄからの信号配線・電源配線・接地配線を効率よく再配列してその周囲の平行配線部との接続に最適な配線に設定して平行配線部に展開することができるので、半導体素子Ｄの高密度化に対応して多層化を図る場合にも、配線設計を最適化してその積層数を低減させることが可能となる。
【００４０】
本発明の多層配線基板においては、平行配線部を構成する各区分領域の設定として上述の例の他にも、第４の絶縁層Ｉ４の中央部に対応する搭載領域Ｍ内に交点を有する、略正方形状の第４の絶縁層Ｉ４の辺のほぼ中央を通る辺に平行な直線に沿った２本の直線で中心角が約90度になるように区分された４つの区分領域を設定してもよく、３本の直線で中心角が約60度と略等しくなるように区分された６つの区分領域を設定してもよく、さらに、４本の直線で中心角が約45度と略等しくなるように区分された８つの区分領域を設定してもよい。
【００４１】
これらいずれの場合であっても、上述の例と同様に、同じ平面上の左右の信号配線Ｓ１・Ｓ２間のクロストークノイズを良好に低減することができ、電源配線Ｐ１・Ｐ２および接地配線Ｇ１・Ｇ２のインダクタンスを減少させることができて、電源ノイズおよび接地ノイズを効果的に低減することができる。また、第２の配線層Ｌ２を構成する平行配線群の配線がそれらが形成された絶縁層の中央部を取り囲むように環状の配線構造をとっており、これにより、外部からのＥＭＩノイズの侵入や外部への不要な電磁波ノイズの放射をシールドする効果を有し、配線間のクロストークノイズを低減させることができるとともに、ＥＭＩ対策としても効果を有する。また、第２の配線層Ｌ２を各区分領域の平行配線群の配線を接続して形成した環状配線を有するものとしたときには、その環状配線によってその内側の領域についてＥＭＩ対策の効果を高めることができ、より有効なＥＭＩ対策を施すことができる。この第２の配線層Ｌ２の最外周側の環状配線を接地配線Ｇ２としたときには、この環状の接地配線Ｇ２により非常に効果的にＥＭＩノイズに対してシールド効果を有するものとなり、さらに有効なＥＭＩ対策を施すことができる。
【００４２】
なお、本発明の多層配線基板の平行配線部に対しては、その上側または下側にさらに積層されて多層配線基板を構成する多層配線部として、図示した例の他にも種々の配線構造を採ることができる。例えば、平行配線群を交互に直交させて積層した構成の配線構造、あるいはストリップ線路構造の配線構造、その他、マイクロストリップ線路構造・コプレーナ線路構造等を、多層配線基板に要求される仕様等に応じて適宜選択して用いることができる。
【００４３】
また、例えば、ポリイミド絶縁層と銅蒸着による導体層といったものを積層して、電子回路を構成してもよい。また、チップ抵抗・薄膜抵抗・コイルインダクタ・クロスインダクタ・チップコンデンサ・電解コンデンサといったものを取着して半導体素子収納用パッケージを構成してもよい。
【００４４】
また、第４および第５の絶縁層Ｉ４・Ｉ５を始めとする各絶縁層の形状は、図示したような略正方形状のものに限られるものではなく、長方形状や菱形状・六角形状・八角形状等の形状であってもよい。
【００４５】
なお、第１および第２の配線層Ｌ１・Ｌ２は、第４および第５の絶縁層Ｉ４・Ｉ５の表面に形成するものに限られず、ストリップ線路部の製造Ｃ２および下側導体層Ｃ３とともにそれぞれの絶縁層Ｉ４・Ｉ５の内部に形成したものであってもよい。
【００４６】
本発明の多層配線基板において、第４および第５の絶縁層Ｉ４・Ｉ５を始めとする各絶縁層は、例えばセラミックグリーンシート積層法によって、酸化アルミニウム質焼結体や窒化アルミニウム質焼結体・炭化珪素質焼結体・窒化珪素質焼結体・ムライト質焼結体・ガラスセラミックス等の無機絶縁材料を使用して、あるいはポリイミド・エポキシ樹脂・フッ素樹脂・ポリノルボルネン・ベンゾシクロブテン等の有機絶縁材料を使用して、あるいはセラミックス粉末等の無機絶縁物粉末をエポキシ系樹脂等の熱硬化性樹脂で結合して成る複合絶縁材料などの電気絶縁材料を使用して形成される。
【００４７】
これら絶縁層は、例えば酸化アルミニウム質焼結体から成る場合であれば、酸化アルミニウム・酸化珪素・酸化カルシウム・酸化マグネシウム等の原料粉末に適当な有機バインダ・溶剤等を添加混合して泥漿状となすとともに、これを従来周知のドクターブレード法を採用してシート状となすことによってセラミックグリーンシートを得、しかる後、これらのセラミックグリーンシートに適当な打ち抜き加工を施すとともに各平行配線群および各貫通導体群ならびに導体層となる金属ペーストを所定のパターンに印刷塗布して上下に積層し、最後にこの積層体を還元雰囲気中、約1600℃の温度で焼成することによって製作される。
【００４８】
これら絶縁層の厚みとしては、使用する材料の特性に応じて、要求される仕様に対応する機械的強度や電気的特性・貫通導体群の形成の容易さ等の条件を満たすように適宜設定される。
【００４９】
また、第１および第２の配線層Ｌ１・Ｌ２を構成する平行配線群や上側導体層Ｃ１・線路導体Ｃ２・下側導体層Ｃ３およびその他の配線層ならびに貫通導体群は、例えばタングステンやモリブデン・モリブデン−マンガン・銅・銀・銀−パラジウム等の金属粉末メタライズ、あるいは銅・銀・ニッケル・クロム・チタン・金・ニオブやそれらの合金等の金属材料の薄膜などから成る。
【００５０】
例えば、タングステンの金属粉末メタライズから成る場合であれば、タングステン粉末に適当な有機バインダ・溶剤等を添加混合して得た金属ペーストを絶縁層となるセラミックグリーンシートに所定のパターンに印刷塗布し、これをセラミックグリーンシートの積層体とともに焼成することによって、各絶縁層の上面に配設される。
【００５１】
また，金属材料の薄膜から成る場合であれば、例えばスパッタリング法・真空蒸着法またはメッキ法により金属層を形成した後、フォトリソグラフィ法により所定の配線パターンに形成される。
第１および第２の配線層Ｌ１・Ｌ２の平行配線群を構成する各配線の幅および配線間の間隔は、使用する材料の特性に応じて、要求される仕様に対応する電気的特性や絶縁層Ｉ４・Ｉ５への配設の容易さ等の条件を満たすように適宜設定される。
【００５２】
なお、各配線層Ｌ１・Ｌ２の厚みは１〜10μｍ程度とすることが好ましい。この厚みが１μｍ未満となると配線の抵抗が大きくなるため、配線群による半導体素子への良好な電源供給や安定したグランドの確保・良好な信号の伝搬が困難となる傾向が見られる。他方、10μｍを超えるとその上に積層される絶縁層による被覆が不十分となって絶縁不良となる場合がある。
【００５３】
第２の貫通導体群Ｔ２を始めとする貫通導体群の各貫通導体は、横断面形状が円形のものの他にも楕円形や正方形・長方形等の矩形、その他の異形状のものを用いてもよい。その位置や大きさは、使用する材料の特性に応じて、要求される仕様に対応する電気的特性や絶縁層への形成・配設の容易さ等の条件を満たすように適宜設定される。
【００５４】
例えば、絶縁層に酸化アルミニウム質焼結体を用い、平行配線群にタングステンの金属メタライズを用いた場合であれば、絶縁層の厚みを200 μｍとし、配線の線幅を100 μｍ、配線間の間隔を150 μｍ、貫通導体の大きさを100 μｍとすることによって、信号配線のインピーダンスを50Ωとし、上下の平行配線群間を高周波信号の反射を抑えつつ電気的に接続することができる。
【００５５】
また、ストリップ線路部を構成する上側導体層Ｃ１および下側導体層Ｃ３の厚みや形成範囲、ならびに線路導体Ｃ２の厚みや幅および配線間の間隔は、例えば上記と同様に、配線の線幅を100 μｍ、配線間ならびに配線−導体層間の間隔を150 μｍ、配線ならびに導体層の厚みを300 μｍとし、第１の貫通導体の大きさを100 μｍとすることによって、信号配線のインピーダンスを50Ωとすることができる。
【００５６】
なお、本発明は以上の実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更を加えることは何ら差し支えない。例えば、絶縁層を、放熱を考慮した窒化アルミニウム質焼結体・炭化珪素質焼結体や、低誘電率を考慮したガラスセラミックス質焼結体を用いたものとしてもよい。
【００５７】
【発明の効果】
本発明の多層回路基板によれば、半導体素子の搭載領域の下部に半導体素子の入出力電極が第１の貫通導体群で電気的に接続される線路配線層を有するストリップ線路部を具備するとともに、その周囲に線路配線層と電気的に接続された、搭載領域を中心として２〜４本の直線で略４〜８等分された区分領域においてそれぞれ平行配線群を有する平行配線部を具備し、搭載される半導体素子が線路配線層を介して平行配線部の第１の配線層と電気的に接続されるようにしたことから、挟ピッチで極めて高密度に配設された半導体素子の入出力電極に接続された配線をストリップ線路部において展開し再配列して、平行配線部に適した配線設計を行なって半導体素子の電極と平行配線部の平行配線群とを電気的に接続することができるので、平行配線群が有する優れた電気的特性を活かしつつ高密度化された半導体素子と効率よく電気的接続を行なうことができるものとなる。しかも、ストリップ線路部により、さらにはこの線路部を複数積層して設けることにより、半導体素子からの信号配線・電源配線・接地配線を効率よく再配列してその周囲の平行配線部との接続に最適な配線に設定して平行配線部に展開することができるので、半導体素子の高密度化に対応して多層化を図る場合にも、配線設計を最適化してその積層数を低減させることが可能となる。
【００５８】
以上のように、本発明によれば、交互に積層された平行配線群を有する多層配線基板について、その優れた電気的特性を活かしつつ高密度化された入出力電極を有する半導体素子と効率よく電気的接続を行なうことができ、しかも積層数の低減を図ることができる、半導体素子等を搭載する電子回路基板等に好適な多層配線基板を提供することができた。
【図面の簡単な説明】
【図１】本発明の多層配線基板の実施の形態の一例を示す、多層配線基板の上面に集積回路素子を搭載した状態の第１層目の絶縁層の上面図である。
【図２】本発明の多層配線基板の実施の形態の一例を示す、集積回路素子を除いた状態の第１層目の絶縁層の上面図である。
【図３】本発明の多層配線基板の実施の形態の一例を示す、第２層目の絶縁層の上面図である。
【図４】本発明の多層配線基板の実施の形態の一例を示す、第３層目の絶縁層の上面図である。
【図５】本発明の多層配線基板の実施の形態の一例を示す、第４層目の絶縁層の上面図である。
【図６】本発明の多層配線基板の実施の形態の一例を示す、第５層目の絶縁層の上面図である。
【図７】本発明の多層配線基板の実施の形態の一例を示す、第５層目の絶縁層の下面図である。
【図８】本発明の多層配線基板の実施の形態の一例を示す、各絶縁層を積層した状態の部分断面図である。
【符号の説明】
Ｉ１〜Ｉ５・・・・第１〜第５の絶縁層
Ｍ・・・・・・・・搭載領域
Ｄ・・・・・・・・半導体素子
Ｃ１・・・・・・・上側導体層
Ｃ２・・・・・・・線路導体
Ｃ３・・・・・・・下側導体層
Ｔ１・・・・・・・第１の貫通導体群
Ｌ１、Ｌ２・・・・第１、第２の平行配線群
Ｐ１、Ｐ２・・・・第１、第２の電源配線
Ｇ１、Ｇ２・・・・第１、第２の接地配線
Ｓ１、Ｓ２・・・・第１、第４の信号配線
Ｔ２・・・・・・・第２の貫通導体群[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a multilayer wiring board used for an electronic circuit board or the like, and more particularly to a wiring structure in a multilayer wiring board on which a semiconductor element that operates at high speed is mounted.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in a multilayer wiring board on which a semiconductor element such as a semiconductor integrated circuit element is mounted and used for an electronic circuit board or the like, an insulating layer made of ceramics such as alumina and tungsten (W ) And other high-melting point metal wiring conductors are alternately stacked to form a multilayer wiring board.
[0003]
In the conventional multilayer wiring board, the signal wiring among the wiring conductors for internal wiring is usually a strip line structure, and a so-called solid pattern-shaped wide wiring is formed above and below the wiring conductor formed as the signal wiring via insulating layers. An area ground (ground) layer or power supply layer was formed.
[0004]
In addition, with the increase in the speed of electrical signals handled by the multilayer wiring board, an insulating layer is formed by using a relatively small polyimide resin or epoxy resin having a relative dielectric constant of 3.5 to 5 instead of alumina ceramic having a relative dielectric constant of about 10. Then, a conductive layer for internal wiring made of copper (Cu) is formed on the insulating layer by using a thin film formation technique such as vapor deposition or sputtering, and a fine pattern wiring is formed by photolithography. By forming a conductor and multilayering the insulating layer and the wiring conductor, a multilayer wiring board capable of high density and high function and capable of operating a semiconductor element at high speed has been obtained.
[0005]
On the other hand, as a wiring structure of the internal wiring of the multilayer wiring board, a parallel wiring group is formed on the upper surface of each insulating layer in order to reduce wiring impedance and crosstalk between signal wirings and to realize high-density wiring. A structure has been proposed in which a plurality of wirings are formed and predetermined wirings are electrically connected to each other through through conductors such as via conductors and through-hole conductors.
[0006]
For example, Japanese Patent Laid-Open No. 63-129655 discloses a first conductive layer including a plurality of first signal lines extending in a first direction and first power lines arranged alternately therewith, and a first direction. And second conductor layers including second signal lines extending in a second direction intersecting with the second power lines and alternating second power lines are stacked alternately with the insulating layers and receive the corresponding voltage. A multilayer wiring structure is disclosed in which first and second power lines are interconnected. According to this, it is possible to increase the integration density by effectively utilizing the chip area of the semiconductor chip to be mounted, reduce the power consumption, and increase the operation speed.
[0007]
Japanese Patent Laid-Open No. 1-96953 discloses that each set includes at least first and second wiring surfaces, and each wiring surface is arranged at intersections of conductive wiring and orthogonal lines facing the main wiring direction. There is disclosed a wiring structure including a plurality of sets of wiring surfaces having a connecting portion and a main wiring direction of a first wiring surface making an acute angle with respect to a main wiring direction of a second wiring surface. According to this, the length of the wiring can be shortened and optimized or minimized by using one or several standardized wiring surfaces.
[0008]
Japanese Patent Application Laid-Open No. 5-343601 discloses that conductor (wiring conductor) layers composed of two or less parallel conductor patterns are stacked so that the conductor patterns are orthogonal to each other, and some of the conductor layers are used for signals. An integrated circuit connection system is disclosed in which the conductors of the conductor layers are connected to each other so that the signal conductors are shielded by the power supply conductors using the remaining power supply. According to this, since the conductor conductor lattice is formed so that the signal pattern is sandwiched between the pair of power supply patterns, the interval between the signal patterns can be reduced and the signal patterns can be formed long in parallel. The surface is effectively used, crosstalk is reduced, and the S / N ratio is improved.
[0009]
Further, Japanese Patent Application Laid-Open No. 7-94666 discloses at least first and second interconnect layers, each of the interconnect layers being composed of a plurality of parallel conductive regions, and the conductive region of the second interconnect layer is Disposed perpendicular to the conductive regions of the first interconnect layer, wherein the conductive regions of the first and second interconnect layers have at least two conductive planes essentially each interconnect layer and Combined with each other so that each conductive plane appears on both interconnect layers, and further, the selected conductive region is electrically connected from the two conductive planes to form at least one signal circuit. An electrical interconnect medium is disclosed that is electrically interconnected to allow isolation. This reduces the number of interconnects without losing the benefits of low inductance power distribution, a characteristic of parallel power and ground planes, and the high wiring density of signal interconnect wiring, a characteristic of optical lithography manufacturing technology. It becomes an interconnected medium.
[0010]
Furthermore, Japanese Patent Application Laid-Open No. 9-18156 discloses a first layer having a first signal wiring portion, a first power supply wiring portion, and a plurality of first ground wiring portions, a second signal wiring portion, A second power supply wiring section and a second layer having a plurality of second ground wiring sections connected to each of the plurality of first ground wiring sections in the first layer and stacked on the first layer. A multilayer printed wiring board is disclosed in which the first signal wiring portion in the first layer and the second signal wiring portion in the second layer are in a twisted position, that is, in an orthogonal position. According to this, the total number of wiring layers can be reduced, and furthermore, even if the wiring width of the ground wiring portion is narrowed, the combined conductance value and the combined resistance value can be controlled to be low. This makes it possible to reduce the noise with respect to the transmission signal. In addition, because of the shielding effect of the ground wiring portion and the power supply wiring portion, noise due to the characteristic impedance of the signal wiring portion can be suppressed, and the first signal wiring portion and the second signal wiring portion are in a twisted position. It is possible to control the influence of crosstalk noise generated by electromagnetic coupling and electrostatic coupling between the two signal wiring portions.
[0011]
In the multilayer wiring board having the parallel wiring group as described above, in order to electrically connect an electronic component such as a semiconductor element mounted on the multilayer wiring board and a mounting board on which the multilayer wiring board is mounted, Appropriate wiring is selected from each parallel wiring group in the multilayer wiring board, and wiring between different wiring layers is connected through through conductors such as via conductors.
[0012]
[Problems to be solved by the invention]
Semiconductor devices in recent years, especially MPU (Microprocessing Unit) and other semiconductor integrated circuits have been increased in the number of pins (multiple input / output electrodes) with the increase in speed and density, and the operating frequency is in the GHz band. The number of pins (input / output electrodes) exceeds 2000 pins.
[0013]
For such a semiconductor element, in a multilayer wiring board having a wiring layer of a conventional stripline structure, the number of signals increases due to the increase in the number of pins, and the increase in the number of development layers for developing this with signal wiring There is a problem in that the number of stacked layers increases and the multilayer wiring board becomes thick and large. Further, there has been a problem that crosstalk noise between signal wirings increases due to high operating frequency and high wiring density.
[0014]
On the other hand, according to the multilayer wiring board having the above-described orthogonal parallel wiring group, the signal wiring and the power supply wiring or the ground wiring are arranged in the same wiring layer, so that the number of layers can be increased by increasing the number of pins. The influence on the increase can be reduced, and the crosstalk between the signal wirings can be suppressed.
[0015]
However, with the increase in the number of input / output electrodes of the semiconductor element, the electrode interval is reduced to 200 μm to 150 μm, and even less, and the interval is narrower than the interval of the parallel wiring group. In addition, since the layout design of the input / output electrodes of the semiconductor element is diverse, in the conventional multilayer wiring board having the parallel wiring groups orthogonal to each other, such input / output electrodes and the parallel wiring groups are electrically connected to each other. There is a problem that it is difficult to connect the semiconductor elements satisfactorily while taking advantage of the excellent electrical characteristics.
[0016]
The present invention has been devised in view of the above problems, and its object is to provide a multi-layer wiring board having a group of alternately stacked parallel wirings with a high density while taking advantage of its excellent electrical characteristics. To provide a multilayer wiring board suitable for an electronic circuit board or the like on which a semiconductor element or the like can be mounted, which can be efficiently electrically connected to a semiconductor element having an output electrode and can reduce the number of stacked layers. is there.
[0017]
[Means for Solving the Problems]
The multilayer wiring board of the present invention is formed by sequentially laminating a plurality of insulating layers and wiring layers, and the upper conductor layer and the semiconductor element are first below the mounting region of the semiconductor element provided at the center of the surface. A strip line portion composed of a line wiring layer composed of a plurality of line conductors and a lower conductor layer that are electrically connected via a through conductor group, and the line wiring layer around the strip line portion. Are formed in the same plane, and are composed of parallel wiring groups respectively directed to the intersections in each of the divided regions divided by 2 to 4 straight lines having intersections in the mounting region so that the central angles are substantially equal. A first wiring layer and a second wiring layer that is formed in the same plane as the lower conductor layer and includes a parallel wiring group that is orthogonal to the first wiring layer in each of the divided regions; Electrically connected by conductors That become comprises a parallel wiring portion, and the semiconductor device is characterized in being electrically connected to the first wiring layer through the wiring line layer.
[0018]
In the multilayer wiring board of the present invention, the parallel wiring group of the first and second wiring layers has a plurality of signal wirings and a power supply wiring or a ground wiring adjacent to each signal wiring in the above configuration. It is characterized by this.
[0019]
According to the multilayer circuit board of the present invention, the line wiring layer in which the input / output electrodes of the semiconductor element are electrically connected by the first through conductor group inside the multilayer wiring board located below the mounting area of the semiconductor element. And a parallel wiring in each of the divided areas divided into approximately 4 to 8 straight lines with 2 to 4 straight lines centered on the mounting area, which are electrically connected to the line wiring layer around the strip line portion. A parallel wiring portion having a group is provided, and the mounted semiconductor element is electrically connected to the first wiring layer of the parallel wiring portion via the line wiring layer, so that it is extremely dense at a narrow pitch. Wiring connected to the input / output electrodes of the semiconductor elements arranged in the strip line section, the wiring pitch (wiring spacing) of the line conductors is increased, and the signal wiring, power supply wiring, and ground wiring are rearranged to parallel wiring Suitable for department Since it can be expanded and re-arranged to connect to wiring with a pitch, it can efficiently make electrical connection with a semiconductor element having high-density input / output electrodes while taking advantage of the excellent electrical characteristics of the parallel wiring group. be able to. In addition, by providing a plurality of these line sections stacked by the strip line section, the signal wiring, power supply wiring, and ground wiring from the semiconductor element can be efficiently rearranged and connected to the surrounding parallel wiring section. Since it can be set to the optimal wiring and deployed in the parallel wiring section, even when multi-layering is attempted in response to higher density of semiconductor elements, it is possible to optimize the wiring design and reduce the number of stacked layers. It becomes possible.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the multilayer wiring board of the present invention will be described in detail based on the embodiments shown in the accompanying drawings.
[0021]
1 to 7 are plan views of each insulating layer showing an example of an embodiment of a multilayer wiring board according to the present invention. FIG. 1 shows a first state in which an integrated circuit element is mounted on the upper surface of the multilayer wiring board. FIG. 2 is a top view of the first insulating layer without the integrated circuit element, and FIG. 3 is a top view of the second insulating layer underneath, FIG. 4 is a top view of the third insulating layer, FIG. 5 is a top view of the fourth insulating layer, FIG. 6 is a top view of the fifth insulating layer, and FIG. 7 is a fifth insulating layer. A bottom view of the layers is shown. FIG. 8 is a partial cross-sectional view showing a state in which these layers are stacked.
[0022]
In these figures, I1 to I5 are first to fifth insulating layers, respectively. In this example, the first insulating layer I1 is the uppermost layer of the multilayer wiring board, and the fifth layer. The insulating layer I5 is the lowermost layer. Further, D is a semiconductor element such as an integrated circuit element and is mounted on a mounting region M provided at the upper surface of the first insulating layer I1, that is, at the center of the upper surface of the multilayer wiring board. .
[0023]
C1 is an upper conductor layer disposed on the upper surface of the third insulating layer I3 below the mounting region M, C2 is a plurality of line conductors disposed on the upper surface of the fourth insulating layer I4, Similarly, C3 is a lower conductor layer disposed on the upper surface of the fifth insulating layer I5. A strip line portion is formed by the upper conductor layer C1, the plurality of line conductors C2, and the lower conductor layer C3. Yes. The plurality of line conductors C2 are led out to the mounting area M on the surface of the multilayer wiring board through the first through conductor group T1, and are electrically connected to the terminal electrodes of the semiconductor element D to be mounted. 1 to 7, each through conductor including the first through conductor group T1 is indicated by a circle.
[0024]
GL1 is a ground conductor layer formed on the surface of the second insulating layer I2. This ground conductor layer GL1 enables rearrangement to efficiently electrically connect the semiconductor element D to a parallel wiring group of the first wiring layer L1 described later, and has a shielding effect against electromagnetic noise. is there. The ground conductor layer GL1 covers substantially the entire area of each conductor layer / wiring layer formed below on the same surface as the first conductor layer, here the upper conductor layer C1, in the multilayer wiring board. It is appropriately formed according to the specifications of the multilayer wiring board. By forming such a ground conductor layer GL1, it is possible to rearrange so that the ground wiring can be efficiently connected between the semiconductor element D and the first wiring layer L1, and against electromagnetic noise. A multilayer wiring board having a good shielding effect can be obtained.
[0025]
PM1 is a grid-like power supply conductor layer formed on the surface of the third insulating layer I3 by an orthogonal grid-like wiring conductor layer. Similar to the ground conductor layer GL1, the grid-like power supply conductor layer PM1 enables rearrangement for efficiently and electrically connecting the power supply wiring from the semiconductor element D to the parallel wiring group of the first wiring layer L1. In order to reduce an impedance mismatch between a signal wiring S1 in the first wiring layer L1 and a signal wiring S2 in the second wiring layer L2, which will be described later, the shape is a lattice. . This grid-like power supply wiring layer PM1 is appropriately formed according to the specifications of the multilayer wiring board, similarly to the ground conductor layer GL1, and by forming such a grid-like power supply conductor layer PM1, a semiconductor element The power supply wiring can be rearranged so as to be efficiently connected between D and the first wiring layer L1, and the impedance mismatch between the signal wiring S1 and the signal wiring S2 can be reduced.
[0026]
The ground conductor layer GL1 and the grid-like power source conductor layer PM1 may be used as a power source conductor layer and a grid-like ground conductor layer as necessary together with the upper conductor layer C1 and the lower conductor layer C3. Whether to set to ground or power supply may be appropriately selected according to the specifications of the multilayer wiring board.
[0027]
The first through conductor group T1 is electrically insulated from the ground conductor layer GL1 and the upper conductor layer C1 and penetrates these layers.
[0028]
L1 and L2 are first and second wiring layers formed on the upper surfaces of the fourth and fifth insulating layers I4 and I5, respectively. P1 and P2 are power supply wirings in the first and second wiring layers L1 and L2, G1 and G2 are ground wirings in the first and second wiring layers L1 and L2, respectively, and S1 and S2 are first wirings, respectively. And the signal wiring in 2nd wiring layer L1 * L2 is shown.
[0029]
The plurality of signal lines S1 and S2 arranged on the same plane may transmit different signals, and the plurality of power supply lines P1 and P2 arranged on the same plane supply different power sources. Needless to say.
[0030]
Further, the connection to the external electric circuit is made by connecting the fifth wiring layer L2 or the first wiring layer L1 to the fifth insulating layer electrically connected to each other through the third through conductor group T3. This is done by attaching connection conductors B such as solder bumps to connection lands CL arranged on the lower surface of I5 and electrically connecting them to connection electrodes of an external electric circuit. Of these many connection lands CL, CLP is a power connection land to which the power supply wiring P1 or P2 is connected, CLG is a ground connection land to which the ground wiring G1 or G2 is connected, and CLS is a signal wiring S1 or The signal connection land to which S2 is connected is shown. Further, the upper conductor layer C1, the lower conductor layer C3, the ground conductor layer GL1, the grid-like power source conductor layer PM1, and the like are electrically connected to the connection land CL through through conductors as necessary.
[0031]
The first wiring layer L1 on the fourth insulating layer I4 has two straight lines indicated by a one-dot chain line in FIG. 5 having an intersection in the mounting region M corresponding to the central portion of the fourth insulating layer I4. In each of the divided areas that are divided so that the central angles are substantially equal to each other, each of the divided areas is formed of a parallel wiring group directed toward the intersection, that is, toward the mounting area M in the center of the fourth insulating layer I4. Here, four segmented regions that are segmented along two diagonal lines of the substantially square fourth insulating layer I4 so that the intersection is located in the mounting region M so that the central angle is about 90 degrees. An example in which is set is shown.
[0032]
In addition, the second wiring layer L2 on the fifth insulating layer I5 is parallel wiring orthogonal to the parallel wiring group of the first wiring layer L1 in each segmented region (also indicated by a one-dot chain line in FIG. 6). It is composed of groups. In this case, the power supply wiring P2 and the ground wiring G2 of the parallel wiring group in each divided region of the second wiring layer L2 are connected, and the wiring parallel to each side of the substantially square fifth insulating layer I5. The example in the case of forming the substantially square-shaped annular wiring which has is shown.
[0033]
The parallel wiring group of the first wiring layer L1 and the parallel wiring group of the second wiring layer L2 are interconnected by the second through conductor group T2 formed in the fourth insulating layer I4. Electrical connection is made at an appropriate location, thereby constituting a parallel wiring portion which is a laminated wiring body in which parallel wiring groups orthogonal to each divided region are formed.
[0034]
In this example, the first and second wiring layers L1 and L2 are disposed so that the power wirings P1 and P2 or the ground wirings G1 and G2 are adjacent to the signal wirings S1 and S2, respectively. Thereby, the signal wirings S1 and S2 on the same insulating layers I1 and I2 are electromagnetically cut off, and the crosstalk noise between the left and right signal wirings S1 and S2 on the same plane can be satisfactorily reduced. Further, the power wirings P1 and P2 or the ground wirings G1 and G2 are always adjacent to the signal wirings S1 and S2, so that the power wirings P1 and P2, the signal wirings S1 and S2, and the ground wirings G1 and G2 and the signal wiring on the same plane. The interaction with S1 and S2 is maximized, and the inductance of the power supply wirings P1 and P2 and the ground wirings G1 and G2 can be reduced. By reducing the inductance, power supply noise and ground noise can be effectively reduced.
[0035]
According to the multilayer wiring board of the present invention, the second wiring layer L2 is formed by providing the laminated wiring body in which the partitioned areas are set as described above and the parallel wiring groups orthogonal to each other are formed in each partitioned area. The wirings of the parallel wiring group to be configured have a substantially annular wiring structure so as to surround the central portion of the fifth insulating layer I5. This allows intrusion of EMI noise from the outside and unnecessary electromagnetic noise to the outside. This has an effect of shielding radiation, can reduce crosstalk noise between wirings, and also has an effect as an EMI countermeasure.
[0036]
Further, when the second wiring layer L2 has an annular wiring formed by connecting the wirings of the parallel wiring groups of the respective divided regions, the effect of the EMI countermeasure can be enhanced by the annular wiring. Effective EMI countermeasures can be taken.
[0037]
Further, when the outermost annular wiring in the wiring layer is the ground wiring G2, the second wiring layer L2 is very effectively shielded against EMI noise by the annular ground wiring G2. It has an effect, and more effective EMI countermeasures can be taken.
[0038]
These first wiring layers L1 are formed on the fourth insulating layer I4, that is, in the same plane as the line wiring layer composed of a plurality of line conductors C2 in the strip line portion. Each of the plurality of line conductors C <b> 2 that is a wiring is connected to the periphery of the mounting region M within the plane. Further, the second wiring layer L2 is formed on the fifth insulating layer I5, that is, in the same plane as the lower conductor layer C3 of the strip line portion, and the second wiring layer L2 is the second through-hole. The conductor group T2 is electrically connected. Thereby, each terminal electrode of the semiconductor element D mounted in the mounting region M and the first or second wiring layer L1 or L2 of the parallel wiring portion are electrically connected via the strip line portion.
[0039]
According to the multilayer wiring board of the present invention having such a wiring structure, the wiring connected to the input / output electrodes of the semiconductor element D arranged at a very high density with a narrow pitch is connected to the wiring of the line conductor C2 in the strip line portion. Since the pitch (wiring interval) can be expanded and the signal wiring, power supply wiring, and ground wiring can be rearranged to expand to a wide-pitch wiring suitable for the parallel wiring section, and can be rearranged and connected. Thus, it is possible to efficiently make electrical connection with the semiconductor element D having high-density input / output electrodes while taking advantage of the excellent electrical characteristics of the. In addition, a plurality of strip line portions are stacked by the strip line portion until all the signal wirings are developed, and a parallel wiring portion corresponding to each of the strip line portions is provided to provide a signal wiring / power supply from the semiconductor element D. Since the wiring and ground wiring can be efficiently rearranged and set to the optimum wiring for connection with the surrounding parallel wiring portion, it can be developed in the parallel wiring portion. Even in the case of increasing the number of layers, it is possible to optimize the wiring design and reduce the number of stacked layers.
[0040]
In the multilayer wiring board of the present invention, in addition to the above-described example as a setting of each divided region constituting the parallel wiring portion, there is an intersection in the mounting region M corresponding to the central portion of the fourth insulating layer I4. Four segmented regions are defined that are segmented so that the central angle is about 90 degrees along two straight lines parallel to the side passing through the approximate center of the side of the substantially square fourth insulating layer I4. It is also possible to set six segmented areas that are divided by three straight lines so that the central angle is approximately equal to about 60 degrees, and further, four straight lines have a central angle of about 45 degrees. You may set eight division area divided so that it might become equal.
[0041]
In any of these cases, the crosstalk noise between the left and right signal wirings S1 and S2 on the same plane can be satisfactorily reduced as in the above example, and the power supply wirings P1 and P2 and the ground wiring G1 can be reduced. -The inductance of G2 can be reduced, and power supply noise and ground noise can be effectively reduced. Further, the wiring of the parallel wiring group constituting the second wiring layer L2 has an annular wiring structure so as to surround the central portion of the insulating layer on which the wirings are formed, thereby allowing intrusion of EMI noise from the outside. In addition to shielding unnecessary electromagnetic noise radiation to the outside, crosstalk noise between wirings can be reduced and also effective as an EMI countermeasure. Further, when the second wiring layer L2 has an annular wiring formed by connecting the wirings of the parallel wiring groups of the respective divided regions, the effect of EMI countermeasures can be enhanced in the inner region by the annular wiring. And more effective EMI countermeasures can be taken. When the annular wiring on the outermost peripheral side of the second wiring layer L2 is the ground wiring G2, the annular ground wiring G2 has a shield effect against EMI noise very effectively, and more effective EMI. Measures can be taken.
[0042]
For the parallel wiring portion of the multilayer wiring board of the present invention, various wiring structures other than the illustrated example can be used as the multilayer wiring portion that is further laminated on the upper side or the lower side to constitute the multilayer wiring substrate. Can be taken. For example, according to the specifications required for the multilayer wiring board, the wiring structure of the configuration in which parallel wiring groups are alternately stacked, the wiring structure of the strip line structure, the microstrip line structure, the coplanar line structure, etc. Can be appropriately selected and used.
[0043]
Further, for example, an electronic circuit may be configured by laminating a polyimide insulating layer and a conductor layer formed by copper deposition. Further, a chip element package may be configured by attaching a chip resistor, a thin film resistor, a coil inductor, a cross inductor, a chip capacitor, or an electrolytic capacitor.
[0044]
In addition, the shape of each insulating layer including the fourth and fifth insulating layers I4 and I5 is not limited to a substantially square shape as shown in the figure, but is a rectangular shape, a rhombus shape, a hexagonal shape, an octagonal shape, or the like. It may be a shape such as a shape.
[0045]
The first and second wiring layers L1 and L2 are not limited to those formed on the surfaces of the fourth and fifth insulating layers I4 and I5, and together with the production C2 of the stripline section and the lower conductor layer C3, respectively. It may be formed inside the insulating layers I4 and I5.
[0046]
In the multilayer wiring board of the present invention, each of the insulating layers including the fourth and fifth insulating layers I4 and I5 is made of an aluminum oxide sintered body, an aluminum nitride sintered body, Using inorganic insulating materials such as silicon carbide sintered body, silicon nitride sintered body, mullite sintered body, glass ceramics, or organic materials such as polyimide, epoxy resin, fluororesin, polynorbornene, benzocyclobutene It is formed using an insulating material or using an electrical insulating material such as a composite insulating material formed by bonding an inorganic insulating powder such as ceramic powder with a thermosetting resin such as an epoxy resin.
[0047]
If these insulating layers are made of, for example, an aluminum oxide sintered body, a suitable organic binder, solvent, etc. are added to and mixed with raw material powders such as aluminum oxide, silicon oxide, calcium oxide, and magnesium oxide to form a mud. At the same time, ceramic green sheets are obtained by adopting a conventionally well-known doctor blade method to obtain a ceramic green sheet, and then appropriate punching is performed on each ceramic green sheet and each parallel wiring group and each penetration A metal paste to be a conductor group and a conductor layer is printed and applied in a predetermined pattern and laminated vertically, and finally the laminate is fired at a temperature of about 1600 ° C. in a reducing atmosphere.
[0048]
The thickness of these insulating layers is appropriately set according to the characteristics of the materials used so as to satisfy the mechanical strength, electrical characteristics, ease of formation of through conductor groups, etc. corresponding to the required specifications. The
[0049]
The parallel wiring group constituting the first and second wiring layers L1 and L2, the upper conductor layer C1, the line conductor C2, the lower conductor layer C3, the other wiring layers, and the through conductor group are made of, for example, tungsten, molybdenum, It consists of metal powder metallization such as molybdenum-manganese, copper, silver, silver-palladium or the like, or a thin film of metal material such as copper, silver, nickel, chromium, titanium, gold, niobium or their alloys.
[0050]
For example, if it is made of metal powder metallization of tungsten, a metal paste obtained by adding and mixing an appropriate organic binder, solvent, etc. to tungsten powder is printed and applied in a predetermined pattern on a ceramic green sheet serving as an insulating layer, By firing this together with a laminate of ceramic green sheets, it is disposed on the upper surface of each insulating layer.
[0051]
In the case of a thin film of a metal material, a metal layer is formed by, for example, a sputtering method, a vacuum evaporation method or a plating method, and then formed into a predetermined wiring pattern by a photolithography method.
The width of each wiring composing the parallel wiring group of the first and second wiring layers L1 and L2 and the distance between the wirings are determined according to the characteristics of the material used. It is appropriately set so as to satisfy the conditions such as the ease of arrangement in the layers I4 and I5.
[0052]
In addition, it is preferable that the thickness of each wiring layer L1 * L2 shall be about 1-10 micrometers. When the thickness is less than 1 μm, the resistance of the wiring increases, so that there is a tendency that it is difficult to supply a good power to the semiconductor element by the wiring group, to secure a stable ground, and to transmit a good signal. On the other hand, if the thickness exceeds 10 μm, the insulating layer laminated on the insulating layer may be insufficiently covered, resulting in poor insulation.
[0053]
The through conductors of the through conductor group including the second through conductor group T2 may have an elliptical shape, a rectangular shape such as a square / rectangular shape, or other irregular shapes in addition to a circular cross section. Good. The position and size are appropriately set according to the characteristics of the material to be used so as to satisfy conditions such as electrical characteristics corresponding to required specifications and ease of formation and arrangement on the insulating layer.
[0054]
For example, when an aluminum oxide sintered body is used for the insulating layer and tungsten metal metallization is used for the parallel wiring group, the thickness of the insulating layer is 200 μm, the line width of the wiring is 100 μm, and between the wirings By setting the interval to 150 μm and the size of the through conductor to 100 μm, the impedance of the signal wiring can be set to 50Ω, and the upper and lower parallel wiring groups can be electrically connected while suppressing reflection of high-frequency signals.
[0055]
Further, the thickness and range of formation of the upper conductor layer C1 and the lower conductor layer C3 constituting the strip line portion, and the thickness and width of the line conductor C2 and the interval between the wirings are, for example, similar to the above, the line width of the wirings. The impedance of the signal wiring is 50Ω by setting 100 μm, the distance between wirings and the distance between wiring and conductor layers to 150 μm, the thickness of the wiring and conductor layers to 300 μm, and the size of the first through conductor to 100 μm. can do.
[0056]
In addition, this invention is not limited to the example of the above embodiment, A various change may be added in the range which does not deviate from the summary of this invention. For example, the insulating layer may be made of an aluminum nitride sintered body / silicon carbide sintered body considering heat dissipation, or a glass ceramic sintered body considering low dielectric constant.
[0057]
【The invention's effect】
According to the multilayer circuit board of the present invention, the strip line portion having the line wiring layer to which the input / output electrodes of the semiconductor element are electrically connected by the first through conductor group is provided below the mounting area of the semiconductor element. A parallel wiring portion having a parallel wiring group in each of the divided areas which are electrically connected to the line wiring layer around the area and divided into approximately 4 to 8 straight lines by 2 to 4 straight lines around the mounting area. Since the semiconductor element to be mounted is electrically connected to the first wiring layer of the parallel wiring portion via the line wiring layer, the semiconductor element arranged at a very high density at a narrow pitch is inserted. The wiring connected to the output electrode is developed and rearranged in the strip line portion, and the wiring design suitable for the parallel wiring portion is performed to electrically connect the electrode of the semiconductor element and the parallel wiring group of the parallel wiring portion. So you can While taking advantage of the excellent electrical characteristics possessed by the wiring group becomes capable of performing good electrical connection semiconductor device and efficiency that are densified. In addition, by providing a plurality of these line sections stacked by the strip line section, signal wiring, power supply wiring, and ground wiring from the semiconductor element can be efficiently rearranged for connection to the surrounding parallel wiring section. Since it can be set to the optimal wiring and deployed in the parallel wiring section, even when multi-layering is attempted in response to higher density of semiconductor elements, it is possible to optimize the wiring design and reduce the number of stacked layers. It becomes possible.
[0058]
As described above, according to the present invention, a multi-layer wiring board having parallel wiring groups stacked alternately can be efficiently combined with a semiconductor element having high-density input / output electrodes while taking advantage of its excellent electrical characteristics. A multilayer wiring board suitable for an electronic circuit board or the like on which a semiconductor element or the like can be mounted, which can be electrically connected and can reduce the number of stacked layers, can be provided.
[Brief description of the drawings]
FIG. 1 is a top view of a first insulating layer in a state where an integrated circuit element is mounted on an upper surface of a multilayer wiring board, showing an example of an embodiment of the multilayer wiring board of the present invention.
FIG. 2 is a top view of a first insulating layer excluding an integrated circuit element, showing an example of an embodiment of a multilayer wiring board according to the present invention.
FIG. 3 is a top view of a second insulating layer showing an example of an embodiment of a multilayer wiring board according to the present invention.
FIG. 4 is a top view of a third insulating layer showing an example of an embodiment of a multilayer wiring board according to the present invention.
FIG. 5 is a top view of a fourth insulating layer showing an example of an embodiment of a multilayer wiring board according to the present invention.
FIG. 6 is a top view of a fifth insulating layer showing an example of an embodiment of a multilayer wiring board according to the present invention.
FIG. 7 is a bottom view of a fifth insulating layer showing an example of an embodiment of a multilayer wiring board according to the present invention.
FIG. 8 is a partial cross-sectional view showing an example of an embodiment of a multilayer wiring board according to the present invention in a state where respective insulating layers are stacked.
[Explanation of symbols]
I1 to I5... First to fifth insulating layers
M ・・・・・・・・ Mounting area
D ・・・・・・・・ Semiconductor element
C1 ..... Upper conductor layer
C2 ・・・・・・・ Line conductor
C3 ..... Lower conductor layer
T1 .... First through conductor group
L1, L2... First and second parallel wiring groups
P1, P2... First and second power supply wirings
G1, G2... First and second ground wiring
S1, S2... First and fourth signal wiring
T2 ... 2nd through conductor group

Claims

A plurality of insulating layers and wiring layers are sequentially stacked, and an upper conductor layer and the semiconductor element are electrically connected to each other through a first through conductor group at a lower portion of a semiconductor element mounting region provided at the center of the surface. A strip line portion composed of a line wiring layer composed of a plurality of line conductors connected to each other and a lower conductor layer, and is formed in the same plane as the line wiring layer around the strip line portion, A first wiring layer composed of a parallel wiring group directed to the intersection side in each of the divided areas divided so that the central angles are substantially equal by 2 to 4 straight lines having intersections in the mounting area; The second through conductor group is electrically connected to a second wiring layer formed in the same plane as the side conductor layer and formed of parallel wiring groups orthogonal to the first wiring layer in each of the divided regions. It has a parallel wiring section consisting of And wherein the semiconductor element is a multilayer wiring board, characterized in that connected the first wiring layer and electrically via the wiring line layer.

The parallel wiring group of the first and second wiring layers, each of a plurality of signal lines, a multilayer wiring board according to claim 1, characterized in that it has a power supply wiring or ground wiring is adjacent to the signal line .