JP3792442B2

JP3792442B2 - Bias circuit

Info

Publication number: JP3792442B2
Application number: JP18396099A
Authority: JP
Inventors: 治夫小島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-06-29
Filing date: 1999-06-29
Publication date: 2006-07-05
Anticipated expiration: 2019-06-29
Also published as: JP2001016045A

Description

【０００１】
【発明の属する技術分野】
本発明は、高周波信号などを増幅する電力増幅器用のバイアス回路に関する。
【０００２】
【従来の技術】
レーダ用パルス信号など高周波信号を増幅する場合、たとえば電界効果トランジスタ（以下ＦＥＴという）を用いた電力増幅回路が利用されている。そして、電力増幅回路を動作させる場合、ＦＥＴのドレイン端子に対してバイアス回路からバイアス電圧が印加される。
【０００３】
ここで、従来のバイアス回路について、ＦＥＴを利用した電力増幅回路を例にとり図６を参照して説明する。符号６１はＦＥＴで、ＦＥＴ６１には、ドレイン端子Ｄ、ソース端子Ｓ、ゲート端子Ｇが設けられている。ゲート端子Ｇには、高周波信号を入力する入力端子ＩＮが接続され、ドレイン端子Ｄには出力端子ＯＵＴが接続されている。また、ソース端子Ｓは接地され、ゲート端子Ｇにはバイアス電圧を生成する負の定電圧電源６２が接続されている。ドレイン端子Ｄにはドレイン用のバイアス回路６３が接続されている。
【０００４】
バイアス回路６３は、電流増幅素子であるＮＰＮ型トランジスタ６４、および、正の定電圧電源６５などから構成されている。トランジスタ６４には、エミッタ端子ｅ、ベース端子ｂ、コレクタ端子ｃが設けられ、コレクタ端子ｃに正の定電圧電源６５が接続されている。そして、エミッタｅがＦＥＴ６１のドレイン端子Ｄに接続されている。ベース端子ｂには、トランジスタ６４を導通状態に、あるいは、非導通状態に制御する制御信号信号を入力する制御端子６６が接続されている。
【０００５】
【発明が解決しようとする課題】
上記した構成において、ドレイン端子Ｄとソース端子Ｓ間に流れる電流が所定の値となるように、ＦＥＴ６１のゲート端子Ｇに対して定電圧電源６２からバイアス電圧が印加される。そして、高周波信号が入力端子ＩＮを通してＦＥＴ６１に入力される。この状態において、図７（ａ）の符号Ａに示すようなパルス状の制御信号が、バイアス回路６３の制御端子６６に加えられ、トランジスタ６４が導通状態になる。このとき、図７（ａ）と同様の波形のバイアス電圧がＦＥＴ６１のドレイン端子Ｄ（点Ｂ）に印加され、増幅した高周波パルス信号が出力端子ＯＵＴに出力される。
【０００６】
この場合、ＦＥＴ６１のドレイン端子Ｄに印加されるバイアス電圧のパルス幅が長くなり、たとえば、パルス幅がＦＥＴ６１のチャンネルと放熱面間の熱の時定数よりも長くなると、図７（ｂ）の曲線Ｂに示すように、ＦＥＴ６１のチャンネルの温度が上昇する。その結果、ＦＥＴ６１の飽和出力電力が図７（ｃ）の曲線Ｃに示すように低下し、ＦＥＴ６１から出力する高周波パルス信号の振幅が、図７（ｄ）の曲線Ｄに示すようにパルス内で変化し、一定電力のパルス信号が得られなくなる。なお、図７の横軸は時間ｔを示している。
【０００７】
本発明は、上記した欠点を解決するもので、高周波信号を増幅する場合に、高周波信号の振幅変動を小さくしたバイアス回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、電流増幅素子および定電圧電源を有し電界効果トランジスタのドレイン端子にバイアス電圧を供給するバイアス回路において、前記電流増幅素子を導通状態または非導通状態に設定する制御信号を供給する制御端子と前記電流増幅素子の入力端子との間に第１抵抗を接続し、かつ、前記電流増幅素子の入力端子にキャパシタおよび第２抵抗を含む回路を接続し、前記第１抵抗、前記キャパシタ、及び前記第２抵抗で決定される時定数を前記電界効果トランジスタの熱の時定数に合わせたことを特徴としている。
【０００９】
【発明の実施の形態】
本発明の実施形態について図１を参照して説明する。
【００１０】
符号１１は電力増幅回路を構成するＦＥＴで、ＦＥＴ１１には、ドレイン端子Ｄ、ソース端子Ｓ、ゲート端子Ｇが設けられている。ゲート端子Ｇには、一定振幅の高周波信号を入力する入力端子ＩＮが接続され、ドレイン端子Ｄには、増幅された高周波パルス信号を出力する出力端子ＯＵＴが接続されている。また、ソース端子Ｓは接地されている。ゲート端子Ｇには、バイアス電圧を印加する負の定電圧電源１２が接続されている。ドレイン端子Ｄにはドレイン用バイアス回路１３が接続されている。
【００１１】
バイアス回路１３は、電流増幅素子であるＮＰＮ型トランジスタ１４および正の定電圧電源１５などから構成されている。トランジスタ１４には、エミッタ端子ｅ、ベース端子ｂ、コレクタ端子ｃが設けられ、コレクタ端子ｃに正の定電圧電源１５が接続されている。また、エミッタ端子ｅがＦＥＴ１１のドレイン端子Ｄに接続されている。ベース端子ｂに制御端子１６が接続されている。制御端子１６には、トランジスタ１４を導通状態に、あるいは、非導通状態に制御するパルス状の制御信号が供給される。
【００１２】
そして、トランジスタ１４のベースｂと制御端子１６間に第１抵抗Ｒ１が接続され、ベースｂと接地ＧＮＤ間に、コンデンサＣａおよび第２抵抗Ｒ２が直列に接続されている。第１抵抗Ｒ１や第２抵抗Ｒ２、キャパシタＣａの値は、これらによる時定数がＦＥＴ１１の熱の時定数に一致するように設定されている。
【００１３】
上記した構成において、ＦＥＴ１１のドレイン端子Ｄとソース端子Ｓ間に流れる電流が所定の値となるように、ＦＥＴ１１のゲート端子Ｇに対して定電圧電源１２から所定のバイアス電圧が印加される。そして、一定振幅の高周波信号が入力端子ＩＮからＦＥＴ１１に入力する。この状態で、制御端子１６に、図２（ａ）の符号Ａで示すようなパルス状の制御信号を投入すると、トランジスタ１４が導通状態になる。このとき、電圧電源１５の出力電圧がトランジスタ１４のエミッタ端子ｅを経て、ＦＥＴ１１のドレイン端子Ｄ（点Ｂ）に印加される。これにより、増幅された高周波パルス信号が出力端子ＯＵＴに出力される。
【００１４】
ここで、ＦＥＴ１１の熱の時定数よりも長い、２．５倍程度のパルス幅をもつ制御信号が制御端子１６に投入された場合について説明する。このとき、キャパシタＣａに充電される電流、および、第１抵抗Ｒ１の端子間電圧は、図２（ｂ）の符号Ｂのように変化する。このため、トランジスタ１４のべ一ス端子ｂ（点Ａ）、および、ＦＥＴ１１のドレイン端子Ｄ（点Ｂ）の電圧は、それぞれ図２（ｃ）の符号Ｃのように変化する。この場合、制御信号の始まりの部分では、ＦＥＴ１１のバイアス電圧が低くなり、ＦＥＴ１１の飽和出力電力が低下する。その結果、ＦＥＴ１１から出力する高周波パルス信号の振幅は、図２（ｄ）の符号Ｄに示すように均一化し、出力電力はほぼ一定になる。なお、図２の横軸は時間ｔを示している。
【００１５】
なお、第１抵抗Ｒ１の抵抗値をＲａ、第２抵抗Ｒ２の抵抗値をＲｂ、キャパシタＣａの容量値をＣ、制御信号の電圧値をＶin、制御信号の始まりの部分でドレイン端子に印加されるバイアス電圧の値をＶds、ＮＰＮ型トランジスタ１４のべ一スｂとエミッタｅ間の電圧値をＶbe、ＦＥＴ１１の熱の時定数をτとすると、これらの値には次のような関係がある。
τ＝（Ｒａ＋Ｒｂ）×Ｃ ……（１）
Ｖds＝Ｖin×［Ｒｂ／（Ｒａ＋Ｒｂ）］−Ｖbe……（２）
たとえば、制御信号の幅を７５０μs 、電圧値を１０．６Ｖ、第１抵抗Ｒ１の抵抗値を１００Ω、第２抵抗Ｒ２の抵抗値を９００Ω、キャパシタＣａの容量値を０．３μＦ、ＦＥＴ１１の熱の時定数を３００μｓ、第１抵抗Ｒ１と第２抵抗Ｒ２とキャパシタＣａによる時定数を３００μｓ、熱平衡状態でのＦＥＴ１１のチャンネル−放熱面間の温度差を５０℃、ＦＥＴ１１の飽和出力電力の温度変動を−０．０１ｄＢ／℃とする。
【００１６】
この場合、制御信号の終りの部分では、ＦＥＴ１１の飽和出力電力は、ＦＥＴ１１のチャンネル温度の上昇によって制御信号の始まりの部分よりも約０．５ｄＢ低下する。しかし、制御信号の始まりの部分はドレイン端子の電圧（図１の点Ｂ）は約９Ｖで、制御信号の終りの部分はドレイン端子の電圧（図１の点Ｂ）は約１０Ｖとなる。このため、ＦＥＴ１１の飽和出力電力は、ドレイン端子の電圧上昇によって、制御信号の終りの部分ではその始まりの部分よりも約０．５ｄＢ増加する。その結果、出力する高周波パルス信号の出力電力は図２（ｄ）に示すようにほぼ一定になる。
【００１７】
次に、本発明の他の実施形態について図３を参照して説明する。図３では、図１に対応する部分には同一の符号を付し、重複する説明を一部省略する。この実施形態の場合、ＮＰＮ型トランジスタのべ一スｂに接続する回路が図１と相違している。そこで、べ一スｂに接続する回路を中心に説明する。
【００１８】
たとえば、トランジスタのべ一スｂと制御端子１６との間に第１インダクタＬ１が接続され、そして、トランジスタのべ一スｂと接地ＧＮＤ間に、直列接続の第２インダクタＬ２と抵抗Ｒ３が接続されている。この場合、第１インダクタＬ１と第２インダクタＬ２と抵抗Ｒ３による時定数を、ＦＥＴ１１の熱の時定数に合わせてある。
【００１９】
上記した構成によれば、制御端子１６に、ＦＥＴの熱の時定数の２．５倍の幅をもつ、図２（ａ）の符号Ａのようなパルス状の制御信号が投入されても、第１インダクタＬ１の端子間電圧は図２（ｂ）の符号Ｂのように変化する。このため、図３の点ＡすなわちＮＰＮ型トランジスタ１４のべ一ス端子ｂ、そして、図３の点Ｂすなわちドレイン端子Ｄの電圧は、それぞれ図２（ｃ）の符号Ｃのように変化する。その結果、制御信号の始まりの部分では、ＦＥＴ１１のドレインのバイアス電圧が低下する。これによりＦＥＴ１１の飽和出力電力が低下し、ＦＥＴから出力する高周波パルス信号は、図２（ｄ）の符号Ｄのように、振幅が全体に均一化し、出力電力はほぼ一定になる。
【００２０】
ここで、第１インダクタＬ１の値をＬａ、第２インダクタＬ２の値をＬｂ、抵抗Ｒ３の抵抗値をＲ、制御信号の電圧値をＶin、制御信号の始まりの部分のドレイン電圧値をＶds、ＮＰＮ型トランジスタ１４のべ一ス端子ｂとエミッタ端子ｅ間の電圧値をＶbe、ＦＥＴ１１の熱の時定数をτとすると、これらの値には次式の関係がある。
τ＝（Ｌａ＋Ｌｂ）／Ｒ ……（３）
Ｖds＝Ｖin×［Ｌｂ／（Ｌａ＋Ｌｂ）］−Ｖbe ……（４）
例えば、制御信号のパルス幅を７５０μs 、電圧値を１０．６Ｖ、第１インダクタＬ１の値を０．０３Ｈ、第２インダクタＬ２の値を０．２７Ｈ、抵抗Ｒ３の抵抗値を１０００Ω、ＦＥＴの熱時定数を３００μｓ、第１インダクタＬ１と第２インダクタＬ２と抵抗Ｒ３による時定数を３００μｓ、熱平衡状態でのＦＥＴ１１のチャンネルー放熱面間の温度差を５０℃、ＦＥＴ１１の飽和出力電力の温度変動を−０．０１ｄＢ／℃とする。この場合、ＦＥＴ１１の飽和出力電力は、チャンネルの温度上昇によって、制御信号の終りの部分では、制御信号の始まりの部分よりも約０．５ｄＢ低下する。しかし、図３の点Ｂのドレイン電圧は、制御信号の始まりの部分では約９Ｖで、制御信号の終りの部分では約１０Ｖとなる。このため、ＦＥＴ１１の飽和出力電力は、ドレイン電圧の上昇によって、制御信号の終りの部分の方が始まりの部分よりも約０．５ｄＢ増加する。その結果、出力される高周波パルス信号は、図３（ｄ）の符号Ｄのように振幅が均一化し、パルス内の振幅変動が小さくなり、出力電力がほぼ一定になる。
【００２１】
次に、本発明の他の実施形態について図４を参照して説明する。図４では、図１に対応する部分には同一の符号を付し、重複する説明を一部省略する。
【００２２】
上記した２つの実施形態では、高周波信号を増幅する増幅素子としてＦＥＴが利用されている。この実施形態では、増幅素子としてバイポーラトランジスタが利用されている。
【００２３】
符号４１が増幅素子として用いられるＮＰＮ型トランジスタで、トランジスタ４１には、エミッタ端子ｅ、ベース端子ｂ、コレクタ端子ｃが設けられている。そして、コレクタ端子ｃが、バイアス回路１３および出力端子ＯＵＴにそれぞれ接続されている。ベース端子ｂには、正の定電流電源４２、および、入力端子ＩＮがそれぞれ接続されている。エミッタ端子ｅは接地されている。この場合、第１抵抗Ｒ１と第２抵抗Ｒ２とキャパシタＣａによる時定数をＮＰＮ型トランジスタ４１の熱の時定数に合わせてある。
【００２４】
上記の構成によれば、ＮＰＮ型トランジスタ４１の熱の時定数よりも長い、たとえば２．５倍のパルス幅をもつ、図２（ａ）の符号Ａような制御信号が制御端子１６に投入されても、キャパシタＣａに充電される電流および第１抵抗Ｒ１の端子間電圧は、図２（ｂ）の符号Ｂのように変化する。このため、図４の点Ａ、すなわちＮＰＮ型トランジスタのべ一ス端子ｂ、そして、図４の点Ｂ、すなわちＮＰＮ型トランジスタ４１のコレクタ端子ｃの電圧は、それぞれ図２（ｂ）の符号Ｂのように変化する。その結果、制御信号の始まりの部分では、コレクタ端子の電圧低下によって、ＮＰＮ型トランジスタ４１の飽和出力電力が低下する。一方、制御信号の終りの部分では、ＮＰＮ型トランジスタ４１のコレクタ端子の電圧が上昇し、ＮＰＮ型トランジスタ４１の飽和出力電力が増加する。このため、ＮＰＮ型トランジスタ４１から出力される高周波パルス信号は、図２（ｄ）の符号Ｄに示すように振幅が均一化し、出力電力はほぼ一定になる。
【００２５】
次に、本発明の他の実施形態について図５を参照して説明する。図５では、図３に対応する部分には同一の符号を付し、重複する説明を一部省略する。この実施形態の場合も、高周波信号を増幅する増幅素子としてバイポーラトランジスタが用いられている。
【００２６】
符号５１が増幅素子として用いられるＮＰＮ型トランジスタで、トランジスタ５１には、エミッタ端子ｅ、ベース端子ｂ、コレクタ端子ｃが設けられている。そして、コレクタ端子ｃが、バイアス回路１３および出力端子ＯＵＴにそれぞれ接続されている。ベース端子ｂに、正の定電流電源５２および入力端子ＩＮがそれぞれ接続されている。エミッター端子ｅは接地されている。この場合、第１インダクタＬ１と第２インダクタＬ２と抵抗Ｒ３による時定数をＮＰＮ型トランジスタ５１の熱の時定数に合わせてある。
【００２７】
上記の構成によれば、ＮＰＮ型トランジスタ５１の熱の時定数よりも長い、たとえば２．５倍のパルス幅をもつ、図２（ａ）の符号Ａような制御信号が制御端子１６に投入されても、第１インダクタＬ１の端子間の電圧は、図２（ｂ）の符号Ｂのように変化する。このため、図５の点Ａ、すなわちＮＰＮ型トランジスタのべ一ス端子ｂ、そして、図５の点Ｂ、すなわちＮＰＮ型トランジスタ５１のコレクタ端子ｃの電圧は、それぞれ図２（ｂ）の符号Ｂのように変化する。その結果、制御信号の始まりの部分では、コレクタ端子ｃの電圧低下によって、ＮＰＮ型トランジスタ５１の飽和出力電力が低下する。一方、制御信号の終りの部分では、ＮＰＮ型トランジスタ５１のコレクタ端子の電圧が上昇し、ＮＰＮ型トランジスタ５１の飽和出力電力が増加する。その結果、ＮＰＮ型トランジスタ５１から出力される高周波パルス信号は、図２（ｄ）の符号Ｄに示すように振幅が均一化し、出力電力はほぼ一定になる。
【００２８】
【発明の効果】
本発明によれば、高周波信号を増幅する場合に、高周波信号の振幅変動を小さくしたバイアス回路を実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態を説明するための回路構成図である。
【図２】本発明の実施形態を説明するための波形図である。
【図３】本発明の他の実施形態を説明するための回路構成図である。
【図４】本発明の他の実施形態を説明するための回路構成図である。
【図５】本発明の他の実施形態を説明するための回路構成図である。
【図６】従来例を説明するための回路構成図である。
【図７】従来例を説明するための波形図である。
【符号の説明】
１１…ＦＥＴ
１２…負の定電圧電源
１３…バイアス回路
１４…ＮＰＮ型トランジスタ
１５…正の定電圧電源
１６…制御端子
Ｄ…ＦＥＴのドレイン端子
Ｇ…ＦＥＴのゲート端子
Ｓ…ＦＥＴのソース端子
ｃ…トランジスタのコレクタ端子
ｅ…トランジスタのエミッタ端子
ｂ…トランジスタのベース端子
Ｒ１…第１抵抗
Ｒ２…第２抵抗
Ｃａ…キャパシタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a bias circuit for a power amplifier that amplifies a high-frequency signal or the like.
[0002]
[Prior art]
When amplifying a high-frequency signal such as a radar pulse signal, for example, a power amplifier circuit using a field effect transistor (hereinafter referred to as FET) is used. When operating the power amplifier circuit, a bias voltage is applied from the bias circuit to the drain terminal of the FET.
[0003]
Here, a conventional bias circuit will be described with reference to FIG. 6 by taking a power amplifier circuit using an FET as an example. Reference numeral 61 denotes an FET. The FET 61 is provided with a drain terminal D, a source terminal S, and a gate terminal G. An input terminal IN for inputting a high frequency signal is connected to the gate terminal G, and an output terminal OUT is connected to the drain terminal D. The source terminal S is grounded, and the gate terminal G is connected to a negative constant voltage power source 62 that generates a bias voltage. A drain bias circuit 63 is connected to the drain terminal D.
[0004]
The bias circuit 63 includes an NPN transistor 64 that is a current amplifying element, a positive constant voltage power supply 65, and the like. The transistor 64 is provided with an emitter terminal e, a base terminal b, and a collector terminal c, and a positive constant voltage power supply 65 is connected to the collector terminal c. The emitter e is connected to the drain terminal D of the FET 61. A control terminal 66 for inputting a control signal signal for controlling the transistor 64 to be in a conductive state or a non-conductive state is connected to the base terminal b.
[0005]
[Problems to be solved by the invention]
In the above configuration, a bias voltage is applied from the constant voltage power supply 62 to the gate terminal G of the FET 61 so that the current flowing between the drain terminal D and the source terminal S has a predetermined value. A high frequency signal is input to the FET 61 through the input terminal IN. In this state, a pulse-like control signal as indicated by reference symbol A in FIG. 7A is applied to the control terminal 66 of the bias circuit 63, and the transistor 64 becomes conductive. At this time, a bias voltage having the same waveform as that in FIG. 7A is applied to the drain terminal D (point B) of the FET 61, and the amplified high-frequency pulse signal is output to the output terminal OUT.
[0006]
In this case, when the pulse width of the bias voltage applied to the drain terminal D of the FET 61 becomes longer, for example, when the pulse width becomes longer than the time constant of heat between the channel of the FET 61 and the heat dissipation surface, the curve of FIG. As shown in B, the temperature of the channel of the FET 61 rises. As a result, the saturation output power of the FET 61 decreases as shown by the curve C in FIG. 7C, and the amplitude of the high-frequency pulse signal output from the FET 61 falls within the pulse as shown by the curve D in FIG. The pulse signal of constant power cannot be obtained. The horizontal axis in FIG. 7 indicates time t.
[0007]
The present invention solves the above-described drawbacks, and an object of the present invention is to provide a bias circuit that reduces the amplitude fluctuation of a high-frequency signal when a high-frequency signal is amplified.
[0008]
[Means for Solving the Problems]
The present invention provides a control circuit for supplying a control signal for setting the current amplifying element to a conductive state or a non-conductive state in a bias circuit having a current amplifying element and a constant voltage power supply and supplying a bias voltage to the drain terminal of the field effect transistor. A first resistor is connected between the terminal and the input terminal of the current amplifying element, and a circuit including a capacitor and a second resistor is connected to the input terminal of the current amplifying element, and the first resistor, the capacitor, The time constant determined by the second resistor is matched with the thermal time constant of the field effect transistor .
[0009]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described with reference to FIG.
[0010]
Reference numeral 11 denotes an FET constituting a power amplifying circuit. The FET 11 is provided with a drain terminal D, a source terminal S, and a gate terminal G. An input terminal IN for inputting a high-frequency signal having a constant amplitude is connected to the gate terminal G, and an output terminal OUT for outputting an amplified high-frequency pulse signal is connected to the drain terminal D. The source terminal S is grounded. A negative constant voltage power supply 12 for applying a bias voltage is connected to the gate terminal G. A drain bias circuit 13 is connected to the drain terminal D.
[0011]
The bias circuit 13 includes an NPN transistor 14 that is a current amplifying element, a positive constant voltage power supply 15, and the like. The transistor 14 is provided with an emitter terminal e, a base terminal b, and a collector terminal c, and a positive constant voltage power supply 15 is connected to the collector terminal c. The emitter terminal e is connected to the drain terminal D of the FET 11. A control terminal 16 is connected to the base terminal b. The control terminal 16 is supplied with a pulsed control signal for controlling the transistor 14 to be in a conductive state or a non-conductive state.
[0012]
A first resistor R1 is connected between the base b of the transistor 14 and the control terminal 16, and a capacitor Ca and a second resistor R2 are connected in series between the base b and the ground GND. The values of the first resistor R1, the second resistor R2, and the capacitor Ca are set so that the time constants thereof coincide with the thermal time constant of the FET 11.
[0013]
In the above configuration, a predetermined bias voltage is applied from the constant voltage power supply 12 to the gate terminal G of the FET 11 so that the current flowing between the drain terminal D and the source terminal S of the FET 11 becomes a predetermined value. A high-frequency signal having a constant amplitude is input to the FET 11 from the input terminal IN. In this state, when a pulsed control signal as indicated by the symbol A in FIG. 2A is input to the control terminal 16, the transistor 14 becomes conductive. At this time, the output voltage of the voltage power supply 15 is applied to the drain terminal D (point B) of the FET 11 through the emitter terminal e of the transistor 14. As a result, the amplified high-frequency pulse signal is output to the output terminal OUT.
[0014]
Here, a case where a control signal having a pulse width of about 2.5 times longer than the thermal time constant of the FET 11 is input to the control terminal 16 will be described. At this time, the current charged in the capacitor Ca and the voltage between the terminals of the first resistor R1 change as indicated by the symbol B in FIG. For this reason, the voltages at the base terminal b (point A) of the transistor 14 and the drain terminal D (point B) of the FET 11 change as indicated by reference C in FIG. In this case, at the beginning of the control signal, the bias voltage of the FET 11 is lowered, and the saturation output power of the FET 11 is lowered. As a result, the amplitude of the high-frequency pulse signal output from the FET 11 is made uniform as indicated by the symbol D in FIG. 2D, and the output power becomes substantially constant. The horizontal axis in FIG. 2 indicates time t.
[0015]
Note that the resistance value of the first resistor R1 is Ra, the resistance value of the second resistor R2 is Rb, the capacitance value of the capacitor Ca is C, the voltage value of the control signal is Vin, and applied to the drain terminal at the beginning of the control signal. Assuming that the bias voltage value is Vds, the voltage value between the base b and the emitter e of the NPN transistor 14 is Vbe, and the thermal time constant of the FET 11 is τ, these values have the following relationship: .
τ = (Ra + Rb) × C (1)
Vds = Vin × [Rb / (Ra + Rb)] − Vbe (2)
For example, the width of the control signal is 750 μs, the voltage value is 10.6 V, the resistance value of the first resistor R1 is 100Ω, the resistance value of the second resistor R2 is 900Ω, the capacitance value of the capacitor Ca is 0.3 μF, and the thermal resistance of the FET 11 The time constant is 300 μs, the time constant of the first resistor R1, the second resistor R2, and the capacitor Ca is 300 μs, the temperature difference between the channel 11 and the heat dissipation surface of the FET 11 in the thermal equilibrium state is 50 ° C., and the temperature variation of the saturation output power of the FET 11 −0.01 dB / ° C.
[0016]
In this case, at the end of the control signal, the saturation output power of the FET 11 is reduced by about 0.5 dB from the beginning of the control signal due to the increase in the channel temperature of the FET 11. However, at the beginning of the control signal, the drain terminal voltage (point B in FIG. 1) is about 9V, and at the end of the control signal, the drain terminal voltage (point B in FIG. 1) is about 10V. For this reason, the saturation output power of the FET 11 is increased by about 0.5 dB at the end of the control signal from the start of the control signal due to the voltage increase at the drain terminal. As a result, the output power of the high-frequency pulse signal to be output becomes substantially constant as shown in FIG.
[0017]
Next, another embodiment of the present invention will be described with reference to FIG. In FIG. 3, parts corresponding to those in FIG. In the case of this embodiment, the circuit connected to the base b of the NPN transistor is different from FIG. Therefore, the description will focus on the circuit connected to the base b.
[0018]
For example, the first inductor L1 is connected between the transistor base b and the control terminal 16, and the second inductor L2 and the resistor R3 connected in series are connected between the transistor base b and the ground GND. Has been. In this case, the time constant of the first inductor L1, the second inductor L2, and the resistor R3 is matched to the thermal time constant of the FET 11.
[0019]
According to the configuration described above, even when a pulse-like control signal such as the symbol A in FIG. 2A having a width of 2.5 times the thermal time constant of the FET is input to the control terminal 16, The voltage between the terminals of the first inductor L1 changes as indicated by the symbol B in FIG. For this reason, the voltage at the point A in FIG. 3, that is, the base terminal b of the NPN transistor 14, and at the point B in FIG. 3, that is, the drain terminal D, changes as indicated by reference C in FIG. As a result, the bias voltage of the drain of the FET 11 decreases at the beginning of the control signal. As a result, the saturation output power of the FET 11 is reduced, and the amplitude of the high-frequency pulse signal output from the FET is uniformized as shown by the symbol D in FIG.
[0020]
Here, the value of the first inductor L1 is La, the value of the second inductor L2 is Lb, the resistance value of the resistor R3 is R, the voltage value of the control signal is Vin, the drain voltage value at the beginning of the control signal is Vds, Assuming that the voltage value between the base terminal b and the emitter terminal e of the NPN transistor 14 is Vbe and the thermal time constant of the FET 11 is τ, these values have the following relationship.
τ = (La + Lb) / R (3)
Vds = Vin × [Lb / (La + Lb)] − Vbe (4)
For example, the pulse width of the control signal is 750 μs, the voltage value is 10.6 V, the value of the first inductor L1 is 0.03H, the value of the second inductor L2 is 0.27H, the resistance value of the resistor R3 is 1000Ω, and the heat of the FET The time constant is 300 μs, the time constant of the first inductor L1, the second inductor L2, and the resistor R3 is 300 μs, the temperature difference between the channel 11 and the heat dissipation surface of the FET 11 in the thermal equilibrium state is 50 ° C. 0.01 dB / ° C. In this case, the saturation output power of the FET 11 is lowered by about 0.5 dB at the end of the control signal than at the start of the control signal due to the temperature rise of the channel. However, the drain voltage at point B in FIG. 3 is about 9V at the beginning of the control signal and about 10V at the end of the control signal. For this reason, the saturation output power of the FET 11 increases by about 0.5 dB in the end portion of the control signal than in the start portion due to the rise of the drain voltage. As a result, the output high-frequency pulse signal has a uniform amplitude as shown by symbol D in FIG. 3D, the amplitude fluctuation in the pulse becomes small, and the output power becomes almost constant.
[0021]
Next, another embodiment of the present invention will be described with reference to FIG. In FIG. 4, parts corresponding to those in FIG.
[0022]
In the two embodiments described above, an FET is used as an amplifying element for amplifying a high-frequency signal. In this embodiment, a bipolar transistor is used as the amplifying element.
[0023]
Reference numeral 41 denotes an NPN transistor used as an amplifying element. The transistor 41 is provided with an emitter terminal e, a base terminal b, and a collector terminal c. The collector terminal c is connected to the bias circuit 13 and the output terminal OUT. A positive constant current power source 42 and an input terminal IN are connected to the base terminal b. The emitter terminal e is grounded. In this case, the time constant of the first resistor R1, the second resistor R2, and the capacitor Ca is matched with the thermal time constant of the NPN transistor 41.
[0024]
According to the configuration described above, a control signal having a pulse width longer than the thermal time constant of the NPN transistor 41, for example, 2.5 times as long as the symbol A in FIG. Even so, the current charged in the capacitor Ca and the inter-terminal voltage of the first resistor R1 change as indicated by the symbol B in FIG. For this reason, the voltage at the point A in FIG. 4, that is, the base terminal b of the NPN transistor, and the voltage at the point B in FIG. 4, that is, the collector terminal c of the NPN transistor 41, is denoted by the symbol B in FIG. It changes as follows. As a result, at the beginning of the control signal, the saturation output power of the NPN transistor 41 decreases due to the voltage drop at the collector terminal. On the other hand, at the end of the control signal, the voltage at the collector terminal of the NPN transistor 41 rises and the saturated output power of the NPN transistor 41 increases. For this reason, the high-frequency pulse signal output from the NPN transistor 41 has a uniform amplitude as shown by the symbol D in FIG.
[0025]
Next, another embodiment of the present invention will be described with reference to FIG. In FIG. 5, parts corresponding to those in FIG. Also in this embodiment, a bipolar transistor is used as an amplifying element for amplifying a high-frequency signal.
[0026]
Reference numeral 51 denotes an NPN transistor used as an amplifying element. The transistor 51 is provided with an emitter terminal e, a base terminal b, and a collector terminal c. The collector terminal c is connected to the bias circuit 13 and the output terminal OUT. A positive constant current power supply 52 and an input terminal IN are connected to the base terminal b. The emitter terminal e is grounded. In this case, the time constant of the first inductor L1, the second inductor L2, and the resistor R3 is matched to the thermal time constant of the NPN transistor 51.
[0027]
According to the above configuration, a control signal having a pulse width longer than the thermal time constant of the NPN transistor 51, for example, 2.5 times as long as the symbol A in FIG. Even so, the voltage between the terminals of the first inductor L1 changes as indicated by symbol B in FIG. Therefore, the voltage at the point A in FIG. 5, that is, the base terminal b of the NPN transistor, and the voltage at the point B in FIG. 5, that is, the collector terminal c of the NPN transistor 51, is indicated by the symbol B in FIG. It changes as follows. As a result, at the beginning of the control signal, the saturation output power of the NPN transistor 51 decreases due to the voltage drop of the collector terminal c. On the other hand, at the end of the control signal, the voltage at the collector terminal of the NPN transistor 51 rises and the saturation output power of the NPN transistor 51 increases. As a result, the amplitude of the high-frequency pulse signal output from the NPN transistor 51 is uniformed as shown by the symbol D in FIG.
[0028]
【The invention's effect】
According to the present invention, when a high frequency signal is amplified, a bias circuit in which the amplitude fluctuation of the high frequency signal is reduced can be realized.
[Brief description of the drawings]
FIG. 1 is a circuit configuration diagram for explaining an embodiment of the present invention.
FIG. 2 is a waveform diagram for explaining an embodiment of the present invention.
FIG. 3 is a circuit configuration diagram for explaining another embodiment of the present invention.
FIG. 4 is a circuit configuration diagram for explaining another embodiment of the present invention.
FIG. 5 is a circuit configuration diagram for explaining another embodiment of the present invention.
FIG. 6 is a circuit configuration diagram for explaining a conventional example.
FIG. 7 is a waveform diagram for explaining a conventional example.
[Explanation of symbols]
11 ... FET
DESCRIPTION OF SYMBOLS 12 ... Negative constant voltage power supply 13 ... Bias circuit 14 ... NPN type transistor 15 ... Positive constant voltage power supply 16 ... Control terminal D ... FET drain terminal G ... FET gate terminal S ... FET source terminal c ... Transistor collector Terminal e ... Transistor emitter terminal b ... Transistor base terminal R1 ... First resistor R2 ... Second resistor Ca ... Capacitor

Claims

In a bias circuit having a current amplifying element and a constant voltage power supply and supplying a bias voltage to a drain terminal of a field effect transistor, a control terminal for supplying a control signal for setting the current amplifying element in a conductive state or a non-conductive state, and the current A first resistor is connected to the input terminal of the amplifying element, and a circuit including a capacitor and a second resistor is connected to the input terminal of the current amplifying element, and the first resistor, the capacitor, and the second A bias circuit characterized in that a time constant determined by a resistance is matched with a thermal time constant of the field effect transistor .

In a bias circuit having a current amplifying element and a constant voltage power supply and supplying a bias voltage to a drain terminal of a field effect transistor, a control terminal for supplying a control signal for setting the current amplifying element in a conductive state or a non-conductive state, and the current A first inductor is connected between the input terminal of the amplifying element, and a circuit including a second inductor and a resistor is connected to the input terminal of the current amplifying element, and the first inductor, the second inductor, and the A bias circuit characterized in that a time constant determined by a resistance is matched with a thermal time constant of the field effect transistor .

In a bias circuit having a current amplifying element and a constant voltage power supply and supplying a bias voltage to a collector terminal of a bipolar transistor, a control terminal for supplying a control signal for setting the current amplifying element to a conductive state or a non-conductive state, and the current amplification A first resistor is connected between the input terminal of the element, and a circuit including a capacitor and a second resistor is connected to the input terminal of the current amplifying element, and the first resistor, the capacitor, and the second resistor are connected. The bias circuit is characterized in that the time constant determined in (1) is matched with the thermal time constant of the bipolar transistor .

In a bias circuit having a current amplifying element and a constant voltage power supply and supplying a bias voltage to a collector terminal of a bipolar transistor, a control terminal for supplying a control signal for setting the current amplifying element to a conductive state or a non-conductive state, and the current amplification A first inductor connected to the input terminal of the element, and a circuit including a second inductor and a resistor connected to the input terminal of the current amplifying element, the first inductor, the second inductor, and the resistor The bias circuit is characterized in that the time constant determined in (1) is matched with the thermal time constant of the bipolar transistor .

An NPN transistor having first to third terminals, a constant voltage power source connected to the first terminal of the transistor, and a control signal for setting the transistor to a conductive state or a non-conductive state And a control terminal that supplies the output of the constant voltage power source to the drain terminal of the field effect transistor through a third terminal as a bias voltage. A first resistor is connected between the terminals, a capacitor and a second resistor are connected in series between the second terminal of the transistor and the ground, and the first resistor, the capacitor, and the second resistor are connected. A bias circuit characterized in that the determined time constant is matched with the thermal time constant of the field effect transistor .

An NPN transistor having first to third terminals, a constant voltage power source connected to the first terminal of the transistor, and a control signal for setting the transistor to a conductive state or a non-conductive state And a control terminal that supplies the output of the constant voltage power source to the drain terminal of the field effect transistor through a third terminal as a bias voltage. A first inductor is connected between the terminals, a second inductor and a resistor are connected in series between the second terminal of the transistor and the ground, and the first inductor, the second inductor, and the resistor A bias circuit characterized in that the determined time constant is matched with the thermal time constant of the field effect transistor .

An NPN transistor having first to third terminals, a constant voltage power source connected to the first terminal of the NPN transistor, and a control signal for setting the NPN transistor to a conductive state or a non-conductive state And a control terminal that supplies a second terminal of the NPN transistor, and a bias circuit that supplies the output of the constant voltage power source as a bias voltage to the collector terminal of the bipolar transistor through the third terminal. A first resistor is connected between the second terminal and the control terminal, a capacitor and a second resistor are connected in series between the second terminal of the NPN transistor and the ground, and the first resistor, the capacitor, and it is characterized by a time constant determined by the second resistor matched to the time constant of the heat of the bipolar transistor Bias circuit.

An NPN transistor having first to third terminals, a constant voltage power source connected to the first terminal of the NPN transistor, and a control signal for setting the NPN transistor to a conductive state or a non-conductive state And a control terminal that supplies a second terminal of the NPN transistor, and a bias circuit that supplies the output of the constant voltage power source as a bias voltage to the collector terminal of the bipolar transistor through the third terminal. A first inductor is connected between the second terminal and the control terminal, and a second inductor and a resistor are connected in series between the second terminal of the NPN transistor and the ground, and the first inductor, the second this combined inductor, and a time constant determined by the resistor to the time constant of the heat of the bipolar transistor Bias circuit according to claim.