JP3774454B2 - 周波数直接変調装置及び通信システム - Google Patents

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Description

この発明は、データに依存した電圧をフェイズ・ロックト・ループを介さずに電圧制御発振器の制御端子に与えて周波数変調を行う周波数直接変調装置、及びこの周波数直接変調装置を備えた通信システムに関する。
通信方式の１つに周波数変調方式が知られている。周波数変調方式では、例えば２つの異なった周波数をデータの“１”と“０”に対応させてデータを送受信する。図３６は、従来の周波数直接変調装置の概略構成について説明するためのブロック図であり、電圧制御発振器の制御端子に印加する電圧を、データの“１”または“０”に応じて変えることによって周波数変調を行う通信システム１の一部を抽出して示している。この種の通信システムについては、例えば非特許文献１や非特許文献２に報告されている。
上記通信システム１は、ベースバンドＬＳＩ（ＢａｓｅＢａｎｄＬＳＩ）２、ロウパスフィルタ（ＬＰＦ）３、電圧制御発振器（ＶＣＯ）４、パワーアンプ（ＰＡ）５及びフェイズ・ロックト・ループ（ＰＬＬ）６等を含んで構成されている。
上記ベースバンドＬＳＩ２は、システム中の各回路の制御を行うもので、このベースバンドＬＳＩ２から出力される送信データＤＡＴＡはロウパスフィルタ３に供給され、周波数チャネルを指示するための信号ＣｈａｎｎｅｌＣｏｎｔは上記フェイズ・ロックト・ループ６に供給される。上記ロウパスフィルタ３及び上記フェイズ・ロックト・ループ６には、信号ＬＰＦｅｎが供給されて活性化／非活性化が制御される。
また、上記フェイズ・ロックト・ループ６には、参照クロックＲｅｆＣｌｋと電圧制御発振器４から出力される発振信号ＶＣＯｏｕｔ１が入力される。上記参照クロックＲｅｆＣｌｋは、ベースバンドＬＳＩ２から与えられた信号ＣｈａｎｎｅｌＣｏｎｔにより指示される周波数チャネルに応じて分周され、この分周クロックと発振信号ＶＣＯｏｕｔ１の位相が揃うように制御電圧（チャネル周波数を設定する電圧）Ｖｃｈを調整して電圧制御発振器４の一方の入力端子Ｖ１に供給する。この調整期間に、電圧制御発振器４の他方の入力端子Ｖ２には、ロウパスフィルタ３から温度や電源電圧に対する依存性の小さい電圧（Ｖｍｏｄ）が供給される。この電圧制御発振器４は、信号ＶＣＯｅｎによって活性化／非活性化が制御され、上記ロウパスフィルタ３とともに周波数変調回路として働く。
そして、上記電圧制御発振器４の出力端子ｏｕｔ１，ｏｕｔ２から出力される発振信号ＶＣＯｏｕｔ１，ＶＣＯｏｕｔ２がパワーアンプ５に供給されて増幅され、送信信号ＲＦｏｕｔが出力される。このパワーアンプ５には、信号ＰＡｅｎが供給されて活性化／非活性化が制御されるようになっている。
図３７は、上記図３６に示した通信システム１における各信号の波形を示すタイミングチャートである。時刻ｔ１に、信号ＣｈａｎｎｅｌＣｏｎｔが遷移して周波数チャネルがｃｈ２１からｃｈ９に変化し、信号ＶＣＯｅｎが“Ｈ”レベルとなって電圧制御発振器４が活性化されると、入力端子Ｖ１，Ｖ２に供給される電圧Ｖｃｈ，Ｖｍｏｄに対応する周波数ｆｉｎｉｔの発振信号ＶＣＯｏｕｔ１が出力される。この際、信号ＬＰＦｅｎの“Ｌ”レベルによってロウパスフィルタ３は非活性状態（データに応じた電圧の出力を停止し、基準電圧Ｖｒｅｆを出力している状態）、フェイズ・ロックト・ループ６は活性状態となっている。そして、フェイズ・ロックト・ループ６によって参照クロックＲｅｆＣｌｋが信号ＣｈａｎｎｅｌＣｏｎｔにより指示された周波数チャネルｃｈ９に対応するように分周され、この分周クロックと発振信号ＶＣＯｏｕｔ１の位相が揃うように制御電圧Ｖｃｈが設定される（時刻ｔ２）。
その後、信号ＰＡｅｎが“Ｈ”レベルになると、パワーアンプ５が活性化され、発振信号ＶＣＯｏｕｔ１，ＶＣＯｏｕｔ２が増幅されて上記周波数ｆｉｎｉｔの送信信号ＲＦｏｕｔが出力される（時刻ｔ３）。
電圧制御発振器４が安定動作になると、ロウパスフィルタ３の活性化信号ＬＰＦｅｎが“Ｈ”レベル（時刻ｔ４）になることによってロウパスフィルタ３が活性化（データに応じた電圧の出力可能状態）され、ベースバンドＬＳＩ２からのデータＤＡＴＡがロウパスフィルタ３に転送されるとともに、フェイズ・ロックト・ループ６のフィードバックループが切られ、制御電圧Ｖｃｈのレベルが保持される。この状態で、ロウパスフィルタ３から上記電圧制御発振器４の入力端子Ｖ２に供給する電圧ＶｍｏｄをデータＤＡＴＡの“１”または“０”に応じて変化（増加または減少）させることにより発振周波数ｆｉｎｉｔが変調される。
例えば、データＤＡＴＡが“１”であるとすると、電圧Ｖｍｏｄは基準電圧Ｖｒｅｆのレベルから“１”に対応するレベルに上昇し、電圧制御発振器４から出力される発振信号ＶＣＯｏｕｔ１，ＶＣＯｏｕｔ２の周波数がｆ１に変化（上昇）する。パワーアンプ５は、この電圧制御発振器４の出力を増幅して周波数ｆ１の送信信号ＲＦｏｕｔを出力する。
続いて、データＤＡＴＡが“０”に反転したとすると（時刻ｔ５）、電圧Ｖｍｏｄは“１”に対応するレベルから“０”に対応するレベルに低下し、電圧制御発振器４から出力される発振信号ＶＣＯｏｕｔ１の周波数がｆ０に変化（低下）する。これによって、パワーアンプ５から周波数ｆ０の送信信号ＲＦｏｕｔが出力される。
時刻ｔ６以降は、データＤＡＴＡの“１”または“０”に応じて上述したような動作が繰り返される。
そして、時刻ｔ７に信号ＬＰＦｅｎが“Ｌ”レベルに反転すると、ベースバンドＬＳＩ２からのデータＤＡＴＡの受け付けが停止され、フェイズ・ロックト・ループ６のフィードバックループが動作し、制御電圧Ｖｃｈのレベルが初期状態に戻る。制御電圧Ｖｍｏｄは基準電圧Ｖｒｅｆに戻り、信号ＶＣＯｅｎが“Ｌ”レベルとなり、発振信号ＶＣＯｏｕｔ１，ＶＣＯｏｕｔ２の周波数が初期値ｆｉｎｉｔに戻り、信号ＰＡｅｎが“Ｌ”レベルとなって、パワーアンプ５から出力される送信信号ＲＦｏｕｔが停止する（時刻ｔ８）。
次の時刻ｔ９に、信号ＣｈａｎｎｅｌＣｏｎｔによって周波数チャネルがｃｈ９からｃｈ５５に変化すると、上述したｔ１〜ｔ８の動作が繰り返される。
図３８は、上記図３６に示した通信システム１における電圧制御発振器４の回路構成例を示している。この電圧制御発振器４は、チャネル選択用の電圧可変容量素子（周波数チャネル用バラクタダイオードまたはバリキャップダイオード）Ｃｃｈ１，Ｃｃｈ２、周波数変調用の電圧可変容量素子（周波数チャネル用バラクタダイオードまたはバリキャップダイオード）Ｃｍｏｄ１，Ｃｍｏｄ２、インダクタンス素子Ｌ１及びインバータ１１，１２等から構成されている。上記電圧可変容量素子Ｃｃｈ１，Ｃｃｈ２の一端（カソード）は入力端子Ｖ１に共通接続され、フェイズ・ロックト・ループ６から出力される制御電圧Ｖｃｈ（チャネル周波数に対応する電圧、例えば１．５Ｖ）が供給される。この制御電圧Ｖｃｈは、電源ＶＤＤや温度Ｔｅｍｐが変動しても周波数が所望の範囲内になる値に調整される。
また、上記電圧可変容量素子Ｃｍｏｄ１，Ｃｍｏｄ２の一端（カソード）は入力端子Ｖ２に共通接続され、ロウパスフィルタ３から出力される電圧Ｖｍｏｄが供給される。この電圧Ｖｍｏｄは、発振周波数を微調整するためのもので、例えば１．２５Ｖである。上記電圧可変容量素子Ｃｃｈ１の他端（アノード）と電圧可変容量素子Ｃｍｏｄ１の他端（アノード）は、発振信号ＶＣＯｏｕｔ１を出力する出力端子ｏｕｔ１に接続される。一方、上記電圧可変容量素子Ｃｃｈ２の他端（アノード）と電圧可変容量素子Ｃｍｏｄ２の他端（アノード）は、発振信号ＶＣＯｏｕｔ２を出力する出力端子ｏｕｔ２に接続される。
上記出力端子ｏｕｔ１，ｏｕｔ２間には、インダクタンス素子Ｌ１が接続されている。また、上記インバータ１１の入力端は上記出力端子ｏｕｔ１に接続され、出力端は上記出力端子ｏｕｔ２に接続される。上記インバータ１２の入力端は上記出力端子ｏｕｔ２に接続され、出力端は上記出力端子ｏｕｔ１に接続される。これらの出力端子ｏｕｔ１，ｏｕｔ２から出力される発振信号ＶＣＯｏｕｔ１，ＶＣＯｏｕｔ２は、電圧Ｖｃｍを中心にして０．４Ｖから１．２Ｖの範囲で振れる電圧である。
図３９（ａ）は、フェイズ・ロックト・ループ６でチャネル周波数にロックする期間のチャネル選択用の電圧可変容量素子Ｃｃｈ１，Ｃｃｈ２の動作点を示し、図３９（ｂ）は、同じくフェイズ・ロックト・ループ６でチャネル周波数にロックする期間の周波数変調用の電圧可変容量素子Ｃｍｏｄ１，Ｃｍｏｄ２の動作点を示している。図３９（ａ）に示すように、電圧可変容量素子Ｃｃｈ１，Ｃｃｈ２に印加される電圧Ｖｃｈ（Ｖ（ｖａｒｉＣａｐ））は、０．３Ｖから１．１Ｖの範囲で変化する。この時、容量Ｃｃｈ（Ｃ（ｖａｒｉＣａｐ））は電圧Ｖｃｈの上昇に伴って低下する。また、図３９（ｂ）に示すように、可変容量素子Ｃｍｏｄ１，Ｃｍｏｄ２に印加される電圧Ｖｍｏｄ（Ｖ（ｖａｒｉＣａｐ））は、０．０５Ｖから０．８５Ｖの範囲で変化する。この時、容量Ｃｍｏｄ（Ｃ（ｖａｒｉＣａｐ））も電圧Ｖｍｏｄの上昇に伴って低下する。
図４０は、周波数変調時におけるチャネル選択用の電圧可変容量素子Ｃｃｈ１，Ｃｃｈ２の動作点を示しており、ここでは電圧Ｖｍｏｄをロック時の値（１．２５Ｖ）から±２５ｍＶだけずらして所望の周波数変調を行う例を示している。図４０に示すように、チャネル選択用の電圧可変容量素子Ｃｃｈの動作点は、電圧Ｖｃｈが変わらず、電圧Ｖｍｏｄの変化が小さいため、図３９（ａ）とほとんど変わらない。
図４１（ａ），（ｂ）はそれぞれ、データが“１”と“０”の時の周波数変調用の電圧可変容量素子Ｃｍｏｄ（Ｃｍｏｄ１，Ｃｍｏｄ２）の動作点を示している。図４１（ａ）に示すようにデータが“１”の時は、電圧Ｖｍｏｄが基準電圧から２５ｍＶ上昇し、０．０７５Ｖ〜０．８７５Ｖの範囲で変化することになる。これによって容量Ｃｍｏｄの平均容量は低下し、発振周波数ｆ１は基準電圧Ｖｒｅｆの時のｆｉｎｉｔに対してｄｆだけ上昇する（ｆ１＝ｆｉｎｉｔ＋ｄｆ）。
一方、図４１（ｂ）に示すようにデータが“０”の時には、電圧Ｖｍｏｄが基準電圧から２５ｍＶ低下し、０．０２５Ｖ〜０．８２５Ｖの範囲で変化することになる。これによって容量Ｃｍｏｄの平均容量は増加し、発振周波数ｆ０は基準電圧Ｖｒｅｆの時のｆｉｎｉｔに対してｄｆだけ低下する（ｆ０＝ｆｉｎｉｔ−ｄｆ）。
すなわち、変調の前後で電圧振幅の両側２５ｍＶの容量差分が変調周波数に対応することが分かる。これらの容量変化の差分を図４１（ｃ）に示す。上記容量変化の差分は０．６７ｆＦに相当し、温度特性は変調後に増加した容量分Ｃ（０．０５Ｖ）と変調後に減少した容量分Ｃ（０．８５Ｖ）との差から生ずる。特に、データ“０”の場合は、図４１（ｃ）に示すように、容量はＣ（０．０５Ｖ）−Ｃ（０．８５Ｖ）だけ増加し、その分だけ電圧制御発振器４の発振周波数を下げている。
図４２（ａ），（ｂ）はそれぞれ、上記電圧可変容量素子Ｃｍｏｄ１，Ｃｍｏｄ２の回路図、及びその断面構成図を示している。Ｐ型半導体基板（Ｐｓｕｂ）１１にＮ型のウェル領域（Ｎｗｅｌｌ）１２が形成され、このウェル領域１２中に電圧可変容量素子Ｃｍｏｄ１のアノードとして働くＰ＋型の不純物拡散領域１３−１〜１３−ｎと電圧可変容量素子Ｃｍｏｄ２のアノードとして働くＰ＋型の不純物拡散領域１５が形成されている。これによって、電圧可変容量素子Ｃｍｏｄ１はｎ個のＰＮ接合ダイオードが並列接続された構成になり、電圧可変容量素子Ｃｍｏｄ２のｎ倍のサイズになっている。また、上記ウェル領域１２中には、Ｎ＋型の不純物拡散領域１４−１，１４−２が形成されて電圧Ｖｍｏｄが印加され、このウェル領域１２が電圧可変容量素子Ｃｍｏｄ１，Ｃｍｏｄ２のカソードとして働く。
図４３は、上記可変容量素子Ｃｍｏｄ１，Ｃｍｏｄ２のＣ−Ｖ特性を示している。電圧依存の電圧可変容量素子Ｃｍｏｄ１，Ｃｍｏｄ２として、図４２（ｂ）に示したようにＰＮ接合ダイオードのＰＮジャンクションを用いているので、図４３に示すようにＣ−Ｖ特性の温度依存性はビルトインポテンシャルの温度依存性を通じて現れる。図４３において、実線Ｃ（ＬＴ）は低温時の容量変化を示し、破線Ｃ（ＨＴ）は高温時の容量変化を示している。また、−Ｖｂｉ（ＬＴ）は低温時のビルトインポテンシャル、−Ｖｂｉ（ＨＴ）は高温時のビルトインポテンシャルである。容量Ｃ（ｔ）は、ＰＮ接合ダイオードの順方向電圧をＶｆ、ビルトインポテンシャルをＶｂｉとすると、
Ｃ（ｔ）＝Ｋ／（Ｖｆ＋Ｖｂｉ）ａ
で表せる。但し、上式においてａは傾き、Ｋは定数である。
図４４は、上記図３６に示した通信システム１におけるロウパスフィルタ３の回路構成例を示している。このロウパスフィルタ３は、バンドギャップリファレンス７、Ｄ／Ａコンバータ８及びフィルタ９を含んで構成される。バンドギャップリファレンス７は、温度に対する依存性の小さな基準電圧Ｖｒｅｆを発生する。Ｄ／Ａコンバータ８には、上記バンドギャップリファレンス７で発生された基準電圧Ｖｒｅｆが入力され、データＤＡＴＡの“１”または“０”、信号ＬＰＦｅｎのレベルに応じてアナログ電圧が設定され、出力される。このＤ／Ａコンバータ８の出力電圧がフィルタ９に供給され、このフィルタ９から出力される電圧Ｖｍｏｄが電圧制御発振器４の入力端子Ｖ２に供給される。
図４５は、上記図４４に示したロウパスフィルタ３のＣ−Ｖ特性と電圧Ｖｅｆｆの温度依存性とを対比して示している。ここで、電圧Ｖｅｆｆは、バラクタダイオードの２端子間電位差であり、「Ｖｅｆｆ＝Ｖｃｍ−Ｖｍｏｄ」で表される。図４５に示すように、従来の周波数直接変調方式では制御電圧（１．２５Ｖ）や変調電圧（２５ｍＶ）は温度依存性がＣ−Ｖ特性の温度依存性に比べて十分に小さかったため、変調周波数が温度変動とともに大きくずれてしまう。変調周波数が設定値から大きくずれると隣接チャネルにとってノイズ源となるため、変調周波数の温度依存性は低くするのが望ましい。
周波数変調を与える容量の温度依存性を定量的に数１に示す。
Figure 0003774454
上式において、温度係数差を表している"a(0.05V)-a(0.85V)"は、物理的にやむを得ないものである。また、"C(0.05V,RT)-C(0.85V,RT)"は、温度係数差を増幅する（現状の増幅率は５程度）。
上式から明らかなように、電圧可変容量素子の動作電圧の最大値における容量値の温度依存性は、最小値における容量値の温度依存性より小さいため、両者の差には温度依存性が残る。また、この差容量ｄＣの温度係数は第２項で示される増幅項によって、容量Ｃの温度係数の数倍に拡大されてしまうことが分かる。
"A Fully-Integrated CMOS RFIC for Bluetooth Applications" 2001 IEEE International Solid-State Circuits Conference DIGEST OF TECHNICAL PAPERS A.Ajjikuttira et.al. pp.198-199, Feb.2001 "A 2.4GHz RF Transceiver with Digital Channel-Selection Filter for Bluetooth" 2002 IEEE International Solid-State Circuits Conference M.Kokubo et.al. pp.94-95, Feb.2002
上記のように従来の周波数直接変調装置は、変調周波数の温度変動により、隣接する通信チャネルに対するノイズ源となる、という問題があった。
また、上記周波数直接変調装置を備えた通信システムも同様な問題を抱えている。
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、変調周波数の温度変動による隣接する通信チャネルに対するノイズを抑えることができる周波数直接変調装置及び通信システムを提供することにある。
この発明の一態様によると、第１制御端子に印加されるチャネル周波数を設定する第１電圧によって容量値が変化する第１電圧可変容量手段と、第２制御端子に印加され、温度依存性を持ち、且つ入力データに応じて温度の上昇による発振周波数の上昇量に対応する第３電圧だけ増加または減少し、発振周波数を微調整するための第２電圧によって容量値が変化する第２電圧可変容量手段とを備え、前記第１，第２制御端子に与えられた第１，第２電圧に対応する周波数で発振する電圧制御発振器と、前記第１制御端子に接続され、前記電圧制御発振器の発振周波数を所定の周波数にロックした後、前記第１制御端子に印加する第１電圧を保持するフェイズ・ロックト・ループと、前記第２制御端子に接続され、前記フェイズ・ロックト・ループのロック期間中に前記第２制御端子に第２電圧を印加し、前記フェイズ・ロックト・ループのロック期間後に、入力データに応じて前記第２制御端子へ印加する前記第２電圧を第３電圧だけ変化させた変調用の電圧を発生する電圧発生手段とを具備し、前記第２電圧の温度依存性は、前記第２電圧可変容量手段における容量値を与える素子の２端子間の電位差の温度依存性より大きい周波数直接変調装置が提供される。
また、この発明の別の態様によると、第１制御端子に印加されるチャネル周波数を設定する第１電圧によって容量値が変化する第１電圧可変容量手段と、第２制御端子に印加され、温度依存性を持ち、且つ入力データに応じて温度の上昇による発振周波数の上昇量に対応する第３電圧だけ増加または減少し、発振周波数を微調整するための第２電圧によって容量値が変化する第２電圧可変容量手段とを備え、前記第１，第２制御端子に与えられた第１，第２電圧に対応する周波数で発振する電圧制御発振器と、前記第１制御端子に接続され、前記電圧制御発振器の発振周波数を所定の周波数にロックした後、前記第１制御端子に印加する第１電圧を保持するフェイズ・ロックト・ループと、前記第２制御端子に接続され、前記フェイズ・ロックト・ループのロック期間中に前記第２制御端子に第２電圧を印加し、前記フェイズ・ロックト・ループのロック期間後に、入力データに応じて前記第２制御端子へ印加する前記第２電圧を第３電圧だけ変化させた変調用の電圧を発生する電圧発生手段とを具備し、前記第２電圧は、温度依存性が前記第２電圧可変容量手段における容量値を与える素子の２端子間の電位差の温度依存性より小さい電圧と、前記素子の２端子間の電位差に比例した電圧との差で与えられる周波数直接変調装置が提供される。
更に、この発明の別の態様によると、第１制御端子に印加されるチャネル周波数を設定する第１電圧によって容量値が変化する第１電圧可変容量手段と、第２制御端子に印加され、温度依存性を持ち、且つ入力データに応じて温度の上昇による発振周波数の上昇量に対応する第３電圧だけ増加または減少し、発振周波数を微調整するための第２電圧によって容量値が変化する第２電圧可変容量手段とを備え、前記第１，第２制御端子に与えられた第１，第２電圧に対応する周波数で発振する電圧制御発振器と、前記第１制御端子に接続され、前記電圧制御発振器の発振周波数を所定の周波数にロックした後、前記第１制御端子に印加する第１電圧を保持するフェイズ・ロックト・ループと、前記第２制御端子に接続され、前記フェイズ・ロックト・ループのロック期間中に前記第２制御端子に第２電圧を印加し、前記フェイズ・ロックト・ループのロック期間後に、入力データに応じて前記第２制御端子へ印加する前記第２電圧を第３電圧だけ変化させた変調用の電圧を発生する電圧発生手段とを具備し、前記第２電圧は、温度依存性が前記第２電圧可変容量手段における容量値を与える素子の２端子間の電位差の温度依存性より小さい電圧で与えられる周波数直接変調装置が提供される。
更にまた、この発明の別の態様によると、第１端子が第１制御端子にそれぞれ共通接続される第１，第２電圧可変容量素子と、第１端子が第２制御端子にそれぞれ共通接続される第３，第４電圧可変容量素子と、一方の電極が前記第３電圧可変容量素子の第２端子に接続され、他方の電極が前記第１電圧可変容量素子の第２端子に接続される第１キャパシタと、一方の電極が前記第４電圧可変容量素子の第２端子に接続され、他方の電極が前記第２電圧可変容量素子の第２端子に接続される第２キャパシタと、前記第１，第２電圧可変容量素子の前記第２端子間に接続されるインダクタとを具備し、前記第１，第２制御端子に印加される電圧に基づいて発振周波数が変化する電圧制御発振器を備える周波数直接変調装置が提供される。
この発明の別の態様によると、少なくとも１つのインダクタと、第１端子が第１制御端子にそれぞれ共通接続される第１，第２電圧可変容量素子と、第１端子が第２制御端子にそれぞれ共通接続される第３，第４電圧可変容量素子と、一方の電極が前記第１電圧可変容量素子の第２端子に接続され、他方の電極が前記インダクタの第１端子に接続される第１キャパシタと、一方の電極が前記第２電圧可変容量素子の第２端子に接続され、他方の電極が前記インダクタの第２端子に接続される第２キャパシタと、一方の電極が前記第３電圧可変容量素子の第２端子に接続され、他方の電極が前記インダクタの第１端子に接続される第３キャパシタと、一方の電極が前記第４電圧可変容量素子の第２端子に接続され、他方の電極が前記インダクタの第２端子に接続される第４キャパシタとを具備し、前記第１，第２制御端子に印加される電圧に基づいて発振周波数が変化する電圧制御発振器を備える周波数直接変調装置が提供される。
この発明の別の態様によると、上述したような構成の周波数直接変調装置と、送信データを前記電圧発生手段に入力データとして供給することにより、前記第２電圧と前記送信データに対応する前記変調用の電圧を発生させ、且つ周波数チャネルを指示するための信号を前記フェイズ・ロックト・ループに供給して周波数チャネルを指示するベースバンドＬＳＩとを具備する通信システムが提供される。
また、この発明の別の態様によると、上述したような構成の電圧制御発振器と、前記電圧制御発振器の前記第１制御端子に接続され、前記電圧制御発振器の発振周波数を所定の周波数にロックした後、前記第１制御端子に印加するチャネル周波数を設定する第１電圧を保持するフェイズ・ロックト・ループと、前記電圧制御発振器の前記第２制御端子に接続され、前記フェイズ・ロックト・ループのロック期間中に前記第２制御端子に温度依存性を持ち、且つ入力データに応じて温度の上昇による発振周波数の上昇量に対応する第３電圧だけ増加または減少し、発振周波数を微調整するための第２電圧を印加し、前記フェイズ・ロックト・ループのロック期間後に、入力データに応じて前記第２制御端子へ印加する前記第２電圧を前記第３電圧だけ変化させた変調用の電圧を発生するように構成された電圧発生手段と、送信データを前記電圧発生回路に入力データとして供給することにより、前記第２電圧と前記送信データに対応する前記変調用の電圧とを発生させ、周波数チャネルを指示するための信号を前記フェイズ・ロックト・ループに供給して周波数チャネルを指示するベースバンドＬＳＩとを具備する通信システムが提供される。
上記のような構成によれば、温度が変動した時に、電圧制御発振器の制御電圧を上記温度変動に対応して補償するように変化させ、発振周波数が変動するのを抑制できる。
あるいは、電圧制御発振器中の周波数変調用の電圧可変容量素子を、キャパシタによって当該電圧制御発振器の動作ノード（出力端子）から分離し、発振周波数が変動するのを抑制できる。
また、電圧制御発振器中のチャネル選択用の電圧可変容量素子と周波数変調用の電圧可変容量素子を、キャパシタによって当該電圧制御発振器の動作ノード（出力端子）から分離し、発振周波数が変動するのを抑制できる。
従って、温度変動による隣接する通信チャネルに対するノイズを抑えることができる。
この発明によれば、変調周波数の温度変動による隣接する通信チャネルに対するノイズを抑えることができる周波数直接変調装置及び通信システムが得られる。
以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
図１は、この発明の第１の実施の形態に係る周波数直接変調装置の概略構成について説明するためのブロック図であり、通信システムの一部を抽出して示している。基本的な構成は、図３６に示した従来の通信システム１と同様であり、電圧制御発振器（ＶＣＯ）の制御端子に印加する電圧Ｖｍｏｄを、データの“１”または“０”に応じて変えることによって周波数変調を行うものである。
上記通信システム２１は、ベースバンドＬＳＩ（ＢａｓｅＢａｎｄＬＳＩ）２２、ロウパスフィルタ（ＬＰＦ）２３、電圧制御発振器（ＶＣＯ）２４、パワーアンプ（ＰＡ）２５及びフェイズ・ロックト・ループ（ＰＬＬ）２６等を含んで構成されている。
上記ベースバンドＬＳＩ２２は、システム中の各回路の制御を行うもので、このベースバンドＬＳＩ２２から出力される送信データＤＡＴＡはロウパスフィルタ２３に供給され、周波数チャネルを指示するための信号ＣｈａｎｎｅｌＣｏｎｔは上記フェイズ・ロックト・ループ２６に供給される。上記ロウパスフィルタ２３及び上記フェイズ・ロックト・ループ２６には、信号ＬＰＦｅｎが供給されて活性化／非活性化が制御される。
また、上記フェイズ・ロックト・ループ２６には、参照クロックＲｅｆＣｌｋと電圧制御発振器２４から出力される発振信号ＶＣＯｏｕｔ１が入力される。上記参照クロックＲｅｆＣｌｋは、ベースバンドＬＳＩ２２から与えられた信号ＣｈａｎｎｅｌＣｏｎｔにより指示される周波数チャネルに応じて分周される。そして、この分周クロックと発振信号ＶＣＯｏｕｔ１の位相が揃うように制御電圧（チャネル周波数を設定する電圧）Ｖｃｈを調整して電圧制御発振器２４の一方の入力端子（制御端子）Ｖ１に供給する。この調整期間に、電圧制御発振器２４の他方の入力端子（制御端子）Ｖ２には、ロウパスフィルタ２３から負の温度依存性を持った電圧Ｖｍｏｄが供給される。この電圧Ｖｍｏｄの温度依存性は、上記電圧制御発振器２４における容量値を与える素子（電圧可変容量素子）の２端子間の電位差の温度依存性より大きくなっている。この電圧制御発振器２４は、信号ＶＣＯｅｎによって活性化／非活性化が制御され、上記ロウパスフィルタ２３とともに周波数変調回路として働く。
そして、上記電圧制御発振器２４の出力端子ｏｕｔ１，ｏｕｔ２から出力される発振信号ＶＣＯｏｕｔ１，ＶＣＯｏｕｔ２がパワーアンプ２５に供給されて増幅され、送信信号ＲＦｏｕｔが出力される。このパワーアンプ２５には、信号ＰＡｅｎが供給されて活性化／非活性化が制御されるようになっている。
図２は、上記図１に示した通信システム２１におけるロウパスフィルタ２３の回路構成例を示している。このロウパスフィルタ２３が図４４に示したロウパスフィルタ３と異なるのは、バンドギャップリファレンス回路７に代えて温度依存性を持った（温度係数が負の）基準電圧発生回路２７を設けている点にある。Ｄ／Ａコンバータ２８及びフィルタ２９は、図４４と同様な回路構成になっている。
上記基準電圧発生回路２７は、Ｐチャネル型ＭＯＳトランジスタＱ１〜Ｑ３、オペアンプ３０、抵抗Ｒ１〜Ｒ４、及び電圧可変容量素子Ｄ１，Ｄ２を備えている。上記ＭＯＳトランジスタＱ１，Ｑ２のソースは、電源ＶＤＤに接続される。上記ＭＯＳトランジスタＱ１のドレインにはオペアンプ３０の反転入力端（−）が接続され、上記ＭＯＳトランジスタＱ２のドレインにはオペアンプ３０の非反転入力端（＋）が接続され、これらＭＯＳトランジスタＱ１，Ｑ２のゲートにはオペアンプ３０の出力端が接続される。また、上記ＭＯＳトランジスタＱ１のドレインと接地点ＶＳＳ間には、抵抗Ｒ１と電圧可変容量素子Ｄ１のアノード，カソード間とが並列接続される。上記ＭＯＳトランジスタＱ２のドレインには、抵抗Ｒ２の一端が接続され、この抵抗Ｒ２の他端と接地点ＶＳＳ間に電圧可変容量素子Ｄ２のアノード，カソード間が接続される。更に、上記上記ＭＯＳトランジスタＱ２のドレインと接地点ＶＳＳ間には、抵抗Ｒ３が接続される。
上記ＭＯＳトランジスタＱ３のソースは電源ＶＤＤに接続され、ゲートはオペアンプ３０の出力端に接続される。上記抵抗Ｒ４の一端は上記ＭＯＳトランジスタＱ３のドレインに接続され、他端は接地点ＶＳＳに接続される。そして、上記ＭＯＳトランジスタＱ３と抵抗Ｒ４との接続点から温度係数が負の基準電圧Ｖｒｅｆを出力するようになっている。
上記基準電圧発生回路２７は、基本的には温度に対する依存性がない（または小さい）通常のバンドギャップリファレンス回路と同じ回路構成であるが、３つの抵抗Ｒ１〜Ｒ３の抵抗値を調整し、温度係数を負に設定している。これによって、図３に示すように温度変化に対する電圧Ｖｍｏｄの変動を所定の傾き（ｄＶｍｏｄ／ｄＴ＞ａ）を持った特性にしている。Ｖｅｆｆは電圧可変容量素子にかかる有効電圧を示し、図３８のＶＣＯに示した記号で表すとＶｅｆｆ＝Ｖｍｏｄ−Ｖｃｍである。パラメータaは図４３のＣＶカーブの温度係数ｄＶｂｉ／ｄＴを示す。
なお、上記抵抗Ｒ１〜Ｒ３の各抵抗値は、全て変える必要はなく、必要とする特性に応じて少なくともいずれか１つを変化させても良い。また、上記抵抗Ｒ１〜Ｒ３の抵抗値の設定だけでなく、電圧可変容量素子Ｄ１，Ｄ２のサイズ比、ＭＯＳトランジスタＱ１，Ｑ２のサイズ比の調整、あるいはこれらの組み合わせにより温度変化に対する電圧Ｖｍｏｄの変化量を調整しても良い。
上記Ｄ／Ａコンバータ２８は、オペアンプ３１、スイッチＳＷ１〜ＳＷ３及び抵抗Ｒ５〜Ｒ８を含んで構成されている。上記オペアンプ３１の非反転入力端（＋）には上記基準電圧発生回路２７から出力される基準電圧Ｖｒｅｆが供給される。このオペアンプ３１の出力端と接地点ＶＳＳ間には、上記抵抗Ｒ５〜Ｒ８が直列接続される。スイッチＳＷ１の一端は、オペアンプ３１の反転入力端（−）に接続され、他端は抵抗Ｒ５とＲ６との接続点に接続される。このスイッチＳＷ１は、データＤＡＴＡが“０”の時にオンする。また、スイッチＳＷ２の一端は、オペアンプ３１の反転入力端（−）に接続され、他端は抵抗Ｒ６とＲ７との接続点に接続される。このスイッチＳＷ２は、信号ＬＰＦｅｎが“Ｌ”レベルの時にオンする。更に、スイッチＳＷ３の一端は、オペアンプ３１の反転入力端（−）に接続され、他端は抵抗Ｒ７とＲ８との接続点に接続される。このスイッチＳＷ３は、データＤＡＴＡが“１”の時にオンする。
上記フィルタ２９は、抵抗Ｒ９と容量素子（キャパシタ）Ｃ０とを含んで構成されている。抵抗Ｒ９の一端は上記オペアンプ３１の出力端に接続される。この抵抗Ｒ９の他端と接地点ＶＳＳ間には上記容量素子Ｃ０が接続される。そして、上記抵抗Ｒ９の他端から温度依存性を持った電圧Ｖｍｏｄが出力されるようになっている。
図４は、上記図１及び図２に示した通信システム２１における各信号の波形を示すタイミングチャートである。時刻ｔ１に、信号ＣｈａｎｎｅｌＣｏｎｔが遷移して周波数チャネルがｃｈ２１からｃｈ９に変化し、信号ＶＣＯｅｎが“Ｈ”レベルとなって電圧制御発振器２４が活性化されると、入力端子Ｖ１，Ｖ２に印加される電圧Ｖｃｈ，Ｖｍｏｄに対応する周波数ｆｉｎｉｔの発振信号ＶＣＯｏｕｔ１が出力される。この際、信号ＬＰＦｅｎの“Ｌ”レベルによってロウパスフィルタ２３におけるＤ／Ａコンバータ２８中のスイッチＳＷ２がオンし、電圧Ｖｍｏｄの初期値として基準電圧Ｖｒｅｆが出力される。また、フェイズ・ロックト・ループ２６は活性状態となり、参照クロックＲｅｆＣｌｋが信号ＣｈａｎｎｅｌＣｏｎｔにより指示された周波数チャネルｃｈ９に対応するように分周され、この分周クロックと発振信号ＶＣＯｏｕｔ１の位相が揃うように制御電圧Ｖｃｈが設定される（時刻ｔ２）。
その後、信号ＰＡｅｎが“Ｈ”レベルになると、パワーアンプ２５が活性化されて、発振信号ＶＣＯｏｕｔ１，ＶＣＯｏｕｔ２が増幅され、上記周波数ｆｉｎｉｔの送信信号ＲＦｏｕｔが出力される（時刻ｔ３）。
電圧制御発振器２４が安定動作になると、ロウパスフィルタ２３の活性化信号ＬＰＦｅｎが“Ｈ”レベル（時刻ｔ４）になることによって、Ｄ／Ａコンバータ２８中のスイッチＳＷ２がオフ状態となり、ベースバンドＬＳＩ２２からのデータＤＡＴＡがロウパスフィルタ２３に転送されるとともに、フェイズ・ロックト・ループ２６のフィードバックループが切られ、制御電圧Ｖｃｈのレベルが保持される。この状態で、上記電圧制御発振器２４の入力端子Ｖ２の電圧ＶｍｏｄをデータＤＡＴＡの“１”または“０”に応じて変えることにより発振周波数が変調される。
例えば、データＤＡＴＡが“１”であるとすると、スイッチＳＷ３がオン（スイッチＳＷ１，ＳＷ２はオフ）してオペアンプ３１の出力電圧が上昇し、電圧Ｖｍｏｄは基準電圧Ｖｒｅｆのレベルから“１”に対応するレベルに上昇する。これによって、電圧制御発振器２４から出力される発振信号ＶＣＯｏｕｔ１，ＶＣＯｏｕｔ２の周波数がｆ１に上昇する。パワーアンプ２５はこの電圧制御発振器２４から出力される発振信号ＶＣＯｏｕｔ１，ＶＣＯｏｕｔ２を増幅して周波数ｆ１の送信信号ＲＦｏｕｔを出力する。
続いて、データＤＡＴＡが“０”に反転したとすると（時刻ｔ５）、スイッチＳＷ１がオン（スイッチＳＷ２，ＳＷ３はオフ）してオペアンプ３１の出力電圧が低下し、電圧Ｖｍｏｄは“１”に対応するレベルから“０”に対応するレベルに低下する。この結果、電圧制御発振器２４から出力される発振信号ＶＣＯｏｕｔ１，ＶＣＯｏｕｔ２の周波数がｆ０に変化（低下）する。よって、パワーアンプ２５から周波数ｆ０の送信信号ＲＦｏｕｔが出力される。
時刻ｔ６以降は、データＤＡＴＡの“１”または“０”に応じて上述したような動作が繰り返される。
そして、時刻ｔ７に信号ＬＰＦｅｎが“Ｌ”レベルに反転し、ベースバンドＬＳＩ２２からのデータＤＡＴＡの転送が停止される。また、ロウパスフィルタ２３におけるＤ／Ａコンバータ２８中のスイッチＳＷ２がオンして、電圧Ｖｍｏｄは基準電圧Ｖｒｅｆに戻る。更に、フェイズ・ロックト・ループ２６のフィードバックループが動作し、制御電圧Ｖｃｈのレベルも初期状態に戻る。制御電圧Ｖｍｏｄは基準電圧Ｖｒｅｆに戻り、信号ＶＣＯｅｎが“Ｌ”レベルとなり、発振信号ＶＣＯｏｕｔ１，ＶＣＯｏｕｔ２の周波数が初期値ｆｉｎｉｔに戻り、信号ＰＡｅｎが“Ｌ”レベルとなって、パワーアンプ２５から出力される送信信号ＲＦｏｕｔが停止する（時刻ｔ８）。
次の時刻ｔ９に、信号ＣｈａｎｎｅｌＣｏｎｔによって周波数チャネルがｃｈ９からｃｈ５５に変化すると、上述したｔ１〜ｔ７の動作が繰り返される。
次に、動作中に温度が変化した場合について説明する。基準電圧発生回路２７の温度係数が正であるので、温度が上昇すると、その出力電圧Ｖｒｅｆは上昇する。この電圧Ｖｒｅｆは、Ｄ／Ａコンバータ２８の動作点の基準となる電圧であり、フィルタ２９の出力電圧Ｖｍｏｄは図３に示すように上昇する。よって、信号ＬＰＦｅｎが“Ｌ”レベルの時には、この上昇した電圧ＶｒｅｆＨが出力され、データの“１”または“０”に対応する電圧も上昇し、電圧Ｖｍｏｄが上昇する（図４の一点鎖線ＶｍｏｄＨ参照）。上記電圧Ｖｍｏｄの上昇量は、温度の上昇による上記電圧制御発振器２４の発振周波数の増大量に対応する。これによって、電圧制御発振器２４から出力される発振信号ＶＣＯｏｕｔ１，ＶＣＯｏｕｔ２の周波数が一定になるように補償される。
一方、温度が低下すると、基準電圧発生回路２７の出力電圧Ｖｒｅｆは低下する。フィルタ２９の出力電圧Ｖｍｏｄは、信号ＬＰＦｅｎが“Ｌ”レベルの時には、この低下した電圧ＶｒｅｆＬとなり、データの“１”または“０”に対応する電圧も低下し、電圧Ｖｍｏｄが低下する（図４の二点鎖線ＶｍｏｄＬ参照）。上記電圧Ｖｍｏｄの減少量は、温度の上昇による上記電圧制御発振器２４の発振周波数の上昇量に対応する。これによって、電圧制御発振器２７から出力される発振信号ＶＣＯｏｕｔ１，ＶＣＯｏｕｔ２の周波数が一定になるように補償される。
従って、このような構成によれば、変調周波数が温度に依存して変動した時に、電圧Ｖｍｏｄの初期値と振幅の両方を変化させて電圧制御発振器２４から出力される発振信号ＶＣＯｏｕｔ１，ＶＣＯｏｕｔ２の周波数が変動するのを抑制できる。これによって、隣接する通信チャネルに対するノイズを抑えることができる。
なお、上記電圧制御発振器２４には、図３８に示した従来と同様な回路構成のものを適用でき、電圧制御発振器２４における変調用の電圧可変容量素子Ｃｍｏｄ１，Ｃｍｏｄ２には図４２（ａ），（ｂ）の構造を用いることができる。
［第２の実施の形態］
図５は、この発明の第２の実施の形態に係る周波数直接変調装置及び通信システムについて説明するためのもので、上記図２に示した回路における基準電圧発生回路２７の他の構成例を示している。図５に示す基準電圧発生回路も図２に示した回路と同様に、温度係数が正であり、電圧Ｖｍｏｄが図３に示したような温度変化に対する傾き（ｄＶｍｏｄ／ｄＴ＞ａ）の特性を持っている。この電圧Ｖｍｏｄの温度依存性は、電圧制御発振器２４における容量値を与える素子（電圧可変容量素子）の２端子間の電位差の温度依存性より大きくなっている。
この回路は、抵抗Ｒ１０〜Ｒ１４、電圧可変容量素子Ｄ３，Ｄ４及びオペアンプ４１，４２を含んで構成されている。上記抵抗Ｒ１０，Ｒ１１の一端はオペアンプ４１の出力端に接続され、抵抗Ｒ１０の他端はオペアンプ４１の反転入力端（−）に接続され、抵抗Ｒ１１の他端はオペアンプ４１の非反転入力端（＋）に接続される。上記抵抗Ｒ１０の他端と接地点ＶＳＳ間には、抵抗Ｒ１２及び電圧可変容量素子Ｄ３のアノード，カソード間が直列接続される。上記オペアンプ４１の非反転入力端（＋）には、電圧可変容量素子Ｄ４のアノードが接続され、この電圧可変容量素子Ｄ４のカソードは接地点ＶＳＳに接続される。
上記オペアンプ４２の非反転入力端（＋）には、上記オペアンプ４１の出力端が接続される。このオペアンプ４２の出力端と接地点ＶＳＳ間には、抵抗Ｒ１３，Ｒ１４が直列接続され、これら抵抗Ｒ１３，Ｒ１４の接続点にその反転入力端（−）が接続される。そして、上記オペアンプ４２の出力端から基準電圧Ｖｒｅｆを出力するようになっている。
上記図５に示した基準電圧発生回路２７も、温度係数を正にするために、温度に対する依存性のない（あるいは小さい）通常のバンドギャップリファレンス回路に対して、３つの抵抗Ｒ１０〜Ｒ１２の抵抗値を調整し、温度係数を正にしている。これによって、図３に示したように温度変化に対する電圧Ｖｍｏｄの変動を所定の傾き（ｄＶｍｏｄ／ｄＴ＞ａ）を持った特性にしている。
このような構成であっても、前述した第１の実施の形態と同様に、変調周波数が温度に依存して変動した時に、電圧Ｖｍｏｄを変化（増加または減少）させて電圧制御発振器２４から出力される発振信号ＶＣＯｏｕｔ１，ＶＣＯｏｕｔ２の周波数が変動するのを抑制できる。これによって、隣接する通信チャネルに対するノイズを抑えることができる。
なお、上記抵抗Ｒ１０〜Ｒ１２の抵抗値の設定は、必要とする特性に応じて少なくとも１つを変更しても良く、これらの抵抗値だけでなく、電圧可変容量素子Ｄ１，Ｄ２のサイズ比、あるいはこれらの組み合わせにより温度変化に対する電圧Ｖｍｏｄの変動を調整しても良い。
また、上記電圧制御発振器２４には、図３８に示した従来と同様な回路構成のものを適用でき、電圧制御発振器２４における変調用の電圧可変容量素子Ｃｍｏｄ１，Ｃｍｏｄ２には図４２（ａ），（ｂ）の構造を用いることができるのは勿論である。
［第３の実施の形態］
図６（ａ）は、この発明の第３の実施の形態に係る周波数直接変調装置及び通信システムについて説明するためのもので、温度依存性の小さいバンドギャップリファレンス回路４３を用いて温度依存性の小さい基準電流Ｉｒｅｆと電圧可変容量素子Ｄ５のフォワード電流Ｉｆの和に比例した電圧を出力する回路を示している。図２に示した回路構成例では、温度係数を正にするために、抵抗Ｒ１〜Ｒ３の抵抗値をずらしたが、図６（ａ）に示す回路では実質的に同じ回路構成であるものの、これら抵抗Ｒ１〜Ｒ３の抵抗値の調整、電圧可変容量素子Ｄ１，Ｄ２のサイズ比、ＭＯＳトランジスタＱ１，Ｑ２のサイズ比の調整、あるいはこれらの組み合わせにより温度変化に対して出力電圧Ｖｒｅｆが一定になるように調整し、バンドギャップリファレンス回路４３を構成している。
このバンドギャップリファレンス回路４３は、基本的には図２に示した基準電圧発生回路２７と同様な回路構成で、温度に対する依存性が小さい基準電圧発生回路２７’に、Ｐチャネル型ＭＯＳトランジスタＱ４と電圧可変容量素子Ｄ５を付加したものである。上記ＭＯＳトランジスタＱ４のソースは電源ＶＤＤに接続され、ゲートはオペアンプ３０の出力端に接続される。上記ＭＯＳトランジスタＱ４のドレインには電圧可変容量素子Ｄ５のアノードが接続され、そのカソードは接地点ＶＳＳに接続される。そして、上記ＭＯＳトランジスタＱ４と電圧可変容量素子Ｄ５との接続点から電圧Ｖｆを出力するようになっている。
ここで、上記電圧可変容量素子Ｄ５には、電圧制御発振器２４中の電圧可変容量素子で用いているＰＮ接合ダイオードを用いるのが望ましい。これによって、ビルトインポテンシャルが製造時にばらついても基準電圧が連動して変化するため動作点での容量値を補償できる。
図６（ｂ）は、上記図６（ａ）に示した回路から出力される電圧Ｖｆを用いて温度依存性が負の基準電圧Ｖｒｅｆを生成する温度補償電圧生成回路を示している。この温度補償電圧生成回路は、オペアンプ４４、Ｐチャネル型ＭＯＳトランジスタＱ５，Ｑ６，Ｑ７、Ｎチャネル型ＭＯＳトランジスタＱ６０，Ｑ６１及び抵抗Ｒ１５，Ｒ１６等を含んで構成されている。オペアンプ４４の反転入力端（−）には、上記バンドギャップリファレンス回路４３から出力される電圧Ｖｆが供給される。このオペアンプ４４の出力端には、ＭＯＳトランジスタＱ５，Ｑ６のゲートが接続される。上記ＭＯＳトランジスタＱ５のソースは電源ＶＤＤに接続され、ドレインは上記オペアンプ４４の非反転入力端（＋）及び抵抗Ｒ１５の一端に接続される。この抵抗Ｒ１５の他端は、接地点ＶＳＳに接続される。上記ＭＯＳトランジスタＱ６のソースは電源ＶＤＤに接続され、ドレインはＭＯＳトランジスタＱ６０のドレイン及びゲートに接続される。このＭＯＳトランジスタＱ６０のソースは、接地点ＶＳＳに接続される。ＭＯＳトランジスタＱ６１のゲートは上記ＭＯＳトランジスタＱ６０のゲートに接続され、ドレインはＭＯＳトランジスタＱ７のドレインに接続され、ソースは接地点ＶＳＳに接続される。上記ＭＯＳトランジスタＱ７のソースは電源ＶＤＤに接続され、ゲートは上記オペアンプ３０の出力端に接続されてバイアス電圧ｐｂｉａｓが印加される。上記ＭＯＳトランジスタＱ７，Ｑ６１のドレイン共通接続点には抵抗Ｒ１６の一端が接続され、この抵抗Ｒ１６の他端は接地点ＶＳＳに接続される。そして、上記ＭＯＳトランジスタＱ７，Ｑ６１のドレイン共通接続点から温度依存性を持った基準電圧（温度係数が負）Ｖｒｅｆが出力される。
図６（ｂ）に示す回路では、ＭＯＳトランジスタＱ６１のソース，ドレイン間を流れる温度依存性のある電流Ｉｆと、ＭＯＳトランジスタＱ７のソース，ドレイン間を流れる温度依存性のない電流Ｉｒｅｆとに基づいて基準電圧Ｖｒｅｆを生成する。よって、上記電流Ｉｆと電流Ｉｒｅｆとの重み付けで温度に対する依存性を自由に設定できる。
そして、上記基準電圧Ｖｒｅｆを例えば図２におけるＤ／Ａコンバータ２８に供給し、フィルタ２９を介して変調用の電圧Ｖｍｏｄを生成する。この電圧Ｖｍｏｄは、電圧制御発振器２４の入力端子Ｖ２に供給される。上記電圧Ｖｍｏｄは、温度依存性が電圧制御発振器２４の上記入力端子Ｖ２に接続された電圧可変容量素子の２端子間の電位差の温度依存性より小さい電圧と、この電圧可変容量素子の２端子間の電位差に比例した電圧との和に設定される。
上記のような構成によれば、前述した第１，第２の実施の形態と同様に、変調周波数が温度に依存して変動した時に、図３に示したように電圧Ｖｍｏｄを変化させて電圧制御発振器２４から出力される発振信号ＶＣＯｏｕｔ１，ＶＣＯｏｕｔ２の周波数が変動するのを抑制できる。これによって、隣接する通信チャネルに対するノイズを抑えることができる。
なお、バンドギャップリファレンス回路は、図６（ａ）に示した構成に限られるものではなく、種々の構成のものを用いることができ、バンドギャップリファレンス回路から出力される温度依存性のないフォワード電圧Ｖｆを図６（ｂ）に示した回路に供給することにより、所期の温度依存性を持たせることができる。
また、上記電圧制御発振器２４には、図３８に示した従来と同様な回路構成のものを適用でき、電圧制御発振器２４における変調用の電圧可変容量素子Ｃｍｏｄ１，Ｃｍｏｄ２には図４２（ａ），（ｂ）の構造を用いることができる。
［第４の実施の形態］
図７乃至図１０はそれぞれ、この発明の第４の実施の形態に係る周波数直接変調装置及び通信システムについて説明するための図である。図７は、上記図６（ａ）に示した基準電圧発生回路２７’から出力される温度依存性がない（または小さい）電圧Ｖｒｅｆ１を用いてトランスコンダクタンスアンプ用の電源ＶＤＤを生成する電源電圧生成回路の構成例を示している。図８は、上記図６（ａ），（ｂ）及び上記図７に示した回路とともに上記図１に示した回路におけるロウパスフィルタ２３を形成する回路の構成例を示している。図９は、上記図８に示した回路におけるトランスコンダクタンスアンプ（ｇｍａｍｐ）の具体的な回路構成図である。また、図１０は、上記図８及び図９に示した回路の一部の断面構成図である。
図７に示した回路は、オペアンプ４５、Ｐチャネル型ＭＯＳトランジスタＱ８及び抵抗Ｒ１７を含んで構成されている。オペアンプ４５の反転入力端（−）には、上記図６（ａ）に示した基準電圧発生回路２７’の出力端（ＭＯＳトランジスタＱ３と抵抗Ｒ４との接続点）から出力される温度依存性がない電圧Ｖｒｅｆ１が供給される。このオペアンプ４５の出力端には、ＭＯＳトランジスタＱ８のゲートが接続される。このＭＯＳトランジスタＱ８のソースは電源ＶＤＤに接続され、ドレインは上記オペアンプ４５の非反転入力端（＋）及び抵抗Ｒ１７の一端に接続される。この抵抗Ｒ１７の他端は、接地点ＶＳＳに接続される。そして、上記ＭＯＳトランジスタＱ８と抵抗Ｒ１７との接続点からロウパスフィルタ２３で用いられるトランスコンダクタンスアンプ用の電源ＶＤＤを出力するようになっている。
図８に示す回路は、上記図７に示した回路から出力される温度依存性がない電源ＶＤＤに基づいて動作するトランスコンダクタンスアンプ（ｇｍアンプ）４６−１〜４６−５、容量素子（キャパシタ）Ｃ１〜Ｃ６、抵抗Ｒ１８〜Ｒ２０及びオペアンプ４７等を含んで構成されている。抵抗Ｒ１８の一端には、ベースバンドＬＳＩ２２から出力される送信データＤＡＴＡが供給される。この抵抗Ｒ１８の他端には、ｇｍアンプ４６−１の出力端とｇｍアンプ４６−２の第１の入力端が接続される。また、この抵抗Ｒ１８の他端と接地点ＶＳＳ間には、容量素子Ｃ１が接続される。上記ｇｍアンプ４６−１の第１の入力端には、例えば上記図６（ｂ）に示した回路から温度や電源電圧依存性がない（または小さい）基準電圧Ｖｒｅｆが供給され、第２の入力端はｇｍアンプ４６−２の出力端に接続される。
上記ｇｍアンプ４６−２の第２の入力端は、ｇｍアンプ４６−３の出力端に接続され、その出力端はｇｍアンプ４６−３の第１の入力端に接続される。このｇｍアンプ４６−２の出力端と接地点ＶＳＳ間には容量素子Ｃ２が接続される。
上記ｇｍアンプ４６−３の第２の入力端は、ｇｍアンプ４６−４の出力端に接続され、その出力端はｇｍアンプ４６−４の第１の入力端に接続される。このｇｍアンプ４６−３の出力端と接地点ＶＳＳ間には容量素子Ｃ３が接続される。
また、上記ｇｍアンプ４６−４の第２の入力端は、ｇｍアンプ４６−５の出力端に接続され、その出力端はｇｍアンプ４６−５の第１の入力端に接続される。このｇｍアンプ４６−４の出力端と接地点ＶＳＳ間には容量素子Ｃ４が接続される。
上記ｇｍアンプ４６−５の第２の入力端には、上記基準電圧Ｖｒｅｆが供給され、その出力端は抵抗Ｒ１９の一端に接続される。また、このｇｍアンプ４６−５の出力端と接地点ＶＳＳ間には容量素子Ｃ５が接続される。
上記抵抗Ｒ１９の他端は、オペアンプ４７の反転入力端（−）に接続される。このオペアンプ４７の非反転入力端（＋）には上記基準電圧Ｖｒｅｆが供給され、出力端と反転入力端（−）間には抵抗Ｒ２０が接続される。そして、このオペアンプ４７の出力端と接地点ＶＳＳ間に容量素子Ｃ６が接続され、オペアンプ４７の出力端から電圧Ｖｍｏｄを出力するようになっている。
なお、図８では、上記基準電圧Ｖｒｅｆを図６（ａ），（ｂ）に示した回路から与える場合を例に取って説明したが、図２や図５に示した基準電圧発生回路２７から温度依存性を持った（温度係数が負の）電圧を与えてフィルタリングを行うようにしても良いのは勿論である。
上記ｇｍアンプ４６−１〜４６−５はそれぞれ、図９に示すようにＮチャネル型ＭＯＳトランジスタＱ１０〜Ｑ１５、Ｐチャネル型ＭＯＳトランジスタＱ１６〜Ｑ１９及び抵抗Ｒｓを含んで構成されている。ＭＯＳトランジスタＱ１６，Ｑ１７のソースには、上記図７に示した回路から出力される温度依存性がない（または小さい）電源ＶＤＤが供給される。これらＭＯＳトランジスタＱ１６，Ｑ１７のドレインには、ＭＯＳトランジスタＱ１０，Ｑ１１のドレインとＭＯＳトランジスタＱ１８，Ｑ１９のソースがそれぞれ接続される。
上記ＭＯＳトランジスタＱ１０，Ｑ１１のゲートはそれぞれｇｍアンプの第１，第２の入力端として働くもので、これらＭＯＳトランジスタＱ１０，Ｑ１１のソース間に抵抗Ｒｓが接続される。また、上記ＭＯＳトランジスタＱ１０，Ｑ１１のソースと接地点ＶＳＳ間にはそれぞれ、ＭＯＳトランジスタＱ１２，Ｑ１３のドレイン，ソース間が接続される。
一方、上記ＭＯＳトランジスタＱ１８，Ｑ１９のドレインと接地点ＶＳＳ間にはそれぞれ、ＭＯＳトランジスタＱ１４，Ｑ１５のドレイン，ソース間が接続される。上記ＭＯＳトランジスタＱ１２〜Ｑ１５のゲートには、バイアス電圧ｎＢＡＩＡＳが供給される。また、上記ＭＯＳトランジスタＱ１６〜Ｑ１９のベースは共通接続され、ＭＯＳトランジスタＱ１８のドレインに接続される。そして、上記ＭＯＳトランジスタＱ１９，Ｑ１５のドレイン共通接続点がｇｍアンプの出力端Ｉｏｕｔとして働く。
この回路は差動入力電圧ｄＶ＝Ｖｉｎ１−Ｖｉｎ２に対して、出力端ＩｏｕｔからｄＶ／ｒｓ（ｒｓは抵抗Ｒｓの抵抗値）の電流を出力する。
図１０は、上記図８及び図９に示した回路の一部の断面構成図である。半導体基板５１がＰ型であると仮定すると、例えばＮチャネル型ＭＯＳトランジスタＱ１０〜Ｑ１５は、上記基板５１の主表面に形成されたＮ型のソース，ドレイン領域５２，５３と、上記ソース，ドレイン領域５２，５３間の基板５１上に形成されたゲート絶縁膜５４と、このゲート絶縁膜５４上に形成されたゲート電極５５とで形成される（図１０ではＭＯＳトランジスタＱを代表的に示す）。一方、Ｐチャネル型ＭＯＳトランジスタＱ１６〜Ｑ１９は、上記基板５１中に形成されたＮ型ウェル領域（図示せず）中に形成される。
また、抵抗素子Ｒ１８〜Ｒ２０は、上記ＭＯＳトランジスタＱ上に層間絶縁膜６８を介在して形成されたポリシリコン層５６で構成される。容量素子Ｃ１〜Ｃ６は上部電極５７、絶縁膜５８及び下部電極５９で構成される。これら各素子は複数層のコンタクト６０−１〜６０−４と配線層６１−１，６１−２等で電気的に接続される。上記ＭＯＳトランジスタＱ及び下位配線層６１−１と抵抗素子５６、容量素子Ｃ１〜Ｃ６及び上位配線層６１−２との間には、グランドシールドを行うための中間配線層６２が介在されている。
図１０に示した断面構成では、ＭＯＳトランジスタの上に抵抗素子や容量素子を配置できるので回路面積を抑制することができる。しかも、中間配線層６２を用いてグランドシールドを行っているため、ＭＯＳトランジスタや下位配線層と抵抗素子、容量素子及び上位配線層との容量カップリングノイズを極めて小さく抑えることができる。中間配線層６２は、両者を接続する一部だけはグランドにできないが、それ以外の領域をシルードすることが可能である。
上記のような構成によれば、前述した第１乃至第４の実施の形態と同様に、変調周波数が温度に依存して変動した時に、電圧Ｖｍｏｄを変化させて電圧制御発振器２４から出力される発振信号ＶＣＯｏｕｔ１，ＶＣＯｏｕｔ２の周波数が変動するのを補償または抑制できる。これによって、隣接する通信チャネルに対するノイズを抑えることができる。
もちろん、この例でも上記電圧制御発振器２４には、図３８に示した従来と同様な回路構成のものを適用でき、電圧制御発振器２４における変調用の電圧可変容量素子Ｃｍｏｄ１，Ｃｍｏｄ２には図４２（ａ），（ｂ）の構造を用いることができる。
［第５の実施の形態］
図１１は、この発明の第５の実施の形態に係る周波数直接変調装置及び通信システムについて説明するための回路図である。基準電圧発生回路２７’は、図６（ａ）に示した回路と実質的に同じ回路構成であるので、同一部分に同じ符号を付してその詳細な説明は省略する。この基準電圧発生回路２７’の出力は波形整形回路６９に供給され、負の温度依存性を持ち、且つ送信データＤＡＴＡに対応した電圧Ｖｍｏｄを出力するようになっている。この電圧Ｖｍｏｄは、温度依存性が電圧制御発振器２４の上記入力端子Ｖ２に接続された電圧可変容量素子の２端子間の電位差の温度依存性より小さい電圧と、この電圧可変容量素子の２端子間の電位差との和に設定される。
すなわち、オペアンプ４８の反転入力端（−）には、基準電圧発生回路２７’から出力される温度依存性のない（または小さい）基準電圧Ｖｒｅｆ１が供給される。このオペアンプ４８の出力端には、Ｐチャネル型ＭＯＳトランジスタＱ２０，Ｑ２１のゲートが接続される。上記ＭＯＳトランジスタＱ２０のソースは電源ＶＤＤに接続され、ドレインはオペアンプ４８の非反転入力端（＋）に接続される。また、上記ＭＯＳトランジスタＱ２０のドレインと接地点ＶＳＳ間には、ダイオードＤ６のアノード，カソード間が接続される。上記ＭＯＳトランジスタＱ２１のソースは電源ＶＤＤに接続され、ドレインはＮチャネル型ＭＯＳトランジスタＱ６２のドレイン及びゲートに接続される。このＭＯＳトランジスタＱ６２のソースは、接地点ＶＳＳに接続される。Ｎチャネル型ＭＯＳトランジスタＱ６３のゲートは上記ＭＯＳトランジスタＱ６２のゲートに共通接続され、ドレインはＰチャネル型ＭＯＳトランジスタＱ２２のドレインに接続される。上記ＭＯＳトランジスタＱ２２のソースは電源ＶＤＤに接続され、ゲートは上記オペアンプ３０の出力端に接続される。上記ＭＯＳトランジスタＱ２２とＱ６３のドレイン共通接続点と接地点ＶＳＳ間には、抵抗Ｒ２１が接続される。
Ｐチャネル型ＭＯＳトランジスタＱ２３のソースは電源ＶＤＤに接続され、ゲートは上記オペアンプ３０の出力端に接続される。このＭＯＳトランジスタＱ２３のドレインには、Ｐチャネル型ＭＯＳトランジスタＱ２４のソースが接続され、そのゲートにはデータ“１”に対応する信号の反転信号ＤＡＴＡ１Ｂが供給される。上記ＭＯＳトランジスタＱ２４のドレインには、Ｎチャネル型ＭＯＳトランジスタＱ２５のドレイン、ＭＯＳトランジスタＱ２２とＱ６３のドレイン共通接続点、及び抵抗Ｒ２１，Ｒ２２の一端が接続される。上記ＭＯＳトランジスタＱ２５のゲートには、データ“０”に対応する信号ＤＡＴＡ０が供給される。このＭＯＳトランジスタＱ２５のソースと接地点ＶＳＳ間には、Ｎチャネル型ＭＯＳトランジスタＱ２６のドレイン，ソース間が接続される。このＭＯＳトランジスタＱ２６のゲートには、Ｐチャネル型ＭＯＳトランジスタＱ２７とＮチャネル型ＭＯＳトランジスタＱ２８のドレイン共通接続点が接続される。上記ＭＯＳトランジスタＱ２７のソースは電源ＶＤＤに接続され、ゲートは上記オペアンプ３０の出力端に接続される。また、上記ＭＯＳトランジスタＱ２８のソースは接地点ＶＳＳに接続され、ゲートはそのドレインに接続される。
上記抵抗Ｒ２２の他端と接地点ＶＳＳ間には、容量素子（キャパシタ）Ｃ７が接続され、この抵抗Ｒ２２の他端から電圧Ｖｍｏｄを出力するようになっている。
上記のような構成において、ＭＯＳトランジスタＱ２１のソース，ドレイン間を流れる電流をＩｆ、ＭＯＳトランジスタＱ２２のソース，ドレイン間を流れる電流をＩｒｅｆ、ＭＯＳトランジスタＱ２３のソース，ドレイン間を流れる電流をｂ×Ｉｒｅｆ、及びＭＯＳトランジスタＱ２６のソース，ドレイン間を流れる電流をａ×Ｉｒｅｆとそれぞれ定義する。また、抵抗Ｒ２１の抵抗値をｒ２１とする。
ＰＬＬロック中には、信号ＤＡＴＡ０＝“Ｌ”レベル、信号ＤＡＴＡ１Ｂ＝“Ｈ”レベルとなっており、ＭＯＳトランジスタＱ２５，Ｑ２４がともにオフするので、電圧Ｖｍｏｄは
Ｖｍｏｄ＝ｒ２１（Ｉｆ−Ｉｒｅｆ）（＝Ｖｆ−Ｖｒｅｆ）
となっている。従って、電圧可変容量素子の動作点はＣ−Ｖ特性の温度変動に連動して相対的に不変となる（図１２（ａ），（ｂ））。
ＰＬＬがロックし、周波数変調された信号ＲＦｏｕｔを出力し始めると、“１”データ時の電圧Ｖｍｏｄはｒ２１（Ｉｒｅｆ＋ｂ×Ｉｒｅｆ−Ｉｆ）、“０”データ時の電圧Ｖｍｏｄはｒ２１（Ｉｒｅｆ−ｂ×Ｉｒｅｆ−Ｉｆ）に設定される。ここでｂは温度依存性が事実上無視できる電流変換比であり０＜ｂ＜１である。
従って、周波数に変調を与える電圧変動量ｄＶ＝±（ｂ×ｒ２１×Ｉｒｅｆ）とでき、抵抗Ｒ２１に温度依存性の小さなものを用いることで極めて小さな電圧変動に抑えることができる。
［第６の実施の形態］
図１３は、この発明の第６の実施の形態に係る周波数直接変調装置及び通信システムについて説明するためのもので、図１１に示したロウパスフィルタの他の構成例を示している。すなわち、図１１に示した回路では、抵抗Ｒ２１をＭＯＳトランジスタＱ２１のドレインと接地点ＶＳＳ間に設けたのに対し、ＭＯＳトランジスタＱ２２のドレインと接地点ＶＳＳ間に設けている。そして、ＭＯＳトランジスタＱ２１のドレインを、ＭＯＳトランジスタＱ２６のゲートに接続している。この回路構成では、電圧Ｖｍｏｄは、温度依存性が電圧制御発振器２４の上記入力端子Ｖ２に接続された電圧可変容量素子の２端子間の電位差の温度依存性より小さい電圧に設定される。他の基本的な構成は、図１１と同様であるので、同一部分に同じ符号を付してその詳細な説明は省略する。
上記のような回路構成において、ＭＯＳトランジスタＱ２１のソース，ドレイン間を流れる電流をｂ×Ｉｆ、ＭＯＳトランジスタＱ２２のソース，ドレイン間を流れる電流をＩｒｅｆ、ＭＯＳトランジスタＱ２３のソース，ドレイン間を流れる電流をｂ×Ｉｆ＋ｅ×Ｉｒｅｆ、ＭＯＳトランジスタＱ２７のソース，ドレイン間を流れる電流をｅ×Ｉｒｅｆ、及びＭＯＳトランジスタＱ２６のソース，ドレイン間を流れる電流をｂ×Ｉｆ＋ｅ×Ｉｒｅｆとそれぞれ定義する。また、抵抗Ｒ２１の抵抗値をｒ２１とする。
ＰＬＬロック中には、信号ＤＡＴＡ０＝“Ｌ”レベル、信号ＤＡＴＡ１Ｂ＝“Ｈ”レベルとなっており、ＭＯＳトランジスタＱ２５，Ｑ２４がオフし、電圧Ｖｍｏｄ＝ｒ２１×Ｉｒｅｆ（＝Ｖｒｅｆ）となっている。従って、電圧可変容量素子の動作点はＣ−Ｖ特性の温度変動に連動せず相対的に変動する。
ＰＬＬがロックし、周波数変調された信号ＲＦｏｕｔを出力始めると、“１”データ時の電圧Ｖｍｏｄはｒ２１（Ｉｒｅｆ＋ｂ×Ｉｆ＋ｅ×Ｉｒｅｆ）、“０”データ時の電圧Ｖｍｏｄはｒ２１（Ｉｒｅｆ−ｂ×Ｉｆ−ｅ×Ｉｒｅｆ）に設定される。ここでｂ，ｅは温度依存性が事実上無視できる電流変換比であり、０＜ｂ，０≦ｅである。従って、周波数に変調を与える電圧変動量ｄＶ＝±ｒ２１（ｂ×Ｉｆ＋ｅ×Ｉｒｅｆ）とでき、温度の上昇とともにｄＶの絶対値を下げることができる。ここで、抵抗Ｒ２１には温度依存性の小さなものを用いている。その結果、電圧可変容量素子の温度依存性を補償した周波数変調を行うことができる。
なお、上述した第５，第６の実施の形態において、上記電圧制御発振器２４には、図３８に示した従来と同様な回路構成のものを適用でき、電圧制御発振器２４における変調用の電圧可変容量素子Ｃｍｏｄ１，Ｃｍｏｄ２には図４２（ａ），（ｂ）の構造を用いることができる。
［第７の実施の形態］
図１４は、この発明の第７の実施の形態に係る周波数直接変調装置及び通信システムについて説明するためのもので、図１に示した通信システムにおける電圧制御発振器２４の構成例を示している。この電圧制御発振器２４は、チャネル選択用の電圧可変容量素子（周波数チャネル用バラクタダイオードまたはバリキャップダイオード）Ｃｃｈ１，Ｃｃｈ２、周波数変調用の電圧可変容量素子（変調用バラクタダイオードまたはバリキャップダイオード）Ｃｖ１，Ｃｖ２、線形キャパシタＣｍｉｍ１，Ｃｍｉｍ２、インダクタンス素子Ｌ２、抵抗Ｒ２３，Ｒ２４及びインバータ７１，７２等を含んで構成されている。上記電圧可変容量素子Ｃｃｈ１，Ｃｃｈ２の一端（カソード）は入力端子Ｖ１に共通接続され、フェイズ・ロックト・ループ２６から出力される制御電圧Ｖｃｈ（チャネル周波数に対応する電圧、例えば１．５Ｖ）が印加される。この制御電圧Ｖｃｈは、電源ＶＤＤや温度Ｔｅｍｐが変動しても周波数が所望の範囲内になる値に調整される。
また、上記電圧可変容量素子Ｃｖ１，Ｃｖ２の一端（カソード）は入力端子Ｖ２に共通接続され、ロウパスフィルタ２３から出力される電圧Ｖｍｏｄが印加される。この電圧Ｖｍｏｄは、発振周波数を微調整するためのもので、例えば１．２５Ｖである。上記電圧可変容量素子Ｃｖ１，Ｃｖ２の他端（アノード）には、線形キャパシタＣｍｉｍ１，Ｃｍｉｍ２の一方の電極及び抵抗Ｒ２３，Ｒ２４の一端が接続される。これら抵抗Ｒ２３，Ｒ２４の他端には、バイアス回路７３からバイアス電圧Ｖｂｉａｓが供給される。このバイアス回路７３から出力されるバイアス電圧Ｖｂｉａｓの温度依存性は、上記電圧可変容量素子Ｃｖ１のアノード，カソード間の電位差の温度依存性及び上記電圧可変容量素子Ｃｖ２のアノード，カソード間の電位差の温度依存性にそれぞれ近似している。
このバイアス電圧Ｖｂｉａｓの供給によって、上記抵抗Ｒ２３は上記キャパシタＣｍｉｍ１の一方の電極と上記電圧可変容量素子Ｃｖ１の他端の電位を制御する制御回路として働き、上記抵抗Ｒ２４は上記キャパシタＣｍｉｍ２の一方の電極と上記電圧可変容量素子Ｃｖ２の他端の電位を制御する制御回路として働く。そして、抵抗Ｒ２４から上記キャパシタＣｍｉｍ２の一方の電極及び上記電圧可変容量素子Ｃｖ２のアノードに与えられる電圧と、上記バイアス回路７３から出力されるバイアス電圧Ｖｂｉａｓとの差電圧の温度依存性は、上記電圧可変容量素子Ｃｖ１のアノード，カソード間の電位差の温度依存性及び上記電圧可変容量素子Ｃｖ２のアノード，カソード間の電位差の温度依存性にそれぞれ近似している。
上記電圧可変容量素子Ｃｃｈ１の他端（アノード）と線形キャパシタＣｍｉｍ１の他方の電極は、発振信号ＶＣＯｏｕｔ１を出力する出力端子ｏｕｔ１に接続される。一方、上記電圧可変容量素子Ｃｃｈ２の他端（アノード）と線形キャパシタＣｍｉｍ２の他方の電極は、発振信号ＶＣＯｏｕｔ２を出力する出力端子ｏｕｔ２に接続される。
上記出力端子ｏｕｔ１，ｏｕｔ２間には、インダクタンス素子Ｌ２が接続されている。また、上記インバータ７１の入力端は出力端子ｏｕｔ１に接続され、出力端は出力端子ｏｕｔ２に接続される。上記インバータ７２の入力端は出力端子ｏｕｔ２に接続され、出力端は出力端子ｏｕｔ１に接続される。この出力端子ｏｕｔ１，ｏｕｔ２から出力される発振信号ＶＣＯｏｕｔ１，ＶＣＯｏｕｔ２は、電圧Ｖｃｍを中心にして０．４Ｖから１．２Ｖの範囲で振れる電圧である。
この図１４に示す電圧制御発振器においては、周波数変調用の電圧可変容量素子（バラクタダイオード）Ｃｖ１，Ｃｖ２の２端子間電位差Ｖｅｆｆは、「Ｖｅｆｆ＝Ｖｂｉａｓ−Ｖｍｏｄ」で表される。
上記構成にあっては、電圧可変容量素子Ｃｖ１，Ｃｖ２が線形キャパシタＣｍｉｍ１，Ｃｍｉｍ２によって、電圧制御発振器２４の動作ノードｏｕｔ１，ｏｕｔ２から分離されているので、発振信号ＶＣＯｏｕｔ１，ＶＣＯｏｕｔ２の電位変動で電圧可変容量素子Ｃｖ１，Ｃｖ２の容量値が変動することはない。
図１５は、上記図１４に示した電圧制御発振器２４におけるバイアス回路７３の構成例を示している。このバイアス回路７３は、温度に対して負の依存性を持ったバイアス電圧Ｖｂｉａｓ１を発生し、その温度係数をバラクタダイオードＣｖ１，Ｃｖ２のＣ−Ｖ特性に近似するものである。上記バイアス回路７３は、Ｐチャネル型ＭＯＳトランジスタＱ３０〜Ｑ３３、Ｎチャネル型ＭＯＳトランジスタＱ３４〜Ｑ３８、ダイオードＤ７，Ｄ８−１，Ｄ８−２，…，Ｄ８−ｎ、抵抗Ｒ２５，Ｒ３５及びオペアンプ４９等を含んで構成されている。
上記ＭＯＳトランジスタＱ３０，Ｑ３１のソースは電源ＶＤＤに接続され、ゲートは共通接続され、このゲート共通接続点がＭＯＳトランジスタＱ３１のドレインに接続される。上記ＭＯＳトランジスタＱ３０，Ｑ３１のドレインには、ＭＯＳトランジスタＱ３４，Ｑ３５のドレインがそれぞれ接続される。これらＭＯＳトランジスタＱ３４，Ｑ３５のゲートはＭＯＳトランジスタＱ３０のドレインに共通接続される。
上記ＭＯＳトランジスタＱ３４のソースと接地点ＶＳＳ間には、ダイオードＤ７のアノード，カソード間が接続される。また、上記ＭＯＳトランジスタＱ３５のソースには抵抗Ｒ３５の一端が接続される。この抵抗Ｒ３５の他端と接地点ＶＳＳ間には、ダイオードＤ８−１，Ｄ８−２，…，Ｄ８−ｎのアノード，カソード間が並列接続される。
ＭＯＳトランジスタＱ３２のソースは電源ＶＤＤに接続され、ゲートはＭＯＳトランジスタＱ３０，Ｑ３１のゲートに共通接続される。このＭＯＳトランジスタＱ３２のドレインには、ＭＯＳトランジスタＱ３６のドレイン及びゲートが接続される。上記ＭＯＳトランジスタＱ３６のゲートはＭＯＳトランジスタＱ３７のゲートに共通接続され、そのソースは接地点ＶＳＳに接続される。
この回路はＰＴＡＴ回路と呼ばれ、温度に比例した電流Ｉｐｔａｔを生成し、ＭＯＳトランジスタＱ３７のドレイン，ソース間に流すためのものである。
上記ＭＯＳトランジスタＱ３３のソースは電源ＶＤＤに接続され、ドレインは上記ＭＯＳトランジスタＱ３７のドレインに接続され、ゲートにバイアス電圧ｐｂｉａｓが供給される。上記ＭＯＳトランジスタＱ３７のソースは、接地点ＶＳＳに接続される。
上記ＭＯＳトランジスタＱ３３，Ｑ３７のドレイン共通接続点は、オペアンプ４９の非反転入力端（＋）に接続される。このオペアンプ４９の非反転入力端（＋）と接地点ＶＳＳ間には、抵抗Ｒ２５が接続される。また、この非反転入力端（＋）には、ＭＯＳトランジスタＱ３８のゲートが接続され、このＭＯＳトランジスタＱ３８のソース，ドレインは接地点ＶＳＳに接続される。そして、上記オペアンプ４９の出力端が反転入力端（−）に接続され、このオペアンプ４９の出力端からバイアス電圧Ｖｂｉａｓ１を得るようになっている。
このバイアス電圧Ｖｂｉａｓ１は、上記ＭＯＳトランジスタＱ３３のソース，ドレイン間を流れる電流をＩｒｅｆ、上記ＭＯＳトランジスタＱ３７のドレイン，ソース間を流れる電流をＩｐｔａｔとすると、
Ｖｂｉａｓ１＝Ｖｒｅｆ−Ｖｐｔａｔ
で表される。
このような構成のバイアス回路では、温度係数をバラクタダイオードＣｖ１，Ｃｖ２のＣ−Ｖ特性に近似することができる。
図１６は、上記バイアス回路７３の他の構成例を示している。このバイアス回路も図１５に示したバイアス回路と同様に、温度に対して負の依存性を持ったバイアス電圧Ｖｂｉａｓ２を発生し、その温度係数をバラクタダイオードＣｖ１，Ｃｖ２のＣ−Ｖ特性に近似するものである。このバイアス回路７３は、Ｐチャネル型ＭＯＳトランジスタＱ４０〜Ｑ４４、Ｎチャネル型ＭＯＳトランジスタＱ３８，Ｑ４５，Ｑ４６、ダイオードＤ１０、抵抗Ｒ２５、可変抵抗Ｒ２６、スイッチＳＷ４，ＳＷ５、及びオペアンプ４９，５０等を含んで構成されている。
上記ＭＯＳトランジスタＱ４０のソースは電源ＶＤＤに接続され、ドレインはダイオードＤ１０のアノード及びオペアンプ５０の反転入力端（−）に接続され、ゲートにバイアス電圧ｐｂｉａｓが供給される。上記ダイオードＤ１０のカソードは接地点ＶＳＳに接続される。上記ダイオードＤ１０には、バラクタダイオードＣｖ１，Ｃｖ２と同じ構造のＰＮ接合ダイオードを用いる。
上記オペアンプ５０の出力端には、ＭＯＳトランジスタＱ４１，Ｑ４２のゲートが接続される。このＭＯＳトランジスタＱ４１のソースは電源ＶＤＤに、ドレインはオペアンプ５０の非反転入力端（＋）にそれぞれ接続される。また、ＭＯＳトランジスタＱ４２のソースは電源ＶＤＤに、ドレインはオペアンプ４９の非反転入力端（＋）にそれぞれ接続される。上記ＭＯＳトランジスタＱ４１のドレインと接地点ＶＳＳ間には、可変抵抗Ｒ２６が接続される。
上記オペアンプ４９の非反転入力端（＋）と電源ＶＤＤ間には、スイッチＳＷ４及びＭＯＳトランジスタＱ４３のドレイン，ソース間が接続される。このＭＯＳトランジスタＱ４３のゲートには、バイアス電圧ｐｂｉａｓが印加される。また、上記オペアンプ４９の非反転入力端（＋）と接地点ＶＳＳ間には、スイッチＳＷ５及びＭＯＳトランジスタＱ４６のドレイン，ソース間が接続される。このＭＯＳトランジスタＱ４６のゲートには、ＭＯＳトランジスタＱ４５のゲート及びドレインが接続される。ＭＯＳトランジスタＱ４５のドレインと電源ＶＤＤ間には、ＭＯＳトランジスタＱ４４のドレイン，ソース間が接続される。上記ＭＯＳトランジスタＱ４５のソースは接地点ＶＳＳに接続され、上記ＭＯＳトランジスタＱ４４のゲートには、バイアス電圧ｐｂｉａｓが印加される。上記スイッチＳＷ４，ＳＷ５は、温度依存性の調整用であり、これらのスイッチＳＷ４，ＳＷ５の選択的なオン／オフにより温度依存性を可変できるようになっている。
更に、上記オペアンプ４９の非反転入力端（＋）と接地点ＶＳＳ間には、抵抗Ｒ２５が接続される。また、この非反転入力端（＋）には、ＭＯＳトランジスタＱ３８のゲートが接続され、このＭＯＳトランジスタＱ３８のソース，ドレインは接地点ＶＳＳに接続される。そして、上記オペアンプ４９の出力端が反転入力端（−）に接続され、このオペアンプ４９の出力端からバイアス電圧Ｖｂｉａｓ２を得るようになっている。
上記バイアス電圧Ｖｂｉａｓ２は、上記ＭＯＳトランジスタＱ４０のソース，ドレイン間を流れる電流をＩｒｅｆ（例えば１μＡ）、上記ＭＯＳトランジスタＱ４２のドレイン，ソース間を流れる電流をＩｂｉａｓ（Ｖｆ）とすると、スイッチＳＷ４，ＳＷ５のスイッチング状態に応じて、
Ｖｂｉａｓ２＝Ｖｆ
Ｖｂｉａｓ２＝Ｖｆ＋ａ×Ｖｒｅｆ（ａ×Ｖｆ）
Ｖｂｉａｓ２＝Ｖｆ−ａ×Ｖｒｅｆ（Ｖｆ＋Ｖｒｅｆ）
の３つの電圧値になる。
このような構成のバイアス回路であっても、温度係数をバラクタダイオードＣｖ１，Ｃｖ２のＣ−Ｖ特性に近似することができる。しかも、バラクタダイオードＣｖ１，Ｃｖ２と同じ構造のＰＮ接合ダイオードＤ１０を用いているので、Ｃ−Ｖ特性の変動と良く一致させることが可能である。
図１７は、上記図１４に示した電圧制御発振器２４に電圧Ｖｍｏｄを与える電圧発生回路を示している。この電圧発生回路は、抵抗Ｒ２７〜Ｒ３０、オペアンプ６３，６６、バッファ６４及びフィルタ（Ｇｍ−Ｃ ｆｉｌｔｅｒ）６５等を含んで構成されている。ここで、上記フィルタ６５は、図８に示した回路におけるｇｍアンプ４６−１〜４６−５と容量素子Ｃ１〜Ｃ６とからなる回路部に対応するものである。
送信データＤＡＴＡは、バッファ６４に入力されて増幅され、フィルタ６５に供給される。このバッファ６４には、オペアンプ６３の出力電圧（例えば２Ｖ）が電源として与えられる。このオペアンプ６３の非反転入力端（＋）には基準電圧Ｖｒｅｆ（例えば１Ｖ）が供給され、出力端と反転入力端（−）間に抵抗Ｒ２８が接続される。上記オペアンプ６３の反転入力端（−）と接地点ＶＳＳ間には、抵抗Ｒ２７が接続される。
上記フィルタ６５の出力端には、抵抗Ｒ２９の一端が接続される。この抵抗Ｒ２９の他端はオペアンプ６６の反転入力端（−）に接続される。このオペアンプ６６の非反転入力端（＋）には上記基準電圧Ｖｒｅｆ（例えば１Ｖ）が供給され、出力端と反転入力端（−）間に抵抗Ｒ３０が接続されている。そして、上記オペアンプ６６の出力端から電圧Ｖｍｏｄを出力するようになっている。
この電圧発生回路の出力電圧Ｖｍｏｄは、温度依存性がない（または小さい）基準電圧Ｖｒｅｆを基準にした一定振幅の電圧波形となる。
なお、上述した説明では電圧Ｖｍｏｄの温度依存を小さくし、バイアス電圧Ｖｂｉａｓに温度依存を持たせてバラクタダイオードＣｖ１，Ｃｖ２のＣ−Ｖ特性の温度依存性を補償するようにしているが、両者に温度依存性を持たせ、その差電圧がＣ−Ｖ特性の温度依存性を補償するようにしても良い。また、電圧Ｖｍｏｄにのみ温度依存性を持たせてバイアス電圧Ｖｂｉａｓには持たせないようにしても良い。
［第８の実施の形態］
図１８は、この発明の第８の実施の形態に係る周波数直接変調装置及び通信システムについて説明するためのもので、図１に示した通信システムにおける電圧制御発振器２４の別の構成例を示している。図１８に示す回路が図１４に示した回路と異なるのは、抵抗Ｒ２３，Ｒ２４の他端を接地点ＶＳＳに接続している点にある。換言すれば、バイアス電圧Ｖｂｉａｓを接地電位にしている。他の回路構成は図１４に示した回路と同様であるので、同一部分に同じ符号を付してその詳細な説明は省略する。
この図１８に示す電圧制御発振器にあっては、周波数変調用の電圧可変容量素子（バラクタダイオード）Ｃｖ１，Ｃｖ２の２端子間電位差Ｖｅｆｆは、「Ｖｅｆｆ＝Ｖｍｏｄ−ＶＳＳ（ＶＳＳ−Ｖｍｏｄ）」で表される。
図１９は、上記図１８に示した電圧制御発振器２４に電圧Ｖｍｏｄを与える電圧発生回路を示している。ここでは、最終段の増幅回路（オペアンプ）の基準電圧に図１５または図１６に示したバイアス回路の出力電圧Ｖｂｉａｓ１またはＶｂｉａｓ２を供給して温度補償された電圧Ｖｍｏｄを発生するようにしている。
この電圧発生回路は、図１７に示した回路における出力段に、抵抗Ｒ３１，Ｒ３２及びオペアンプ６７を付加し、温度依存性を持たせたものである。フィルタ６５の出力をオペアンプ６６に供給して電圧を発生するまでは図１７に示した回路と同様であるので同一部分に同じ符号を付してその詳細な説明は省略する。
上記オペアンプ６６の出力端には抵抗Ｒ３１の一端が接続され、この抵抗Ｒ３１の他端はオペアンプ６７の反転入力端（−）に接続される。上記オペアンプ６７の非反転入力端（＋）には、上記図１５または図１６に示したバイアス回路から出力されるバイアス電圧Ｖｂｉａｓ１またはＶｂｉａｓ２が供給される。このオペアンプ６７の出力端と反転入力端（−）間には抵抗Ｒ３２が接続され、出力端から電圧Ｖｍｏｄを出力する。
上記構成の電圧発生回路は、図１７に示した電圧発生回路が温度依存性がない（または小さい）基準電圧Ｖｒｅｆを基準にした一定振幅の出力電圧Ｖｍｏｄを出力するのに対し、温度に対して負の依存性を持ったバイアス電圧Ｖｂｉａｓ１，Ｖｂｉａｓ２を利用して負の温度依存性を持った電圧Ｖｍｏｄを出力する。この負の温度依存性を持った電圧Ｖｍｏｄを電圧制御発振器２４に供給することにより、変調周波数が温度に依存して変動した時に、電圧Ｖｍｏｄを変化させて電圧制御発振器２４から出力される発振信号ＶＣＯｏｕｔ１，ＶＣＯｏｕｔ２の周波数が変動するのを抑制できる。
従って、このような構成であっても、上述した各実施の形態と同様に、変調周波数の温度変動による隣接する通信チャネルに対するノイズを抑えることができる。
［第９の実施の形態］
図２０（ａ），（ｂ）はそれぞれ、上記図１４及び図１８に示した電圧制御発振器で用いられる電圧可変容量素子Ｃｖ１，Ｃｖ２の構成例を示している。図２０（ａ）は回路図、図２０（ｂ）はその断面構成図である。これらの電圧可変容量素子Ｃｖ１，Ｃｖ２は、ＭＯＳキャパシタのＣ−Ｖ特性を利用したものである。すなわち、Ｐ型半導体基板（Ｐｓｕｂ）８１にＮ型のウェル領域（Ｎｗｅｌｌ）８２が形成され、このウェル領域８２中にＭＯＳトランジスタのソース，ドレイン領域として働くＰ＋型の不純物拡散領域８３，８４，８５とＮ＋型の不純物拡散領域８６−１，８６−２が形成される。上記ソース，ドレイン領域８３，８４間の基板８１上に、ゲート絶縁膜８７−１が形成され、このゲート絶縁膜８７−１上にゲート電極８８−１が形成される。また、上記ソース，ドレイン領域８４，８５間の基板８１上に、ゲート絶縁膜８７−２が形成され、このゲート絶縁膜８７−２上にゲート電極８８−２が形成される。そして、上記不純物拡散領域８６−１，８６−２には、電圧Ｖｍｏｄが印加される。
図２１は、上記図２０（ａ），（ｂ）に示したＭＯＳキャパシタのＣ−Ｖ特性図である。図示するように、温度の上昇に伴って実線Ｃ（ＬＴ）から破線Ｃ（ＨＴ）で示すようにＶ−Ｃ特性がシフト（シフト量ｄＶｔ）する。
なお、上記図２０（ａ），（ｂ）に示したＭＯＳキャパシタを用いる場合には、図６（ａ）の回路で用いたＤ５として電圧可変容量素子を用いることはできない。この場合には、製造時のばらつきを低減するために図６（ｂ）の抵抗Ｒ１６にトリミング機能を有するものを用いるなどの対策が必要になる。
また、上記バラクタダイオード（電圧可変容量素子）Ｃｖ１，Ｃｖ２に、上記ＭＯＳキャパシタではなく、図４２（ｂ）に示したようなＰＮ接合ダイオードを用いても良い。この場合には、製造時のばらつきによる影響はほとんど無視できる。
［第１０の実施の形態］
図２２乃至図２６はそれぞれ、この発明の第１０の実施の形態に係る周波数直接変調装置及び通信システムについて説明するためのものである。図２２は電圧制御発振器の別の構成例を示すブロック図であり、この電圧制御発振器は、ＰＮ接合ダイオード型のバラクタ（周波数変調用とチャネル選択用）１０１ａ−１，１０１ａ−２、インダクタ１０２、及びＬＣタンクで消費される電磁エネルギーを補給する負性コンダクタ素子１０３等を含んで構成されている。
図２３は、上記図２２に示した電圧制御発振器の具体的な構成例を示す回路図である。周波数変調用のバラクタ１０１ａ−１は、ＰＮ接合ダイオードＤ１０，Ｄ１１、線形キャパシタＣｍｉｍ３，Ｃｍｉｍ４及び抵抗Ｒ４０，Ｒ４１を含んで構成されている。上記ダイオードＤ１０，Ｄ１１のカソードは、入力端子Ｖ２に共通接続される。これらダイオードＤ１０，Ｄ１１のアノードにはキャパシタＣｍｉｍ３，Ｃｍｉｍ４の一方の電極が接続され、キャパシタＣｍｉｍ３，Ｃｍｉｍ４の他方の電極は出力端子ｏｕｔ１，ｏｕｔ２にそれぞれ接続される。また、ダイオードＤ１０，Ｄ１１のアノードには抵抗Ｒ４０，Ｒ４１の一端がそれぞれ接続され、これらの抵抗Ｒ４０，Ｒ４１の他端にバイアス電圧Ｖｍｏｄｂｉａｓが供給される。上記抵抗Ｒ４０は上記キャパシタＣｍｉｍ３の一方の電極と上記ダイオードＤ１０のアノードの電位を制御する制御回路として働き、上記抵抗Ｒ４１は上記キャパシタＣｍｉｍ４の一方の電極と上記ダイオードＤ１１のアノードの電位を制御する制御回路として働く。
チャネル選択用のバラクタ１０１ａ−２も周波数変調用のバラクタ１０１ａ−１と同様な回路構成になっており、ＰＮ接合ダイオードＤ１２，Ｄ１３、線形キャパシタＣｍｉｍ５，Ｃｍｉｍ６及び抵抗Ｒ４２，Ｒ４３を含んで構成される。上記ダイオードＤ１２，Ｄ１３のカソードは、入力端子Ｖ１に共通接続される。これらダイオードＤ１２，Ｄ１３のアノードにはキャパシタＣｍｉｍ５，Ｃｍｉｍ６の一方の電極が接続され、キャパシタＣｍｉｍ５，Ｃｍｉｍ６の他方の電極は出力端子ｏｕｔ１，ｏｕｔ２にそれぞれ接続される。また、ダイオードＤ１２，Ｄ１３のアノードには抵抗Ｒ４２，Ｒ４３の一端が接続され、これらの抵抗Ｒ４２，Ｒ４３の他端にバイアス電圧Ｖｂｉａｓが供給される。上記抵抗Ｒ４２は上記キャパシタＣｍｉｍ５の一方の電極と上記ダイオードＤ１２のアノードの電位を制御する制御回路として働き、上記抵抗Ｒ４３は上記キャパシタＣｍｉｍ６の一方の電極と上記ダイオードＤ１３のアノードの電位を制御する制御回路として働く。
上記インダクタ１０２は、インダクタンス素子Ｌ３，Ｌ４で構成されている。インダクタンス素子Ｌ３は出力端子ｏｕｔ１とノードＮ１間に接続され、インダクタンス素子Ｌ４はノードＮ１と出力端子ｏｕｔ２間に接続される。このノードＮ１は電源やグランドに接続しても良いし、フローティングのままでも良い。
上記負性コンダクタ素子１０３は、例えば図２４（ａ）〜（ｃ）に示すように構成されている。（ａ）図はＣＭＯＳ型と呼ばれるもので、２つのインバータ１１０，１１１で構成される。インバータ１１０の入力端は出力端子ｏｕｔ１に接続され、出力端は出力端子ｏｕｔ２に接続される。インバータ１１１の入力端は出力端子ｏｕｔ２に接続され、出力端は出力端子ｏｕｔ１に接続される。
（ｂ）図はＮＭＯＳ型と呼ばれるもので、一対のＮチャネル型ＭＯＳトランジスタＱ５０，Ｑ５１で構成される。上記ＭＯＳトランジスタＱ５０のドレインは出力端子ｏｕｔ１に接続され、ソースは接地点ＶＳＳに接続され、ゲートは出力端子ｏｕｔ２に接続される。上記ＭＯＳトランジスタＱ５１のドレインは出力端子ｏｕｔ２に接続され、ソースは接地点ＶＳＳに接続され、ゲートは出力端子ｏｕｔ１に接続される。
（ｃ）図はＰＭＯＳ型と呼ばれるもので、一対のＰチャネル型ＭＯＳトランジスタＱ５２，Ｑ５３で構成される。上記ＭＯＳトランジスタＱ５２のソースは電源ＶＤＤに接続され、ドレインは出力端子ｏｕｔ１に接続され、ゲートは出力端子ｏｕｔ２に接続される。上記ＭＯＳトランジスタＱ５３のソースは電源ＶＤＤに接続され、ドレインは出力端子ｏｕｔ２に接続され、ゲートは出力端子ｏｕｔ１に接続される。
上記のような構成において、バイアス電圧Ｖｂｉａｓ，Ｖｍｏｄｂｉａｓには、それぞれの周波数の温度依存性が所望の値に収まるように温度依存性を持たせている。上記バイアス電圧Ｖｂｉａｓは、例えば図１５や図１６に示したバイアス回路で発生することができる。より簡単には、図２５に示すようなバイアス回路で発生することもできる。図２５に示す回路は、電流源１１２とＰＮ接合型ダイオードＤ１４で構成されている。電流源１１２は電源ＶＤＤに接続され、この電流源１１２からダイオードＤ１４のアノードに電流が供給されるようになっている。上記ＰＮ接合型ダイオードＤ１４のカソードは接地点ＶＳＳに接続され、このダイオードＤ１４のアノードからバイアス電圧Ｖｂｉａｓを出力する。電圧制御発振器中でＰＮ接合ダイオードを用いるので、同じ素子を用いるのが望ましい。
一方、上記バイアス電圧Ｖｍｏｄｂｉａｓは、例えば図１５、図１６及び図２５に示したバイアス回路の出力電圧を例えば図１７や図１９に示した電圧発生回路に供給して、制御電圧Ｖｍｏｄに温度依存性を持たせれば良い。
図２６（ａ），（ｂ）はそれぞれ、バラクタのＣ−Ｖ特性の温度依存性とバイアス回路のＩ−Ｖ特性を示している。（ａ）図に示すように、Ｃ−Ｖ特性は温度とともに近似的に横方向に並行移動する。その変化電圧ｄＶをバイアス電圧が補償する。また、（ｂ）図に示すように、動作電流によって温度変動電圧が変わってしまう。ｄＶになるようなバイアス電流で動作させることによって所望の補償を行うことができる。
［第１１の実施の形態］
図２７乃至図３１はそれぞれ、この発明の第１１の実施の形態に係る周波数直接変調装置及び通信システムについて説明するための図である。図２７は電圧制御発振器の別の構成例を示すブロック図であり、この電圧制御発振器は、ＭＯＳ型のバラクタ（周波数変調用とチャネル選択用）１０１ｂ−１，１０１ｂ−２、インダクタ１０２、及びＬＣタンクで消費される電磁エネルギーを補給する負性コンダクタ素子１０３を含んで構成されている。
図２８は、上記図２７に示した電圧制御発振器の具体的な構成例を示す回路図である。周波数変調用のバラクタ１０１ｂ−１は、Ｐチャネル型ＭＯＳトランジスタＱ５４，Ｑ５５、線形キャパシタＣｍｉｍ３，Ｃｍｉｍ４及び抵抗Ｒ４０，Ｒ４１を含んで構成されている。上記ＭＯＳトランジスタＱ５４，Ｑ５５のバックゲートは、入力端子Ｖ２に共通接続される。これらＭＯＳトランジスタＱ５４，Ｑ５５のゲートにはキャパシタＣｍｉｍ３，Ｃｍｉｍ４の一方の電極が接続され、キャパシタＣｍｉｍ３，Ｃｍｉｍ４の他方の電極は出力端子ｏｕｔ１，ｏｕｔ２にそれぞれ接続される。また、ＭＯＳトランジスタＱ５４，Ｑ５５のゲートには抵抗Ｒ４０，Ｒ４１の一端がそれぞれ接続され、これらの抵抗Ｒ４０，Ｒ４１の他端にバイアス電圧Ｖｍｏｄｂｉａｓが供給される。上記抵抗Ｒ４０は上記キャパシタＣｍｉｍ３の一方の電極とＭＯＳトランジスタＱ５４のゲートの電位を制御する制御回路として働き、上記抵抗Ｒ４１は上記キャパシタＣｍｉｍ４の一方の電極とＭＯＳトランジスタＱ５５のゲートの電位を制御する制御回路として働く。
チャネル選択用のバラクタ１０１ｂ−２も周波数変調用のバラクタ１０１ｂ−１と同様な回路構成になっており、ＭＯＳトランジスタＱ５６，Ｑ５７、線形キャパシタＣｍｉｍ５，Ｃｍｉｍ６及び抵抗Ｒ４２，Ｒ４３を含んで構成される。上記ＭＯＳトランジスタＱ５６，Ｑ５７のバックゲートは、入力端子Ｖ１に共通接続される。これらＭＯＳトランジスタＱ５６，Ｑ５７のゲートにはキャパシタＣｍｉｍ５，Ｃｍｉｍ６の一方の電極が接続され、キャパシタＣｍｉｍ５，Ｃｍｉｍ６の他方の電極は出力端子ｏｕｔ１，ｏｕｔ２にそれぞれ接続される。また、ＭＯＳトランジスタＱ５６，Ｑ５７のゲートには抵抗Ｒ４２，Ｒ４３の一端がそれぞれ接続され、これらの抵抗Ｒ４２，Ｒ４３の他端にバイアス電圧Ｖｂｉａｓが供給される。上記抵抗Ｒ４２は上記キャパシタＣｍｉｍ５の一方の電極とＭＯＳトランジスタＱ５６のゲートの電位を制御する制御回路として働き、上記抵抗Ｒ４３は上記キャパシタＣｍｉｍ６の一方の電極とＭＯＳトランジスタＱ５７のゲートの電位を制御する制御回路として働く。上記ＭＯＳトランジスタＱ５４〜Ｑ５７は、キャパシタとして用いるので、ソース／ドレインはフローティング状態になっている。あるいはソース／ドレイン領域を形成せず、単なるＭＯＳキャパシタで構成しても良い。
上記インダクタ１０２は、インダクタンス素子Ｌ３，Ｌ４で構成されている。インダクタンス素子Ｌ３は出力端子ｏｕｔ１とノードＮ１間に接続され、インダクタンス素子Ｌ４はノードＮ１と出力端子ｏｕｔ２間に接続される。このノードＮ１は電源やグランドに接続しても良いし、フローティングのままでも良い。
上記負性コンダクタ素子１０３は、例えば図２４（ａ）〜（ｃ）に示したように構成されている。
上記のような構成において、バイアス電圧Ｖｂｉａｓ，Ｖｍｏｄｂｉａｓには、それぞれの周波数の温度依存性が所望の値に収まるように温度依存性を持たせている。これらのバイアス電圧Ｖｂｉａｓ，Ｖｍｏｄｂｉａｓは、例えば図１５や図１６に示したバイアス回路で発生することができる。より簡単には、図２９（ａ），（ｂ）に示すような回路で構成することもできる。（ａ）図に示すバイアス回路は、電流源１１３とＰチャネル型ＭＯＳトランジスタＱ５８で構成されている。電流源１１３は電源ＶＤＤに接続され、この電流源１１３からＭＯＳトランジスタＱ５８のソースに電流が供給されるようになっている。上記ＭＯＳトランジスタＱ５８のドレイン及びゲートは接地点ＶＳＳに接続され、このＭＯＳトランジスタＱ５８のソースからバイアス電圧Ｖｂｉａｓを出力する。
また、（ｂ）図に示すバイアス回路は、電流源１１４とＰチャネル型ＭＯＳトランジスタＱ５９で構成されている。ＭＯＳトランジスタＱ５９のソースは電源ＶＤＤに接続され、このＭＯＳトランジスタＱ５９のドレイン及びゲートと接地点ＶＳＳ間に電流源１１４が接続される。そして、上記ＭＯＳトランジスタＱ５９のドレインと電流源１１４との接続点からバイアス電圧Ｖｂｉａｓを出力する。電圧制御発振器中でＭＯＳトランジスタを用いるので、同じ素子を用いるのが望ましい。
なお、上記図２９（ａ），（ｂ）において、ＭＯＳトランジスタＱ５８，Ｑ５９のバックゲートはそのソースにそれぞれ接続されている。
図３０（ａ），（ｂ）及び図３１（ａ），（ｂ）はそれぞれ、図２９（ａ），（ｂ）に示したバイアス回路を用いた場合の、バラクタのＣ−Ｖ特性の温度依存性とバイアス回路のＩ−Ｖ特性を示している。（ａ）図に示すように、Ｃ−Ｖ特性は温度とともに近似的に横方向に並行移動する。その変化電圧ｄＶをバイアス電圧が補償する。また、（ｂ）図に示すように、動作電流によって温度変動電圧が変わってしまう。ｄＶになるようなバイアス電流で動作させることによって所望の補償を行うことができる。
［第１２の実施の形態］
図３２及び図３３はそれぞれ、この発明の第１２の実施の形態に係る周波数直接変調装置及び通信システムについて説明するためのもので、電圧制御発振器の更に別の構成例を示すブロック図及び回路図である。図３２に示す電圧制御発振器は、ＭＯＳ型のバラクタ（周波数変調用）１０１ｂ、ＰＮ接合ダイオード型のバラクタ（チャネル選択用）１０１ａ、インダクタ１０２、及びＬＣタンクで消費される電磁エネルギーを補給する負性コンダクタ素子１０３を含んで構成されている。
本実施の形態は、第１０及び第１１の実施の形態におけるＭＯＳ型のバラクタ（周波数変調用）１０１ｂ、ＰＮ接合ダイオード型のバラクタ（チャネル選択用）１０１ａを組み合わせたものであるので、同一部分に同じ符号を付してその詳細な説明は省略する。
このような構成であっても、基本的には第１０及び第１１の実施の形態に示した電圧制御発振器と同様な動作を行い、同じ効果が得られる。
［第１３の実施の形態］
図３４及び図３５はそれぞれ、この発明の第１３の実施の形態に係る周波数直接変調装置及び通信システムについて説明するためのもので、電圧制御発振器の更に別の構成例を示すブロック図及び回路図である。図３４に示す電圧制御発振器は、ＰＮ接合ダイオード型のバラクタ（周波数変調用）１０１ａ、ＭＯＳ型のバラクタ（チャネル選択用）１０１ｂ、インダクタ１０２、及びＬＣタンクで消費される電磁エネルギーを補給する負性コンダクタ素子１０３を含んで構成されている。
本実施の形態は、第１２の実施の形態と同様に、第１０及び第１１の実施の形態におけるＭＯＳ型のバラクタ（周波数変調用）１０１ｂ、ＰＮ接合ダイオード型のバラクタ（チャネル選択用）１０１ａを組み合わせたものであるので、同一部分に同じ符号を付してその詳細な説明は省略する。
このような構成であっても、基本的には第１０乃至第１２の実施の形態に示した電圧制御発振器と同様な動作を行い、同じ効果が得られる。
なお、上述した第１０乃至第１３の実施の形態において、抵抗Ｒ４０，Ｒ４１の他端を接地し、バイアス電圧Ｖｍｏｄｂｉａｓとして接地電位を与えても良い。また、同様に、抵抗Ｒ４２，Ｒ４３の他端を接地し、バイアス電圧Ｖｂｉａｓとして接地電位を与えても良く、バイアス電圧ＶｍｏｄｂｉａｓとＶｂｉａｓの両方を接地電位に設定しても良い。
また、１つのバイアス回路からバイアス電圧ＶｍｏｄｂｉａｓとＶｂｉａｓ与えるように構成しても良いのは勿論である。
以上説明した各実施の形態をまとめると下表１のようになる。
Figure 0003774454
Ｃａｓｅ１及びＣａｓｅ２は、電圧Ｖｍｏｄ（ＰＬＬロック時）とこの電圧の温度変化に対する変化量ｄＶｍｏｄを比例関係にすることを前提に、電圧Ｖｍｏｄの温度依存性をＶｆより大きめにしておき、Ｖｍｏｄ＋ｄＶｍｏｄ全体として周波数変調の温度依存性を抑えるように電圧Ｖｍｏｄの温度依存性を決めておくものである。
Ｃａｓｅ３は、電圧Ｖｍｏｄ（ＰＬＬロック時）を電圧可変容量素子Ｃｖ１，Ｃｖ２の温度依存性に合うような値とすることを前提に、温度変化に対する変化量ｄＶｍｏｄには温度依存性の小さな値を与えるようにして、Ｖｍｏｄ＋ｄＶｍｏｄ全体として周波数変調の温度依存性を抑えるように電圧Ｖｍｏｄの温度依存性を決めている。
Ｃａｓｅ４は、電圧Ｖｍｏｄ（ＰＬＬロック時）には温度依存性の小さな値を用いることを前提に、温度変化に対する変化量ｄＶｍｏｄに温度依存性を与えてＶｍｏｄ＋ｄＶｍｏｄ全体として周波数変調の温度依存性を抑えるようにしておくものである。
これら以外にも、Ｖｍｏｄ＋ｄＶｍｏｄ全体として周波数変調の温度依存性を抑えるように、ＶｍｏｄとｄＶｍｏｄの温度依存性を個別に設定することも可能である。
Ｃａｓｅ５は、電圧制御発振器中の周波数変調用の電圧可変容量素子を、線形キャパシタによって、当該電圧制御発振器の動作ノード（出力端子）から分離するものである。
Ｃａｓｅ６は、電圧制御発振器中のチャネル選択用の電圧可変容量素子と周波数変調用の電圧可変容量素子の両方を、線形キャパシタによって、当該電圧制御発振器の動作ノード（出力端子）から分離するものである。
なお、Ｃａｓｅ５及びＣａｓｅ６に示した第７乃至第１３の実施の形態は、単独で適用するだけでなく、必要に応じてＣａｓｅ１からＣａｓｅ４に示した第１乃至第６の実施の形態のいずれかと組み合わせることもできる。
上述したように、この発明の各実施の形態に係る周波数直接変調装置によれば、電圧可変容量素子に印加する変調電圧をＣ−Ｖ特性の温度依存性に近似することができるので、変調周波数の温度変動を抑制できる。あるいは、電圧制御発振器中の周波数変調用の電圧可変容量素子を、キャパシタによって当該電圧制御発振器の動作ノード（出力端子）から分離し、発振周波数が変動するのを抑制できる。また、電圧制御発振器中のチャネル選択用の電圧可変容量素子と周波数変調用の電圧可変容量素子を、キャパシタによって当該電圧制御発振器の動作ノード（出力端子）から分離し、発振周波数が変動するのを抑制できる。この結果、隣接通信チャネルに対するノイズを抑えることができる。
以上第１乃至第１３の実施の形態を用いてこの発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
この発明の第１の実施の形態に係る周波数直接変調装置の概略構成について説明するためのブロック図であり、通信システムの一部を抽出して示す図。 図１に示した通信システムにおけるロウパスフィルタの構成例を示す回路図。 図２に示した回路の温度変化に対する電圧Ｖｍｏｄの変動を示す特性図。 図１及び図２に示した通信システムにおける各信号の波形を示すタイミングチャート。 この発明の第２の実施の形態に係る周波数直接変調装置及び通信システムについて説明するためのもので、図２に示した回路における基準電圧発生回路の他の構成例を示す回路図。 （ａ）図は温度依存性の小さいバンドギャップリファレンス回路を用いて温度依存性の小さい基準電流と電圧可変容量素子のフォワード電流の和に比例した電圧を出力する回路、（ｂ）図は（ａ）図に示した回路から出力される電圧を用いて基準電圧を生成する温度補償電圧生成回路を示す回路図。 この発明の第４の実施の形態に係る周波数直接変調装置及び通信システムについて説明するためのもので、図６（ａ）に示した基準電圧発生回路から出力される温度依存性がない電位を用いてトランスコンダクタンスアンプ用の電源電圧を生成する電源電圧生成回路の構成例を示す図。 図６（ａ），（ｂ）及び上記図７に示した回路とともに上記図１に示した回路におけるロウパスフィルタを形成する場合の回路構成例を示す図。 図８に示した回路におけるトランスコンダクタンスアンプの具体的な回路構成図。 図８及び図９に示した回路の一部の断面構成図。 この発明の第５の実施の形態に係る周波数直接変調装置及び通信システムについて説明するための回路図。 （ａ）図は低温時の電圧可変容量素子のＣ−Ｖ特性図、（ｂ）図は高温時の電圧可変容量素子のＣ−Ｖ特性図。 この発明の第６の実施の形態に係る周波数直接変調装置及び通信システムについて説明するためのもので、図１１に示したロウパスフィルタの他の構成例を示す回路図。 この発明の第７の実施の形態に係る周波数直接変調装置及び通信システムについて説明するためのもので、図１に示した通信システムにおける電圧制御発振器の構成例を示す回路図。 図１４に示した電圧制御発振器におけるバイアス回路の構成例を示す図。 図１４に示した電圧制御発振器におけるバイアス回路の他の構成例を示す図。 図１４に示した電圧制御発振器に電圧Ｖｍｏｄを与える電圧発生回路を示す図。 この発明の第８の実施の形態に係る周波数直接変調装置及び通信システムについて説明するためのもので、図１に示した通信システムにおける電圧制御発振器の他の構成例を示す回路図。 図１８に示した電圧制御発振器に電圧Ｖｍｏｄを与える電圧発生回路を示す図。 図１４及び図１８に示した回路におけるロウパスフィルタで用いられる電圧可変容量素子の別の構成例を示しており、（ａ）図は回路図、（ｂ）図はその断面構成図。 図２０（ａ），（ｂ）に示したＭＯＳキャパシタのＣ−Ｖ特性図。 この発明の第１０の実施の形態に係る周波数直接変調装置及び通信システムについて説明するためのもので、電圧制御発振器の別の構成例を示すブロック図。 図２２に示した電圧制御発振器の具体的な構成例を示す回路図。 図２２及び図２３に示した負性コンダクタ素子の構成例を示すもので、（ａ）図はＣＭＯＳ型、（ｂ）図はＮＭＯＳ型、（ｃ）図はＰＭＯＳ型。 図２２及び図２３に示した電圧制御発振器にバイアス電圧を与えるバイアス回路の構成例を示す回路図。 （ａ）図はバラクタのＣ−Ｖ特性の温度依存性を示す図、（ｂ）図はバイアス回路のＩ−Ｖ特性を示す図。 この発明の第１１の実施の形態に係る周波数直接変調装置及び通信システムについて説明するためのもので、電圧制御発振器の別の構成例を示すブロック図。 図２７に示した電圧制御発振器の具体的な構成例を示す回路図。 （ａ）図は図２７及び図２８に示した電圧制御発振器にバイアス電圧を与えるバイアス回路の構成例を示す回路図、（ｂ）図はバイアス回路の他の構成例を示す回路図。 （ａ）図は図２９（ａ）に示したバイアス回路を用いた場合のバラクタのＣ−Ｖ特性の温度依存性を示す図、（ｂ）図は図２９（ａ）に示したバイアス回路を用いた場合のバイアス回路のＩ−Ｖ特性を示す図。 （ａ）図は図２９（ｂ）に示したバイアス回路を用いた場合のバラクタのＣ−Ｖ特性の温度依存性を示す図、（ｂ）図は図２９（ｂ）に示したバイアス回路を用いた場合のバイアス回路のＩ−Ｖ特性を示す図。 この発明の第１２の実施の形態に係る周波数直接変調装置及び通信システムについて説明するためのもので、電圧制御発振器の更に別の構成例を示すブロック図。 図３２に示した電圧制御発振器の具体的な構成例を示す回路図。 この発明の第１３の実施の形態に係る周波数直接変調装置及び通信システムについて説明するためのもので、電圧制御発振器の更に別の構成例を示すブロック図。 図３４に示した電圧制御発振器の具体的な構成例を示す回路図。 従来の周波数直接変調装置の概略構成について説明するためのブロック図であり、通信システムの一部を抽出して示す図。 図３６に示した通信システムにおける各信号の波形を示すタイミングチャート。 図３６に示した通信システムにおける電圧制御発振器の回路構成例を示す回路図。 （ａ）図はフェイズ・ロックト・ループでチャネル周波数にロックする期間のチャネル選択用の電圧可変容量素子の動作点を示すＣ−Ｖ特性図、（ｂ）図は同じくフェイズ・ロックト・ループでチャネル周波数にロックする期間の周波数変調用の電圧可変容量素子の動作点を示すＣ−Ｖ特性図。 周波数変調時におけるチャネル選択用の電圧可変容量素子の動作点を示すＣ−Ｖ特性図。 （ａ）図はデータが“１”の時の周波数変調用の電圧可変容量素子の動作点を示すＣ−Ｖ特性図、（ｂ）図はデータが“０”の時の周波数変調用の電圧可変容量素子の動作点を示すＣ−Ｖ特性図、（ｃ）図はデータが“１”の時と“０”の時の周波数変調用の電圧可変容量素子の動作点の差を示す図。 （ａ）図は周波数変調用の電圧可変容量素子の回路図、（ｂ）図はその断面構成図。 周波数変調用の電圧可変容量素子のＣ−Ｖ特性図。 図３６に示した通信システムにおけるロウパスフィルタの構成例を示す回路図。 図４４に示したロウパスフィルタのＣ−Ｖ特性と電圧Ｖｅｆｆの温度依存性とを対比して示す図。
符号の説明
１，２１…通信システム、２，２２…ベースバンドＬＳＩ（ＢａｓｅＢａｎｄＬＳＩ）、３，２３…ロウパスフィルタ（ＬＰＦ）、４，２４…電圧制御発振器（ＶＣＯ）、５，２５…パワーアンプ（ＰＡ）、６，２６…フェイズ・ロックト・ループ（ＰＬＬ）、７，２７，２７’…基準電圧発生回路、８，２８…Ｄ／Ａコンバータ、９，２９…フィルタ、３０，３１，４１，４２，４５，４７，４８，６３，６６，６７…オペアンプ、６４…バッファ、４３…バンドギャップリファレンス回路、４６−１〜４６−５…トランスコンダクタンスアンプ（ｇｍアンプ）、７１，７２…インバータ、７３…バイアス回路、１０１ａ，１０１ａ−１，１０１ａ−２…ＰＮ接合ダイオード型バラクタ、１０１ｂ，１０１ｂ−１，１０１ｂ−２…ＭＯＳ型バラクタ、１０２…インダクタ、１０３…負性コンダクタ素子、Ｖｂｉａｓ…バイアス電圧、Ｄ１〜Ｄ７，Ｄ８−１〜Ｄ８−ｎ，Ｄ１０〜Ｄ１４…電圧可変容量素子、Ｃ０〜Ｃ７…容量素子、Ｑ１〜Ｑ８，Ｑ１０〜Ｑ２８，Ｑ３０〜Ｑ３８，Ｑ４０〜Ｑ４６，Ｑ５０〜Ｑ５７…ＭＯＳトランジスタ、Ｒ１〜Ｒ２２，Ｒ２３〜Ｒ２５，Ｒ２７〜Ｒ３２，Ｒ４０〜Ｒ４３…抵抗、Ｒ２６…可変抵抗、Ｃｃｈ１，Ｃｃｈ２…チャネル選択用の電圧可変容量素子（第１電圧可変容量手段）、Ｃｖ１，Ｃｖ２…周波数変調用の電圧可変容量素子（第２電圧可変容量手段）、Ｃｍｉｍ１〜Ｃｍｉｍ６…線形キャパシタ、Ｌ１〜Ｌ６…インダクタンス素子、ＶＤＤ…電源電圧、ＶＳＳ…接地点、ＤＡＴＡ…通信データ、ＣｈａｎｎｅｌＣｏｎｔ…信号、ＲｅｆＣｌｋ…参照クロック、Ｖｃｈ…制御電圧、ＬＰＦｅｎ…信号、ＶＣＯｅｎ…信号、ＰＡｅｎ…信号、ＶＣＯｏｕｔ１，ＶＣＯｏｕｔ２…発振信号、ＲＦｏｕｔ…送信信号、Ｖｒｅｆ…基準電圧（温度特性が負）、Ｖｒｅｆ１，Ｖｒｅｆ２…基準電圧（温度依存性なし）、Ｖｍｏｄ…制御電圧。

Claims (20)

  1. 第１制御端子に印加されるチャネル周波数を設定する第１電圧によって容量値が変化する第１電圧可変容量手段と、第２制御端子に印加され、温度依存性を持ち、且つ入力データに応じて温度の上昇による発振周波数の上昇量に対応する第３電圧だけ増加または減少し、発振周波数を微調整するための第２電圧によって容量値が変化する第２電圧可変容量手段とを備え、前記第１，第２制御端子に与えられた第１，第２電圧に対応する周波数で発振する電圧制御発振器と、
    前記第１制御端子に接続され、前記電圧制御発振器の発振周波数を所定の周波数にロックした後、前記第１制御端子に印加する第１電圧を保持するフェイズ・ロックト・ループと、
    前記第２制御端子に接続され、前記フェイズ・ロックト・ループのロック期間中に前記第２制御端子に第２電圧を印加し、前記フェイズ・ロックト・ループのロック期間後に、入力データに応じて前記第２制御端子へ印加する前記第２電圧を第３電圧だけ変化させた変調用の電圧を発生する電圧発生手段とを具備し、
    前記第２電圧の温度依存性は、前記第２電圧可変容量手段における容量値を与える素子の２端子間の電位差の温度依存性より大きい
    ことを特徴とする周波数直接変調装置。
  2. 前記第３電圧は、前記第２電圧に比例することを特徴とする請求項１に記載の周波数直接変調装置。
  3. 前記電圧発生手段は、温度依存性が正の前記第２電圧を発生する基準電圧発生回路と、前記基準電圧発生回路から出力された前記第２電圧を入力データに応じて前記第３電圧だけ増加または減少させて出力するＤ／Ａコンバータと、前記Ｄ／Ａコンバータから出力される電圧が供給され、前記変調用の電圧を出力するフィルタとを有するロウパスフィルタを備えることを特徴とする請求項１または２に記載の周波数直接変調装置。
  4. 第１制御端子に印加されるチャネル周波数を設定する第１電圧によって容量値が変化する第１電圧可変容量手段と、第２制御端子に印加され、温度依存性を持ち、且つ入力データに応じて温度の上昇による発振周波数の上昇量に対応する第３電圧だけ増加または減少し、発振周波数を微調整するための第２電圧によって容量値が変化する第２電圧可変容量手段とを備え、前記第１，第２制御端子に与えられた第１，第２電圧に対応する周波数で発振する電圧制御発振器と、
    前記第１制御端子に接続され、前記電圧制御発振器の発振周波数を所定の周波数にロックした後、前記第１制御端子に印加する第１電圧を保持するフェイズ・ロックト・ループと、
    前記第２制御端子に接続され、前記フェイズ・ロックト・ループのロック期間中に前記第２制御端子に第２電圧を印加し、前記フェイズ・ロックト・ループのロック期間後に、入力データに応じて前記第２制御端子へ印加する前記第２電圧を第３電圧だけ変化させた変調用の電圧を発生する電圧発生手段とを具備し、
    前記第２電圧は、温度依存性が前記第２電圧可変容量手段における容量値を与える素子の２端子間の電位差の温度依存性より小さい電圧と、前記素子の２端子間の電位差に比例した電圧との差で与えられる
    ことを特徴とする周波数直接変調装置。
  5. 前記第３電圧は、前記第２電圧に比例することを特徴とする請求項４に記載の周波数直接変調装置。
  6. 前記電圧発生手段は、バンドギャップリファレンス回路と、前記バンドギャップリファレンス回路から出力された基準電圧に正の温度依存性を与えて前記第２電圧を生成する温度補償電圧生成回路と、前記温度補償電圧生成回路から出力された前記第２電圧を入力データに応じて前記第３電圧だけ増加または減少させて出力するＤ／Ａコンバータと、前記Ｄ／Ａコンバータから出力される電圧が供給され、前記変調用の電圧を出力するフィルタとを有するロウパスフィルタを備えることを特徴とする請求項４または５に記載の周波数直接変調装置。
  7. 第１制御端子に印加されるチャネル周波数を設定する第１電圧によって容量値が変化する第１電圧可変容量手段と、第２制御端子に印加され、温度依存性を持ち、且つ入力データに応じて温度の上昇による発振周波数の上昇量に対応する第３電圧だけ増加または減少し、発振周波数を微調整するための第２電圧によって容量値が変化する第２電圧可変容量手段とを備え、前記第１，第２制御端子に与えられた第１，第２電圧に対応する周波数で発振する電圧制御発振器と、
    前記第１制御端子に接続され、前記電圧制御発振器の発振周波数を所定の周波数にロックした後、前記第１制御端子に印加する第１電圧を保持するフェイズ・ロックト・ループと、
    前記第２制御端子に接続され、前記フェイズ・ロックト・ループのロック期間中に前記第２制御端子に第２電圧を印加し、前記フェイズ・ロックト・ループのロック期間後に、入力データに応じて前記第２制御端子へ印加する前記第２電圧を第３電圧だけ変化させた変調用の電圧を発生する電圧発生手段とを具備し、
    前記第２電圧は、温度依存性が前記第２電圧可変容量手段における容量値を与える素子の２端子間の電位差の温度依存性より小さい電圧で与えられる
    ことを特徴とする周波数直接変調装置。
  8. 前記第３電圧は、前記第２電圧に比例した電圧と、前記第２電圧可変容量手段における容量値を与える素子の２端子間の電位差に比例した電圧との和で与えられることを特徴とする請求項７に記載の周波数直接変調装置。
  9. 前記電圧発生回路は、バンドギャップリファレンス回路と、前記バンドギャップリファレンス回路から出力された基準電圧に正の温度依存性を与えて前記第２電圧を生成し、入力データに応じて前記第３電圧だけ増加または減少させて出力する波形整形回路とを有するロウパスフィルタを備えることを特徴とする請求項７または８に記載の周波数直接変調装置。
  10. 前記第２電圧の温度依存性は正であることを特徴とする請求項１乃至９いずれか１つの項に記載の周波数直接変調装置。
  11. 第１端子が第１制御端子にそれぞれ共通接続される第１，第２電圧可変容量素子と、
    第１端子が第２制御端子にそれぞれ共通接続される第３，第４電圧可変容量素子と、
    一方の電極が前記第３電圧可変容量素子の第２端子に接続され、他方の電極が前記第１電圧可変容量素子の第２端子に接続される第１キャパシタと、
    一方の電極が前記第４電圧可変容量素子の第２端子に接続され、他方の電極が前記第２電圧可変容量素子の第２端子に接続される第２キャパシタと、
    前記第１，第２電圧可変容量素子の前記第２端子間に接続されるインダクタとを具備し、
    前記第１，第２制御端子に印加される電圧に基づいて発振周波数が変化する電圧制御発振器を備える
    ことを特徴とする周波数直接変調装置。
  12. 前記第１キャパシタの一方の電極及び前記第３電圧可変容量素子の第２端子の電位を制御する第１制御回路と、前記第２キャパシタの一方の電極及び前記第４電圧可変容量素子の第２端子の電位を制御する第２制御回路と、前記第１，第２制御回路にバイアス電圧を与えるバイアス回路とを更に具備し、
    前記第２制御回路から前記第２キャパシタの一方の電極及び前記第４電圧可変容量素子の第２端子に与えられる電圧と、前記バイアス回路から出力されるバイアス電圧との差電圧の温度依存性は、前記第３電圧可変容量素子の第１，第２端子間の電位差の温度依存性及び前記第４電圧可変容量素子の第１，第２端子間の電位差の温度依存性にそれぞれ近似していることを特徴とする請求項１１に記載の周波数直接変調装置。
  13. 前記第３，第４電圧可変容量素子は、電圧−電流特性を有し、前記バイアス回路から出力されるバイアス電圧は、前記第３，第４電圧可変容量素子に所定の電流を流したときに発生する電圧から生成されることを特徴とする請求項１２に記載の周波数直接変調装置。
  14. 少なくとも１つのインダクタと、
    第１端子が第１制御端子にそれぞれ共通接続される第１，第２電圧可変容量素子と、
    第１端子が第２制御端子にそれぞれ共通接続される第３，第４電圧可変容量素子と、
    一方の電極が前記第１電圧可変容量素子の第２端子に接続され、他方の電極が前記インダクタの第１端子に接続される第１キャパシタと、
    一方の電極が前記第２電圧可変容量素子の第２端子に接続され、他方の電極が前記インダクタの第２端子に接続される第２キャパシタと、
    一方の電極が前記第３電圧可変容量素子の第２端子に接続され、他方の電極が前記インダクタの第１端子に接続される第３キャパシタと、
    一方の電極が前記第４電圧可変容量素子の第２端子に接続され、他方の電極が前記インダクタの第２端子に接続される第４キャパシタとを具備し、
    前記第１，第２制御端子に印加される電圧に基づいて発振周波数が変化する電圧制御発振器を備える
    ことを特徴とする周波数直接変調装置。
  15. 前記第１キャパシタの一方の電極及び前記第１電圧可変容量素子の第２端子の電位を制御する第１制御回路と、前記第２キャパシタの一方の電極及び前記第２電圧可変容量素子の第２端子の電位を制御する第２制御回路と、前記第３キャパシタの一方の電極及び前記第３電圧可変容量素子の第２端子の電位を制御する第３制御回路と、前記第４キャパシタの一方の電極及び前記第４電圧可変容量素子の第２端子の電位を制御する第４制御回路とを更に具備することを特徴とする請求項１４に記載の周波数直接変調装置。
  16. 前記第１乃至第４制御回路にバイアス電圧を与えるバイアス回路を更に具備し、
    前記第３制御回路から前記第３キャパシタの一方の電極及び前記第３電圧可変容量素子の第２端子に与えられる電圧と、前記バイアス回路から出力されるバイアス電圧との差電圧の温度依存性は、前記第３及び第４電圧可変容量素子の第１，第２端子間の電位差の温度依存性に近似していることを特徴とする請求項１５に記載の周波数直接変調装置。
  17. 前記第３，第４電圧可変容量素子は、電圧−電流特性を有し、前記バイアス回路から出力されるバイアス電圧は、前記第３，第４電圧可変容量素子に所定の電流を流したときに発生する電圧から生成されることを特徴とする請求項１６に記載の周波数直接変調装置。
  18. 前記請求項１乃至１０のいずれか１つの項に記載の周波数直接変調装置と、
    送信データを前記電圧発生手段に入力データとして供給することにより、前記第２電圧と前記送信データに対応する前記変調用の電圧を発生させ、且つ周波数チャネルを指示するための信号を前記フェイズ・ロックト・ループに供給して周波数チャネルを指示するベースバンドＬＳＩとを具備する
    ことを特徴とする通信システム。
  19. 前記請求項１１乃至１７のいずれか１つの項に記載の電圧制御発振器と、
    前記電圧制御発振器の前記第１制御端子に接続され、前記電圧制御発振器の発振周波数を所定の周波数にロックした後、前記第１制御端子に印加するチャネル周波数を設定する第１電圧を保持するフェイズ・ロックト・ループと、
    前記電圧制御発振器の前記第２制御端子に接続され、前記フェイズ・ロックト・ループのロック期間中に前記第２制御端子に温度依存性を持ち、且つ入力データに応じて温度の上昇による発振周波数の上昇量に対応する第３電圧だけ増加または減少し、発振周波数を微調整するための第２電圧を印加し、前記フェイズ・ロックト・ループのロック期間後に、入力データに応じて前記第２制御端子へ印加する前記第２電圧を前記第３電圧だけ変化させた変調用の電圧を発生するように構成された電圧発生手段と、
    送信データを前記電圧発生回路に入力データとして供給することにより、前記第２電圧と前記送信データに対応する前記変調用の電圧とを発生させ、周波数チャネルを指示するための信号を前記フェイズ・ロックト・ループに供給して周波数チャネルを指示するベースバンドＬＳＩとを具備する
    ことを特徴とする通信システム。
  20. 前記フェイズ・ロックト・ループは、参照クロックと前記電圧制御発振器から出力される発振信号が入力され、前記ベースバンドＬＳＩから出力された周波数チャネルを指示するための信号により指示された周波数チャネルに応じて前記参照クロックを分周し、前記分周クロックと前記発振信号の位相が揃うように前記第１電圧を調整して前記電圧制御発振器の第１制御端子に供給することを特徴とする請求項１８または１９に記載の通信システム。
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