JP3771074B2

JP3771074B2 - Semiconductor failure analysis system and method

Info

Publication number: JP3771074B2
Application number: JP05767499A
Authority: JP
Inventors: 真美児玉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-03-04
Filing date: 1999-03-04
Publication date: 2006-04-26
Anticipated expiration: 2019-03-04
Also published as: JP2000260844A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体ウェーハの不良解析を行う半導体不良解析システムおよび方法に関する。特に、本発明は、半導体不良解析システムおよび方法で用いられる半導体不良解析判定表の追加技術に関する。
【０００２】
【従来の技術】
半導体ウェーハの不良解析は、同一のウェーハに対して条件の異なる複数の電気テストを行うことで多量のデータを採取し、そのデータを統計処理した後、その結果と物理解析結果とを照合することで行われる。特に、半導体メモリではメモリセル単位で不良ビットを判定でき、この不良ビットの発生パターン（フェイル・ビット・マップ）からデバイス解析者が不良要因の特定を行うことが可能である。
【０００３】
本発明者は、特願平１０−９３４６７号の特許出願の発明において、デバイス解析者の知識に基づいて電気テストと不良要因を対応づけた半導体不良解析判定表を作成し、その判定表と電気テストの結果から不良要因を特定する半導体不良解析システムを提案した。この提案されている半導体不良解析システムでは、半導体素子の電気テスト結果と半導体素子の不良要因、不良工程およびそれらの関連技術者の対応表（半導体不良解析判定表）を作成する。そして、その判定表を利用して必要な電気テストを行うだけで不良モードから不良要因、不良工程および関連技術者を自動的に特定できる特徴がある。
【０００４】
図５は、半導体不良解析判定表の例を示す図である。図５に示した判定表では、不良要因とテスト項目が対応付けられている。そして、各不良要因（要因Ａ〜要因Ｇ）に対するテストの結果が、合格（Ｐ）または不合格（Ｆ）に分けて記述されている。図５に示すように、一つの不良要因は二つの状態（合格または不合格）と三つのテスト（テスト１、テスト２またはテスト３）によって特定されるが、その組合わせの数は２³通りである。ただし、テスト１〜３すべて合格の場合は不良要因特定不可能のため除かれる。したがって、組み合わせの数は２³−１（＝７）通りとなる。同様に考えれば、状態数ｍ（ｍは自然数）、テスト数ｎ（ｎは自然数）の場合、その組み合わせの数はｍⁿ−１通りとなる。図５に示した判定表では、新しい不良要因は表の行に、新しいテストは表の列にいつでも追加でき、不良状態数ｍおよびテスト数ｎの値が小さいうちはその追加は比較的容易である。
【０００５】
また、半導体不良解析判定表には、不良状態（不合格）に不良モードを用いることも可能である。不良モードは１ビットのみの不良である単ビット不良、線状に発生する不良であるライン不良（カラム不良、ロウ不良）、一定領域で発生する不良であるブロック不良、といった不良の種類であり、不良の形状（パターン）ごとに分類されている。不良モードは様々に定義することが可能であるが、半導体メモリの不良解析では２００種類程度の不良モードが用いられる。以下、不良モードは２００種類とする。
【０００６】
図６は、不良状態に不良モードを用いた半導体不良解析判定表の例を示す図である。図６に示した判定表では、図５の判定表と同様、不良要因と電気テスト項目が対応付けられている。そして、各不良要因（要因Ａ〜要因Ｇ）に対する電気テストの結果が、合格（Ｐ）または不良モードに分けて記述されている。また、図６に示すように、各不良モードには番号が付されている。たとえばカラム１には“３０１”が付され、単ビットには“１０１”が付されている。図６に示した判定表では、一つの不良要因は２０１個の状態（合格または２００種類の不良モード）と３つのテスト（テスト１、テスト２またはテスト３）によって特定されるが、その組合わせの数は上記と同様に考えれば２０１³−１通りであり、非常に膨大な数となる。したがって、２００種類の不良モードを用いた場合、すべての組み合わせを判定表にまとめるのは非常に困難である。また、仮にまとめることができたとしても不良モードの組合わせ数が膨大であるため、不良解析に要する処理時間は非常に長いものとなる。このため、従来では一部の不良モードに着目した判定表を作成するしかなかった。そして、判定表のいずれの組み合わせにもあてはまらないテスト結果については判定不能であった。
【０００７】
【発明が解決しようとする課題】
上述したように、大量の電気テスト結果を考慮した半導体不良解析判定表を一度に作成することは非常に困難であった。そのため、ある程度電気テスト結果の絞り込んだ判定表を作成し、必要に応じて新しい電気テスト結果を非常に長い時間をかけて追加するしかなかった。
【０００８】
本発明は、このような課題を解決し、半導体不良解析判定表に必要に応じて新しい電気テスト結果を自動的に追加することができる半導体不良解析システムおよび方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の特徴は、半導体素子の電気テスト結果と不良要因を対応づけした判定表と、その判定表に基づいて半導体素子の不良要因を特定する手段と、判定表に含まれない電気テスト結果の組み合わせを自動的に追加する手段とを少なくとも具備する半導体不良解析システムであることである。
【００１０】
本発明の第２の特徴は、第１の発明において、電気テスト結果は、半導体素子の電気不良パターンから求められることを特徴とする半導体不良解析システムであることである。また、電気テスト結果は半導体素子の電気的特性評価結果であってもよい。たとえばトランジスタの電流−電圧特性である。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。図１は、本発明の実施の形態に係る半導体不良解析システムの不良要因特定処理手順を示すフローチャートである。図１において、まず不良要因特定を行うロット、ウェーハまたはチップを指定する（ステップ１１）。そして、指定されたロット、ウェーはまたはチップに対して不良モードの分類を行い（ステップ１２）、実際の不良要因の特定を行う不良を抽出する（ステップ１３）。不良の抽出は各テストのフェイル・ビット・マップの不良モード分類結果を参照して行われる。不良の抽出は１枚のフェイル・ビット・マップから行う場合もあるし、複数枚のフェイル・ビット・マップから行う場合もある。抽出した不良に対して半導体不良解析判定表による判定に基づいて不良要因の特定を行う（ステップ１４）。最後に、不良要因特定結果が出力され（ステップ１５）、その結果はロット単位やウェーハ単位ごとに集計される。
【００１２】
この半導体不良解析システムでは、不良を抽出するテストと各不良モードの判定に用いられる判定表は予め設定される。不良モードと半導体不良解析判定表の対応関係の例を表１に示す。
【００１３】
【表１】

この例では、不良モード「単ビット」は判定表１、「カラム１」および「カラム３」は判定表２を利用することを示している。また、ここで設定されない不良モードは判定対象外である。さらに、各判定表はファイルで管理され、記述形式は決められている。
【００１４】
次に、本発明の実施の形態に係る半導体不良解析システムの半導体不良解析判定表追加方法に説明する。図２は、或るチップに対してテスト１〜３を行い、その結果から取得したフェイル・ビット・マップを示す図である。図２において、フェイル・ビット・マップ１ａはテスト１の結果に基づくもの、フェイル・ビット・マップ１ｂはテスト２の結果に基づくもの、フェイル・ビット・マップ１ｃはテスト３の結果に基づくものである。フェイル・ビット・マップ１ａ〜１ｃには不良モードが示されている。たとえばフェイル・ビット・マップ１ａから抽出される不良は表２に示す３つである。
【００１５】
【表２】

抽出した不良のアドレス範囲についてフェイル・ビット・マップ１ｂおよび１ｃを参照すれば、状態は表３の通りである。
【００１６】
【表３】

表１によれば、フェイル・ビット・マップ１ａに示された不良Ａおよび不良Ｃは判定表２、不良Ｂは判定表１を用いて判定されることになる。ここでは不良ＡおよびＣの判定を例にする。また、判定表２の内容は図６に示したものとする。図６に示した判定表２によれば、「カラム１」の不良モードである不良Ａは要因Ｈ〜要因Ｍのうちのどれかに該当する可能性がある。次に、フェイル・ビット・マップ１ｂでは不良Ａは「カラム２」の不良モードなので、要因Ｈ〜要因Ｊに絞られる。さらにフェイル・ビット・マップ１ｃでは「カラム３」の不良モードなので、不良要因は要因Ｈに特定される。
【００１７】
一方、不良Ｃもフェイル・ビット・マップ１ａから要因Ｈ〜要因Ｍのうちのどれかに該当する可能性がある。次に、フェイル・ビット・マップ１ｂを見ると、不良モードは「単ビット」であり、判定表２のテスト２のいずれの状態とも一致しない。この場合、図３に示すように、不良Ｃについて不良モード、各テストの状態、アドレス範囲を一旦保持する。そして、判定表２に新たな不良要因として各テストの状態を追加し、新たな不良要因名を設定する。図４は、図６に示した判定表に新しい要因Ｐを追加した判定表を示す図である。
【００１８】
本発明の実施の形態によれば、半導体不良解析判定表を利用して半導体不良解析を行なう半導体不良解析システムおよび方法において、予め作成した判定表にない不良モードの組み合わせが生じた場合には、その組み合わせを判定表に自動的に追加することが可能となる。したがって、半導体不良解析に要する時間の短縮化が図られることになる。
【００１９】
【発明の効果】
本発明によれば、半導体不良解析判定表の自動追加が可能となる。したがって、半導体不良解析判定表を利用する半導体不良解析システムおよび方法による不良要因の特定が高速化される。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体不良解析システムの不良要因特定処理手順を示すフローチャートである。
【図２】或るチップに対してテスト１〜３を行い、その結果から取得したフェイル・ビット・マップを示す図である。
【図３】半導体不良解析判定表に追加されるデータの例を示す図である。
【図４】半導体不良解析判定表の例を示す図である。
【図５】半導体不良解析判定表の例を示す図である。
【図６】半導体不良解析判定表の例を示す図である。
【符号の説明】
１ａ、１ｂ、１ｃフェイル・ビット・マップ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor failure analysis system and method for performing failure analysis of a semiconductor wafer. In particular, the present invention relates to a technique for adding a semiconductor failure analysis determination table used in a semiconductor failure analysis system and method.
[0002]
[Prior art]
Semiconductor wafer failure analysis involves collecting a large amount of data by conducting multiple electrical tests under different conditions on the same wafer, statistically processing the data, and then collating the results with the physical analysis results. Done in In particular, in a semiconductor memory, a defective bit can be determined in units of memory cells, and a device analyst can identify a defect factor from the generation pattern (fail bit map) of the defective bit.
[0003]
The present inventor, in the invention of the patent application of Japanese Patent Application No. 10-93467, creates a semiconductor failure analysis determination table in which electrical tests and failure factors are associated with each other based on the knowledge of the device analyst. A semiconductor failure analysis system that identifies failure factors from test results was proposed. In this proposed semiconductor failure analysis system, an electrical test result of a semiconductor element, a failure factor of the semiconductor element, a failure process, and a correspondence table (semiconductor failure analysis determination table) of related engineers are created. Then, there is a feature that a failure factor, a defective process, and a related engineer can be automatically specified from a failure mode only by performing a necessary electrical test using the determination table.
[0004]
FIG. 5 is a diagram illustrating an example of a semiconductor failure analysis determination table. In the determination table shown in FIG. 5, the failure factor and the test item are associated with each other. And the result of the test with respect to each defect factor (factor A-factor G) is divided into pass (P) or failure (F). As shown in FIG. 5, one failure factor is specified by two states (pass or fail) and three tests (test 1, test 2 or test 3), but there are 2 ^{3 combinations.} It is. However, if all tests 1 to 3 pass, it is excluded because the cause of failure cannot be specified. Therefore, the number of combinations is 2 ³ −1 (= 7). Similarly, in the case of the state number m (m is a natural number) and the test number n (n is a natural number), the number of combinations is m ⁿ −1. In the judgment table shown in FIG. 5, a new failure factor can be added to a table row and a new test can be added to a table column at any time. is there.
[0005]
In the semiconductor failure analysis determination table, a failure mode can be used for a failure state (failure). The failure mode is a type of failure such as a single bit failure that is a failure of only 1 bit, a line failure that is a linear failure (column failure, row failure), a block failure that is a failure that occurs in a certain area, It is classified according to defective shape (pattern). Although various failure modes can be defined, about 200 types of failure modes are used in the failure analysis of a semiconductor memory. Hereinafter, there are 200 types of failure modes.
[0006]
FIG. 6 is a diagram illustrating an example of a semiconductor failure analysis determination table using a failure mode as a failure state. In the determination table shown in FIG. 6, as with the determination table in FIG. 5, failure factors and electrical test items are associated with each other. And the result of the electrical test with respect to each defect factor (factor A-factor G) is divided into the pass (P) or defect mode and described. Further, as shown in FIG. 6, each failure mode is numbered. For example, “301” is assigned to column 1 and “101” is assigned to a single bit. In the judgment table shown in FIG. 6, one failure factor is specified by 201 states (passed or 200 types of failure modes) and three tests (test 1, test 2 or test 3), but a combination thereof. Considering the same as the above, the number is 201 ³ −1, which is a very large number. Therefore, when 200 types of failure modes are used, it is very difficult to collect all combinations in the determination table. Even if they can be combined, since the number of combinations of failure modes is enormous, the processing time required for failure analysis becomes very long. For this reason, conventionally, there has been no choice but to create a determination table focusing on some failure modes. Then, it was impossible to determine a test result that did not correspond to any combination of the determination tables.
[0007]
[Problems to be solved by the invention]
As described above, it was very difficult to create a semiconductor failure analysis determination table considering a large amount of electrical test results at once. Therefore, a judgment table in which the electrical test results are narrowed down to some extent has been created, and new electrical test results have to be added over a very long time if necessary.
[0008]
An object of the present invention is to provide a semiconductor failure analysis system and method capable of solving such problems and automatically adding new electrical test results to a semiconductor failure analysis determination table as necessary.
[0009]
[Means for Solving the Problems]
In order to solve the above problems, a first feature of the present invention is a determination table in which electrical test results of semiconductor elements are associated with failure factors, and means for identifying failure factors of semiconductor elements based on the determination tables; A semiconductor failure analysis system comprising at least means for automatically adding a combination of electrical test results not included in the determination table.
[0010]
A second feature of the present invention is the semiconductor failure analysis system according to the first invention, wherein the electrical test result is obtained from an electrical failure pattern of a semiconductor element. The electrical test result may be an electrical property evaluation result of the semiconductor element. For example, the current-voltage characteristic of a transistor.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a flowchart showing a failure factor specifying process procedure of the semiconductor failure analysis system according to the embodiment of the present invention. In FIG. 1, first, a lot, wafer or chip for specifying a defect factor is designated (step 11). Then, the designated lot, way, or chip is classified into a failure mode (step 12), and a failure for specifying an actual failure factor is extracted (step 13). The defect extraction is performed with reference to the failure mode classification result of the fail bit map of each test. The defect extraction may be performed from one fail bit map or may be performed from a plurality of fail bit maps. A failure factor is identified for the extracted failure based on the determination by the semiconductor failure analysis determination table (step 14). Finally, a failure factor specifying result is output (step 15), and the result is totaled for each lot or wafer.
[0012]
In this semiconductor failure analysis system, a test for extracting a failure and a determination table used for determining each failure mode are set in advance. Table 1 shows an example of the correspondence between the failure mode and the semiconductor failure analysis determination table.
[0013]
[Table 1]

In this example, the failure mode “single bit” indicates that the determination table 1 is used, and “column 1” and “column 3” indicate that the determination table 2 is used. Also, the failure mode not set here is out of the determination target. Furthermore, each determination table is managed by a file, and a description format is determined.
[0014]
Next, a semiconductor failure analysis determination table adding method of the semiconductor failure analysis system according to the embodiment of the present invention will be described. FIG. 2 is a diagram showing a fail bit map acquired from the results of tests 1 to 3 performed on a certain chip. In FIG. 2, fail bit map 1a is based on the result of test 1, fail bit map 1b is based on the result of test 2, and fail bit map 1c is based on the result of test 3. . A failure mode is shown in the fail bit maps 1a to 1c. For example, three defects shown in Table 2 are extracted from the fail bit map 1a.
[0015]
[Table 2]

If the

fail bit maps

1b and 1c are referred to for the extracted defective address range, the state is as shown in Table 3.
[0016]
[Table 3]

According to Table 1, the defect A and the defect C shown in the fail bit map 1a are determined using the determination table 2, and the defect B is determined using the determination table 1. Here, the determination of defects A and C is taken as an example. The contents of the determination table 2 are as shown in FIG. According to the determination table 2 illustrated in FIG. 6, the failure A that is the failure mode of “column 1” may correspond to any one of the factors H to M. Next, in the fail bit map 1b, the defect A is the failure mode of “column 2”, so the factor H to the factor J are narrowed down. Further, since the failure mode of “column 3” in the fail bit map 1c, the failure factor is specified as the factor H.
[0017]
On the other hand, the defect C may correspond to any of the factors H to M from the fail bit map 1a. Next, looking at the fail bit map 1b, the failure mode is “single bit” and does not match any state of the test 2 in the decision table 2. In this case, as shown in FIG. 3, the failure mode, the state of each test, and the address range are temporarily held for the failure C. Then, the state of each test is added to the determination table 2 as a new failure factor, and a new failure factor name is set. FIG. 4 is a diagram illustrating a determination table in which a new factor P is added to the determination table illustrated in FIG.
[0018]
According to the embodiment of the present invention, in a semiconductor failure analysis system and method for performing a semiconductor failure analysis using a semiconductor failure analysis determination table, when a combination of failure modes not included in the determination table created in advance occurs, The combination can be automatically added to the determination table. Therefore, the time required for semiconductor defect analysis can be shortened.
[0019]
【The invention's effect】
According to the present invention, it is possible to automatically add a semiconductor failure analysis determination table. Therefore, the identification of the failure factor by the semiconductor failure analysis system and method using the semiconductor failure analysis determination table is accelerated.
[Brief description of the drawings]
FIG. 1 is a flowchart showing a failure factor identification processing procedure of a semiconductor failure analysis system according to an embodiment of the present invention.
FIG. 2 is a diagram showing a fail bit map acquired from the results of tests 1 to 3 performed on a certain chip;
FIG. 3 is a diagram illustrating an example of data added to a semiconductor failure analysis determination table.
FIG. 4 is a diagram showing an example of a semiconductor failure analysis determination table.
FIG. 5 is a diagram showing an example of a semiconductor failure analysis determination table.
FIG. 6 is a diagram illustrating an example of a semiconductor failure analysis determination table.
[Explanation of symbols]
1a, 1b, 1c Fail bit map

Claims

Judgment table associating electrical test results of semiconductor elements with failure factors,
Means for identifying a failure factor of the semiconductor element based on the determination table;
And a means for automatically adding a combination of electrical test results not included in the determination table.

The semiconductor failure analysis system according to claim 1, wherein the electrical test result is obtained from an electrical failure pattern of the semiconductor element.

Identifying a failure factor of the semiconductor element based on a determination table in which the electrical test result of the semiconductor element is associated with the failure factor;
And a step of automatically adding a combination of electrical test results not included in the determination table.