JP2003086689A - Cad tool for failure analysis of semiconductor and failure analysis method of semiconductor - Google Patents

Cad tool for failure analysis of semiconductor and failure analysis method of semiconductor

Info

Publication number
JP2003086689A
JP2003086689A JP2001284362A JP2001284362A JP2003086689A JP 2003086689 A JP2003086689 A JP 2003086689A JP 2001284362 A JP2001284362 A JP 2001284362A JP 2001284362 A JP2001284362 A JP 2001284362A JP 2003086689 A JP2003086689 A JP 2003086689A
Authority
JP
Japan
Prior art keywords
wiring
semiconductor
reaction
information
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001284362A
Other languages
Japanese (ja)
Other versions
JP4190748B2 (en
Inventor
Yuichi Hamamura
有一 濱村
Akira Shimase
朗 嶋瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2001284362A priority Critical patent/JP4190748B2/en
Publication of JP2003086689A publication Critical patent/JP2003086689A/en
Application granted granted Critical
Publication of JP4190748B2 publication Critical patent/JP4190748B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Abstract

PROBLEM TO BE SOLVED: To precisely execute a fault defining process of semiconductor in a short time in a CAD tool for presuming a defect and a failure analysis method using the CAD tool, by collating abnormal reaction information obtained by light emission analysis and OBIRCH analysis and layout data. SOLUTION: Information of plurality of abnormal reactions obtained by physically analyzing a semiconductor device is collected. Overlapping portions of the information are extracted and collated with the layout data on CAD. Wiring and defect portions each having the possibility of fault which are obtained by the collation on the layout data are converged.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、発光顕微鏡あるい
はOBIRCH(Optical Beam Induced ResistanceChange)解
析装置等の物理解析装置で検出した反応箇所から反応の
要因である不良位置を推定するCADツール等のプログラ
ム及びこれを用いた不良解析方法に関する。
TECHNICAL FIELD The present invention relates to a program such as a CAD tool for estimating a defective position which is a factor of a reaction from a reaction site detected by a physical analysis device such as a light emission microscope or an OBIRCH (Optical Beam Induced Resistance Change) analysis device, and The present invention relates to a failure analysis method using this.

【0002】[0002]

【従来の技術】近年、半導体装置の高速化と機能多様化
の要求に伴い、半導体素子や配線の微細化や高集積化が
進んでおり、この半導体装置を欠陥なく製造することが
困難となってきている。欠陥を低減するためには、高集
積化された半導体装置の中から原因となった欠陥箇所を
特定し、この半導体装置の故障メカニズムを推定し、原
因を取り除くといった改善作業が必要である。このう
ち、欠陥箇所を特定するため、発光顕微鏡やOBIRC
H解析装置を用いて半導体装置を解析する手法が用いら
れてきている。
2. Description of the Related Art In recent years, with the demand for higher speed and more diversified functions of semiconductor devices, miniaturization and higher integration of semiconductor elements and wiring have been advanced, and it is difficult to manufacture this semiconductor device without defects. Is coming. In order to reduce the defects, it is necessary to identify the defective portion in the highly integrated semiconductor device, estimate the failure mechanism of the semiconductor device, and remove the cause. Among them, in order to identify the defective portion, an emission microscope or OBIRC
A method of analyzing a semiconductor device using an H analysis device has been used.

【0003】例えば、発光顕微鏡においては、半導体装
置に電圧を印加し、半導体素子(トランジスタ)からの
異常な発光を検知して、欠陥箇所特定の手がかりとする
ことができる。ここでは、発光顕微鏡で検出した発光点
の座標を設計データであるレイアウトパターンと重ね合
わせ、レイアウトパターンの座標として読みとって異常
箇所の座標を算出する手法が用いられるようになり、作
業が容易になり、解析時間の短縮も図ることができるよ
うになっている。
For example, in a light emission microscope, a voltage can be applied to a semiconductor device to detect abnormal light emission from a semiconductor element (transistor), which can be used as a clue for identifying a defective portion. Here, the method of superimposing the coordinates of the light emitting point detected by the light emitting microscope with the layout pattern, which is the design data, and reading the coordinates as the layout pattern coordinates to calculate the coordinates of the abnormal point is used. The analysis time can also be shortened.

【0004】[0004]

【発明が解決しようとする課題】[問題点1]発光箇所
が必ずしも欠陥発生箇所ではない場合が多い。例えば、
信号配線が他の配線と短絡した場合、異常電位が正常な
トランジスタに入力されることで発光することがある。
このように必ずしも発光したトランジスタ位置に欠陥が
あるとは限らず、発光顕微鏡による解析の後に、電子ビ
ームテスターなどで逐次追跡するといった手間のかかる
作業を必要としていた。 [問題点2]発光が数カ所で同時に発生する場合があ
る。個々の発光位置からレイアウトパターン上の位置情
報を求めることは、前記したとおり可能であるが、現状
のCADツールではそれらの関連を検討することできなか
った。 [問題点3]微細な配線パターンを有する半導体装置で
は、高倍率の顕微鏡でもパターンを明確に分解すること
が困難となっている。発光顕微鏡は、対物レンズと半導
体装置との間に電圧印加用のプローブ針を配置する必要
上、作動距離の長い対物レンズを採用しており、NA(=
開口数)が小さく、像分解能も低くなり、トランジスタ
1個までを特定することは困難となってきている。ま
た、同様に、OBIRCH解析装置においても、異常現
象を起こした配線を一本に特定することが困難となって
きている。
[Problem 1] In many cases, a light emitting portion is not necessarily a defect generating portion. For example,
When the signal wiring is short-circuited with other wiring, light may be emitted by inputting an abnormal potential to a normal transistor.
As described above, the position of the transistor that emits light is not always defective, and after the analysis by the light emission microscope, a troublesome work of sequentially tracking with an electron beam tester or the like is required. [Problem 2] Light emission may occur at several locations at the same time. Although it is possible to obtain the positional information on the layout pattern from the individual light emitting positions as described above, it is not possible to examine the relationship between them using the current CAD tools. [Problem 3] In a semiconductor device having a fine wiring pattern, it is difficult to clearly decompose the pattern even with a high-power microscope. The emission microscope uses an objective lens with a long working distance because it requires a probe needle for voltage application between the objective lens and the semiconductor device.
Since the numerical aperture is small and the image resolution is low, it is becoming difficult to specify up to one transistor. Similarly, in the OBIRCH analysis device as well, it is becoming difficult to identify a single wiring that has caused an abnormal phenomenon.

【0005】本発明の目的は、このような状況下におい
て、短時間で精度良く欠陥の所在位置を特定することに
ある。
An object of the present invention is to accurately identify the location of a defect in such a situation in a short time and in a short time.

【0006】[0006]

【課題を解決するための手段】上記目的を達成するため
に、本発明は以下の特徴を有する。
In order to achieve the above object, the present invention has the following features.

【0007】即ち、本発明は、半導体装置に複数種の電
圧設定パターンに基づく電圧を印加した場合に、物理解
析装置により取得された前記パターン毎の反応情報の入
力を受けるステップと、前記各々の反応情報を前記半導
体装置のレイアウトパターン情報と照合し、前記反応情
報の示す位置の範囲内に存在するトランジスタから配線
経路を電圧印加位置方向に遡上することで各々の遡上配
線を演算処理手段により抽出するステップと、各トラン
ジスタに対応した前記遡上配線の経路が合致もしくは隣
接している配線範囲を特定して表示手段に表示させるス
テップと、を実行させることを特徴とする半導体不良解
析用のCADツールである。
That is, according to the present invention, when a voltage based on a plurality of types of voltage setting patterns is applied to a semiconductor device, a step of receiving reaction information for each pattern acquired by a physical analysis device, The reaction information is collated with the layout pattern information of the semiconductor device, and the wiring path is traced back to the voltage application position direction from the transistor existing in the range of the position indicated by the reaction information. And a step of identifying a wiring range in which the paths of the upstream wirings corresponding to the respective transistors match or are adjacent to each other and displaying the wiring range on the display means. Is a CAD tool.

【0008】また、本発明は、半導体装置に電圧設定パ
ターンに基づく電圧を印加した場合に、物理解析装置に
より取得された複数個所の反応情報の入力を受けるステ
ップと、前記各々の反応情報を前記半導体装置のレイア
ウトパターン情報と照合し、前記反応情報の位置の範囲
内に存在するトランジスタから配線経路を電圧印加位置
方向に遡上することで各々の遡上配線を演算処理手段に
より特定するステップと、各トランジスタに対応した前
記遡上配線の経路が合致もしくは隣接している配線範囲
を特定して表示手段に表示させるステップと、を実行さ
せることを特徴とする半導体不良解析用のCADツールで
ある。
Further, according to the present invention, when a voltage based on a voltage setting pattern is applied to a semiconductor device, a step of receiving input of reaction information of a plurality of positions acquired by a physical analysis device, and the reaction information of each of the A step of identifying each run-up wire by the arithmetic processing means by matching with the layout pattern information of the semiconductor device, and going up the wire path from the transistor existing within the range of the position of the reaction information in the direction of the voltage application position; , A CAD tool for semiconductor defect analysis, characterized by executing a step of specifying a wiring range in which the path of the upstream wiring corresponding to each transistor matches or is adjacent and displaying it on a display means. .

【0009】また、本発明は、前記反応情報の示す位置
の範囲内に複数のトランジスタが存在する場合には、当
該範囲内における発光強度の高い範囲に位置するトラン
ジスタから配線遡上の演算処理を行うことを特徴とする
半導体不良解析用のCADツールである。
Further, according to the present invention, when a plurality of transistors exist within the range of the position indicated by the reaction information, the wiring upstream from the transistor located in the range of high emission intensity within the range is subjected to the arithmetic processing. This is a CAD tool for semiconductor defect analysis characterized by performing.

【0010】また、本発明は、前記物理解析装置とし
て、発光顕微鏡を用いることを特徴とする半導体不良解
析用のCADツールである。
Further, the present invention is a CAD tool for semiconductor defect analysis, characterized in that an emission microscope is used as the physical analysis device.

【0011】また、本発明は、前記配線経路を電圧印加
位置方向に遡上するときに、予め欠陥による中間電位伝
搬現象をモデル化した故障辞書を参照して、故障の可能
性の高い配線を選別して遡上することを特徴とする半導
体不良解析用のCADツールである。
Further, according to the present invention, when the wiring path is traced back in the direction of the voltage application position, a wiring having a high possibility of failure is referred to by referring to a failure dictionary which models an intermediate potential propagation phenomenon due to a defect in advance. This is a CAD tool for semiconductor defect analysis, which is characterized by selecting and going upstream.

【0012】また、本発明は、半導体装置に複数種の電
圧設定パターンに基づく電圧を印加した場合の反応状態
を、発光顕微鏡を用いて前記パターン毎の反応情報とし
て取得し、前記各々の反応情報を前記半導体装置のレイ
アウトパターン情報と照合し、前記反応情報の示す位置
の範囲内に存在するトランジスタから配線経路を電圧印
加位置方向に遡上することで各々の遡上配線を演算処理
手段により抽出し、各トランジスタに対応した前記遡上
配線の経路が合致もしくは隣接している配線範囲を特定
して表示手段に表示させることを特徴とする半導体不良
解析方法である。
Further, according to the present invention, a reaction state when a voltage based on a plurality of types of voltage setting patterns is applied to a semiconductor device is obtained as reaction information for each pattern by using an emission microscope, and each reaction information is obtained. Is checked with the layout pattern information of the semiconductor device, and the wiring route is traced back from the transistor existing within the range of the position indicated by the reaction information in the direction of the voltage application position to extract each traced wiring by the arithmetic processing means. Then, the semiconductor defect analysis method is characterized in that a wiring range in which the paths of the upstream wirings corresponding to the respective transistors match or are adjacent to each other is specified and displayed on the display means.

【0013】また、本発明は、半導体装置に電圧設定パ
ターンに基づく電圧を印加した場合の反応状態を、発光
顕微鏡を用いて反応情報を取得し、前記反応情報が複数
ある場合には、各々の反応情報を前記半導体装置のレイ
アウトパターン情報と照合し、前記反応情報の位置の範
囲内に存在するトランジスタから配線経路を電圧印加位
置方向に遡上することで各々の遡上配線を演算処理手段
により特定し、各トランジスタに対応した前記遡上配線
の経路が合致もしくは隣接している配線範囲を特定して
表示手段に表示させることを特徴とする半導体不良解析
方法である。
According to the present invention, the reaction state when a voltage based on the voltage setting pattern is applied to the semiconductor device is used to acquire reaction information using an emission microscope. The reaction information is collated with the layout pattern information of the semiconductor device, and the wiring paths are traced back in the voltage application position direction from the transistors existing within the range of the position of the reaction information, whereby each of the traced wirings is processed by the arithmetic processing means. The semiconductor defect analysis method is characterized in that a wiring range in which the path of the upstream wiring corresponding to each transistor is matched or adjacent is specified and displayed on the display means.

【0014】また、本発明は、前記反応情報の示す位置
の範囲内に複数のトランジスタが存在する場合には、当
該範囲内における発光強度の高い範囲に位置するトラン
ジスタから配線遡上の演算処理を行うことを特徴とする
半導体不良解析方法である。
Further, in the present invention, when a plurality of transistors are present within the range of the position indicated by the reaction information, the wiring upstream from the transistors located in the range of high emission intensity within the range is subjected to arithmetic processing. This is a semiconductor defect analysis method characterized by being performed.

【0015】また、本発明は、前記配線経路を電圧印加
位置方向に遡上するときに、予め欠陥による中間電位伝
搬現象をモデル化した故障辞書を参照して、故障の可能
性の高い配線を選別して遡上することを特徴とする半導
体不良解析方法である。
Further, according to the present invention, when the wiring path is traced back in the direction of the voltage application position, a wiring having a high possibility of failure is referred to by referring to a failure dictionary which models an intermediate potential propagation phenomenon due to a defect in advance. This is a semiconductor defect analysis method characterized by selecting and going upstream.

【0016】また、本発明は、半導体装置に複数種の電
圧設定パターンに基づく電圧を印加した場合に、物理解
析装置により取得された前記パターン毎の反応情報の入
力を受けるステップと、前記各々の反応情報に対応する
反応形状を代表するテンプレートを形成するステップ
と、前記テンプレートと前記半導体装置のレイアウトパ
ターン情報とをマッチングすることで、レイアウト上の
配線経路を演算処理手段により抽出するステップと、各
パターンに対応した前記配線経路を表示手段に表示させ
るステップと、を実行させることを特徴とする半導体不
良解析用のCADツールである。
Further, according to the present invention, when a voltage based on a plurality of types of voltage setting patterns is applied to the semiconductor device, a step of receiving input of reaction information for each pattern acquired by the physical analysis device, and each of the above. Forming a template representative of a reaction shape corresponding to the reaction information; and matching the template with layout pattern information of the semiconductor device to extract a wiring path on the layout by an arithmetic processing means, A CAD tool for semiconductor defect analysis, characterized by executing the step of displaying the wiring route corresponding to a pattern on a display means.

【0017】また、本発明は、半導体装置に複数種の電
圧設定パターンに基づく電圧を印加した場合に、物理解
析装置により取得された前記パターン毎の反応情報の入
力を受けるステップと、前記各々の反応情報に対応する
反応形状を代表するテンプレートを形成するステップ
と、前記テンプレートと前記半導体装置のレイアウトパ
ターン情報とをマッチングすることで、レイアウト上の
配線経路を演算処理手段により抽出するステップと、各
パターンに対応した前記抽出された配線経路を重畳した
場合に、配線密度の程度に基づく密集分布を表示手段に
表示させるステップと、を実行させることを特徴とする
半導体不良解析用のCADツールである。
Further, according to the present invention, when a voltage based on a plurality of types of voltage setting patterns is applied to the semiconductor device, a step of receiving the reaction information for each pattern acquired by the physical analysis device, Forming a template representative of a reaction shape corresponding to the reaction information; and matching the template with layout pattern information of the semiconductor device to extract a wiring path on the layout by an arithmetic processing means, A CAD tool for semiconductor defect analysis, characterized in that when the extracted wiring paths corresponding to a pattern are superimposed, a step of displaying a dense distribution based on the degree of wiring density on a display means is executed. .

【0018】また、本発明は、前記配線経路を重畳した
場合に、同電位の配線経路が密となる個所を削除して演
算処理した結果の密度分布を表示させることを特徴とす
る半導体不良解析用のCADツールである。
Further, according to the present invention, when the wiring paths are overlapped with each other, a portion where the wiring paths having the same potential are dense is deleted and a density distribution as a result of arithmetic processing is displayed to display a semiconductor defect analysis. Is a CAD tool for.

【0019】また、本発明は、前記物理解析装置とし
て、OBIRCH解析装置を用いることを特徴とする半導体不
良解析用のCADツールである。
Further, the present invention is a CAD tool for semiconductor defect analysis, characterized in that an OBIRCH analysis device is used as the physical analysis device.

【0020】また、本発明は、半導体装置に複数種の電
圧設定パターンに基づく電圧を印加した場合の反応状態
を、物理解析装置により前記パターン毎の反応情報とし
て取得し、前記各々の反応情報に対応する反応形状を代
表するテンプレートを形成し、前記テンプレートと前記
半導体装置のレイアウトパターン情報とをマッチングす
ることで、レイアウト上の配線経路を演算処理手段によ
り抽出し、各パターンに対応した前記配線経路を表示手
段に表示することを特徴とする半導体不良解析方法であ
る。
Further, according to the present invention, a reaction state when a voltage based on a plurality of types of voltage setting patterns is applied to a semiconductor device is acquired as reaction information for each pattern by a physical analysis device, and the respective reaction information is obtained. By forming a template representing the corresponding reaction shape and matching the template with the layout pattern information of the semiconductor device, the wiring path on the layout is extracted by the arithmetic processing means, and the wiring path corresponding to each pattern is extracted. Is displayed on the display means.

【0021】また、本発明は、半導体装置に複数種の電
圧設定パターンに基づく電圧を印加した場合の反応状態
を、物理解析装置により前記パターン毎の反応情報とし
て取得し、前記各々の反応情報に対応する反応形状を代
表するテンプレートを形成し、前記テンプレートと前記
半導体装置のレイアウトパターン情報とをマッチングす
ることで、レイアウト上の配線経路を演算処理手段によ
り抽出し、各パターンに対応した前記抽出された配線経
路を重畳した場合に、配線密度の程度に基づく密集分布
を表示手段に表示することを特徴とする半導体不良解析
方法である。
Further, according to the present invention, a reaction state when a voltage based on a plurality of types of voltage setting patterns is applied to a semiconductor device is acquired as reaction information for each pattern by a physical analysis device, and the reaction information is obtained for each of the reaction information. By forming a template representing a corresponding reaction shape and matching the template with the layout pattern information of the semiconductor device, the wiring path on the layout is extracted by the arithmetic processing means, and the extracted corresponding to each pattern is extracted. When the wiring paths are overlapped with each other, a dense distribution based on the degree of wiring density is displayed on the display means.

【0022】また、本発明は、前記配線経路を重畳した
場合に、同電位の配線経路が密となる個所を削除して演
算処理した結果の密度分布を表示させることを特徴とす
る半導体不良解析方法である。
Further, according to the present invention, when the wiring paths are overlapped with each other, a portion where the wiring paths having the same potential are dense is deleted and the density distribution of the result of the arithmetic processing is displayed to display the semiconductor defect analysis. Is the way.

【0023】[0023]

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。 (第1の実施の形態)本発明における第1の実施の形態
のCAD装置とそのシステムを、図2を用いて説明す
る。CAD装置1は、データ記憶部10、データ演算部
11、プログラム記憶部12により構成する。ネットワ
ーク15を介して、設計データベース7に蓄積されたレ
イアウトデータ8、ネットリスト9、スケマティック
(図示せず)、設計付加情報(テクノロジーファイルな
ど、図示せず)等をファイル転送してデータ記憶部10
に所望の前処理を施して記憶させる。一方、発光顕微鏡
2に故障位置特定を行うべき試料3を搭載し、予めプロ
グラミングしておいたテストパターン5に基づいてテス
ター4を駆動し、試料3に所望の電圧印加を行う。この
とき得られた発光顕微鏡画像6を、ネットワーク15を
介して、データ記憶部10に記憶させる。そこで、予め
プログラム記憶部12に組み込んでおいたプログラムに
基づいて、データ演算部11にてレイアウトデータ8、
ネットリスト9などの設計情報と、発光顕微鏡画像6と
を用いて故障位置特定作業を行う(詳細な手順は後述す
る)。なお、ネットワーク15の代用として、DAT
(図示せず)などの記録媒体でデータ通信しても良い。
CAD装置1に接続された入力装置13と出力装置によ
り、ユーザとのインターフェースを可能にする。ユーザ
が入力装置13を介して、CAD装置1により、発光顕
微鏡2の駆動制御するなどの連動をさせてもよい。ま
た、データ演算部11で求めた演算結果(故障位置の座
標など)をデータベース(図示せず)に記憶させても良
い。
BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. (First Embodiment) A CAD apparatus and a system thereof according to a first embodiment of the present invention will be described with reference to FIG. The CAD device 1 includes a data storage unit 10, a data calculation unit 11, and a program storage unit 12. Through the network 15, the layout data 8, the netlist 9, the schematic (not shown), the additional design information (technology file, not shown), etc. accumulated in the design database 7 are file-transferred to the data storage unit 10.
The desired pre-processing is performed and stored. On the other hand, the light emitting microscope 2 is mounted with the sample 3 for which the failure position is to be identified, and the tester 4 is driven based on the pre-programmed test pattern 5 to apply a desired voltage to the sample 3. The emission microscope image 6 obtained at this time is stored in the data storage unit 10 via the network 15. Therefore, based on the program stored in the program storage unit 12 in advance, the data calculation unit 11 performs the layout data 8,
The failure position specifying operation is performed using the design information such as the netlist 9 and the emission microscope image 6 (detailed procedure will be described later). As an alternative to the network 15, DAT
Data communication may be performed using a recording medium (not shown) or the like.
The input device 13 and the output device connected to the CAD device 1 enable the interface with the user. The user may interlock with the CAD device 1 via the input device 13 to drive and control the light emission microscope 2. Further, the calculation result (coordinates of the failure position, etc.) obtained by the data calculation unit 11 may be stored in a database (not shown).

【0024】次に、具体的な故障位置特定方式について
説明する。図1は、複数のテストパターン(複数種の電
圧設定パターン)を入力したときの故障位置特定方式を
説明する図である。図1(a)、(b)は、テストパタ
ーンA、Bをそれぞれ入力したときをレイアウトデータ
8と発光顕微鏡画像6の重ね合わせ画像を示している。
まず、図1(a)でテストパターンAを入力したとき、
レイアウトパターン20上に、発光した点の発光画像2
2が表示できる。このとき、発光画像22の領域に位置
するトランジスタ21を特定する。ここで、トランジス
タ21自体が故障している場合もあるが、トランジスタ
21は正常で、そこに至る配線経路に故障原因がある場
合がある。そこで、まず、このトランジスタ21の信号
入力側に遡って得られた遡上配線経路23を、出力装置
14に表示したレイアウトパターン上でハイライト表示
させる。この遡上には、ネットリスト9に記述された結
線情報を活用しても良いし、レイアウトデータ8の図形
形状及び配置情報を用いても良い。また、データ記憶部
10に、この遡上配線経路23の配線結線情報を記憶し
ておいてもよい。次に、図1(b)では、テストパター
ンBを用いて、図1(a)と同様の作業を行う。ここで
は、発光画像24と遡上経路配線25が得られる。ここ
で、図1(c)に示すように、テストパターンA及びB
における、発光画像と遡上配線経路を重畳させる。遡上
配線経路23及び25の重複した配線26(最も太く図
示した部分)が故障である可能性が最も高いと推定さ
れ、この重複した配線26の座標位置や、ネットリスト
に示された配線ネットの名称を特定する。もし、重複し
た配線26に欠陥があるのを確認するには、電子ビーム
テスターなどで、電位状態を確認することもできるし、
ここで欠陥が見つからなかった場合は、さらにテストパ
ターン信号入力側に遡上して故障配線を特定すればよ
い。一つのテストパターンで、複数の発光箇所が存在す
る場合も、同様に、遡上経路を重畳することで、故障箇
所の絞り込みが可能となる。また、このとき、遡上する
トランジスタの段数をユーザが設定できるようにソフト
ウェアプログラムを作成しておくことは有効である。
尚、故障確率が高いとして抽出する条件としては、上述
した重複(合致)する場合に限らず、お互いの配線が隣
接していることを条件としても実現できる。隣接してい
ればショートする可能性が高いからである。
Next, a specific fault location identifying method will be described. FIG. 1 is a diagram illustrating a failure position identifying method when a plurality of test patterns (a plurality of types of voltage setting patterns) are input. 1A and 1B show overlay images of the layout data 8 and the emission microscope image 6 when the test patterns A and B are input, respectively.
First, when the test pattern A is input in FIG.
A luminescent image 2 of the lit points on the layout pattern 20
2 can be displayed. At this time, the transistor 21 located in the area of the emission image 22 is specified. Here, the transistor 21 itself may be defective, but the transistor 21 is normal and the wiring route leading to the transistor 21 may be the cause of the failure. Therefore, first, the run-up wiring path 23 obtained by going back to the signal input side of the transistor 21 is highlighted on the layout pattern displayed on the output device 14. The connection information described in the netlist 9 may be used for this run-up, or the graphic shape and layout information of the layout data 8 may be used. Further, the data storage unit 10 may store the wiring connection information of the upstream wiring route 23. Next, in FIG. 1B, the same work as in FIG. 1A is performed using the test pattern B. Here, the emission image 24 and the upstream route wiring 25 are obtained. Here, as shown in FIG. 1C, test patterns A and B
In, the emission image and the upstream wiring route are superimposed. It is estimated that the overlapping wiring 26 (the thickest portion shown) of the upstream wiring paths 23 and 25 is most likely to be in failure, and the coordinate position of this overlapping wiring 26 and the wiring net shown in the netlist are shown. Specify the name of. If it is confirmed that the duplicated wiring 26 is defective, the potential state can be confirmed by an electron beam tester or the like.
If no defect is found here, the faulty wiring may be specified by further going up to the test pattern signal input side. Even when there are a plurality of light emitting points in one test pattern, the failure points can be narrowed down by overlapping the run-up paths. In addition, at this time, it is effective to create a software program so that the user can set the number of stages of transistors to be traced back.
Note that the condition to be extracted because the failure probability is high is not limited to the case of overlapping (matching) as described above, and the condition that the wires are adjacent to each other can be realized. This is because there is a high possibility that a short circuit will occur if they are adjacent.

【0025】次に、発光画像に基づいて、発光箇所に存
在するトランジスタを特定する方式について説明する。
はじめに、ユーザが画面上でトランジスタの特定するの
を支援する方式について述べる。図3は、CAD装置の
画面上における不良トランジスタの抽出方式を示す図で
ある。発光画像22とレイアウトパターン20の重ね合
わせ画像をユーザが確認した上で、マウスなどの入力装
置13を用いて、カーソル30でドラッグして指定領域
枠31を指定する。この枠の座標の領域内に存在するト
ランジスタ21を自動抽出する。この結果は、出力装置
14に出力しても良いし、不良が見つかったトランジス
タの座標や名称、配線ネットをデータ記憶部に保存して
も良い。トランジスタは、レイアウトデータ8、ネット
リスト9、スケマティックを用いて特定するか、レイア
ウトデータ8のみでCAD装置に組み込んだソフトウェ
アプログラムで特定することができる。
Next, a method for identifying the transistor existing in the light emitting portion based on the light emitting image will be described.
First, a method for assisting the user in identifying the transistor on the screen will be described. FIG. 3 is a diagram showing a method of extracting defective transistors on the screen of the CAD device. After the user confirms the superimposed image of the luminescent image 22 and the layout pattern 20, the user designates the designated area frame 31 by dragging with the cursor 30 using the input device 13 such as a mouse. The transistors 21 existing within the coordinate area of this frame are automatically extracted. The result may be output to the output device 14, or the coordinates and name of the transistor in which the defect is found and the wiring net may be stored in the data storage unit. The transistor can be specified by using the layout data 8, the netlist 9 and the schematic, or can be specified by the software program installed in the CAD device only by the layout data 8.

【0026】また、CAD装置に組み込んだソフトウェ
アプログラムにより、自動で発光トランジスタを特定す
ることもできる。図4は発光画像からトランジスタを自
動特定する方式を示す図である。図4(a)に示すよう
にレイアウトパターン20上に発光画像24を重ね合わ
せた後、図4(b)のごとく、発光部の画像を任意のし
きい値で2値化し、この2値化した発光画像40を図4
(c)においてクラスタリングする。クラスタリング
は、2値化した発光画像40をひとかたまりの発光エリ
アとして認識するためのもので、図4(c)に示したよ
うに縁取ることができる。また、図4(c)’に示すよ
うに、2値化した発光画像40の最外周のピクセルを囲
う長方形を算出することも可能である。図4(c)及び
(c)’で発光領域がデータとして定義できれば、その
領域に存在するトランジスタを定義することは容易であ
る。上記クラスタリングは、2箇所異常の発光が同時に
発生するような場合に有効である。
Further, the light emitting transistor can be automatically specified by a software program installed in the CAD device. FIG. 4 is a diagram showing a method of automatically identifying a transistor from a light emission image. As shown in FIG. 4A, after superimposing the luminescent image 24 on the layout pattern 20, as shown in FIG. 4B, the image of the luminescent part is binarized with an arbitrary threshold value, and this binarization is performed. The luminescent image 40 is shown in FIG.
Clustering is performed in (c). The clustering is for recognizing the binarized light emitting image 40 as a group of light emitting areas, and can be framed as shown in FIG. 4C. Further, as shown in FIG. 4C ', it is also possible to calculate a rectangle surrounding the outermost peripheral pixels of the binarized light emission image 40. If the light emitting region can be defined as data in FIGS. 4C and 4C ′, it is easy to define the transistors existing in the region. The above clustering is effective in the case where abnormal light emission occurs at two locations at the same time.

【0027】さらに、発光強度を活用して不良トランジ
スタの重みづけを行う方式について説明する。図5は、
発光強度分布に基づいて不良トランジスタを抽出する方
式を示す図である。発光画像22の色の濃い部分が、発
光強度の高い部分である。発光現象は、このように任意
の強度分布を持つことが一般的であり、その中心が異常
な光を発生している場所である可能性が高い。ここで
は、トランジスタ27、28の順に発光強度が高くなっ
ている。従って、不良の疑わしさの観点から、解析対象
とすべき優先順位は、トランジスタ27,28の順とな
る。例えば、発光強度分布を16階調のグレイスケール
で表現すれば、最も輝度の高い階調から順に、各々の階
調を有する領域に存在したトランジスタを特定していく
ことで、優先順位付けができる。 (第2の実施の形態)次に、本発明における第2の実施
の形態について述べる。ここでは、発光顕微鏡の代わり
にOBIRCH解析装置を用いた場合の故障箇所特定方
式について述べる。CAD装置とそのシステムについて
は、図2の発光顕微鏡をOBIRCH解析装置におきか
えればよい。
Further, a method of weighting defective transistors by utilizing the emission intensity will be described. Figure 5
It is a figure which shows the system which extracts a defective transistor based on light emission intensity distribution. The dark part of the luminescent image 22 is the part with high luminescence intensity. The light emission phenomenon generally has an arbitrary intensity distribution like this, and the center thereof is highly likely to be a place where abnormal light is generated. Here, the light emission intensity increases in the order of the transistors 27 and 28. Therefore, from the viewpoint of suspicion of a defect, the priority order to be analyzed is the order of the transistors 27 and 28. For example, if the light emission intensity distribution is expressed by a gray scale of 16 gradations, priority can be set by specifying the transistors existing in the areas having the respective gradations in order from the gradation having the highest brightness. . (Second Embodiment) Next, a second embodiment of the present invention will be described. Here, a failure location identifying method when an OBIRCH analyzer is used instead of the light emission microscope will be described. Regarding the CAD device and its system, the emission microscope of FIG. 2 may be replaced with an OBIRCH analysis device.

【0028】図6は、OBIRCH画像から異常反応の
あった配線を特定する方式を示す図である。OBIRC
H画像50とレイアウトパターン20の重ね合わせ画像
をユーザが確認した上で、マウスなどの入力装置13を
用いて、カーソル30でOBIRCH画像と重なり合っ
たレイアウト配線を指定する。この結果は、出力装置1
4にハイライト表示して出力しても良いし、異常が見つ
かった配線の座標や配線ネット名称をデータ記憶部に保
存しても良い。このとき、レイアウトデータ8、ネット
リスト9を用いて配線ネットまで特定してもよいし、レ
イアウトデータ8のみで特定し座標を出力させてもよ
い。
FIG. 6 is a diagram showing a method for identifying a wiring having an abnormal reaction from an OBIRCH image. OBIRC
After the user confirms the superimposed image of the H image 50 and the layout pattern 20, the layout wiring overlapping the OBIRCH image is designated by the cursor 30 using the input device 13 such as a mouse. The result is output device 1
4 may be highlighted and output, or the coordinates of the wiring where the abnormality is found and the wiring net name may be stored in the data storage unit. At this time, the wiring net may be specified by using the layout data 8 and the net list 9, or the coordinates may be output by specifying only the layout data 8.

【0029】OBIRCH解析装置から得られるOBI
RCH画像は、配線ピッチと比較して分解能が低く、幅
が太くなって現れるために、一本の配線に特定できない
場合がある(図7の太線部分に例示)。これを解決する
方法を次に述べる。図7から図10は、OBIRCH画
像から異常の疑いのある配線を抽出する方式を示す図で
ある。まずはじめに、レイアウトパターン20とOBI
RCH画像50を重ね合わせた状態で、図7に示すよう
に、OBIRCH画像の一部を囲うように第一指定領域
枠51を入力装置13とカーソル30により指定する。
これにより図8に示すように、この領域を通過する故障
嫌疑配線52が一つ、あるいは複数特定できる。一つの
配線ネットに特定できた場合は、OBIRCH画像50
と故障嫌疑配線52の合致を確認して終了する。ここ
で、複数の配線ネットが出力された場合は、図9に示す
ように、第二指定領域枠53を指定する。ここで、第一
指定領域枠51を通過し、かつ、第二指定領域枠53を
通過すると言う条件で、配線ネットを検索することで、
さらに故障候補を絞り込むことができる。図10では、
故障配線54を一本だけに特定できた場合を示してい
る。
OBI obtained from OBIRCH analyzer
The RCH image has a low resolution as compared with the wiring pitch and appears with a wide width, so that it may not be possible to identify it as one wiring (exemplified by the thick line portion in FIG. 7). A method for solving this will be described below. FIG. 7 to FIG. 10 are diagrams showing a method of extracting a wiring having a suspicion of abnormality from an OBIRCH image. First, the layout pattern 20 and OBI
With the RCH images 50 superposed, as shown in FIG. 7, the first designated area frame 51 is designated by the input device 13 and the cursor 30 so as to surround a part of the OBIRCH image.
Thereby, as shown in FIG. 8, one or a plurality of failure suspect wirings 52 passing through this area can be specified. OBIRCH image 50 when it is possible to specify one wiring net
After confirming that the failure suspect wiring 52 matches, the process ends. Here, when a plurality of wiring nets are output, the second designated area frame 53 is designated as shown in FIG. Here, by searching the wiring net under the condition that the first designated area frame 51 is passed and the second designated area frame 53 is passed,
Further, the failure candidates can be narrowed down. In FIG.
The case where only one faulty wiring 54 can be identified is shown.

【0030】次に、OBIRCHの画像から自動的に故
障候補を絞り込む方式について述べる。図11は、OB
IRCH画像からの故障配線絞り込み方式を示す図であ
る。まずはじめに、図11(a)にて、OBIRCH画
像50を取得する。図11(b)では、画像処理によ
り、このOBIRCH画像50のノイズ成分を除去し
て、配線経路の形状を再現できるようなテンプレート5
5に成型する。図11(c)に示すようにこのテンプレ
ートに合致する配線経路を、レイアウトから抽出して、
故障配線56を特定することができる。
Next, a method for automatically narrowing down failure candidates from OBIRCH images will be described. FIG. 11 shows OB
It is a figure which shows the fault wiring narrowing-down method from an IRCH image. First, the OBIRCH image 50 is acquired in FIG. In FIG. 11B, the template 5 that can reproduce the shape of the wiring path by removing the noise component of the OBIRCH image 50 by image processing.
Mold to 5. As shown in FIG. 11C, a wiring path that matches this template is extracted from the layout,
The faulty wiring 56 can be identified.

【0031】以上述べた故障配線の特定方式を活用し
て、欠陥が存在している箇所を特定する方式について説
明する。図12は、複数のテストパターンを入力したと
きの故障箇所の絞り込み方式を示す図である。同図で
は、図12(a)から(d)において、4種類のテスト
パターンを入力した。それぞれのテストパターンにおい
て、図6から図11に示したようなOBIRCH故障配
線特定法を用いて、OBIRCH反応のあった配線60
から63が特定する。図12(e)では、OBIRCH
反応のあった配線60から63を重ね合わせて、交差あ
るいは密集領域64を特定することで、欠陥70の所在
を特定することが可能となる。このとき、作業者が視覚
的に密集領域を判断しても良いし、この作業を支援する
ために強調させることも有効である。図13は、この密
集度分布の表示方式を示す図である。図13(a)は、
OBIRCH反応のあった配線60から63を重ね合わ
せた図である。図13(b)に示すように、このレイア
ウトを直交格子状に分割し、各々の格子面積に対する前
記OBIRCH反応の合った配線の占有率を算出すれ
ば、密集度分布図65を簡単に表示することが可能とな
る。この後、この密集領域の座標、もしくは、密集度の
高い重心点の座標を自動的に計算させて、その後の分析
作業時間を短縮させることが可能となる。
A method for identifying a location where a defect exists by utilizing the above-described faulty wiring identifying method will be described. FIG. 12 is a diagram showing a method of narrowing down a failure portion when a plurality of test patterns are input. In FIG. 12, four types of test patterns are input in FIGS. 12A to 12D. In each test pattern, the wiring 60 having an OBIRCH reaction was obtained by using the OBIRCH fault wiring identification method as shown in FIGS. 6 to 11.
To 63 specify. In FIG. 12 (e), OBIRCH
It is possible to specify the location of the defect 70 by overlapping the reacted wirings 60 to 63 and specifying the intersecting or dense area 64. At this time, the operator may visually judge the dense area, and it is also effective to emphasize the area in order to support this operation. FIG. 13 is a diagram showing a display method of this density distribution. FIG. 13A shows
It is the figure which overlap | superposed the wiring 60 to 63 which had OBIRCH reaction. As shown in FIG. 13B, if this layout is divided into orthogonal grids and the occupancy of the wirings in which the OBIRCH reaction is matched with respect to each grid area is calculated, the density distribution map 65 is displayed easily. It becomes possible. After that, the coordinates of this dense region or the coordinates of the center of gravity with high density can be automatically calculated, and the subsequent analysis work time can be shortened.

【0032】一方、欠陥が短絡を引き起こす場合を考え
ると、以下のような密集度分布の表現方式で、欠陥箇所
の特定精度を支援することができる。図14は、異種配
線の密集度の表現方式を示す図である。図14(a)
は、OBIRCH反応のあった配線の重ね合わせを行っ
たものである。このうち、OBIRCH反応のあった配
線66及び67は、同電位の配線が密集しているため、
たとえそれが短絡したとしても他の配線に短絡しない限
り、機能に影響を及ぼさない場合がある。従って、図1
3で述べた、単なる配線の密集度を表現する方式では、
図14(b)に示すような密集度の高いエリア(最もハ
ッチングの濃い部分)が複数出現したり、欠陥特定精度
が低下する。そこで、図14(c)に示すように、配線
を識別して異種配線の密集度のみを計算することで、真
のクリティカル領域69を特定することが可能である。
On the other hand, considering the case where a defect causes a short circuit, the accuracy of specifying a defective portion can be supported by the following expression method of the density distribution. FIG. 14 is a diagram showing a method of expressing the density of different wirings. FIG. 14 (a)
In the figure, wirings having an OBIRCH reaction are superposed. Of these, the wirings 66 and 67 that have undergone the OBIRCH reaction are densely packed with the same potential.
Even if it is short-circuited, it may not affect the function unless it is short-circuited to another wiring. Therefore, FIG.
In the method of expressing the density of wirings described in Section 3,
As shown in FIG. 14 (b), a plurality of areas with high density (the portion with the highest hatching) appear, and the defect identification accuracy decreases. Therefore, as shown in FIG. 14C, the true critical region 69 can be specified by identifying the wires and calculating only the density of different wires.

【0033】CAD装置1に搭載したプログラム記憶部
12に記憶させるソフトウェアプログラムの説明を行
う。図15は、アルゴリズムを示す図である。ここで
は、代表的なアルゴリズムについて述べ、本発明の実施
の形態に述べる手順を適宜、組み入れることは可能であ
る。まずはじめに、レイアウトデータ8、ネットリスト
9、スケマティック(図示せず)、設計付加情報(テク
ノロジーファイルなど、図示せず)等をデータ記憶部1
0に所望の前処理を施して記憶させる(ステップ1)。
次に、テストパターン5に基づいてテスター4を駆動
し、ウエハ等の半導体装置である試料3に所望の電圧印
加を行う(ステップ2)。この状態で、発光顕微鏡2を
駆動し、このとき得られた発光顕微鏡画像6を、データ
記憶部10に記憶させる(ステップ3)。ここで、発光
顕微鏡画像6とレイアウトデータ8の重ね合わせを行う
(ステップ4)。次に、発光領域に存在するトランジス
タを特定する(ステップ5)。このトランジスタの入力
側の配線経路を遡上する(ステップ6)。このとき、ト
ランジスタの遡上段数は予めプログラムに記憶しておい
ても良いし、遡上の前に予め作業者の入力を促しても良
い。複数のテストパターンを入力する場合、発光解析を
継続し(ステップ7)、ステップ2からステップ6を繰
り返す。テストパターンを入力し終わったら、重複配線
経路を特定し、記憶そして出力する(ステップ8)。 (第3の実施の形態)上記実施の形態では発光顕微鏡、
OBIRCH解析装置それぞれで不良箇所の推定を実施してい
る例を示したが、実際の解析では、両者の情報を総合し
て不良箇所を推定することも可能である。その一つの方
式は、OBIRCH解析装置で絞り込んだ不良候補(例えば、
配線やトランジスタ素子)と、発光顕微鏡で検出した発
光点から遡上して得られた不良候補とを照合して、不良
箇所の絞り込みを行う手法である。これを行うことで、
不良箇所特定の確度を向上させ、さらに不良箇所を絞り
込むための電子ビームテスタによる解析、あるいは、そ
の準備のためのFIB加工の試行錯誤回数を、極力低減さ
せることができる。 (第4の実施の形態)前記した発光顕微鏡による不良箇
所特定において、不良箇所をさらに短時間で正確に絞り
込む方式について述べる。本実施の形態を説明するた
め、はじめに、中間電位化によるMOSトランジスタの
発光現象について、図16を用いて説明を行う。この中
間電位化現象は、代表的な発光現象の原因の一つであ
る。MOS(A)103のゲートに接続されている配線
(A)101と配線(B)102とが、短絡欠陥104
により短絡した場合を考える。ある状態において、配線
(A)101と配線(B)102の本来設定されるべき
電圧が異なるとき、この短絡により、互いの電位に影響
されて、各配線の設定電位の中間的な電位となることを
中間電位化という。配線(A)101が中間電位となる
と、MOS(A)103にはゲートをON/OFFする
ための入力電位が不完全な状態となり、接点不良を起こ
す。この段階で、MOS(A)103に過渡的な異常電
流が流れることにより、発光を起こすことがある。ま
た、MOS(A)103の接点不良状態は、その出力側
にあるMOS(B)105のゲート電位の不安定な状態
を生じさせるため、MOS(B)105に過渡的な異常
電流が流れることにより、MOS(B)105において
発光が見られる。以上が、中間電位化による発光現象で
ある。
The software program stored in the program storage unit 12 mounted on the CAD device 1 will be described. FIG. 15 is a diagram showing an algorithm. Here, a typical algorithm is described, and the procedures described in the embodiments of the present invention can be incorporated as appropriate. First, the layout data 8, netlist 9, schematic (not shown), additional design information (technology file, etc., not shown), etc. are stored in the data storage unit 1.
0 is subjected to desired preprocessing and stored (step 1).
Next, the tester 4 is driven based on the test pattern 5 to apply a desired voltage to the sample 3 which is a semiconductor device such as a wafer (step 2). In this state, the light emission microscope 2 is driven, and the light emission microscope image 6 obtained at this time is stored in the data storage unit 10 (step 3). Here, the emission microscope image 6 and the layout data 8 are overlaid (step 4). Next, the transistors existing in the light emitting region are specified (step 5). The wiring path on the input side of this transistor is traced back (step 6). At this time, the number of upstream stages of the transistors may be stored in the program in advance, or an operator may be prompted in advance before traveling upstream. When a plurality of test patterns are input, the light emission analysis is continued (step 7) and steps 2 to 6 are repeated. After inputting the test pattern, the overlapping wiring route is specified, stored and output (step 8). (Third Embodiment) In the above embodiment, a light emission microscope,
Although an example is shown in which each OBIRCH analyzer estimates the defective portion, in the actual analysis, it is possible to estimate the defective portion by combining the information of both. One of the methods is a defect candidate narrowed down by the OBIRCH analysis device (for example,
This is a method of narrowing down the defective portion by collating the wiring and the transistor element) with the defective candidate obtained by going up from the light emitting point detected by the light emitting microscope. By doing this,
It is possible to improve the accuracy of defect location identification and further reduce the number of trial and error times of analysis by an electron beam tester for narrowing down the defect location or FIB processing for preparation thereof. (Fourth Embodiment) A description will be given of a method of accurately narrowing down a defective portion in a shorter time when the defective portion is identified by the light emission microscope. In order to describe the present embodiment, first, a light emission phenomenon of a MOS transistor due to application of an intermediate potential will be described with reference to FIG. This phenomenon of intermediate potential generation is one of the causes of a typical light emission phenomenon. The wiring (A) 101 and the wiring (B) 102 connected to the gate of the MOS (A) 103 have a short circuit defect 104.
Consider the case of a short circuit due to. In a certain state, when the wiring (A) 101 and the wiring (B) 102 have different voltages to be originally set, this short circuit influences each other's potential, and becomes an intermediate potential of the set potential of each wiring. This is called intermediate potential. When the wiring (A) 101 has an intermediate potential, the MOS (A) 103 has an incomplete input potential for turning the gate on and off, causing a contact failure. At this stage, a transient abnormal current may flow through the MOS (A) 103 to cause light emission. Further, the contact failure state of the MOS (A) 103 causes an unstable state of the gate potential of the MOS (B) 105 on the output side thereof, so that a transient abnormal current flows in the MOS (B) 105. Thus, light emission can be seen in the MOS (B) 105. The above is the light emission phenomenon due to the intermediate potential.

【0034】次に、論理回路において、このような中間
電位化による発光現象がどのように伝搬するかを考え
る。図17は、基本的な論理回路の一つであるNAND
回路をとりあげ、中間電位の伝搬現象について説明を行
う。図17では、NAND回路の入力となるX端子11
0にはLow電位、Y端子111にはHigh電位とな
る本来の状態において、これらの端子の何れかが中間電
位化した場合を示している。図17(a)は、X端子1
10が中間電位となった場合、図17(b)は、Y端子
111が中間電位となった場合を示している。まず、図
17(a)は、pMOS112に中間電位が入力される
ため、 (1)pMOS112の出力は、中間電位あるいは、H
igh/Lowにふらついた電位状態となる。 (2)pMOS113は、正常なY端子111のHig
h電位により、OFFとなるため、pMOS113の出
力は浮遊電位となる。 (3)X端子110の中間電位は、nMOS115と、
これによって引き起こされるnMOS114の動作不安
定を引き起こす(High/Lowにふらついた電位状
態)。
Next, in the logic circuit, how the light emission phenomenon due to the intermediate potential is propagated will be considered. FIG. 17 shows a NAND which is one of basic logic circuits.
The circuit is taken up and the propagation phenomenon of the intermediate potential is explained. In FIG. 17, the X terminal 11 that is the input of the NAND circuit
In the original state where 0 is a Low potential and Y terminal 111 is a High potential, one of these terminals has an intermediate potential. FIG. 17A shows the X terminal 1
17B shows the case where the Y terminal 111 has the intermediate potential. First, in FIG. 17A, since the intermediate potential is input to the pMOS 112, (1) the output of the pMOS 112 is the intermediate potential or H level.
It becomes a potential state swaying to high / Low. (2) The pMOS 113 has a high Y terminal 111 High
Since it is turned off by the h potential, the output of the pMOS 113 becomes a floating potential. (3) The intermediate potential of the X terminal 110 is nMOS 115,
This causes the operation instability of the nMOS 114 to occur (potential state swaying High / Low).

【0035】NAND回路全体でみれば、これら、
(1)(2)(3)の電位状態から決定されるため、結
局、出力端子116の電位状態は、ふらついた状態とな
る。
In the NAND circuit as a whole, these
Since it is determined from the potential states of (1), (2), and (3), the potential state of the output terminal 116 eventually becomes a wandering state.

【0036】一方、図17(b)については、 (4)正常なX端子110のLow電位入力により、p
MOS112はONとなり、出力は、Highとなる。 (5)Y端子111の中間電位化によりpMOS113
の動作はON/OFFにふらつき、ONの時はHigh
出力、OFFの時は浮遊電位となる。 (6)また、Y端子111の中間電位入力によって、n
MOS114はふらつくが、X端子110のLow電位
によるnMOS115のOFF状態によって、結局は、
浮遊電位となる。
On the other hand, with respect to FIG. 17B, (4) p is set by the normal input of the low potential of the X terminal 110.
The MOS 112 is turned on, and the output becomes High. (5) pMOS113 by setting the intermediate potential of the Y terminal 111
The behavior of is staggered to ON / OFF, and when it is ON, it is High
When the output is off, the potential is floating. (6) Also, by inputting an intermediate potential to the Y terminal 111, n
The MOS 114 fluctuates, but eventually, due to the OFF state of the nMOS 115 due to the low potential of the X terminal 110,
It becomes a floating potential.

【0037】上記(4)(5)(6)によって、pMO
S112のHigh出力が支配的となるため、NAND
回路全体の出力はHighとなる。以上の現象により、
NAND回路の出力が中間電位で、かつ、本来の設定電
圧がX端子はLow、Y端子はHighの場合、原因と
なる不良箇所を遡上する場合、図17(a)のケースと
なり、X端子の側だけを遡上すれば良いことになる。こ
のように、基本的な論理回路の場合、中間電位伝搬特性
の故障辞書(データベース)を作成しておけば、経路遡
上(図15のステップ6に相当)の際に、故障辞書を参
照することで経路嫌疑の候補数を半減させることがで
き、不良解析時間を短縮させることができる。さらに、
基本論理解路を多段にわたって遡上する場合は、その不
良解析時間を(1/2)に削減することが可能とな
り、この不良解析TATの短縮は、製品開発期間の短縮
や、顧客返品不良の解析にかかるリソース削減につなが
る。
According to the above (4), (5) and (6), pMO
Since the High output of S112 becomes dominant, NAND
The output of the entire circuit becomes High. Due to the above phenomenon,
When the output of the NAND circuit is at an intermediate potential, the original set voltage is Low for the X terminal and High for the Y terminal, and when the defective portion causing the problem is traced back, the case of FIG. It is only necessary to go up to the side of. As described above, in the case of a basic logic circuit, if a fault dictionary (database) of intermediate potential propagation characteristics is created, the fault dictionary is referred to when going up the route (corresponding to step 6 in FIG. 15). As a result, the number of candidates for route suspicion can be halved, and the failure analysis time can be shortened. further,
When the basic logical solution is traced up in multiple stages, it is possible to reduce the failure analysis time to (1/2) n . This shortening of the failure analysis TAT shortens the product development period and customer return failure. Leads to resource reduction for analysis.

【0038】図18は、中間電位伝搬特性により経路遡
上する故障解析システムの概略を示す。故障辞書120
には、各種基本論理回路などのセルやIP(Intel
lectual Property)ごとの中間電位伝
搬特性を記述したデータを記憶させておく。この故障辞
書120は、CAD装置1と接続する。この故障辞書1
20の全て、あるいは必要なデータについて、CAD装
置1の内部にあるデータ記憶部10に取り込み、データ
演算部11で絞り込みながら遡上するための演算処理を
行うことができる。図19は、故障辞書120に登録さ
れているデータの構成を説明する図である。セル名称
は、NANDやNORなどの基本論理回路名称やIPの
名称を意味する。入力番号(入力1から入力N)には、
電位の状態(HIGHもしくはLOW)を登録する。さ
らに中間電位が伝搬した出力に対応した中間電位伝搬出
力番号と、遡上すべき入力番号を表す遡上番号を対応さ
せてファイルを作成しておく。こうすることによって、
任意のセル名称の回路で、任意の入力電位状態のとき、
中間電位出力番号が与えられれば、遡上を行う際、最も
疑わしい遡上番号を抽出できるため、故障候補を絞り込
み、故障位置特定時間を短縮することができる。この辞
書は、予め故障モデルを定義し、任意の回路の、任意の
電位状態におけるシミュレーション結果を対応づけても
よいし、実際の製品の故障解析結果から得られる実績デ
ータに基づいてもよい(ある回路において、中間電位の
出力された中間電位出力番号と、原因の確認された遡上
入力番号とを対応させて記憶させる。)。
FIG. 18 shows an outline of a failure analysis system that traces the route up by the intermediate potential propagation characteristic. Failure dictionary 120
Include cells such as various basic logic circuits and IP (Intel)
Data describing the intermediate potential propagation characteristics for each of the electrical properties is stored. The fault dictionary 120 is connected to the CAD device 1. This fault dictionary 1
All 20 or necessary data can be loaded into the data storage unit 10 inside the CAD device 1, and the data computation unit 11 can perform computation processing for going up while narrowing down. FIG. 19 is a diagram for explaining the structure of data registered in the failure dictionary 120. The cell name means the name of a basic logic circuit such as NAND or NOR or the name of IP. For the input number (input 1 to input N),
Register the state of potential (HIGH or LOW). Further, a file is created by associating the intermediate potential propagation output number corresponding to the output through which the intermediate potential has propagated with the trace number indicating the input number to be traced. By doing this,
In the circuit of arbitrary cell name, in the case of arbitrary input potential state,
If the intermediate potential output number is given, the most suspicious run-up number can be extracted when going up, so that the failure candidates can be narrowed down and the failure position specifying time can be shortened. This dictionary may define a failure model in advance and associate simulation results of arbitrary circuits in arbitrary potential states, or may be based on actual data obtained from actual product failure analysis results (yes. In the circuit, the intermediate potential output number of the intermediate potential output and the trace-up input number of which the cause is confirmed are stored in association with each other.

【0039】[0039]

【発明の効果】本発明によれば、より故障の疑いのある
配線や欠陥箇所を絞り込むため、故障箇所の精度ならび
に故障箇所特定時間を短縮させることがかのうとなる。
これにより、半導体製品の不良箇所をいち早く分析で
き、メカニズムの推定により速やかに歩留り向上を図る
ことが可能となる。
As described above, according to the present invention, it is possible to narrow down the wiring and the defective portion which are more likely to be defective, so that the accuracy of the defective portion and the time for identifying the defective portion can be shortened.
As a result, it is possible to quickly analyze a defective portion of the semiconductor product, and it is possible to promptly improve the yield by estimating the mechanism.

【図面の簡単な説明】[Brief description of drawings]

【図1】複数のテストパターンを入力したときの故障位
置特定方式を説明する図
FIG. 1 is a diagram illustrating a failure location identifying method when a plurality of test patterns are input.

【図2】CAD装置とそのシステムを示す図FIG. 2 is a diagram showing a CAD device and its system.

【図3】CAD装置の画面上における不良トランジスタ
の抽出方式を示す図
FIG. 3 is a diagram showing a method of extracting defective transistors on the screen of a CAD device.

【図4】発光画像からトランジスタを自動特定する方式
を示す図
FIG. 4 is a diagram showing a method for automatically identifying a transistor from a light emission image.

【図5】発光強度分布に基づいて不良トランジスタを抽
出する方式を示す図
FIG. 5 is a diagram showing a method for extracting defective transistors based on a light emission intensity distribution.

【図6】OBIRCH画像から異常反応のあった配線を
特定する方式を示す図
FIG. 6 is a diagram showing a method of identifying a wiring having an abnormal reaction from an OBIRCH image.

【図7】OBIRCH画像から異常の疑いのある配線を
抽出する方式を示す図
FIG. 7 is a diagram showing a method of extracting a wiring suspected of being abnormal from an OBIRCH image.

【図8】OBIRCH画像から異常の疑いのある配線を
抽出する方式を示す図
FIG. 8 is a diagram showing a method of extracting a wiring suspected of being abnormal from an OBIRCH image.

【図9】OBIRCH画像から異常の疑いのある配線を
抽出する方式を示す図
FIG. 9 is a diagram showing a method of extracting a wiring having a suspicion of abnormality from an OBIRCH image.

【図10】OBIRCH画像から異常の疑いのある配線
を抽出する方式を示す図
FIG. 10 is a diagram showing a method of extracting a wiring suspected of being abnormal from an OBIRCH image.

【図11】OBIRCH画像からの故障配線絞り込み方
式を示す図
FIG. 11 is a diagram showing a fault wiring narrowing method from an OBIRCH image.

【図12】複数のテストパターンを入力したときの故障
箇所の絞り込み方式を示す図
FIG. 12 is a diagram showing a method of narrowing down a failure portion when a plurality of test patterns are input.

【図13】密集度分布の表示方式FIG. 13: Display method of density distribution

【図14】異種配線の密集度の表現方式を示す図FIG. 14 is a diagram showing a method of expressing the density of different wirings.

【図15】アルゴリズムを示す図FIG. 15 is a diagram showing an algorithm.

【図16】中間電位化による発光現象を示す図FIG. 16 is a diagram showing a light emission phenomenon due to application of an intermediate potential.

【図17】中間電位の伝搬特性を示す図FIG. 17 is a diagram showing a propagation characteristic of an intermediate potential.

【図18】中間電位伝搬特性により経路遡上する故障解
析システムの概略図
FIG. 18 is a schematic diagram of a fault analysis system in which a route is traced up by an intermediate potential propagation characteristic

【図19】故障辞書に登録されているデータの構成を説
明する図
FIG. 19 is a diagram for explaining the structure of data registered in the failure dictionary.

【符号の説明】 20…レイアウトパターン、21…トランジスタ、22
…発光画像、23…遡上配線経路、24…発光画像、2
5…遡上配線経路、26…重複した配線
[Explanation of reference numerals] 20 ... Layout pattern, 21 ... Transistor, 22
… Luminescent image, 23… Upward wiring route, 24… Luminescent image, 2
5 ... run-up wiring route, 26 ... duplicated wiring

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/82 C Fターム(参考) 2G011 AC04 AE03 2G132 AF14 AL09 AL12 5F064 CC12 DD25 EE15 HH02 HH06 HH10 HH11 HH15 HH17 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme coat (reference) H01L 21/82 CF term (reference) 2G011 AC04 AE03 2G132 AF14 AL09 AL12 5F064 CC12 DD25 EE15 HH02 HH06 HH10 HH11 HH15 HH17

Claims (16)

【特許請求の範囲】[Claims] 【請求項1】半導体装置に複数種の電圧設定パターンに
基づく電圧を印加した場合に、物理解析装置により取得
された前記パターン毎の反応情報の入力を受けるステッ
プと、 前記各々の反応情報を前記半導体装置のレイアウトパタ
ーン情報と照合し、前記反応情報の示す位置の範囲内に
存在するトランジスタから配線経路を電圧印加位置方向
に遡上することで各々の遡上配線を演算処理手段により
抽出するステップと、 各トランジスタに対応した前記遡上配線の経路が合致も
しくは隣接している配線範囲を特定して表示手段に表示
させるステップと、を実行させることを特徴とする半導
体不良解析用のCADツール。
1. A step of receiving input of reaction information for each pattern acquired by a physical analysis device when a voltage based on a plurality of types of voltage setting patterns is applied to a semiconductor device; A step of collating with the layout pattern information of the semiconductor device, and tracing back the wiring path from the transistor existing within the range of the position indicated by the reaction information in the direction of the voltage application position to extract the respective traced wirings by the arithmetic processing means. And a step of specifying a wiring range in which the path of the upstream wiring corresponding to each transistor matches or is adjacent and displaying the wiring range on the display means.
【請求項2】半導体装置に電圧設定パターンに基づく電
圧を印加した場合に、物理解析装置により取得された複
数個所の反応情報の入力を受けるステップと、 前記各々の反応情報を前記半導体装置のレイアウトパタ
ーン情報と照合し、前記反応情報の位置の範囲内に存在
するトランジスタから配線経路を電圧印加位置方向に遡
上することで各々の遡上配線を演算処理手段により抽出
するステップと、 各トランジスタに対応した前記遡上配線の経路が合致も
しくは隣接している配線範囲を特定して表示手段に表示
させるステップと、を実行させることを特徴とする半導
体不良解析用のCADツール。
2. A step of receiving, when a voltage based on a voltage setting pattern is applied to a semiconductor device, input of reaction information at a plurality of locations acquired by a physical analysis device, and a layout of the semiconductor device for each reaction information. The step of extracting each run-up wire by the arithmetic processing means by matching with the pattern information and running the wire path from the transistor existing within the range of the position of the reaction information in the direction of the voltage application position; A CAD tool for semiconductor defect analysis, which is characterized by executing a step of specifying a wiring range in which the paths of the corresponding upstream wiring match or adjacent to each other and displaying the wiring range on a display means.
【請求項3】請求項1又は2に記載の半導体不良解析用
のCADツールであって、 前記反応情報の示す位置の範囲内に複数のトランジスタ
が存在する場合には、当該範囲内における発光強度の高
い範囲に位置するトランジスタから配線遡上の演算処理
を行うことを特徴とする半導体不良解析用のCADツー
ル。
3. The CAD tool for semiconductor defect analysis according to claim 1 or 2, wherein when a plurality of transistors are present within the range of the position indicated by the reaction information, the emission intensity within the range. A CAD tool for semiconductor defect analysis, which performs arithmetic processing upstream from the transistors located in the high range of
【請求項4】請求項1又は2に記載の半導体不良解析用
のCADツールであって、 前記物理解析装置として、発光顕微鏡を用いることを特
徴とする半導体不良解析用のCADツール。
4. The CAD tool for semiconductor defect analysis according to claim 1, wherein a light emission microscope is used as the physical analysis device.
【請求項5】半導体装置に複数種の電圧設定パターンに
基づく電圧を印加した場合の反応状態を、発光顕微鏡を
用いて前記パターン毎の反応情報として取得し、 前記各々の反応情報を前記半導体装置のレイアウトパタ
ーン情報と照合し、前記反応情報の示す位置の範囲内に
存在するトランジスタから配線経路を電圧印加位置方向
に遡上することで各々の遡上配線を演算処理手段により
抽出し、 各トランジスタに対応した前記遡上配線の経路が合致も
しくは隣接している配線範囲を特定して表示手段に表示
させることを特徴とする半導体不良解析方法。
5. A reaction state when a voltage based on a plurality of types of voltage setting patterns is applied to the semiconductor device is acquired as reaction information for each pattern using an emission microscope, and each reaction information is obtained by the semiconductor device. Of the layout pattern information, and the wiring path is traced back in the direction of the voltage application position from the transistor existing within the range of the position indicated by the reaction information to extract each traced wiring by the arithmetic processing means. The method for analyzing a semiconductor defect is characterized in that a wiring range in which the routes of the upstream wirings corresponding to or adjacent to each other are specified and displayed on the display means.
【請求項6】半導体装置に電圧設定パターンに基づく電
圧を印加した場合の反応状態を、発光顕微鏡を用いて反
応情報を取得し、 前記反応情報が複数ある場合には、各々の反応情報を前
記半導体装置のレイアウトパターン情報と照合し、前記
反応情報の位置の範囲内に存在するトランジスタから配
線経路を電圧印加位置方向に遡上することで各々の遡上
配線を演算処理手段により抽出し、 各トランジスタに対応した前記遡上配線の経路が合致も
しくは隣接している配線範囲を特定して表示手段に表示
させることを特徴とする半導体不良解析方法。
6. A reaction state obtained when a voltage based on a voltage setting pattern is applied to a semiconductor device is obtained by using a light emission microscope. By collating with the layout pattern information of the semiconductor device and tracing back the wiring path from the transistor existing within the range of the position of the reaction information in the direction of the voltage application position, each traced wiring is extracted by the arithmetic processing means. A semiconductor defect analysis method, characterized in that a wiring range in which the paths of the upstream wirings corresponding to the transistors match or are adjacent to each other is specified and displayed on a display means.
【請求項7】請求項5又は6に記載の半導体不良解析方
法であって、 前記反応情報の示す位置の範囲内に複数のトランジスタ
が存在する場合には、当該範囲内における発光強度の高
い範囲に位置するトランジスタから配線遡上の演算処理
を行うことを特徴とする半導体不良解析方法。
7. The semiconductor failure analysis method according to claim 5, wherein in the case where a plurality of transistors exist within the range of the position indicated by the reaction information, a range of high emission intensity within the range. A semiconductor failure analysis method, characterized in that a wiring upstream operation processing is performed from a transistor located at.
【請求項8】半導体装置に複数種の電圧設定パターンに
基づく電圧を印加した場合に、物理解析装置により取得
された前記パターン毎の反応情報の入力を受けるステッ
プと、 前記各々の反応情報に対応する反応形状を代表するテン
プレートを形成するステップと、 前記テンプレートと前記半導体装置のレイアウトパター
ン情報とをマッチングすることで、レイアウト上の配線
経路を演算処理手段により抽出するステップと、 各パターンに対応した前記配線経路を表示手段に表示さ
せるステップと、を実行させることを特徴とする半導体
不良解析用のCADツール。
8. A step of receiving reaction information for each of the patterns acquired by a physical analysis device when a voltage based on a plurality of types of voltage setting patterns is applied to the semiconductor device, and corresponding to each of the reaction information. Forming a template representing a reaction shape, and extracting the wiring route on the layout by the arithmetic processing means by matching the template with the layout pattern information of the semiconductor device, and corresponding to each pattern. A CAD tool for semiconductor defect analysis, characterized by executing the step of displaying the wiring path on a display means.
【請求項9】半導体装置に複数種の電圧設定パターンに
基づく電圧を印加した場合に、物理解析装置により取得
された前記パターン毎の反応情報の入力を受けるステッ
プと、 前記各々の反応情報に対応する反応形状を代表するテン
プレートを形成するステップと、 前記テンプレートと前記半導体装置のレイアウトパター
ン情報とをマッチングすることで、レイアウト上の配線
経路を演算処理手段により抽出するステップと、 各パターンに対応した前記抽出された配線経路を重畳し
た場合に、配線密度の程度に基づく密集分布を表示手段
に表示させるステップと、を実行させることを特徴とす
る半導体不良解析用のCADツール。
9. A step of receiving reaction information for each pattern obtained by a physical analysis device when a voltage based on a plurality of types of voltage setting patterns is applied to a semiconductor device, and corresponding to each of the reaction information. Forming a template representing a reaction shape, and extracting the wiring route on the layout by the arithmetic processing means by matching the template with the layout pattern information of the semiconductor device, and corresponding to each pattern. A CAD tool for semiconductor defect analysis, which is characterized in that, when the extracted wiring paths are superposed, a step of displaying a dense distribution based on the degree of wiring density on a display means.
【請求項10】請求項9に記載の半導体不良解析用のCA
Dツールであって、 前記配線経路を重畳した場合に、同電位の配線経路が密
となる個所を削除して演算処理した結果の密度分布を表
示させることを特徴とする半導体不良解析用のCADツー
ル。
10. The CA for semiconductor defect analysis according to claim 9.
A CAD tool for semiconductor defect analysis, characterized by displaying a density distribution of a result of arithmetic processing by deleting a portion where the wiring paths of the same potential are dense when the wiring tools are overlapped. tool.
【請求項11】請求項8又は9に記載の半導体不良解析
用のCADツールであって、 前記物理解析装置として、OBIRCH解析装置を用いること
を特徴とする半導体不良解析用のCADツール。
11. The CAD tool for semiconductor defect analysis according to claim 8 or 9, wherein an OBIRCH analysis device is used as the physical analysis device.
【請求項12】半導体装置に複数種の電圧設定パターン
に基づく電圧を印加した場合の反応状態を、物理解析装
置により前記パターン毎の反応情報として取得し、 前記各々の反応情報に対応する反応形状を代表するテン
プレートを形成し、 前記テンプレートと前記半導体装置のレイアウトパター
ン情報とをマッチングすることで、レイアウト上の配線
経路を演算処理手段により抽出し、 各パターンに対応した前記配線経路を表示手段に表示す
ることを特徴とする半導体不良解析方法。
12. A reaction state when a voltage based on a plurality of types of voltage setting patterns is applied to a semiconductor device is acquired as reaction information for each pattern by a physical analysis device, and a reaction shape corresponding to each reaction information is acquired. Forming a template, and by matching the template with the layout pattern information of the semiconductor device, the wiring path on the layout is extracted by the arithmetic processing means, and the wiring path corresponding to each pattern is displayed on the display means. A semiconductor failure analysis method characterized by displaying.
【請求項13】半導体装置に複数種の電圧設定パターン
に基づく電圧を印加した場合の反応状態を、物理解析装
置により前記パターン毎の反応情報として取得し、 前記各々の反応情報に対応する反応形状を代表するテン
プレートを形成し、 前記テンプレートと前記半導体装置のレイアウトパター
ン情報とをマッチングすることで、レイアウト上の配線
経路を演算処理手段により抽出し、 各パターンに対応した前記抽出された配線経路を重畳し
た場合に、配線密度の程度に基づく密集分布を表示手段
に表示することを特徴とする半導体不良解析方法。
13. A reaction state when a voltage based on a plurality of types of voltage setting patterns is applied to a semiconductor device is acquired as reaction information for each pattern by a physical analysis device, and a reaction shape corresponding to each reaction information is acquired. Forming a template, and by matching the template with the layout pattern information of the semiconductor device, the wiring path on the layout is extracted by the arithmetic processing means, and the extracted wiring path corresponding to each pattern is extracted. A semiconductor failure analysis method characterized by displaying a dense distribution based on the degree of wiring density on a display means when superposed.
【請求項14】請求項13に記載の半導体不良解析方法
であって、 前記配線経路を重畳した場合に、同電位の配線経路が密
となる個所を削除して演算処理した結果の密度分布を表
示させることを特徴とする半導体不良解析方法。
14. The semiconductor failure analysis method according to claim 13, wherein, when the wiring paths are overlapped with each other, a density distribution obtained as a result of arithmetic processing by deleting a portion where the wiring paths of the same potential are dense is deleted. A semiconductor defect analysis method characterized by displaying.
【請求項15】請求項1から4に記載のCADツールであ
って、 前記配線経路を電圧印加位置方向に遡上するときに、予
め欠陥による中間電位伝搬現象をモデル化した故障辞書
を参照して、故障の可能性の高い配線を選別して遡上す
ることを特徴とする半導体不良解析用のCADツール。
15. The CAD tool according to any one of claims 1 to 4, wherein when the wiring path is traced back in the direction of the voltage application position, a fault dictionary that models an intermediate potential propagation phenomenon due to a defect in advance is referred to. A CAD tool for semiconductor defect analysis, which selects wirings with a high possibility of failure and goes up.
【請求項16】請求項5から7に記載の半導体不良解析
方法であって、 前記配線経路を電圧印加位置方向に遡上するときに、予
め欠陥による中間電位伝搬現象をモデル化した故障辞書
を参照して、故障の可能性の高い配線を選別して遡上す
ることを特徴とする半導体不良解析方法。
16. The semiconductor failure analysis method according to claim 5, further comprising a failure dictionary that models an intermediate potential propagation phenomenon due to a defect when the wiring path is traced back in the voltage application position direction. A semiconductor failure analysis method, characterized in that a wiring having a high possibility of failure is selected and traced back with reference to the wiring.
JP2001284362A 2001-06-27 2001-09-19 CAD tool for semiconductor failure analysis and semiconductor failure analysis method Expired - Fee Related JP4190748B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001284362A JP4190748B2 (en) 2001-06-27 2001-09-19 CAD tool for semiconductor failure analysis and semiconductor failure analysis method

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2001-193980 2001-06-27
JP2001193980 2001-06-27
JP2001284362A JP4190748B2 (en) 2001-06-27 2001-09-19 CAD tool for semiconductor failure analysis and semiconductor failure analysis method

Publications (2)

Publication Number Publication Date
JP2003086689A true JP2003086689A (en) 2003-03-20
JP4190748B2 JP4190748B2 (en) 2008-12-03

Family

ID=26617618

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001284362A Expired - Fee Related JP4190748B2 (en) 2001-06-27 2001-09-19 CAD tool for semiconductor failure analysis and semiconductor failure analysis method

Country Status (1)

Country Link
JP (1) JP4190748B2 (en)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006137415A1 (en) * 2005-06-22 2006-12-28 Hamamatsu Photonics K.K. Semiconductor failure analyzing apparatus, semiconductor failure analyzing method, semiconductor failure analyzing program and semiconductor failure analyzing system
WO2006137391A1 (en) * 2005-06-22 2006-12-28 Hamamatsu Photonics K.K. Semiconductor defect analyzing device, defect analyzing method, and defect analyzing program
WO2007144969A1 (en) 2006-06-14 2007-12-21 Hamamatsu Photonics K.K. Semiconductor defect analysis device, defect analysis method, and defect analysis program
WO2007144970A1 (en) 2006-06-14 2007-12-21 Hamamatsu Photonics K.K. Semiconductor defect analysis device, defect analysis method, and defect analysis program
WO2007144971A1 (en) 2006-06-14 2007-12-21 Hamamatsu Photonics K.K. Semiconductor defect analysis device, defect analysis method, and defect analysis program
US7765444B2 (en) 2006-11-06 2010-07-27 Nec Electronics Corporation Failure diagnosis for logic circuits
WO2011158803A1 (en) 2010-06-17 2011-12-22 浜松ホトニクス株式会社 Semiconductor integrated circuit device inspection method and semiconductor integrated circuit device
WO2011158797A1 (en) 2010-06-17 2011-12-22 浜松ホトニクス株式会社 Detection method for semiconductor integrated circuit device, and semiconductor integrated circuit device
JP2015023091A (en) * 2013-07-17 2015-02-02 信越半導体株式会社 Evaluation method for semiconductor element, and evaluation device for semiconductor element
WO2021138587A1 (en) * 2019-12-31 2021-07-08 Synopsys, Inc. Correlation between emission spots utilizing cad data in combination with emission microscope images
JP7372110B2 (en) 2019-10-25 2023-10-31 日清紡マイクロデバイス株式会社 Netlist generation method and generation device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE504213T1 (en) * 2000-02-29 2011-04-15 Meiji Seika Kaisha IMPREGNATION PROCESS FOR FOOD AND EGGS CONTAINING VITAMIN-C AND EGGS SIMILAR TO PIDAN OBTAINED BY THIS PROCESS

Cited By (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7752594B2 (en) 2005-06-22 2010-07-06 Hamamatsu Photonics K.K. Semiconductor failure analysis apparatus, failure analysis method, failure analysis program, and failure analysis system
WO2006137391A1 (en) * 2005-06-22 2006-12-28 Hamamatsu Photonics K.K. Semiconductor defect analyzing device, defect analyzing method, and defect analyzing program
JP2007003306A (en) * 2005-06-22 2007-01-11 Hamamatsu Photonics Kk Semiconductor failure analysis apparatus, failure analysis method, failure analysis program, and failure analysis system
JP2007005497A (en) * 2005-06-22 2007-01-11 Hamamatsu Photonics Kk Semiconductor failure analyzing device, failure analyzing method and failure analyzing program
EP1901080A4 (en) * 2005-06-22 2015-10-14 Hamamatsu Photonics Kk Semiconductor failure analyzing apparatus, semiconductor failure analyzing method, semiconductor failure analyzing program and semiconductor failure analyzing system
EP1901079A4 (en) * 2005-06-22 2015-10-07 Hamamatsu Photonics Kk Semiconductor defect analyzing device, defect analyzing method, and defect analyzing program
TWI462572B (en) * 2005-06-22 2014-11-21 Hamamatsu Photonics Kk Semiconductor failure analysis apparatus, failure analysis method, and failure analysis program
KR101277407B1 (en) 2005-06-22 2013-06-20 하마마츠 포토닉스 가부시키가이샤 Semiconductor failure analyzing apparatus, semiconductor failure analyzing method, semiconductor failure analyzing program and semiconductor failure analyzing system
KR101209311B1 (en) 2005-06-22 2012-12-06 하마마츠 포토닉스 가부시키가이샤 Semiconductor defect analyzing device, defect analyzing method, and defect analyzing program
WO2006137415A1 (en) * 2005-06-22 2006-12-28 Hamamatsu Photonics K.K. Semiconductor failure analyzing apparatus, semiconductor failure analyzing method, semiconductor failure analyzing program and semiconductor failure analyzing system
CN101460858B (en) * 2006-06-14 2012-04-11 浜松光子学株式会社 Semiconductor defect analysis device, defect analysis method, and defect analysis program
JP2007335603A (en) * 2006-06-14 2007-12-27 Renesas Technology Corp Semiconductor failure analysis device, method, and program
US7805691B2 (en) 2006-06-14 2010-09-28 Hamamatsu Photonics K.K. Semiconductor failure analysis apparatus, failure analysis method, and failure analysis program
US7865012B2 (en) 2006-06-14 2011-01-04 Hamamatsu Photonics K.K. Semiconductor failure analysis apparatus which acquires a failure observed image, failure analysis method, and failure analysis program
WO2007144969A1 (en) 2006-06-14 2007-12-21 Hamamatsu Photonics K.K. Semiconductor defect analysis device, defect analysis method, and defect analysis program
WO2007144970A1 (en) 2006-06-14 2007-12-21 Hamamatsu Photonics K.K. Semiconductor defect analysis device, defect analysis method, and defect analysis program
JP2007335602A (en) * 2006-06-14 2007-12-27 Renesas Technology Corp Semiconductor failure analysis device, method, and program
JP2007335605A (en) * 2006-06-14 2007-12-27 Renesas Technology Corp Semiconductor failure analysis device, method, and program
TWI397105B (en) * 2006-06-14 2013-05-21 Hamamatsu Photonics Kk Semiconductor poor analytical devices, poor analytical methods, and poor analytical procedures
KR101270384B1 (en) 2006-06-14 2013-06-05 하마마츠 포토닉스 가부시키가이샤 Semiconductor defect analysis device, defect analysis method, and defect analysis program
KR101276011B1 (en) 2006-06-14 2013-06-19 하마마츠 포토닉스 가부시키가이샤 Semiconductor defect analysis device, defect analysis method, and defect analysis program
EP2028500A4 (en) * 2006-06-14 2015-06-03 Hamamatsu Photonics Kk Semiconductor defect analysis device, defect analysis method, and defect analysis program
EP2028501A4 (en) * 2006-06-14 2015-05-27 Hamamatsu Photonics Kk Semiconductor defect analysis device, defect analysis method, and defect analysis program
WO2007144971A1 (en) 2006-06-14 2007-12-21 Hamamatsu Photonics K.K. Semiconductor defect analysis device, defect analysis method, and defect analysis program
US7765444B2 (en) 2006-11-06 2010-07-27 Nec Electronics Corporation Failure diagnosis for logic circuits
US8937310B2 (en) 2010-06-17 2015-01-20 Hamamatsu Photonics K.K. Detection method for semiconductor integrated circuit device, and semiconductor integrated circuit device
KR20130083824A (en) 2010-06-17 2013-07-23 하마마츠 포토닉스 가부시키가이샤 Semiconductor integrated circuit device inspection method and semiconductor integrated circuit device
WO2011158797A1 (en) 2010-06-17 2011-12-22 浜松ホトニクス株式会社 Detection method for semiconductor integrated circuit device, and semiconductor integrated circuit device
WO2011158803A1 (en) 2010-06-17 2011-12-22 浜松ホトニクス株式会社 Semiconductor integrated circuit device inspection method and semiconductor integrated circuit device
JP2015023091A (en) * 2013-07-17 2015-02-02 信越半導体株式会社 Evaluation method for semiconductor element, and evaluation device for semiconductor element
JP7372110B2 (en) 2019-10-25 2023-10-31 日清紡マイクロデバイス株式会社 Netlist generation method and generation device
WO2021138587A1 (en) * 2019-12-31 2021-07-08 Synopsys, Inc. Correlation between emission spots utilizing cad data in combination with emission microscope images
US11561256B2 (en) 2019-12-31 2023-01-24 Synopsys, Inc. Correlation between emission spots utilizing CAD data in combination with emission microscope images

Also Published As

Publication number Publication date
JP4190748B2 (en) 2008-12-03

Similar Documents

Publication Publication Date Title
US10754309B2 (en) Auto defect screening using adaptive machine learning in semiconductor device manufacturing flow
US10997340B2 (en) Pattern centric process control
US7681159B2 (en) System and method for detecting defects in a semiconductor during manufacturing thereof
US7760929B2 (en) Grouping systematic defects with feedback from electrical inspection
US6826735B2 (en) Inspection data analysis program, defect inspection apparatus, defect inspection system and method for semiconductor device
Keim et al. A rapid yield learning flow based on production integrated layout-aware diagnosis
US11669957B2 (en) Semiconductor wafer measurement method and system
JP2002530659A (en) IC test software system for mapping logic functional test data of a logic integrated circuit to a physical representation
CN108694265B (en) Intelligent pre-diagnosis system and method for failure risk of design layout
JP4190748B2 (en) CAD tool for semiconductor failure analysis and semiconductor failure analysis method
US8775979B2 (en) Failure analysis using design rules
US20230178399A1 (en) Systems and methods for systematic physical failure analysis (pfa) fault localization
JPH11111796A (en) Method and device for analyzing defect
US7356787B2 (en) Alternative methodology for defect simulation and system
JP4936367B2 (en) Circuit design program and circuit design system
JP7373675B2 (en) Extraction device, extraction method, and storage medium for defect patterns to be inspected
JP4642385B2 (en) Semiconductor device failure analysis system and semiconductor device manufacturing method
JP2003315415A (en) Semiconductor-device analytical system
JP4146655B2 (en) Defect source candidate extraction program
WO2004021416A1 (en) Inspection condition data management method, system, program, and inspection device
JP2002134569A (en) Test data analyser, test data analysing method and storage media
JP2008116336A (en) Method for diagnosing failure of a plurality of logic circuit

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041202

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20041202

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070402

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080408

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080530

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080624

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080812

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080902

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080917

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110926

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110926

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110926

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120926

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120926

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130926

Year of fee payment: 5

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees