JP2003086689A - Cad tool for failure analysis of semiconductor and failure analysis method of semiconductor - Google Patents

Cad tool for failure analysis of semiconductor and failure analysis method of semiconductor

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JP2003086689A
JP2003086689A JP2001284362A JP2001284362A JP2003086689A JP 2003086689 A JP2003086689 A JP 2003086689A JP 2001284362 A JP2001284362 A JP 2001284362A JP 2001284362 A JP2001284362 A JP 2001284362A JP 2003086689 A JP2003086689 A JP 2003086689A
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Yuichi Hamamura
Akira Shimase
朗 嶋瀬
有一 濱村
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Hitachi Ltd
株式会社日立製作所
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Abstract

PROBLEM TO BE SOLVED: To precisely execute a fault defining process of semiconductor in a short time in a CAD tool for presuming a defect and a failure analysis method using the CAD tool, by collating abnormal reaction information obtained by light emission analysis and OBIRCH analysis and layout data. SOLUTION: Information of plurality of abnormal reactions obtained by physically analyzing a semiconductor device is collected. Overlapping portions of the information are extracted and collated with the layout data on CAD. Wiring and defect portions each having the possibility of fault which are obtained by the collation on the layout data are converged.

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、発光顕微鏡あるいはOBIRCH(Optical Beam Induced ResistanceChange)解析装置等の物理解析装置で検出した反応箇所から反応の要因である不良位置を推定するCADツール等のプログラム及びこれを用いた不良解析方法に関する。 BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention relates to a light-emitting microscope or OBIRCH (Optical Beam Induced ResistanceChange) failure from the reaction portion detected by physical analysis device analyzing apparatus such as a factor of the reaction position a program, and failure analysis method using the same, such as CAD tools to estimate. 【0002】 【従来の技術】近年、半導体装置の高速化と機能多様化の要求に伴い、半導体素子や配線の微細化や高集積化が進んでおり、この半導体装置を欠陥なく製造することが困難となってきている。 [0002] Recently, with the demand for higher speed and function diversification of a semiconductor device, has shrunk and high integration of semiconductor elements and wirings, is possible to manufacture the semiconductor device without defects it has become difficult. 欠陥を低減するためには、高集積化された半導体装置の中から原因となった欠陥箇所を特定し、この半導体装置の故障メカニズムを推定し、原因を取り除くといった改善作業が必要である。 To reduce defects, highly integrated to identify defective portion that caused from the semiconductor device, the failure mechanisms estimates of the semiconductor device, there is a need for improved operations such eliminate the cause. このうち、欠陥箇所を特定するため、発光顕微鏡やOBIRC Among them, for identifying a defective portion, the light emitting microscope and OBIRC
H解析装置を用いて半導体装置を解析する手法が用いられてきている。 Method of analyzing semiconductor device using H analyzer has been used. 【0003】例えば、発光顕微鏡においては、半導体装置に電圧を印加し、半導体素子(トランジスタ)からの異常な発光を検知して、欠陥箇所特定の手がかりとすることができる。 For example, in the light emitting microscope, a voltage is applied to the semiconductor device, by detecting an abnormal emission from the semiconductor device (transistor) may be a defective portion specific cues. ここでは、発光顕微鏡で検出した発光点の座標を設計データであるレイアウトパターンと重ね合わせ、レイアウトパターンの座標として読みとって異常箇所の座標を算出する手法が用いられるようになり、作業が容易になり、解析時間の短縮も図ることができるようになっている。 Here, the coordinates of the light emission point detected by the emission microscope superimposed with the layout pattern is a design data, now method of calculating the coordinates of the abnormal location is read as the coordinates of the layout pattern is used, the work is facilitated , so that it is possible to shorten the analysis time. 【0004】 【発明が解決しようとする課題】[問題点1]発光箇所が必ずしも欠陥発生箇所ではない場合が多い。 [0004] [INVENTION Problems to be Solved] [Problem 1] emission point is often not necessarily defect locations. 例えば、 For example,
信号配線が他の配線と短絡した場合、異常電位が正常なトランジスタに入力されることで発光することがある。 If the signal wiring is short-circuited with other wiring, which may emit light by abnormal potential is input to the normal transistor.
このように必ずしも発光したトランジスタ位置に欠陥があるとは限らず、発光顕微鏡による解析の後に、電子ビームテスターなどで逐次追跡するといった手間のかかる作業を必要としていた。 Thus not always is defective emission by transistors located, after analysis by emission microscope, has been in need of such working troublesome such sequentially tracked by electron beam testers. [問題点2]発光が数カ所で同時に発生する場合がある。 [Problem 2] emission may occur simultaneously in several places. 個々の発光位置からレイアウトパターン上の位置情報を求めることは、前記したとおり可能であるが、現状のCADツールではそれらの関連を検討することできなかった。 Determining the position information on the layout pattern from the respective light emitting position is susceptible as described above, in the current CAD tools could not be consider their associated. [問題点3]微細な配線パターンを有する半導体装置では、高倍率の顕微鏡でもパターンを明確に分解することが困難となっている。 In the semiconductor device having the problem 3] fine wiring pattern, thus making it difficult to clearly degrade even pattern with high power microscope. 発光顕微鏡は、対物レンズと半導体装置との間に電圧印加用のプローブ針を配置する必要上、作動距離の長い対物レンズを採用しており、NA(= Emission microscope, the need to place the probe needle for voltage application between the objective lens and the semiconductor device employs a long objective of working distance, NA (=
開口数)が小さく、像分解能も低くなり、トランジスタ1個までを特定することは困難となってきている。 Numerical aperture) is reduced, even low image resolution, to identify up to one transistor is becoming difficult. また、同様に、OBIRCH解析装置においても、異常現象を起こした配線を一本に特定することが困難となってきている。 Similarly, also in the OBIRCH analyzer, the wiring caused the abnormal phenomenon be identified in one has become difficult. 【0005】本発明の目的は、このような状況下において、短時間で精度良く欠陥の所在位置を特定することにある。 An object of the present invention, under such circumstances, a short time is to identify the location of precisely the defect. 【0006】 【課題を解決するための手段】上記目的を達成するために、本発明は以下の特徴を有する。 [0006] To achieve the above object, resolving means for the problems, the present invention has the following features. 【0007】即ち、本発明は、半導体装置に複数種の電圧設定パターンに基づく電圧を印加した場合に、物理解析装置により取得された前記パターン毎の反応情報の入力を受けるステップと、前記各々の反応情報を前記半導体装置のレイアウトパターン情報と照合し、前記反応情報の示す位置の範囲内に存在するトランジスタから配線経路を電圧印加位置方向に遡上することで各々の遡上配線を演算処理手段により抽出するステップと、各トランジスタに対応した前記遡上配線の経路が合致もしくは隣接している配線範囲を特定して表示手段に表示させるステップと、を実行させることを特徴とする半導体不良解析用のCADツールである。 Namely, the present invention is, when a voltage is applied based on a plurality of kinds of voltages set pattern to a semiconductor device, comprising the steps of: receiving an input of response information for each of the patterns obtained by physical analysis apparatus, each said the reaction information against the layout pattern information of said semiconductor device, said reaction information each by run-up transistors present a wiring path voltage application position direction within the position indicated by the run-up wiring processing means semiconductor failure analysis, wherein the step, the steps of the route of the run-up wiring corresponding to each transistor to be displayed on the display means to identify the wire range meets or adjacent, that is the execution of extracting by it is a computer-aided design (CAD) tools. 【0008】また、本発明は、半導体装置に電圧設定パターンに基づく電圧を印加した場合に、物理解析装置により取得された複数個所の反応情報の入力を受けるステップと、前記各々の反応情報を前記半導体装置のレイアウトパターン情報と照合し、前記反応情報の位置の範囲内に存在するトランジスタから配線経路を電圧印加位置方向に遡上することで各々の遡上配線を演算処理手段により特定するステップと、各トランジスタに対応した前記遡上配線の経路が合致もしくは隣接している配線範囲を特定して表示手段に表示させるステップと、を実行させることを特徴とする半導体不良解析用のCADツールである。 Further, the present invention is the the case of applying a voltage based on the voltage setting pattern to the semiconductor device, the method comprising: receiving an input of response information of a plurality of points obtained by physical analysis device, the response information of the respective against the layout pattern information of the semiconductor device, and identifying the processing means each runup wiring by run-up transistors present a wiring path voltage application position direction within the range of the position of the reaction information is the CAD tool for semiconductor failure analysis, characterized in that to execute the steps of the route of the run-up wiring corresponding to each transistor to be displayed on identify and display unit wiring ranges are matched or adjacent, the . 【0009】また、本発明は、前記反応情報の示す位置の範囲内に複数のトランジスタが存在する場合には、当該範囲内における発光強度の高い範囲に位置するトランジスタから配線遡上の演算処理を行うことを特徴とする半導体不良解析用のCADツールである。 Further, the present invention is the the case where a plurality of transistors within the position indicated by the response information exists, the processing of the wiring run-up from the transistor positioned at a higher range of luminous intensity within the range is a CAD tool for semiconductor failure analysis, characterized in that it carried out. 【0010】また、本発明は、前記物理解析装置として、発光顕微鏡を用いることを特徴とする半導体不良解析用のCADツールである。 [0010] The present invention, as the physical analysis device, a CAD tool for the semiconductor failure analysis, which comprises using a light-emitting microscope. 【0011】また、本発明は、前記配線経路を電圧印加位置方向に遡上するときに、予め欠陥による中間電位伝搬現象をモデル化した故障辞書を参照して、故障の可能性の高い配線を選別して遡上することを特徴とする半導体不良解析用のCADツールである。 Further, the present invention is when run-up of the wiring path to the voltage application position direction, with reference to the fault dictionary modeling the intermediate potential propagation phenomenon due to advance a defect, a high possibility of a failure interconnection is a CAD tool for semiconductor failure analysis, characterized in that the run-up to selection. 【0012】また、本発明は、半導体装置に複数種の電圧設定パターンに基づく電圧を印加した場合の反応状態を、発光顕微鏡を用いて前記パターン毎の反応情報として取得し、前記各々の反応情報を前記半導体装置のレイアウトパターン情報と照合し、前記反応情報の示す位置の範囲内に存在するトランジスタから配線経路を電圧印加位置方向に遡上することで各々の遡上配線を演算処理手段により抽出し、各トランジスタに対応した前記遡上配線の経路が合致もしくは隣接している配線範囲を特定して表示手段に表示させることを特徴とする半導体不良解析方法である。 Further, the present invention provides a reaction condition in the case of applying a voltage based on a plurality of kinds of voltage setting pattern to the semiconductor device, obtained as the reaction information for each of the patterns using the light-emitting microscope, response information of the respective the against the layout pattern information of said semiconductor device, extracted by processing means each runup wiring by runup of the wiring path from the transistor present in the range of positions indicated by the response information to the voltage application position direction and a semiconductor failure analysis method characterized in that the path of the run-up wiring corresponding to each transistor to be displayed on the display means to identify the wiring range is consistent or adjacent. 【0013】また、本発明は、半導体装置に電圧設定パターンに基づく電圧を印加した場合の反応状態を、発光顕微鏡を用いて反応情報を取得し、前記反応情報が複数ある場合には、各々の反応情報を前記半導体装置のレイアウトパターン情報と照合し、前記反応情報の位置の範囲内に存在するトランジスタから配線経路を電圧印加位置方向に遡上することで各々の遡上配線を演算処理手段により特定し、各トランジスタに対応した前記遡上配線の経路が合致もしくは隣接している配線範囲を特定して表示手段に表示させることを特徴とする半導体不良解析方法である。 Further, the present invention provides a reaction condition in the case of applying a voltage based on the voltage setting pattern to the semiconductor device, and acquires the reaction information with reference to emission microscope, in the case where the reaction information there are a plurality, each of the reaction information against the layout pattern information of said semiconductor device, the processing means of each of the run-up wiring by runup of the wiring path from the transistor present in the range of positions of the reaction information to the voltage application position direction identified, a semiconductor failure analysis method characterized in that the path of the run-up wiring corresponding to each transistor to be displayed on the display means to identify the wiring range is consistent or adjacent. 【0014】また、本発明は、前記反応情報の示す位置の範囲内に複数のトランジスタが存在する場合には、当該範囲内における発光強度の高い範囲に位置するトランジスタから配線遡上の演算処理を行うことを特徴とする半導体不良解析方法である。 Further, the present invention is the the case where a plurality of transistors within the position indicated by the response information exists, the processing of the wiring run-up from the transistor positioned at a higher range of luminous intensity within the range a semiconductor failure analysis method, which comprises carrying out. 【0015】また、本発明は、前記配線経路を電圧印加位置方向に遡上するときに、予め欠陥による中間電位伝搬現象をモデル化した故障辞書を参照して、故障の可能性の高い配線を選別して遡上することを特徴とする半導体不良解析方法である。 Further, the present invention is when run-up of the wiring path to the voltage application position direction, with reference to the fault dictionary modeling the intermediate potential propagation phenomenon due to advance a defect, a high possibility of a failure interconnection a semiconductor failure analysis method characterized by run-up were sorted. 【0016】また、本発明は、半導体装置に複数種の電圧設定パターンに基づく電圧を印加した場合に、物理解析装置により取得された前記パターン毎の反応情報の入力を受けるステップと、前記各々の反応情報に対応する反応形状を代表するテンプレートを形成するステップと、前記テンプレートと前記半導体装置のレイアウトパターン情報とをマッチングすることで、レイアウト上の配線経路を演算処理手段により抽出するステップと、各パターンに対応した前記配線経路を表示手段に表示させるステップと、を実行させることを特徴とする半導体不良解析用のCADツールである。 Further, the present invention, when a voltage is applied based on a plurality of kinds of voltages set pattern to a semiconductor device, comprising the steps of: receiving an input of response information for each of the patterns obtained by physical analysis apparatus, each said forming a template representative of reaction shape corresponding to the reaction information, the said template by matching the layout pattern information of the semiconductor device, and extracting the processing means the routing of the layout, each a CAD tool for the semiconductor failure analysis, characterized in that to execute a step of displaying the wiring paths corresponding to the pattern on the display means. 【0017】また、本発明は、半導体装置に複数種の電圧設定パターンに基づく電圧を印加した場合に、物理解析装置により取得された前記パターン毎の反応情報の入力を受けるステップと、前記各々の反応情報に対応する反応形状を代表するテンプレートを形成するステップと、前記テンプレートと前記半導体装置のレイアウトパターン情報とをマッチングすることで、レイアウト上の配線経路を演算処理手段により抽出するステップと、各パターンに対応した前記抽出された配線経路を重畳した場合に、配線密度の程度に基づく密集分布を表示手段に表示させるステップと、を実行させることを特徴とする半導体不良解析用のCADツールである。 Further, the present invention is, when a voltage is applied based on a plurality of kinds of voltages set pattern to a semiconductor device, comprising the steps of: receiving an input of response information for each of the patterns obtained by physical analysis apparatus, each said forming a template representative of reaction shape corresponding to the reaction information, the said template by matching the layout pattern information of the semiconductor device, and extracting the processing means the routing of the layout, each when superimposing the extracted wiring paths corresponding to the pattern is the CAD tool for semiconductor failure analysis to the step of displaying a dense distribution based on the degree of wiring density on the display means, characterized in that for the execution . 【0018】また、本発明は、前記配線経路を重畳した場合に、同電位の配線経路が密となる個所を削除して演算処理した結果の密度分布を表示させることを特徴とする半導体不良解析用のCADツールである。 Further, the present invention is, when superimposing the wiring path, the semiconductor failure analysis, characterized in that to display the density distribution of the result of the arithmetic operation to remove the location where routing of the same potential is dense it is a CAD tool of use. 【0019】また、本発明は、前記物理解析装置として、OBIRCH解析装置を用いることを特徴とする半導体不良解析用のCADツールである。 Further, the present invention is, as said physical analysis device, a CAD tool for the semiconductor failure analysis, which comprises using the OBIRCH analyzer. 【0020】また、本発明は、半導体装置に複数種の電圧設定パターンに基づく電圧を印加した場合の反応状態を、物理解析装置により前記パターン毎の反応情報として取得し、前記各々の反応情報に対応する反応形状を代表するテンプレートを形成し、前記テンプレートと前記半導体装置のレイアウトパターン情報とをマッチングすることで、レイアウト上の配線経路を演算処理手段により抽出し、各パターンに対応した前記配線経路を表示手段に表示することを特徴とする半導体不良解析方法である。 Further, the present invention provides a reaction condition in the case of applying a voltage based on a plurality of kinds of voltage setting pattern to the semiconductor device, obtained as the reaction information for each of the patterns by physical analysis device, the response information of the respective to form the corresponding template representative of reaction shape, by matching the layout pattern information of the semiconductor device and the template, the wiring path is extracted by processing means the routing of the layout, corresponding to each pattern be displayed on the display means is a semiconductor failure analysis method according to claim. 【0021】また、本発明は、半導体装置に複数種の電圧設定パターンに基づく電圧を印加した場合の反応状態を、物理解析装置により前記パターン毎の反応情報として取得し、前記各々の反応情報に対応する反応形状を代表するテンプレートを形成し、前記テンプレートと前記半導体装置のレイアウトパターン情報とをマッチングすることで、レイアウト上の配線経路を演算処理手段により抽出し、各パターンに対応した前記抽出された配線経路を重畳した場合に、配線密度の程度に基づく密集分布を表示手段に表示することを特徴とする半導体不良解析方法である。 Further, the present invention provides a reaction condition in the case of applying a voltage based on a plurality of kinds of voltage setting pattern to the semiconductor device, obtained as the reaction information for each of the patterns by physical analysis device, the response information of the respective to form the corresponding template representative of reaction shape, said by matching the layout pattern information of the template and the semiconductor device, and extracted by the arithmetic processing means the routing of the layout, the extracted corresponding to each pattern and when the routing superimposed, a semiconductor failure analysis method and displaying a dense distribution based on the degree of wiring density on the display means. 【0022】また、本発明は、前記配線経路を重畳した場合に、同電位の配線経路が密となる個所を削除して演算処理した結果の密度分布を表示させることを特徴とする半導体不良解析方法である。 Further, the present invention is, when superimposing the wiring path, the semiconductor failure analysis, characterized in that to display the density distribution of the result of the arithmetic operation to remove the location where routing of the same potential is dense it is a method. 【0023】 【発明の実施の形態】以下、本発明の実施の形態について、図面を用いて説明する。 DETAILED DESCRIPTION OF THE INVENTION Hereinafter, embodiments of the present invention will be described with reference to the drawings. (第1の実施の形態)本発明における第1の実施の形態のCAD装置とそのシステムを、図2を用いて説明する。 (First Embodiment) A first embodiment of the CAD apparatus of the present invention and its system will be described with reference to FIG. CAD装置1は、データ記憶部10、データ演算部11、プログラム記憶部12により構成する。 CAD apparatus 1, the data storage unit 10, the data calculation unit 11, constituted by a program storage unit 12. ネットワーク15を介して、設計データベース7に蓄積されたレイアウトデータ8、ネットリスト9、スケマティック(図示せず)、設計付加情報(テクノロジーファイルなど、図示せず)等をファイル転送してデータ記憶部10 Via the network 15, design database 7 layout data 8 stored in the netlist 9, (not shown) Schematic, (such as technology file, not shown) designed additional information data storage unit 10 and the like and file transfer
に所望の前処理を施して記憶させる。 It is stored by applying a desired pretreatment. 一方、発光顕微鏡2に故障位置特定を行うべき試料3を搭載し、予めプログラミングしておいたテストパターン5に基づいてテスター4を駆動し、試料3に所望の電圧印加を行う。 On the other hand, it equipped with a sample 3 to be subjected to fault location in emission microscope 2, to drive the tester 4 based on the test pattern 5 that has been programmed in advance, performs the desired voltage applied to the sample 3. このとき得られた発光顕微鏡画像6を、ネットワーク15を介して、データ記憶部10に記憶させる。 The emission microscope image 6 obtained at this time, via the network 15, and stores in the data storage unit 10. そこで、予めプログラム記憶部12に組み込んでおいたプログラムに基づいて、データ演算部11にてレイアウトデータ8、 Therefore, based on the program which had incorporated into pre-programmed storage unit 12, the layout data 8 by the data calculating unit 11,
ネットリスト9などの設計情報と、発光顕微鏡画像6とを用いて故障位置特定作業を行う(詳細な手順は後述する)。 The design information such as the net list 9 performs fault location operations by using the emission microscope image 6 (detailed steps below). なお、ネットワーク15の代用として、DAT Incidentally, as a substitute for a network 15, DAT
(図示せず)などの記録媒体でデータ通信しても良い。 In a recording medium such as a (not shown) may be data communications.
CAD装置1に接続された入力装置13と出力装置により、ユーザとのインターフェースを可能にする。 The connected input device 13 and output device to the CAD system 1 allows the interface with the user. ユーザが入力装置13を介して、CAD装置1により、発光顕微鏡2の駆動制御するなどの連動をさせてもよい。 User through the input device 13, the CAD system 1, may be a linkage, such as a driving control of the light emission microscope 2. また、データ演算部11で求めた演算結果(故障位置の座標など)をデータベース(図示せず)に記憶させても良い。 The calculation result (such as the fault position coordinates) obtained by the data calculating unit 11 may be allowed to store in a database (not shown). 【0024】次に、具体的な故障位置特定方式について説明する。 Next, a description will be given of a specific fault location method. 図1は、複数のテストパターン(複数種の電圧設定パターン)を入力したときの故障位置特定方式を説明する図である。 Figure 1 is a diagram for explaining a fault localization method when you enter multiple test patterns (the plurality of kinds of voltage setting pattern). 図1(a)、(b)は、テストパターンA、Bをそれぞれ入力したときをレイアウトデータ8と発光顕微鏡画像6の重ね合わせ画像を示している。 Figure 1 (a), (b) shows a superimposed image of the light emitting microscopic image 6 with the layout data 8 when the input test pattern A, B, respectively.
まず、図1(a)でテストパターンAを入力したとき、 First, when the input test pattern A in FIG. 1 (a),
レイアウトパターン20上に、発光した点の発光画像2 On the layout pattern 20, the emitted point luminescent image 2
2が表示できる。 2 can be displayed. このとき、発光画像22の領域に位置するトランジスタ21を特定する。 At this time, to identify the transistor 21 located in the region of the luminescence image 22. ここで、トランジスタ21自体が故障している場合もあるが、トランジスタ21は正常で、そこに至る配線経路に故障原因がある場合がある。 Here, it may transistor 21 itself is faulty, the transistor 21 is normal, there may be a cause of failure in the wiring path therein. そこで、まず、このトランジスタ21の信号入力側に遡って得られた遡上配線経路23を、出力装置14に表示したレイアウトパターン上でハイライト表示させる。 Therefore, first, the run-up wiring path 23, obtained by tracing back to the signal input side of the transistor 21, to highlight on the layout pattern displayed on the output device 14. この遡上には、ネットリスト9に記述された結線情報を活用しても良いし、レイアウトデータ8の図形形状及び配置情報を用いても良い。 The run-up, may be utilizing connection information described in the netlist 9, it may be used figure shape and arrangement information of the layout data 8. また、データ記憶部10に、この遡上配線経路23の配線結線情報を記憶しておいてもよい。 Further, the data storage unit 10 may be stored wiring connection information for the run-up wiring path 23. 次に、図1(b)では、テストパターンBを用いて、図1(a)と同様の作業を行う。 Next, in FIG. 1 (b), using a test pattern B, performs the same operation as FIG. 1 (a). ここでは、発光画像24と遡上経路配線25が得られる。 Here, light-emitting image 24 and run-up path wiring 25 can be obtained. ここで、図1(c)に示すように、テストパターンA及びB Here, as shown in FIG. 1 (c), the test patterns A and B
における、発光画像と遡上配線経路を重畳させる。 In, to superimpose intrusion wiring path and the light-emitting image. 遡上配線経路23及び25の重複した配線26(最も太く図示した部分)が故障である可能性が最も高いと推定され、この重複した配線26の座標位置や、ネットリストに示された配線ネットの名称を特定する。 Run-up wiring path 23 and overlapping the wiring 26 of the 25 (thickest illustrated portion) are estimated to be most likely to be faulty, the coordinate position and of the duplicate wirings 26, nets shown in the net list to identify the name. もし、重複した配線26に欠陥があるのを確認するには、電子ビームテスターなどで、電位状態を確認することもできるし、 If, confirms that there is a defect in duplicate wiring 26, in electron beam tester can either confirm the potential state,
ここで欠陥が見つからなかった場合は、さらにテストパターン信号入力側に遡上して故障配線を特定すればよい。 Here if a defect is found, it is sufficient to identify the faulty wiring and further runup to the test pattern signal input side. 一つのテストパターンで、複数の発光箇所が存在する場合も、同様に、遡上経路を重畳することで、故障箇所の絞り込みが可能となる。 In one test pattern, even when a plurality of light emitting portions are present, Similarly, by superimposing the run-up path, it is possible to narrow down the fault location. また、このとき、遡上するトランジスタの段数をユーザが設定できるようにソフトウェアプログラムを作成しておくことは有効である。 At this time, it is effective to create a software program so the number of transistors that run up user-configurable.
尚、故障確率が高いとして抽出する条件としては、上述した重複(合致)する場合に限らず、お互いの配線が隣接していることを条件としても実現できる。 As the condition for extracting a high probability of failure, not only in the case of overlapping (matching) described above, it can be realized on the condition that the wiring of each other are adjacent. 隣接していればショートする可能性が高いからである。 If the adjacent there is a high possibility that a short circuit. 【0025】次に、発光画像に基づいて、発光箇所に存在するトランジスタを特定する方式について説明する。 Next, based on the emission image is described method of specifying the transistors present in the light emitting portions.
はじめに、ユーザが画面上でトランジスタの特定するのを支援する方式について述べる。 First, we describe methods to assist the user to particular transistor on the screen. 図3は、CAD装置の画面上における不良トランジスタの抽出方式を示す図である。 Figure 3 is a diagram showing a method of extracting a defective transistor on the screen of the CAD system. 発光画像22とレイアウトパターン20の重ね合わせ画像をユーザが確認した上で、マウスなどの入力装置13を用いて、カーソル30でドラッグして指定領域枠31を指定する。 The superimposed image of the luminous image 22 and the layout pattern 20 on the user confirms, by using the input device 13 such as a mouse, to specify an area frame 31 by dragging the cursor 30. この枠の座標の領域内に存在するトランジスタ21を自動抽出する。 The transistor 21 present in the region of the coordinates of the frame to automatically extract. この結果は、出力装置14に出力しても良いし、不良が見つかったトランジスタの座標や名称、配線ネットをデータ記憶部に保存しても良い。 This result may be output to an output device 14, the coordinates and names of defects found transistors, may be stored nets in the data storage unit. トランジスタは、レイアウトデータ8、ネットリスト9、スケマティックを用いて特定するか、レイアウトデータ8のみでCAD装置に組み込んだソフトウェアプログラムで特定することができる。 Transistor, layout data 8, the netlist 9, or identified using the schematic, it can be identified by incorporating software program in only the CAD device layout data 8. 【0026】また、CAD装置に組み込んだソフトウェアプログラムにより、自動で発光トランジスタを特定することもできる。 [0026] In addition, by incorporating the software program in the CAD system, it is also possible to identify the light-emitting transistor automatically. 図4は発光画像からトランジスタを自動特定する方式を示す図である。 Figure 4 is a diagram illustrating a method for automatically identifying the transistor from the light-emitting image. 図4(a)に示すようにレイアウトパターン20上に発光画像24を重ね合わせた後、図4(b)のごとく、発光部の画像を任意のしきい値で2値化し、この2値化した発光画像40を図4 After superimposing the luminescent image 24 as on the layout pattern 20 shown in FIG. 4 (a), as in FIG. 4 (b), the binarized image of the light emitting portion at an arbitrary threshold, the binary Figure 4 the light emission image 40
(c)においてクラスタリングする。 Clustering in (c). クラスタリングは、2値化した発光画像40をひとかたまりの発光エリアとして認識するためのもので、図4(c)に示したように縁取ることができる。 Clustering is for recognizing the binarized luminescent image 40 as a light emitting area of ​​the loaf can take the edge as shown in FIG. 4 (c). また、図4(c)'に示すように、2値化した発光画像40の最外周のピクセルを囲う長方形を算出することも可能である。 Further, as shown in FIG. 4 (c) ', it is also possible to calculate the rectangle surrounding the binarized outermost pixels of the luminescent image 40. 図4(c)及び(c)'で発光領域がデータとして定義できれば、その領域に存在するトランジスタを定義することは容易である。 If definition light emitting region as data in FIGS. 4 (c) and 4 (c) ', it is easy to define a transistor present in the region. 上記クラスタリングは、2箇所異常の発光が同時に発生するような場合に有効である。 The above clustering, the two locations abnormal emission is effective when simultaneously generated. 【0027】さらに、発光強度を活用して不良トランジスタの重みづけを行う方式について説明する。 Furthermore, method will be described to perform a weighting of the defective transistor by utilizing the light emission intensity. 図5は、 Fig. 5,
発光強度分布に基づいて不良トランジスタを抽出する方式を示す図である。 It is a diagram illustrating a method for extracting a defective transistor based on light emission intensity distribution. 発光画像22の色の濃い部分が、発光強度の高い部分である。 Darker portions of the luminescent image 22 is a portion with high emission intensity. 発光現象は、このように任意の強度分布を持つことが一般的であり、その中心が異常な光を発生している場所である可能性が高い。 Luminous phenomenon is thus a possible general with arbitrary intensity distribution, is likely to be a place where its center causes an abnormality light. ここでは、トランジスタ27、28の順に発光強度が高くなっている。 Here, light emission intensity becomes higher in the order of the transistors 27. 従って、不良の疑わしさの観点から、解析対象とすべき優先順位は、トランジスタ27,28の順となる。 Therefore, in view of the failure of doubt, the priority should be analyzed is the forward of the transistors 27. 例えば、発光強度分布を16階調のグレイスケールで表現すれば、最も輝度の高い階調から順に、各々の階調を有する領域に存在したトランジスタを特定していくことで、優先順位付けができる。 For example, if represent emission intensity distribution in the gray scale of 16 tone, from the most high gradation in the order of brightness, that will identify the transistors present in a region having each gradation can prioritize . (第2の実施の形態)次に、本発明における第2の実施の形態について述べる。 (Second Embodiment) will now be described a second embodiment of the present invention. ここでは、発光顕微鏡の代わりにOBIRCH解析装置を用いた場合の故障箇所特定方式について述べる。 Here, we describe the failure place specifying method when using the OBIRCH analyzer instead of emission microscope. CAD装置とそのシステムについては、図2の発光顕微鏡をOBIRCH解析装置におきかえればよい。 The CAD apparatus and the system may be replaced with emission microscope of FIG. 2 OBIRCH analyzer. 【0028】図6は、OBIRCH画像から異常反応のあった配線を特定する方式を示す図である。 [0028] FIG. 6 is a diagram illustrating a method for identifying the wire that was from OBIRCH image abnormal reaction. OBIRC OBIRC
H画像50とレイアウトパターン20の重ね合わせ画像をユーザが確認した上で、マウスなどの入力装置13を用いて、カーソル30でOBIRCH画像と重なり合ったレイアウト配線を指定する。 The superimposed image of the H image 50 and the layout pattern 20 on the user confirms, by using the input device 13 such as a mouse, to specify the layout wiring overlaps OBIRCH image with the cursor 30. この結果は、出力装置1 This result, output device 1
4にハイライト表示して出力しても良いし、異常が見つかった配線の座標や配線ネット名称をデータ記憶部に保存しても良い。 Also may highlight and outputs the 4, it may be stored the coordinates and wiring net name of the abnormality is found wiring in the data storage unit. このとき、レイアウトデータ8、ネットリスト9を用いて配線ネットまで特定してもよいし、レイアウトデータ8のみで特定し座標を出力させてもよい。 In this case, the layout data 8 may be specified to nets with netlist 9 may be output to identify only the layout data 8 coordinates. 【0029】OBIRCH解析装置から得られるOBI The OBI obtained from OBIRCH analyzer
RCH画像は、配線ピッチと比較して分解能が低く、幅が太くなって現れるために、一本の配線に特定できない場合がある(図7の太線部分に例示)。 RCH image has a lower resolution as compared with the wiring pitch, in order to appear width thicker, (illustrated by the bold line portion in FIG. 7) that may not be identified to a single wire. これを解決する方法を次に述べる。 Described below how to resolve this. 図7から図10は、OBIRCH画像から異常の疑いのある配線を抽出する方式を示す図である。 FIGS. 7-10 is a view showing a method of extracting wiring suspected abnormality OBIRCH image. まずはじめに、レイアウトパターン20とOBI First of all, the layout pattern 20 and the OBI
RCH画像50を重ね合わせた状態で、図7に示すように、OBIRCH画像の一部を囲うように第一指定領域枠51を入力装置13とカーソル30により指定する。 Superposed state the RCH image 50, as shown in FIG. 7, designated by the input device 13 and cursor 30 the first designated region frame 51 so as to surround a portion of the OBIRCH image.
これにより図8に示すように、この領域を通過する故障嫌疑配線52が一つ、あるいは複数特定できる。 Thus, as shown in FIG. 8, the fault suspicion wiring 52 passing through this region is one, or a plurality specified. 一つの配線ネットに特定できた場合は、OBIRCH画像50 If you can identify a single nets, OBIRCH image 50
と故障嫌疑配線52の合致を確認して終了する。 Check and to end the match of failure suspicion wiring 52. ここで、複数の配線ネットが出力された場合は、図9に示すように、第二指定領域枠53を指定する。 Here, when a plurality of nets is output, as shown in FIG. 9, to specify the second designated area frame 53. ここで、第一指定領域枠51を通過し、かつ、第二指定領域枠53を通過すると言う条件で、配線ネットを検索することで、 Here, by passing through the first specified area frame 51, and, under the conditions referred to passing through the second designated area frame 53, to find the nets,
さらに故障候補を絞り込むことができる。 It is possible to further narrow down the fault candidates. 図10では、 In FIG. 10,
故障配線54を一本だけに特定できた場合を示している。 The fault line 54 shows a case that could be identified only in one. 【0030】次に、OBIRCHの画像から自動的に故障候補を絞り込む方式について述べる。 [0030] Next, described method to narrow down the automatic fault candidates from the image of OBIRCH. 図11は、OB 11, OB
IRCH画像からの故障配線絞り込み方式を示す図である。 IRCH is a diagram illustrating a fault line narrowing system from the image. まずはじめに、図11(a)にて、OBIRCH画像50を取得する。 First, in FIG. 11 (a), acquires the OBIRCH image 50. 図11(b)では、画像処理により、このOBIRCH画像50のノイズ成分を除去して、配線経路の形状を再現できるようなテンプレート5 In FIG. 11 (b), by image processing, by removing the noise component of the OBIRCH image 50, the template 5 that can reproduce the shape of wiring path
5に成型する。 Molded into 5. 図11(c)に示すようにこのテンプレートに合致する配線経路を、レイアウトから抽出して、 The routing that matches this template as shown in FIG. 11 (c), extracted from the layout,
故障配線56を特定することができる。 The fault line 56 can be specified. 【0031】以上述べた故障配線の特定方式を活用して、欠陥が存在している箇所を特定する方式について説明する。 The leverage specific scheme above mentioned fault lines, described method to identify the location where the defect exists. 図12は、複数のテストパターンを入力したときの故障箇所の絞り込み方式を示す図である。 Figure 12 is a diagram showing a narrowing scheme failure point when the input a plurality of test patterns. 同図では、図12(a)から(d)において、4種類のテストパターンを入力した。 In the figure, 12 from (a) (d), enter the four test patterns. それぞれのテストパターンにおいて、図6から図11に示したようなOBIRCH故障配線特定法を用いて、OBIRCH反応のあった配線60 In each test pattern, using the OBIRCH fault lines specific method as shown in FIGS. 6 to 11, the wiring made the OBIRCH reaction 60
から63が特定する。 63 to identify from. 図12(e)では、OBIRCH 12 In (e), OBIRCH
反応のあった配線60から63を重ね合わせて、交差あるいは密集領域64を特定することで、欠陥70の所在を特定することが可能となる。 There was a wire 60 superimposed 63 reactive, by identifying the intersection or dense region 64, it is possible to identify the location of the defect 70. このとき、作業者が視覚的に密集領域を判断しても良いし、この作業を支援するために強調させることも有効である。 At this time, the operator may determine visually dense regions, it is also effective to emphasize to support this task. 図13は、この密集度分布の表示方式を示す図である。 Figure 13 is a diagram showing a display system of the density distribution. 図13(a)は、 13 (a) shows,
OBIRCH反応のあった配線60から63を重ね合わせた図である。 OBIRCH is a diagram obtained by superposing from a wiring 60 63 reactive. 図13(b)に示すように、このレイアウトを直交格子状に分割し、各々の格子面積に対する前記OBIRCH反応の合った配線の占有率を算出すれば、密集度分布図65を簡単に表示することが可能となる。 As shown in FIG. 13 (b), it divides the layout orthogonal grid pattern, by calculating the occupancy rate of a wiring for which the said OBIRCH response to each of the grid area, easily display density distribution diagram 65 it becomes possible. この後、この密集領域の座標、もしくは、密集度の高い重心点の座標を自動的に計算させて、その後の分析作業時間を短縮させることが可能となる。 Thereafter, the coordinates of the dense region or, automatically by calculating the coordinates of the density of high center of gravity, it is possible to shorten the subsequent analysis work time. 【0032】一方、欠陥が短絡を引き起こす場合を考えると、以下のような密集度分布の表現方式で、欠陥箇所の特定精度を支援することができる。 On the other hand, considering the case where the defect causes a short circuit, with expression scheme confluency distribution as follows, it is possible to support the identification accuracy of the defective portion. 図14は、異種配線の密集度の表現方式を示す図である。 Figure 14 is a diagram showing a representation scheme confluency heterologous wiring. 図14(a) Figure 14 (a)
は、OBIRCH反応のあった配線の重ね合わせを行ったものである。 It is measured under an overlay of wires for which the OBIRCH reaction. このうち、OBIRCH反応のあった配線66及び67は、同電位の配線が密集しているため、 Of these, wiring 66 and 67 had the OBIRCH reaction, since the wiring of the same potential are concentrated,
たとえそれが短絡したとしても他の配線に短絡しない限り、機能に影響を及ぼさない場合がある。 Even unless shorted to other wiring even it is shorted, it may not affect the function. 従って、図1 Thus, Figure 1
3で述べた、単なる配線の密集度を表現する方式では、 I mentioned 3, in a manner to represent the density of the mere wiring
図14(b)に示すような密集度の高いエリア(最もハッチングの濃い部分)が複数出現したり、欠陥特定精度が低下する。 Figure 14 (b) to a high density as shown areas (most hatched dark portion) or more occurrences, reduced defect identification accuracy. そこで、図14(c)に示すように、配線を識別して異種配線の密集度のみを計算することで、真のクリティカル領域69を特定することが可能である。 Therefore, as shown in FIG. 14 (c), that identifies a wire to calculate only density of the heterogeneous wire, it is possible to identify the true critical region 69. 【0033】CAD装置1に搭載したプログラム記憶部12に記憶させるソフトウェアプログラムの説明を行う。 [0033] The description of the software program to be stored in the program storage unit 12 mounted on the CAD system 1. 図15は、アルゴリズムを示す図である。 Figure 15 is a diagram showing an algorithm. ここでは、代表的なアルゴリズムについて述べ、本発明の実施の形態に述べる手順を適宜、組み入れることは可能である。 Here, we describe a typical algorithm, the procedures described in the embodiment of the present invention as appropriate, it is possible to incorporate. まずはじめに、レイアウトデータ8、ネットリスト9、スケマティック(図示せず)、設計付加情報(テクノロジーファイルなど、図示せず)等をデータ記憶部1 First, the layout data 8, the netlist 9, schematic (not shown) (such as technology file, not shown) designed additional information data storage unit 1 and the like
0に所望の前処理を施して記憶させる(ステップ1)。 0 to be stored by performing the desired pretreatment (Step 1).
次に、テストパターン5に基づいてテスター4を駆動し、ウエハ等の半導体装置である試料3に所望の電圧印加を行う(ステップ2)。 Next, to drive the tester 4 based on the test pattern 5, performs a desired voltage is applied to the sample 3 which is a semiconductor device such as a wafer (Step 2). この状態で、発光顕微鏡2を駆動し、このとき得られた発光顕微鏡画像6を、データ記憶部10に記憶させる(ステップ3)。 In this state, by driving the luminous microscope 2, the emission microscope image 6 obtained at this time, it is stored in the data storage unit 10 (Step 3). ここで、発光顕微鏡画像6とレイアウトデータ8の重ね合わせを行う(ステップ4)。 Here, an overlaying of the emission microscope image 6 and the layout data 8 (Step 4). 次に、発光領域に存在するトランジスタを特定する(ステップ5)。 Then, to identify the transistor present in the emitting region (step 5). このトランジスタの入力側の配線経路を遡上する(ステップ6)。 To run-up input side of the wiring path of the transistor (Step 6). このとき、トランジスタの遡上段数は予めプログラムに記憶しておいても良いし、遡上の前に予め作業者の入力を促しても良い。 At this time, the run-up the number of stages of the transistor may be stored in advance in the program, it may prompt the pre-worker of the input in front of the run-up. 複数のテストパターンを入力する場合、発光解析を継続し(ステップ7)、ステップ2からステップ6を繰り返す。 When entering a plurality of test patterns, continued emission analysis (Step 7) Repeat step 6 from step 2. テストパターンを入力し終わったら、重複配線経路を特定し、記憶そして出力する(ステップ8)。 After entering the test pattern to identify the duplicate wiring path, storing and outputting (step 8). (第3の実施の形態)上記実施の形態では発光顕微鏡、 (Third Embodiment) In the above embodiment emission microscope,
OBIRCH解析装置それぞれで不良箇所の推定を実施している例を示したが、実際の解析では、両者の情報を総合して不良箇所を推定することも可能である。 An example to have performed OBIRCH analyzer estimated defective portions, respectively, but in actual analysis, it is possible to comprehensively both the information for estimating the defective portion. その一つの方式は、OBIRCH解析装置で絞り込んだ不良候補(例えば、 One scheme is defective candidates narrowed down by the OBIRCH analyzer (e.g.,
配線やトランジスタ素子)と、発光顕微鏡で検出した発光点から遡上して得られた不良候補とを照合して、不良箇所の絞り込みを行う手法である。 And wiring and transistor elements), by matching to the defective candidate obtained run-up from the light emitting point detected by the emission microscope, it is a technique for narrowing the defective portion. これを行うことで、 By doing this,
不良箇所特定の確度を向上させ、さらに不良箇所を絞り込むための電子ビームテスタによる解析、あるいは、その準備のためのFIB加工の試行錯誤回数を、極力低減させることができる。 Defective portion to improve certain accuracy, further analysis by an electron beam tester for narrowing defective portion, or trial and error number of FIB processing for its preparation, can be minimized. (第4の実施の形態)前記した発光顕微鏡による不良箇所特定において、不良箇所をさらに短時間で正確に絞り込む方式について述べる。 (Fourth Embodiment) A defect site identification by the light emission microscope, we describe methods to narrow down precisely in a shorter time the defective portion. 本実施の形態を説明するため、はじめに、中間電位化によるMOSトランジスタの発光現象について、図16を用いて説明を行う。 To explain the present embodiment, first, a light-emitting phenomenon of the MOS transistor according to the intermediate potential of, will be described with reference to FIG. 16. この中間電位化現象は、代表的な発光現象の原因の一つである。 The intermediate potential phenomenon is one of the causes of the typical light emission phenomenon. MOS(A)103のゲートに接続されている配線(A)101と配線(B)102とが、短絡欠陥104 MOS the connected wires to the gate of the (A) 103 (A) 101 and the wiring (B) 102 and the short-circuit defect 104
により短絡した場合を考える。 Consider a case in which short-circuited by. ある状態において、配線(A)101と配線(B)102の本来設定されるべき電圧が異なるとき、この短絡により、互いの電位に影響されて、各配線の設定電位の中間的な電位となることを中間電位化という。 In one state, when the original voltage to be set for wiring (A) 101 and the wiring (B) 102 are different, this short-circuit, is affected by the mutual potential, an intermediate potential of the set potential of each wiring that the intermediate potential of that. 配線(A)101が中間電位となると、MOS(A)103にはゲートをON/OFFするための入力電位が不完全な状態となり、接点不良を起こす。 When wiring (A) 101 is an intermediate potential, the input potential becomes incomplete to ON / OFF the gates in MOS (A) 103, causing contact failure. この段階で、MOS(A)103に過渡的な異常電流が流れることにより、発光を起こすことがある。 At this stage, by transient abnormal current flows through the MOS (A) 103, it may cause light emission. また、MOS(A)103の接点不良状態は、その出力側にあるMOS(B)105のゲート電位の不安定な状態を生じさせるため、MOS(B)105に過渡的な異常電流が流れることにより、MOS(B)105において発光が見られる。 Also, contact failure state of the MOS (A) 103, in order to produce an unstable state of the gate potential of the MOS (B) 105 in the output side, MOS (B) transient abnormal current from flowing to the 105 Accordingly, emission is viewed in MOS (B) 105. 以上が、中間電位化による発光現象である。 The above is the emission phenomenon due to the intermediate potential of. 【0034】次に、論理回路において、このような中間電位化による発光現象がどのように伝搬するかを考える。 Next, in the logic circuit, consider what emission phenomenon caused by such an intermediate potential of how the propagate. 図17は、基本的な論理回路の一つであるNAND Figure 17 is one of the basic logic circuit NAND
回路をとりあげ、中間電位の伝搬現象について説明を行う。 Taken up circuit, a description is given of propagation in the intermediate potential. 図17では、NAND回路の入力となるX端子11 In Figure 17, X terminal 11 as an input of the NAND circuit
0にはLow電位、Y端子111にはHigh電位となる本来の状態において、これらの端子の何れかが中間電位化した場合を示している。 0 Low potential, in the original state as a High potential to the Y terminal 111 shows a case where any of these terminals has an intermediate potential of. 図17(a)は、X端子1 FIG. 17 (a), X terminal 1
10が中間電位となった場合、図17(b)は、Y端子111が中間電位となった場合を示している。 If 10 becomes an intermediate potential, and FIG. 17 (b) shows the case where Y terminal 111 becomes an intermediate potential. まず、図17(a)は、pMOS112に中間電位が入力されるため、 (1)pMOS112の出力は、中間電位あるいは、H First, FIG. 17 (a), since the intermediate potential is input to the PMOS 112, the output of the (1) PMOS 112, or an intermediate potential, H
igh/Lowにふらついた電位状態となる。 The unsteady potential state in igh / Low. (2)pMOS113は、正常なY端子111のHig (2) PMOS 113 is, Hig normal Y terminals 111
h電位により、OFFとなるため、pMOS113の出力は浮遊電位となる。 The h potential, since the OFF, the output of pMOS113 is a floating potential. (3)X端子110の中間電位は、nMOS115と、 (3) an intermediate potential of the X terminal 110 includes a NMOS115,
これによって引き起こされるnMOS114の動作不安定を引き起こす(High/Lowにふらついた電位状態)。 This causes the unstable operation of the nMOS114 caused (potential state of staggering the High / Low). 【0035】NAND回路全体でみれば、これら、 [0035] If you look at the entire NAND circuit, these,
(1)(2)(3)の電位状態から決定されるため、結局、出力端子116の電位状態は、ふらついた状態となる。 (1) (2) (3) because it is determined from the potential state of eventually, the potential state of the output terminal 116 becomes unsteady state. 【0036】一方、図17(b)については、 (4)正常なX端子110のLow電位入力により、p On the other hand, for the FIG. 17 (b), the by Low potential input (4) normal X terminals 110, p
MOS112はONとなり、出力は、Highとなる。 MOS112 is turned ON, the output becomes High. (5)Y端子111の中間電位化によりpMOS113 (5) PMOS 113 by the intermediate potential of the Y terminal 111
の動作はON/OFFにふらつき、ONの時はHigh Behavior fluctuation in ON / OFF, when the ON is High
出力、OFFの時は浮遊電位となる。 Output, when the OFF is a floating potential. (6)また、Y端子111の中間電位入力によって、n (6) Further, the intermediate potential input of Y terminal 111, n
MOS114はふらつくが、X端子110のLow電位によるnMOS115のOFF状態によって、結局は、 MOS114 is fluctuates, but the OFF state of the nMOS115 by Low potential of the terminal X 110, eventually,
浮遊電位となる。 A floating potential. 【0037】上記(4)(5)(6)によって、pMO [0037] by the above (4) (5) (6), pMO
S112のHigh出力が支配的となるため、NAND Since the High output of S112 is dominant, NAND
回路全体の出力はHighとなる。 The output of the entire circuit becomes High. 以上の現象により、 According to the above phenomenon,
NAND回路の出力が中間電位で、かつ、本来の設定電圧がX端子はLow、Y端子はHighの場合、原因となる不良箇所を遡上する場合、図17(a)のケースとなり、X端子の側だけを遡上すれば良いことになる。 Output intermediate potential of the NAND circuit, and the original setting voltage X terminal Low, if Y terminal High, the case of run-up the defective portion, which causes, it is the case in FIG. 17 (a), X terminal will be of may be just the run-up side. このように、基本的な論理回路の場合、中間電位伝搬特性の故障辞書(データベース)を作成しておけば、経路遡上(図15のステップ6に相当)の際に、故障辞書を参照することで経路嫌疑の候補数を半減させることができ、不良解析時間を短縮させることができる。 Thus, in the case of basic logic circuits, if creates a fault dictionary of the intermediate potential propagation characteristics (database), the time of the path run-up (corresponding to step 6 in FIG. 15), referring to the fault dictionary it the number of candidates of the path charges can be halved in can shorten the failure analysis time. さらに、 further,
基本論理解路を多段にわたって遡上する場合は、その不良解析時間を(1/2) に削減することが可能となり、この不良解析TATの短縮は、製品開発期間の短縮や、顧客返品不良の解析にかかるリソース削減につながる。 If you run up the basic theory understanding path over multiple stages, it is possible to reduce the failure analysis time (1/2) n, reduction of the failure analysis TAT is shortened and product development period, the customer returns the defective leading to resource reduction according to the analysis. 【0038】図18は、中間電位伝搬特性により経路遡上する故障解析システムの概略を示す。 [0038] FIG. 18 shows a schematic of a failure analysis system for routing runup the intermediate potential propagation characteristics. 故障辞書120 Fault dictionary 120
には、各種基本論理回路などのセルやIP(Intel In a cell or IP, such as various types of basic logic circuit (Intel
lectual Property)ごとの中間電位伝搬特性を記述したデータを記憶させておく。 lectual Property) an intermediate potential propagation characteristic for each allowed to store the data describing. この故障辞書120は、CAD装置1と接続する。 The fault dictionary 120 is connected to the CAD system 1. この故障辞書1 The fault dictionary 1
20の全て、あるいは必要なデータについて、CAD装置1の内部にあるデータ記憶部10に取り込み、データ演算部11で絞り込みながら遡上するための演算処理を行うことができる。 All 20 or for the necessary data, takes in the data storage unit 10 in the interior of the CAD system 1, arithmetic processing for run up while narrowing in the data calculating unit 11 can be performed. 図19は、故障辞書120に登録されているデータの構成を説明する図である。 Figure 19 is a diagram for explaining the structure of data registered in fault dictionary 120. セル名称は、NANDやNORなどの基本論理回路名称やIPの名称を意味する。 Cell name refers to the basic logic circuit name or IP of the name, such as NAND and NOR. 入力番号(入力1から入力N)には、 The input number (input from input 1 N),
電位の状態(HIGHもしくはLOW)を登録する。 To register the status of the potential (HIGH or LOW). さらに中間電位が伝搬した出力に対応した中間電位伝搬出力番号と、遡上すべき入力番号を表す遡上番号を対応させてファイルを作成しておく。 Moreover the intermediate potential propagation output number at which the intermediate potential corresponding to the output propagated, the run-up numbers representing the input number to be run up in association create a file. こうすることによって、 By doing this,
任意のセル名称の回路で、任意の入力電位状態のとき、 In the circuit of any cell names, when any input potential state,
中間電位出力番号が与えられれば、遡上を行う際、最も疑わしい遡上番号を抽出できるため、故障候補を絞り込み、故障位置特定時間を短縮することができる。 Given the intermediate potential output number, when performing run-up, it is possible to extract the most suspicious run-up number, narrowing the fault candidates, it is possible to shorten the fault location time. この辞書は、予め故障モデルを定義し、任意の回路の、任意の電位状態におけるシミュレーション結果を対応づけてもよいし、実際の製品の故障解析結果から得られる実績データに基づいてもよい(ある回路において、中間電位の出力された中間電位出力番号と、原因の確認された遡上入力番号とを対応させて記憶させる。)。 The dictionary defines a pre-fault model, any circuit may be associated simulation results at any potential state may (also based on actual data obtained from the failure analysis of the actual product in the circuit, the intermediate potential output number output of the intermediate potential, and stores in association a confirmed intrusion input number of causes.). 【0039】 【発明の効果】本発明によれば、より故障の疑いのある配線や欠陥箇所を絞り込むため、故障箇所の精度ならびに故障箇所特定時間を短縮させることがかのうとなる。 [0039] According to the present invention, to narrow more suspected fault line or fault location, it is possible to shorten the accuracy and fault location specific time fault location.
これにより、半導体製品の不良箇所をいち早く分析でき、メカニズムの推定により速やかに歩留り向上を図ることが可能となる。 Thus, a defective portion of a semiconductor product can quickly analyze, it is possible to achieve quickly yield improvement by the estimation mechanism.

【図面の簡単な説明】 【図1】複数のテストパターンを入力したときの故障位置特定方式を説明する図【図2】CAD装置とそのシステムを示す図【図3】CAD装置の画面上における不良トランジスタの抽出方式を示す図【図4】発光画像からトランジスタを自動特定する方式を示す図【図5】発光強度分布に基づいて不良トランジスタを抽出する方式を示す図【図6】OBIRCH画像から異常反応のあった配線を特定する方式を示す図【図7】OBIRCH画像から異常の疑いのある配線を抽出する方式を示す図【図8】OBIRCH画像から異常の疑いのある配線を抽出する方式を示す図【図9】OBIRCH画像から異常の疑いのある配線を抽出する方式を示す図【図10】OBIRCH画像から異常の疑いのある配線を抽出する In Figure 2 shows the CAD apparatus and FIG. 3 shows CAD system on the screen indicating the system illustrating a fault location method when you enter BRIEF DESCRIPTION OF THE DRAWINGS [Figure 1] a plurality of test patterns Figures 6 OBIRCH image showing a method of extracting a defective transistor based on FIG. 5 shows the emission intensity distribution indicating a method of automatically identify the transistor from Figure 4 shows emission image showing a method of extracting a defective transistor method of extracting FIG 7 wiring suspected abnormal Figures 8 OBIRCH image showing a method for extracting a wiring is from OBIRCH image suspected abnormalities indicating a method for specifying the abnormal reaction of a wiring extracting the Figure 9 wiring suspected abnormal Figures [10] OBIRCH image showing a method for extracting a wiring is from OBIRCH image suspected abnormalities indicating the 方式を示す図【図11】OBIRCH画像からの故障配線絞り込み方式を示す図【図12】複数のテストパターンを入力したときの故障箇所の絞り込み方式を示す図【図13】密集度分布の表示方式【図14】異種配線の密集度の表現方式を示す図【図15】アルゴリズムを示す図【図16】中間電位化による発光現象を示す図【図17】中間電位の伝搬特性を示す図【図18】中間電位伝搬特性により経路遡上する故障解析システムの概略図【図19】故障辞書に登録されているデータの構成を説明する図【符号の説明】 20…レイアウトパターン、21…トランジスタ、22 Figure 11 display system of Figure 13 density distribution indicating a narrowing scheme failure point when the input fault lines Figure 12 is a showing a narrowing scheme plurality of test patterns from OBIRCH image showing a method [14] FIGS Figure showing the propagation characteristics of FIG. 17 is a intermediate potential showing the luminous phenomenon according to FIG. FIG. 16 the intermediate potential of showing the Figure [15] algorithm shown a representation scheme confluency heterologous wiring 18] intermediate potential propagation characteristic by schematic Figure 19] Figure [eXPLANATION oF sYMBOLS] describing the structure of data registered in fault dictionary 20 ... layout pattern of the failure analysis system for routing runup, 21 ... transistor, 22
…発光画像、23…遡上配線経路、24…発光画像、2 ... luminescent image, 23 ... run-up wiring path, 24 ... emission image, 2
5…遡上配線経路、26…重複した配線 5 ... run-up wiring route, 26 ... duplicate wiring

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 7識別記号 FI テーマコート゛(参考) H01L 21/82 C Fターム(参考) 2G011 AC04 AE03 2G132 AF14 AL09 AL12 5F064 CC12 DD25 EE15 HH02 HH06 HH10 HH11 HH15 HH17 ────────────────────────────────────────────────── ─── of the front page continued (51) Int.Cl. 7 identification mark FI theme Court Bu (reference) H01L 21/82 C F-term (reference) 2G011 AC04 AE03 2G132 AF14 AL09 AL12 5F064 CC12 DD25 EE15 HH02 HH06 HH10 HH11 HH15 HH17

Claims (1)

  1. 【特許請求の範囲】 【請求項1】半導体装置に複数種の電圧設定パターンに基づく電圧を印加した場合に、物理解析装置により取得された前記パターン毎の反応情報の入力を受けるステップと、 前記各々の反応情報を前記半導体装置のレイアウトパターン情報と照合し、前記反応情報の示す位置の範囲内に存在するトランジスタから配線経路を電圧印加位置方向に遡上することで各々の遡上配線を演算処理手段により抽出するステップと、 各トランジスタに対応した前記遡上配線の経路が合致もしくは隣接している配線範囲を特定して表示手段に表示させるステップと、を実行させることを特徴とする半導体不良解析用のCADツール。 When a voltage is applied based on a plurality of kinds of voltage setting pattern to the Claims 1 A semiconductor device, comprising the steps of: receiving an input of response information for each of the patterns obtained by physical analysis device, wherein the reaction information of each against the layout pattern information of said semiconductor device, calculating a respective run-up wiring by runup of the wiring path from the transistor present in the range of positions indicated by the response information to the voltage application position direction extracting by the processing means, semiconductor failure, characterized in that to execute the steps of the route of the run-up wiring corresponding to each transistor to be displayed on the display means to identify the wire range meets or adjacent, the CAD tool for the analysis. 【請求項2】半導体装置に電圧設定パターンに基づく電圧を印加した場合に、物理解析装置により取得された複数個所の反応情報の入力を受けるステップと、 前記各々の反応情報を前記半導体装置のレイアウトパターン情報と照合し、前記反応情報の位置の範囲内に存在するトランジスタから配線経路を電圧印加位置方向に遡上することで各々の遡上配線を演算処理手段により抽出するステップと、 各トランジスタに対応した前記遡上配線の経路が合致もしくは隣接している配線範囲を特定して表示手段に表示させるステップと、を実行させることを特徴とする半導体不良解析用のCADツール。 If wherein applying a voltage based on the voltage setting pattern to the semiconductor device, the method comprising: receiving an input of response information of a plurality of points obtained by physical analysis apparatus, the layout of the semiconductor device and the reaction information of the respective against the pattern information, and extracting the processing means each runup wiring by run-up transistors present a wiring path voltage application position direction within the range of the position of the reaction information, to each transistor the corresponding said runup wiring CAD tool for semiconductor failure analysis path, characterized in that to execute a step of displaying on the display means to identify the wire range meets or adjacent to the. 【請求項3】請求項1又は2に記載の半導体不良解析用のCADツールであって、 前記反応情報の示す位置の範囲内に複数のトランジスタが存在する場合には、当該範囲内における発光強度の高い範囲に位置するトランジスタから配線遡上の演算処理を行うことを特徴とする半導体不良解析用のCADツール。 3. A CAD tool for semiconductor failure analysis according to claim 1 or 2, when a plurality of transistors is within the range of the position indicated by the response information, the emission intensity within the range CAD tool for semiconductor failure analysis and performing arithmetic processing of a transistor located high range wire run-up. 【請求項4】請求項1又は2に記載の半導体不良解析用のCADツールであって、 前記物理解析装置として、発光顕微鏡を用いることを特徴とする半導体不良解析用のCADツール。 4. A CAD tool for semiconductor failure analysis according to claim 1 or 2, as the physical analysis device, CAD tool for semiconductor failure analysis, which comprises using a light-emitting microscope. 【請求項5】半導体装置に複数種の電圧設定パターンに基づく電圧を印加した場合の反応状態を、発光顕微鏡を用いて前記パターン毎の反応情報として取得し、 前記各々の反応情報を前記半導体装置のレイアウトパターン情報と照合し、前記反応情報の示す位置の範囲内に存在するトランジスタから配線経路を電圧印加位置方向に遡上することで各々の遡上配線を演算処理手段により抽出し、 各トランジスタに対応した前記遡上配線の経路が合致もしくは隣接している配線範囲を特定して表示手段に表示させることを特徴とする半導体不良解析方法。 The reaction conditions of 5. When a voltage is applied based on a plurality of kinds of voltage setting pattern to the semiconductor device, obtained as the reaction information for each of the patterns using the light-emitting microscope, the semiconductor device and the reaction information of the respective of collated with the layout pattern information is extracted by processing means each runup wiring by runup of the wiring path from the transistor present in the range of positions indicated by the response information to the voltage application position direction, each transistor the semiconductor failure analysis method characterized in that the run-up routing of corresponding is displayed on the display means to identify the wire range meets or adjacent to. 【請求項6】半導体装置に電圧設定パターンに基づく電圧を印加した場合の反応状態を、発光顕微鏡を用いて反応情報を取得し、 前記反応情報が複数ある場合には、各々の反応情報を前記半導体装置のレイアウトパターン情報と照合し、前記反応情報の位置の範囲内に存在するトランジスタから配線経路を電圧印加位置方向に遡上することで各々の遡上配線を演算処理手段により抽出し、 各トランジスタに対応した前記遡上配線の経路が合致もしくは隣接している配線範囲を特定して表示手段に表示させることを特徴とする半導体不良解析方法。 The reaction condition of 6. When a voltage is applied based on the voltage setting pattern to the semiconductor device, and acquires the reaction information with reference to emission microscope, when said response information there are a plurality, wherein each response information against the layout pattern information of the semiconductor device, each of the run-up wiring by runup of the wiring path from the transistor present in the range of positions of the reaction information to the voltage application position direction is extracted by processing means, each the semiconductor failure analysis method characterized in that the path of the run-up wiring corresponding to transistor causes the display means to identify the wiring range is consistent or adjacent. 【請求項7】請求項5又は6に記載の半導体不良解析方法であって、 前記反応情報の示す位置の範囲内に複数のトランジスタが存在する場合には、当該範囲内における発光強度の高い範囲に位置するトランジスタから配線遡上の演算処理を行うことを特徴とする半導体不良解析方法。 7. A semiconductor failure analysis method according to claim 5 or 6, wherein when the reaction plurality of transistors within the position indicated by the information exists, high emission intensity within the range range the semiconductor failure analysis method and performing arithmetic processing of the wiring run-up transistors located. 【請求項8】半導体装置に複数種の電圧設定パターンに基づく電圧を印加した場合に、物理解析装置により取得された前記パターン毎の反応情報の入力を受けるステップと、 前記各々の反応情報に対応する反応形状を代表するテンプレートを形成するステップと、 前記テンプレートと前記半導体装置のレイアウトパターン情報とをマッチングすることで、レイアウト上の配線経路を演算処理手段により抽出するステップと、 各パターンに対応した前記配線経路を表示手段に表示させるステップと、を実行させることを特徴とする半導体不良解析用のCADツール。 If 8. applying a voltage based on a plurality of kinds of voltages set pattern to a semiconductor device, comprising the steps of: receiving an input of response information for each of the patterns obtained by physical analysis device, corresponding to the reaction information of the respective forming a template representative of reaction shape, the said template by matching the layout pattern information of the semiconductor device, and extracting the processing means the routing of the layout, corresponding to each pattern CAD tool for semiconductor failure analysis, characterized in that to execute a step of displaying on display means said wiring path. 【請求項9】半導体装置に複数種の電圧設定パターンに基づく電圧を印加した場合に、物理解析装置により取得された前記パターン毎の反応情報の入力を受けるステップと、 前記各々の反応情報に対応する反応形状を代表するテンプレートを形成するステップと、 前記テンプレートと前記半導体装置のレイアウトパターン情報とをマッチングすることで、レイアウト上の配線経路を演算処理手段により抽出するステップと、 各パターンに対応した前記抽出された配線経路を重畳した場合に、配線密度の程度に基づく密集分布を表示手段に表示させるステップと、を実行させることを特徴とする半導体不良解析用のCADツール。 If 9. applying a voltage based on a plurality of kinds of voltages set pattern to a semiconductor device, comprising the steps of: receiving an input of response information for each of the patterns obtained by physical analysis device, corresponding to the reaction information of the respective forming a template representative of reaction shape, the said template by matching the layout pattern information of the semiconductor device, and extracting the processing means the routing of the layout, corresponding to each pattern wherein when superimposing the extracted wiring path, CAD tool for semiconductor failure analysis of a step of displaying a dense distribution based on the degree of wiring density on the display means, characterized in that for the execution to. 【請求項10】請求項9に記載の半導体不良解析用のCA 10. CA for semiconductor failure analysis according to claim 9
    Dツールであって、 前記配線経路を重畳した場合に、同電位の配線経路が密となる個所を削除して演算処理した結果の密度分布を表示させることを特徴とする半導体不良解析用のCADツール。 A D tool, when superimposing the wiring path, CAD for semiconductor failure analysis, characterized in that to display the density distribution of the result of the arithmetic operation to remove the location where routing of the same potential is dense tool. 【請求項11】請求項8又は9に記載の半導体不良解析用のCADツールであって、 前記物理解析装置として、OBIRCH解析装置を用いることを特徴とする半導体不良解析用のCADツール。 11. A CAD tool for semiconductor failure analysis according to claim 8 or 9, as the physical analysis device, CAD tool for semiconductor failure analysis, which comprises using the OBIRCH analyzer. 【請求項12】半導体装置に複数種の電圧設定パターンに基づく電圧を印加した場合の反応状態を、物理解析装置により前記パターン毎の反応情報として取得し、 前記各々の反応情報に対応する反応形状を代表するテンプレートを形成し、 前記テンプレートと前記半導体装置のレイアウトパターン情報とをマッチングすることで、レイアウト上の配線経路を演算処理手段により抽出し、 各パターンに対応した前記配線経路を表示手段に表示することを特徴とする半導体不良解析方法。 12. The reaction conditions in the case of applying a voltage based on a plurality of kinds of voltage setting pattern to the semiconductor device, obtained as the reaction information for each of the patterns by physical analysis apparatus, reaction shape corresponding to the reaction information of the respective the forming a representative template, by matching the layout pattern information of the semiconductor device and the template, extracted by the arithmetic processing means the routing of the layout, the display means the wiring paths corresponding to each pattern the semiconductor failure analysis method and displaying. 【請求項13】半導体装置に複数種の電圧設定パターンに基づく電圧を印加した場合の反応状態を、物理解析装置により前記パターン毎の反応情報として取得し、 前記各々の反応情報に対応する反応形状を代表するテンプレートを形成し、 前記テンプレートと前記半導体装置のレイアウトパターン情報とをマッチングすることで、レイアウト上の配線経路を演算処理手段により抽出し、 各パターンに対応した前記抽出された配線経路を重畳した場合に、配線密度の程度に基づく密集分布を表示手段に表示することを特徴とする半導体不良解析方法。 The reaction conditions of 13. When a voltage is applied based on a plurality of kinds of voltage setting pattern to the semiconductor device, obtained as the reaction information for each of the patterns by physical analysis device, corresponding to the reaction information of the respective reaction shape the forming a representative template, by matching the layout pattern information of the template the semiconductor device, and extracted by the arithmetic processing means the routing of the layout, the extracted wiring paths corresponding to each pattern the semiconductor failure analysis method and displaying when superimposed, on the display means a dense distribution based on the degree of wiring density. 【請求項14】請求項13に記載の半導体不良解析方法であって、 前記配線経路を重畳した場合に、同電位の配線経路が密となる個所を削除して演算処理した結果の密度分布を表示させることを特徴とする半導体不良解析方法。 14. A semiconductor failure analysis method according to claim 13, when superimposing the wiring path, the density distribution of a result of the arithmetic operation to remove the location where routing of the same potential is dense the semiconductor failure analysis method for causing display. 【請求項15】請求項1から4に記載のCADツールであって、 前記配線経路を電圧印加位置方向に遡上するときに、予め欠陥による中間電位伝搬現象をモデル化した故障辞書を参照して、故障の可能性の高い配線を選別して遡上することを特徴とする半導体不良解析用のCADツール。 15. A CAD tool according to claims 1 to 4, when the run-up of the wiring path to the voltage application position direction, with reference to the fault dictionary modeling the intermediate potential propagation phenomenon by preliminarily defects Te, CAD tool for semiconductor failure analysis, characterized in that the run-up to selecting high possibility of a failure interconnection. 【請求項16】請求項5から7に記載の半導体不良解析方法であって、 前記配線経路を電圧印加位置方向に遡上するときに、予め欠陥による中間電位伝搬現象をモデル化した故障辞書を参照して、故障の可能性の高い配線を選別して遡上することを特徴とする半導体不良解析方法。 16. A semiconductor failure analysis method according to claims 5 7, when run up the wiring path to the voltage application position direction, the fault dictionary modeling the intermediate potential propagation phenomenon by preliminarily defects Referring to the semiconductor failure analysis method, which comprises run-up to selecting high possibility of a failure interconnection.
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