JP3769909B2

JP3769909B2 - Pulse signal output circuit

Info

Publication number: JP3769909B2
Application number: JP32876797A
Authority: JP
Inventors: 陽一田中; 一博三品
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1996-11-29
Filing date: 1997-11-28
Publication date: 2006-04-26
Anticipated expiration: 2017-11-28
Also published as: JPH10215167A

Description

【０００１】
【発明の属する技術分野】
本発明は、クロックパルス信号が分周されてなるパルス信号を出力するパルス信号出力回路に関するものである。
【０００２】
【従来の技術】
従来、この種のパルス信号出力回路として、特開昭６４−１２６１７号により開示されたものがある。このものは、図16に示すように、周波数値が設定されるカウンタC と、周波数値がアドレス信号となって対応したデータが読み込まれるメモリM と、メモリから読み出されたデータをラッチして出力する第１のフリップフロップF1と、第１のフリップフロップF1の出力を導入する全加算器A と、全加算器A の加算値を所定のクロック信号によりラッチする第２のフリップフロップF2と、を備えて構成される。
【０００３】
このものは、第１のフリップフロップF1の出力と第２のフリップフロップF2の出力とを加算し、第２のフリップフロップF2のラッチした加算値が所定値を越えたときに第２のフリップフロップF2から発生する桁上がり信号をカウンタC に入力し、そのカンウタC が桁上がり信号の通過を禁止するまで桁上がり信号を、カウンタC に設定された周波数値を有するパルス信号として出力する。
【０００４】
【発明が解決しようとする課題】
上記した従来のパルス信号出力回路にあっては、カウンタC に設定された周波数値を有するパルス信号を出力し、２の累乗値ではない周波数値を有したパルス信号の出力も可能となっている。
【０００５】
しかしながら、このものは、第１のフリップフロップF1によりラッチさせるために、周波数値がアドレス信号となって対応するデータをメモリM からわざわざから読み出さなければならない。このため、処理工程が多くなって、内部構成が複雑になってしまい、ひいては製作に手間がかかるという問題点がある。
【０００６】
本発明は、上記の点に着目してなされたもので、その目的とするところは、２の累乗値ではない周波数値を有したパルス信号を出力することができ、内部構成が複雑にならないパルス信号出力回路を提供することにある。
【０００７】
【課題を解決するための手段】
上記した課題を解決するために、請求項１記載のものは、周波数可変値が入力され得る周波数可変用レジスタと、周波数可変用レジスタから入力され得る周波数可変値を加減算可能な加減算回路と、２ⁿ以下の周波数値を入力するために少なくとも（ｎ＋１）ビット有した周波数設定用レジスタと、周波数値を順次加算可能な加算回路と、２ⁿ⁺¹Ｈｚの周波数を有したクロックパルス信号が入力される度に周波数値を加算回路により順次積算して保持するとともに（ｎ＋１）ビット目に桁上がりした桁上がり信号を出力するフリップフロップと、周波数可変値を前記加減算回路により演算間隔を有して順次積算可能とするとともに積算値を前記周波数値として前記周波数設定用レジスタに入力し得るよう制御する加減算制御手段と、を備え、前記周波数設定用レジスタから前記積算値が帰還されることにより前記周波数可変値を加減算するものであって、前記加減算制御手段は、帰還された前記積算値又は帰還されて前記加減算回路により前記周波数可変値が再加減算された再積算値のいずれかから、前記周波数設定用レジスタに入力される値を選択可能な周波数設定用マルチプレクサが設けられた構成にしてある。
【０００８】
また、請求項２記載のものは、請求項１記載のものにおいて、前記加減算制御手段は、前記演算間隔を可変とする構成にしてある。
【０００９】
また、請求項３記載のものは、請求項１又は２記載のものにおいて、前記加減算制御手段は、前記演算間隔を設定するための演算間隔レジスタと、所定クロック信号を計数する計数手段と、計数手段の計数値と演算間隔レジスタに設定された値とを比較して両値が一致すると一致信号を出力する比較手段と、を備え、一致信号が出力されると前記積算値を演算間隔レジスタに設定し直すとともに計数手段の計数値を零に初期化する構成にしてある。
【００１０】
また、請求項４記載のものは、請求項１乃至３記載のものにおいて、前記加減算制御手段は、タイミング信号が設定されたタイミング信号用レジスタと、タイミング信号を順次積算可能なタイミング信号加算回路と、タイミング信号用のクロックパルス信号が入力される度にタイミング信号をタイミング信号加算回路により順次積算して保持するとともに断続的に出力する桁上がり信号の間隔でもって前記演算間隔とするタイミング指定用フリップフロップと、前記加減算回路による積算値を前記周波数値として前記周波数設定用レジスタに入力され得るよう制御する制御信号が設定された制御信号用レジスタと、を有した構成にしてある。
【００１１】
【発明の実施の形態】
本発明の第１実施形態を図１乃至図３に基づいて以下に説明する。このパルス信号出力回路は、周波数設定用レジスタ1 、加算回路2 、フリップフロップ3 を備えている。
【００１２】
周波数設定用レジスタ1 は、２ⁿ以下の周波数値を入力するためのものであって、図２に示すように、１ビット目の第０ビット10乃至第（ｎ＋１）ビット目の第ｎビット1_nからなる（ｎ＋１）ビットを有している。詳しくは、この周波数設定用レジスタ1 は、（ｎ＋１）ビットバス4aによって、周波数値が入力される。
【００１３】
加算回路2 は、周波数設定用レジスタ1 に入力された周波数値を加算可能とするよう、（ｎ＋１）ビットバス4bにより、周波数設定用レジスタ1 に接続されている。
【００１４】
フリップフロップ3 は、（ｎ＋１）ビットを有しており、そのクロックパルス信号入力端子3aからクロックパルス信号が入力される度に、（ｎ＋１）ビットバス5aにより接続した加算回路2 に周波数値の加算動作をさせ、その加算回路2 による加算値を、次のクロックパルス信号が入力されるまで保持するとともに、（ｎ＋１）ビットバス5bを介して加算回路2 に帰還させ、加算回路2 に周波数値を順次積算させる。上述した過程を経て、このフリップフロップ3 に保持された積算値は、２ⁿ⁺¹個のクロックパルス信号が入力される間に、（ｎ＋１）ビット目に、周波数値と同数回、「０」から「１」への桁上がりが起きる。
【００１５】
例えば、狙いとする周波数値が２Ｈｚである場合、２≦２ⁿを満たすｎとして、例えば、ｎ＝１を選定すると、ｎ＋１＝２となり、従って、周波数設定用レジスタ1 は、２ビット有したものを用いる。そして、２ⁿ⁺¹＝２² 、すなわち４Ｈｚのクロックパルス信号がフリップフロップ3 に入力される度に、つまり、毎秒４回の割合で、１０進数値の「２」を２進数値化した値、すなわち「１０」を、加算回路2 により初期値の「００」に始まって順次加算させて積算し、積算された積算値を周波数設定用レジスタ1 に保持すると、１個目及び３個目のクロックパルス信号が入力されたときに、２ビット目に「１」が桁上がりすることとなる。つまり、４個のクロックパルス信号が入力される間に、２回、「０」から「１」への桁上がりが生じて、その桁上がり時の桁上がり信号を出力すると、周波数値が２Ｈｚのパルス信号が出力されることとなる。このパルス信号を図３に示している。
【００１６】
また、狙いとする周波数値が３Ｈｚである場合、３≦２ⁿとなるｎとして、例えば、ｎ＝２を選定すると、ｎ＋１＝２となり、従って、周波数設定用レジスタ1 は、３ビット有したものを用いる。そして、２ ⁿ⁺¹ ＝２ ³、すなわち８Ｈｚのクロックパルス信号がフリップフロップ3 に入力される度に、１０進数値の「３」を２進数値化した値、すなわち「１１」を、加算回路2 により初期値の「００」に始まって順次加算させて積算し、積算された積算値を周波数設定用レジスタ1 に保持すると、２個目、４個目及び７個目のクロックパルス信号が入力されたときに、３ビット目に「１」が桁上がりすることとなる。つまり、８個のクロックパルス信号が入力される間に、３回、「０」から「１」への桁上がりが生じて、その桁上がり時の桁上がり信号を出力すると、周波数値が３Ｈｚのパルス信号が出力されることとなる。
【００１７】
かかるパルス信号出力回路にあっては、前述したように、フリップフロップ3は、２ⁿ⁺¹Ｈｚの周波数を有したクロックパルス信号が入力される度に、２進数値化された周波数値を加算回路2 により順次積算して、その積算値を保持すると、２ⁿ⁺¹個のクロックパルス信号が入力される間に、（ｎ＋１）ビット目に、周波数値と同数回、「０」から「１」への桁上がりが起きる。従って、桁上がり時の桁上がり信号、すなわち（ｎ＋１）ビット目の信号は、周波数設定用レジスタ1 に入力された周波数値を有したパルス信号になり、２の累乗値ではない周波数値を有したパルス信号を出力することができる。しかも、加算回路2 により加算されるものは、従来例のように周波数値をアドレス信号としてメモリから読み出されたものではなく、周波数値そのものであるから、メモリから読み出すということが不要になって処理工程が少なくなるから、内部構成が単純化され、ひいては製作に手間がかからなくなり、動作速度の低下も回避される。
【００１８】
次に、本発明の第２実施形態を図４及び図５に基づいて以下に説明する。なお、第１実施形態と実質的に同一の機能を有する部材には同一の符号を付し、第１実施形態と異なるところのみ記す。第１実施形態では、周波数設定用レジスタに入力される周波数値が一定値であるが、本実施形態では、周波数設定用レジスタに入力される周波数値を可変とした構成となっている。
【００１９】
詳しくは、このパルス信号出力回路は、前述した第１実施形態の部材に加えて、周波数可変用レジスタ6 、加減算回路7 、加減算制御回路8 を備えている。
【００２０】
周波数可変用レジスタ6 は、周波数可変値が入力可能なものであって、ｎビットを有している。
【００２１】
加減算回路7 は、周波数可変用レジスタ6 に入力された周波数可変値を加減算可能とするよう、（ｎ＋１）ビットバス4cにより、周波数可変用レジスタ6 に接続されている。この加減算回路7 は、その加減算値を周波数設定用レジスタ1 に入力可能とするために、前述した（ｎ＋１）ビットバス4aにより、周波数設定用レジスタ1 に接続され、さらに、周波数可変値を順次加算して積算するために、周波数設定用レジスタ1 から帰還されるよう、帰還用の（ｎ＋１）ビットバス4dでも周波数設定用レジスタ1 に接続されている。
【００２２】
加減算制御回路8 は、ＣＰＵからなり、加減算制御手段9 を構成する。この加減算制御回路8 は、加減算回路7 による加減算の演算間隔Ｔ1 を指定する加減算指示信号を周波数設定用レジスタ1 に入力するとともに、加減算回路7 における演算動作（加算を行うか減算を行うか演算動作を停止するか）を制御するモード制御信号を加減算回路7 に入力する。つまり、加減算制御回路8 により構成される加減算制御手段9 は、周波数可変値を加減算回路7 により演算間隔Ｔ1 を有して順次積算可能とするとともに、積算値を周波数値として周波数設定用レジスタ1 に入力し得るよう制御する。また、この演算間隔Ｔ1 は、パルス幅又はパルス間隔となる。
【００２３】
次に、このものの動作を説明する。加減算制御回路8 からのモード制御信号が加減算回路7 に入力されるとともに、加減算制御回路8 からの加減算指示信号が周波数設定用レジスタ1 に入力されることによって、加減算回路7 が周波数可変値を加減算して、その積算値を周波数値とすると、その周波数値は、周波数可変値分だけ変化する。つまり、周波数可変値は周波数値の変化分Δｆとなって、図５に示すように、出力されるパルス信号の周波数値が変化する。従って、このパルス信号出力回路から出力されたパルス信号がステッピングモータ（図示せず）に入力すると、そのステッピングモータの回転数は、図５に示した斜めの直線に沿って変化する。そして、加減算制御回路8 からの加減算指示信号が周波数設定用レジスタ1 に入力されなくなると、周波数値を維持することとなる。
【００２４】
かかるパルス信号出力回路にあっては、第１実施形態の効果に加えて、加減算制御手段9 により制御されることにより、周波数値が、加減算回路7 により周波数可変値の順次積算されてなる積算値となると、演算間隔Ｔ1 毎に周波数可変値分だけ加減算されて変化するから、演算間隔Ｔ1 のパルス幅を有して出力されるパルス信号の周波数値を変化させることができる。従って、このパルス信号をステッピングモータに入力するような場合、そのステッピングモータの回転数を変えることが可能となる。
【００２５】
また、加減算制御手段からの加減算指示信号の供給が停止したときには、加減算回路7 は、周波数可変値を加減算しなくなって、積算値が変わらなくなるから、周波数値が不変となり、出力されるパルス信号の周波数値が一定になるので、変化させていた周波数値を途中から一定にすることができる。従って、このパルス信号をステッピングモータに入力するような場合、そのステッピングモータの回転数を変えることも維持することも可能となる。
【００２６】
次に、本発明の第３実施形態を図６に基づいて以下に説明する。なお、第２実施形態と実質的に同一の機能を有する部材には同一の符号を付し、第２実施形態と異なるところのみ記す。第２実施形態では、加減算制御回路8 は、ＣＰＵからなるが、本実施形態では、タイミング信号用レジスタ8a、制御信号用レジスタ8b、タイミング信号加算回路8c、タイミング指定用フリップフロップ8dを備えて構成される。
【００２７】
タイミング信号用レジスタ8aには、タイミング信号加算回路8cにより加算可能なタイミング信号が設定されている。制御信号用レジスタ8bは、前述したモード制御信号が設定されるとともに、タイミング信号加算回路8cを制御する加算制御信号が設定されている。タイミング信号加算回路8cは、制御信号用レジスタ8bの加算制御信号により制御されて動作する。タイミング指定用フリップフロップ8dは、タイミング信号用クロックパルス信号が入力される度に、タイミング信号加算回路8cによる加算によって得られる積算値を保持するとともに、断続的に桁上がり信号を出力して、その桁上がり信号を前述した加減算指示信号としている。つまり、桁上がり信号の間隔が演算間隔Ｔ1 となっている。
【００２８】
このものは、加減算制御回路8 の制御信号用レジスタ8bに入力されたモード制御信号及び加算制御信号により制御されることにより、第２実施形態と同様に動作する。つまり、モード制御信号及び加算制御信号からなる制御信号でもって、加減算回路による積算値を周波数値として周波数設定用レジスタに入力され得るよう制御されたこととなる。
【００２９】
かかるパルス信号出力回路にあっては、タイミング指定用フリップフロップ8dが、タイミング信号用クロックパルス信号が入力される度に、タイミング信号用レジスタ8aからのタイミング信号をタイミング信号加算回路8cにより順次積算して保持し、そのタイミング指定用フリップフロップ8dから断続的に出力する桁上がり信号の間隔が演算間隔Ｔ1 となって加減算回路7 により積算された積算値が、周波数設定用レジスタ1 に入力され得るよう制御信号用レジスタ8bからの制御信号により制御されるので、第２実施形態のように、積算値が周波数設定用レジスタ1 に入力され得るよう制御するＣＰＵを設けなくてもよくなり、第２実施形態よりも構成を単純化できる。
【００３０】
次に、本発明の第１参考例を図７及び図８に基づいて以下に説明する。なお、第３実施形態と実質的に同一の機能を有する部材には同一の符号を付し、第３実施形態と異なるところのみ記す。第３実施形態では、加減算指示信号の供給及び供給停止により、加減算回路7 による周波数可変値の加減算を制御しているのに対し、本参考例では、加減算回路に入力される値を「０」値又は周波数可変値のいずれかから選択可能な加減算回路用マルチプレクサ10が加減算制御手段9に設けられ、その加減算回路用マルチプレクサ10の動作により、加減算回路7 による周波数可変値の加減算を制御する構成としている。
【００３１】
詳しくは、加減算回路用マルチプレクサ10は、周波数可変用レジスタ6 と加減算回路7 との間に設けられ、加減算制御回路8 の制御信号用レジスタ8bに、モード制御信号と共に制御信号をなすよう入力された加減算回路用マルチプレクサ制御信号により制御されることにより、加減算回路7 に入力される値を「０」値又は周波数可変値のいずれかから選択する。
【００３２】
かかるパルス信号出力回路にあっては、第２実施形態の効果に加えて、加減算回路用マルチプレクサ10により「０」値が選択されたときには、その「０」値が加減算回路7 により積算されても、積算値が変わらなくなるから、周波数値が不変となり、出力されるパルス信号の周波数値が一定になるので、第３実施形態と同様に、変化させていた周波数値を途中から一定にすることができる。従って、このパルス信号をステッピングモータに入力するような場合、そのステッピングモータの回転数を変えることも維持することも可能となる。
【００３３】
また、第３実施形態と同様に、積算値が周波数設定用レジスタ1 に入力され得るよう制御するＣＰＵを、第２実施形態のように設けなくてもよくなり、第２実施形態よりも構成を単純化できる。
【００３４】
次に、本発明の第４実施形態を図９に基づいて以下に説明する。なお、第３実施形態と実質的に同一の機能を有する部材には同一の符号を付し、第３実施形態と異なるところのみ記す。第３実施形態では、加減算指示信号の供給及び供給停止により、加減算回路7 による周波数可変値の加減算を制御しているのに対し、本実施形態では、帰還された積算値又は帰還されて加減算回路7 により周波数可変値が再加減算された再積算値のいずれかから、周波数設定用レジスタ1 に入力される値を選択可能な周波数設定用マルチプレクサ11が加減算制御手段9 に設けられ、その周波数設定用マルチプレクサ11の動作により、加減算回路7 による周波数可変値の加減算を制御する構成としている。
【００３５】
詳しくは、周波数設定用マルチプレクサ11は、周波数設定用レジスタ1 と加減算回路7 との間に設けられ、加減算回路7 による周波数可変値の積算値が周波数設定用レジスタ1 から直接入力されるよう、（ｎ＋１）ビットバス4eにより、周波数設定用レジスタ1 に接続されている。この周波数設定用マルチプレクサ11は、加減算制御回路8 の制御信号用レジスタ8bに、モード制御信号と共に制御信号をなすよう入力された周波数設定用マルチプレクサ制御信号により制御されることにより、周波数設定用レジスタ1 から直接入力された積算値又は加減算回路7により再度加減算された再積算値のいずれかから選択して、その選択された値を周波数設定用レジスタ1 に入力する。
【００３６】
かかるパルス信号出力回路にあっては、第２実施形態の効果に加えて、周波数設定用マルチプレクサ11により、周波数設定用レジスタ1 から帰還された積算値が選択されて、その選択された値が周波数設定用レジスタ1 に入力されたときには、周波数可変値が加減算回路7 により積算されなくなるから、周波数値が不変となり、出力されるパルス信号の周波数値が一定になるので、変化させていた周波数値を途中から一定にすることができる。従って、このパルス信号をステッピングモータに入力するような場合に、そのステッピングモータの回転数を変えることも維持することも可能となる。
【００３７】
また、第３実施形態と同様に、積算値が周波数設定用レジスタ1 に入力され得るよう制御するＣＰＵを、第２実施形態のように設けなくてもよくなり、第２実施形態よりも構成を単純化できる。
【００３８】
次に、本発明の第５実施形態を図10乃至図12に基づいて以下に説明する。なお、第３実施形態と実質的に同一の機能を有する部材には同一の符号を付し、第３実施形態と異なるところのみ記す。第３実施形態では、加減算制御回路8 からの加減算指示信号の間隔、つまり加減算制御回路8 による加減算の演算間隔Ｔ1 が一定となっているのに対し、本実施形態では、加減算制御回路8 による加減算の演算間隔Ｔ1 を可変とするよう成した構成にしている。
【００３９】
詳しくは、タイミング信号加算回路8cが、制御信号用レジスタ8bの加算制御信号により制御されることにより、タイミング指定用フリップフロップ8dから種々の間隔を有して断続的に桁上がり信号を出力するよう、タイミング信号用レジスタ8aのタイミング信号を加算する。このタイミング指定用フリップフロップ8dからの桁上がり信号の間隔は、加減算制御回路8 による加減算の演算間隔Ｔ1 であるから、演算間隔Ｔ1 が可変となり、Ｔ11, Ｔ12, Ｔ13, Ｔ14等の値をそれぞれ有している。
【００４０】
このようにタイミング指定用フリップフロップ8dから種々の間隔を有して桁上がり信号を出力するためには、図６に示すような構成の加減算制御回路において、タイミング信号用レジスタ8aに設定する値をＣＰＵ等により適宜変化させればよい。
【００４１】
また、図11及び図12に示す構成により加減算指示信号の出力間隔（演算間隔）を適宜変えるようにしてもよい。図11及び図12に示した例は、ＣＰＵにより周波数設定用レジスタ1 に加減算指示信号を供給するものであって、ＣＰＵには、カウンタ比較レジスタ（演算間隔レジスタ）50、比較回路（比較手段）52及びリングカウンタ（計数手段）54が内蔵されており、加減算指示信号の出力間隔である演算間隔を示す値として複数の値が所定のメモリ（図示せず）に予め格納されている。カウンタ比較レジスタ50は、演算間隔を示す値を設定するためのレジスタであり、その設定値を比較回路52に入力する。比較回路52は、カウンタ比較レジスタ50の出力値とリングカウンタ54の計数値とを比較し、両者が一致すれば一致信号Ｓｍを加減算指示信号として出力するとともに、リングカウンタにクリア信号を入力してリングカウンタ54の計数値を零に初期化する。
【００４２】
加減算指示信号を出力するためのＣＰＵの動作を以下に説明する。まずＣＰＵは、上記メモリから演算間隔を示す値を読み出してカウンタ比較レジスタ50に書き込む（ステップＳ10）。次に、カウンタ比較レジスタ50に書き込まれた値とリングカウンタ54の計数値とが一致して一致信号Ｓｍとともにクリア信号が比較回路52から出力されるまで待機する（ステップＳ12）。この後、加減算タイミング（演算間隔）を変えない場合には、ステップＳ12へ戻ってクリア信号が出力されるまで再び待機する。加減算タイミングを変える場合には、上記メモリから演算間隔を示す他の値を読み出し（ステップＳ16）、ステップＳ10に戻って読み出した値をカウンタ比較レジスタ50に書き込む。以上の動作を繰り返すことにより、適宜、演算間隔を変化させることができる。
【００４３】
かかるパルス信号出力回路にあっては、第３実施形態の効果に加えて、加減算制御手段9 により演算間隔Ｔ1 を変化させることにより、出力されるパルス信号のパルス幅を変化させることができる。従って、この周波数値が変化するパルス信号をステッピングモータに入力して、そのステッピングモータの回転数を変える場合、図10に曲線で示すように、周波数値の変化分Δｆ／演算間隔Ｔ1 である周波数値の変化の度合いが変わることとなって、ステッピングモータの回転数を急激に変えることも緩慢に変えることも可能となる。
【００４４】
また、第３実施形態と同様に、加減算制御回路8 は、ＣＰＵからなるわけではないから、構成が単純化されたものとなっている。
【００４５】
次に、本発明の第２参考例を図13及び図14に基づいて以下に説明する。なお、第１実施形態と実質的に同一の機能を有する部材には同一の符号を付し、第１実施形態と異なるところのみ記す。第１実施形態では、周波数設定用レジスタ1に入力される周波数値が一定値であるが、本実施形態では、周波数設定用レジスタ1 に入力される周波数値を可変とした構成となっている。
【００４６】
詳しくは、このパルス信号出力回路は、前述した第１実施形態の部材に加えて、メモリー12、ＣＰＵ（周波数値選択制御手段）13を備えている。
【００４７】
メモリー12は、複数の周波数値が入力され、ｎビットバス4fにより、周波数設定用レジスタ1 に接続されている。ＣＰＵ13は、一定の選択間隔Ｔ2 を有してメモリー12の周波数値を選択して周波数設定用レジスタ1 に入力するよう制御する。この選択間隔Ｔ2 は、パルス信号のパルス幅又はパルス間隔となっている。
【００４８】
かかるパルス信号出力回路にあっては、第１実施形態の効果に加えて、ＣＰＵ13により、メモリー12の複数の周波数値ｆ1,ｆ2,ｆ3,ｆ4,ｆ5 等の中から選択された値を周波数設定用レジスタ1 に入力することによって、周波数値を可変とすることができる。従って、このパルス信号をステッピングモータに入力するような場合、そのステッピングモータの回転数を変えることが可能となる。しかも、メモリー12に入力された周波数値によっては、図12に曲線で示すように、周波数値の変化分Δｆ／選択間隔Ｔ2 である周波数値の変化の度合いが変わることとなって、ステッピングモータの回転数を急激に変えることも緩慢に変えることも可能となる。
【００４９】
なお、図４に示した構成のパルス信号出力回路において周波数可変用レジスタ6 の内容を適宜変化させることによっても、出力されるパルス信号の周波数を図14に示すように変化させることができる。
【００５０】
次に、本発明の第３参考例を図15に基づいて以下に説明する。なお、第２参考例と実質的に同一の機能を有する部材には同一の符号を付し、第２参考例と異なるところのみ記す。第２参考例では、選択間隔Ｔ2 が一定となっているのに対し、本参考例では、選択間隔Ｔ2 を可変とするよう成した構成にしている。
【００５１】
選択間隔Ｔ2 を可変とするには、例えば、図11及び図12に示した構成において所定のメモリに格納されている演算間隔の値を選択間隔の値とし、比較回路52から出力される一致信号Ｓｍを、メモリー12から周波数を選択して周波数設定用レジスタ1 に設定するための制御信号として使用すればよい。
【００５２】
かかるパルス信号出力回路にあっては、ＣＰＵ13により選択間隔Ｔ2 を変化させることによって、出力するパルス信号の周波数を図15に示すように変えることができる。すなわち、周波数の変化分Δｆのみならず選択間隔をも適宜変化させることができ、これにより、第７実施形態よりも周波数値の変化の度合いを変え易くなる。従って、このパルス信号をステッピングモータに入力するような場合、ステッピンングモータの回転数の制御がやり易くなる。
【００５３】
なお、第１乃至第５実施形態、第１乃至第３参考例ではいずれも、２ⁿ以下の周波数値を入力するために（ｎ＋１）ビット有した周波数設定用レジスタ1 を用いているが、（ｎ＋１）ビット以上のものでもよい。
【００５４】
また、第１乃至第５実施形態、第１乃至第３参考例ではいずれも、加算回路2 は、クロックパルス信号が立ち上がる度に、周波数値を加算しているが、クロックパルス信号が立ち下がる度に、周波数値を加算するようなしてもよい。
【００５５】
また、第２乃至第５実施形態、第１参考例ではいずれも、加減算回路7 による周波数可変値の加減算を制御して、周波数値を変化させるとともに、一定にすることも可能な構成にしているが、例えば、周波数値を変化させた後に、一定にする必要がないときは、このような構成にしなくてもよく、そのときは構成をより単純化することができる。また、第３乃至第５実施形態、第１参考例ではいずれも、加減算制御手段9 は、タイミング信号用レジスタ8b、タイミング信号加算回路8c、タイミング指定用フリップフロップ8d及び制御信号用レジスタ8aを有してなっているが、ＣＰＵにより構成してもよい。
【００５６】
また、第５実施形態では、加減算指示信号の供給及び供給停止を可能とすることにより、加減算回路7 による周波数可変値の加減算を制御している構成にしているが、加減算回路用マルチプレクサ10又は周波数設定用マルチプレクサ11を設けて、その設けられた加減算回路用マルチプレクサ10又は周波数設定用マルチプレクサ11を動作させることにより、加減算回路7 による周波数可変値の加減算を制御する構成としても、同様の効果を奏することができる。
【００５７】
また、第１乃至第５実施形態、第１乃至第３参考例のいずれのものでも、周波数設定用レジスタ1 に入力される２ⁿの周波数値は、その累乗値のｎが１未満の数であってもよい。
【００５８】
【発明の効果】
請求項１記載の発明は、フリップフロップは、２ⁿ⁺¹Ｈｚの周波数を有したクロックパルス信号が入力される度に、２進数値化された周波数値を加算回路により順次積算して、その積算値を保持すると、２ⁿ⁺¹個のクロックパルス信号が入力される間に、（ｎ＋１）ビット目に、周波数値と同数回、「０」から「１」への桁上がりが起きる。従って、桁上がり時の桁上がり信号、すなわち（ｎ＋１）ビット目の信号は、周波数設定用レジスタに入力された周波数値を有したパルス信号になり、２の累乗値ではない周波数値を有したパルス信号を出力することができる。しかも、加算回路により加算されるものは、従来例のように周波数値をアドレス信号としてメモリから読み出されたものではなく、周波数値そのものであるから、メモリから読み出すということが不要になって処理工程が少なくなるから、内部構成が単純化され、ひいては製作に手間がかからなくなる。又、加減算制御手段により制御されることにより、周波数値が、加減算回路により周波数可変値の順次積算されてなる積算値となると、演算間隔毎に周波数可変値分だけ加減算されて変化するから、演算間隔のパルス幅を有して出力されるパルス信号の周波数値を変化させることができる。さらに、周波数設定用マルチプレクサにより、周波数設定用レジスタから帰還された積算値が選択されて、その選択された値が周波数設定用レジスタに入力されたときには、周波数可変値が加減算回路により積算されなくなるから、周波数値が不変となり、出力されるパルス信号の周波数値が一定になるので、変化させていた周波数値を途中から一定にすることができる。従って、このパルス信号をステッピングモータに入力するような場合、そのステッピングモータの回転数を変えることが可能となる。
【００５９】
請求項２記載の発明は、請求項１記載の発明の効果に加えて、加減算制御手段により演算間隔を変化させることにより、出力されるパルス信号のパルス幅を変化させることができる。従って、この周波数値が変化するパルス信号をステッピングモータに入力して、そのステッピングモータの回転数を変える場合、周波数値の変化分／演算間隔である周波数値の変化の度合いが変わることとなって、ステッピングモータの回転数を急激に変えることも緩慢に変えることも可能となる。
【００６０】
請求項３記載の発明は、請求項１又は２記載の発明の効果に加えて、比較手段が、計数手段の計数値と演算間隔レジスタに設定された値とを比較して両値が一致したときに一致信号を出力すると、加減算回路により積算された積算値が、演算間隔を設定するための演算間隔レジスタに設定され直されるとともに、計数手段の計数値を零に初期化するという比較的単純なフローを経るだけので、演算間隔を設定するための複雑なフローを経ることなく、演算間隔を設定することができる。
【００６１】
請求項４記載の発明は、請求項１乃至３のいずれかに記載の発明の効果に加えて、タイミング指定用フリップフロップが、タイミング信号用クロックパルス信号の設定される度に、タイミング信号用レジスタからのタイミング信号をタイミング信号加算回路により順次積算して保持し、そのタイミング指定用フリップフロップから断続的に出力する桁上がり信号の間隔が演算間隔となって加減算回路により積算された積算値が、周波数設定用レジスタに設定され得るよう制御信号用レジスタからの制御信号により制御されるので、積算値が周波数設定用レジスタに入力され得るよう制御するＣＰＵを設けなくてもよくなり、構成を単純化できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の構成図である。
【図２】同上の周波数設定用レジスタの説明図である。
【図３】同上のものにより出力されたパルス信号の説明図である。
【図４】本発明の第２実施形態の構成図である。
【図５】同上のものから出力されたパルス信号の周波数の変化を示す説明図である。
【図６】本発明の第３実施形態の加減制御回路の構成図である。
【図７】本発明の第１参考例の構成図である。
【図８】同上の加減制御回路の構成図である。
【図９】本発明の第４実施形態の構成図である。
【図１０】本発明の第５実施形態から出力されたパルス信号の周波数の変化を示す説明図である。
【図１１】同上のタイミング信号用レジスタに設定する値を変化させる状態の説明図である。
【図１２】同上のタイミング信号用レジスタに設定する値を変化させるフローチャートである。
【図１３】本発明の第２参考例の構成図である。
【図１４】同上のものから出力されたパルス信号の周波数の変化を示す説明図である。
【図１５】本発明の第３参考例から出力されたパルス信号の周波数の変化を示す説明図である。
【図１６】従来例の構成図である。
【符号の説明】
1 周波数設定用レジスタ
2 加算回路
3 フリップフロップ
6 周波数可変用レジスタ
7 加減算回路
8a タイミング信号用レジスタ
8b 制御信号用レジスタ
8c タイミング信号加算回路
8d タイミング指定用フリップフロップ
9 加減算制御手段
10 加減算回路用マルチプレクサ
11 周波数設定用マルチプレクサ
12 メモリー
13 ＣＰＵ（周波数値選択制御手段）
50 カウンタ比較レジスタ（演算間隔レジスタ）
52 比較回路（比較手段）
54 リングカウンタ（計数手段）
Ｓｍ一致信号
Ｔ1 演算間隔
Ｔ2 選択間隔[0001]
BACKGROUND OF THE INVENTION
  The present invention provides a pulse signal output circuit that outputs a pulse signal obtained by dividing a clock pulse signal.On the roadIt is related.
[0002]
[Prior art]
  Conventionally, this type of pulse signal output circuit is disclosed in Japanese Patent Application Laid-Open No. 64-12617. As shown in FIG. 16, a counter C in which a frequency value is set, a memory M in which the frequency value becomes an address signal and corresponding data is read, and data read from the memory is latched. A first flip-flop F1 for output, a full adder A for introducing the output of the first flip-flop F1, a second flip-flop F2 for latching the added value of the full adder A by a predetermined clock signal, It is configured with.
[0003]
  This adds the output of the first flip-flop F1 and the output of the second flip-flop F2, and the second flip-flop when the added value latched by the second flip-flop F2 exceeds a predetermined value. The carry signal generated from F2 is input to the counter C, and the carry signal is output as a pulse signal having a frequency value set in the counter C until the counter C prohibits the passage of the carry signal.
[0004]
[Problems to be solved by the invention]
  In the conventional pulse signal output circuit described above, a pulse signal having a frequency value set to the counter C is output, and a pulse signal having a frequency value other than a power of 2 can be output. .
[0005]
  However, in this case, in order to be latched by the first flip-flop F1, the corresponding data must be read out from the memory M with the frequency value as an address signal. For this reason, there are problems that the number of processing steps increases, the internal configuration becomes complicated, and the manufacturing process is troublesome.
[0006]
  The present invention has been made by paying attention to the above points, and the object of the present invention is to output a pulse signal having a frequency value that is not a power of 2 and a pulse whose internal configuration is not complicated. Signal output timesThe roadIt is to provide.
[0007]
[Means for Solving the Problems]
  In order to solve the above-mentioned problem, the object described in claim 1 is:A frequency variable register to which a frequency variable value can be input, an addition / subtraction circuit capable of adding / subtracting a frequency variable value that can be input from the frequency variable register, and2ⁿA frequency setting register having at least (n + 1) bits for inputting the following frequency values, an adding circuit capable of sequentially adding the frequency values, and 2^{n + 1}A flip-flop that sequentially accumulates and holds frequency values by an adder circuit each time a clock pulse signal having a frequency of Hz is input and outputs a carry signal that has been raised to the (n + 1) th bit;Addition / subtraction control means for controlling the frequency variable value so that it can be sequentially integrated by the addition / subtraction circuit with a calculation interval and the integrated value can be input to the frequency setting register as the frequency value, and the frequency setting The frequency variable value is added or subtracted when the integrated value is fed back from a register for registering, and the addition / subtraction control means refeeds the frequency variable value by the added or subtracted circuit. A frequency setting multiplexer capable of selecting a value input to the frequency setting register from any of the added / subtracted reintegrated values is provided.It is configured.
[0008]
  Moreover, the thing of Claim 2 is the thing of Claim 1,The addition / subtraction control means makes the calculation interval variable.It is configured.
[0009]
  In addition, what is claimed in claim 3 is claimed in claim1 or 2In what is described,The addition / subtraction control means compares the calculation interval register for setting the calculation interval, the counting means for counting a predetermined clock signal, and the count value of the counting means and the value set in the calculation interval register. Comparing means for outputting a coincidence signal when the two coincide, and when the coincidence signal is outputted, the integrated value is reset in the operation interval register and the count value of the counting means is initialized to zero.It is configured.
[0010]
  In addition, what is claimed in claim 4 is claimed in claim1 to 3In what is described,The addition / subtraction control means includes a timing signal register in which a timing signal is set, a timing signal addition circuit capable of sequentially integrating the timing signal, and a timing signal added to the timing signal every time a clock pulse signal for the timing signal is input. A timing designation flip-flop that performs the calculation interval with an interval of carry signals that are sequentially accumulated and held by a circuit and intermittently output, and an integrated value by the adder / subtractor circuit as the frequency value in the frequency setting register A control signal register in which a control signal to be controlled to be input is set.It is configured.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
  A first embodiment of the present invention will be described below with reference to FIGS. This pulse signal output circuit includes a frequency setting register 1, an adder circuit 2, and a flip-flop 3.
[0012]
  Frequency setting register 1 is 2ⁿFor inputting the following frequency values, as shown in FIG. 2, the 0th bit 10 of the first bit to the nth bit 1 of the (n + 1) th bit_n(N + 1) bits consisting of Specifically, the frequency value is input to the frequency setting register 1 through the (n + 1) bit bus 4a.
[0013]
  The adder circuit 2 is connected to the frequency setting register 1 via the (n + 1) bit bus 4b so that the frequency values input to the frequency setting register 1 can be added.
[0014]
  The flip-flop 3 has (n + 1) bits, and every time a clock pulse signal is input from the clock pulse signal input terminal 3a, the frequency value is added to the adder circuit 2 connected by the (n + 1) bit bus 5a. Operate and hold the added value by the adder circuit 2 until the next clock pulse signal is input, and feed back to the adder circuit 2 via the (n + 1) bit bus 5b. Accumulate sequentially. Through the above-described process, the integrated value held in the flip-flop 3 is 2^{n + 1}While the clock pulse signals are input, a carry from “0” to “1” occurs in the (n + 1) th bit as many times as the frequency value.
[0015]
  For example, if the target frequency value is 2 Hz, 2 ≦ 2ⁿFor example, if n = 1 is selected as n satisfying the condition, n + 1 = 2, so that the frequency setting register 1 having 2 bits is used. And 2^{n + 1}= 2² That is, every time a clock pulse signal of 4 Hz is input to the flip-flop 3, that is, a value obtained by converting the decimal value “2” into a binary value, ie, “10”, at a rate of 4 times per second, When the first and third clock pulse signals are input, the initial value of “00” is added according to 2 and the values are sequentially added and accumulated, and the accumulated value is held in the frequency setting register 1. “1” is carried in the second bit. That is, a carry from “0” to “1” occurs twice while four clock pulse signals are input, and when the carry signal at the carry is output, the frequency value is 2 Hz. A pulse signal is output. This pulse signal is shown in FIG.
[0016]
  Further, when the target frequency value is 3 Hz, 3 ≦ 2ⁿFor example, if n = 2 is selected as n, n + 1 = 2, so that the frequency setting register 1 having 3 bits is used. And2 ^{n + 1} = 2 ^ThreeThat is, every time an 8 Hz clock pulse signal is input to the flip-flop 3, the decimal value “3” is converted into a binary value, that is, “11” is converted into an initial value “00” by the adder circuit 2. When the second and fourth and seventh clock pulse signals are input, the third bit is added when the accumulated value is stored in the frequency setting register 1. “1” will carry. In other words, a carry from “0” to “1” occurs three times while eight clock pulse signals are input, and when the carry signal at the carry is output, the frequency value is 3 Hz. A pulse signal is output.
[0017]
  In such a pulse signal output circuit, the flip-flop 3 has 2 as described above.^{n + 1}Every time a clock pulse signal having a frequency of Hz is input, the frequency value converted into a binary value is sequentially integrated by the adding circuit 2 and the integrated value is held.^{n + 1}While the clock pulse signals are input, a carry from “0” to “1” occurs in the (n + 1) th bit as many times as the frequency value. Therefore, the carry signal at the time of carry, that is, the (n + 1) -th bit signal is a pulse signal having the frequency value input to the frequency setting register 1 and has a frequency value that is not a power of 2 A pulse signal can be output. In addition, what is added by the adder circuit 2 is not the frequency value read from the memory as an address signal as in the conventional example, but is the frequency value itself, so it is not necessary to read from the memory. Since the number of processing steps is reduced, the internal configuration is simplified, so that it is not time-consuming to manufacture and a decrease in operating speed is also avoided.
[0018]
  Next, a second embodiment of the present invention will be described below with reference to FIGS. In addition, the same code | symbol is attached | subjected to the member which has a function substantially the same as 1st Embodiment, and only the difference from 1st Embodiment is described. In the first embodiment, the frequency value input to the frequency setting register is a constant value, but in this embodiment, the frequency value input to the frequency setting register is variable.
[0019]
  Specifically, the pulse signal output circuit includes a frequency variable register 6, an addition / subtraction circuit 7, and an addition / subtraction control circuit 8 in addition to the members of the first embodiment described above.Have.
[0020]
  The frequency variable register 6 can input a variable frequency value and has n bits.
[0021]
  The adder / subtracter circuit 7 is connected to the frequency variable register 6 via the (n + 1) bit bus 4c so that the frequency variable value input to the frequency variable register 6 can be added and subtracted. This addition / subtraction circuit 7 is connected to the frequency setting register 1 by the (n + 1) bit bus 4a described above so that the addition / subtraction value can be input to the frequency setting register 1, and further, the frequency variable value is sequentially added. Therefore, the feedback (n + 1) bit bus 4d is also connected to the frequency setting register 1 so as to be fed back from the frequency setting register 1 for integration.
[0022]
  The addition / subtraction control circuit 8 comprises a CPU and constitutes addition / subtraction control means 9. The addition / subtraction control circuit 8 inputs an addition / subtraction instruction signal for designating the addition / subtraction operation interval T1 by the addition / subtraction circuit 7 to the frequency setting register 1 and also performs an operation in the addition / subtraction circuit 7 (whether addition or subtraction is performed. A mode control signal for controlling whether to stop) is input to the adder / subtractor circuit 7. That is, the addition / subtraction control means 9 constituted by the addition / subtraction control circuit 8 enables the frequency variable value to be sequentially accumulated by the addition / subtraction circuit 7 with the calculation interval T1, and the accumulated value is set to the frequency setting register 1 as the frequency value. Control input. The calculation interval T1 is a pulse width or a pulse interval.
[0023]
  Next, the operation of this will be described. The mode control signal from the addition / subtraction control circuit 8 is input to the addition / subtraction circuit 7, and the addition / subtraction instruction signal from the addition / subtraction control circuit 8 is input to the frequency setting register 1, whereby the addition / subtraction circuit 7 adds / subtracts the frequency variable value. If the integrated value is a frequency value, the frequency value changes by the frequency variable value. In other words, the frequency variable valueIsThe frequency value changes Δf, and the frequency value of the output pulse signal changes as shown in FIG. Therefore, when the pulse signal output from the pulse signal output circuit is input to a stepping motor (not shown), the rotational speed of the stepping motor changes along the oblique straight line shown in FIG. When the addition / subtraction instruction signal from the addition / subtraction control circuit 8 is not input to the frequency setting register 1, the frequency value is maintained.
[0024]
  In such a pulse signal output circuit, in addition to the effects of the first embodiment, the frequency value is controlled by the addition / subtraction control means 9 so that the frequency value is integrated by the frequency variable value sequentially by the addition / subtraction circuit 7. Then, since the frequency variable value is added / subtracted and changed every calculation interval T1, the frequency value of the pulse signal output with the pulse width of the calculation interval T1 can be changed. Therefore, when this pulse signal is input to the stepping motor, the rotation speed of the stepping motor can be changed.
[0025]
  Further, when the supply of the addition / subtraction instruction signal from the addition / subtraction control means is stopped, the addition / subtraction circuit 7 does not add / subtract the frequency variable value, and the integrated value does not change, so the frequency value becomes unchanged, and the output pulse signal Since the frequency value becomes constant, the changed frequency value can be made constant from the middle. Therefore, when this pulse signal is input to the stepping motor, it is possible to change or maintain the rotation speed of the stepping motor.
[0026]
  Next, a third embodiment of the present invention will be described below based on FIG. In addition, the same code | symbol is attached | subjected to the member which has a function substantially the same as 2nd Embodiment, and only the place different from 2nd Embodiment is described. In the second embodiment, the addition / subtraction control circuit 8 is composed of a CPU. In this embodiment, the addition / subtraction control circuit 8 includes a timing signal register 8a, a control signal register 8b, a timing signal addition circuit 8c, and a timing designation flip-flop 8d. Is done.
[0027]
  Timing signals that can be added by the timing signal adding circuit 8c are set in the timing signal register 8a. In the control signal register 8b, the above-described mode control signal is set, and an addition control signal for controlling the timing signal addition circuit 8c is set. The timing signal addition circuit 8c operates under the control of the addition control signal of the control signal register 8b. The timing designating flip-flop 8d holds the integrated value obtained by the addition by the timing signal adding circuit 8c each time the timing signal clock pulse signal is input, and intermittently outputs a carry signal. The carry signal is the addition / subtraction instruction signal described above. That is, the carry signal interval is the calculation interval T1.
[0028]
  This is operated in the same manner as in the second embodiment by being controlled by the mode control signal and the addition control signal input to the control signal register 8b of the addition / subtraction control circuit 8. That is, control is performed so that the integrated value obtained by the addition / subtraction circuit can be input to the frequency setting register as a frequency value by a control signal including a mode control signal and an addition control signal.
[0029]
  In such a pulse signal output circuit, the timing designation flip-flop 8d sequentially accumulates the timing signal from the timing signal register 8a by the timing signal addition circuit 8c each time the timing signal clock pulse signal is input. So that the carry signal interval intermittently output from the timing designating flip-flop 8d becomes the calculation interval T1, and the integrated value integrated by the adder / subtractor circuit 7 can be input to the frequency setting register 1. Since it is controlled by the control signal from the control signal register 8b, it is not necessary to provide a CPU for controlling the integrated value to be input to the frequency setting register 1 as in the second embodiment. The configuration can be simplified rather than the form.
[0030]
  Next, the present inventionFirst reference exampleIs described below with reference to FIGS. In addition, the same code | symbol is attached | subjected to the member which has a function substantially the same as 3rd Embodiment, and only the place different from 3rd Embodiment is described. In the third embodiment, the addition / subtraction of the frequency variable value by the addition / subtraction circuit 7 is controlled by supplying and stopping the addition / subtraction instruction signal.Reference exampleThe adder / subtracter circuit multiplexer 10 is provided in the adder / subtracter control means 9 so that the value input to the adder / subtracter circuit can be selected from either “0” or a variable frequency value. The circuit 7 is configured to control the addition / subtraction of the variable frequency value.
[0031]
  Specifically, the multiplexer 10 for addition / subtraction circuit is provided between the frequency variable register 6 and the addition / subtraction circuit 7, and is input to the control signal register 8b of the addition / subtraction control circuit 8 to form a control signal together with the mode control signal. By being controlled by an adder / subtracter circuit multiplexer control signal, the value input to the adder / subtractor circuit 7 is selected from either a "0" value or a frequency variable value.
[0032]
  In such a pulse signal output circuit, in addition to the effect of the second embodiment, when the “0” value is selected by the multiplexer 10 for the addition / subtraction circuit, the “0” value may be integrated by the addition / subtraction circuit 7. Since the integrated value does not change, the frequency value remains unchanged, and the frequency value of the output pulse signal becomes constant, so that the changed frequency value can be made constant from the middle as in the third embodiment. it can. Therefore, when this pulse signal is input to the stepping motor, it is possible to change or maintain the rotation speed of the stepping motor.
[0033]
  Similarly to the third embodiment, a CPU for controlling the integrated value to be input to the frequency setting register 1 need not be provided as in the second embodiment, and the configuration is more than that in the second embodiment. It can be simplified.
[0034]
  Next, the first of the present invention4The embodiment will be described below with reference to FIG. In addition, the same code | symbol is attached | subjected to the member which has a function substantially the same as 3rd Embodiment, and only the place different from 3rd Embodiment is described. In the third embodiment, the addition / subtraction of the frequency variable value by the addition / subtraction circuit 7 is controlled by the supply and stop of the addition / subtraction instruction signal, whereas in the present embodiment, the integrated value fed back or the addition / subtraction circuit fed back. The frequency setting multiplexer 11 is provided in the addition / subtraction control means 9 to select a value to be input to the frequency setting register 1 from any of the re-integrated values obtained by re-adding / subtracting the frequency variable value according to 7. By the operation of the multiplexer 11, the addition / subtraction of the frequency variable value by the addition / subtraction circuit 7 is controlled.
[0035]
  Specifically, the frequency setting multiplexer 11 is provided between the frequency setting register 1 and the addition / subtraction circuit 7 so that the integrated value of the frequency variable value by the addition / subtraction circuit 7 is directly input from the frequency setting register 1 ( n + 1) connected to the frequency setting register 1 by a bit bus 4e. The frequency setting multiplexer 11 is controlled by a frequency setting multiplexer control signal that is input to the control signal register 8b of the addition / subtraction control circuit 8 so as to form a control signal together with the mode control signal. Is selected from the integrated value directly input from 1 or the re-integrated value added / subtracted again by the adder / subtractor circuit 7 and the selected value is input to the frequency setting register 1.
[0036]
  In such a pulse signal output circuit, in addition to the effect of the second embodiment, the integrated value fed back from the frequency setting register 1 is selected by the frequency setting multiplexer 11, and the selected value is converted into the frequency. When input to the setting register 1, the frequency variable value is not integrated by the adder / subtractor circuit 7, so the frequency value remains unchanged and the frequency value of the output pulse signal becomes constant. It can be made constant from the middle. Therefore, when this pulse signal is input to the stepping motor, it is possible to change or maintain the rotation speed of the stepping motor.
[0037]
  Similarly to the third embodiment, a CPU for controlling the integrated value to be input to the frequency setting register 1 need not be provided as in the second embodiment, and the configuration is more than that in the second embodiment. It can be simplified.
[0038]
  Next, the first of the present invention5The embodiment will be described below with reference to FIGS. In addition, the same code | symbol is attached | subjected to the member which has a function substantially the same as 3rd Embodiment, and only the place different from 3rd Embodiment is described. In the third embodiment, the interval of the addition / subtraction instruction signal from the addition / subtraction control circuit 8, that is, the addition / subtraction control circuit 8 is constant, while the addition / subtraction control circuit 8 adds / subtracts by the addition / subtraction control circuit 8 in this embodiment. The calculation interval T1 is made variable.
[0039]
  Specifically, the timing signal adding circuit 8c is controlled by the addition control signal of the control signal register 8b, so that the carry signal is intermittently output at various intervals from the timing specifying flip-flop 8d. Then, the timing signal of the timing signal register 8a is added. Since the carry signal interval from the timing designation flip-flop 8d is the addition / subtraction control circuit 8's addition / subtraction operation interval T1, the calculation interval T1 is variable and has values such as T11, T12, T13, and T14. is doing.
[0040]
  In order to output a carry signal with various intervals from the timing designating flip-flop 8d in this way, in the addition / subtraction control circuit having the configuration as shown in FIG. 6, the value set in the timing signal register 8a is set. What is necessary is just to change suitably with CPU etc. FIG.
[0041]
  Further, the output interval (calculation interval) of the addition / subtraction instruction signal may be appropriately changed by the configuration shown in FIGS. In the example shown in FIGS. 11 and 12, the CPU supplies the frequency setting register 1 with an addition / subtraction instruction signal. The CPU includes a counter comparison register (operation interval register) 50, a comparison circuit (comparison means). 52 and a ring counter (counting means) 54 are built in, and a plurality of values are stored in advance in a predetermined memory (not shown) as values indicating a calculation interval which is an output interval of the addition / subtraction instruction signal. The counter comparison register 50 is a register for setting a value indicating an operation interval, and inputs the set value to the comparison circuit 52. The comparison circuit 52 compares the output value of the counter comparison register 50 with the count value of the ring counter 54, and outputs a match signal Sm as an addition / subtraction instruction signal if they match, and inputs a clear signal to the ring counter. The count value of the ring counter 54 is initialized to zero.
[0042]
  The operation of the CPU for outputting the addition / subtraction instruction signal will be described below. First, the CPU reads a value indicating the calculation interval from the memory and writes it in the counter comparison register 50 (step S10). Next, the process waits until the value written in the counter comparison register 50 matches the count value of the ring counter 54 and the clear signal is output from the comparison circuit 52 together with the coincidence signal Sm (step S12). Thereafter, when the addition / subtraction timing (calculation interval) is not changed, the process returns to step S12 and waits again until the clear signal is output. When changing the addition / subtraction timing, another value indicating the calculation interval is read from the memory (step S16), and the process returns to step S10 to write the read value to the counter comparison register 50. By repeating the above operation, the calculation interval can be appropriately changed.
[0043]
  In such a pulse signal output circuit, in addition to the effects of the third embodiment, the pulse width of the output pulse signal can be changed by changing the calculation interval T1 by the addition / subtraction control means 9. Therefore, when a pulse signal whose frequency value changes is input to the stepping motor and the rotation speed of the stepping motor is changed, as shown by a curve in FIG. 10, the frequency value change Δf / frequency which is the calculation interval T1 As the degree of change in value changes, it is possible to change the rotation speed of the stepping motor rapidly or slowly.
[0044]
  Similarly to the third embodiment, the addition / subtraction control circuit 8 is not composed of a CPU, so that the configuration is simplified.
[0045]
  Next, the present inventionSecond reference exampleThis will be described below with reference to FIGS. 13 and 14. In addition, the same code | symbol is attached | subjected to the member which has a function substantially the same as 1st Embodiment, and only the difference from 1st Embodiment is described. In the first embodiment, the frequency value input to the frequency setting register 1 is a constant value, but in this embodiment, the frequency value input to the frequency setting register 1 is variable.
[0046]
  Specifically, this pulse signal output circuit includes a memory 12 and a CPU (frequency value selection control means) 13 in addition to the members of the first embodiment described above.
[0047]
  The memory 12 receives a plurality of frequency values and is connected to the frequency setting register 1 by an n-bit bus 4f. The CPU 13 performs control so that the frequency value of the memory 12 is selected and input to the frequency setting register 1 with a fixed selection interval T2. This selection interval T2 is the pulse width or pulse interval of the pulse signal.
[0048]
  In such a pulse signal output circuit, in addition to the effects of the first embodiment, the CPU 13 sets the frequency selected from a plurality of frequency values f1, f2, f3, f4, f5, etc. of the memory 12 by the CPU 13. The frequency value can be made variable by inputting to the register 1 for use. Therefore, when this pulse signal is input to the stepping motor, the rotation speed of the stepping motor can be changed. In addition, depending on the frequency value input to the memory 12, as shown by the curve in FIG. 12, the degree of change in the frequency value which is the change amount Δf of the frequency value / selection interval T2 changes. It is possible to change the rotation speed rapidly or slowly.
[0049]
  The frequency of the output pulse signal can be changed as shown in FIG. 14 by appropriately changing the contents of the frequency variable register 6 in the pulse signal output circuit having the configuration shown in FIG.
[0050]
  Next, the present inventionThird reference exampleThis will be described below with reference to FIG. In addition,Second reference exampleAnd members having substantially the same functions as those in FIG.Second reference exampleOnly the differences are described.Second reference exampleThen, while the selection interval T2 is constant,Reference exampleIn the configuration, the selection interval T2 is made variable.
[0051]
  In order to make the selection interval T2 variable, for example, in the configuration shown in FIG. 11 and FIG. 12, the value of the calculation interval stored in a predetermined memory is used as the value of the selection interval, and the coincidence signal output from the comparison circuit 52 Sm may be used as a control signal for selecting a frequency from the memory 12 and setting it in the frequency setting register 1.
[0052]
  In such a pulse signal output circuit, the frequency of the pulse signal to be output can be changed as shown in FIG. 15 by changing the selection interval T2 by the CPU 13. That is, not only the frequency change Δf but also the selection interval can be changed as appropriate, which makes it easier to change the degree of change in the frequency value than in the seventh embodiment. Therefore, when this pulse signal is input to the stepping motor, it becomes easy to control the rotation speed of the stepping motor.
[0053]
  In addition,First to fifth embodiments, first to third reference examplesIn either case, 2ⁿIn order to input the following frequency values, the frequency setting register 1 having (n + 1) bits is used, but it may be (n + 1) bits or more.
[0054]
  Also,First to fifth embodiments, first to third reference examplesIn any case, the adding circuit 2 adds the frequency value every time the clock pulse signal rises. However, the adding circuit 2 may add the frequency value every time the clock pulse signal falls.
[0055]
  Also,Second to fifth embodiments, first reference exampleIn either case, the frequency variable value is added and subtracted by the adder / subtractor circuit 7 to change the frequency value and make it constant.For example, after changing the frequency value, the frequency value is kept constant. When it is not necessary to do this, it is not necessary to use such a configuration, and then the configuration can be further simplified. Also,Third to fifth embodiments, first reference exampleIn any case, the addition / subtraction control means 9 includes a timing signal register 8b, a timing signal addition circuit 8c, a timing designation flip-flop 8d, and a control signal register 8a, but may be constituted by a CPU. .
[0056]
  The second5In the embodiment, the addition and subtraction circuit 7 controls the addition and subtraction of the frequency variable value by enabling the supply and stop of the addition / subtraction instruction signal, but the addition / subtraction circuit multiplexer 10 or the frequency setting multiplexer 11 The same effect can be obtained even if the addition / subtraction circuit 7 controls the addition / subtraction of the frequency variable value by operating the adder / subtracter circuit multiplexer 10 or the frequency setting multiplexer 11.
[0057]
  Also,First to fifth embodiments, first to third reference examplesAny one of 2 is input to the frequency setting register 1 2ⁿThe frequency value of n may be a number whose power value n is less than one.
[0058]
【The invention's effect】
  According to the first aspect of the present invention, the flip-flop has 2^{n + 1}When a clock pulse signal having a frequency of Hz is inputted, the frequency values converted into binary values are sequentially integrated by an adding circuit, and the integrated value is held.^{n + 1}While the clock pulse signals are input, a carry from “0” to “1” occurs in the (n + 1) th bit as many times as the frequency value. Therefore, the carry signal at the time of carry, that is, the (n + 1) -th bit signal becomes a pulse signal having the frequency value input to the frequency setting register, and a pulse having a frequency value that is not a power of 2 A signal can be output. In addition, what is added by the adder circuit is not the frequency value read from the memory as an address signal as in the conventional example, but is the frequency value itself, so that it is unnecessary to read from the memory. Since the number of processes is reduced, the internal configuration is simplified, and as a result, production is not time-consuming.In addition, when the frequency value becomes an integrated value obtained by sequentially adding the frequency variable values by the addition / subtraction circuit by being controlled by the addition / subtraction control means, the frequency variable value is added / subtracted and changed every calculation interval. The frequency value of the pulse signal output with the pulse width of the interval can be changed. Further, when the integrated value fed back from the frequency setting register is selected by the frequency setting multiplexer and the selected value is input to the frequency setting register, the frequency variable value is not integrated by the addition / subtraction circuit. Since the frequency value remains unchanged and the frequency value of the output pulse signal becomes constant, the changed frequency value can be made constant from the middle. Therefore, when this pulse signal is input to the stepping motor, the rotation speed of the stepping motor can be changed.
[0059]
  Claim2The described invention is claimed.1In addition to the effects of the described invention, the pulse width of the output pulse signal can be changed by changing the calculation interval by the addition / subtraction control means. Therefore, when the pulse signal that changes the frequency value is input to the stepping motor and the rotation speed of the stepping motor is changed, the degree of change of the frequency value that is the change amount of the frequency value / calculation interval changes. It is possible to change the rotational speed of the stepping motor rapidly or slowly.
[0060]
  Claim3The described invention is claimed.1 or 2In addition to the effects of the described invention, the comparison means compares the count value of the counting means with the value set in the calculation interval register, and outputs a coincidence signal when both values coincide with each other, the sum is added by the addition / subtraction circuit. In order to set the calculation interval, the accumulated value is reset to the calculation interval register for setting the calculation interval and the count value of the counting means is initialized to zero. The calculation interval can be set without going through the complicated flow.
[0061]
  Claim4The described invention is claimed.1 to 3In addition to the effect of any of the inventions described above, the timing designation flip-flop sequentially accumulates the timing signal from the timing signal register by the timing signal addition circuit each time the timing signal clock pulse signal is set. Control signal register so that the accumulated value accumulated by the adder / subtractor circuit can be set in the frequency setting register with the interval of the carry signal intermittently output from the timing designation flip-flop as the calculation interval. Therefore, it is not necessary to provide a CPU for controlling the integrated value to be input to the frequency setting register, and the configuration can be simplified.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a first embodiment of the present invention.
FIG. 2 is an explanatory diagram of a frequency setting register as described above.
FIG. 3 is an explanatory diagram of a pulse signal output by the same as above.
FIG. 4 is a configuration diagram of a second embodiment of the present invention.
FIG. 5 is an explanatory diagram showing a change in frequency of a pulse signal output from the above-mentioned one.
FIG. 6 is a configuration diagram of an adjustment control circuit according to a third embodiment of the present invention.
FIG. 7 shows the present invention.First reference exampleFIG.
FIG. 8 is a configuration diagram of the same adjustment control circuit.
FIG. 9 shows the first of the present invention.4It is a block diagram of embodiment.
FIG. 10 shows the first of the present invention.5It is explanatory drawing which shows the change of the frequency of the pulse signal output from embodiment.
FIG. 11 is an explanatory diagram of a state in which a value set in the timing signal register is changed.
FIG. 12 is a flowchart for changing a value set in the timing signal register.
FIG. 13 is a diagram of the present invention.Second reference exampleFIG.
FIG. 14 is an explanatory diagram showing a change in frequency of a pulse signal output from the above-mentioned one.
FIG. 15 shows the present invention.Third reference exampleIt is explanatory drawing which shows the change of the frequency of the pulse signal output from.
FIG. 16 is a configuration diagram of a conventional example.
[Explanation of symbols]
1 Frequency setting register
2 Adder circuit
3 flip-flops
6 Frequency variable register
7 Addition / subtraction circuit
8a Timing signal register
8b Control signal register
8c Timing signal addition circuit
8d Flip-flop for timing specification
9 Addition / subtraction control means
10 Adder / Subtracter multiplexer
11 Frequency setting multiplexer
12 memory
13 CPU (frequency value selection control means)
50 Counter comparison register (calculation interval register)
52 Comparison circuit (comparison means)
54 Ring counter (counting means)
Sm match signal
T1 calculation interval
T2 selection interval

Claims

A frequency variable register to which a frequency variable value can be input, an addition / subtraction circuit capable of adding / subtracting a frequency variable value that can be input from the frequency variable register, and at least (n + 1) bits to input a frequency value of 2 ⁿ or less A frequency setting register, an addition circuit capable of sequentially adding frequency values, and a frequency pulse are sequentially accumulated and held by the addition circuit each time a clock pulse signal having a frequency of 2 ^{n + 1} Hz is input ( n + 1) flip-flop that outputs a carry signal that has been raised to the bit, and a frequency variable value that can be sequentially accumulated by the adder / subtractor circuit with an operation interval, and that the accumulated value is the frequency value and the frequency setting register Adding and subtracting control means for controlling so that it can be input to the integrated circuit, and the integrated value is fed back from the frequency setting register The frequency variable value is added or subtracted by the addition / subtraction control means from either the fed back integrated value or the reintegrated value fed back and the frequency variable value is re-added / subtracted by the adding / subtracting circuit. A pulse signal output circuit comprising a frequency setting multiplexer capable of selecting a value input to the frequency setting register.

It said subtraction control means, the pulse signal output circuit according to claim 1, characterized in that said calculation interval form to variable.

The addition / subtraction control means compares the calculation interval register for setting the calculation interval, the counting means for counting a predetermined clock signal, and the count value of the counting means and the value set in the calculation interval register. Comparing means for outputting a coincidence signal when the two coincide, and when the coincidence signal is outputted, the integrated value is reset in the operation interval register and the count value of the counting means is initialized to zero. The pulse signal output circuit according to claim 1 or 2, characterized in that:

The addition / subtraction control means includes a timing signal register in which a timing signal is set, a timing signal addition circuit capable of sequentially integrating the timing signal, and a timing signal added to the timing signal every time a clock pulse signal for the timing signal is input. A timing designating flip-flop that uses the interval of carry signals that are sequentially accumulated and held by a circuit and that is intermittently output as the calculation interval, and an integrated value by the adder / subtractor circuit as the frequency value in the frequency setting register 4. The pulse signal output circuit according to claim 1, further comprising a control signal register in which a control signal to be controlled so as to be input is set.