JP3769428B2 - Information processing apparatus capable of holding floating interrupt and interrupt condition change instruction execution method - Google Patents

Information processing apparatus capable of holding floating interrupt and interrupt condition change instruction execution method Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は複数のＣＰＵを備えた情報処理装置に係り、更に詳しくは、複数のＣＰＵのいずれもが実行可能な割込みとしての浮動割込みの保留がない場合に割込み条件変更命令を直ちに実行する情報処理装置に関する。
【０００２】
【従来の技術】
複数のＣＰＵを備える情報処理装置において、ＣＰＵに割込み処理を実行させる場合に各種の種類がある。例えば特定のＣＰＵを指定して割込み処理を行わせる場合や、全てのＣＰＵに割込み処理を行わせるブロードキャスト割込みの場合や、複数のＣＰＵのうち、どのＣＰＵに割込み処理を行わせてもよい浮動割込み（イベント的に来る割込み）の場合などがある。本発明では、この浮動割込みの保留が行われる情報処理装置を対象とする。
【０００３】
一般に割込みの処理は直ちに実行されるとは限らず、その実行が保留されることがある。複数のＣＰＵのうちで、例えば１つのＣＰＵがプログラム内の割込み条件変更命令を解読し、その命令を実行しようとする場合を考える。この割込み条件変更命令とは、例えば後述する割込み許可マスクを変更するような命令である。
【０００４】
一般にこの割込み条件変更命令を実行する場合には、情報処理装置内に現在の割込み条件で処理すべき割込みが保留されているかいないかを調べ、処理すべき割込みが保留されていればその割込み処理を行ってから、また処理すべき割込みが保留されていなければ直ちにその命令を実行することになる。
【０００５】
このように保留されている浮動割込みの処理について、入出力割込みを浮動割込みの１つの例として、従来の処理方式を説明する。図１３は保留されている入出力割込みの処理を説明するための情報処理装置の基本構成ブロック図である。同図において情報処理装置は入出力プロセッサ（ＩＯＰ）５０、例えば主記憶などの記憶装置を制御するためのメモリコントロールユニット（ＭＣＵ）５１、複数の中央処理装置（ＣＰＵ）５２0 〜５２n から構成されている。各ＣＰＵ５２0 〜５２n の中には、それぞれのＣＰＵにおける命令の制御を行う命令制御部５３0 〜５３n が設けられている。
【０００６】
図１３において入出力割込み、例えば複数の入出力チャネルのそれぞれに対応する割込みは、浮動割込みとしてＩＯＰ５０から、例えばその保留を示す信号と共にＭＣＵ５１に送られる。ＭＣＵ５１の内部では、後述するペンディングラッチの内部に、それぞれチャネルに対応して浮動割込みが保留されているかいないかを示すデータが記憶される。
【０００７】
一方割込み条件を変更する割込み条件変更命令は、複数のＣＰＵ５２0 〜５２n のうち例えば１つのＣＰＵによって解読され、その命令を実行する必要性が生じる。浮動割込みは前述のようにどのＣＰＵが処理を行ってもよいものであり、このためこの時点で各ＣＰＵの内部の命令制御部５３0 〜５３n は、それぞれその内部に記憶されている割込み許可マスク、すなわち各入出力チャネルに対応してそのＣＰＵに対して割込みが許可されているかいないかを示すマスクの値をＭＣＵ５１に送る。
【０００８】
この割込み許可マスクと前述のペンディングラッチには、各チャネルに対応して１対１に対応するデータが格納されているため、ＭＣＵは保留されている浮動割込みに対応する入出力チャネルのマスクの値が例えば１であり、かつ優先順位が一番高いＣＰＵの内部の命令制御部に対して割込み処理要求信号（トリガ信号）を送信し、その命令制御部によって制御されるＣＰＵはこのトリガ信号の受信を契機として割込み処理を開始する。
【０００９】
図１４は従来における割込み条件変更命令処理のフローチャートである。同図において処理が開始されるとまずステップＳ１０で例えばある１つのＣＰＵによって割込み条件変更命令が解読され、その命令の実行の必要性が生じる。するとステップＳ１１で各ＣＰＵの命令制御部から割込み許可マスクがＭＣＵに送信され、ＭＣＵ側ではその割込み条件変更命令の実行の前に、保留されている浮動割込みがあれば、それを処理させるＣＰＵを選択して、そのＣＰＵに対してトリガ信号を送信するための選択処理を開始する。
【００１０】
各ＣＰＵ側の命令制御部においては、割込み許可マスクを送信した時点（Ｓ１１）で、ＭＣＵ側から送られる可能性のあるトリガ信号を待つために、カウンタ、例えば後述するプロセスウエイトカウンタを起動し、ステップＳ１２でそのカウンタがタイムアウトしたか否かを判定し、まだタイムアウトしていない場合にはステップＳ１３でトリガ信号が送信されてきたか否かを判定し、トリガ信号がきていない場合にはステップＳ１２以降の処理を繰り返す。
【００１１】
そしてステップ１２でカウンタがタイムアウトにならない前に、ステップＳ１３でトリガ信号が送信されてきたと判定されると、ステップＳ１４で保留されていた割込みの処理が、トリガ信号を受信した、すなわち選択されたＣＰＵによって実行される。選択されなかったＣＰＵではステップＳ１２でカウンタがタイムアウトになったと判定された時点でステップＳ１５の割込み条件変更命令が実行され、例えば命令制御部内に格納されている割込み許可マスクの書換えが行われる。
【００１２】
図１５は図１３に対応して、特にＭＣＵの構成を詳細に示した情報処理装置の構成ブロック図である。同図において保留されている浮動割込みの処理について説明する。同図においてまず▲１▼でＩＯＰ５０から入出力（ＩＯ）割込みを保留する信号（セットペンディング）と共に、例えば１２８個の入出力チャネルのうちどのチャネルに対応する割込みであるかを示すＩＯラプチャ（ＲＵＰＴ）ＩＤ（７ビット＋パリティ検査ビットＰ）がＭＣＵ５１に送られてくる。これらの値は一旦１０ビットのラッチ７０に格納され、ＩＯラプチャＩＤの値はデコーダ７１によってデコードされ、▲２▼で１２８個のチャネルにそれぞれ対応する３２ビットを持つ４つのペンディングラッチ７２1 〜７２4 のうちで、割込みが保留される入出力チャネルに対応するビットが例えば１とされる。
【００１３】
あるＣＰＵで割込み条件変更命令の解読が行われ、その実行の必要性が生じると各ＣＰＵの内部の命令制御部によって、そのＣＰＵに各入出力チャネルに対応する割込みが許可されているかいないかを示すＩＯラプチャマスク７９0 〜７９15の内容１２８ビットが、▲４▼で例えば３２時分割で４ビットずつシリアルに転送される。このシリアル転送は特に３２時分割に限定されるものではない。
【００１４】
ＭＣＵ５１の内部で前述のように保留さている浮動割込みを処理させるためのＣＰＵを選択するプライオリティ（優先順位）回路７５は、このＣＰＵ側から送られた割込み許可マスクとペンディングラッチの格納内容を比較して、保留されている浮動割込みに対して各ＣＰＵによる割込みが許可されているかいないかを判定する。このため▲３▼で、各ペンディングラッチ７２1 〜７２4 の格納内容が、セレクタ７３1 〜７３4 を介して、マスクセレクトカウンタの選択制御によりプライオリティ回路７５に対してシリアルに転送される。ここでマスクセレクトカウンタは、この時分割転送のためのカウンタであり、必ずしもマスク選択だけを意味するものではない。
【００１５】
プライオリティ回路７５では、ペンディングラッチの格納内容とＣＰＵ側から送られる割込み許可マスクとを比較して、割込みが許可されているＣＰＵのうちで待機状態にあり、しかも同一条件では、例えば物理的に若い機番を持つＣＰＵを、保留されている割込みを処理させるＣＰＵとして選択する。ここで待機状態にあるＣＰＵの情報は、▲５▼でＣＰＵウエイトステートイン信号としてプライオリティ回路７５に与えられる。
【００１６】
プライオリティ回路７５は、選択したＣＰＵに対応するラッチ、すなわちＣＰＵ５２0 〜５２15と１対１に対応するラッチ７６0 〜７６15のうちの１つにトリガ信号（ＩＯラプチャトリガ）と、入出力チャネル番号に対応するＩＯラプチャＩＤ（パリティ検査ビットＰを含む８ビット）を与え、その内容はラッチ７７0 〜７７15のいずれか１つを介して、例えば１６時分割シリアル転送を用いて、マスクセレクトカウンタの選択制御により▲６▼でＣＰＵ側に送られる。送られた信号は、ＣＰＵ側で命令制御部内にあるラッチ７８0 〜７８15のいずれかに格納され、保留されている割込みの処理に用いられる。
【００１７】
ＣＰＵ側での割込み処理が完了すると、解除信号（ＣＰＵ＿ＩＯ＿ＲＵＰＴ＿ＣＮＴＬ＿ＩＮ）として、▲７▼でリセットラプチャペンディングとリセットラプチャトリガ信号が、例えば１６時分割でＭＣＵ５１にシリアル転送され、ペンディングラッチ７２1 〜７２4 内、および各ＣＰＵに対応するラッチ７６0 〜７６15の中の対応するビットがリセットされる。
【００１８】
【発明が解決しようとする課題】
以上述べたように、従来の保留割込みの処理方式では、各ＣＰＵの命令制御部は割込み許可マスクをＭＣＵ側に送信した後で、自ＣＰＵで処理すべき割込みがあるか否かを判断するためには、ＭＣＵ側から送られるトリガ信号を待たなければならない。ＭＣＵ側では保留されている割込みを処理させるべきＣＰＵに対してのみトリガ信号を送信するため、保留されている割込みを処理する必要がないＣＰＵであっても、図１４のステップＳ１２で説明したようにカウンタのタイムアウトまで待たなければならないという問題点があった。
【００１９】
更にそもそもＭＣＵ側で保留されている浮動割込みが全くない場合にも、全てのＣＰＵはタイマのタイムアウトまで待たなければ割込み条件変更命令を実行できないことになり、ＣＰＵ側で例えば割込み許可マスクを書き換える命令が解読されるたびに各ＣＰＵが無駄な待ち時間を持つことになり、このことによって情報処理装置の性能が低下するという問題点があった。
【００２０】
本発明の課題は、上述の問題点に鑑み、浮動割込みの保留が全くない場合、または自ＣＰＵで処理すべき保留割込みがない場合には、無駄な待ち時間を持つ必要をなくすことによって、割込み条件変更命令の処理を高速化することである。
【００２１】
【課題を解決するための手段】
図１は本発明の原理構成ブロック図である。同図(a) は、後述する第１の実施形態に対応する原理構成ブロック図であり、複数のＣＰＵを備え、複数のＣＰＵのいずれもが実行可能な割込みとしての浮動割込みを保留できる情報処理装置１の原理構成を示す。
【００２２】
図１(a) において割込み保留信号生成手段２は、例えばメモリコントロールユニットの内部に設けられ、浮動割込みの保留の有無を示す信号を常に複数のＣＰＵ３0 〜３n に送るものである。
【００２３】
割込み条件変更命令実行制御手段４0 〜４n は、各ＣＰＵ３0 〜３n の内部に設けられ、割込み条件変更命令が発行され、かつ割込み保留信号生成手段２から送られている信号が割込みの保留なしを示している時に、その割込み条件変更命令を直ちに自ＣＰＵに実行させる制御を行うものである。
【００２４】
この第１の実施形態に対応する割込み条件変更命令実行方法としては、浮動割込みの保留の有無を示し、常に送られてくる信号を受け取り、割込み条件変更命令が発行され、かつ前記の信号が割込みの保留なしを示している時、その割込み条件変更命令を直ちに実行する方法を用いることができる。
【００２５】
またこの第１の実施形態に対応して、浮動割込みを保留できる情報処理装置において使用される記憶媒体として、浮動割込みの保留の有無を示し、常に送られてくる信号を受け取るステップと、割込み条件変更命令が発行され、かつ送られてくる信号が割込みの保留なしを示している時、その割込み条件変更命令を直ちに実行するステップとを、コンピュータに実行させるためのプログラムを格納したコンピュータ読取り可能可搬型記憶媒体を用いることができる。
【００２６】
このように本発明の第１の実施形態においては、複数のＣＰＵを備え、浮動割込みを保留できる情報処理装置において、そもそも保留されている浮動割込みがない場合には各ＣＰＵにおいて割込み条件変更命令を直ちに実行することが可能となる。この割込み条件変更命令は、例えば複数の入出力チャネルに対応してその入出力チャネルに対する割込みがそのＣＰＵに許可されているか否かを示す割込み許可マスクを変更する命令であり、保留されている浮動割込みがない場合には、従来のように例えばＭＣＵから送られる割込み処理要求信号としてのトリガ信号を待つことなく、割込み条件変更命令発行の時点で直ちにその命令を実行することが可能となる。
【００２７】
図１(b) は本発明の第２の実施形態に対応する原理構成ブロック図である。同図はプロセスの処理に対応して、ＣＰＵやメモリなどの資源としてのドメインがそれぞれディスパッチされる複数のＣＰＵを備え、その複数のＣＰＵのいずれもが実行可能な割込みとしての浮動割込みを保留できる情報処理装置５の原理構成を示す。
【００２８】
図１(b) において、ドメイン毎割込み保留信号生成手段６は例えばメモリコントロールユニットの内部に設けられ、ドメインのそれぞれに対応して浮動割込みの保留の有無を示す信号を常に複数のＣＰＵ７0 〜７n に送るものである。
【００２９】
割込み保留判定手段８0 〜８n は、複数のＣＰＵ７0 〜７n のそれぞれの内部に設けられ、ドメイン毎割込み保留信号生成手段６からの信号を用いて、自ＣＰＵがディスパッチされているドメインに対する浮動割込み保留の有無を判定するものである。
【００３０】
この第２の実施形態においては、各ＣＰＵが割込み条件変更命令実行制御手段を更に備えることも可能である。この割込み条件変更命令実行制御手段は、割込み条件変更命令が発行され、かつ割込み保留判定手段が自ＣＰＵがディスパッチされているドメインに対する割込み保留がないと判定した時に、その割込み条件変更命令を直ちに自ＣＰＵに実行させる制御を行うものである。
【００３１】
第２の実施形態における割込み条件変更命令実行方法として、ドメインのそれぞれに対応して浮動割込みの保留の有無を示し、常に送られてくる信号を受け取り、その受け取った信号を用いて、自ＣＰＵがディスパッチされているドメインに対応する浮動割込みの保留の有無を判定し、割込み条件変更命令が発行され、かつ前記の判定の結果自ＣＰＵがディスパッチされているドメインに対する割込みの保留がないと判定された時、その割込み条件変更命令を直ちに実行する方法を用いることができる。
【００３２】
またこの第２の実施形態に対応して、浮動割込みを保留できる情報処理装置において使用される記憶媒体として、ドメインのそれぞれに対応して浮動割込みの保留の有無を示し、常に送られてくる信号を受け取るステップと、受け取った信号を用いて、自ＣＰＵがディスパッチされているドメインに対応する浮動割込みの保留の有無を判定するステップと、割込み条件変更命令が発行され、かつ前述の判定の結果自ＣＰＵがディスパッチされているドメインに対する割込みの保留がないと判定された時、その割込み条件変更命令を直ちに実行するステップとを、コンピュータに実行させるためのプログラムを格納したコンピュータ読取り可能可搬型記憶媒体を用いることもできる。
【００３３】
このように本発明の第２の実施形態においては、プロセスの処理に対応してドメインが複数のＣＰＵに対してそれぞれディスパッチするため、自ＣＰＵがディスパッチされているドメイン以外のドメインに対応する浮動割込みが保留されていても、割込み条件変更命令の発行に際して割込み処理要求信号、すなわちトリガ信号が来るのを待つ必要はない。従ってドメイン毎割込み保留信号生成手段６からの信号によって、自ＣＰＵがディスパッチされているドメインに対する浮動割込みの保留がない場合には、割込み条件変更命令が発行された時点でその命令を直ちに実行することが可能となる。
【００３４】
【発明の実施の形態】
図２は本発明の第１の実施形態における情報処理装置の基本構成ブロック図でしる。同図においては図１３のＩＯプロセッサが省略され、また複数のＣＰＵのうち１つだけが示されている。
【００３５】
図２において、メモリコントロールユニット（ＭＣＵ）１１の内部には、図１５で説明したペンディングラッチ１３、プライオリティ（優先順位決定）回路１５に加えて、本発明に固有の割込み保留信号生成回路１４が備えられる。割込み保留信号生成回路１４は、ペンディングラッチ１３に格納され、図１５では１２８個の入出力チャネルに対応して、浮動割込みが保留されているかいないかを示す信号を生成し、その信号をラプチャペンディング信号としてＣＰＵ１２側に出力する。またプライオリティ回路１５からは、前述のように保留されている割込みを処理させるＣＰＵに対してＩＯラプチャトリガ信号と、ＩＯラプチャＩＤ信号とが出力される。
【００３６】
ＣＰＵ１２の内部には、割込み許可マスクが格納されているＩＯラプチャマスクのラッチ１６と、割込み保留情報を用いたプロセスウェイト信号生成回路１７、および割込み処理制御部１８が備えられる。
【００３７】
ある１つのＣＰＵによって割込み条件変更命令が解読され、その実行が必要になると、割込み処理制御部１８は、割込み保留情報を用いたプロセスウェイト信号生成回路１７に対して、スタートプロセスウェイトカウンタ信号を出力する。この信号によって割込み保留情報を用いたプロセスウェイト信号生成回路１７の内部の、後述するプロセスウェイトカウンタが動作を開始する。
【００３８】
一方ＭＣＵ１１側から入力されるラプチャペンディング信号の内容によって、ＭＣＵ１１側で浮動割込みの保留が記憶されていることが示されていれば、割込み保留情報を用いたプロセスウェイト信号生成回路１７は、プロセスウェイトカウンタが動作中であることを示すプロセスウェイトカウンタオン信号を割込み処理制御部１８に対して出力する。
【００３９】
またこの時点で、ＩＯラプチャマスク１６の内容がＣＰＵ＿ＩＯラプチャマスクイン信号としてＭＣＵ１１の内部のプライオリティ回路１５に送られ、プライオリティ回路１５は前述のようにペンディングラッチ１３の格納内容と比較して保留されている浮動割込みを処理させることのできるＣＰＵを判定し、その中で優先順位に従って１つのＣＰＵを選択し、選択したＣＰＵに対してＩＯラプチャトリガ信号と、ＩＯラプチャＩＤ信号とを送り、保留されていた割込みの処理を実行させる。
【００４０】
このようにプロセスウェイトカウンタは割込み条件変更命令が解読されると同時に起動される。そしてこのカウンタは全てのＣＰＵ１２からＭＣＵ１１に対して割込み許可マスクの内容が送られ（ｔ1 ）、ＭＣＵ１１側で処理すべき割込みの保留の有無を確認し（ｔ2 ）、ＭＣＵ１１から選択されたＣＰＵ１２にトリガ信号を送信し（ｔ3 ）、ＣＰＵ１２がトリガ信号を受信する（ｔ4 ）までの時間、すなわちＴ＝ｔ1 ＋ｔ2 ＋ｔ3 ＋ｔ4 の間動作する。
【００４１】
ＣＰＵ１２側では、プロセスウェイトカウンタオン信号が割込み処理制御部１８に入力されている期間、すなわちカウンタがタイムアウトするまでの期間はＭＣＵ１１からのトリガ信号を待ち、トリガ信号が入力されれば保留されている割込み処理を実行することになるが、トリガ信号が来ない状態でプロセスウェイトカウンタがタイムアウトになると、プロセスウェイトカウンタオン信号が入力されなくなり、この時点で割込み条件変更命令を実行することができる。
【００４２】
またＭＣＵ１１側から与えられるラプチャペンディング信号によって、全ての入出力チャネルに対応する浮動割込みが保留されていないと判定されると、割込み保留情報を用いたプロセスウェイト信号生成回路１７からはプロセスウェイトカウンタオン信号が割込み処理制御部１８に対して出力されず、割込み処理制御部１８はスタートプロセスウェイトカウンタ信号を出力した直後から、割込み条件変更命令の実行が可能となる。
【００４３】
なおここでは処理すべき割込みの保留が１つだけの場合について説明したが、保留が２つ以上の場合にも同様の制御が行われる。
図３は本発明の第１の実施形態における割込み条件変更命令の処理フローチャートである。同図を図１４の従来例と比較すると、ステップＳ２で保留されている浮動割込みがあるか否かが、図２で説明したラプチャペンディング信号によって判定され、１つも保留されている割込みがないと判定された時には、ステップＳ７で直ちに割込み条件変更命令が実行される点が基本的に異なっている。
【００４４】
図４は図２の割込み保留信号生成回路１４の構成例を示す。同図においては全てのペンディングラッチ、図１５では１２８個のラッチの内容がオアゲート２１に与えられ、１２８個のラッチのうち１つでも浮動割込みの保留を示す“１”が格納されている場合には、オアゲート２１の出力するラプチャペンディング信号はＨとなる。
【００４５】
図５は図２のＣＰＵ１２の内部に設けられる割込み保留情報を用いたプロセスウェイト信号生成回路１７の構成ブロック図である。同図においてプロセスウェイト信号生成回路１７は、図２のＭＣＵ１１側から送られるラプチャペンディング信号を格納するためのラッチ２３、割込み処理制御部１８から割込み条件変更命令の解読の時点で入力されるスタートプロセスウェイトカウンタ信号が与えられるプロセスウェイトカウンタ２４、およびプロセスウェイト信号、すなわちプロセスウェイトカウンタオン信号を出力するアンドゲート２５から構成されている。
【００４６】
プロセスウェイトカウンタ２４の出力は、プロセスウェイトカウンタが動作している間はＨとなる。ラッチ２３に格納されているラプチャペンディング信号の値がＨ、すなわち１つでも浮動割込みが保留されている場合には、プロセスウェイトカウンタ２４がタイムアウトになるまではアンドゲート２５からプロセスウェイトカウンタオン信号が出力され、この信号がＨの間はＣＰＵによる割込み条件変更命令の処理はロックされる。
【００４７】
図６は第１の実施形態における情報処理装置の詳細構成ブロック図である。図１５の従来例とほぼ類似しており、詳細な説明は省略するが、第１の実施形態に特有な部分として割込み保留信号生成回路２８が追加されている点が基本的に異なっている。この回路は図４で説明したものであり、ペンディングラッチの格納内容としての１２８ビットのうち１ビットでも浮動割込みの保留を示す“１”が格納されていれば、ラプチャペンディング信号としてＨが出力される。このラプチャペンディング信号はＭＣＵ１１の内部で各ＣＰＵに対応するラッチ７６0 〜７６15に格納される。
【００４８】
このため、このラッチのビット数は図１５の９ビットに比較して、ラプチャペンディング信号の値を格納する１ビットが追加され、それぞれ１０ビットとなっている。また保留されている割込みの処理のために、選択されたＣＰＵに送られるＩＯラプチャトリガ信号、ＩＯラプチャＩＤ信号を格納するＣＰＵ側のラッチ７８0 〜７８15も、更にラプチャペンディング信号の値を格納するために、それぞれ１０ビットとなっている。
【００４９】
図７は第２の実施形態における情報処理装置の基本構成ブロック図である。第２の実施形態においては、複数のＣＰＵとメモリの領域がプロセスの処理に対応してドメインとして割り当てられる場合に、保留されている浮動割込みの処理が行われる。保留されている浮動割込みがある１つのドメインに対応するものである場合には、他のドメインがディスパッチされているＣＰＵは、割込み条件変更命令が発行された時には自プロセッサのドメインは保留されている浮動割込みとは無関係であるので、直ちに割込み条件変更命令を実行することが可能である。
【００５０】
図７を図２と比較すると、ＭＣＵ１１の内部の割込み保留信号生成回路に代わってドメイン毎の割込み保留信号生成回路３１が設けられており、またＣＰＵ１２側では割込み保留情報を用いたプロセスウェイト信号生成回路に代わってプロセスウェイトカウンタ３２、ドメイン毎の割込み保留識別回路３３、ドメインイコールｎラッチ３４、およびアンドゲート３５が設けられている点が異なっている。
【００５１】
ＭＣＵ１１側のドメイン毎の割込み保留信号生成回路３１は、例えばドメインがｎ個あるとすると、そのｎ個のドメインにそれぞれ対応して、保留されている浮動割込みがあるかないかを示すラプチャペンディングドメインｎ信号を生成して、ＣＰＵ１２側に出力する。
【００５２】
ＣＰＵ１２側では、この信号はドメイン毎の割込み保留識別回路３３に与えられる。ドメイン毎の割込み保留識別回路３３に対しては、ドメインイコールｎラッチ３４の格納内容も与えられる。このラッチは自ＣＰＵがどのドメインにディスパッチされているかを示すデータを格納しているものである。
【００５３】
ドメイン毎の割込み保留識別回路３３は、これらの信号の入力に対応して、自ＣＰＵがディスパッチされているドメインに対応する割込みの保留があるか否かを識別し、そのような保留がある場合にはラプチャペンディングドメイン信号をアンドゲート３５に出力する。アンドゲート３５は、図５で説明したアンドゲート２５に対応し、ドメイン毎の割込み保留識別回路３３の出力するラプチャペンディングドメイン信号はラッチ２３の出力に相当する。
【００５４】
このため割込み処理制御部１８からスタートプロセスウェイトカウンタ信号が入力された時点から、アンドゲート３５の出力としてのプロセスウェイトカウンタオン信号がＨとなり、割込み処理制御部１８は、ＭＣＵ１１側からトリガ信号が与えられるか、あるいはプロセスウェイトカウンタ３２がタイムアウトとなり、プロセスウェイトカウンタオン信号がＬとなるのを待つことになる。
【００５５】
この第２の実施形態における割込み条件変更命令の処理フローチャートは基本的に図３と同じであるが、ステップＳ２において各ドメインに対応して浮動割込みの保留の有無を示し、ＭＣＵ側から常に送られてくる信号を用いて自ＣＰＵがディスパッチされているドメインに対応して保留されている浮動割込みがあるか否かが判定される。
【００５６】
図８はドメインに対応した、ペンディングラッチの格納内容と、割込み許可マスクとしてのＩＯサブクラスマスクの説明図である。同図(a) はペンディングラッチの格納内容の例であり、図１５で説明したように例えば１２８個の入出力チャネルに対応する論理的な入出力経路としてのサブクラスが１２８本（各ドメインに対して８本）あることを示す。図８(b) は割込み許可マスクとしてのＩＯサブクラスマスクの格納内容の例である。
【００５７】
ＩＯサブクラスマスクは、対応するサブクラスに対して割込みが許可されているか否かを示すもの、あるいはそのドメインの中での割込み要求の優先順位を決めるものである。図８(b) ではドメイン０に対応してサブクラス１に対するビットが“１”となっており、このサブクラスに対して割込みが許可されていること、あるいはこのサブクラスに対して割込みの優先度があるということが示されている。例えば図１５においてＩＯプロセッサは、どのドメインのどのサブクラスに対するＩＯ割込みであるかをＩＯラプチャＩＤ（７ビット）によって示して、ＭＣＵ５１に送ることになる。
【００５８】
図９はドメイン毎の割込み保留情報を用いたＩＯ割込み処理方式の説明図である。同図において、ＭＣＵ１１側でペンディングラッチの格納内容からドメイン毎の割込み保留信号生成回路３１によって生成されたラプチャペンディングドメインｎ信号が、ラッチ３６，３７を介して、例えば１６時分割でＣＰＵ側にシリアル転送される。このシリアル転送については図１５におけると同様である。
【００５９】
ＣＰＵ１２側では、ＭＣＵ１１側から送られたドメイン毎の割込み保留信号、ラプチャペンディングドメインｎ信号が、ラッチ３８を介してラッチ３９に格納される。その格納内容は、図７におけると同様に、ドメインイコールｎラッチ３４の格納内容と共にドメイン毎の割込み保留識別回路３３に与えられ、その出力がＨとなっている間、図７におけると同様に、アンドゲート３５の出力するプロセスウェイトカウンタオン信号がＨとなる。
【００６０】
図１０はドメイン毎の割込み保留信号生成回路の構成例である。同図では、図８で説明したように、１６個のドメインに対応してペンディングラッチのそれぞれ８ビットの内容がオアゲート４１0 〜４１15に与えられ、各ドメイン０〜１５に対応するラプチャペンディングドメイン信号が出力される。
【００６１】
図１１はドメイン毎の割込み保留識別回路の構成例である。同図において識別回路は、図１０のオアゲート４１0 〜４１15がそれぞれ出力するドメイン０〜１５に対応するラプチャペンディングドメイン信号が一方の入力端子に、また他方の入力端子にはドメインイコールｎラッチ３４の出力としての自ＣＰＵがどのドメインに割り当てられているかを示す信号がそれぞれ入力されるアンドゲート４２0 〜４２15、およびこれらのアンドゲートの出力が入力されるオアゲート４３から構成されている。
【００６２】
前述のようにドメインイコールｎラッチ３４は自ＣＰＵがどのドメインにデイパッチされているかを示すデータを保持しているラッチであり、例えば自ＣＰＵがドメイン０にディスパッチされているものとすると、図１１でアンドゲート４２0 に入力されているドメインイコール０信号がＨとなる。この時ドメイン０に対応する浮動割込みが保留されていることを示すラプチャペンディングドメイン０信号がＨであれば、アンドゲート４２0 の出力、およびオアゲート４３の出力はＨとなり、オアゲート４３の出力するラプチャペンディングドメイン信号、すなわち自ＣＰＵが割り当てられているドメインに対応して浮動割込みが保留されていることを示す信号がＨとなる。
【００６３】
最後に、本発明の割込み条件変更処理などのプログラムのコンピュータへのローディングについて、図１２を用いて説明する。図１２において、コンピュータ４５は本体４６とメモリ４７とによって構成されている。本体４６は、以上において説明した複数のＣＰＵ、おびびメモリコントロールユニット（ＭＣＵ）などを備えているものとする。
【００６４】
本発明の特許請求の範囲第６，第７項に記載されているプログラムや、図３に示されているプログラムなどはメモリ４７に格納され、本体４６によってそのプログラムが実行されることによって、例えば割込み条件変更命令の実行が行われる。
【００６５】
メモリ４７としてはランダムアクセスメモリ（ＲＡＭ）、ハードディスク、光ディスク、光磁気ディスクなど、様々な形式のメモリを使用することができる。またこれらのプログラムは可搬型記憶媒体４８に記録され、そのプログラムがコンピュータ４５にロードされることによって、あるいはプログラム提供者側から回線４９を介して送られ、コンピュータ４５にロードされることによって実行されることも可能である。可搬型記憶媒体４８としてはフロッピィディスク、ＣＤ−ＲＯＭ，光ディスク、光磁気ディスクなど、市販されている様々な形式の記憶媒体を使用することが可能である。
【００６６】
【発明の効果】
以上詳細に説明したように、本発明によれば割込み条件変更命令が発行された時点で保留されている浮動割込みが１つもない場合には、この割込み条件変更命令をＣＰＵが直ちに実行することが可能となる。また各ＣＰＵにドメインが割り当てられており、保留されている浮動割込みが自ＣＰＵがディスパッチされているドメインに対応するものでない場合にも、直ちに割込み条件変更命令を実行することができ、情報処理装置の性能向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理構成ブロック図である。
【図２】本発明の第１の実施形態における情報処理装置の基本構成を示すブロック図である。
【図３】第１の実施形態における割込み条件変更命令の処理フローチャートである。
【図４】割込み保留信号生成回路の構成例を示す図である。
【図５】割込み保留情報を用いたプロセスウェイト信号生成回路の構成例を示す図である。
【図６】第１の実施形態における情報処理装置の詳細構成を示すブロック図である。
【図７】本発明の第２の実施形態における情報処理装置の基本構成を示すブロック図である。
【図８】ペンディングラッチとＩＯサブクラスマスクの格納内容の例を示す図である。
【図９】第２の実施形態において保留されている割込みの処理方式を説明する図である。
【図１０】ドメイン毎の割込み保留信号生成回路の構成例を示す図である。
【図１１】ドメイン毎の割込み保留識別回路の構成例を示す図である。
【図１２】本発明を実現するためのプログラムのコンピュータへのローディングを説明する図である。
【図１３】本発明が対象とする情報処理装置の基本構成を示すブロック図である。
【図１４】割込み条件変更命令の処理フローチャートの従来例である。
【図１５】情報処理装置の従来例の詳細構成を示すブロック図である。
【符号の説明】
１，５ 情報処理装置
２ 割込み保留信号生成手段
３0 〜３n ，７0 〜７n ＣＰＵ
４0 〜４n 割込み条件変更命令実行制御手段
８0 〜８n 割込み保留判定手段
１１ メモリコントロールユニット（ＭＣＵ）
１２ ＣＰＵ（中央処理装置）
１３ ペンディングラッチ
１４ 割込み保留信号生成回路
１５ プライオリティ回路
１７ 割込み保留情報を用いたプロセスウェイト信号生成回路
１８ 割込み処理制御部
３１ ドメイン毎の割込み保留信号生成回路
３２ プロセスウェイトカウンタ
３３ ドメイン毎の割込み保留識別回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an information processing apparatus including a plurality of CPUs, and more specifically, information processing that immediately executes an interrupt condition change instruction when there is no floating interrupt pending as an interrupt that can be executed by any of the plurality of CPUs. Regarding the device.
[0002]
[Prior art]
There are various types of information processing apparatuses including a plurality of CPUs when the CPU executes interrupt processing. For example, when a specific CPU is specified and interrupt processing is performed, when a broadcast interrupt is performed that causes all CPUs to perform interrupt processing, or a floating interrupt that may cause any CPU among multiple CPUs to perform interrupt processing (Interrupts that come in the event). The present invention is directed to an information processing apparatus in which this floating interrupt is suspended.
[0003]
In general, interrupt processing is not always executed immediately, and execution may be suspended. Consider a case in which, for example, one CPU among a plurality of CPUs decodes an interrupt condition change instruction in a program and tries to execute the instruction. This interrupt condition change instruction is, for example, an instruction for changing an interrupt permission mask described later.
[0004]
In general, when executing this interrupt condition change instruction, it is checked whether or not an interrupt to be processed with the current interrupt condition is pending in the information processing device. If an interrupt to be processed is pending, the interrupt processing is performed. If an interrupt to be processed is not pending, the instruction is immediately executed.
[0005]
Regarding the processing of floating interrupts held in this way, a conventional processing method will be described using an input / output interrupt as an example of a floating interrupt. FIG. 13 is a block diagram of the basic configuration of the information processing apparatus for explaining the pending input / output interrupt processing. In FIG. 1, an information processing apparatus includes an input / output processor (IOP) 50, a memory control unit (MCU) 51 for controlling a storage device such as a main memory, and a plurality of central processing units (CPU) 52. 0 ~ 52 n It is composed of Each CPU 52 0 ~ 52 n The command control unit 53 controls the command in each CPU. 0 ~ 53 n Is provided.
[0006]
In FIG. 13, an input / output interrupt, for example, an interrupt corresponding to each of a plurality of input / output channels, is sent from the IOP 50 to the MCU 51 as a floating interrupt together with a signal indicating the hold, for example. In the MCU 51, data indicating whether or not a floating interrupt is pending corresponding to each channel is stored in a pending latch described later.
[0007]
On the other hand, an interrupt condition change instruction for changing an interrupt condition is sent to a plurality of CPUs 52. 0 ~ 52 n For example, it is necessary to execute the instruction after being decoded by one CPU. As described above, the floating interrupt may be processed by any CPU, and for this reason, the instruction control unit 53 in each CPU at this time. 0 ~ 53 n Sends to the MCU 51 an interrupt permission mask stored therein, that is, a mask value indicating whether or not an interrupt is permitted for the CPU corresponding to each input / output channel.
[0008]
Since this interrupt permission mask and the above-described pending latch store data corresponding to each channel on a one-to-one basis, the MCU sets the mask value of the input / output channel corresponding to the pending floating interrupt. Is, for example, 1 and the interrupt processing request signal (trigger signal) is transmitted to the instruction control unit in the CPU having the highest priority, and the CPU controlled by the instruction control unit receives this trigger signal. Triggers interrupt processing when triggered by
[0009]
FIG. 14 is a flowchart of conventional interrupt condition change instruction processing. When the process is started in the figure, an interrupt condition change instruction is first decoded by, for example, one CPU in step S10, and the necessity of executing the instruction arises. Then, in step S11, an interrupt permission mask is transmitted from the instruction control unit of each CPU to the MCU. On the MCU side, if there is a floating interrupt pending before the execution of the interrupt condition change instruction, the CPU for processing the interrupt is changed. A selection process for transmitting a trigger signal to the CPU is started.
[0010]
The instruction control unit on each CPU side activates a counter, for example, a process wait counter to be described later, in order to wait for a trigger signal that may be sent from the MCU side at the time of transmitting the interrupt permission mask (S11), In step S12, it is determined whether or not the counter has timed out. If it has not timed out yet, it is determined in step S13 whether or not a trigger signal has been transmitted. Repeat the process.
[0011]
If it is determined in step S12 that the trigger signal has been transmitted before the counter has timed out in step 12, the interrupt processing suspended in step S14 has received the trigger signal, that is, the selected CPU Executed by. The CPU that has not been selected executes the interrupt condition change instruction in step S15 when it is determined in step S12 that the counter has timed out, and for example, the interrupt permission mask stored in the instruction control unit is rewritten.
[0012]
FIG. 15 is a block diagram of the configuration of the information processing apparatus corresponding to FIG. 13 and particularly showing the configuration of the MCU in detail. In the figure, the pending floating interrupt process will be described. In the figure, first, in (1), an IO rupture (RUPT) indicating which of the 128 input / output channels corresponds to an interrupt together with a signal (set pending) for holding an input / output (IO) interrupt from the IOP 50. ) ID (7 bits + parity check bit P) is sent to the MCU 51. These values are temporarily stored in the 10-bit latch 70, and the IO rupture ID value is decoded by the decoder 71. In (2), four pending latches 72 having 32 bits respectively corresponding to 128 channels. 1 ~ 72 Four Of these, the bit corresponding to the input / output channel for which the interrupt is suspended is set to 1, for example.
[0013]
When an interrupt condition change instruction is decoded by a certain CPU and the necessity of execution occurs, it is determined whether an interrupt corresponding to each input / output channel is permitted to the CPU by the instruction control unit in each CPU. IO rupture mask 79 shown 0 ~ 79 15 128 bits are transferred serially by 4 bits, for example, in 32 time divisions. This serial transfer is not particularly limited to 32 time divisions.
[0014]
The priority (priority) circuit 75 for selecting a CPU for processing a floating interrupt held inside the MCU 51 as described above compares the interrupt permission mask sent from the CPU side with the contents stored in the pending latch. Thus, it is determined whether or not an interrupt by each CPU is permitted for the suspended floating interrupt. For this reason, each pending latch 72 in (3). 1 ~ 72 Four Is stored in the selector 73. 1 ~ 73 Four Then, the data is serially transferred to the priority circuit 75 by the selection control of the mask select counter. Here, the mask select counter is a counter for the time division transfer and does not necessarily mean only mask selection.
[0015]
The priority circuit 75 compares the stored contents of the pending latch with the interrupt permission mask sent from the CPU side, is in a standby state among the CPUs that are permitted to interrupt, and, for example, physically young under the same conditions. A CPU having a machine number is selected as a CPU for processing a pending interrupt. Information on the CPU in the standby state is given to the priority circuit 75 as a CPU wait state-in signal in (5).
[0016]
The priority circuit 75 is a latch corresponding to the selected CPU, that is, the CPU 52. 0 ~ 52 15 And a one-to-one latch 76 0 ~ 76 15 One of them is given a trigger signal (IO rupture trigger) and an IO rupture ID (8 bits including parity check bit P) corresponding to the input / output channel number, and its contents are latch 77. 0 ~ 77 15 For example, using 16 time-division serial transfer, the data is sent to the CPU side in step (6) by the selection control of the mask select counter. The signal sent is latched 78 in the instruction control unit on the CPU side. 0 ~ 78 15 And is used to process pending interrupts.
[0017]
When the interrupt processing on the CPU side is completed, as the release signal (CPU_IO_RUPT_CNTL_IN), the reset rupture pending and the reset rupture trigger signal are serially transferred to the MCU 51 in, for example, 16 time division as the release latch (72). 1 ~ 72 Four And a latch 76 corresponding to each CPU 0 ~ 76 15 The corresponding bit in is reset.
[0018]
[Problems to be solved by the invention]
As described above, in the conventional pending interrupt processing method, the instruction control unit of each CPU transmits an interrupt permission mask to the MCU side, and then determines whether or not there is an interrupt to be processed by the own CPU. Therefore, it is necessary to wait for a trigger signal sent from the MCU side. Since the MCU side transmits a trigger signal only to a CPU that should process a pending interrupt, even a CPU that does not need to process a pending interrupt has been described in step S12 of FIG. There was a problem that had to wait until the counter timed out.
[0019]
Furthermore, even if there are no floating interrupts pending on the MCU side, all CPUs cannot execute the interrupt condition change instruction unless they wait until the timer times out, and the CPU side rewrites the interrupt permission mask, for example. Each time the CPU is decoded, each CPU has a wasteful waiting time, which causes a problem that the performance of the information processing apparatus is lowered.
[0020]
In view of the above problems, the problem of the present invention is that if there is no floating interrupt pending, or there is no pending interrupt to be processed by the own CPU, the need for having a wasteful waiting time is eliminated. This is to speed up the processing of the condition change instruction.
[0021]
[Means for Solving the Problems]
FIG. 1 is a block diagram showing the principle of the present invention. FIG. 4A is a block diagram of the principle configuration corresponding to the first embodiment to be described later, and includes information processing that can hold a floating interrupt as an interrupt that can be executed by any of the plurality of CPUs. The principle structure of the apparatus 1 is shown.
[0022]
In FIG. 1 (a), an interrupt hold signal generating means 2 is provided, for example, in the memory control unit, and a signal indicating whether or not a floating interrupt is held is always sent to a plurality of CPUs 3. 0 ~ 3 n To send to.
[0023]
Interrupt condition change instruction execution control means 4 0 ~ 4 n Each CPU3 0 ~ 3 n When the interrupt condition change command is issued and the signal sent from the interrupt hold signal generation means 2 indicates that no interrupt is held, the CPU immediately executes the interrupt condition change command. Control is performed.
[0024]
As an interrupt condition change instruction execution method corresponding to the first embodiment, it is indicated whether floating interrupts are pending, an always sent signal is received, an interrupt condition change instruction is issued, and the signal is interrupted. A method of immediately executing the interrupt condition change instruction can be used.
[0025]
Corresponding to the first embodiment, as a storage medium used in an information processing apparatus capable of holding a floating interrupt, a step of indicating whether or not a floating interrupt is held and receiving a signal always sent, and an interrupt condition A computer-readable program that stores a program for causing a computer to execute a step for immediately executing the interrupt condition change command when a change command is issued and the signal sent indicates no interrupt pending. A portable storage medium can be used.
[0026]
As described above, in the first embodiment of the present invention, in an information processing apparatus that includes a plurality of CPUs and can hold a floating interrupt, if there is no floating interrupt that is originally held, an interrupt condition change instruction is issued to each CPU. It can be executed immediately. This interrupt condition change instruction is, for example, an instruction for changing an interrupt permission mask indicating whether or not an interrupt to the input / output channel is permitted to the CPU corresponding to a plurality of input / output channels. When there is no interrupt, it is possible to execute the instruction immediately when the interrupt condition change instruction is issued without waiting for a trigger signal as an interrupt processing request signal sent from the MCU, for example.
[0027]
FIG. 1B is a block diagram of the principle configuration corresponding to the second embodiment of the present invention. This figure includes a plurality of CPUs each dispatching a domain as a resource such as a CPU and a memory corresponding to the process processing, and any of the plurality of CPUs can hold a floating interrupt as an executable interrupt. A principle configuration of the information processing apparatus 5 will be described.
[0028]
In FIG. 1B, an interrupt hold signal generating means 6 for each domain is provided in, for example, a memory control unit, and a signal indicating whether or not floating interrupts are held corresponding to each domain is always sent to a plurality of CPUs 7. 0 ~ 7 n To send to.
[0029]
Interrupt hold determination means 8 0 ~ 8 n A plurality of CPUs 7 0 ~ 7 n Are used to determine whether there is a floating interrupt pending for the domain to which the CPU is dispatched, using a signal from the interrupt pending signal generating means 6 for each domain.
[0030]
In the second embodiment, each CPU can further include an interrupt condition change instruction execution control means. The interrupt condition change instruction execution control means immediately issues the interrupt condition change instruction when the interrupt condition change instruction is issued and the interrupt hold determination means determines that there is no interrupt hold for the domain to which the CPU is dispatched. The control to be executed by the CPU is performed.
[0031]
As an interrupt condition change instruction execution method in the second embodiment, whether or not a floating interrupt is held corresponding to each of the domains is indicated, a signal always sent is received, and the own CPU uses the received signal. It is determined whether there is a floating interrupt pending corresponding to the domain being dispatched, an interrupt condition change instruction is issued, and it is determined that there is no interrupt pending for the domain to which the CPU is dispatched as a result of the above determination. At that time, a method of immediately executing the interrupt condition change instruction can be used.
[0032]
Corresponding to the second embodiment, as a storage medium used in an information processing apparatus capable of holding a floating interrupt, a signal indicating whether floating interrupt is held corresponding to each domain is always sent. Using the received signal, a step for determining whether or not a floating interrupt corresponding to the domain to which the CPU is dispatched is pending, an interrupt condition change instruction is issued, and the result of the above determination A computer-readable portable storage medium storing a program for causing a computer to execute a step of immediately executing an interrupt condition change instruction when it is determined that there is no interrupt pending for a domain to which the CPU is dispatched It can also be used.
[0033]
As described above, in the second embodiment of the present invention, because the domain dispatches to a plurality of CPUs corresponding to the process processing, the floating interrupt corresponding to a domain other than the domain to which the own CPU is dispatched. However, when an interrupt condition change instruction is issued, there is no need to wait for an interrupt processing request signal, that is, a trigger signal. Therefore, if there is no floating interrupt pending for the domain to which the CPU is dispatched according to the signal from the interrupt pending signal generating means 6 for each domain, the instruction is immediately executed when the interrupt condition change command is issued. Is possible.
[0034]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 2 is a block diagram showing the basic configuration of the information processing apparatus according to the first embodiment of the present invention. In FIG. 13, the IO processor of FIG. 13 is omitted, and only one of a plurality of CPUs is shown.
[0035]
2, in addition to the pending latch 13 and the priority (priority determination) circuit 15 described in FIG. 15, an interrupt pending signal generation circuit 14 unique to the present invention is provided in the memory control unit (MCU) 11. It is done. The interrupt pending signal generation circuit 14 is stored in the pending latch 13 and generates a signal indicating whether or not the floating interrupt is pending corresponding to 128 input / output channels in FIG. The signal is output to the CPU 12 side. In addition, the priority circuit 15 outputs an IO rupture trigger signal and an IO rupture ID signal to the CPU that processes a pending interrupt as described above.
[0036]
The CPU 12 includes an IO rupture mask latch 16 in which an interrupt permission mask is stored, a process wait signal generation circuit 17 using interrupt hold information, and an interrupt processing control unit 18.
[0037]
When an interrupt condition change instruction is decoded by a certain CPU and needs to be executed, the interrupt processing control unit 18 outputs a start process wait counter signal to the process wait signal generation circuit 17 using the interrupt hold information. To do. With this signal, a process wait counter (to be described later) inside the process wait signal generation circuit 17 using the interrupt hold information starts its operation.
[0038]
On the other hand, if the content of the rapture pending signal input from the MCU 11 side indicates that the floating interrupt hold is stored on the MCU 11 side, the process wait signal generation circuit 17 using the interrupt hold information A process wait counter ON signal indicating that the counter is operating is output to the interrupt processing control unit 18.
[0039]
At this time, the contents of the IO rupture mask 16 are sent to the priority circuit 15 in the MCU 11 as a CPU_IO rupture mask-in signal, and the priority circuit 15 is held in comparison with the contents stored in the pending latch 13 as described above. The CPU that can process a floating interrupt is selected, one CPU is selected in accordance with the priority order, and an IO rupture trigger signal and an IO rupture ID signal are sent to the selected CPU. Execute interrupt processing.
[0040]
In this way, the process wait counter is activated at the same time as the interrupt condition change instruction is decoded. In this counter, the contents of the interrupt permission mask are sent from all the CPUs 12 to the MCU 11 (t 1 ) And confirms whether there is an interrupt pending on the MCU 11 side (t 2 ), A trigger signal is transmitted from the MCU 11 to the selected CPU 12 (t Three ), The CPU 12 receives the trigger signal (t Four ) Time, ie T = t 1 + T 2 + T Three + T Four Works during.
[0041]
On the CPU 12 side, during the period in which the process wait counter on signal is input to the interrupt processing control unit 18, that is, the period until the counter times out, the CPU 11 waits for the trigger signal from the MCU 11 and is suspended if the trigger signal is input. Interrupt processing is executed, but if the process wait counter times out in the absence of a trigger signal, the process wait counter on signal is not input, and the interrupt condition change instruction can be executed at this point.
[0042]
If it is determined by the rapture pending signal given from the MCU 11 side that floating interrupts corresponding to all input / output channels are not held, the process wait signal generation circuit 17 using the interrupt hold information turns on the process wait counter on. No signal is output to the interrupt processing control unit 18, and the interrupt processing control unit 18 can execute the interrupt condition change instruction immediately after outputting the start process wait counter signal.
[0043]
Although the case where there is only one interrupt pending to be processed has been described here, the same control is performed when there are two or more pending interrupts.
FIG. 3 is a processing flowchart of an interrupt condition change instruction in the first embodiment of the present invention. Comparing this figure with the conventional example of FIG. 14, it is determined by the rapture pending signal described in FIG. 2 whether there is a floating interrupt pending in step S2, and there is no interrupt pending. When the determination is made, the point that the interrupt condition change instruction is immediately executed in step S7 is basically different.
[0044]
FIG. 4 shows a configuration example of the interrupt hold signal generation circuit 14 of FIG. In the figure, the contents of all pending latches, and in FIG. 15 the contents of 128 latches are given to the OR gate 21, and even if one of the 128 latches stores “1” indicating floating interrupt pending. The rapture pending signal output from the OR gate 21 is H.
[0045]
FIG. 5 is a block diagram showing the configuration of the process wait signal generation circuit 17 using interrupt hold information provided in the CPU 12 of FIG. In the figure, a process wait signal generation circuit 17 includes a latch 23 for storing a rupture pending signal sent from the MCU 11 side in FIG. 2, and a start process input at the time of decoding of an interrupt condition change command from the interrupt processing control unit 18. A process wait counter 24 to which a wait counter signal is given, and an AND gate 25 that outputs a process wait signal, that is, a process wait counter ON signal, are configured.
[0046]
The output of the process wait counter 24 is H while the process wait counter is operating. If the value of the rupture pending signal stored in the latch 23 is H, that is, if at least one floating interrupt is pending, the process wait counter ON signal is output from the AND gate 25 until the process wait counter 24 times out. While this signal is output, the processing of the interrupt condition change command by the CPU is locked.
[0047]
FIG. 6 is a block diagram illustrating a detailed configuration of the information processing apparatus according to the first embodiment. Although it is almost similar to the conventional example of FIG. 15 and detailed description thereof is omitted, it is fundamentally different in that an interrupt pending signal generation circuit 28 is added as a part unique to the first embodiment. This circuit is the same as that described with reference to FIG. 4. If “1” indicating that floating interrupt is pending is stored even in one bit out of 128 bits stored in the pending latch, H is output as a rupture pending signal. The This rupture pending signal is sent to the latch 76 corresponding to each CPU in the MCU 11. 0 ~ 76 15 Stored in
[0048]
For this reason, the number of bits of this latch is 10 bits, as compared with the 9 bits of FIG. 15, with 1 bit added to store the value of the rapture pending signal. In addition, a CPU-side latch 78 that stores an IO rupture trigger signal and an IO rupture ID signal sent to the selected CPU in order to process a pending interrupt. 0 ~ 78 15 In addition, in order to store the value of the rapture pending signal, it has 10 bits each.
[0049]
FIG. 7 is a block diagram of the basic configuration of the information processing apparatus in the second embodiment. In the second embodiment, when a plurality of CPUs and memory areas are allocated as domains corresponding to process processing, pending floating interrupt processing is performed. If a floating interrupt that is pending corresponds to one domain, the CPU to which the other domain is dispatched has its own processor domain pending when an interrupt condition change instruction is issued Since it is unrelated to the floating interrupt, it is possible to immediately execute the interrupt condition change instruction.
[0050]
When FIG. 7 is compared with FIG. 2, an interrupt hold signal generation circuit 31 for each domain is provided in place of the interrupt hold signal generation circuit inside the MCU 11, and a process wait signal generation using interrupt hold information is provided on the CPU 12 side. A difference is that a process wait counter 32, an interrupt hold identification circuit 33 for each domain, a domain equal n latch 34, and an AND gate 35 are provided in place of the circuit.
[0051]
For example, when there are n domains, the interrupt pending signal generation circuit 31 for each domain on the MCU 11 side has a rupture pending domain n indicating whether or not there is a pending floating interrupt corresponding to each of the n domains. A signal is generated and output to the CPU 12 side.
[0052]
On the CPU 12 side, this signal is given to the interrupt hold identification circuit 33 for each domain. The contents stored in the domain equal n latch 34 are also given to the interrupt pending identification circuit 33 for each domain. This latch stores data indicating to which domain the CPU is dispatched.
[0053]
In response to the input of these signals, the interrupt hold identification circuit 33 for each domain identifies whether or not there is an interrupt hold corresponding to the domain to which the CPU is dispatched. The rapture pending domain signal is output to the AND gate 35. The AND gate 35 corresponds to the AND gate 25 described with reference to FIG. 5, and the rupture pending domain signal output by the interrupt hold identification circuit 33 for each domain corresponds to the output of the latch 23.
[0054]
Therefore, the process wait counter ON signal as the output of the AND gate 35 becomes H from the time when the start process wait counter signal is input from the interrupt processing control unit 18, and the interrupt processing control unit 18 gives a trigger signal from the MCU 11 side. Or the process wait counter 32 times out and waits for the process wait counter ON signal to become L.
[0055]
The processing flowchart of the interrupt condition change instruction in the second embodiment is basically the same as that shown in FIG. 3, but in step S2, it indicates whether floating interrupts are pending for each domain and is always sent from the MCU side. It is determined whether or not there is a floating interrupt pending corresponding to the domain to which the CPU is dispatched using the incoming signal.
[0056]
FIG. 8 is an explanatory diagram of the contents stored in the pending latch and the IO subclass mask as an interrupt permission mask corresponding to the domain. FIG. 14A shows an example of the contents stored in the pending latch. As described in FIG. 15, for example, there are 128 subclasses as logical input / output paths corresponding to 128 input / output channels (for each domain). 8). FIG. 8B shows an example of stored contents of an IO subclass mask as an interrupt permission mask.
[0057]
The IO subclass mask indicates whether or not an interrupt is permitted for the corresponding subclass, or determines the priority of interrupt requests in the domain. In FIG. 8B, the bit for subclass 1 corresponding to domain 0 is “1”, and interrupts are permitted for this subclass, or there is an interrupt priority for this subclass. It is shown that. For example, in FIG. 15, the IO processor indicates to which subclass of which domain the IO interrupt is indicated by the IO rupture ID (7 bits) and sends it to the MCU 51.
[0058]
FIG. 9 is an explanatory diagram of an IO interrupt processing method using interrupt hold information for each domain. In the figure, the rupture-pending domain n signal generated by the interrupt hold signal generation circuit 31 for each domain from the contents stored in the pending latch on the MCU 11 side is serialized to the CPU side via, for example, 16 time divisions via the latches 36 and 37. Transferred. This serial transfer is the same as in FIG.
[0059]
On the CPU 12 side, the interrupt hold signal and rupture pending domain n signal for each domain sent from the MCU 11 side are stored in the latch 39 via the latch 38. The stored contents are given to the interrupt hold identifying circuit 33 for each domain together with the stored contents of the domain equal n latch 34 as in FIG. 7, and while the output is H, as in FIG. The process wait counter ON signal output from the AND gate 35 becomes H.
[0060]
FIG. 10 is a configuration example of an interrupt pending signal generation circuit for each domain. In FIG. 8, as described with reference to FIG. 8, the contents of each 8-bit pending latch corresponding to 16 domains are OR gates 41. 0 ~ 41 15 And a rapture pending domain signal corresponding to each of the domains 0 to 15 is output.
[0061]
FIG. 11 is a configuration example of an interrupt pending identification circuit for each domain. In the figure, the identification circuit is the OR gate 41 of FIG. 0 ~ 41 15 The rupture-pending domain signals corresponding to the domains 0 to 15 that are respectively output from the domain IDs indicate to which one of the input terminals the own CPU as the output of the domain equal n latch 34 is assigned to the other input terminal. AND gates 42 to which signals are respectively input 0 ~ 42 15 And an OR gate 43 to which outputs of these AND gates are inputted.
[0062]
As described above, the domain equal n latch 34 is a latch holding data indicating to which domain the own CPU is patched. For example, if the own CPU is dispatched to the domain 0, FIG. ANDGATE 42 0 The domain equal 0 signal input to is set to H. At this time, if the rapture pending domain 0 signal indicating that the floating interrupt corresponding to the domain 0 is pending, the AND gate 42 0 And the output of the OR gate 43 become H, and the rupture-pending domain signal output by the OR gate 43, that is, the signal indicating that the floating interrupt is pending corresponding to the domain to which the own CPU is assigned becomes H. .
[0063]
Finally, loading of a program such as an interrupt condition changing process of the present invention into a computer will be described with reference to FIG. In FIG. 12, the computer 45 includes a main body 46 and a memory 47. The main body 46 includes a plurality of CPUs and a memory control unit (MCU) described above.
[0064]
The program described in claims 6 and 7 of the present invention, the program shown in FIG. 3 and the like are stored in the memory 47, and the program is executed by the main body 46, for example, An interrupt condition change instruction is executed.
[0065]
As the memory 47, various types of memory such as a random access memory (RAM), a hard disk, an optical disk, and a magneto-optical disk can be used. These programs are recorded in the portable storage medium 48 and are executed by being loaded into the computer 45 or sent from the program provider via the line 49 and loaded into the computer 45. It is also possible. As the portable storage medium 48, various types of commercially available storage media such as a floppy disk, a CD-ROM, an optical disk, and a magneto-optical disk can be used.
[0066]
【The invention's effect】
As described above in detail, according to the present invention, when there is no floating interrupt pending when the interrupt condition change instruction is issued, the CPU can immediately execute the interrupt condition change instruction. It becomes possible. Further, even when a domain is assigned to each CPU and the suspended floating interrupt does not correspond to the domain to which the own CPU is dispatched, the interrupt condition change instruction can be immediately executed. This greatly contributes to the improvement in performance.
[Brief description of the drawings]
FIG. 1 is a block diagram showing the principle configuration of the present invention.
FIG. 2 is a block diagram showing a basic configuration of the information processing apparatus according to the first embodiment of the present invention.
FIG. 3 is a processing flowchart of an interrupt condition change instruction in the first embodiment.
FIG. 4 is a diagram illustrating a configuration example of an interrupt pending signal generation circuit.
FIG. 5 is a diagram illustrating a configuration example of a process wait signal generation circuit using interrupt hold information.
FIG. 6 is a block diagram illustrating a detailed configuration of the information processing apparatus according to the first embodiment.
FIG. 7 is a block diagram showing a basic configuration of an information processing apparatus according to a second embodiment of the present invention.
FIG. 8 is a diagram illustrating an example of stored contents of a pending latch and an IO subclass mask;
FIG. 9 is a diagram illustrating a processing method for a pending interrupt in the second embodiment.
FIG. 10 is a diagram illustrating a configuration example of an interrupt pending signal generation circuit for each domain.
FIG. 11 is a diagram illustrating a configuration example of an interrupt pending identification circuit for each domain.
FIG. 12 is a diagram for explaining loading of a program for realizing the present invention into a computer.
FIG. 13 is a block diagram showing a basic configuration of an information processing apparatus targeted by the present invention.
FIG. 14 is a conventional example of a processing flowchart of an interrupt condition change instruction.
FIG. 15 is a block diagram showing a detailed configuration of a conventional example of an information processing apparatus.
[Explanation of symbols]
1,5 Information processing equipment
2 Interrupt hold signal generation means
3 0 ~ 3 n , 7 0 ~ 7 n CPU
4 0 ~ 4 n Interrupt condition change instruction execution control means
8 0 ~ 8 n Interrupt hold determination means
11 Memory control unit (MCU)
12 CPU (Central Processing Unit)
13 Pending latch
14 Interrupt hold signal generation circuit
15 Priority circuit
17 Process wait signal generation circuit using interrupt hold information
18 Interrupt processing controller
31 Interrupt hold signal generation circuit for each domain
32 Process wait counter
33 Interrupt hold identification circuit for each domain

Claims (6)

複数のＣＰＵを備え、該複数のＣＰＵのいずれもが実行可能な割込みとしての浮動割込みを保留できる情報処理装置において、浮動割込みの保留の有無を示す信号を常に前記複数のＣＰＵに送る割込み保留信号生成手段と、該各ＣＰＵに備えられ、割込み条件変更命令が発行され、かつ該割込み保留信号生成手段の出力が割込みの保留なしを示している時、該割込み条件変更命令を直ちに自ＣＰＵに実行させる割込み条件変更命令実行制御手段とを備えることを特徴とする浮動割込みを保留できる情報処理装置。  In an information processing apparatus comprising a plurality of CPUs and capable of holding floating interrupts as interrupts that can be executed by any of the plurality of CPUs, an interrupt holding signal that always sends a signal indicating whether floating interrupts are held to the plurality of CPUs When the interrupt condition change instruction is issued to the generating means and each CPU, and the output of the interrupt hold signal generating means indicates that no interrupt is held, the interrupt condition change instruction is immediately executed to the own CPU. An information processing apparatus capable of holding a floating interrupt, comprising: an interrupt condition change instruction execution control means for causing a floating interrupt. プロセスの処理に対応するドメインがそれぞれディスパッチされる複数のＣＰＵを備え、該複数のＣＰＵのいずれもが実行可能な割込みとしての浮動割込みを保留できる情報処理装置において、該ドメインのそれぞれに対応して浮動割込みの保留の有無を示す信号を常に前記複数のＣＰＵに送るドメイン毎割込み保留信号生成手段と、該各ＣＰＵに備えられ、該ドメイン毎割込み保留信号生成手段からの信号を用いて、自ＣＰＵがディスパッチされているドメインに対応する浮動割込みの保留の有無を判定する割込み保留判定手段と、前記各ＣＰＵに備えられ、割込み条件変更命令が発行され、かつ前記割込み保留判定手段が自ＣＰＵがディスパッチされているドメインに対する割込みの保留がないと判定した時、該割込み条件変更命令を直ちに自ＣＰＵに実行させる割込み条件変更命令実行制御手段とを備えることを特徴とする浮動割込みを保留できる情報処理装置。In an information processing apparatus that includes a plurality of CPUs each dispatched to a domain corresponding to process processing and that can hold a floating interrupt as an interrupt that can be executed by any of the plurality of CPUs, A per-domain interrupt hold signal generating means for always sending a signal indicating the presence or absence of floating interrupt hold to the plurality of CPUs, and each CPU is provided with a signal from the per-domain interrupt hold signal generating means. There the interrupt pending determination means determines the presence or absence of pending floating interrupt corresponding to the domain being dispatched, the provided in each CPU, the interrupt condition change instruction is issued, and the interrupt pending determination means own CPU dispatch If it is determined that there is no interrupt pending for the domain being To obtain Bei an interrupt condition change instruction execution control means for executing the own CPU information processing apparatus capable of holding a floating interrupt characterized by the. 複数のＣＰＵを備え、該複数のＣＰＵのいずれもが実行可能な割込みとしての浮動割込みを保留できる情報処理装置における割込み条件変更命令実行方法であって、浮動割込みの保留の有無を示し、常に送られて来る信号を受け取り、割込み条件変更命令が発行され、かつ前記信号が割込みの保留なしを示している時、該割込み条件変更命令を直ちに実行することを特徴とする割込み条件変更命令実行方法。  An interrupt condition change instruction execution method in an information processing apparatus comprising a plurality of CPUs and capable of holding a floating interrupt as an interrupt that can be executed by any of the plurality of CPUs. A method for executing an interrupt condition change instruction, comprising: receiving an incoming signal, issuing an interrupt condition change instruction, and immediately executing the interrupt condition change instruction when the signal indicates no interrupt pending. プロセスの処理に対応するドメインがそれぞれディスパッチされる複数のＣＰＵを備え、該複数のＣＰＵのいずれもが実行可能な割込みとしての浮動割込みを保留できる情報処理装置における割込み条件変更命令実行方法であって、該ドメインのそれぞれに対応して浮動割込みの保留の有無を示し、常に送られて来る信号を受け取り、該受け取った信号を用いて、自ＣＰＵがディスパッチされているドメインに対応する浮動割込みの保留の有無を判定し、割込み条件変更命令が発行され、かつ前記判定の結果自ＣＰＵがディスパッチされているドメインに対する割込みの保留がないと判定された時、該割込み条件変更命令を直ちに実行することを特徴とする割込み条件変更命令実行方法。  An interrupt condition change instruction execution method in an information processing apparatus comprising a plurality of CPUs each dispatched to a domain corresponding to a process of a process, wherein any of the plurality of CPUs can hold a floating interrupt as an executable interrupt. Indicates whether floating interrupts are pending for each of the domains, receives a signal that is always sent, and uses the received signals to hold floating interrupts corresponding to the domain to which the CPU is dispatched If an interrupt condition change instruction is issued and it is determined that there is no interrupt pending for the domain to which the CPU is dispatched as a result of the determination, the interrupt condition change instruction is immediately executed. A method for executing an interrupt condition change instruction. 複数のＣＰＵを備え、該複数のＣＰＵのいずれもが実行可能な割込みとしての浮動割込みを保留できる情報処理装置において使用される記憶媒体であって、浮動割込みの保留の有無を示し、常に送られて来る信号を受け取るステップと、割込み条件変更命令が発行され、かつ前記信号が割込みの保留なしを示している時、該割込み条件変更命令を直ちに実行するステップとをコンピュータに実行させるためのプログラムを格納したコンピュータ読取り可能可搬型記憶媒体。  A storage medium used in an information processing apparatus that includes a plurality of CPUs and that can hold a floating interrupt as an interrupt that can be executed by any of the plurality of CPUs. A program for causing a computer to execute a step of receiving an incoming signal and a step of immediately executing the interrupt condition change instruction when an interrupt condition change instruction is issued and the signal indicates no interrupt pending. A stored computer-readable portable storage medium. プロセスの処理に対応するドメインがそれぞれディスパッチされる複数のＣＰＵを備え、該複数のＣＰＵのいずれもが実行可能な割込みとしての浮動割込みを保留できる情報処理装置において使用される記憶媒体であって、該ドメインのそれぞれに対応して浮動割込みの保留の有無を示し、常に送られて来る信号を受け取るステップと、該受け取った信号を用いて、自ＣＰＵがディスパッチされているドメインに対応する浮動割込みの保留の有無を判定するステップと、割込み条件変更命令が発行され、かつ前記判定の結果自ＣＰＵがディスパッチされているドメインに対する割込みの保留がないと判定された時、該割込み条件変更命令を直ちに実行するステップとをコンピュータに実行させるためのプログラムを格納したコンピュータ読取り可能な可搬型記憶媒体。  A storage medium used in an information processing apparatus that includes a plurality of CPUs each dispatched to a domain corresponding to processing of a process, and that can hold a floating interrupt as an interrupt that can be executed by any of the plurality of CPUs, Indication of whether or not floating interrupts are pending for each of the domains, a step of always receiving a signal sent, and using the received signal, a floating interrupt corresponding to the domain to which the CPU is dispatched A step for determining whether or not there is a hold and when an interrupt condition change instruction is issued, and when it is determined that there is no interrupt hold for the domain to which the own CPU is dispatched, the interrupt condition change instruction is immediately executed. And a computer reading storing a program for causing the computer to execute It can be a portable storage medium.
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