JP3767677B2

JP3767677B2 - Semiconductor test data processing method

Info

Publication number: JP3767677B2
Application number: JP2000324223A
Authority: JP
Inventors: 雄一出口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-10-24
Filing date: 2000-10-24
Publication date: 2006-04-19
Anticipated expiration: 2020-10-24
Also published as: JP2002134580A

Description

【０００１】
【発明の属する技術分野】
本発明は、集積回路等の半導体装置の試験データを処理する方法に関する。
【０００２】
【従来の技術】
集積回路等の半導体装置は、半導体ウエハに、露光、エッチング、拡散、配線等の処理を行って製造される。この場合、半導体装置が製品として出荷されるまでには、定められたすべての試験・検査をパスする必要があり、試験・検査をパスしたものだけが良品として出荷される。
【０００３】
半導体ウエハは、通常ロット単位で製造され、半導体ウエハに複数の半導体装置が形成された後、個々の半導体装置に分割される前に、いわゆるプローブテストが行われる。プローブテストでは、半導体ウエハの製造ロット毎に試験結果の等級を示すPT-Grade（PG）が付けられ、各ロットの製造工程が管理される。
【０００４】
例えば、製品の歩留まりが問題ないレベルであれば、PT-Grade=1が付けられ、歩留まりが所定の基準値より低下した場合はPT-Grade=2が付けられ、製造工程の調査が行われる。また、歩留まりが更に低下した場合はPT-Grade=3が付けられ、そのロットの製造工程を停止して詳細調査が行われる。
【０００５】
【発明が解決しようとする課題】
このように、従来の半導体装置の製造工程においては、製品の歩留まり、即ち、不良品の数だけを管理していたため、不良品の数が少ない場合は、半導体ウエハの製造工程の異常を検出することができなかった。また、不良品の数が少ない場合に、半導体ウエハ毎に不良品の発生率を集計したり、後工程への影響を調査することができなかった。
【０００６】
しかしながら、不良品の数が少ない場合でも、製造工程に異常が発生している場合がある。即ち、不良品の数は少ないものの、不良品の分布に何らかの特徴がある場合は、半導体ウエハの製造工程に異常が発生している場合が多い。例えば、半導体ウエハ上で不良品を結ぶ線が特定の形状を示す場合は、ある特定の製造工程において何らかの問題が発生している可能性がある。また、その様な場合、早期に製造工程の異常をチェックしなければ、その後の製造ロットに多くの不良品が発生する可能性がある。
【０００７】
そこで、本発明の目的は、半導体ウエハのプローブテストの試験データに対して、不良品の発生数が少ない場合でも、製造工程の異常を検出することができ、不良品の発生原因の調査を早期に行うことができる半導体試験データ処理方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、半導体ウエハにおいて不良領域、例えば不良チップが集中している度合を検出し、不良領域が集中している場合は、不良領域の数が規定値以下であっても、製造工程に異常が発生していると通知することを特徴とする。
【０００９】
より好ましい実施例では、半導体ウエハのプローブテストにおいて、不良チップ数が所定の規定値を超えるか否かにより、製造工程の異常を検出すると共に、不良チップが集中している場合は、不良チップ数が規定値以下であっても製造工程の異常と判断する。
【００１０】
図９は、本発明の半導体試験データ処理方法の説明図である。図9(1)は、プローブテストの試験データを示すPT-MAP１において、斜線で示す不良領域２が７個所分散して存在する場合である。一方、図9(2)は、斜線で示す不良領域２が７個所集中して存在する場合である。
【００１１】
ここで、プローブテストにおいて、例えば、PT-MAP１の不良領域２が15個所以上の場合に、製造工程に異常発生の警報が通知されると仮定する。従来の半導体試験データ処理方法では、図9(1)と図9(2)の両者とも、不良領域が７個所であるので、製造工程に対して警報は通知されない。
【００１２】
しかしながら、PT-MAP上で不良領域が集中している場合に、その不良領域の周辺のチップにより半導体装置を製造した場合、その半導体装置の寿命が極端に短くなる場合がある。
【００１３】
また、不良領域が集中している領域の周辺の領域は、プローブテストにおける微妙な環境変化等により良品となったり不良品となったりする領域であり、製造工程に何らかの異常が発生している場合が多い。また、不良領域が集中している領域は、不良領域の数が少ない場合でも、将来大量の不良品を発生する可能性が高い領域である。
【００１４】
本発明の半導体試験データ処理方法によれば、半導体ウエハにおいて不良領域が集中している度合を検出するので、不良領域の数だけでは検出できなかった製造工程の異常を早期に検出することができ、大量の不良品が発生することを事前に防止することができる。
【００１５】
上記の目的を達成するために、本発明の別の側面は、半導体ウエハの試験データを処理することにより、前記半導体ウエハの製造工程の異常を検出する半導体試験データ処理方法において、前記半導体ウエハの不良領域が集中している度合を求め、前記不良領域が集中している度合から、前記半導体ウエハの製造工程の異常の度合を示す指標を求めることを特徴とする。
【００１６】
本発明によれば、半導体ウエハの不良領域が集中している度合を求めるので、不良領域の数が少ない場合でも、半導体ウエハの製造工程の異常を検出することができ、製造工程の異常に対する対応を迅速に行うことができる。
【００１７】
上記の目的を達成するために、本発明の別の側面は、半導体ウエハの試験データを処理することにより、前記半導体ウエハの製造工程の異常を検出する半導体試験データ処理方法において、前記半導体ウエハの不良領域が集中している位置を求め、前記不良領域が集中している位置から、前記半導体ウエハの製造工程の異常の度合を示す指標を求めることを特徴とする。
【００１８】
本発明によれば、半導体ウエハの不良領域が集中している位置を求めるので、不良領域の数が少ない場合でも、半導体ウエハの製造工程の異常を検出することができ、製造工程の異常に対する対応を迅速に行うことができる。
【００１９】
また、上記の発明の好ましい態様として、前記不良領域が集中している度合は、前記不良領域間の距離が近い場合に大きくなる重みを加算して求められることを特徴とする。
【００２０】
本発明によれば、半導体ウエハの不良領域が集中している度合を、不良領域間の距離が近い場合に大きくなる重みを加算して求めるので、不良領域が集中している度合を数値の大小により的確に判断することができる。
【００２１】
また、上記の発明の好ましい態様として、前記不良領域が集中している位置は、前記半導体ウエハの所定のエリア毎に求めた前記不良領域の割合から求められることを特徴とする。
【００２２】
本発明によれば、半導体ウエハを所定のエリアに分割し、それぞれのエリア毎に不良領域の割合を求めるので、半導体ウエハの不良分布を数値化し、製造工程の異常発生を的確に判断することができる。
【００２３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００２４】
図1は、本発明の実施の形態の半導体試験データ処理方法のフローチャートである。本実施の形態の半導体試験データ処理方法においては、まず、半導体ウエハに従来と同様のプローブテストが行われ、その試験結果がPT-MAPデータとして記憶装置に保管される（ステップＳ１）。
【００２５】
図２は、半導体ウエハの試験結果を模式的に示したPT-MAP１の説明図である。半導体ウエハには、通常、数百個の半導体装置が形成され、個々の半導体装置は、半導体ウエハにおけるｘ座標とｙ座標により特定される。従って、個々の半導体装置の試験データは、PT-MAP１のｘ，ｙ座標に対応して保管される。
【００２６】
PT-MAP１では、耐圧試験、動作試験等の試験カテゴリーに応じて、不良の半導体装置が色分け等で表示されるので、特定の試験カテゴリーの不良がどのような分布で発生しているかを容易に確認することができる。
【００２７】
次に、本実施の形態では、ステップＳ１で記憶装置に保管したPT-MAPデータに対して、半導体ウエハ毎に後述する不良分布の数値化が行われ（ステップＳ２）、更に、PT-MAPデータが半導体ウエハの製造ロット毎にまとめられて、数値化データとして記憶装置に保管される（ステップＳ３）。
【００２８】
次に、ステップＳ３で記憶装置に保管された数値化データがグラフ化され（ステップＳ６）、不良分布のグラフが作成される（ステップＳ７）。一方、数値化データに対して基準値を設定し、その数値化データが基準値外か否かを判断し（ステップＳ４）、数値化データが基準値外の場合(Yes)は、製造工程における異常の発生を認識して、異常に対する処置が施される（ステップＳ５）。
【００２９】
次に、上記のステップＳ２において行われる分布の数値化を具体的に説明する。本実施の形態では、不良領域の集中度を求めるために、不良の分布強度DCLS（Degree of Cluster）を計算する。分布強度DCLSによれば、同じカテゴリーの不良がどのくらい集中して発生しているかを、数値の大小で表すことができる。
【００３０】
分布強度DCLSを求めるには、図２に示したPT-MAP１において、不良の半導体装置間の距離に対応した重み（加重比）を加算して分布中間マップを作成する。次に、分布中間マップの加重比の値が所定の閾値以下の場合に、その値を切り捨てて分布マップを作成する。この分布マップの値の平均値が分布強度DCLSである。
【００３１】
半導体装置間の距離と加重比の対応を表１に示す。ここで半導体装置間の距離は、２つの半導体装置の中心間の距離を示し、ダイサイズ（Die size）は、個々の半導体装置の平均寸法を示す。
【００３２】
【表１】

【００３３】
表１において、距離が1/2 Die size以下の場合とは、不良の半導体装置自身の加重比を計算する場合であり、この場合の加重比は「４」となる。また、距離が1/2 Dsより大きく1 Ds 以下の領域は、不良の半導体装置の上下左右の領域であり、この場合の加重比は「３」となる。
【００３４】
また、距離が1 Dsより大きく√2Ds以下の領域は、不良の半導体装置の斜め上下の領域であり、この場合の加重比は「２」となる。また、距離が√2Dsより大きく2√2 Ds以下の領域は、不良の半導体装置を囲む領域の更に外側の領域であり、この場合の加重比は「１」となる。また、加重比が「１」の領域の外側の領域の加重比は「０」である。
【００３５】
次に、分布強度DCLSの具体的な計算例を図３、図４に示す。なお、図３、図４では、半導体ウエハの一部の領域、即ち、ｘ座標が１から７であり、ｙ座標が１から８の領域における分布強度DCLSを計算する場合を示す。
【００３６】
図３は、１個の半導体装置のみが不良の場合の計算例である。即ち、図3(1)のPT-MAPに示すように、(x,y)＝(4,4)の領域の半導体装置１個が不良の場合である。この場合は、図3(2)の分布中間マップに示すように、(x,y)＝(4,4)の領域の加重比は「４」となり、その領域の上下左右にある (x,y)＝(4,3)、(3,4)、(4,5)、(5,4)の領域の加重比が「３」となる。
【００３７】
また、(x,y)＝(4,4)の領域の斜め上下にある (x,y)＝(3,3)、(3,5)、(5,3)、(5,5)の領域の加重比は「２」となり、(x,y)＝(4,4)の領域からの距離が2√2Die size以下にある(x,y)＝(2,2)、(2,3)、(2,4)、(2,5)、(2,6)、(6,3)、(6,2)、(6,3)、(6,4)、(6,5)、(6,6)、(3,2)、(4,2)、(5,2)、(3,6)、(4,6)、(5,6)の領域の加重比が「１」となる。また、それ以外の領域の加重比は「０」となる。
【００３８】
次に、図3(2)に示す分布中間マップにおいて、各領域の値を閾値と比較し、各領域の値が閾値以下の場合に、その領域の値を切り捨てる。閾値は、抽出すべき分布強度DCLSの大きさに応じて設定される。
【００３９】
例えば、不良の領域が隣合っていない場合は、分布中間マップにおいて、各領域の値は「５」以下になる。一方、不良の領域が隣合っている場合は、各領域の値が「７」以上になるので、閾値を「６」にすれば、少なくとも２つの不良の領域が隣合っている場合を検出することができる。なお、３つ以上の不良の領域が隣合っている場合を検出するには、閾値を「８」とすればよい。
【００４０】
ここでは、図3(2)に示す分布中間マップの各領域の値が、閾値「６」と比較され、各領域の値が「６」以下の場合は切り捨てられる。このようにして生成された分布マップを図3(3)に示す。図3(3)は、不良の領域が１個のみの分布マップであり、各領域の値は「０」となり、その平均値も「０」となるので、分布強度DCLSは「０」となる。
【００４１】
図４は、隣合った２個の半導体装置が不良の場合の計算例である。即ち、図4(1)のPT-MAPに示すように、 (x,y)＝(4,4)、(4,5)の２個の半導体装置が不良の場合である。この場合は、(x,y)＝(4,4) の領域を基準として作成した分布中間マップの値（図3(2)と同様）と、(x,y)＝(4,5)の領域を基準として作成した分布中間マップの値を加算して、図4(2)に示す分布中間マップを作成する。この場合、(x,y)＝(4,4)、(4,5)の領域の荷重比は、その領域自身の荷重比「４」に、隣の領域の加重比「３」が加算され「７」となる。
【００４２】
次に、図4(2)に示す分布中間マップにおいて、各領域の値が「６」以下のものを切り捨て、図4(3)に示す分布マップを作成する。この場合、図4(3)の分布マップでは、(x,y)＝(4,4)、(4,5)の領域の加重比だけが「７」となり、それ以外の領域は「０」となる。この場合、分布強度DCLSは、それら２つの領域の平均値の「７」となる。
【００４３】
このように本実施の形態によれば、不良の半導体装置間の距離に応じて分布強度DCLSが計算されるので、同じカテゴリーの不良の集中度を、数値の大小で表すことができる。
【００４４】
次に、図１のステップＳ２で行われる不良分布の数値化の他の例として、半導体ウエハのエリア毎の不良率を示すエリア不良率について説明する。図５は、本実施の形態におけるエリア区分の説明図であり、図5(1)は、PT-MAP１を中心部分と外周部分に分ける場合のエリア区分を示し、図5(2)は、PT-MAP１を上下左右に分割する場合のエリア区分を示す。
【００４５】
このように本実施の形態では、PT-MAP１を所定のエリアに区分けし、それぞれのエリア毎にエリア不良率を求める。従って、最もエリア不良率が高いエリアを表示することにより、不良分布を明瞭に判断することができる。
【００４６】
図６は、PT-MAP１においてエリア不良率を計算する場合の説明図である。なお、PT-MAP１には、中心と外周、及び上下左右の領域を分割する補助線を記載した。図６に示したPT-MAP１において、例えば、上部エリアのエリア不良率は、次式によって計算できる。
【００４７】
[上部エリアの特定カテゴリーの不良率]＝
[上部エリアの特定カテゴリーの不良数] ／ [上部エリアの有効数]
上式において、上部エリアの有効数とは、上下左右の４つのエリアのうちの上側のエリアに含まれる領域の数をいう。なお、各エリアの境界の領域は両方のエリアの領域として数えられる。このため、各エリアの領域の合計は、PT-MAP１の領域の総数より多くなる。
【００４８】
例えば、上部エリアの有効数= 139
上部エリアのカテゴリー1の不良数=26
上部エリアのカテゴリー2の不良数=25
上部エリアのカテゴリー3の不良数=3
上部エリアの良品数=85の場合は、
[上部エリアの全カテゴリーの不良率]=(139−85)／139=38.8%
[上部エリアのカテゴリー1の不良率]= 26 ／139=18.7%
[上部エリアのカテゴリー2の不良率]= 25 ／139=18.0%
[上部エリアのカテゴリー3の不良率]= 3 ／139=2.2%
となる。また、下、左、右の各エリア及び中心と外周のエリアのエリア不良率も、同様に計算する。
【００４９】
このように本実施の形態では、PT-MAP1を所定のエリアに区分けし、それぞれのエリア毎にエリア不良率を求めるので、半導体ウエハの不良分布を数値化することが可能である。従って、不良品の数が少ない場合でも、不良分布から製造工程の異常を検出することができ、製造工程の異常に迅速に対応することができる。
【００５０】
次に、不良の集中度を示す分布強度DCLSと、エリア不良率により示される不良分布とから、製造工程の異常の度合を示す指標MG（Maystorm Grade）を設定する。例えば、歩留まりが所定の基準値以上の場合はMG=1に設定し、歩留まりが基準値より低下し、調査を必要とする場合はMG=2に設定する。また、歩留まりが更に低下し、ロットの製造工程を停止して詳細調査を必要とする場合は、MG=3に設定する。
【００５１】
次に、指標MG の設定法の１例について説明する。まず、対象となる半導体ウエハの製造ロットの指標MGを「１」に仮設定する。そして、その製造ロットに含まれる各半導体ウエハの分布強度DCLSの最大値が「１２」以下の場合は、その製造ロットの指標MGを「１」に確定する。一方、その製造ロットに分布強度DCLSが「１８」以上の半導体ウエハが１枚以上存在する場合は、その製造ロットの指標MGを「２」に修正する。
【００５２】
次に、指標MGが「１」に仮設定された値を不良分布を考慮して修正する。表２は、中心分布又は外周分布の割合により、指標MGの値を修正する場合の対応表である。
【００５３】
【表２】

【００５４】
表２において、中心分布又は外周分布の割合は次式により算出される。
【００５５】
中心分布の割合＝[中心分布のWafer数]/[Lot内Wafer数]
外周分布の割合＝[外周分布のWafer数]/[Lot内Wafer数]
また、上下左右の分布の割合に対応して、表２と同様な対応表により、指標MGの値を修正する。
【００５６】
このように本実施の形態では、半導体ウエハ毎の不良の分布強度DCLSと、エリア毎の不良分布とから、製造工程の異常の度合を示す指標MGを設定するので、不良品の数が少ない場合でも、製造工程の異常を検出することができ、製造工程の異常に迅速に対処することができる。
【００５７】
次に、本実施の形態の半導体試験データ処理方法において作成されるグラフについて説明する。図７は、本実施の形態において、ある１日に処理された製造ロットの一部に対応したグラフである。
【００５８】
図７のグラフには、半導体ウエハの製造ロット番号(LOT No)、PT-MAPへのリンク(Yas Map)、歩留まり(Yield)、欠陥密度(D0)、製造ロットを構成する半導体ウエハの枚数(Wf)、PT-Grade(PG)、Maystorm Grade(MG)が表示され、更に、製造ロットごとの各半導体ウエハの分布強度(DCLS)がプロットされる。
【００５９】
図７では、分布強度(DCLS)としてプロットされる１ポイントづつが半導体ウエハ1枚に対応し、不良分布が中心分布の場合は「×」の記号でプロットされ、外周分布の場合は「■」の記号でプロットされる。更に、不良が上下左右のどこのエリアに分布するかにより、「×」又は「■」の記号が赤青緑黄の色別に表示される。
【００６０】
このように本実施の形態においては、分布強度(DCLS)の大小により不良の集中度が表示され、記号及び色分けにより不良分布が表示されるので、半導体ウエハの不良の発生状況を視覚的に容易に確認することができ、製造工程の異常を迅速に検出することができる。
【００６１】
また、従来は、製造ロットに対して、不良品の数に応じたPT-Grade(PG)が付与されるだけであったが、本実施の形態においては、製造ロットに対して、不良の集中度と不良分布を考慮したMaystorm Grade(MG)が付与される。
【００６２】
従って、従来は、PT-Grade(PG)が「１」の場合に異常を検出することができなかったが、本実施の形態では、PT-Grade(PG)が「１」であってもMaystorm Grade(MG)が「２」又は「３」の製造ロットを抽出することができ、製造工程の異常を迅速に検出することができる。
【００６３】
図８は、異常発生の通知用に作成されるリストの例である。このリストは、例えば、前日に製造したロットの中からPT-Grade(PG)が「１」でMaystorm Grade(MG)が「２」又は「３」のロットを抜き出したものである。このリストを作成することにより、異常のある製造工程の担当者への通知が容易になる。
【００６４】
このリストには、半導体ウエハの製造ロット番号(LOT No)、歩留まり(Yield)、欠陥密度(D0)、製造ロットにおける半導体ウエハの枚数(Wf)、PT-Grade(PG)、Maystorm Grade(MG)が表示され、更に、各製造ロットのPT-MAPがインターネットにより即座に確認できるように該当するPT-MAPのURLが記述される。従って、URLをクリックすることにより、その製造ロットに対応したPT-MAPのデータを確認することができる。
【００６５】
このように本実施の形態によれば、半導体ウエハにおける不良の集中度と不良分布を検出することにより、不良品の数が少ない場合でも製造工程の異常を早期に発見することができ、将来大量の不良品が発生することを事前に防止することができる。
【００６６】
本発明の保護範囲は、上記の実施の形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。
【００６７】
（付記１）半導体ウエハの試験データを処理することにより、前記半導体ウエハの製造工程の異常を検出する半導体試験データ処理方法において、
前記半導体ウエハの不良領域が集中している度合を求め、
前記不良領域が集中している度合から、前記半導体ウエハの製造工程の異常の度合を示す指標を求めることを特徴とする半導体試験データ処理方法。
【００６８】
（付記２）半導体ウエハの試験データを処理することにより、前記半導体ウエハの製造工程の異常を検出する半導体試験データ処理方法において、
前記半導体ウエハの不良領域が集中している位置を求め、
前記不良領域が集中している位置から、前記半導体ウエハの製造工程の異常の度合を示す指標を求めることを特徴とする半導体試験データ処理方法。
【００６９】
（付記３）付記１において、
前記不良領域が集中している度合は、前記不良領域間の距離が近い場合に大きくなる重みを加算して求められることを特徴とする半導体試験データ処理方法。
【００７０】
（付記４）付記２において、
前記不良領域が集中している位置は、前記半導体ウエハの所定のエリア毎に求めた前記不良領域の割合から求められることを特徴とする半導体試験データ処理方法。
【００７１】
（付記５）付記１及び３において、
製造ロット内の前記半導体ウエハの不良領域が集中している度合の最大値を求め、前記最大値と所定の基準値とを比較することにより前記指標を求めることを特徴とする半導体試験データ処理方法。
【００７２】
（付記６）付記２及び４において、
製造ロット内に含まれる半導体ウエハの総数のうちの、前記不良領域の集中している位置の割合を求め、前記不良領域の集中している位置の割合と所定の基準地とを比較することにより、前記指標を求めることを特徴とする半導体試験データ処理方法。
【００７３】
【発明の効果】
以上、本発明によれば、半導体試験データの処理方法において、半導体ウエハの不良領域の集中度と分布度を求めるので、不良領域の数が少ない場合でも、半導体ウエハの製造工程の異常を検出することができ、製造工程の異常に対する対応を迅速に行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体試験データ処理方法のフローチャートである。
【図２】本発明の実施の形態におけるPT-MAPの説明図である。
【図３】本発明の実施の形態における分布強度の計算例（不良が１個の場合）である。
【図４】本発明の実施の形態における分布強度の計算例（不良が２個の場合）である。
【図５】本発明の実施の形態におけるエリア区分例である。
【図６】エリア毎に不良率を計算する場合の説明図である。
【図７】本発明の実施の形態において作成されるグラフの例である。
【図８】本発明の実施の形態において作成されるリストの例である。
【図９】本発明の半導体試験データ処理方法の説明図である。
【符号の説明】
1 ＰＴ−ＭＡＰ
2 不良領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for processing test data of a semiconductor device such as an integrated circuit.
[0002]
[Prior art]
A semiconductor device such as an integrated circuit is manufactured by performing processes such as exposure, etching, diffusion, and wiring on a semiconductor wafer. In this case, before the semiconductor device is shipped as a product, it is necessary to pass all the defined tests and inspections, and only those that pass the tests and inspections are shipped as non-defective products.
[0003]
A semiconductor wafer is usually manufactured in lot units, and after a plurality of semiconductor devices are formed on the semiconductor wafer, a so-called probe test is performed before the semiconductor wafer is divided into individual semiconductor devices. In the probe test, PT-Grade (PG) indicating the grade of the test result is attached to each production lot of semiconductor wafers, and the production process of each lot is managed.
[0004]
For example, PT-Grade = 1 is assigned if the product yield is at a satisfactory level, and PT-Grade = 2 is assigned if the yield falls below a predetermined reference value, and the manufacturing process is investigated. If the yield further decreases, PT-Grade = 3 is assigned, and the lot manufacturing process is stopped for detailed investigation.
[0005]
[Problems to be solved by the invention]
As described above, in the conventional semiconductor device manufacturing process, only the product yield, that is, the number of defective products is managed. Therefore, when the number of defective products is small, an abnormality in the manufacturing process of the semiconductor wafer is detected. I couldn't. Further, when the number of defective products is small, it has been impossible to tabulate the rate of occurrence of defective products for each semiconductor wafer and to investigate the influence on subsequent processes.
[0006]
However, even when the number of defective products is small, there may be an abnormality in the manufacturing process. That is, although the number of defective products is small, if there is some characteristic in the distribution of defective products, there are many cases where an abnormality has occurred in the semiconductor wafer manufacturing process. For example, when a line connecting defective products on a semiconductor wafer shows a specific shape, there may be some problem in a specific manufacturing process. In such a case, if the manufacturing process is not checked for abnormality at an early stage, many defective products may be generated in the subsequent manufacturing lot.
[0007]
Therefore, an object of the present invention is to detect an abnormality in the manufacturing process even when the number of defective products is small with respect to the test data of the probe test of the semiconductor wafer, and to quickly investigate the cause of the defective products. It is another object of the present invention to provide a semiconductor test data processing method that can be performed.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, one aspect of the present invention is to detect the degree of concentration of defective areas, for example, defective chips, in a semiconductor wafer, and to determine the number of defective areas when defective areas are concentrated. Even if is less than or equal to a specified value, it is notified that an abnormality has occurred in the manufacturing process.
[0009]
In a more preferred embodiment, in the probe test of a semiconductor wafer, an abnormality in the manufacturing process is detected depending on whether or not the number of defective chips exceeds a predetermined specified value. Even if is below the specified value, it is determined that the manufacturing process is abnormal.
[0010]
FIG. 9 is an explanatory diagram of the semiconductor test data processing method of the present invention. FIG. 9 (1) shows a case in which seven defective areas 2 indicated by hatching are dispersed in PT-MAP1 indicating test data of the probe test. On the other hand, FIG. 9 (2) shows a case where seven defective areas 2 indicated by diagonal lines are concentrated.
[0011]
Here, it is assumed that, in the probe test, for example, when there are 15 or more defective regions 2 of PT-MAP1, an alarm for occurrence of abnormality is notified to the manufacturing process. In the conventional semiconductor test data processing method, since there are seven defective areas in both FIG. 9 (1) and FIG. 9 (2), no alarm is notified to the manufacturing process.
[0012]
However, when defective regions are concentrated on the PT-MAP, when a semiconductor device is manufactured using chips around the defective region, the life of the semiconductor device may be extremely shortened.
[0013]
In addition, the area around the area where defective areas are concentrated is an area that becomes a non-defective product or a defective product due to subtle environmental changes in the probe test, etc., and some abnormality has occurred in the manufacturing process. There are many. In addition, the area where the defective areas are concentrated is an area that is likely to generate a large number of defective products in the future even when the number of defective areas is small.
[0014]
According to the semiconductor test data processing method of the present invention, the degree of concentration of defective areas in a semiconductor wafer is detected, so that abnormalities in the manufacturing process that cannot be detected only by the number of defective areas can be detected at an early stage. It is possible to prevent a large amount of defective products from occurring in advance.
[0015]
In order to achieve the above object, according to another aspect of the present invention, there is provided a semiconductor test data processing method for detecting an abnormality in a manufacturing process of a semiconductor wafer by processing the test data of the semiconductor wafer. The degree of concentration of defective areas is obtained, and an index indicating the degree of abnormality in the manufacturing process of the semiconductor wafer is obtained from the degree of concentration of defective areas.
[0016]
According to the present invention, since the degree of concentration of defective areas of the semiconductor wafer is obtained, even when the number of defective areas is small, an abnormality in the manufacturing process of the semiconductor wafer can be detected, and a response to the abnormality in the manufacturing process is possible. Can be done quickly.
[0017]
In order to achieve the above object, according to another aspect of the present invention, there is provided a semiconductor test data processing method for detecting an abnormality in a manufacturing process of a semiconductor wafer by processing the test data of the semiconductor wafer. A position where the defective area is concentrated is obtained, and an index indicating the degree of abnormality in the manufacturing process of the semiconductor wafer is obtained from the position where the defective area is concentrated.
[0018]
According to the present invention, since the position where the defective areas of the semiconductor wafer are concentrated is obtained, it is possible to detect an abnormality in the manufacturing process of the semiconductor wafer even when the number of defective areas is small, and to cope with the abnormality in the manufacturing process. Can be done quickly.
[0019]
As a preferred aspect of the invention, the degree of concentration of the defective areas is obtained by adding a weight that increases when the distance between the defective areas is short.
[0020]
According to the present invention, the degree of concentration of defective areas of the semiconductor wafer is obtained by adding a weight that increases when the distance between the defective areas is short. It is possible to judge more accurately.
[0021]
In a preferred aspect of the present invention, the position where the defective areas are concentrated is obtained from a ratio of the defective areas obtained for each predetermined area of the semiconductor wafer.
[0022]
According to the present invention, the semiconductor wafer is divided into predetermined areas, and the ratio of defective areas is obtained for each area. Therefore, it is possible to quantify the distribution of defective semiconductor wafers and accurately determine the occurrence of abnormalities in the manufacturing process. it can.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. However, such an embodiment does not limit the technical scope of the present invention.
[0024]
FIG. 1 is a flowchart of a semiconductor test data processing method according to an embodiment of the present invention. In the semiconductor test data processing method of the present embodiment, first, a probe test similar to the conventional one is performed on a semiconductor wafer, and the test result is stored as PT-MAP data in a storage device (step S1).
[0025]
FIG. 2 is an explanatory view of PT-MAP 1 schematically showing the test result of the semiconductor wafer. In general, several hundred semiconductor devices are formed on a semiconductor wafer, and each semiconductor device is specified by an x coordinate and a y coordinate of the semiconductor wafer. Therefore, the test data of each semiconductor device is stored corresponding to the x and y coordinates of PT-MAP1.
[0026]
In PT-MAP1, defective semiconductor devices are displayed in different colors according to the test categories such as withstand voltage test and operation test, so it is easy to determine the distribution of defects in a specific test category. Can be confirmed.
[0027]
Next, in the present embodiment, the PT-MAP data stored in the storage device in step S1 is digitized with a defect distribution described later for each semiconductor wafer (step S2), and further the PT-MAP data. Are collected for each semiconductor wafer production lot and stored in the storage device as digitized data (step S3).
[0028]
Next, the digitized data stored in the storage device in step S3 is graphed (step S6), and a defect distribution graph is created (step S7). On the other hand, a reference value is set for the digitized data, and it is determined whether the digitized data is outside the reference value (step S4). If the digitized data is outside the reference value (Yes), Recognizing the occurrence of the abnormality, a measure for the abnormality is performed (step S5).
[0029]
Next, the digitization of the distribution performed in step S2 will be specifically described. In the present embodiment, in order to obtain the degree of concentration of the defective area, a defect distribution strength DCLS (Degree of Cluster) is calculated. According to the distribution intensity DCLS, the concentration of defects in the same category can be expressed by the magnitude of the numerical value.
[0030]
To obtain the distribution intensity DCLS, a distribution intermediate map is created by adding a weight (weight ratio) corresponding to the distance between defective semiconductor devices in the PT-MAP1 shown in FIG. Next, when the value of the weight ratio of the distribution intermediate map is equal to or smaller than a predetermined threshold value, the distribution map is created by truncating the value. The average value of the distribution map values is the distribution intensity DCLS.
[0031]
Table 1 shows the correspondence between the distance between the semiconductor devices and the weight ratio. Here, the distance between the semiconductor devices indicates the distance between the centers of the two semiconductor devices, and the die size indicates the average dimension of the individual semiconductor devices.
[0032]
[Table 1]

[0033]
In Table 1, the case where the distance is 1/2 Die size or less is a case where the weight ratio of the defective semiconductor device itself is calculated. In this case, the weight ratio is “4”. In addition, regions where the distance is greater than 1/2 Ds and equal to or less than 1 Ds are the upper, lower, left, and right regions of the defective semiconductor device, and the weight ratio in this case is “3”.
[0034]
In addition, the region where the distance is greater than 1 Ds and less than or equal to √2 Ds is the upper and lower regions of the defective semiconductor device, and the weight ratio in this case is “2”. In addition, a region where the distance is greater than √2Ds and less than or equal to 2√2Ds is a region further outside the region surrounding the defective semiconductor device, and the weight ratio in this case is “1”. Further, the weight ratio of the area outside the area having the weight ratio “1” is “0”.
[0035]
Next, specific calculation examples of the distribution intensity DCLS are shown in FIGS. 3 and 4 show a case where the distribution intensity DCLS is calculated in a partial region of the semiconductor wafer, that is, in a region where the x coordinate is 1 to 7 and the y coordinate is 1 to 8.
[0036]
FIG. 3 is a calculation example in the case where only one semiconductor device is defective. That is, as shown in PT-MAP of FIG. 3A, one semiconductor device in the region of (x, y) = (4, 4) is defective. In this case, as shown in the distribution intermediate map in FIG. 3 (2), the weighting ratio of the region (x, y) = (4, 4) is “4”, and is located at the top, bottom, left, and right of the region (x, y y) = (4,3), (3,4), (4,5), and the weight ratio in the region (5,4) is “3”.
[0037]
Also, (x, y) = (3,3), (3,5), (5,3), (5,5) above and below the region of (x, y) = (4,4) The weight ratio of the region is “2”, and the distance from the region of (x, y) = (4,4) is 2√2Die size or less (x, y) = (2,2), (2,3 ), (2,4), (2,5), (2,6), (6,3), (6,2), (6,3), (6,4), (6,5), (6,6), (3,2), (4,2), (5,2), (3,6), (4,6), (5,6) area weight ratio is “1” It becomes. In addition, the weight ratio in other regions is “0”.
[0038]
Next, in the distribution intermediate map shown in FIG. 3 (2), the value of each region is compared with a threshold value, and when the value of each region is equal to or less than the threshold value, the value of that region is discarded. The threshold is set according to the size of the distribution intensity DCLS to be extracted.
[0039]
For example, when the defective areas are not adjacent to each other, the value of each area is “5” or less in the distribution intermediate map. On the other hand, when the defective areas are adjacent to each other, the value of each area is “7” or more. Therefore, when the threshold is set to “6”, a case where at least two defective areas are adjacent to each other is detected. be able to. In order to detect a case where three or more defective areas are adjacent to each other, the threshold value may be set to “8”.
[0040]
Here, the value of each area of the distribution intermediate map shown in FIG. 3 (2) is compared with the threshold “6”, and if the value of each area is “6” or less, it is discarded. The distribution map generated in this way is shown in FIG. 3 (3). FIG. 3 (3) is a distribution map with only one defective area, the value of each area is “0”, and the average value is also “0”, so the distribution intensity DCLS is “0”. .
[0041]
FIG. 4 is a calculation example in the case where two adjacent semiconductor devices are defective. That is, as shown in PT-MAP of FIG. 4 (1), the two semiconductor devices (x, y) = (4, 4) and (4, 5) are defective. In this case, the value of the distribution intermediate map created based on the region (x, y) = (4,4) (similar to (2) in FIG. 3) and (x, y) = (4,5) A distribution intermediate map shown in FIG. 4 (2) is created by adding the values of the distribution intermediate map created based on the region. In this case, the load ratio of the region (x, y) = (4, 4), (4, 5) is added to the load ratio “4” of the adjacent region to the load ratio “4” of the region itself. “7”.
[0042]
Next, in the distribution intermediate map shown in FIG. 4 (2), the value of each region is rounded down to “6” to create a distribution map shown in FIG. 4 (3). In this case, in the distribution map of FIG. 4 (3), only the weight ratio of the area (x, y) = (4, 4), (4, 5) is “7”, and “0” is set for the other areas. It becomes. In this case, the distribution intensity DCLS is “7” which is the average value of these two regions.
[0043]
As described above, according to the present embodiment, the distribution intensity DCLS is calculated according to the distance between defective semiconductor devices, so that the degree of concentration of defects in the same category can be represented by a numerical value.
[0044]
Next, as another example of quantification of the defect distribution performed in step S2 of FIG. 1, an area defect rate indicating a defect rate for each area of the semiconductor wafer will be described. FIG. 5 is an explanatory diagram of area division in the present embodiment. FIG. 5 (1) shows the area division when PT-MAP 1 is divided into a central portion and an outer peripheral portion, and FIG. -Indicates the area division when dividing MAP1 vertically and horizontally.
[0045]
Thus, in the present embodiment, PT-MAP 1 is divided into predetermined areas, and the area defect rate is obtained for each area. Therefore, by displaying the area with the highest area defect rate, it is possible to clearly determine the defect distribution.
[0046]
FIG. 6 is an explanatory diagram for calculating the area defect rate in PT-MAP1. In addition, PT-MAP1 describes auxiliary lines that divide the center, outer periphery, and upper, lower, left, and right regions. In PT-MAP1 shown in FIG. 6, for example, the area defect rate of the upper area can be calculated by the following equation.
[0047]
[Defect rate of a specific category in the upper area] =
[Number of defects in a specific category in the upper area] / [Effective number in the upper area]
In the above equation, the effective number of upper areas refers to the number of areas included in the upper area of the four areas, upper, lower, left, and right. In addition, the area | region of the boundary of each area is counted as an area | region of both areas. For this reason, the total area of each area is larger than the total number of areas of PT-MAP1.
[0048]
For example, effective number of upper area = 139
Number of defects in category 1 in the upper area = 26
Number of defects in category 2 in the upper area = 25
Number of defects in category 3 in the upper area = 3
If the number of non-defective products in the upper area is 85,
[Defect rate of all categories in the upper area] = (139−85) /139=38.8%
[Defect rate of category 1 in the upper area] = 26/139 = 18.7%
[Defect rate of category 2 in the upper area] = 25/139 = 18.0%
[Defect rate of category 3 in the upper area] = 3/139 = 2.2%
It becomes. In addition, the area defect rates of the lower, left, and right areas and the center and outer peripheral areas are calculated in the same manner.
[0049]
As described above, in the present embodiment, PT-MAP1 is divided into predetermined areas, and the area defect rate is obtained for each area. Therefore, the defect distribution of the semiconductor wafer can be quantified. Accordingly, even when the number of defective products is small, an abnormality in the manufacturing process can be detected from the distribution of defects, and an abnormality in the manufacturing process can be quickly dealt with.
[0050]
Next, an index MG (Maystorm Grade) indicating the degree of abnormality in the manufacturing process is set from the distribution intensity DCLS indicating the concentration degree of defects and the defect distribution indicated by the area defect rate. For example, when the yield is equal to or higher than a predetermined reference value, MG = 1 is set. When the yield is lower than the reference value and investigation is required, MG = 2 is set. If the yield further decreases and the lot manufacturing process is stopped and detailed investigation is required, MG = 3 is set.
[0051]
Next, an example of a method for setting the index MG will be described. First, the index MG of the production lot of the target semiconductor wafer is temporarily set to “1”. Then, when the maximum value of the distribution intensity DCLS of each semiconductor wafer included in the manufacturing lot is “12” or less, the index MG of the manufacturing lot is fixed to “1”. On the other hand, when there is one or more semiconductor wafers having a distribution intensity DCLS of “18” or more in the production lot, the production lot index MG is corrected to “2”.
[0052]
Next, the value temporarily set to the index MG “1” is corrected in consideration of the defect distribution. Table 2 is a correspondence table when the value of the index MG is corrected based on the ratio of the center distribution or the outer periphery distribution.
[0053]
[Table 2]

[0054]
In Table 2, the ratio of the center distribution or the outer periphery distribution is calculated by the following equation.
[0055]
Ratio of center distribution = [number of wafers in center distribution] / [number of wafers in lot]
Peripheral distribution ratio = [Number of wafers in outer distribution] / [Number of wafers in lot]
Further, the value of the index MG is corrected according to the correspondence table similar to Table 2 corresponding to the ratio of the vertical and horizontal distributions.
[0056]
As described above, in this embodiment, since the index MG indicating the degree of abnormality in the manufacturing process is set from the defect distribution strength DCLS for each semiconductor wafer and the defect distribution for each area, the number of defective products is small. However, abnormalities in the manufacturing process can be detected, and abnormalities in the manufacturing process can be dealt with quickly.
[0057]
Next, a graph created in the semiconductor test data processing method of the present embodiment will be described. FIG. 7 is a graph corresponding to a part of a production lot processed on a certain day in the present embodiment.
[0058]
In the graph of FIG. 7, the production lot number (LOT No) of the semiconductor wafer, the link to the PT-MAP (Yas Map), the yield (Yield), the defect density (D0), the number of semiconductor wafers constituting the production lot ( Wf), PT-Grade (PG), and Maystorm Grade (MG) are displayed, and the distribution intensity (DCLS) of each semiconductor wafer for each production lot is plotted.
[0059]
In FIG. 7, each point plotted as the distribution intensity (DCLS) corresponds to one semiconductor wafer. When the defect distribution is a central distribution, it is plotted with a symbol “x”, and when it is a peripheral distribution, “■”. Plotted with the symbol Furthermore, the symbol “x” or “■” is displayed for each color of red, blue, green, and yellow depending on where the defect is distributed in the upper, lower, left, and right areas.
[0060]
As described above, according to the present embodiment, the degree of concentration of defects is displayed according to the magnitude of the distribution intensity (DCLS), and the defect distribution is displayed according to symbols and colors. Therefore, it is possible to quickly detect abnormalities in the manufacturing process.
[0061]
Conventionally, PT-Grade (PG) corresponding to the number of defective products was only given to the production lot, but in the present embodiment, concentration of defects is made to the production lot. Maystorm Grade (MG) is given in consideration of degree and defect distribution.
[0062]
Therefore, conventionally, an abnormality could not be detected when PT-Grade (PG) is “1”. However, in this embodiment, even if PT-Grade (PG) is “1”, Maystorm Manufacturing lots with Grade (MG) of “2” or “3” can be extracted, and abnormalities in the manufacturing process can be quickly detected.
[0063]
FIG. 8 is an example of a list created for notification of abnormality occurrence. In this list, for example, lots manufactured with the PT-Grade (PG) “1” and Maystorm Grade (MG) “2” or “3” are extracted from the lots manufactured on the previous day. By creating this list, it becomes easy to notify the person in charge of the manufacturing process having an abnormality.
[0064]
This list includes semiconductor wafer production lot number (LOT No), yield (Yield), defect density (D0), number of semiconductor wafers in production lot (Wf), PT-Grade (PG), Maystorm Grade (MG) In addition, the URL of the corresponding PT-MAP is described so that the PT-MAP of each production lot can be immediately confirmed via the Internet. Therefore, PT-MAP data corresponding to the production lot can be confirmed by clicking on the URL.
[0065]
As described above, according to the present embodiment, by detecting the concentration of defects and the distribution of defects in the semiconductor wafer, it is possible to detect abnormalities in the manufacturing process early even when the number of defective products is small. Can be prevented in advance.
[0066]
The protection scope of the present invention is not limited to the above-described embodiment, but covers the invention described in the claims and equivalents thereof.
[0067]
(Appendix 1) In a semiconductor test data processing method for detecting an abnormality in a manufacturing process of the semiconductor wafer by processing the test data of the semiconductor wafer,
Find the degree of concentration of defective areas of the semiconductor wafer,
A semiconductor test data processing method characterized in that an index indicating the degree of abnormality in the manufacturing process of the semiconductor wafer is obtained from the degree of concentration of the defective areas.
[0068]
(Appendix 2) In a semiconductor test data processing method for detecting an abnormality in a manufacturing process of the semiconductor wafer by processing the test data of the semiconductor wafer,
Find the position where the defective area of the semiconductor wafer is concentrated,
A semiconductor test data processing method, wherein an index indicating a degree of abnormality in the manufacturing process of the semiconductor wafer is obtained from a position where the defective areas are concentrated.
[0069]
(Appendix 3) In Appendix 1,
The semiconductor test data processing method according to claim 1, wherein the degree of concentration of the defective areas is obtained by adding a weight that increases when the distance between the defective areas is short.
[0070]
(Appendix 4) In Appendix 2,
The semiconductor test data processing method according to claim 1, wherein the position where the defective areas are concentrated is obtained from a ratio of the defective areas obtained for each predetermined area of the semiconductor wafer.
[0071]
(Appendix 5) In

Appendices

1 and 3,
A semiconductor test data processing method characterized in that a maximum value of the degree of concentration of defective areas of the semiconductor wafer in a production lot is obtained, and the index is obtained by comparing the maximum value with a predetermined reference value. .
[0072]
(Appendix 6) In

Appendices

2 and 4,
By determining the ratio of the position where the defective area is concentrated out of the total number of semiconductor wafers included in the production lot, and comparing the ratio of the position where the defective area is concentrated with a predetermined reference location The semiconductor test data processing method characterized in that the index is obtained.
[0073]
【The invention's effect】
As described above, according to the present invention, in the semiconductor test data processing method, the degree of concentration and distribution of defective areas of a semiconductor wafer are obtained, so that even when the number of defective areas is small, an abnormality in the manufacturing process of the semiconductor wafer is detected. Therefore, it is possible to quickly cope with an abnormality in the manufacturing process.
[Brief description of the drawings]
FIG. 1 is a flowchart of a semiconductor test data processing method according to an embodiment of the present invention.
FIG. 2 is an explanatory diagram of PT-MAP in the embodiment of the present invention.
FIG. 3 is a calculation example of distribution intensity (when there is one defect) in the embodiment of the present invention.
FIG. 4 is a calculation example (in the case of two defects) of distribution intensity in the embodiment of the present invention.
FIG. 5 shows an example of area division according to the embodiment of the present invention.
FIG. 6 is an explanatory diagram for calculating a defect rate for each area.
FIG. 7 is an example of a graph created in the embodiment of the present invention.
FIG. 8 is an example of a list created in the embodiment of the present invention.
FIG. 9 is an explanatory diagram of a semiconductor test data processing method according to the present invention.
[Explanation of symbols]
1 PT-MAP
2 Defect area

Claims

In the semiconductor test data processing method for detecting an abnormality in the manufacturing process of the semiconductor wafer by processing the test data of the semiconductor wafer,
A probe test is performed for each semiconductor wafer,
Determining the position of a defective semiconductor device on the semiconductor wafer;
Add a weight that increases when the distance between the defective semiconductor devices is short, and determine the degree of concentration of the defective semiconductor devices,
A semiconductor test data processing method characterized in that an index indicating the degree of abnormality in the manufacturing process of the semiconductor wafer is obtained by comparing the degree of concentration of defective semiconductor devices with a predetermined reference value .

In claim 1,
When obtaining an index indicating the degree of abnormality in the manufacturing process of the semiconductor wafer,
After obtaining the degree of concentration of defective semiconductor devices, from the degree of concentration of defective semiconductor devices, obtain the maximum value of the degree of concentration of defective semiconductor devices in a production lot,
A semiconductor test data processing method, wherein the maximum value is compared with a predetermined reference value.

In the semiconductor test data processing method for detecting an abnormality in the manufacturing process of the semiconductor wafer by processing the test data of the semiconductor wafer,
A probe test is performed for each semiconductor wafer,
Determining the position of a defective semiconductor device on the semiconductor wafer;
For each predetermined area of the semiconductor wafer, obtain the area defect rate by dividing the number of defective semiconductor devices in the area by a predetermined number based on the effective semiconductor devices in the area;
By obtaining an index indicating the degree of abnormality in the manufacturing process of the semiconductor wafer by comparing the area defect rate for each area and a predetermined reference value ,
When the number of defective semiconductor devices in the semiconductor wafer exceeds a specified number, and when the number of defective semiconductor devices is equal to or less than the specified number and the index indicates the degree of abnormality, the semiconductor wafer A semiconductor test data processing method, characterized in that it is determined that there is an abnormality in a manufacturing process .