JP2006128251A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造技術に関し、特に、半導体ウエハの主面にチップ単位で集積回路を形成した後、ウエハ状態で各々のチップの良・不良を判定する検査工程に適用して有効な技術に関するものである。 The present invention relates to a manufacturing technique of a semiconductor device, and is particularly effective when applied to an inspection process for determining whether each chip is good or defective in a wafer state after an integrated circuit is formed on a main surface of a semiconductor wafer in units of chips. It is about technology.
例えば、日本特開2003−28930号公報(特許文献1)には、複数の不良原因が混在している場合でも、不良原因を識別するのに最適な検査条件を自動的に求めることができ、さらに検査条件と不良密度との相関に加え、解析者の熟練度に影響を受けにくい新しい定量的な不良原因の識別手段を備えた半導体応用装置の検査解析装置および検査解析方法が記載されている。 For example, in Japanese Patent Application Laid-Open No. 2003-28930 (Patent Document 1), even when a plurality of causes of defects are mixed, an optimum inspection condition for identifying the cause of defects can be automatically obtained. Furthermore, in addition to the correlation between the inspection conditions and the defect density, there are described inspection analysis apparatuses and inspection analysis methods for semiconductor applied devices equipped with a new quantitative defect cause identification means that is not easily affected by the skill level of analysts. .
また、例えば、日本特開平10−214866号公報(特許文献2)には、半導体ウエハの検査結果データからこの半導体ウエハに関する不良位置データを取得し、不良位置データである不良の位置分布から不良が集中して存在する領域をクラスタとして捉え、クラスタの半導体ウエハ全面に対する面積占有率とクラスタ形状から観察位置を決定する不良解析方法が開示されている。 Further, for example, in Japanese Patent Laid-Open No. 10-214866 (Patent Document 2), defect position data related to a semiconductor wafer is acquired from inspection result data of the semiconductor wafer, and a defect is detected from a defect position distribution which is defect position data. A failure analysis method is disclosed in which a concentrated region is regarded as a cluster, and an observation position is determined from the area occupation ratio of the cluster over the entire surface of the semiconductor wafer and the cluster shape.
また、例えば、日本特開2000−200814号公報(特許文献3)には、任意の2つの不良素子の位置座標間隔Δxのすべてについてその約数fを求め、各fに対して期待値関数T(f)の値を計算し、期待値関数T(f)の値がすべて1以下である場合には、不良素子の分布が不規則性分布であると、そうでない場合は規則性分布を含むと判断する不良分布解析システムが開示されている。 Further, for example, in Japanese Unexamined Patent Publication No. 2000-200144 (Patent Document 3), the divisor f is obtained for all the position coordinate intervals Δx of any two defective elements, and the expected value function T is calculated for each f. When the value of (f) is calculated and the values of the expected value function T (f) are all 1 or less, the distribution of defective elements is an irregular distribution; otherwise, the distribution of regular elements is included. A failure distribution analysis system that determines that is disclosed.
また、例えば、日本特開平11−186354号公報(特許文献4)には、回路素子群が整然と配置され構成された集積回路において、設計に起因する欠陥とそうでない欠陥とを、各不良素子の間隔の約数の種類とその頻度とを解析することにより、不良原因を定性的かつ定量的に区別できるようにした半導体集積回路の検査解析装置およびその方法が開示されている。
半導体ウエハの主面にチップ単位で集積回路を形成した後、各々のチップに作られた集積回路に対して様々なテストを実施して、集積回路が規格を満たしているか否かを判定するウエハテストが行われる。このウエハテスト工程では、まず、半導体ウエハを検査装置の測定用ステージに載置し、集積回路の電極パッドにプローブ(探針)を接触させる。続いて入力端子から信号波形を入力し、出力端子から出力される信号波形をテスターが読み取り、その測定結果からチップの良・不良が判定される。不良と判断されたチップ(以下、不良チップと言う)には不良のマーキングが打たれる。 After an integrated circuit is formed on a main surface of a semiconductor wafer in units of chips, various tests are performed on the integrated circuit formed on each chip to determine whether the integrated circuit meets the standard. A test is performed. In this wafer test process, first, a semiconductor wafer is placed on a measurement stage of an inspection apparatus, and a probe (probe) is brought into contact with an electrode pad of an integrated circuit. Subsequently, a signal waveform is input from the input terminal, the tester reads the signal waveform output from the output terminal, and the quality of the chip is determined from the measurement result. A defective chip is marked on a chip determined to be defective (hereinafter referred to as a defective chip).
さらに、このウエハテスト工程ではチップの良・不良の判定に加えて、1枚の半導体ウエハにおけるチップの良品確率(1枚の半導体ウエハから得られる良と判断されたチップ(以下、良チップと言う)の数を有効チップの数で割った値を少数点表示またはパーセント表示したもので、ここではGW歩留まりと言う)および特定のテスト項目における不良チップの割合などが算出される。さらに、不良チップの半導体ウエハ内分布(AUF:Area Usage of Factor)の有無が判定される。 Further, in this wafer test process, in addition to determining whether a chip is good or defective, the probability of a good chip in one semiconductor wafer (a chip determined to be good obtained from one semiconductor wafer (hereinafter referred to as a good chip). ) Divided by the number of active chips is displayed as a decimal point or percentage, which is referred to herein as GW yield) and the ratio of defective chips in a specific test item. Further, it is determined whether or not there is a distribution of defective chips in the semiconductor wafer (AUF: Area Usage of Factor).
AUFの有無の判定は、近年、半導体装置の品質を確保するために導入された検査手段である。すなわち、AUFが有る半導体ウエハにおいては、AUFに隣接する良チップに不良ポテンシャルが潜在する場合がある。そこで、AUFが有ると判定された半導体ウエハに対しては、AUFに隣接するチップは、たとえウエハテスト工程で良と判定されたチップであっても不良チップと見なされて、製品出荷せずに破棄される。これにより、不良ポテンシャルが潜在するチップの流出を防いで、出荷された後の半導体装置の品質を確保することができる。 The determination of the presence or absence of AUF is an inspection means introduced in recent years to ensure the quality of semiconductor devices. That is, in a semiconductor wafer having an AUF, a defective potential may be latent in a good chip adjacent to the AUF. Therefore, for a semiconductor wafer determined to have an AUF, a chip adjacent to the AUF is regarded as a defective chip even if it is determined to be good in the wafer test process, and the product is not shipped. Discarded. As a result, it is possible to prevent the outflow of a chip having a potential defect and to ensure the quality of the semiconductor device after being shipped.
しかしながら、上記AUFの有無の判定については、以下に説明する種々の技術的課題が存在する。 However, regarding the determination of the presence or absence of the AUF, there are various technical problems described below.
集積回路が形成された全ての半導体ウエハから、例えば1枚または2枚程度の半導体ウエハを抜き取り、抜き取られた半導体ウエハに対してAUFの有無が作業者によって判定される。しかし、AUFの有無の判断基準が無いため、AUFの有無の判定が作業者の感覚に頼るところが多く、判定結果が作業者に依存する場合がある。また、抜き取られた半導体ウエハに対してのみAUFの有無が判定されるため、不良ポテンシャルが潜在するチップが流出する可能性がある。その流出したチップは出荷後に異常な動作特性を示して半導体装置の品質の低下を招くことがある。さらに、AUFの有無の判定に多大な時間を要する作業者もおり、判定結果が出るまでの間は半導体ウエハの流れを止めることから、ウエハテスト工程における作業効率の低下が生じている。 For example, about one or two semiconductor wafers are extracted from all the semiconductor wafers on which the integrated circuits are formed, and the presence or absence of AUF is determined by the operator with respect to the extracted semiconductor wafers. However, since there is no criterion for determining the presence or absence of AUF, the determination of the presence or absence of AUF often depends on the operator's sense, and the determination result may depend on the operator. Further, since the presence / absence of AUF is determined only for the extracted semiconductor wafer, there is a possibility that a chip having a defective potential may flow out. The chip that has flowed out may exhibit abnormal operating characteristics after shipment, leading to a deterioration in the quality of the semiconductor device. In addition, some workers require a great deal of time to determine the presence or absence of AUF. Since the flow of the semiconductor wafer is stopped until the determination result is obtained, the work efficiency in the wafer test process is reduced.
本願において開示された発明の1つの目的は、半導体装置の品質の向上を図ることのできる技術を提供することにある。 One object of the invention disclosed in the present application is to provide a technique capable of improving the quality of a semiconductor device.
本願において開示された発明の他の1つの目的は、半導体装置のウエハテスト工程における業務効率の向上を図ることのできる技術を提供することにある。 Another object of the invention disclosed in the present application is to provide a technique capable of improving work efficiency in a wafer test process of a semiconductor device.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
本発明による半導体装置の製造方法は、半導体ウエハに形成された全てのチップに特定のテストを実施する工程と、特定のテストの結果から、各々のチップに対して良チップかまたは不良チップかの判定を実施する工程と、その判定の結果を複数の判定モードに照らし合わせて、特定のテストを実施した全ての半導体ウエハに対してAUFの有無を自動的に判定する。 According to the semiconductor device manufacturing method of the present invention, a specific test is performed on all the chips formed on a semiconductor wafer, and the result of the specific test indicates whether each chip is a good chip or a defective chip. The process of performing the determination and the results of the determination are compared with a plurality of determination modes, and the presence or absence of AUF is automatically determined for all the semiconductor wafers for which the specific test has been performed.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
複数の判定モードを用いてAUFを定量的に定義し、特定のテストを実施した全ての半導体ウエハに対してAUFの有無の判定を行うことにより、不良ポテンシャルが潜在するチップの検出率を向上させることができる。これにより、不良ポテンシャルが潜在するチップの流出を防ぐことができて、半導体装置の品質の向上を図ることができる。さらに、AUFの有無を自動的に判定するので、作業者が処理するよりもAUFの有無の判定に要する時間が短くなり、ウエハテスト工程における作業効率の向上を図ることができる。 Quantitatively defining AUF using a plurality of determination modes, and determining the presence or absence of AUF for all semiconductor wafers that have undergone a specific test, thereby improving the detection rate of chips with potential defective potential be able to. As a result, the outflow of the chip with potential defect potential can be prevented, and the quality of the semiconductor device can be improved. Furthermore, since the presence / absence of the AUF is automatically determined, the time required for determining the presence / absence of the AUF is shorter than that performed by the operator, and the work efficiency in the wafer test process can be improved.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、本実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、本実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。また、本実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the present embodiment, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments, but they are not irrelevant to each other unless otherwise specified. The other part or all of the modifications, details, supplementary explanations, and the like are related. Also, in this embodiment, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), unless otherwise specified, or in principle limited to a specific number in principle. The number is not limited to the specific number, and may be a specific number or more. Further, in the present embodiment, it is needless to say that the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and clearly considered essential in principle. Yes. Similarly, in this embodiment, when referring to the shape, positional relationship, etc. of the component, etc., the shape, etc. substantially, unless otherwise specified, or otherwise considered in principle. It shall include those that are approximate or similar to. The same applies to the above numerical values and ranges.
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態で用いる図面においては、平面図または工程図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態において、半導体ウエハと言うときは、シリコン(Si)単結晶ウエハを主とするが、それのみではなく、SOI(Silicon on Insulator)ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。さらに、ガス、固体または液体の部材に言及するときは、そこに明示された成分を主要な成分の1つとするが、特にそのように明記した場合または原理的に明らかな場合を除き、その他の成分を除外するものではない。 Also, components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof is omitted. Further, in the drawings used in this embodiment mode, hatching may be added to make the drawings easy to see even if they are plan views or process drawings. In this embodiment, the term “semiconductor wafer” is mainly a silicon (Si) single crystal wafer. However, not only that, but also an SOI (Silicon on Insulator) wafer and an integrated circuit are formed thereon. Insulating film substrate or the like. The shape includes not only a circle or a substantially circle but also a square, a rectangle and the like. In addition, when referring to a gas, solid or liquid component, the component specified therein is one of the major components, but unless otherwise specified or otherwise apparent in principle, It does not exclude ingredients.
本発明の実施の形態によるAUFの有無の判定方法を図1から図14を用いて説明する。図1は本実施の形態によるウエハテストの工程図、図2は本実施の形態によるP検工程における検査の流れの一例を示す検査工程図、図3は本実施の形態によるフラッシュメモリ搭載マイコンにおけるP検結果の一例を示すチップ分布図、図4から図10は本実施の形態によるAUF検出方法の説明図、図11は本実施の形態によるAUF判定の流れの一例を説明する工程図、図12は本実施の形態によるAUF判定の流れの他の例を説明する工程図、図13は本実施の形態による潜在不良チップの選択方法の一例を示す概略チップ分布図、図14は本実施の形態によるAUFの一例を示す良チップおよび不良チップのチップ分布図である。 A method for determining the presence or absence of AUF according to an embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a process diagram of a wafer test according to the present embodiment, FIG. 2 is an inspection process diagram illustrating an example of an inspection flow in a P inspection process according to the present embodiment, and FIG. FIG. 4 to FIG. 10 are explanatory diagrams of an AUF detection method according to the present embodiment, and FIG. 11 is a process diagram illustrating an example of an AUF determination flow according to the present embodiment. 12 is a process diagram for explaining another example of the flow of AUF determination according to the present embodiment, FIG. 13 is a schematic chip distribution diagram showing an example of a method for selecting a latent defective chip according to the present embodiment, and FIG. It is a chip distribution map of a good chip and a defective chip showing an example of AUF by form.
まず、前工程において半導体ウエハの主面にチップ単位で集積回路を形成する(図1の前工程)。半導体ウエハは、例えばシリコン単結晶からなり、その直径は、例えば300mm程度、厚さは、例えば700μm程度である。前工程は、半導体ウエハの主面にトランジスタなどの素子および配線を形成する製造工程である。前工程には、各種の薄膜を形成する成膜工程、薄膜を一定の形状に加工するリソグラフィ工程とエッチング工程、導電型不純物を導入する不純物添加工程などが含まれる。 First, in the pre-process, an integrated circuit is formed on the main surface of the semiconductor wafer in units of chips (pre-process in FIG. 1). The semiconductor wafer is made of, for example, silicon single crystal, and has a diameter of, for example, about 300 mm and a thickness of, for example, about 700 μm. The pre-process is a manufacturing process for forming elements such as transistors and wirings on the main surface of the semiconductor wafer. The pre-process includes a film forming process for forming various thin films, a lithography process and an etching process for processing the thin film into a certain shape, an impurity adding process for introducing conductive impurities, and the like.
次に、半導体ウエハをウエハテスト工程WTへ流す(図1の受け入れ工程)。ウエハテスト工程WTに半導体ウエハを受け入れると、まず半導体ウエハの前工程における着工履歴に関する情報、例えば各々の製造工程における作業日時、製造装置、製造条件、検査データなどが確認される。この半導体ウエハの製造履歴情報は、ネットワークを経由してまたはフロッピー(登録商標)ディスクなどの記憶媒体を経由してデータベースに格納されており、データベースに格納されたデータなどはネットワークまたは記憶媒体を経由して、ウエハテスト工程WTに設置された端末または検査装置などによって取り出すことができる。従って、ウエハテスト工程WTに設置された端末または検査装置などに半導体ウエハのロット名およびウエハ番号等を入力することにより、この半導体ウエハの製造履歴情報を取り出して、確認することができる。 Next, the semiconductor wafer is flowed to the wafer test process WT (receiving process in FIG. 1). When a semiconductor wafer is received in the wafer test process WT, first, information related to the start history of the semiconductor wafer in the previous process, such as work date and time, manufacturing apparatus, manufacturing conditions, and inspection data in each manufacturing process, is confirmed. The manufacturing history information of the semiconductor wafer is stored in a database via a network or via a storage medium such as a floppy (registered trademark) disk, and the data stored in the database passes via the network or the storage medium. Then, it can be taken out by a terminal or an inspection apparatus installed in the wafer test process WT. Therefore, the manufacturing history information of the semiconductor wafer can be taken out and confirmed by inputting the lot name and wafer number of the semiconductor wafer to a terminal or an inspection apparatus installed in the wafer test process WT.
次に、W検工程にて、ウエハテスト工程WTに受け入れた全ての半導体ウエハの基本的な電気的特性などを評価する(図1のW検工程)。このW検工程では、例えば半導体ウエハのスクライブに形成されたTEG(Test Element Group, Test Experimental Group)が用いられる。1枚の半導体ウエハ内に形成されたTEGの中から、5点または9点のTEGが指定され、これら選ばれたTEGにおいて電気的特性などの測定が行われる。TEGはテスト素子群であって、例えば、素子レベルの基本的な電気的特性、回路動作などに関する基礎データを収集するために用いられる。さらに、TEGのデータは検査装置またはデータベースなどに記録される。 Next, in the W inspection process, basic electrical characteristics and the like of all semiconductor wafers received in the wafer test process WT are evaluated (W inspection process in FIG. 1). In this W inspection process, for example, a TEG (Test Element Group, Test Experimental Group) formed on a semiconductor wafer scribe is used. Of the TEGs formed in one semiconductor wafer, five or nine TEGs are designated, and electrical characteristics and the like are measured at these selected TEGs. The TEG is a group of test elements and is used, for example, to collect basic data relating to basic electrical characteristics and circuit operations at the element level. Further, TEG data is recorded in an inspection apparatus or a database.
W検工程で規格を満たさない半導体ウエハは“Fail”と判定されて破棄される(図1のスクラップ1工程)。W検工程で規格を満たした半導体ウエハは“Pass”と判定されて、次のP検1工程(図1のP検1工程)へ進める。このP検1工程では、ウエハテスト工程WTに受け入れられ、W検工程で“Pass”と判定された全ての半導体ウエハを対象として、全てのチップに特定のテストが実施される。 The semiconductor wafer that does not satisfy the standard in the W inspection process is determined as “Fail” and discarded (one scrap process in FIG. 1). The semiconductor wafer that satisfies the standard in the W inspection process is determined to be “Pass” and proceeds to the next P inspection 1 process (P inspection 1 process in FIG. 1). In this P test 1 process, a specific test is performed on all the chips for all semiconductor wafers that are accepted in the wafer test process WT and determined as “Pass” in the W test process.
まず、半導体ウエハを検査装置の測定用ステージに載置し、チップに作られた集積回路の電極パッドにプローブを接触させる。続いて入力端子から信号波形を入力すると、出力端子から信号波形が出力され、これをテスターが読み取ることによって、チップの様々なデータを取得することができる。ここでは、集積回路の全電極パッドに合わせてプローブを配置したプローブカードが用いられ、プローブカードからは各プローブに対応する信号線が出ており、テスターに接続されている。さらに、チップのデータは検査装置またはデータベースなどに記録され、半導体ウエハ上のチップ分布図として端末または検査装置などに表示することもできる。 First, a semiconductor wafer is placed on a measurement stage of an inspection apparatus, and a probe is brought into contact with an electrode pad of an integrated circuit formed on a chip. Subsequently, when a signal waveform is input from the input terminal, the signal waveform is output from the output terminal, and various data of the chip can be acquired by reading this from the tester. Here, a probe card in which probes are arranged in accordance with all electrode pads of the integrated circuit is used, and signal lines corresponding to the probes are projected from the probe card and connected to a tester. Furthermore, chip data can be recorded in an inspection apparatus or database, and can be displayed on a terminal or an inspection apparatus as a chip distribution map on a semiconductor wafer.
特定のテスト項目は製品によって異なる。例えばフラッシュメモリ(記憶情報の消去・書き換えが全て電気的にできる不揮発性メモリ)搭載マイコンでは、図2に示すように、例えばopenテスト、DCテスト、FC(ファンクション)テストおよびスタンバイ電流(以下、Isbと記す)テストなどのメモリ部のテストがP検1工程で順次実施される。openテストは集積回路の電極パッドにプローブが確実に接触しているかを確認するテストであり、通常はテストの最初に実施される。DCテストは直流条件による集積回路の動作特性のテストであり、製品の機能にあわせて標準的な使用条件でのしきい値電圧、リーク電流、バイアス電流などが測定される。FCテストは集積回路が所定の機能通りに動作するか否かを調べるテストであり、集積回路の入力端子に一定の信号波形を入れた時に出力端子に出てくる信号波形が正規の波形と対照、比較される。またIsbテストはスタンバイ状態におけるメモリセルの漏れ電流を調べるテストである。 Specific test items vary by product. For example, in a microcomputer equipped with flash memory (non-volatile memory that can erase and rewrite stored information electrically), as shown in FIG. 2, for example, open test, DC test, FC (function) test and standby current (hereinafter referred to as Isb) The test of the memory unit such as a test is sequentially performed in the P detection 1 step. The open test is a test for confirming that the probe is securely in contact with the electrode pad of the integrated circuit, and is usually performed at the beginning of the test. The DC test is a test of the operating characteristics of the integrated circuit under a direct current condition, and a threshold voltage, a leak current, a bias current, etc. under a standard use condition are measured in accordance with the function of the product. The FC test is a test to check whether the integrated circuit operates according to a predetermined function. The signal waveform that appears at the output terminal when a constant signal waveform is input to the input terminal of the integrated circuit is compared with the normal waveform. Compared. The Isb test is a test for examining the leakage current of the memory cell in the standby state.
次に、特定のテストにおいて規定された値を満たしたチップは良チップと判定され、規定された値を満たさないチップは不良チップと判定される。例えばIsbテストにおいて、Isbが1μA未満を良チップ、1μA以上を不良チップと定義しておくと、10μA以上のIsbが流れたチップは不良チップと判定される。 Next, a chip that satisfies a specified value in a specific test is determined as a good chip, and a chip that does not satisfy the specified value is determined as a defective chip. For example, in the Isb test, if the Isb is defined as a good chip if it is less than 1 μA and a defective chip if 1 μA or more is defined as a defective chip, a chip that has passed an Isb of 10 μA or more is determined as a defective chip.
この判定結果は、検査装置またはデータベースなどに記録され、半導体ウエハ上のチップ分布図として端末または検査装置などに表示することもできる。さらに、不良と判定されたチップには、不良のマーキングが打たれる。 The determination result is recorded in an inspection apparatus or a database, and can be displayed on a terminal or an inspection apparatus as a chip distribution map on a semiconductor wafer. Further, a defective marking is applied to a chip determined to be defective.
図3は、フラッシュメモリ搭載マイコンのP検1工程におけるIsbテスト結果の一例を示す半導体ウエハ上のチップ分布図である。この図3では、半導体ウエハSW内の四角を1つのチップとし、チップに記載した「/」がIsbテストで良と判定された良チップ、「J」がIsbテストで不良と判定された不良チップ、「C」、「O」、「H」はその他のテストで不良と判定された不良チップである。このような半導体ウエハ上のチップ分布図として、各特定のテストの結果を表示することができる。 FIG. 3 is a chip distribution diagram on a semiconductor wafer showing an example of an Isb test result in the P test 1 process of the microcomputer equipped with a flash memory. In FIG. 3, a square in the semiconductor wafer SW is defined as one chip, “/” described on the chip is a good chip determined to be good by the Isb test, and “J” is a defective chip determined to be bad by the Isb test. , “C”, “O”, and “H” are defective chips determined to be defective in other tests. The result of each specific test can be displayed as such a chip distribution map on the semiconductor wafer.
次に、AUFの有無を判定する(図1のAUF1工程)。このAUF1工程では、P検1工程で受け入れた全ての半導体ウエハを対象とし、P検1工程で得られた全ての特定のテストの結果にAUFが有るか無いかの判定を自動的に実施する。検査装置を用いて自動的に行うことから、作業者が判定する場合よりもAUFの有無が短時間で判定できて、半導体ウエハの流れが止まる時間を短縮することができる。これにより、作業効率の低下を抑えることができる。 Next, the presence or absence of AUF is determined (step AUF1 in FIG. 1). In this AUF1 process, all semiconductor wafers accepted in the P test 1 process are targeted, and it is automatically determined whether or not there is an AUF in the results of all the specific tests obtained in the P test 1 process. . Since it is automatically performed using the inspection apparatus, the presence or absence of AUF can be determined in a shorter time than the case where the operator makes a determination, and the time during which the flow of the semiconductor wafer stops can be shortened. Thereby, the fall of working efficiency can be suppressed.
このAUFの有無の判定には、複数の判定基準、例えば縦横分割判定、同心円分割判定、外周判定、放射状分割判定、塊検出判定、直線検出判定および直線集計判定の7つの判定モードが用いられる。 For the determination of the presence / absence of the AUF, a plurality of determination criteria, for example, seven determination modes of vertical / horizontal division determination, concentric circle division determination, outer periphery determination, radial division determination, lump detection determination, straight line detection determination, and straight line total determination are used.
次に、これら判定モードを用いたAUFの検出方法について説明する。 Next, an AUF detection method using these determination modes will be described.
1.縦横分割判定
図4(a)は半導体ウエハの縦横分割を説明する半導体ウエハの概略図、同図(b)は縦横分割判定の工程図である。縦横分割判定では、半導体ウエハを格子状エリアに分割して歩留まりの偏りを判定する。
1. Vertical / Horizontal Division Determination FIG. 4A is a schematic diagram of a semiconductor wafer for explaining vertical / horizontal division of the semiconductor wafer, and FIG. 4B is a process diagram of vertical / horizontal division determination. In the vertical / horizontal division determination, the semiconductor wafer is divided into lattice areas to determine the yield bias.
まず、半導体ウエハSW上の縦方向のチップ数Yと横方向のチップ数Xを求める。チップ数X,Yを設定した分割数nで割り、分割された各エリアのチップ数をほぼ均等に分ける。続いて各エリアの歩留まりを求めた後、エリア間の歩留まり最大値と歩留まり最小値との差を求める。エリア間の歩留まり最大値と歩留まり最小値との差が基準歩留まり以上となった半導体ウエハSWをAUF有りと判定し、基準歩留まり未満となった半導体ウエハSWをAUF無しと判定する。 First, the vertical chip number Y and the horizontal chip number X on the semiconductor wafer SW are obtained. The number of chips X and Y is divided by the set division number n, and the number of chips in each divided area is divided almost evenly. Subsequently, after obtaining the yield of each area, the difference between the maximum yield value and the minimum yield value between the areas is obtained. The semiconductor wafer SW in which the difference between the maximum yield value between the areas and the minimum yield value is greater than or equal to the reference yield is determined to be AUF, and the semiconductor wafer SW that is less than the reference yield is determined to be no AUF.
2.同心円分割判定
図5(a)は半導体ウエハの同心円分割を説明する半導体ウエハの概略図、同図(b)は同心円分割判定の工程図である。同心円分割判定では、半導体ウエハを同心円状エリアに分割して歩留まりの偏りを判定する。
2. FIG. 5A is a schematic diagram of a semiconductor wafer for explaining concentric circle division of a semiconductor wafer, and FIG. 5B is a process diagram of concentric circle division determination. In the concentric circle division determination, the semiconductor wafer is divided into concentric areas to determine the yield bias.
まず、チップマップの最左最上チップを原点に設定する。中心チップの位置座標を求め、さらに各チップの中心位置座標を求める。続いて一番外側の円の半径を求めた後、円の半径を分割数n(図5(a)では3)で割り、一番内側の円の半径を求める。続いて各円エリアの半径を求め、各円エリアに各チップを割り当てる。続いて各円エリアの歩留まりを求めた後、円エリア間の歩留まり最大値と歩留まり最小値との差を求める。円エリア間の歩留まり最大値と歩留まり最小値との差が基準歩留まり以上となった半導体ウエハSWをAUF有りと判定し、基準歩留まり未満となった半導体ウエハSWをAUF無しと判定する。 First, the leftmost top chip in the chip map is set as the origin. The position coordinates of the center chip are obtained, and further the center position coordinates of each chip are obtained. Subsequently, after obtaining the radius of the outermost circle, the radius of the circle is divided by the division number n (3 in FIG. 5A) to obtain the radius of the innermost circle. Subsequently, the radius of each circular area is obtained, and each chip is assigned to each circular area. Subsequently, after obtaining the yield of each circle area, the difference between the maximum yield value and the minimum yield value between the circle areas is obtained. A semiconductor wafer SW in which the difference between the maximum yield value and the minimum yield value between the circular areas is greater than or equal to the reference yield is determined to be AUF, and a semiconductor wafer SW that is less than the reference yield is determined to be no AUF.
3.外周判定
図6(a)は半導体ウエハの外周を説明する半導体ウエハの概略図、同図(b)は外周判定の工程図である。外周判定では、半導体ウエハを内周エリアと外周エリアとに分割して歩留まりの偏りを判定する。
3. FIG. 6A is a schematic diagram of a semiconductor wafer for explaining the outer periphery of the semiconductor wafer, and FIG. In the outer periphery determination, the semiconductor wafer is divided into an inner periphery area and an outer periphery area, and a yield bias is determined.
まず、内周エリアの歩留まりおよび外周エリアの歩留まりを求めた後、内周エリアの歩留まりと外周エリアの歩留まりとの差を求める。内周エリアの歩留まりと外周エリアの歩留まりとの差が基準歩留まり以上となった半導体ウエハSWをAUF有りと判定し、基準歩留まり未満となった半導体ウエハSWをAUF無しと判定する。 First, after obtaining the yield of the inner peripheral area and the yield of the outer peripheral area, the difference between the yield of the inner peripheral area and the yield of the outer peripheral area is obtained. The semiconductor wafer SW in which the difference between the yield in the inner peripheral area and the yield in the outer peripheral area is equal to or greater than the reference yield is determined to be AUF, and the semiconductor wafer SW that is less than the reference yield is determined to be absent.
4.放射状分割判定
図7(a)は半導体ウエハの放射状分割を説明する半導体ウエハの概略図、同図(b)は放射状分割判定の工程図である。放射状分割判定では、放射状エリアに2n乗分割したエリアに依存する歩留まりの偏りを判定する。
4). Radial division determination FIG. 7A is a schematic diagram of a semiconductor wafer for explaining the radial division of the semiconductor wafer, and FIG. 7B is a process diagram of the radial division determination. In the radial division determination, a yield bias depending on an area obtained by dividing the radial area by 2n is determined.
まず、放射状に分割するためのテーブルを用意する。チップマップの中心とテーブルの中心とを一致させて重ね合わせる。続いて各エリアの歩留まりを求めた後、エリア間の歩留まり最大値と歩留まり最小値との差を求める。エリア間の歩留まり最大値と歩留まり最小値との差が基準歩留まり以上となった半導体ウエハSWをAUF有りと判定し、基準歩留まり未満となった半導体ウエハSWをAUF無しと判定する。 First, a table for radially dividing is prepared. The center of the chip map and the center of the table are matched and overlapped. Subsequently, after obtaining the yield of each area, the difference between the maximum yield value and the minimum yield value between the areas is obtained. The semiconductor wafer SW in which the difference between the maximum yield value between the areas and the minimum yield value is greater than or equal to the reference yield is determined to be AUF, and the semiconductor wafer SW that is less than the reference yield is determined to be no AUF.
5.塊検出判定
図8(a)は半導体ウエハの塊検出を説明する半導体ウエハの概略図、同図(b)は塊検出判定の工程図である。塊検出判定では、チップマップ内にチップ数=M×Nの不良カテゴリの塊が存在する場合を異常と判定する。
5. Block Detection Determination FIG. 8A is a schematic diagram of a semiconductor wafer for explaining semiconductor wafer block detection, and FIG. 8B is a block diagram of block detection determination. In the block detection determination, it is determined that there is an abnormality when there is a block of defective categories with the number of chips = M × N in the chip map.
まず、不良チップに対する基準チップ数を設定する。図8(a)では基準チップ数を4個(=2×2)と設定した場合を例示している。続いて設定した基準チップ数の範囲内におけるチップの不良カテゴリを調査し、この不良カテゴリが指定した不良カテゴリと同一となった半導体ウエハSWをAUF有りと判定し、異なった半導体ウエハSWをAUF無しと判定する。 First, the reference chip number for the defective chip is set. FIG. 8A illustrates a case where the reference chip number is set to 4 (= 2 × 2). Subsequently, the defect category of the chip within the set number of reference chips is investigated, and the semiconductor wafer SW in which the defect category is the same as the designated defect category is determined as having AUF, and a different semiconductor wafer SW is not having AUF. Is determined.
6.直線検出判定
図9(a)は半導体ウエハの直線検出を説明する半導体ウエハの概略図、同図(b)は直線検出判定の工程図である。直線検出判定では、直線状に連続したN個の不良カテゴリが存在する場合を異常と判定する。
6). Straight Line Detection Judgment FIG. 9A is a schematic diagram of a semiconductor wafer for explaining the straight line detection of the semiconductor wafer, and FIG. 9B is a process chart of the straight line detection judgment. In the straight line detection determination, a case where there are N defect categories that are continuous in a straight line is determined to be abnormal.
まず、不良チップに対する直線状チップ数を設定する。図9(a)では直線状チップ数を4個と設定した場合を例示している。続いて設定した直線状チップ数の範囲内におけるチップの不良カテゴリを調査し、この不良カテゴリが指定した不良カテゴリと同一となった半導体ウエハSWをAUF有りと判定し、異なった半導体ウエハSWをAUF無しと判定する。 First, the number of linear chips for a defective chip is set. FIG. 9A illustrates a case where the number of linear chips is set to four. Subsequently, the defect category of the chip within the set range of the number of linear chips is investigated, and the semiconductor wafer SW in which the defect category is the same as the designated defect category is determined as having AUF, and a different semiconductor wafer SW is identified as AUF. Judge that there is no.
7.直線集計判定
図10(a)は半導体ウエハの直線集計を説明する半導体ウエハの概略図、同図(b)は直線集計判定の工程図である。直線集計判定では、半導体ウエハの行方向の歩留まりおよび列方向の歩留まりを求めて、行方向または列方向に依存した歩留まりの偏りを判定する。
7). Straight Line Aggregation Determination FIG. 10A is a schematic diagram of a semiconductor wafer for explaining the linear aggregation of the semiconductor wafer, and FIG. 10B is a process chart of the straight line aggregation determination. In the straight line totaling determination, the yield in the row direction and the yield in the column direction of the semiconductor wafer are obtained, and the yield bias depending on the row direction or the column direction is determined.
まず、行方向のチップ数Xおよび列方向のチップ数Yを求め、次いで半導体ウエハSW全体でのGW歩留まりZを求める。続いて各行の処理を行う。ここでは母数を合わせるため、各行のチップが形成されていないスペースの数を取得し、下記式(1)を用いて各行の歩留まりを算出する。 First, the number of chips X in the row direction and the number of chips Y in the column direction are obtained, and then the GW yield Z in the entire semiconductor wafer SW is obtained. Subsequently, each row is processed. Here, in order to match the parameters, the number of spaces in which chips in each row are not formed is obtained, and the yield of each row is calculated using the following equation (1).
(スペースの数×Z/100+行の良チップの数)/X 式(1)
続いて各列の処理を行う。ここでは母数を合わせるため、各列のチップが形成されていないスペースの数を取得し、下記式(2)を用いて各列の歩留まりを算出する。
(Number of spaces × Z / 100 + number of good chips in a row) / X Formula (1)
Subsequently, each column is processed. Here, in order to match the parameters, the number of spaces in which chips in each column are not formed is obtained, and the yield of each column is calculated using the following equation (2).
(スペースの数×Z/100+列の良チップの数)/Y 式(2)
続いて半導体ウエハSW全体のGW歩留まりZと各行の歩留まり最小値との差、または各列の歩留まり最小値との差が基準歩留まり以上となった半導体ウエハSWをAUF有りと判定し、基準歩留まり未満となった半導体ウエハSWをAUF無しと判定する。
(Number of spaces × Z / 100 + number of good chips in a row) / Y Formula (2)
Subsequently, the semiconductor wafer SW in which the difference between the GW yield Z of the entire semiconductor wafer SW and the minimum yield value of each row or the minimum yield value of each column is equal to or greater than the reference yield is determined to be AUF, and less than the reference yield. The determined semiconductor wafer SW is determined to have no AUF.
上記判定により得られたAUFの有無の判定結果は検査装置またはデータベースなどに記録され、全ての特定のテスト項目に対する全ての判定結果は、例えば一覧表として半導体ウエハ毎に端末または検査装置などに表示することができる。 The determination result of the presence or absence of AUF obtained by the above determination is recorded in an inspection apparatus or database, and all determination results for all specific test items are displayed on a terminal or inspection apparatus for each semiconductor wafer as a list, for example. can do.
さらに、このAUF1工程では、AUFの有無の判定に加えて、上記P検1工程で得られた特定のテストの結果またはチップの良・不良の判定結果を基に、半導体ウエハを次工程へ進めるか否かの判定が自動的に実施される。すなわち、特定のテストで規定された値を満たさないチップが多く、良チップの数が著しく少ない半導体ウエハなどは“Fail”と判断されて破棄される(図1のスクラップ2工程)。例えば判定基準として、Isbの不良チップが半導体ウエハ上の有効チップの20%以上を占めた場合は破棄と定義しておくと、Isbの不良チップが半導体ウエハ上の有効チップの50%を占めた場合は、AUFの有無に関係なく、半導体ウエハは “Fail”と判断されて破棄される。 Further, in this AUF1 process, in addition to the determination of the presence or absence of AUF, the semiconductor wafer is advanced to the next process based on the result of the specific test obtained in the P test 1 process or the determination result of the good / bad of the chip. Whether or not it is automatically determined. That is, there are many chips that do not satisfy the value specified in a specific test and the number of good chips is extremely small, and a semiconductor wafer or the like is judged as “Fail” and discarded (step 2 of scrap in FIG. 1). For example, as a criterion, if the defective chip of Isb occupies 20% or more of the effective chip on the semiconductor wafer, it is defined as discarding. If the defective chip of Isb occupies 50% of the effective chip on the semiconductor wafer In this case, the semiconductor wafer is judged as “Fail” and discarded regardless of the presence or absence of AUF.
次に、図11に示す工程図を用いて、上記AUF1工程の流れをまとめる。 Next, the flow of the AUF1 process will be summarized using the process diagram shown in FIG.
まず、上記1から7の判定モード毎に、AUFの有無の判定をコンピュータ処理などによって自動的に行う。各判定により得られた判定結果は検査装置またはデータベースなどに記録される。但し、これら7つ全ての判定モードに対してAUFの有無の判定を実施する必要はなく、半導体装置によっては実施しない判定モードを設けても良い。 First, in each of the determination modes 1 to 7, the presence / absence of AUF is automatically determined by computer processing or the like. The determination result obtained by each determination is recorded in an inspection device or a database. However, it is not necessary to perform the determination of the presence or absence of AUF for all these seven determination modes, and a determination mode that is not performed depending on the semiconductor device may be provided.
続いて、AUFの有無の判定の後、半導体ウエハに対する特定のテストの結果を用いて、半導体ウエハ毎に次工程へ進めるか否かの判定を自動的に実施し、判定結果を記録する。同様に、チップの良・不良の判定結果、例えばGW歩留まりを用いて、半導体ウエハ毎に次工程へ進めるか否かの判定を自動的に実施し、判定結果を記録する。 Subsequently, after determining whether or not there is an AUF, using the result of a specific test for the semiconductor wafer, it is automatically determined whether or not to proceed to the next process for each semiconductor wafer, and the determination result is recorded. Similarly, a determination result of whether or not to proceed to the next process is automatically performed for each semiconductor wafer by using the determination result of good / bad chips, for example, GW yield, and the determination result is recorded.
続いて、ロット(製造工程の流れに沿って管理される特定数の半導体ウエハの単位であり、一般には同じ製造工程で作られる。)に対する特定のテストの結果を用いて、ロット毎に流すか否かの判定を自動的に実施し、判定結果を記録する。同様に、チップの良・不良の判定結果、例えばGW歩留まりを用いて、ロット毎に次工程へ進めるか否かの判定を自動的に実施し、判定結果を記録する。最後に、上記全ての判定結果を基に、半導体ウエハまたはロットを次工程へ進めるか否かを最終工程で確認する。このように、AUF1工程では、AUFの有無の判定、半導体ウエハまたはロットを次工程へ進めるか否かの判定、判定結果の最終確認までの一連の処理を自動的に行う。 Subsequently, whether the flow is made for each lot using the result of a specific test for a lot (a unit of a specific number of semiconductor wafers managed along the flow of the manufacturing process, and generally made in the same manufacturing process). The determination of whether or not is performed automatically and the determination result is recorded. Similarly, it is automatically determined whether or not to proceed to the next process for each lot using the determination result of chip quality, for example, GW yield, and the determination result is recorded. Finally, based on all the determination results, whether or not the semiconductor wafer or lot is advanced to the next process is confirmed in the final process. As described above, in the AUF1 process, a series of processes from determination of presence / absence of AUF, determination of whether to advance the semiconductor wafer or lot to the next process, and final confirmation of the determination result are automatically performed.
次に、“AUF無し”と判定され、かつ特定のテストまたはチップの良・不良の判定で規格を満たした半導体ウエハは、次のP検工程(図1のP検(n)工程)へ進める。ここで(n)は、2以上の整数であり、繰り返されるテスト回数である。このP検(n)工程では、P検1工程の特定のテスト項目とは異なる項目の特定のテストが実施され、P検(n)工程に投入された全ての半導体ウエハを対象とし、全てのチップに対して良・不良が判定される。フラッシュメモリ搭載マイコンでは、例えばロジック部のテストがP検2工程で実施される。この判定結果は、検査装置またはデータベースなどに記録され、半導体ウエハ上のチップ分布図として端末または検査装置などに表示することもできる。さらに、不良と判定されたチップには、不良のマーキングが打たれる。 Next, a semiconductor wafer that has been determined as “no AUF” and has satisfied the standard by a specific test or a determination of good / bad of a chip proceeds to the next P inspection step (P inspection (n) step in FIG. 1). . Here, (n) is an integer equal to or greater than 2, and is the number of times the test is repeated. In this P test (n) process, a specific test of an item different from the specific test items of the P test 1 process is performed, and all semiconductor wafers input to the P test (n) process are targeted, Whether the chip is good or bad is determined. In the flash memory-equipped microcomputer, for example, a test of the logic part is performed in the P detection 2 process. The determination result is recorded in an inspection apparatus or a database, and can be displayed on a terminal or an inspection apparatus as a chip distribution map on a semiconductor wafer. Further, a defective marking is applied to a chip determined to be defective.
P検(n)工程が終わると上記AUF1工程と同様に、AUFの有無の判定と、P検(n)工程で得られた特定テストの結果またはチップの良・不良の判定結果を基に半導体ウエハを次工程へ進めるか否かの判定とがAUF(n)工程で自動的に実施される(図1のAUF(n)工程)。ここでも特定のテストで規定された値を満たさないチップが多く、良チップの数が著しく少ない半導体ウエハなどは破棄される(図1のスクラップ3工程)。 When the P inspection (n) process is completed, the semiconductor is based on the determination of the presence or absence of AUF, the result of the specific test obtained in the P inspection (n) process, or the determination result of good / bad of the chip, as in the above AUF1 process. Whether or not to advance the wafer to the next process is automatically performed in the AUF (n) process (AUF (n) process in FIG. 1). Here too, there are many chips that do not satisfy the values specified in the specific test, and semiconductor wafers with a very small number of good chips are discarded (scrap three steps in FIG. 1).
P検(n)工程およびAUF(n)工程はn回繰り返されるが、その回数は半導体装置により異なる。なお、P検工程およびAUF工程をn回以上繰り返す半導体装置の場合、例えば先に行ったk(1≦k<n)回目のAUF(k)工程にて“Fail”と判定されたチップの多くは、次に行う(k+1)回目のAUF(k+1)工程においても“Fail”と判定されるため、n回全てのAUF(n)工程で同じAUFの有無の判定が実施されてしまう。これを回避するために、例えば先に行ったP検k工程のGW歩留まりと次に行ったP検(k+1)工程のGW歩留まりとの差をとっておき、このGW歩留まりの差が設定した基準値よりも小さければ、AUF(k+1)工程におけるAUFの有無の判定を実施しない機能を付加してもよい。 The P detection (n) process and the AUF (n) process are repeated n times, but the number of times varies depending on the semiconductor device. In the case of a semiconductor device that repeats the P detection process and the AUF process n times or more, for example, many of the chips that are determined to be “Fail” in the k (1 ≦ k <n) AUF (k) process performed earlier. Is determined to be “Fail” in the next (k + 1) -th AUF (k + 1) process, and therefore the same AUF is determined in all the AUF (n) processes n times. In order to avoid this, for example, the difference between the GW yield of the previously performed P test k process and the GW yield of the next P test (k + 1) process is taken, and the difference in the GW yield is determined from the set reference value. If smaller, a function that does not determine whether or not there is an AUF in the AUF (k + 1) step may be added.
また、特定のテストの結果またはチップの良・不良の判定結果を基に半導体ウエハを次工程へ進めるか否かの判定を実施する際、特定の半導体ウエハにおいて、例えば先に行ったP検(k)工程のGW歩留まりよりも次に行ったP検(k+1)工程のGW歩留まりが低い場合は、例えばP検(k)工程のGW歩留まりとP検(k+1)工程のGW歩留まりとの差をとっておき、このGW歩留まりの差が設定した基準値よりも小さければ、AUF(k+1)工程におけるチップの良・不良の判定を実施しない機能を付加してもよい。 Further, when determining whether or not to advance the semiconductor wafer to the next process based on the result of the specific test or the result of determining whether the chip is good or defective, for example, the P test ( k) When the GW yield of the P test (k + 1) process performed next is lower than the GW yield of the process, for example, the difference between the GW yield of the P test (k) process and the GW yield of the P test (k + 1) process is calculated. In addition, if the difference in GW yield is smaller than the set reference value, a function that does not determine whether the chip is good or bad in the AUF (k + 1) process may be added.
同様に、特定のテストの結果またはチップの良・不良の判定結果を基に半導体ウエハを次工程へ進めるか否かの判定を実施する際、特定のロットにおいて、例えば先に行ったP検(k)工程のGW歩留まりよりも次に行ったP検(k+1)工程のGW歩留まりが低い場合は、例えばP検(k)工程のGW歩留まりとP検(k+1)工程のGW歩留まりとの差をとっておき、このGW歩留まりの差が設定した基準値よりも小さければ、AUF(k+1)工程におけるチップの良・不良の判定を実施しない機能を付加してもよい。 Similarly, when determining whether or not to advance the semiconductor wafer to the next process based on the result of a specific test or the result of determining whether a chip is good or defective, for example, a P test ( k) When the GW yield of the P test (k + 1) process performed next is lower than the GW yield of the process, for example, the difference between the GW yield of the P test (k) process and the GW yield of the P test (k + 1) process is calculated. In addition, if the difference in GW yield is smaller than the set reference value, a function that does not determine whether the chip is good or bad in the AUF (k + 1) process may be added.
図12に、AUF(k+1)工程におけるAUFの有無の判定およびチップの良・不良の判定を実施するか否かを指示する機能を付加した場合のAUF(n)工程の流れの一例を説明する工程図を示す。 FIG. 12 illustrates an example of the flow of the AUF (n) process when a function for instructing whether or not to perform the determination of the presence / absence of the AUF and whether the chip is good / bad in the AUF (k + 1) process is added. Process drawing is shown.
AUFの有無の判定を実施するか否かを指示する機能は、1から7のAUFの判定モードに分けてAUFの有無の判定を行った後に付加される。また、半導体ウエハ毎にチップの良・不良の判定を実施するか否かを指示する機能は、半導体ウエハにおけるチップの良・不良の判定を行った後に付加される。また、ロット毎にチップの良・不良の判定を実施するか否かを指示する機能は、ロットにおけるチップの良・不良の判定を行った後に付加される。このようにAUFの有無の判定およびチップの良・不良の判定を実施するか否かを指示することにより、明らかに歩留まりの低い半導体ウエハまたはロットの最終確認が省略できるので、最終確認に要する時間を短くすることができる。 A function for instructing whether or not to perform the determination of the presence or absence of AUF is added after the determination of the presence or absence of AUF is performed in 1 to 7 AUF determination modes. Further, a function for instructing whether or not to determine whether a chip is good or defective for each semiconductor wafer is added after the determination of whether a chip is good or defective in the semiconductor wafer. Further, a function for instructing whether or not to determine whether a chip is good or defective for each lot is added after determining whether a chip is good or bad in a lot. By instructing whether or not to perform the determination of the presence / absence of an AUF and the determination of whether the chip is good or bad, the final confirmation of a semiconductor wafer or a lot with a clearly low yield can be omitted, so the time required for the final confirmation Can be shortened.
次に、AUF(n)工程で“AUF無し”と判定され、かつ特定のテストまたはチップの良・不良の判定で規格を満たした半導体ウエハは、次の出荷データを作成する工程(図1の出荷データ作成工程)へ進める。この出荷データ作成工程では、出荷時に半導体装置に添付する製品仕様および特性データなどを自動的に作成する。 Next, in the AUF (n) process, it is determined that “no AUF” and the semiconductor wafer that satisfies the standard by the specific test or the determination of good / bad of the chip is a process of creating the next shipment data (FIG. 1). Proceed to the shipping data creation process. In this shipment data creation step, product specifications and characteristic data attached to the semiconductor device at the time of shipment are automatically created.
一方、AUF1工程およびAUF(n)工程において“AUF有り”と判定された半導体ウエハは、自動処理工程(図1の自動処理工程)へ進める。この自動処理工程では、“AUF有り”と判定された全ての半導体ウエハに対して、AUFの周辺チップまたは隣接チップ、例えばAUFの周辺1列または2列の良チップを不良が潜在するチップ(潜在不良チップと言う)と考えて、これら良チップの不良化の処理をコンピュータ処理などによって自動的に実施する。不良化されるAUF周辺の良チップの列数は、不良化による良チップの損失数と良チップの品質とを考慮して決定される。 On the other hand, the semiconductor wafer determined as “AUF present” in the AUF1 step and the AUF (n) step proceeds to the automatic processing step (automatic processing step in FIG. 1). In this automatic processing process, peripheral chips of the AUF or adjacent chips, for example, one or two good chips in the peripheral area of the AUF are defective chips (potential) The defective chip processing is automatically executed by computer processing or the like. The number of good chips around the AUF to be defective is determined in consideration of the number of good chip losses due to the defect and the quality of the good chips.
図13(a)は、潜在不良チップの選択方法の一例を説明する概略チップ分布図、(b)は同図(a)のA−A’線に配置されたチップのIsbの値を示す概略グラフ図である。例えば上記P検1工程において、スペック(規定された値)よりも大きいIsbを有するチップは不良チップ(Fail)NCと判定され、小さいIsbを有するチップは良チップ(Pass)PCと判定される。しかし、良チップと判定されたチップであってもスペックに近い良チップは、不良チップとなるポテンシャルが大きい。従って、このようなAUFが有る半導体ウエハにおいては、AUFの周囲の良チップPCを潜在不良チップUPCとして検出することが重要であると考えられる。 FIG. 13A is a schematic chip distribution diagram for explaining an example of a method for selecting a latent defective chip, and FIG. 13B is a schematic diagram showing Isb values of chips arranged on the line AA ′ in FIG. FIG. For example, in the P test 1 step, a chip having an Isb larger than a specification (specified value) is determined as a defective chip (Fail) NC, and a chip having a small Isb is determined as a good chip (Pass) PC. However, even if the chip is determined to be a good chip, a good chip close to the specification has a great potential to become a defective chip. Therefore, in a semiconductor wafer having such an AUF, it is considered important to detect a good chip PC around the AUF as a latent defective chip UPC.
図14は、前記図3に示したIsbテストのテスト結果において、AUFの周辺1列の良チップを不良化した半導体ウエハ上のチップ分布図である。「z」が不良化した良チップである。Isbテストの結果からは、603個の有効チップの数に対して392個の良チップが得られたが、良チップの不良化により良チップの数は279個となり、取得できる良チップの数は減少する。しかし、AUFの有る全ての半導体ウエハに対して、不良ポテンシャルが潜在する可能性のあるチップを除くことができるので、不良ポテンシャルが潜在するチップの流出を止めることができ、この潜在不良チップの流出による製品出荷後の半導体装置の品質の低下を防ぐことができる。 FIG. 14 is a chip distribution diagram on the semiconductor wafer in which the good chips in one row around the AUF are defective in the test result of the Isb test shown in FIG. “Z” is a good chip with a defect. From the results of the Isb test, 392 good chips were obtained with respect to the number of 603 effective chips, but the number of good chips became 279 due to the failure of the good chips. Decrease. However, since all of the semiconductor wafers with AUF can be excluded from chips that have potential defects, the outflow of chips with potential defects can be stopped. It is possible to prevent the quality of the semiconductor device from being deteriorated after product shipment.
この判定結果は、検査装置またはデータベースなどに格納され、半導体ウエハ上のチップ分布図として端末または検査装置などに表示することができる。さらに潜在不良と判断されたチップには不良のマーキングが打たれる。なお、P検1工程またはP検(n)工程で不良と判断されたチップに不良のマーキングを打ったが、まとめてこの工程で不良チップおよび潜在不良チップに不良のマーキングを打ってもよい。 The determination result is stored in an inspection apparatus or a database, and can be displayed on a terminal or an inspection apparatus as a chip distribution map on a semiconductor wafer. Further, a defective marking is applied to a chip determined to be a latent defect. In addition, although the defect marking was put on the chip determined to be defective in the P inspection 1 step or the P inspection (n) step, the defective chip and the latent defective chip may be collectively marked in this step.
良チップを不良化する自動処理工程では、“AUF有り”の半導体ウエハを流すか否かの基準を設定している。設定基準の1つとして、例えば潜在不良チップを考慮した良品チップ歩留まりを挙げることができる。ここで言う良品チップ歩留まりとは、1枚の半導体ウエハから得られる良チップの数(有効チップの数から不良チップと潜在不良チップとの合計の数を引いた数)を有効チップ数で割った値を小数点表示またはパーセント表示したものであり、潜在不良チップを考慮しないGW歩留まりとは異なる。 In the automatic processing step for deteriorating good chips, a standard is set as to whether or not to flow the “AUF present” semiconductor wafer. As one of the setting criteria, for example, a good chip yield considering latent defective chips can be cited. The good chip yield mentioned here is the number of good chips obtained from one semiconductor wafer (the number of effective chips minus the total number of defective chips and latent defective chips) divided by the number of effective chips. The value is displayed as a decimal point or a percentage, and is different from the GW yield that does not consider a potential defective chip.
次に、自動処理工程で目標とする設定基準を満たした半導体ウエハは、出荷データを作成する工程(図1の出荷データ作成工程)へ進める。 Next, the semiconductor wafer that satisfies the target setting criteria in the automatic processing process proceeds to a process of generating shipping data (shipping data generating process in FIG. 1).
一方、自動処理工程で目標とする設定基準を満たさない半導体ウエハは、作業者による解析が行われる(図1の解析工程)。ここで不良原因が調べられ、例えばネットワークを経由して半導体ウエハの各製造工程へ解析結果などが送られる。 On the other hand, the semiconductor wafer that does not satisfy the target setting criteria in the automatic processing process is analyzed by the operator (analysis process in FIG. 1). Here, the cause of the defect is examined, and the analysis result is sent to each manufacturing process of the semiconductor wafer via the network, for example.
続いて、作業者により半導体ウエハを出荷するか否かの判断が行われる(図1の流動判断工程)。上記自動処理工程において設定基準を満たさない半導体ウエハであっても、例えば良チップを数個でも取得したい場合などは、出荷データ作成工程へ進めることができる。一方、良チップの不良化により全く良チップが取得できなくなった半導体ウエハなどは廃棄される(図1のスクラップ4工程)。 Subsequently, the operator determines whether or not to ship the semiconductor wafer (flow determination step in FIG. 1). Even if it is a semiconductor wafer that does not meet the setting criteria in the automatic processing step, for example, when it is desired to acquire even a few good chips, it is possible to proceed to a shipping data creation step. On the other hand, a semiconductor wafer or the like for which good chips cannot be obtained at all due to defective good chips is discarded (scrap four steps in FIG. 1).
次に、出荷データが作成された半導体ウエハは、梱包され(図1の梱包工程)、顧客へ出荷される(図1の出荷工程)。その後、後工程(図1の後工程)において半導体ウエハを切り分け、マーキングの打たれていない良チップだけを製品に組み立てる。例えばまず、チップをリードフレーム上に載せて、チップ上の電極とリードフレーム上の電極とを金線で接続する。さらにモールド樹脂でチップを封入し、品名などを捺印し、リードにメッキし、リードフレームから1個1個のチップを切り分ける。リードを様々な形状に加工した後、仕上がったチップを製品規格に沿って選別し、信頼性をチェックし、最終検査を通ったチップが製品として完成される。 Next, the semiconductor wafer on which the shipping data is created is packed (packing process in FIG. 1) and shipped to the customer (shipping process in FIG. 1). Thereafter, the semiconductor wafer is cut in a post-process (the post-process in FIG. 1), and only good chips that are not marked are assembled into a product. For example, first, a chip is placed on a lead frame, and an electrode on the chip and an electrode on the lead frame are connected by a gold wire. Further, the chip is encapsulated with mold resin, the product name and the like are printed, the lead is plated, and each chip is cut from the lead frame. After processing the leads into various shapes, the finished chips are sorted according to product specifications, checked for reliability, and the chips that have passed the final inspection are completed as products.
このように、本実施の形態によれば、複数の判定モードを用いてAUFを定量的に定義することで、AUFの有無の判定を全ての半導体ウエハに対して実施できるので、不良ポテンシャルが潜在するチップの検出率を向上させることができる。これにより、不良ポテンシャルが潜在するチップの流出を防ぐことができて、製品出荷後における半導体装置の品質の低下を回避することができる。さらに、AUFの有無の判定を自動的に行うことによって、作業者が処理する時間よりもAUFの有無の判定に要する時間が短くなるので、ウエハテスト工程における作業効率の向上を図ることができる。 As described above, according to the present embodiment, since the AUF is quantitatively defined using a plurality of determination modes, the presence / absence of AUF can be determined for all semiconductor wafers. It is possible to improve the chip detection rate. As a result, it is possible to prevent the outflow of a chip having a defective potential, and to avoid deterioration of the quality of the semiconductor device after product shipment. Further, by automatically determining the presence or absence of AUF, the time required for determining the presence or absence of AUF is shorter than the time required for processing by the operator, so that the work efficiency in the wafer test process can be improved.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
例えば前記実施の形態では、AUFを検出する方法として7つのAUFモードを例示したが、これに限定されるものではない。 For example, in the above embodiment, seven AUF modes are exemplified as a method for detecting AUF, but the present invention is not limited to this.
本発明の半導体装置の製造方法は、半導体装置の検査工程に適用することができる。 The method for manufacturing a semiconductor device of the present invention can be applied to a semiconductor device inspection process.
SW 半導体ウエハ
WT ウエハテスト工程
NC 良チップ
PC 不良チップ
UPC 潜在不良チップ
SW semiconductor wafer WT wafer test process NC good chip PC bad chip UPC latent bad chip
Claims (9)
(a)半導体ウエハに形成された全てのチップに特定のテストを実施する工程、
(b)前記特定のテストの結果から、各々のチップが良チップかまたは不良チップかを判定する工程、
(c)前記(b)工程の判定の結果から、前記半導体ウエハ内に不良チップの分布が有るかまたは無いかを判定する工程、
ここで、前記(c)工程は、前記特定のテストを実施した全ての半導体ウエハを対象とする。 A semiconductor device manufacturing method including the following steps:
(A) performing a specific test on all the chips formed on the semiconductor wafer;
(B) determining whether each chip is a good chip or a defective chip from the result of the specific test;
(C) A step of determining whether or not there is a distribution of defective chips in the semiconductor wafer from the result of the determination in the step (b).
Here, the step (c) targets all semiconductor wafers that have undergone the specific test.
(d)前記(c)工程で前記半導体ウエハ内に不良チップの分布が有ると判定された半導体ウエハに対して、前記不良チップの分布の周辺の良チップを潜在不良チップとする工程。 The method for manufacturing a semiconductor device according to claim 1 further includes the following steps:
(D) A step of setting a good chip around the defective chip distribution as a latent defective chip for the semiconductor wafer determined to have a distribution of defective chips in the semiconductor wafer in the step (c).
(i)格子状エリアに分割された歩留まりの偏り、
(ii)同心円状エリアに分割された歩留まりの偏り、
(iii)内周エリアと外周エリアとに分割された歩留まりの偏り、
(iv)放射状エリアに2n乗分割されたエリアに依存する歩留まりの偏り、
(v)特定のチップ数で塊となって存在する不良カテゴリ、
(vi)直線状に連続して存在するN個の不良カテゴリ、
(vii)前記半導体ウエハの行方向または列方向に依存する歩留まりの偏り。 6. The method of manufacturing a semiconductor device according to claim 5, wherein the plurality of determination modes include some or all of the following:
(I) Yield bias divided into grid-like areas,
(Ii) yield bias divided into concentric areas,
(Iii) Yield bias divided into inner and outer peripheral areas,
(Iv) Yield bias depending on the area divided by 2n into a radial area,
(V) a defect category that exists in a lump with a specific number of chips,
(Vi) N defect categories that exist continuously in a straight line,
(Vii) Yield bias depending on the row direction or column direction of the semiconductor wafer.
(c1)有効チップの数に対する良チップの数の割合を計算し、前記割合が規定された値を満たさない半導体ウエハを破棄する工程。 2. The method of manufacturing a semiconductor device according to claim 1, wherein the step (c) further includes the following steps:
(C1) A step of calculating a ratio of the number of good chips to the number of effective chips and discarding a semiconductor wafer in which the ratio does not satisfy a prescribed value.
(c2)前記特定のテストの結果が規定された値を満たさない半導体ウエハを破棄する工程。 2. The method of manufacturing a semiconductor device according to claim 1, wherein the step (c) further includes the following steps:
(C2) A step of discarding a semiconductor wafer whose result of the specific test does not satisfy a specified value.
(d1)有効チップの数に対する良チップから潜在不良チップを引いた数の割合を計算し、前記割合が規定された値を満たさない前記半導体ウエハを破棄する工程。 4. The method of manufacturing a semiconductor device according to claim 3, wherein the step (d) further includes the following steps:
(D1) A step of calculating a ratio of the number of good chips to the number of effective chips minus latent defective chips, and discarding the semiconductor wafer in which the ratio does not satisfy a specified value.
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