JP3758261B2

JP3758261B2 - Field effect transistor

Info

Publication number: JP3758261B2
Application number: JP34479796A
Authority: JP
Inventors: 誠稲井; 弘之瀬戸; 富士雄奥井; 進福田; 昶有吉
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 1996-12-25
Filing date: 1996-12-25
Publication date: 2006-03-22
Anticipated expiration: 2016-12-25
Also published as: JPH10189946A

Description

【０００１】
【発明の属する技術分野】
この発明は、電界効果トランジスタの構造に関するものである。
【０００２】
【従来の技術】
一般に、電界効果トランジスタの性能を向上させるには、ソースおよびドレイン各領域における接触抵抗（Ｒ_c）および直列抵抗（Ｒ_s）などの寄生抵抗の低減化が要求される。
ところで、この発明にとって興味ある電界効果トランジスタとして、図５に示すような変調ドープ型ヘテロ構造の電界効果トランジスタ１や図６に示すようなドープチャンネル型ヘテロ構造の電界効果トランジスタ１１がある。
【０００３】
図５に示した変調ドープ型ヘテロ構造の電界効果トランジスタ１は、半絶縁性ＧａＡｓ基板２上に、それぞれ、エピタキシャル成長法により、高抵抗半導体バッファ層３を形成し、この高抵抗バッファ層３上に、アンドープのｉ−ＩｎＧａＡｓからなる高抵抗の電子走行層４を形成し、この電子走行層４上に、Ｓｉドープされたｎ−ＡｌＧａＡｓからなる低抵抗の障壁層（電子供給層）５を形成し、さらに、その上に、ｎ−ＧａＡｓからなる低抵抗コンタクト層６を形成してなる積層構造を有している。
【０００４】
上述の低抵抗コンタクト層６の表面には、オーミック電極からなるソース電極７およびドレイン電極８が形成され、それによって、ソースおよびドレイン各領域が形成される。また、低抵抗コンタクト層６の一部は除去され、それによって露出した障壁層５の表面には、ショットキー電極からなるゲート電極９が形成され、ここにゲート領域が形成される。
【０００５】
他方、図６に示すようなドープチャンネル型ヘテロ構造の電界効果トランジスタ１１は、電子走行層４がＳｉドープされた低抵抗のｎ−ＩｎＧａＡｓから構成され、障壁層５がアンドープの高抵抗のｉ−ＡｌＧａＡｓから構成されている点を除いて、上述の電界効果トランジスタ１の積層構造と実質的に同様の構造を有している。
【０００６】
これらの電界効果トランジスタ１および１１のように、ソースおよびドレイン各領域から電子走行層４に至る経路に、障壁層５をもって与えられるヘテロ障壁あるいは高抵抗層が存在する電界効果トランジスタの場合、ソースおよびドレイン各領域から電子走行層４に至るアクセス抵抗（ソース／ゲート間またはドレイン／ゲート間の直列抵抗）が大きくなるため、ソース電極７およびドレイン電極８を構成するオーミック電極に含まれるオーミック金属によるアロイ領域１０を、破線で示すように、電子走行層４を越える領域にまでアロイ拡散させて形成している。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した図５および図６に示したようなヘテロ構造の電界効果トランジスタ１および１１には、次のような解決されるべき問題がある。
（１）図７に示すように、低抵抗コンタクト層６の厚み（ｄ_c）を、アロイ領域１０の深さであるオーミックシンタ深さ（ｄ_a）に応じて薄くする必要があるため、ソース電極７（またはドレイン電極８）からゲート電極９に至る低抵抗コンタクト層６の部分における直列抵抗Ｒ_sgが大きくなる。
【０００８】
（２）同じく図７に示すように、アロイ領域１０が低抵抗コンタクト層６を越えて電子走行層４にまで至ると、低抵抗コンタクト層６とアロイ領域１０との接触面積は、低抵抗コンタクト層６中にあるアロイ領域１０の側面の面積、すなわち低抵抗コンタクト層６の厚み（ｄ_c）×ソース電極７（またはドレイン電極８）の幅（Ｗ）で規定される面積に過ぎない。また、上述の（１）のように、低抵抗コンタクト層６の厚み（ｄ_c）を薄くするとき、これに比例して、アロイ領域１０と低抵抗コンタクト層６との接触面積も減少するため、結果として、接触抵抗Ｒ_cが増大する。
【０００９】
（３）図８に示すように、アロイ領域１０が電子走行層４にまで至ると、電子走行層４に対して水平方向の電界成分（矢印１２）が増加するため、特に大きな電界が加わるドレイン電極８の端部では、この水平方向の電界のため、ゲート電極９直下の空乏層が水平方向に延び、実効的なゲート長が長くなる（Ｌ_g→Ｌ_g＋ΔＬ_g）。
【００１０】
これらの問題は、いずれも、電界効果トランジスタの高性能化を妨げる要因となる。
そこで、この発明の目的は、接触抵抗および直列抵抗を低くすることができるとともに、実効的なゲート長を長くする効果の小さい、電界効果トランジスタを提供しようとすることである。
【００１１】
【課題を解決するための手段】
この発明は、電子走行層の上に障壁層が積層され、この障壁層の上にゲート電極およびその両側に位置する低抵抗コンタクト層が積層され、ゲート電極の両側に位置する低抵抗コンタクト層の表面にオーミック電極を形成してそれぞれソース電極およびドレイン電極とした、電界効果トランジスタに向けられるものであって、上述した技術的課題を解決するため、次のような構成を備えることを特徴としている。
【００１２】
すなわち、この発明では、まず、低抵抗コンタクト層の厚みが、オーミック電極のアロイ侵入深さ以上に選ばれる。
【００１３】
そして、この発明の第１の局面では、低抵抗コンタクト層に接する障壁層が、高抵抗であり、かつ低抵抗コンタクト層と同じ電子親和力を有する材料から構成され、あるいは、この発明の第２の局面では、低抵抗コンタクト層の厚みが０．０５μｍ以上であり、低抵抗コンタクト層に接する障壁層の一部が、低抵抗であり、かつ電子走行層より小さい電子親和力を有する材料から構成されていたりする。
【００１５】
【実施例１】
図１には、この発明の実施例１による電界効果トランジスタ２１の断面構造が図解的に示されている。
図１を参照して、電界効果トランジスタ２１は、半絶縁性ＧａＡｓ基板２２を含む。
【００１６】
ＧａＡｓ基板２２上には、エピタキシャル成長法により、キャリア濃度１×１０¹⁶cm^-3以下の高抵抗半導体バッファ層２３が形成される。
高抵抗半導体バッファ層２３上には、エピタキシャル成長法により、Ｓｉドープされたｎ−ＩｎＧａＡｓからなる低抵抗の電子走行層２４が形成される。
電子走行層２４上には、エピタキシャル成長法により、残留キャリア濃度１０¹⁶cm^-3以下のアンドープのｉ−ＧａＡｓからなる高抵抗の障壁層２５が形成される。
【００１７】
障壁層２５上には、エピタキシャル成長法により、Ｓｉドープされたｎ−ＧａＡｓからなる低抵抗コンタクト層２６が０．１μｍの厚みをもって形成される。
このようにして、ＧａＡｓ基板２２上に、高抵抗バッファ層２３、電子走行層２４、障壁層２５および低抵抗コンタクト層２６が順次積層されて得られた積層構造において、低抵抗コンタクト層２６に接する障壁層２５は、上述のように高抵抗であるとともに、低抵抗コンタクト層２６と同じ電子親和力を有する材料から構成されている。
【００１８】
上述の積層構造を得た後、メサエッチングまたはイオン注入により素子間分離が行なわれる。
その後、低抵抗コンタクト層２６の表面には、フォトリソグラフィ、蒸着、およびリフトオフ法により、たとえばＡｕＧｅ５０ｎｍ／Ｎｉ１５ｎｍ／Ａｕ２００ｎｍのオーミック電極からなるソース電極２７およびドレイン電極２８が形成され、それによって、ソースおよびドレイン各領域が形成される。
【００１９】
このとき、ソース電極２７およびドレイン電極２８を構成するオーミック電極に含まれるＡｕＧｅ合金によって、ソース電極２７およびドレイン電極２８下において、破線で示すようなオーミックアロイ領域２９が形成される。
また、再びフォトリソグラフィにより、ゲートパターンが開口され、この開口領域において、少なくとも低抵抗コンタクト層２６の厚み分がエッチングにより除去される。この除去によって露出した障壁層２５の表面には、蒸着およびリフトオフ法により、たとえばＴｉ／Ｐｔ／Ａｕショットキー電極からなるゲート電極３０が形成され、ここにゲート領域が形成される。
【００２０】
このようにして、電界効果トランジスタ２１が完成される。
この電界効果トランジスタ２１において、低抵抗コンタクト層２６の厚みは、オーミック電極のアロイ侵入深さ、すなわちアロイ領域２９の厚み以上に選ばれている。上述のように、たとえば、低抵抗コンタクト層２６の厚みが０．１μｍに選ばれ、かつオーミック電極に含まれるＡｕＧｅ合金層の厚みが５０ｎｍに選ばれたとき、アロイ領域２９の厚みを低抵抗コンタクト層２６の厚みの範囲内に留めることができる。これら両者の厚みに関して、低抵抗コンタクト層２６の厚みが０．０５μｍ以上であれば、ＡｕＧｅ合金層の厚みを０．０１μｍ以下とするとき、アロイ領域２９の厚みを低抵抗コンタクト層２６の厚みの範囲内に留めることができる。
【００２１】
なお、この実施例１で示した電界効果トランジスタ２１において、低抵抗コンタクト層２６、障壁層２５、電子走行層２４、および基板２２の各材料は、それぞれ、ＧａＡｓ、ＧａＡｓ、ＩｎＧａＡｓ、およびＧａＡｓであったが、この組合せに限らず、以下の表１に示すような他の材料の組合せも可能である。たとえば、上述の実施例では、低抵抗コンタクト層２６に接する障壁層２５は、低抵抗コンタクト層２６と同じ電子親和力を有する材料から構成されていたが、低抵抗コンタクト層２６より大きい電子親和力を有する材料から構成されていてもよい。
【００２２】
【表１】

【００２３】
【実施例２】
図２には、この発明の実施例２による電界効果トランジスタ３１の断面構造が図解的に示されている。なお、図２において、前述した図１に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
図２を参照して、電界効果トランジスタ３１を得るため、実施例１の場合と実質的に同様の方法をもって、半絶縁性ＧａＡｓ基板２２上に、キャリア濃度１×１０¹⁶cm^-3以下の高抵抗半導体バッファ層２３、アンドープのｉ−ＩｎＧａＡｓからなる高抵抗の電子走行層２４、キャリア濃度１０¹⁸cm^-3のＳｉドープされたｎ−ＩｎＧａＰからなる低抵抗の障壁層（電子供給層）２５、および、厚み０．１μｍのＳｉドープされたｎ−ＧａＡｓからなる低抵抗コンタクト層２６が順次形成される。
【００２４】
ここで、低抵抗コンタクト層２６に接する障壁層（電子供給層）２５の一部は、低抵抗であり、かつ電子走行層２４より小さい電子親和力を有する材料から構成されている。
このように、ＧａＡｓ基板２２上に、高抵抗バッファ層２３、電子走行層２４、障壁層２５および低抵抗コンタクト層２６が順次積層された積層構造を得た後、メサエッチングまたはイオン注入により素子間分離が行なわれる。
【００２５】
その後、低抵抗コンタクト層２６の表面には、実施例１と同様の方法および材料をもって、ソース電極２７およびドレイン電極２８が形成され、それによって、ソースおよびドレイン各領域が形成される。
また、再びフォトリソグラフィにより、ゲートパターンが開口され、この開口領域において、少なくとも低抵抗コンタクト層２６の厚み分がエッチングにより除去される。この除去によって露出した障壁層２５の表面には、実施例１と同様の方法および材料をもって、ゲート電極２９が形成され、ここにゲート領域が形成される。
【００２６】
このようにして、電界効果トランジスタ３１が完成される。
なお、この実施例２で示した電界効果トランジスタ３１において、低抵抗コンタクト層２６、障壁層２５、電子走行層２４、および基板２２の各材料は、それぞれ、ＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓ、およびＧａＡｓであったが、この組合せに限らず、以下の表２に示すような他の材料の組合せも可能である。
【００２７】
【表２】

【００２９】
【発明の効果】
この発明によれば、接触抵抗および直列抵抗が低く、また、実効的なゲート長を長くする効果の小さい、電界効果トランジスタを得ることができる。このことを、この発明に係る電界効果トランジスタにおける、ソースおよびゲート部分を図解的に示す図３、およびドレインおよびゲート部分を図解的に示す図４を参照しながら、より具体的に説明する。なお、図３および図４には、低抵抗コンタクト層２６、障壁層（電子供給層）２５および電子走行層２４を順次積層した積層構造を有する、より特定的な電界効果トランジスタが図示されている。
【００３０】
低抵抗コンタクト層２６の厚み（ｄ_c）を、アロイ領域２９の侵入深さ（ｄ_a）以上に厚くすることによって、図３に示すように、ソース電極２７（またはドレイン電極２８）からゲート電極３０に至る低抵抗コンタクト層２６の部分における直列抵抗Ｒ_sgが低減される。また、低抵抗コンタクト層２６とアロイ領域２９との接触面積としては、アロイ領域２９の側面の面積だけでなく、アロイ領域２９の底面の面積も加えられるので、接触抵抗Ｒ_cも低減される。
【００３１】
さらに、図４に示すように、アロイ領域２９が電子走行層２４にまで至らず、電子走行層２４の上方に位置しているので、電界を矢印３２で示すように、電子走行層２４に対して水平方向の電界成分が減少し、そのため、ゲート電極３０直下の空乏層の水平方向への拡がりが抑制される。したがって、実効的なゲート長を長くする（Ｌ_g→Ｌ_g＋ΔＬ_g）効果が小さくなるので、結果として、この実効ゲート長を短くすることができる。
【００３２】
したがって、この発明によれば、相互コンダクタンスおよび遮断周波数の高い電界効果トランジスタを得ることができる。
【図面の簡単な説明】
【図１】この発明の実施例１による電界効果トランジスタ２１を図解的に示す断面構造図である。
【図２】この発明の実施例２による電界効果トランジスタ３１を図解的に示す断面構造図である。
【図３】この発明の効果を説明するための電界効果トランジスタのソースおよびゲート部分を示す図解図である。
【図４】この発明の効果を説明するための電界効果トランジスタのドレインおよびゲート部分を示す図解図である。
【図５】第１の従来技術による電界効果トランジスタ１を図解的に示す断面構造図である。
【図６】第２の従来技術による電界効果トランジスタ１０を図解的に示す断面構造図である。
【図７】従来技術の問題を説明するための電界効果トランジスタのソースおよびゲート部分を示す図解図である。
【図８】従来技術の問題を説明するための電界効果トランジスタのドレインおよびゲート部分を示す図解図である。
【符号の説明】
２１，３１電界効果トランジスタ
２２ＧａＡｓ基板
２４電子走行層
２５障壁層（または電子供給層）
２６低抵抗コンタクト層
２７ソース電極
２８ドレイン電極
２９アロイ領域
３０ゲート電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a structure of a field effect transistor.
[0002]
[Prior art]
In general, in order to improve the performance of a field effect transistor, it is required to reduce parasitic resistance such as contact resistance (R _c ) and series resistance (R _s ) in the source and drain regions.
By the way, there are a field effect transistor 1 having a modulation doped hetero structure as shown in FIG. 5 and a field effect transistor 11 having a doped channel hetero structure as shown in FIG.
[0003]
In the modulation-doped heterostructure field effect transistor 1 shown in FIG. 5, a high-resistance semiconductor buffer layer 3 is formed on a semi-insulating GaAs substrate 2 by an epitaxial growth method, and the high-resistance buffer layer 3 is formed on the high-resistance buffer layer 3. Then, a high-resistance electron transit layer 4 made of undoped i-InGaAs is formed, and a low-resistance barrier layer (electron supply layer) 5 made of Si-doped n-AlGaAs is formed on the electron transit layer 4. Furthermore, it has a laminated structure in which a low resistance contact layer 6 made of n-GaAs is formed thereon.
[0004]
A source electrode 7 and a drain electrode 8 made of ohmic electrodes are formed on the surface of the low-resistance contact layer 6 described above, whereby source and drain regions are formed. A part of the low-resistance contact layer 6 is removed, and a gate electrode 9 made of a Schottky electrode is formed on the surface of the barrier layer 5 exposed thereby, and a gate region is formed here.
[0005]
On the other hand, a field effect transistor 11 having a doped channel type heterostructure as shown in FIG. 6 is composed of a low resistance n-InGaAs in which the electron transit layer 4 is doped with Si, and the barrier layer 5 is an undoped high resistance i−. Except for being composed of AlGaAs, it has substantially the same structure as the stacked structure of the field effect transistor 1 described above.
[0006]
Like these field effect transistors 1 and 11, in the case of a field effect transistor in which a hetero barrier or a high resistance layer provided with the barrier layer 5 exists in the path from the source and drain regions to the electron transit layer 4, Since the access resistance (source / gate or series resistance between the drain / gate) from each drain region to the electron transit layer 4 is increased, an alloy made of ohmic metal contained in the ohmic electrodes constituting the source electrode 7 and the drain electrode 8 is used. The region 10 is formed by alloy diffusion up to a region beyond the electron transit layer 4 as indicated by a broken line.
[0007]
[Problems to be solved by the invention]
However, the above-described heterostructure field effect transistors 1 and 11 shown in FIGS. 5 and 6 have the following problems to be solved.
(1) Since the thickness (d _c ) of the low-resistance contact layer 6 needs to be reduced according to the ohmic sintering depth (d _a ), which is the depth of the alloy region 10, as shown in FIG. The series resistance R _sg in the portion of the low resistance contact layer 6 from the electrode 7 (or the drain electrode 8) to the gate electrode 9 increases.
[0008]
(2) Similarly, as shown in FIG. 7, when the alloy region 10 reaches the electron transit layer 4 beyond the low-resistance contact layer 6, the contact area between the low-resistance contact layer 6 and the alloy region 10 is a low-resistance contact. The area of the side surface of the alloy region 10 in the layer 6, that is, the area defined by the thickness (d _c ) of the low resistance contact layer 6 × the width (W) of the source electrode 7 (or the drain electrode 8). Also, as described above (1), when the thickness of the low resistance contact layer 6 (d _c), in proportion to this, also to reduce the contact area between the alloy region 10 and the low resistance contact layer 6 As a result, the contact resistance R _c increases.
[0009]
(3) As shown in FIG. 8, when the alloy region 10 reaches the electron transit layer 4, a horizontal electric field component (arrow 12) increases with respect to the electron transit layer 4. At the end of the electrode 8, due to the horizontal electric field, the depletion layer directly below the gate electrode 9 extends in the horizontal direction, and the effective gate length becomes long (L _g → L _g + ΔL _g ).
[0010]
All of these problems are factors that hinder high performance of the field effect transistor.
SUMMARY OF THE INVENTION An object of the present invention is to provide a field effect transistor that can reduce the contact resistance and series resistance and has a small effect of increasing the effective gate length.
[0011]
[Means for Solving the Problems]
In the present invention , a barrier layer is stacked on an electron transit layer, a gate electrode and low resistance contact layers positioned on both sides thereof are stacked on the barrier layer, and low resistance contact layers positioned on both sides of the gate electrode are stacked. An ohmic electrode is formed on the surface to form a source electrode and a drain electrode, respectively, which are directed to a field effect transistor, and are characterized by having the following configuration in order to solve the technical problem described above. .
[0012]
That is, in the present invention, first, the thickness of the low resistance contact layer is selected to be equal to or greater than the alloy penetration depth of the ohmic electrode .
[0013]
Then, in the first aspect of the present invention, the barrier layer in contact with the low resistance contact layer is a high resistance, and is composed of a material having a low resistance contact layer and the same electronic affinity, or first of the present invention In the aspect 2, the thickness of the low resistance contact layer is 0.05 μm or more, and a part of the barrier layer in contact with the low resistance contact layer is made of a material having a low resistance and an electron affinity smaller than that of the electron transit layer. Have been.
[0015]
[Example 1]
FIG. 1 schematically shows a cross-sectional structure of a field effect transistor 21 according to Embodiment 1 of the present invention.
Referring to FIG. 1, field effect transistor 21 includes a semi-insulating GaAs substrate 22.
[0016]
A high resistance semiconductor buffer layer 23 having a carrier concentration of 1 × 10 ¹⁶ cm ⁻³ or less is formed on the GaAs substrate 22 by epitaxial growth.
On the high-resistance semiconductor buffer layer 23, a low-resistance electron transit layer 24 made of Si-doped n-InGaAs is formed by epitaxial growth.
On the electron transit layer 24, a high-resistance barrier layer 25 made of undoped i-GaAs having a residual carrier concentration of 10 ¹⁶ cm ⁻³ or less is formed by epitaxial growth.
[0017]
On the barrier layer 25, a low resistance contact layer 26 made of Si-doped n-GaAs is formed with a thickness of 0.1 μm by an epitaxial growth method.
Thus, in the laminated structure obtained by sequentially laminating the high-resistance buffer layer 23, the electron transit layer 24, the barrier layer 25, and the low-resistance contact layer 26 on the GaAs substrate 22, the low-resistance contact layer 26 is contacted. As described above, the barrier layer 25 is made of a material having a high resistance and the same electron affinity as that of the low resistance contact layer 26.
[0018]
After obtaining the above laminated structure, element isolation is performed by mesa etching or ion implantation.
Thereafter, a source electrode 27 and a drain electrode 28 made of ohmic electrodes of, for example, AuGe 50 nm / Ni 15 nm / Au 200 nm are formed on the surface of the low-resistance contact layer 26 by photolithography, vapor deposition, and lift-off method. Each region is formed.
[0019]
At this time, an ohmic alloy region 29 as indicated by a broken line is formed under the source electrode 27 and the drain electrode 28 by the AuGe alloy included in the ohmic electrode constituting the source electrode 27 and the drain electrode 28.
Further, the gate pattern is opened again by photolithography, and at least the thickness of the low resistance contact layer 26 is removed by etching in this opening region. On the surface of the barrier layer 25 exposed by this removal, a gate electrode 30 made of, for example, a Ti / Pt / Au Schottky electrode is formed by vapor deposition and lift-off, and a gate region is formed here.
[0020]
In this way, the field effect transistor 21 is completed.
In the field effect transistor 21, the thickness of the low resistance contact layer 26 is selected to be greater than the alloy penetration depth of the ohmic electrode, that is, the thickness of the alloy region 29. As described above, for example, when the thickness of the low resistance contact layer 26 is selected to be 0.1 μm and the thickness of the AuGe alloy layer included in the ohmic electrode is selected to be 50 nm, the thickness of the alloy region 29 is reduced to the low resistance contact. The thickness of the layer 26 can be kept within the range. Regarding the thickness of both, if the thickness of the low resistance contact layer 26 is 0.05 μm or more, the thickness of the alloy region 29 is the thickness of the low resistance contact layer 26 when the thickness of the AuGe alloy layer is 0.01 μm or less. Can stay within range.
[0021]
In the field effect transistor 21 shown in the first embodiment, the materials of the low resistance contact layer 26, the barrier layer 25, the electron transit layer 24, and the substrate 22 are GaAs, GaAs, InGaAs, and GaAs, respectively. However, not only this combination but also other material combinations as shown in Table 1 below are possible. For example, in the above-described embodiment, the barrier layer 25 in contact with the low resistance contact layer 26 is made of a material having the same electron affinity as that of the low resistance contact layer 26, but has an electron affinity larger than that of the low resistance contact layer 26. You may be comprised from the material.
[0022]
[Table 1]

[0023]
[Example 2]
FIG. 2 schematically shows a cross-sectional structure of a field effect transistor 31 according to Embodiment 2 of the present invention. In FIG. 2, elements corresponding to the elements shown in FIG. 1 described above are denoted by the same reference numerals, and redundant description is omitted.
Referring to FIG. 2, in order to obtain field effect transistor 31, a carrier concentration of 1 × 10 ¹⁶ cm ⁻³ or less is formed on semi-insulating GaAs substrate 22 by substantially the same method as in the first embodiment. A resistive semiconductor buffer layer 23; a high-resistance electron transit layer 24 made of undoped i-InGaAs; a low-resistance barrier layer (electron supply layer) 25 made of Si-doped n-InGaP having a carrier concentration of 10 ¹⁸ cm ⁻³ ; Then, a low resistance contact layer 26 made of Si-doped n-GaAs having a thickness of 0.1 μm is sequentially formed.
[0024]
Here, part of the barrier layer (electron supply layer) 25 in contact with the low resistance contact layer 26 is made of a material having a low resistance and is, and the electron transit layer 24 is smaller than the electron affinity.
Thus, after obtaining a laminated structure in which the high-resistance buffer layer 23, the electron transit layer 24, the barrier layer 25, and the low-resistance contact layer 26 are sequentially laminated on the GaAs substrate 22, an inter-element structure is obtained by mesa etching or ion implantation. Separation takes place.
[0025]
Thereafter, the source electrode 27 and the drain electrode 28 are formed on the surface of the low resistance contact layer 26 by the same method and material as in the first embodiment, thereby forming the source and drain regions.
Further, the gate pattern is opened again by photolithography, and at least the thickness of the low resistance contact layer 26 is removed by etching in this opening region. On the surface of the barrier layer 25 exposed by this removal, a gate electrode 29 is formed by the same method and material as in the first embodiment, and a gate region is formed here.
[0026]
In this way, the field effect transistor 31 is completed.
In the field effect transistor 31 shown in Example 2, the materials of the low resistance contact layer 26, the barrier layer 25, the electron transit layer 24, and the substrate 22 are GaAs, InGaP, InGaAs, and GaAs, respectively. However, not only this combination but also other material combinations as shown in Table 2 below are possible.
[0027]
[Table 2]

[0029]
【The invention's effect】
According to the present invention, it is possible to obtain a field effect transistor having low contact resistance and series resistance and a small effect of increasing the effective gate length. This will be described more specifically with reference to FIG. 3 schematically showing the source and gate portions and FIG. 4 schematically showing the drain and gate portions in the field effect transistor according to the present invention. 3 and 4 illustrate a more specific field effect transistor having a laminated structure in which a low-resistance contact layer 26, a barrier layer (electron supply layer) 25, and an electron transit layer 24 are sequentially laminated. .
[0030]
By increasing the thickness (d _c ) of the low resistance contact layer 26 to be greater than the penetration depth (d _a ) of the alloy region 29, as shown in FIG. 3, the source electrode 27 (or drain electrode 28) to the gate electrode The series resistance R _sg in the portion of the low resistance contact layer 26 reaching 30 is reduced. Further, as the contact area between the low resistance contact layer 26 and the alloy region 29, not only the area of the side surface of the alloy region 29 but also the area of the bottom surface of the alloy region 29 is added, so that the contact resistance R _c is also reduced.
[0031]
Furthermore, as shown in FIG. 4, the alloy region 29 does not reach the electron transit layer 24 but is located above the electron transit layer 24, so that the electric field is relative to the electron transit layer 24 as indicated by an arrow 32. As a result, the horizontal electric field component is reduced, and therefore the spread of the depletion layer immediately below the gate electrode 30 in the horizontal direction is suppressed. Therefore, the effect of increasing the effective gate length (L _g → L _g + ΔL _g ) is reduced, and as a result, the effective gate length can be reduced.
[0032]
Therefore, according to the present invention, a field effect transistor having a high mutual conductance and a high cutoff frequency can be obtained.
[Brief description of the drawings]
FIG. 1 is a sectional structural view schematically showing a field effect transistor 21 according to a first embodiment of the invention.
FIG. 2 is a sectional structural view schematically showing a field effect transistor 31 according to a second embodiment of the invention.
FIG. 3 is an illustrative view showing a source and a gate portion of a field effect transistor for explaining an effect of the present invention.
FIG. 4 is an illustrative view showing a drain and a gate portion of a field effect transistor for explaining the effect of the present invention;
FIG. 5 is a sectional structural view schematically showing a field effect transistor 1 according to a first prior art.
FIG. 6 is a sectional structural view schematically showing a field effect transistor 10 according to a second prior art.
FIG. 7 is an illustrative view showing a source and a gate part of a field effect transistor for explaining a problem of the prior art.
FIG. 8 is an illustrative view showing a drain and a gate portion of a field effect transistor for explaining a problem of the prior art.
[Explanation of symbols]
21, 31 Field effect transistor 22 GaAs substrate 24 Electron transit layer 25 Barrier layer (or electron supply layer)
26 Low resistance contact layer 27 Source electrode 28 Drain electrode 29 Alloy region 30 Gate electrode

Claims

A barrier layer is stacked on the electron transit layer, a gate electrode and low resistance contact layers positioned on both sides thereof are stacked on the barrier layer, and are formed on the surface of the low resistance contact layer positioned on both sides of the gate electrode. In a field effect transistor in which an ohmic electrode is formed to be a source electrode and a drain electrode, respectively ,
The thickness of the low resistance contact layer is not less than the alloy penetration depth of the ohmic electrode,
Wherein the barrier layer in contact with the low resistance contact layer is a high resistance, and wherein said is made of a material having a low resistance contact layer and the same electronic affinity field effect transistor.

A barrier layer is stacked on the electron transit layer, a gate electrode and low resistance contact layers positioned on both sides thereof are stacked on the barrier layer, and are formed on the surface of the low resistance contact layer positioned on both sides of the gate electrode. In a field effect transistor in which an ohmic electrode is formed to be a source electrode and a drain electrode, respectively ,
The thickness of the low resistance contact layer, I Alloy penetration depth or der of the ohmic electrode is at 0.05μm or more,
A field effect transistor characterized in that a part of the barrier layer in contact with the low-resistance contact layer is made of a material having a low resistance and an electron affinity smaller than that of the electron transit layer.