JP3748499B2 - Method for manufacturing semiconductor substrate - Google Patents

Description

を満足するように行われることを特徴とする。
【００２０】
また、本発明は、多孔質シリコン層を有する第１の基板を用意する工程、前記多孔質シリコン層を熱処理する熱処理工程、前記多孔質シリコン層上に非多孔質単結晶層を成長させる成長工程、及び前記第１の基板上の前記非多孔質単結晶層を第２の基板上に移設する工程、を有する半導体基板の作製方法において、前記熱処理は、前記非多孔質単結晶層の原料ガスを含まない雰囲気中で且つ、前記熱処理によるシリコンのエッチング量が２ｎｍ以下、及び前記多孔質シリコン層の表面孔密度の変化率ｒ（ｒ＝前記熱処理後の表面孔密度／前記熱処理前の表面孔密度）が、
【００２１】
【外５】

を満足するように行われることを特徴とする。
【００２４】
以下、発明の実施の形態を説明する前に、多孔質シリコン層上への非多孔質単結晶層の形成方法及び、本発明をなすに至った技術的知見について述べる。
【００２５】
まず、多孔質シリコン層上への非多孔質単結晶層（エピタキシャル成長層）の形成方法について、図１のフローチャートを用いて説明する。
【００２６】
まず、多孔質シリコン層を有する基板を用意する（Ｓ１）。
【００２７】
次に、非多孔質単結晶層の成長に先立って、上記多孔質シリコン層を非多孔質単結晶層の原料ガスを含まない雰囲気下で熱処理を行う。
【００２８】
これは、プリベーク工程（Ｓ２）と呼ばれるもので、多孔質シリコン層表面に付着した自然酸化膜を除去等する工程である。
【００２９】
なお、上述の「非多孔質単結晶層の原料ガスを含まない雰囲気下」とは、具体的には、水素ガスを含む還元性雰囲気、又はＨｅ，Ａｒ，Ｎｅ等の不活性ガス雰囲気、又は、超高真空中での熱処理である。
【００３０】
上記プリベーク工程後、原料ガスを投入し、非多孔質単結晶層の成長（Ｓ３）を行う。こうして、多孔質シリコン層上へ、非多孔質単結晶層が形成される。
【００３１】
次に、本発明をなすに至った技術的知見について述べる。
【００３２】
（実験１）
本発明者は、プリベーク工程が、多孔質シリコン層上の単結晶シリコンに導入される積層欠陥にどのような影響を与えているか詳細に調べるために、プリベーク工程により多孔質シリコン層表面の孔密度がどのように変化しているかを観察した。
【００３３】
なお、プリベーク工程の際に、該工程を行う装置内に存在する水分や酸素による孔径、孔密度の変化の影響を最小限に抑えるため、水分、酸素はできるだけ装置内に混入しないようにした。
【００３４】
具体的には、以下に詳述するように、ロードロック室を設けることにより、反応室を直接大気にさらすことなく、ウエハの出し入れを行えるようにしている。そして、反応室のリーク量は２０ｍＴｏｒｒ／分以下、より好ましくは、１０ｍＴｏｒｒ／分以下とするのがよい。また、供給ガス系のガスパネルのリーク量を０．５ｐｓｉ／２４ｈ、より好ましくは０．２ｐｓｉ／２４ｈ以下とするのがよい。
【００３５】
更に、また供給ガスとしては高純度のものを用いることが好ましく、具体的には、例えば、Ｈ₂ ガスを用いてプリベークを行う場合は、装置の近く約２０ｍ以内、好ましくは１０ｍ以内に配置されるガス純化器を通したものを使用するのがよい。純化器としては、加熱したパラジウムセルを透過させるタイプのものや吸着材を装備したフィルター型のものが好適に用いられる。
【００３６】
図２に模式的に示される処理装置を用いた。
【００３７】
２１は反応室（プロセスチャンバー）、２２はロードロック室３２は、搬送室（移載チャンバー）である。２３は、反応室２１と搬送室３２とを仕切るゲートバルブ、２４は搬送室３２とロッドロック室２２を仕切るゲートバルブである。２５は、基板Ｗを加熱する為のランプのような加熱器、２６は基板Ｗを載置するサセプタ、２７，２８，３３は反応室２１とロッドロック室２２室搬送室３２内をそれぞれ排気する為の排気系、２９は反応室２１内に処理ガスを導入する為のガス供給系、３０，３４は、搬送室３２やロッドロック室２２内をパージしたり、昇圧する為のガスを導入する為のガス供給系である。３１は基板Ｗを反応室２１に対して搬入及び搬出する為の搬送アームである。３５はウエハカセットである。
【００３８】
更に変形例として、ロッドロック室２２を、搬送アームを収容する搬送室３２とをゲートバルブ２４で仕切らずに一体化したものであってもよい。
【００３９】
なお、このようなロードロック室付の処理装置を用いて行う熱処理を、便宜上、「系Ａでの熱処理」という。
【００４０】
この系Ａでは、反応室の加熱器を予め稼動させ、サセプタ等を６００℃〜１０００℃程度に昇温させておくことができる。
【００４１】
この方法を採用すると、反応室に導入されたウエハをおよそ１０秒程度で６００℃〜１０００℃に昇温させることが可能であり、昇温時間の短縮、および後述する多孔質シリコンの表面の孔状態の変化が、この熱処理により進行するのを抑制することができる。
【００４２】
ロードロック室付の装置を用いて、多孔質シリコン層を形成した基板を熱処理（プリベーク）だけ施した後、反応容器より取り出して、高分解能走査型電子顕微鏡（ＨＲ−ＳＥＭ）で観察する実験を行った。
【００４３】
多孔質シリコンは、ＨＦ−Ｃ₂ Ｈ₅ ＯＨ−Ｈ₂ Ｏ混合溶液中で陽極化成して作製し、その後、４００℃、酸素雰囲気中で１時間熱処理した（プリ酸化工程）。その後、１．２５％ＨＦ水溶液に２５秒ほど漬け（ＨＦディップ工程）、水洗して、乾燥した後、エピタキシャル成長装置に設置した。図３（ａ）はエピタキシャル成長装置に設置する直前の多孔質シリコン層表面のＳＥＭ像である。直径１０ｎｍ程度の孔が１０¹¹／ｃｍ² の密度で形成されていた。
【００４４】
９５０℃、６００Ｔｏｒｒで、２秒間だけ水素中での熱処理を施した直後の多孔質シリコン層表面のＳＥＭ像を図３（ｂ）に示す。孔密度は多少減少しているが、依然１０¹⁰／ｃｍ² 台であった。孔径は、ほとんど変わらず１０ｎｍ程度であった。
【００４５】
一方、１１００℃で２秒間だけ水素中での処理した多孔質シリコン層表面を観察すると、孔密度は著しく減少し、およそ１０⁶ ／ｃｍ² に減少していた。残留した孔は、図３（ｃ）に示すように孔径が大きくなっており、直径４０ｎｍに及ぶものもあった。孔径の増大は、残留酸素・水分による酸化、エッチングや、表面拡散による拡大、隣接する孔の合体等で生じると考えられる。
【００４６】
図３（ｂ）の場合、多孔質シリコン層上の非多孔質単結晶シリコンに導入される積層欠陥密度は１×１０² 個／ｃｍ² 、図３（ｃ）の場合は、２×１０⁴ 個／ｃｍ² であった。
【００４７】
プリベーク工程については、たとえば、特開平９−１００１９７号公報記載のように、Ｓｉ原子のマイグレーションにより孔の閉塞が起こり、積層欠陥密度の低減につながると考えられていた。
【００４８】
もちろんプリベーク時の温度や時間等の条件、あるいはプリベークを行う装置内の環境によって違いはあるが、今回の実験で、はじめて孔の閉塞が起きる一方で、数は少ないものの孔径の大きな残留孔が生成していることが分かった。プリベーク工程により孔密度は減少しているのに、図３（ｃ）の場合のように積層欠陥密度が大きくなることが分かった。
【００４９】
なお、Ｎ．Ｓａｔｏ ｅｔ ａｌ．Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．３５ ９７３（１９９６）によれば、表面全体の大半の孔はプリベーク工程により封止されるにもかかわらず、依然残留孔がわずかであるが存在し、このわずかの残留孔が積層欠陥の導入原因となっていることを示唆している。
【００５０】
例えば、１０¹¹ｃｍ^-2の表面孔密度が、１０⁴ ｃｍ^-2にまで減少するということは、表面孔の９９．９９９９９％が封止される一方で１０⁴ ｃｍ^-2の孔が残留していることを意味する。
【００５１】
本実験においては、プリベーク工程により孔密度の減少率の大きい図３（ｃ）の方が、減少率の小さい図３（ｂ）よりも積層欠陥密度が大きくなることが分かった。
【００５２】
これは、プリベーク工程により多孔質シリコン層表面の孔密度が減少し、非多孔質に近づく一方で、残留する孔の孔径が拡大すると、積層欠陥密度の低減が望めないことを意味する。
【００５３】
すなわち、プリベーク工程は、多孔質表面の孔密度の減少とともに、一部の孔の径の増大を招くことが分かった、なお、図４（ａ）（ｂ）（ｃ）は、図３（ａ）（ｂ）（ｃ）のＳＥＭ像をそれぞれ模式的に表したものである。
【００５４】
また、前述のロードロック室付の装置を用いて実験を行い求めた多孔質シリコン層表面の残留孔密度と熱処理時間の関係を図５に示す。熱処理条件は、温度は、９５０℃、圧力は６００Ｔｏｒｒ、水素ガス雰囲気中である。
【００５５】
熱処理時間とともに、残留孔密度は、徐々に減少していき、熱処理前の多孔質層表面の孔密度が１０¹¹／ｃｍ² であるのに対して、２００秒たつと孔密度は１０⁷ ／ｃｍ² 程度になることが分かる。もちろん、孔密度が１０⁷ ／ｃｍ² になった場合は、数は少ないものの、孔径の大きな残留孔が発生している。
【００５６】
（実験２）
本発明者は、更にプリベーク後の残留孔密度と積層欠陥密度の相関関係を調べた。その結果を図６に示す。
【００５７】
なお、プリベーク工程の際に、該工程を行う装置内に存在する水分、酸素の影響をできるだけ避けるため、前述のロードロック室付の装置を用いて行った。すなわち、系Ａでの熱処理である。
【００５８】
プリベークを行う直前の多孔質シリコン層表面の孔密度は、およそ１０¹¹／ｃｍ² であるが、図６よりプリベーク後の残留孔密度が１０⁷ ／ｃｍ² 以上であれば、大幅に積層欠陥密度が低減できることが分かった。すなわち、プリベーク前後における残留孔密度の変化率ｒ（＝（プリベーク後の残留孔密度）／（プリベーク前の残留孔密度））が
【００５９】
【外６】

、より好ましくは
【００６０】
【外７】

であれば、積層欠陥密度の低減ができるのである。とくに
【００６１】
【外８】

であれば、著しく積層欠陥密度の低減が可能となる。
【００６２】
プリベーク後の多孔質シリコン層表面の孔密度の大幅な変化は、多孔質シリコン層上の非多孔質単結晶シリコン層中の積層欠陥密度に影響を及ぼすことが明らかになった。
【００６３】
特に、表面の孔（Ｐｏｒｅ）が、シリコンの表面拡散によって変形し、孔密度が大幅に減少する前に、シリコン原料ガスを投入し非多孔質単結晶シリコンの堆積を開始すると、積層欠陥の低減につながることが分かった。
【００６４】
すなわちプリベークに伴う孔密度の減少を、４桁以内、より好ましくは２桁以内に抑制することで、結晶欠陥密度が１０² ／ｃｍ² 程度にまで減少することが、本発明で初めて明らかになった。
【００６５】
なお、多孔質シリコン層には、熱処理（プリベーク）の結果、多孔質シリコン層内で引っ張り応力が印加され格子定数が単結晶シリコンのそれより大きくなる。そして、多孔質シリコン層表面の残留孔の周縁部には、この引っ張り応力が集中し、格子定数はさらに大きくなり、格子不整合による結晶欠陥が導入されやすくなる。
【００６６】
多孔質シリコン表面の孔の平均孔間距離は、孔密度が１０¹¹／ｃｍ² のとき、およそ３０ｎｍである。この距離の場合には孔のサイズ１０〜２０ｎｍに対して、十分に大きくはないため、複数の孔が相互に影響しあい、孔の周縁の応力集中は緩和される。一方、孔密度が１０¹⁰／ｃｍ² では、平均孔間距離は、１００ｎｍ、さらに１０⁹ ／ｃｍ² では、平均孔間距離は３００ｎｍとなり、孔径に対して十分な距離になるため、孔同士の相互作用による孔周縁の応力集中の緩和効果は殆どなくなる結果、結晶欠陥が残留孔の部分で導入されやすくなると考えられる。
【００６７】
（実験３）
さらに、本発明者は、積層欠陥密度と、プリベーク温度との相関を調べた。その結果を示したのが図７である。なお、図中Ａは、系Ａでプリベークを行った場合のデータである。その際の圧力は６００Ｔｏｒｒであった。Ｂ−１，Ｂ−２については、後述する。
【００６８】
積層欠陥密度は、１０００℃を越える高温領域では、１０⁴ ／ｃｍ² 台である。しかし、温度を下げていくと９５０℃付近に欠陥密度の極小値が存在し、積層欠陥密度は、９５０℃で１０² ／ｃｍ² 程度まで減少することが分かった。すなわち、プリベーク温度は、１０００℃以下、より具体的には、８８０℃以上１０００℃以下、より好ましくは、８７０℃以上９７０℃以下、更に好ましくは、９００℃以上９５０℃以下であればよい。
【００６９】
なお、プリベーク温度と積層欠陥密度との関係は常に図７のＡのような相関があるわけではない。系Ａとは異なり、ロードロック室のない大気開放型の反応室をもつ装置（以下、当該装置を用いて行う熱処理を「系Ｂでの熱処理」という。）を用いて、７６０Ｔｏｒｒの圧力下で同様の実験を行ったところ、積層欠陥密度は、プリベーク温度を上げるのに伴い、減少している（Ｂ−１）。また、系Ｂ−２は成長初期のシリコンソースガスの供給量を少なくして、成長速度を著しく抑制したものである。系Ｂ−１に比して、温度に依らず積層欠陥密度が約１／３に減少しているものの、いずれの場合にも積層欠陥密度は熱処理温度を高温にして初めて低減されている。系Ｂについては、佐藤らのデータ（Ｎ．Ｓａｔｏ ｅｔ．ａｌ．Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．３５（１９９６）９７３）に報告のデータである。
【００７０】
なお、このように熱処理温度を高温にすることで欠陥密度が低減される理由は、次のとおりである。系Ｂ−１、Ｂ−２では、装置内に酸素、水分が多く存在し昇温過程で、残留酸素・水分によりシリコン表面に酸化シリコンが一旦形成される。
【００７１】
低温領域（１０５０℃以下）では、形成された酸化シリコンを除去しきれないので、欠陥密度が高くなる。ところが熱処理温度十分に高く、そして時間を十分に確保すると、形成された酸化シリコンが除去される結果、結晶欠陥密度が減少し始める。
【００７２】
以上のことから、プリベーク温度と積層欠陥密度との相関は、プリベークを行う環境（酸素、水分量）によっても違いがあることが分かった。
【００７３】
（実験４）
系Ａと系Ｂでの反応容器内に存在する酸素、水分等の量の違いを調べるため、熱処理（プリベーク）の際に、どの程度シリコンがエッチングされるかを調べた。
【００７４】
その結果を図８に示す。
【００７５】
微量の酸素分や水分が系に存在している場合、これらの濃度が低ければシリコンをエッチングすることは、Ｆ．Ｗ．Ｓｗｉｔｈ ｅｔ．ａｌ．Ｊ．Ｅｌｅｃｒｏｃｈｅｍ．Ｓｏｃ．１２９ １３００（１９８２）やＧ．Ｇｈｉｄｉｎｉ ｅｔ．ａｌ．Ｅｌｅｃｒｏｃｈｅｍ．Ｓｏｃ．１３１ ２９２４（１９８４）に報告されている。
【００７６】
一方、水分等の濃度が高くなると、シリコンを酸化して酸化シリコンを形成する。そして、この酸化シリコンは、温度上昇に伴い、隣接するシリコンと反応し、エッチングされてしまう。ＳｉＯ₂ ＋Ｓｉ→２ＳｉＯ↑との反応をおこすのである。
【００７７】
結局、系に残留する酸素分、水分は昇温中にシリコンのエッチングに寄与するので、反応容器内の残留酸素・水分量の大小は、シリコンのエッチング量を調べることによって把握できる。
【００７８】
図８に２つ系Ａ，Ｂにおける、非多孔質単結晶シリコンのエッチングによる厚み減少量の時間依存性を示す。系Ａでの熱処理は、１１００℃、系Ｂでの熱処理は１０５０℃、系Ａでは６００Ｔｏｒｒ、系Ｂでは７６０Ｔｏｒｒ、熱処理雰囲気はどちらも水素ガスである。エッチング量は、ＳＯＩ基板を用い、ＳＯＩ層、すなわち単結晶シリコン層の膜厚減少量を測定して求めた。なお、系Ａ、系Ｂで温度や圧力が若干異なるのは、それぞれの装置における最適条件が異なるためである。
【００７９】
系Ｂでは、熱処理時間がＯ（グラフのｙ切片）であってもエッチング量が７ｎｍ以上もある。これは上記処理基体を設定温度まで昇温したのち、すぐに温度を下げた場合のエッチング量を意味する。昇温するだけで、７ｎｍ近くもシリコン厚が減少していることになる。一方、系Ａでは１０分間熱処理してもエッチング量は、２ｎｍ以下となっている。
【００８０】
なお、系Ａでは設定温度１０５０℃の場合よりも１１００℃の場合の方が熱処理時間に対するエッチング量が多いことが分かっている。
【００８１】
このように、反応容器内の酸素分・水分の量の違いが、昇温工程でのシリコンの酸化と形成された酸化シリコンのエッチングによる層厚の減少によって把握された。
【００８２】
すなわち、系Ａでは、装置内に存在する酸素や水分量が非常に少ないので、昇温工程の際にシリコンが酸化シリコンとなる量も少なく、結果としてエッチング量も少ない。
【００８３】
一方、系Ｂでは装置内の酸素や水分量が多いのでエッチング量も多くなる。
【００８４】
反応容器内の酸素分・水分は、供給されるガスの純度、供給配管内の吸着水分、微小リーク、反応容器自身の気密性、及び、反応容器への基板搬入時の混入によって決まる。そして、基板搬入時の酸素分、水分の混入はロードロックを介して、基板を反応容器に導入（系Ａ）するか、直接反応容器を大気開放して基板を搬入（系Ｂ）するかが大きく作用する。但し、反応容器を大気開放し、基板を搬入する系Ｂであっても、その後、昇温せずに十分に容器内のガスを置換すれば、残留酸素・水分濃度は減少するが、量産時には効率が問題となる。また、エッチング量は、設定温度まで昇温するのに要する時間の影響も受ける。熱容量の小さい基板保持具に指示されている場合には、昇温速度を高めることが可能である。
【００８５】
又、系Ａでは、図７に示す如く９００〜９５０℃付近で積層欠陥密度は極小値をとっており、これより高い温度のプリベークでは、残留孔密度が減少し、積層欠陥密度が増大していることは、既に述べた通りである。
【００８６】
一方、この極小値より低温の水素プリベークである８５０℃では積層欠陥密度は１０⁵ ｃｍ^-2である。この条件下で、プリベーク後の多孔質シリコンの表面をＨＲＳＥＭで観察すると、残留孔の状態は、図３Ａと殆んど変わっていなかった。
【００８７】
すなわち、孔密度は減少しておらず、多孔質シリコン層の表面に自然酸化膜等の酸化シリコンが残留していたために、積層欠陥が１０⁵ ｃｍ^-2 と高い値を示すものと考えられる。
【００８８】
以上の実験１〜４より、プリベークの為の昇温工程、およびプリベーク工程における反応室内の水分、酸素量を低減した系（実験１〜４における系Ａ）では、プリベークによる残留孔密度の変化やプリベーク温度、またプリベーク時間を制御することで積層欠陥密度の低減ができることが分かった。
【００８９】
以下、本発明の実施形態について説明する。
【００９０】
【発明の実施の形態】
（実施形態例１）
図９は本発明による半導体基板の形成方法を示す。
【００９１】
図９Ａに示すように、少なくとも表面側に多孔質シリコン層９０を有する基板１を用意する。２は孔、３は孔壁を示している。
【００９２】
次に、必要に応じて図９Ｂに示すように、前記多孔質単結晶シリコン層の孔壁３に薄い保護膜４を形成する（プリ酸化）。
【００９３】
このプリ酸化のために多孔質シリコン層表面には酸化シリコン膜などの保護被膜５が形成されているので、必要に応じてこれを低濃度のＨＦ水溶液に漬けて多孔質シリコン表面の保護膜を除去する（以下、「ＨＦディップ」と言う。）。図９Ｃにこの断面を模式的に示す。
【００９４】
次に、多孔質単結晶シリコンが形成された基体をエピタキシャル成長装置に設置し、図９Ｄに示すように熱処理（プリベーク）を行った後、図９Ｅに示すように非多孔質単結晶層６を形成する。
【００９５】
プリベーク時の条件は、多孔質シリコン層厚の変化量、即ち多孔質シリコン層の層厚（ｔ）の減少量（エッチング量ｔ_e ）がプリベークのための昇温工程において、２ｎｍ以下、より好ましくは１ｎｍ以下となる条件（条件１）と、多孔質シリコン層の表面孔密度の変化率ｒが、
【００９６】
【外９】

、より好ましくは、
【００９７】
【外１０】

となる条件（条件２）と、を満たす条件である。なお、条件１については、プリベークのための昇温工程および、プリベーク工程におけるエッチング量が２ｎｍ以下、より好ましくは１ｎｍ以下となるようにすることも好ましいものである。
【００９８】
エッチング量ｔ_e は、プリベーク開始前の多孔質シリコン層の層厚をｔ₀ 、プリベーク終了時の多孔質シリコン層の層厚をｔ₁ とした時に、ｔ_e ＝ｔ₀ −ｔ₁ で表わすことができる。表面孔密度の変化率ｒは、プリベーク前の表面孔密度をｄ₀ 、プリベーク後の表面孔密度をｄ₁ とした時に、
【００９９】
【外１１】

で表わすことができる。
【０１００】
そして、この熱処理時間の雰囲気はシリコン系ガスを含まない雰囲気、より好ましくは水素あるいは窒素ガスを含む還元性雰囲気、不活性ガス雰囲気、又は超高真空にするとよい。以下のこの熱処理について述べる。
【０１０１】
▲１▼装置への設置
表面に多孔質シリコン層を有する基体を残量酸素分、水分量が抑制された反応容器に設置する（図示せず）。本発明に用いられる熱処理としては、昇温工程、自然酸化膜除去工程の２工程に機能的に分けることもできる。なお、ここでいう自然酸化膜とは、ＨＦディップ工程以降に意図せずに多孔質シリコン層の表面に形成される酸化シリコン膜および、ＨＦディップ工程により除去しきれなかった酸化膜のことである。
【０１０２】
エッチング量の抑制は、昇温工程、自然酸化膜除去工程（プリベーク工程）中の反応容器内の残留酸素分、水分量を制御することにより実現される。前記反応容器内の残留酸素分、水分量の抑制は、供給ガス系に含有する酸素分、水分を抑制するだけでなく、反応容器への基体の搬入・搬出をロードロック室を通して行うことにより、反応容器内面が大気と直接接触することを防止することが有効である。
【０１０３】
また、必要に応じてキャリアガスである水素の純化装置（Ｐｕｒｉｆｉｅｒ）を装置近くに設置することも有効である。また、配管系、容器の気密性を高くすることも望ましい。これらを制御すると、前記したように昇温工程、自然酸化膜の除去工程の２工程における多孔質シリコン層のエッチング量が少なくとも２ｎｍ以下、より好ましくは１ｎｍ以下に維持できる。
【０１０４】
しかし、エッチング量を抑制する方法は、上記した方法に必ずしも限定されない。
【０１０５】
▲２▼昇温工程
多孔質シリコン層を表面に形成した基体を反応容器に設置後、基体を昇温させる。反応容器が石英材等の光透過性材料で形成されている場合には、反応容器外からの赤外ランプ照射で加熱する。その他、高周波による誘導加熱、抵抗加熱等がある。反応容器材は石英材やＳｉＣの他、ステンレス鋼などがある。昇温速度は、速ければ速いほど、残留酸素分、水分による酸化・エッチングを抑制できる。好ましくは、１℃／ｓｅｃ以上さらに好ましくは、５℃／ｓｅｃ以上である。
【０１０６】
反応容器への基体の搬入をロードロック室を介さずに行う場合には、基体搬入後、十分にパージを行い、容器内に混入した酸素分、水分を除去してから基体を加熱して昇温させる。いずれにしても、超高真空又は非酸化性雰囲気で行うことが望まれる。
【０１０７】
▲３▼自然酸化膜除去工程
昇温工程に引き続き自然酸化膜除去工程を行う。つまり、水素中、または水素を含む還元性雰囲気中あるいは、超高真空中での熱処理により、自然酸化膜を除去する。この時、多孔質シリコン層の表面孔密度の変化ｒが１００００分の１以上、より好ましくは１００分の１以上となるような条件で行う。
【０１０８】
上記条件を実現するためには、熱処理時の到達温度、すなわちプリベーク温度は、８５０℃以上１０００℃以下、好ましくは８７０℃以上９７０℃以下である。
【０１０９】
また、圧力は特に限定されるものではないが、好ましくは大気圧以下であり、７００Ｔｏｒｒ以下、さらには１００Ｔｏｒｒ以下で行うことも好ましい。
【０１１０】
昇温工程を除く熱処理時間すなわちプリベーク時間は、２００秒以内、好ましくは１００秒以内、より好ましくは６０秒以内、さらに好ましくは１０秒以内とし、その後は直ちに降温させるとよい。いずれにせよ自然酸化膜を除去することができれば、プリベーク時間はできるだけ短い方がよい。
【０１１１】
自然酸化膜は、ＳｉＯ₂ ＋Ｓｉ−＞２ＳｉＯ↑
という反応により気相中に脱離するため、自然酸化膜厚が厚いと多孔質シリコン層表面、表面近傍のシリコンがエッチングされることになる。
【０１１２】
自然酸化膜は、ＨＦディップ後の水洗中、水洗、乾燥後、エピタキシャル成長装置へ設置するまでの大気中、エピタキシャル成長装置への設置中、及び、昇温工程中に形成される。特に昇温工程中に残留水分・酸素分が残留していると、温度の上昇とあいまって、シリコンを酸化して酸化シリコン膜を形成してしまう。結果、形成された酸化シリコンは近接するシリコンと反応して、シリコンをエッチングすることになってしまう。
【０１１３】
また、昇温中に形成される酸化シリコン膜が厚ければ厚いほど、形成された酸化シリコン膜を完全に除去するのに必要な熱処理時間が長くなる。かかる熱処理時間が長くなると、後に述べるように多孔質シリコン表面の構造変化が進行してしまうので、好ましくない。
【０１１４】
本発明では、エッチング量が少なくとも２ｎｍ以下、より好ましくは１ｎｍ以下でなければならないが、シリコンエッチング量が少ないということは、装置内でのシリコンの酸化の程度が小さいということに他ならない。
【０１１５】
この熱処理を継続すると、多孔質シリコンの表面では微小な荒れを平滑化し表面エネルギーを下げるべく表面原子のマイグレーションが生じ、表面の孔の大半が消失する。但し、大幅な孔密度の変化は、前述の実験からも分かるように、残留孔の孔径を著しく大きくしてしまうので、少なくとも４桁以内の孔密度の変化に抑えることが好ましい。
【０１１６】
多孔質シリコンと非多孔質単結晶シリコンの間に作用する応力により、多孔質シリコン層の表面の結晶格子は歪んでいるが、表面孔密度が減少した場合、この歪みが熱処理後に残った残留孔の周縁部に集中するため、残留孔部分に結晶欠陥が導入されやすくなると考えられる。
【０１１７】
本発明では、熱処理で孔密度が４桁より多く減少する前に、より好ましくは２桁より多く減少する前に、多孔質シリコン層表面へ非多孔質薄膜となる原料ガスの供給を開始することにより、孔密度の減少による残留孔部分への歪みの集中を防ぎ、積層欠陥の導入を抑制するものである。そして、この方法は、熱処理におけるシリコンのエッチング量が２ｎｍ以下という極めて小さい条件を満たすほど、装置内の水、酸素量が低減された環境下で行うことで有効なものとなる。
【０１１８】
自然酸化膜の除去は、シリコンのエッチング量が上で述べた範囲に抑制されるならば、ＨＦガスを用いた別の工程でなされてもよい。
【０１１９】
▲４▼エピタキシャル成長
熱処理工程を経た後には、ソースガスを供給し、多孔質の孔を塞ぎ、非多孔質単結晶層を所望の膜厚まで形成する。こうして多孔質シリコン上に積層欠陥密度の低減した非多孔質単結晶層を形成することができる。ソースガスとしては、非多孔質単結晶層が単結晶シリコンの場合には、ＳｉＨ₄ （シラン）、ＳｉＨ₂ Ｃｌ₂ （ジクロロシラン）、ＳｉＨＣｌ₃ （トリクロロシラン）、ＳｉＣｌ₄ （テトラクロロシラン）、Ｓｉ₂ Ｈ₆ （ジシラン）等がある。
【０１２０】
非多孔質単結晶層としては、ホモエピタキシャル成長させたシリコンであっても、ヘテロエピタキシャル成長させたシリコンゲルマニウム、シリコンカーバイド、ヒ化ガリウム、インジウムリン等であってもよい。
【０１２１】
（多孔質シリコン層）
本発明に用いられる多孔質Ｓｉは、１９６４年にＵｈｌｉｒらが発見して以来現在に至るまで研究されている多孔質シリコンと本質的には同一であり、陽極化成（Ａｎｏｄｉｚａｔｉｏｎ）等の方法により作製されるが、多孔質Ｓｉであるかぎり、基板の不純物、面方位、作成方法等に限定されない。
【０１２２】
陽極化成により多孔質シリコン層を形成する場合、化成液はフッ酸を主たる成分とする水溶液である。陽極化成中には、電極やシリコン表面に気体が付着し、多孔質層を不均一にしやすいので、一般にはエタノールやプロパノール等のアルコールを添加して接触角（Ｃｏｎｔａｃｔ Ａｕｇｌｅ）を大きくして、付着した気泡の脱離を加速し（Ｅｎｈａｎｃｅ）、化成が均一に起こるようにしている。もちろん、アルコールを添加せずとも多孔質は形成される。本発明による多孔質シリコンをＦＩＰＯＳ法に用いる場合には、多孔度は５６％付近が、貼り合わせ法に用いる場合には低い多孔度（概ね５０％以下、より好ましくは３０％以下）が好適である。もちろん、これに限定されるものではない。
【０１２３】
多孔質シリコン層は以上のようにエッチングにより形成されるため、その表面には、多孔質の内部まで貫通する孔以外にも表面からＦｉｅｌｄ Ｅｍｉｓｓｉｏｎ ｔｙｐｅ Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＦＥＳＥＭ）で観察可能な程度に浅い凹凸といった方がよい浅い孔も存在する。
【０１２４】
多孔質シリコンの多孔度（Ｐｒｏｓｉｔｙ（％））は、低い方が多孔質上の積層欠陥密度は低減される。低多孔質の多孔質シリコンは例えば、陽極化成時のＨＦ濃度を高める、電流密度を下げる、温度を上げる等の方法によって、実現される。低多孔質度とは具体的には、１０％〜３０％である。
【０１２５】
また、多孔質単結晶シリコン層は、Ｓｉ基板の主表面層のみを多孔質化しても、Ｓｉ基板の全部を多孔質化してもよい。
【０１２６】
なお、多孔質層は、非多孔質単結晶シリコンにＨｅ，Ｎｅ，Ａｒのような希ガスイオン又は水素イオンを打込んで、必要に応じて熱処理することにより、非多孔質単結晶シリコンの少なくとも一部に、微小気泡（マイクロバブル）を生成させ、多孔質化することもできる。この点に関しては、例えば、特開平５−２１１１２８号公報に開示がある。
【０１２７】
（プリ酸化）
本発明においては、必要に応じて多孔質シリコン層の孔壁に保護膜を形成してもよい。多孔質シリコンの隣接する孔の間に壁の厚みは、数ｎｍ〜数十ｎｍと非常に薄いため、エピタキシャル成長時、エピタキシャル成長層の熱酸化時、あるいは、貼り合わせ後の熱処理によって多孔質層中の隣接する孔が凝集・粗大化し、さらには分断してしまうことがある。この多孔質層の孔の凝集（ａｇｇｌｏｍｅｒａｔｉｏｎ）・粗大化（Ｃｏａｒｓｅｎｉｎｇ）現象は、多孔質シリコンの選択エッチング速度の低下と選択比の劣化を招いてしまうことがある。ＦＩＰＯＳにおいては孔壁厚みの増加と孔の分断のために多孔質層の酸化の進行が妨げられ、多孔質層を完全に酸化することが困難になってしまう。そこで、多孔質層形成後に熱酸化等の方法により、あらかじめ孔壁に薄い保護膜を形成して、孔の凝集・粗大化を抑制することができる。保護膜の形成に際しては、特に酸化による場合は孔壁内部に単結晶シリコンの領域を残すことが必須である。従って、膜厚は数ｎｍあれば十分である。保護膜としては、酸化シリコン膜の他、窒化シリコン膜であってもよい。
【０１２８】
なお、貼り合わせ法によりＳＯＩ基板を作製する場合に、貼り合わせ後の熱処理等の後工程の低温化が十分になされ、多孔質の構造変化が抑制されれば、この工程は省略することも可能である。
【０１２９】
（ＨＦディップ）
上記プリ酸化された多孔質シリコン層はＨＦディップ処理することもできる。
【０１３０】
ＨＦディップに関しては、佐藤ら（Ｎ．Ｓａｔｏ，Ｋ．Ｓａｋａｇｕｃｈｉ，Ｋ．Ｙａｍａｇａｔａ，Ｙ．Ｆｕｊｉｙａｍａ，ａｎｄ Ｔ．Ｙｏｎｅｈａｒａ，Ｐｒｏｃ．ｏｆ ｔｈｅ Ｓｅｖｅｎｔｈ Ｉｎｔ．Ｓｙｍｐ．ｏｎ Ｓｉｌｉｃｏｎ Ｍａｔｅｒ．Ｓｃｉ．ａｎｄ Ｔｅｃｈ．，Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｉｌｉｃｏｎ，（Ｐｅｎｎｉｎｇｔｏｎ，Ｔｈｅ Ｅｌｅｃｔｒｏｃｈｅｍ．ｓｏｃ．Ｉｎｃ．，１９９４），ｐ．４４３）によればＨＦディップの時間を長くすることにより、積層欠陥を１０³ ／ｃｍ² 程度まで低減できると報告しているが、本発明者らの更なる実験によれば、このＨＦディップに関しては、フッ酸溶液が局所的に多孔質シリコン内部に深く侵入して、Ｐｒｅｏｘｉｄａｔｉｏｎで形成した孔側壁の極薄酸化膜を除去してしまうことがあることが分かった。結果として、多孔質シリコン層内の局所的な構造粗大化を招き、多孔質シリコン層の選択的なエッチングによって多孔質シリコンが除去しきれず、島状に残留してしまうことがあった。すなわち、表面の自然酸化膜を除去するのに最低限必要な時間ないしは濃度を越えて、過度のＨＦディップを行うことは、必ずしも望ましくないことが分かった。
【０１３１】
また、長時間ＨＦディップをした場合、貼り合わせ後のアニール温度によっては多孔質層の構造粗大化が進行し、多孔質シリコンのエッチングに際し、エッチングされない部分（エッチング残渣）が生じることがあるため、ＨＦディップ時間は適当な範囲に制御する必要することが望ましい。
【０１３２】
ＨＦディップの後、水洗・乾燥を行い、多孔質の孔中の残留ＨＦ濃度を低下させることができる。
【０１３３】
（微量の原料供給による孔の閉塞）
なお、本発明においては、多孔質の孔の閉塞させる成長初期過程にて、ＳｉＨ₂ Ｃｌ₂ ，ＳｉＨ₄ ，ＳｉＨＣｌ₃ ，ＳｉＣｌ₄ ，Ｓｉ₂ Ｈ₆ 等のシリコン系ソースガスを用いて、２０ｎｍ．／ｍｉｎ以下、より好ましくは１０ｎｍ．／ｍｉｎ以下、さらに好ましくは、２ｎｍ．／ｍｉｎ．以下の成長速度になるようソースガスの流量を設定するとよい。なお、常温・常圧で気体であるシランが供給量の制御性の点からより好ましい。これにより結晶欠陥がさらに低減される。ＭＢＥ法のようにＳｉを固体ソースから供給し、基板温度が８００度以下と低い場合には成長速度は、０．１ｎｍ．／ｍｉｎ以下であることが望ましい。微量の原料供給工程（「プリインジェクション」と呼ぶこともある。）により、孔の閉塞が完了した後は、成長速度は特に制約されない。通常のバルクシリコン上の成長と同条件であっても構わない。あるいは、上記した微量の原料供給工程と同じ成長速度で引き続き成長を続けてもよいし、ガス種等を変更しても何等本発明の用件を阻害するものではない。また、微量の原料供給工程とは連続した工程であっても、一旦、原料の供給を中断したのち、改めて所望の原料を供給して成長としても構わない。なお、Ｎ．Ｓａｔｏ ｅｔ．ａｌ．Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．３５（１９９６）９７３．では、微量の成長初期のＳｉＨ₂ Ｃｌ₂ の供給量を減じることにより、従来法に比して積層欠陥密度が低減されることが報告された。しかしながら、かかる方法では積層欠陥密度は、エピ前プリベーク温度を高くすることで低減される傾向に変わりはなく、上記したような多孔質層の構造粗大化に伴うエッチング残さが発生することがあった。本発明では、成長前の熱処理を従来よりも低温の９００℃〜９５０℃程度で行うことができるので、多孔質の構造の粗大化は生じにくい。
【０１３４】
本実施の形態によれば、熱処理の際のシリコンのエッチング量の少ない装置に、多孔質シリコン層を有する基体を設置して、成長前の熱処理時間を制御することにより、従来法のように高温の熱処理を避けることもできる。こうすれば、結晶欠陥密度を低減でき、多孔質の構造粗大化と孔の分断を抑止し得る。
【０１３５】
また、成長温度・圧力・ガス流量等は上記成長初期工程とは独立に制御できるので、処理温度を低温にして、多孔質シリコンの構造粗大化、あるいは、多孔質シリコンからのボロン、燐等の不純物のオートドーピング、固相拡散を抑制したり、成長温度を上げ、シリコンソースガスの流量を増やすことで成長速度を高めて、厚い非多孔質単結晶シリコン膜を短時間で形成してもよい。
【０１３６】
また、成長する非多孔質単結晶層は、前述したとおり、シリコンに限られるものではなく、ＳｉＧｅ，ＳｉＣ等のＩＶ族系のヘテロエピタキシー材料、あるいは、ＧａＡｓに代表される化合物半導体であっても構わない。また、前記微量原料供給工程では、シリコン系ガスを用い、その後は別のガスを用いてヘテロエピタキシャル成長させても構わない。
【０１３７】
なお、多孔質層表面の孔の封止工程（プリベーク、プリインジェクション）後、所望の膜の成長前に、プリベーク、プリインジェクションよりも高い温度で、かつ半導体膜の原料ガスを含まない雰囲気（たとえば水素を含む還元性雰囲気）で熱処理することも好ましい。当該熱処理を中間ベーク（ｉｎｔｅｒ ｂａｋｉｎｇ）という。
【０１３８】
（実施態様例２）
多孔質単結晶シリコン層上に積層欠陥密度の低い非多孔質単結晶シリコン層を有する半導体基板の応用例について図１０により説明する。
【０１３９】
単結晶Ｓｉ基板の少なくとも一表面側を一部あるいは全部多孔質化し多孔質シリコン層１１を有する基体１０を作製する（図１０Ａ）。図では、一部多孔質化した場合について示している。
【０１４０】
実施態様例１に示したのと同様の方法、すなわちプリベークのための昇温工程、およびプリベーク工程におけるシリコンのエッチング量が２ｎｍ以下、より好ましくは１ｎｍ以下の条件を満たし、かつプリベークに伴う多孔質シリコン層表面孔密度の変化ｒが、１００００分の１より大きく、好ましくは１００分の１以上である熱処理を行う（図１０Ｂ）。その後で該多孔質単結晶シリコン層上に非多孔質単結晶層１２を形成する（図１０Ｃ）。
【０１４１】
なお、熱処理に先だって、前述のプリ酸化、ＨＦディップを行ってもよい。さらには熱処理後に微量の原料供給による孔の閉塞工程（プリインジェクション）を行うことも好ましい。
【０１４２】
次に、貼り合わせ法によりＳＯＩ基板を作製するが、まず非多孔質単結晶シリコン、第２の基体の少なくともどちらか一方の主面に絶縁物層を形成し、その後、非多孔質単結晶層が内側に位置するように貼り合わせ、多層構造体を形成する（図１０Ｄ）。必要に応じて貼り合わせ強度を高めるための熱処理を行った後、多孔質シリコンの選択エッチング等による除去の工程（図１０Ｅ）を経て、多孔質シリコン上のエピタキシャル成長層を第２の基板上に移設すれば、ＳＯＩ構造を得ることができる。
【０１４３】
なお、絶縁物層としての酸化膜は、非多孔質単結晶層表面を酸化してもよいし、又、第２の基体の表面に酸化膜を形成してもよい。
【０１４４】
また、非多孔質単結晶層表面および、第２の基体の両方に酸化膜を形成してもよい。
【０１４５】
なお、多孔質シリコン層上に形成する非多孔質単結晶層としては、非多孔質単結晶シリコン層の他、ヘテロエピタキシャル層であってもよい。
【０１４６】
第２の基体自体が石英ウエハ、石英ガラスやプラスチック等の光透過性絶縁性基体である場合は、絶縁物１４は省略することもできる。
【０１４７】
貼り合わせ強度が、後の工程に耐えるのに十分であれば、後工程に進む。研削等の機械的方法、エッチング等の化学的方法等により、多孔質層が形成された基板の裏面側を除去して多孔質層を表出させる。あるいは、多孔質層中で基板の裏面側の部分を剥離することによって、多孔質層を表出させてもよい。剥離は、くさび等を端面から挿入することや、ウォータージェットのように流体を噴きつけることにより、機械的に剥離させてもよいし、超音波や、熱応力等を利用してもよい。予め多孔質層中に機械的強度の弱い高多孔度層を部分的に形成しておくことにより、分離しやすくしておくとよい。例えば、多孔質層の構成を、高多孔度（３０％〜７０％）の第１の多孔質層、該第１の多孔質層上の低多孔度（１０％〜３０％）の第２の多孔質層とし、そして該第２の多孔質層の上に非多孔質単結晶層を形成する。
【０１４８】
（多孔質の選択エッチング）
非多孔質単結晶層１２上に残留した多孔質層は、選択エッチングにより除去する。選択エッチング液はＨＦ、Ｈ₂ Ｏ₂ 、Ｈ₂ Ｏ₂ の混合液が好適に用いられる。反応中に生成される気泡を除去するために、混合液中にエチルアルコール、イソプロピルアルコールや界面活性剤を添加してもよい。
【０１４９】
本方法では、多孔質層の構造変化・粗大化、孔の分断が抑制されているので、選択エッチングにおいて選択性の劣化が少ない。
【０１５０】
なお、多孔質シリコン上に形成した非多孔質単結晶シリコン層を貼り合わせる第２の基体は特に限定されない。シリコンウエハ、熱酸化シリコン膜を形成したシリコンウエハ、石英ウエハ等の透明基板、サファイアウエア等、前記非多孔質単結晶シリコン表面、ないしは、その上に形成した膜の表面と密着できる平滑さを有していればよい。絶縁性基体と貼り合わせる場合には、絶縁層１４は省ける。
【０１５１】
また、非多孔質単結晶シリコン層はそのまま第２の基体と貼り合わせても貼り合わせる前に膜を形成してもよい。形成する膜は、酸化シリコン、窒化シリコンの他、ＳｉＧｅ、ＳｉＣ、ＩｎＰ、ＧａＡｓ、ＩｎＧａＡｓＰ、ＧａＡｓＡｌ等のＩＩＩ−Ｖ化合物やＩＩ−ＶＩ化合物の単結晶膜を形成したものであってもよいし、これら複数の膜を積層したものであってもよい。
【０１５２】
貼り合わせ前には貼り合わせ面を清浄に洗浄することが好適である。洗浄は通常の半導体プロセスで用いられる先行工程を採用してもよい。また、貼り合わせ前に窒素プラズマ等を照射すると接着強度を高めることができる。
【０１５３】
貼り合わせ後には、熱処理を行って貼り合わせ強度を高めることが望ましい。
【０１５４】
（水素アニール）
多孔質シリコン除去後の非多孔質単結晶層１２上には、表面に存在していた多孔質シリコンの孔と側壁の周期を反映した凹凸が存在する場合がある。この表面は、非多孔質単結晶シリコンと多孔質シリコンの界面に相当するが、そもそもどちらも単結晶シリコンであり、孔があるかどうかだけの差であるためである。この表面凹凸はＣＭＰ（Ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）に代表される研磨等によっても除去できるが、水素を含む還元性雰囲気中で熱処理（「水素アニール」と言われる。）を行うと、非多孔質単結晶シリコンの膜厚を、殆ど減じることなく凹凸を除去できる。水素アニールは、大気圧下、高圧下、減圧下、微減圧下いずれでもよい。また、温度は８００℃以上単結晶シリコンの融点以下、好ましくは９００℃以上１３５０℃以下である。
【０１５５】
（ボロン濃度制御）
一方、多孔質シリコン層上のエピタキシャル層の結晶成長は、一般にｐ⁺ Ｓｉ（〜０．０１Ω・ｃｍ ｂｏｒｏｎ ｄｏｐｅｄ）を多孔質化した方が、ｐ^- Ｓｉ（〜０．０１Ω・ｃｍ ｂｏｒｏｎ ｄｏｐｅｄ）を化成した場合と比べはるかに良好であるが、高濃度Ｂｏｒｏｎが、エピタキシャル成長時にオートドーピング、あるいは、固相拡散してエピタキシャルシリコン層に拡散してしまう場合がある。エピタキシャルシリコン層に拡散したボロンは多孔質シリコン除去後にも残留してしまい、ＳＯＩにおける活性層の不純物濃度の制御に支障を来す場合がある。これを解決するために佐藤ら（Ｎ．Ｓａｔｏ，ａｎｄ Ｔ．Ｙｏｎｅｈａｒａ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．６５（１９９４）ｐ．１９２４）は、ＳＯＩ構造が完成した基板を水素アニールすることで、ボロンの拡散速度の低いＳＯＩ層表面の自然酸化膜を除去し、ＳＯＩ層中のボロンを外部に拡散することで、低濃度化を実現している。しかしながら、エピタキシャルシリコン層への過度のボロン拡散は、埋め込み酸化膜中へのボロン取り込みを招き、水素アニールの長時間化を招き、プロセスコストの増大、あるいは、埋め込み酸化膜中のボロン濃度の制御性の悪化などの問題が生じることがあった。この課題の解決には、エピタキシャルシリコン層の形成条件を低温化するなどしてボロンの拡散を抑制することが有効である。本発明によれば、エピタキシャルシリコン層の形成は、孔の閉塞とは独立に条件を設定できるので、適切な条件を設定可能である。
【０１５６】
（ＦＩＰＯＳ法）
また、貼合せ工程を行わずに、ＦＩＰＯＳ法により、エピタキシャル成長層を部分的に除去した後、酸化処理により多孔質シリコンを選択的に酸化して、ＳＯＩ構造を形成しても良い。本方法では、多孔質層の構造変化・粗大化・孔の分断が抑制されているので、選択酸化においても選択性の劣化が少ない。
【０１５７】
（ヘテロエピタキシー）
多孔質シリコン層上へ形成される非多孔質単結晶層としては、シリコンの他、ＧａＡｓ等の化合物半導体、ＳｉＣ，ＳｉＧｅ等のＩＶ族系のヘテロエピを実施しても良い。ヘテロアピタキシーにおいては、多孔質シリコンが応力の緩衝材料として作用し、格子不整合による応力を緩和することができる上に、非多孔質単結晶シリコン層の結晶欠陥密度が低減できているので、ヘテロエピタキシャル成長層の欠陥密度も低減される。本方法では、多孔質層の構造変化・粗大化・孔の分断が抑制されているので、応力の緩衝効果の劣化が少ない。
【０１５８】
（その他の応用）
多孔質シリコンにはゲッタリング作用があるため、上記したようなＳＯＩ構造を形成せずとも、本発明により作製した非多孔質単結晶シリコン層にＭＯＳトランジスタ、バイポーラトランジスタ等を直接形成すれば、工程中の金属汚染等の不純物汚染耐性の高い基板となる。
【０１５９】
本方法では、従来の方法に比べ、熱処理温度、特に孔に封止前の熱処理温度を低温化できるため、多孔質層中の孔の凝集・拡大・分断等を抑制できるため、貼り合わせ法での後の工程での多孔質層の選択エッチングでの選択性を劣化させない。すなわち、多孔質層除去において、残さを発生させないで、非多孔質単結晶シリコン層の結晶性を向上できる。また、ＦＩＰＯＳ法においては、多孔質層の選択酸化の酸化速度を劣化せしめない。
【０１６０】
以下、本発明の具体的な実施例について説明する。
【０１６１】
（実施例１：９５０℃，６００Ｔｏｒｒ Ｐｒｅｂａｋｅ（２ｓ，１２０ｓ），Ｐｒｅｉｎｊｅｃｔｉｏｎ，Ｅｐｉ−２μｍ）
１）ｐ型不純物としてボロンを添加し、比抵抗０．０１５Ω・ｃｍ＋／−０．００５Ω・ｃｍにしたＣＺ６インチ（１００）ｐ⁺ シリコンウエハを用意した。
【０１６２】
２）４９％ＨＦとエチルアルコールを２：１の比で混合した溶液中で前記シリコンウエハを陽極に、６インチ径の白金板を陰極としてシリコンウエハと向かい合うように設置した。前記シリコンウエハの裏面側は同じ溶液を介して、別のＰ⁺ Ｓｉウエハの表面側と対向させ、もっとも端のウエハは６インチ径の白金板を対向させた。ウエハとウエハの間の溶液はウエハで隔てられ、導通しないように配置した。前記シリコンウエハと白金の間に電流密度１０ｍＡ／ｃｍ² で１２分間電流を流して前記シリコンウエハを陽極化成し（Ａｎｏｄｉｚｅ）、表面に１２μｍ厚の多孔質シリコンを形成した。
【０１６３】
３）つづいて、多孔質シリコン層を形成したウエハに４００度の酸素雰囲気中で１時間酸化処理を施した。この酸化処理は概ね５０Å以下の酸化膜しか形成しないためので酸化シリコン膜は多孔質シリコンの表面と孔の側壁にしか形成されておらず、内部には単結晶シリコンの領域が残されている。
【０１６４】
４）１．２５％に希釈したＨＦ水溶液に前記ウエハを３０秒程度曝し、続いて１０分間純水に漬けて、オーバーフローリンスして、多孔質層の表面に形成された極薄酸化シリコン膜を除去した。
【０１６５】
５）ウエハをウエハキャリアに入れてセットするロードロック室とウエハ移載用ロボットのセットされた移載チャンバーとプロセスチャンバーが接続されたエピタキシャルＣＶＤ成長装置のロードロック室に前記ウエハをウエハキャリアに入れて設置した。ロードロック室は、大気圧からドライポンプで１Ｔｏｒｒ以下に減圧したのち、Ｎ₂ を流して、８０Ｔｏｒｒにした。移載チャンバーは予めＮ₂ を流して８０Ｔｏｒｒに保持されている。プロセスチャンバーには、ウエハを保持するためにカーボンにＣＶＤ−ＳｉＣを被覆したサセプタが設置されている。サセプタは、ＩＲランプによって予め摂氏７５０℃程度に昇温してある。プロセスチャンバー内には加熱したパラジウム合金を用いた水素精製機により、精製された水素ガスが精製機からおよそ１０ｍの内面研磨したステンレス配管によりプロセスチャンバーに供給されている。
【０１６６】
ウエハはロードロック室から移載チャンバーを経由してプロセスチャンバーへ移載ロボットにより搬送され、サセプタ上に載置された。
【０１６７】
６）プロセスチャンバーの圧力を６００Ｔｏｒｒに設置した後、サセプタ上に移載されたウエハをＩＲランプで加熱して毎分１００℃の速度で昇温し、９５０℃で２秒保持した後、温度を７５０℃まで降温し、ウエハを再び移載ロボットにて移載チャンバーを経由しロードロック室に取り出した。もう１枚のウエハは９５０℃で１２０秒保持し、これ以外は同じ処理をしてロードロック室に戻した。
【０１６８】
７）ロードロック室を大気開放してウエハを取り出し、ＨＲ−ＳＥＭに多孔質層表面の状態を観察したところ、２秒処理のウエハ上に多孔質の表面孔密度は、６．８×１０¹⁰／ｃｍ² であり、１２０秒処理の多孔質の表面孔密度は、３．０×１０⁹ ／ｃｍ² であった。エピタキシャル成長装置に設置する前のサンプルの孔密度は９．８×１０¹⁰／ｃｍ² であるから、変化率ｒはそれぞれ７／１０、３／１００であった。すなわち、本発明にいう条件２を満足している。
【０１６９】
８）また、予め用意しておいたＳＯＩ基板をＨＦディップし、水洗して乾燥させたのち、ＳＯＩ層の膜厚を光干渉式膜厚計により測定し、５）、６）の処理を施し、ロードロックより取り出した。再びＳＯＩ層の膜厚を測定したところ、ＳＯＩ層の膜厚減少量は、いずれも１ｎｍ未満であった。すなわち、本発明にいう条件１を満足している。
【０１７０】
９）４）の処理が終了したウエハを５）のようにして、エピタキシャル成長装置のプロセスチャンバーに移載した。
【０１７１】
１０）プロセスチャンバーの圧力を６００Ｔｏｒｒに設定した後、サセプタ上に移載されたウエハをＩＲランプで加熱して毎分１００℃の速度で昇温し、熱処理（プリベーク処理）として９５０℃で２秒保持した後、濃度２８ｐｐｍになるように水素のキャリアガスにＳｉＨ₄ を添加して、２００秒処理し、ＳｉＨ₄ の添加は終了し、その後、圧力を８０Ｔｏｒｒに温度を９００℃に下げて、今度はＳｉＨ₂ Ｃｌを濃度０．５ｍｏｌ％になるように添加して、非多孔質単結晶シリコン膜を２μｍ形成し、水素雰囲気下で温度を７５０℃まで降温し、ウエハを再び移載ロボットにて移載チャンバーを経由しロードロック室に取り出した。もう１枚のウエハは９５０℃水素雰囲気中でのプリベーク処理時間を１２０秒とし、これ以外は同じ処理をしてロードロック室に戻した。なお、濃度２８ｐｐｍになるようにＳｉＨ₄ を添加した場合の成長速度は、３．３ｎｍ／ｍｉｎ．である。また、１ｍｏｌ％＝１０⁴ ｐｐｍである。
【０１７２】
１１）１０）の処理が終了したウエハを欠陥顕在化エッチングして、非多孔質単結晶シリコン層に導入された結晶欠陥を顕在化した後、ノマルスキー微分干渉顕微鏡で観察した。観察された欠陥は積層欠陥が９９％以上であった。積層欠陥の密度は、プリベーク２秒の場合、８４個／ｃｍ² 、プリベーク１２０秒の場合、２６０個／ｃｍ² で、プリベーク１１００℃１２０秒の場合の１．５×１０⁴ ／ｃｍ² に比べ、激減した。欠陥密度が低い場合には特に９５０℃２秒プリベークでは、１００個／ｃｍ² を下回る積層欠陥密度が得られた。
【０１７３】
積層欠陥の観察は、欠陥顕在化エッチングして顕微鏡で観察した。具体的には、エッチング液として、Ｓｅｃｃｏエッチング法におけるＫ₂ Ｃｒ₂ Ｏ₇ （０．１５Ｍ）と４９％ＨＦ（２：１）の混合水溶液を、エッチング速度を下げるために、純水で希釈したものを用い、ウエハ表面の非多孔質単結晶シリコン層に導入された結晶欠陥を顕在化させた後、ノマルスキー微分干渉顕微鏡で観察し積層欠陥密度を求めた。
【０１７４】
（実施例２：９５０℃，６００Ｔｏｒｒ Ｐｒｅｂａｋｅ（２ｓ），Ｐｒｅｉｎｊｅｃｔｉｏｎ，Ｅｐｉ−０．３２μｍ ＥＬＴＲＡＮ）
１）ｐ型不純物としてボロンを添加し、比抵抗０．０１５Ω・ｃｍ＋／−０．０１Ω・ｃｍにしたＣＺ８インチ（１００）ｐ⁺ シリコンウエハを用意した。
【０１７５】
２）４９％ＨＦとエチルアルコールを２：１の比で混合した溶液中で前記シリコンウエハを陽極に、６インチ径の白金板を陰極としてシリコンウエハと向かい合うように設置した。前記シリコンウエハの裏面側は同じ溶液を介して、別のＰ⁺ Ｓｉウエハの表面側と対向させ、もっとも端のウエハは６インチ径の白金板を対向させた。ウエハとウエハの間の溶液はウエハで隔てられ、導通しないように配置した。前記シリコンウエハと白金の間に電流密度１０ｍＡ／ｃｍ² で１２分間電流を流して前記シリコンウエハを陽極化成し（Ａｎｏｄｉｚｅ）、表面に１２μｍ厚の多孔質シリコンを複数枚形成した。
【０１７６】
３）つづいて、多孔質シリコン層を形成したウエハに４００度の酸素雰囲気中で１時間酸化処理を施した。この酸化処理は概ね５０Å以下の酸化膜しか形成しないためので酸化シリコン膜は多孔質シリコンの表面と孔の側壁にしか形成されておらず、内部には単結晶シリコンの領域が残されている。
【０１７７】
４）１．２５％に希釈したＨＦ水溶液に前記ウエハを３０秒程度曝し、続いて１０分間純水に漬けて、オーバーフローリンスして、多孔質層の表面に形成された極薄酸化シリコン膜を除去した。
【０１７８】
５）ウエハをウエハキャリアに入れてセットするロードロック室とウエハ移載用ロボットのセットされた移載チャンバーとプロセスチャンバーが接続されたエピタキシャルＣＶＤ成長装置のロードロック室に前記ウエハをウエハキャリアに入れて設置した。ロードロック室は、大気圧からドライポンプで１Ｔｏｒｒ以下に減圧したのち、Ｎ₂ を流して、８０Ｔｏｒｒにした。移載チャンバーは予めＮ₂ を流して８０Ｔｏｒｒに保持されている。プロセスチャンバーには、ウエハを保持するためにカーボンにＣＶＤ−ＳｉＣを被覆したサセプタが設置されている。サセプタは、ＩＲランプによって予め摂氏７５０℃程度に昇温してある。プロセスチャンバー内には加熱したパラジウム合金を用いた水素精製機により、精製された水素ガスが精製機からおよそ１０ｍの内面研磨したステンレス配管によりプロセスチャンバーに供給されている。
【０１７９】
ウエハはロードロック室から移載チャンバーを経由してプロセスチャンバーへ移載ロボットにより搬送され、サセプタ上に設置された。
【０１８０】
６）サセプタ上に移載されたウエハをＩＲランプで加熱して毎分１００℃の速度で昇温し、プリベーク処理として９５０℃で２秒保持した。この時の条件は、エッチング量１ｎｍ未満であり、表面孔密度の変化ｒは、７／１０であり、いずれも本発明にいう条件１、条件２を満足している。
【０１８１】
その後、濃度２８ｐｐｍになるように水素のキャリアガスにＳｉＨ₂ Ｃｌ₂ を添加して、２００秒処理をし（成長速度２．６ｎｍ／ｍｉｎ）、その後、温度を９００℃に下げて、今度はＳｉＨ₂ Ｃｌ₂ を濃度０．５ｍｏｌ％になるように添加して、非多孔質単結晶シリコン膜を０．３２μｍ形成し、水素雰囲気下で温度を７５０℃まで降温し、ウエハを再び移載ロボットにて移載チャンバーを経由しロードロック室に取り出した。形成された非多孔質単結晶シリコン層の膜厚は平均０．３２μｍ、最大値−最小値＝８ｎｍであった。
【０１８２】
７）非多孔質単結晶シリコンをエピタキシャル成長したウエハを縦形炉に設置して、酸素と水素を燃焼して形成された水蒸気と残留酸素の混合気中、１０００℃で熱処理により前記非多孔質単結晶シリコンの表面を酸化して、２０８ｎｍの酸化シリコン膜を形成した。
【０１８３】
８）上記ウエハと第２のシリコンウエハをシリコン半導体プロセスの洗浄ラインで清浄に洗浄したのち、両ウエハの第１の主面同士を静かに重ね合わせ、中央を押圧したところ、両ウエハは一体化した。
【０１８４】
９）続いて、一体化したウエハ組を縦形炉に設置して、酸素雰囲気中１１００℃で１時間熱処理した。
【０１８５】
１０）多孔質シリコンを形成したウエハの裏面側をグラインダーにより研削し、多孔質シリコンをウエハ全面に渡って露出させた。
【０１８６】
１１）露出した多孔質シリコン層をＨＦと過酸化水素水の混合溶液に漬けたところ、およそ２時間で多孔質シリコンはすべて除去され、ウエハ全面で、非多孔質単結晶シリコン層と熱酸化シリコン膜による干渉色が観察された。
【０１８７】
１２）１１）の処理が終了したウエハをシリコン半導体デバイスプロセスで一般的に用いる洗浄ラインで洗浄した後、縦形水素アニール炉に設置して、水素１００％雰囲気中で１１００℃４時間の熱処理を行った。水素ガスは装置とおよそ７ｍの内面研磨ステンレス配管で接続されたパラジウム合金を用いた市販の水素精製装置で純化されている。
【０１８８】
１３）こうして、第２のシリコンウエハ上に２００ｎｍの酸化シリコン層と２００ｎｍの単結晶シリコン層が積層されたＳＯＩ構造のウエハが作製された。
【０１８９】
単結晶シリコン層の膜厚は平均２０１ｎｍ、最大値−最小値＝８ｎｍであった。
【０１９０】
１３）のウエハを欠陥顕在化エッチングにより単結晶シリコン層を１３０ｎｍ除去したのち、４９％ＨＦに３分漬けた。この結果、欠陥顕在化エッチングによりエッチングされた単結晶シリコン層に残留する結晶欠陥の部分から埋め込み酸化膜がＨＦによりエッチングされ、ノマルスキー微分干渉顕微鏡で容易に欠陥密度を測定できる。観察された欠陥の密度は、６４個／ｃｍ² であった。水素アニール処理により、非多孔質単結晶シリコン層に導入された積層欠陥が減少していた。欠陥密度１００個／ｃｍ² を下回り、かつ、膜厚の均一な薄膜ＳＯＩ層が得られた。
【０１９１】
（実施例３：９５０℃，６００Ｔｏｒｒ Ｐｒｅｂａｋｅ（２ｓ，１２０ｓ），Ｎｏ Ｐｒｅｉｎｊｅｃｔｉｏｎ，Ｅｐｉ−２μｍ）
１）ｐ型不純物としてボロンを添加し、比抵抗０．０１５Ω・ｃｍ＋／−０．００５Ω・ｃｍにしたＣＺ６インチ（１００）ｐ⁺ シリコンウエハを用意した。
【０１９２】
２）４９％ＨＦとエチルアルコールを２：１の比で混合した溶液中で前記シリコンウエハを陽極に、６インチ径の白金板を陰極としてシリコンウエハと向かい合うように設置した。前記シリコンウエハの裏面側は同じ溶液を介して、別のＰ⁺ Ｓｉウエハの表面側と対向させ、もっとも端のウエハは６インチ径の白金板を対向させた。ウエハとウエハの間の溶液はウエハで隔てられ、導通しないように配置した。前記シリコンウエハと白金の間に電流密度１０ｍＡ／ｃｍ² で１２分間電流を流して前記シリコンウエハを陽極化成し（Ａｎｏｄｉｚｅ）、表面に１２μｍ厚の多孔質シリコンを形成した。
【０１９３】
３）つづいて、多孔質シリコン層を形成したウエハに４００度の酸素雰囲気中で１時間酸化処理を施した。この酸化処理は概ね５０Å以下の酸化膜しか形成しないためので酸化シリコン膜は多孔質シリコンの表面と孔の側壁にしか形成されておらず、内部には単結晶シリコンの領域が残されている。
【０１９４】
４）１．２５％に希釈したＨＦ水溶液に前記ウエハを３０秒程度曝し、続いて１０分間純水に漬けて、オーバーフローリンスして、多孔質層の表面に形成された極薄酸化シリコン膜を除去した。
【０１９５】
５）ウエハをウエハキャリアに入れてセットするロードロック室とウエハ移載用ロボットのセットされた移載チャンバーとプロセスチャンバーが接続されたエピタキシャルＣＶＤ成長装置のロードロック室に前記ウエハをウエハキャリアに入れて設置した。ロードロック室は、大気圧からドライポンプで１Ｔｏｒｒ以下に減圧したのち、Ｎ₂ を流して、８０Ｔｏｒｒにした。移載チャンバーは予めＮ₂ を流して８０Ｔｏｒｒに保持されている。プロセスチャンバーには、ウエハを保持するためにカーボンにＣＶＤ−ＳｉＣを被覆したサセプタが設置されている。サセプタは、ＩＲランプによって予め摂氏７５０℃程度に昇温してある。プロセスチャンバー内には加熱したパラジウム合金を用いた水素精製機により、精製された水素ガスが精製機からおよそ１０ｍの内面研磨したステンレス配管によりプロセスチャンバーに供給されている。
【０１９６】
ウエハはロードロック室から移載チャンバーを経由してプロセスチャンバーへ移載ロボットにより搬送され、サセプタ上に載置された。
【０１９７】
６）プロセスチャンバーの圧力を６００Ｔｏｒｒに設置した後、サセプタ上に移載されたウエハをＩＲランプで加熱して毎分１００℃の速度で昇温し、９５０℃で２秒保持した後、温度を７５０℃まで降温し、ウエハを再び移載ロボットにて移載チャンバーを経由しロードロック室に取り出した。もう１枚のウエハは９５０℃で１２０秒保持し、これ以外は同じ処理をしてロードロック室に戻した。
【０１９８】
７）ロードロック室を大気開放してウエハを取り出し、ＨＲ−ＳＥＭに多孔質層表面の状態を観察したところ、２秒処理のウエハ上に多孔質の表面孔密度は、６．８×１０¹⁰／ｃｍ² であり、１２０秒処理の多孔質の表面孔密度は、３．０×１０⁹ ／ｃｍ² で、エピタキシャル成長装置に設置する前のサンプルの孔密度は９．８×１０¹⁰／ｃｍ² のそれぞれ約７／１０、３／１００であった。すなわち、本発明にいう条件２を満足していた。
【０１９９】
８）また、予め用意しておいたＳＯＩ基板をＨＦディップし、水洗して乾燥させたのち、ＳＯＩ層の膜厚を光干渉式膜厚計により測定し、５）、６）の処理を施し、ロードロックより取り出した。再びＳＯＩ層の膜厚を測定したところ、ＳＯＩ層の膜厚減少量は、いずれも１ｎｍ未満であり、本発明にいう条件１を満足していた。
【０２００】
９）４）の処理が終了したウエハを５）により、エピタキシャル成長装置のプロセスチャンバーに移載した。
【０２０１】
１０）プロセスチャンバーの圧力を６００Ｔｏｒｒに設定した後、サセプタ上に移載されたウエハをＩＲランプで加熱して毎分１００℃の速度で昇温し、プリベーク処理として９５０℃で２秒保持した後、濃度を９００℃に下げて圧力を８０Ｔｏｒｒにし、ＳｉＨ₂ Ｃｌ₂ を濃度０．５ｍｏｌ％になるように添加して、非多孔質単結晶シリコン膜を２μｍ形成し、水素雰囲気下で温度を７５０℃まで降温し、ウエハを再び移載ロボットにて移載チャンバーを経由しロードロック室に取り出した。もう１枚のウエハは９５０℃水素雰囲気中でのプリベーク処理時間を１２０秒とし、これ以外は同じ処理をしてロードロック室に戻した。
【０２０２】
１１）１０）の処理が終了したウエハを欠陥顕在化エッチングして、非多孔質単結晶シリコン層に導入された結晶欠陥を顕在化した後、ノマルスキー微分干渉顕微鏡で観察した。観察された欠陥は積層欠陥が９９％以上であった。積層欠陥の密度は、プリベーク２秒の場合、１７０個／ｃｍ² 、プリベーク１２０秒の場合、２．６×１０³ 個／ｃｍ² で、プリベーク１１００℃１２０秒の場合の１．５×１０⁴ ／ｃｍ² に比べ、激減した。
【０２０３】
（実施例４：９００℃，４５０Ｔｏｒｒ Ｐｒｅｂａｋｅ（２ｓ，１２０ｓ），Ｐｒｅｉｎｊｅｃｔｉｏｎ，Ｅｐｉ−２μｍ）
１）ｐ型不純物としてボロンを添加し、比抵抗０．０１５Ω・ｃｍ＋／−０．００５Ω・ｃｍにしたＣＺ６インチ（１００）ｐ⁺ シリコンウエハを用意した。
【０２０４】
２）４９％ＨＦとエチルアルコールを２：１の比で混合した溶液中で前記シリコンウエハを陽極に、６インチ径の白金板を陰極としてシリコンウエハと向かい合うように設置した。前記シリコンウエハの裏面側は同じ溶液を介して、別のＰ⁺ Ｓｉウエハの表面側と対向させ、もっとも端のウエハは６インチ径の白金板を対向させた。ウエハとウエハの間の溶液はウエハで隔てられ、導通しないように配置した。前記シリコンウエハと白金の間に電流密度１０ｍＡ／ｃｍ² で１２分間電流を流して前記シリコンウエハを陽極化成し（Ａｎｏｄｉｚｅ）、表面に１２μｍ厚の多孔質シリコンを形成した。
【０２０５】
３）つづいて、多孔質シリコン層を形成したウエハに４００度の酸素雰囲気中で１時間酸化処理を施した。この酸化処理は概ね５０Å以下の酸化膜しか形成しないためので酸化シリコン膜は多孔質シリコンの表面と孔の側壁にしか形成されておらず、内部には単結晶シリコンの領域が残されている。
【０２０６】
４）１．２５％に希釈したＨＦ水溶液に前記ウエハを３０秒程度曝し、続いて１０分間純水に漬けて、オーバーフローリンスして、多孔質層の表面に形成された極薄酸化シリコン膜を除去した。
【０２０７】
５）ウエハをウエハキャリアに入れてセットするロードロック室とウエハ移載用ロボットのセットされた移載チャンバーとプロセスチャンバーが接続されたエピタキシャルＣＶＤ成長装置のロードロック室に前記ウエハをウエハキャリアに入れて設置した。ロードロック室は、大気圧からドライポンプで１Ｔｏｒｒ以下に減圧したのち、Ｎ₂ を流して、８０Ｔｏｒｒにした。移載チャンバーは予めＮ₂ を流して８０Ｔｏｒｒに保持されている。プロセスチャンバーには、ウエハを保持するためにカーボンにＣＶＤ−ＳｉＣを被覆したサセプタが設置されている。サセプタは、ＩＲランプによって予め摂氏７５０℃程度に昇温してある。プロセスチャンバー内には加熱したパラジウム合金を用いた水素精製機により、精製された水素ガスが精製機からおよそ１０ｍの内面研磨したステンレス配管によりプロセスチャンバーに供給されている。
【０２０８】
ウエハはロードロック室から移載チャンバーを経由してプロセスチャンバーへ移載ロボットにより搬送され、サセプタ上に載置された。
【０２０９】
６）プロセスチャンバーの圧力を４５０Ｔｏｒｒに設定した後、サセプタ上に移載されたウエハをＩＲランプで加熱して毎分１００℃の速度で昇温し、９００℃で２秒保持した後、温度を７５０℃まで降温し、ウエハを再び移載ロボットにて移載チャンバーを経由しロードロック室に取り出した。もう１枚のウエハは９００℃で１２０秒保持し、これ以外は同じ処理をしてロードロック室に戻した。
【０２１０】
７）ロードロック室を大気開放してウエハを取り出し、ＨＲ−ＳＥＭに多孔質層表面の状態を観察したところ、２秒処理のウエハ上に多孔質の表面孔密度は、７．８×１０¹⁰／ｃｍ² であり、１２０秒処理の多孔質の表面孔密度は、３．０×１０¹⁰／ｃｍ² で、エピタキシャル成長装置に設置する前のサンプルの孔密度は９．８×１０¹⁰／ｃｍ² のそれぞれ約８／１０、３／１０であり、本発明にいう条件２を満足していた。
【０２１１】
８）また、予め用意しておいたＳＯＩ基板をＨＦディップし、水洗して乾燥させたのち、ＳＯＩ層の膜厚を光干渉式膜厚計により測定し、５）、６）の処理を施し、ロードロックより取り出した。再びＳＯＩ層の膜厚を測定したところ、ＳＯＩ層の膜厚減少量は、いずれも１ｎｍ未満であり、本発明にいう条件１を満足していた。
【０２１２】
９）４）の処理が終了したウエハを５）により、エピタキシャル成長装置のプロセスチャンバーに移載した。
【０２１３】
１０）プロセスチャンバーの圧力を４５０Ｔｏｒｒに設定した後、サセプタ上に移載されたウエハをＩＲランプで加熱して毎分１００℃の速度で昇温し、プリベーク処理として９００℃で２秒保持した後、濃度２８ｐｐｍになるように水素のキャリアガスにＳｉＨ₄ を添加して、２００秒処理をし、ＳｉＨ₄ の添加は終了し、その後、圧力を８０Ｔｏｒｒに温度を９００℃に下げて、今度はＳｉＨ₂ Ｃｌ₂ を濃度０．７ｍｏｌ％になるように添加して、非多孔質単結晶シリコン膜を２μｍ形成し、水素雰囲気下で温度を７５０℃まで降温し、ウエハを再び移載ロボットにて移載チャンバーを経由しロードロック室に取り出した。もう１枚のウエハは９００℃水素雰囲気中でのプリベーク処理時間を１２０秒とし、これ以外は同じ処理をしてロードロック室に戻した。
【０２１４】
１１）１０）の処理が終了したウエハを欠陥顕在化エッチングして、非多孔質単結晶シリコン層に導入された結晶欠陥を顕在化した後、ノマルスキー微分干渉顕微鏡で観察した。観察された欠陥は積層欠陥が９９％以上であった。積層欠陥の密度は、プリベーク２秒の場合、４９０個／ｃｍ² 、プリベーク１２０秒の場合、３５０個／ｃｍ² で、プリベーク１１００℃１２０秒の場合の１．５×１０⁴ ／ｃｍ² に比べ、激減し、１０００個／ｃｍ² 未満の欠陥密度が実現された。
【０２１５】
（実施例５：８７０℃，８０Ｔｏｒｒ Ｐｒｅｂａｋｅ（５ｓ，６０ｓ），Ｐｒｅｉｎｊｅｃｔｉｏｎ，Ｅｐｉ−２μｍ）
１）ｐ型不純物としてボロンを添加し、比抵抗０．０１５Ω・ｃｍ＋／−０．００５Ω・ｃｍにしたＣＺ６インチ（１００）ｐ⁺ シリコンウエハを用意した。
【０２１６】
２）４９％ＨＦとエチルアルコールを２．１：１の比で混合した溶液中で前記シリコンウエハを陽極に、６インチ径の白金板を陰極としてシリコンウエハと向かい合うように設置した。前記シリコンウエハの裏面側は同じ溶液を介して、別のＰ＋Ｓｉウエハの表面側と対向させ、もっとも端のウエハは６インチ径の白金板を対向させた。ウエハとウエハの間の溶液はウエハで隔てられ、導通しないように配置した。前記シリコンウエハと白金の間に電流密度１０ｍＡ／ｃｍ² で１２分間電流を流して前記シリコンウエハを陽極化成し（Ａｎｏｄｉｚｅ）、表面に１２μｍ厚の多孔質シリコンを形成した。
【０２１７】
３）つづいて、多孔質シリコン層を形成したウエハに４００度の酸素雰囲気中で１時間酸化処理を施した。この酸化処理は概ね５０Å以下の酸化膜しか形成しないためので酸化シリコン膜は多孔質シリコンの表面と孔の側壁にしか形成されておらず、内部には単結晶シリコンの領域が残されている。
【０２１８】
４）１．３％に希釈したＨＦ水溶液に前記ウエハを３０秒程度曝し、続いて１０分間純水に漬けて、オーバーフローリンスして、多孔質層の表面に形成された極薄酸化シリコン膜を除去した。
【０２１９】
５）ウエハをウエハキャリアに入れてセットするロードロック室とウエハ移載用ロボットのセットされた移載チャンバーとプロセスチャンバーが接続されたエピタキシャルＣＶＤ成長装置のロードロック室に前記ウエハをウエハキャリアに入れて設置した。ロードロック室は、大気圧からドライポンプで１Ｔｏｒｒ以下に減圧したのち、Ｎ₂ を流して、８０Ｔｏｒｒにした。移載チャンバーは予めＮ₂ を流して８０Ｔｏｒｒに保持されている。プロセスチャンバーには、ウエハを保持するためにカーボンにＣＶＤ−ＳｉＣを被覆したサセプタが設置されている。サセプタは、ＩＲランプによって予め摂氏７５０℃程度に昇温してある。プロセスチャンバー内には加熱したパラジウム合金を用いた水素精製機により、精製された水素ガスが精製機からおよそ１０ｍの内面研磨したステンレス配管によりプロセスチャンバーに供給されている。
【０２２０】
ウエハはロードロック室から移載チャンバーを経由してプロセスチャンバーへ移載ロボットにより搬送され、サセプタ上に載置された。
【０２２１】
６）プロセスチャンバーの圧力を８０Ｔｏｒｒとし、サセプタ上に移載されたウエハをＩＲランプで加熱して毎分１００℃の速度で昇温し、８７０℃で５秒保持した後、温度を７５０℃まで降温し、ウエハを再び移載ロボットにて移載チャンバーを経由しロードロック室に取り出した。もう１枚のウエハは８７０℃で６０秒保持し、これ以外は同じ処理をしてロードロック室に戻した。
【０２２２】
７）ロードロック室を大気開放してウエハを取り出し、ＨＲ−ＳＥＭに多孔質層表面の状態を観察したところ、５秒処理のウエハ上に多孔質の表面孔密度は、４．１×１０¹⁰／ｃｍ² であり、６０秒処理の多孔質の表面孔密度は、１．１×１０¹⁰／ｃｍ² で、エピタキシャル成長装置に設置する前のサンプルの孔密度は９．８×１０¹⁰／ｃｍ² のそれぞれ約４／１０、１．１／１０であり、本発明にいう条件２を満足していた。
【０２２３】
８）また、予め用意しておいたＳＯＩ基板をＨＦディップし、水洗して乾燥させたのち、ＳＯＩ層の膜厚を光干渉式膜厚計により測定し、５）、６）の処理を施し、ロードロックより取り出した。再びＳＯＩ層の膜厚を測定したところ、ＳＯＩ層の膜厚減少量は、いずれも１ｎｍ未満であり、本発明にいう条件１を満足していた。
【０２２４】
９）４）の処理が終了したウエハを５）により、エピタキシャル成長装置のプロセスチャンバーに移載した。
【０２２５】
１０）プロセスチャンバーの圧力を８０Ｔｏｒｒに設定した後、サセプタ上に移載されたウエハをＩＲランプで加熱して毎分１００℃の速度で昇温し、プリベーク処理として９００℃で２秒保持した後、濃度３５ｐｐｍになるように水素のキャリアガスにＳｉＨ₄ を添加して、１５０秒処理をし、ＳｉＨ₄ の添加は終了し、その後、ＳｉＨ₂ Ｃｌ₂ を濃度１ｍｏｌ％になるように添加して、非多孔質単結晶シリコン膜を２μｍ形成し、水素雰囲気下で温度を７５０℃まで降温し、ウエハを再び移載ロボットにて移載チャンバーを経由しロードロック室に取り出した。もう１枚のウエハはプリベーク処理時間を６０秒とし、これ以外は同じ処理をしてロードロック室に戻した。なお、３５ｐｐｍになるようにＳｉＨ₄ を添加した場合の成長速度は、４．３ｎｍ／ｍｉｎ．である。
【０２２６】
１１）１０）の処理が終了したウエハを欠陥顕在化エッチングして、非多孔質単結晶シリコン層に導入された結晶欠陥を顕在化した後、ノマルスキー微分干渉顕微鏡で観察した。観察された欠陥は積層欠陥が９９％以上であった。積層欠陥の密度は、プリベーク５秒の場合、３５０個／ｃｍ² 、プリベーク６０秒の場合、６３０個／ｃｍ² で、プリベーク１１００℃１２０秒の場合の１．５×１０⁴ ／ｃｍ² に比べて激減し、１０００個／ｃｍ² 未満の欠陥密度が実現された。
【０２２７】
（実施例６：９５０℃，８０Ｔｏｒｒ Ｐｒｅｂａｋｅ（２ｓ），Ｐｒｅｉｎｊｅｃｔｉｏｎ，Ｅｐｉ−０．３２μｍ Ｒｅｃｙｃｌｅ−ＥＬＴＲＡＮ）
１）ｐ型不純物としてボロンを添加し、比抵抗０．０１５Ω・ｃｍ＋／−０．０１Ω・ｃｍにしたＣＺ８インチ（１００）ｐ⁺ シリコンウエハを用意した。
【０２２８】
２）第１の単結晶Ｓｉ基板の表面層をＨＦ溶液中において陽極化成を行った。陽極化成条件は以下の通りであった。
【０２２９】
電流密度：７（ｍＡ・ｃｍ^-2）
陽極化成溶液：ＨＦ：Ｈ₂ Ｏ：Ｃ₂ Ｈ₅ ＯＨ＝１：１：１
時間：ｔ（ｍｉｎ）
多孔質Ｓｉの厚み：ｘ（μｍ）
さらに、
電流密度：５０（ｍＡ・ｃｍ^-2）
陽極化成溶液：ＨＦ：Ｈ₂ Ｏ：Ｃ₂ Ｈ₅ ＯＨ＝１：１：１
時間：１０（ｓｅｃ）
多孔質Ｓｉの厚み：〜０．２（μｍ）
【０２３０】
第１の陽極化成の時間ｔをそれぞれ５ｍｉｎと変えて、第１の低多孔度多孔質層厚ｘを５μｍとした。
【０２３１】
この陽極化成により、（５０（ｍＡ・ｃｍ^-2）による多孔質Ｓｉ層の多孔度（ｐｏｒｏｓｉｔｙ）は大きくなり、構造的に脆弱な高多孔度薄層が形成された。
【０２３２】
３）つづいて、多孔質シリコン層を形成したウエハに４００度の酸素雰囲気中で１時間酸化処理を施した。この酸化処理は概ね５０Å以下の酸化膜しか形成しないためので酸化シリコン膜は多孔質シリコンの表面と孔の側壁にしか形成されておらず、内部には単結晶シリコンの領域が残されている。
【０２３３】
４）１．２５％に希釈したＨＦ水溶液に前記ウエハを３０秒程度曝し、続いて１０分間純水に漬けて、オーバーフローリンスして、多孔質層の表面に形成された極薄酸化シリコン膜を除去した。
【０２３４】
５）ウエハをウエハキャリアに入れてセットするロードロック室とウエハ移載用ロボットのセットされた移載チャンバーとプロセスチャンバーが接続されたエピタキシャルＣＶＤ成長装置のロードロック室に前記ウエハをウエハキャリアに入れて設置した。ロードロック室は、大気圧からドライポンプで１Ｔｏｒｒ以下に減圧したのち、Ｎ₂ を流して、８０Ｔｏｒｒにした。移載チャンバーは予めＮ₂ を流して８０Ｔｏｒｒに保持されている。プロセスチャンバーには、ウエハを保持するためにカーボンにＣＶＤ−ＳｉＣを被覆したサセプタが設置されている。サセプタは、ＩＲランプによって予め摂氏７５０℃程度に昇温してある。プロセスチャンバー内には加熱したパラジウム合金を用いた水素精製機により、精製された水素ガスが精製機からおよそ１０ｍの内面研磨したステンレス配管によりプロセスチャンバーに供給されている。
【０２３５】
ウエハはロードロック室から移載チャンバーを経由してプロセスチャンバーへ移載ロボットにより搬送され、サセプタ上に載置された。
【０２３６】
６）サセプタ上に移載されたウエハをＩＲランプで加熱して毎分１００℃の速度で昇温し、熱処理（プリベーク処理）として９５０℃で２秒保持した後、濃度２８ｐｐｍになるように水素キャリアガスにＳｉＨ₄ を添加して、２００秒処理をし、ＳｉＨ₄ の添加は終了し、その後、温度を９００℃に下げて、今度はＳｉＨ₂ Ｃｌ₂ を濃度０．５ｍｏｌ％になるように添加して、非多孔質単結晶シリコン膜を０．３２μｍ形成し、水素雰囲気下で温度を７５０℃まで降温し、ウエハを再び移載ロボットにて移載チャンバーを経由しロードロック室に取り出した。形成された非多孔質単結晶シリコン層の膜厚は平均０．３２μｍ、最大値−最小値＝８ｎｍであった。なお、上記９５０℃、２秒保持の熱処理後は、表面孔密度は、７．５×１０¹⁰（処理前は、９．５×１０¹⁰）／ｃｍ² であり、本発明にいう条件２を満足していた。
【０２３７】
７）非多孔質単結晶シリコンをエピタキシャル成長したウエハを縦形炉に設置して、酸素と水素を燃焼して形成された水蒸気と残留酸素の混合気中、１０００℃で熱処理により前記非多孔質単結晶シリコンの表面を酸化して、２０８ｎｍの酸化シリコン膜を形成した。
【０２３８】
８）上記ウエハと第２のシリコンウエハをシリコン半導体プロセスの洗浄ラインで清浄に洗浄したのち、両ウエハの第１の主面同士を静かに重ね合わせ、中央を押圧したところ、両ウエハは一体化した。
【０２３９】
９）続いて、一体化したウエハ組を縦形炉に設置して、酸素雰囲気中１１００℃で１時間熱処理した。
【０２４０】
１０）貼り合わせウエハの側面にウォータージェットを噴きつけてウエハを分離させたところ、高多孔度層で分割された。分割方法は、ウォータージェット以外に加圧、引っ張り、せん断、楔、等の外圧をかける方法、超音波を印加する方法、熱をかける方法、酸化による多孔質Ｓｉを周辺から膨張させ多孔質Ｓｉ内に内圧をかける方法、パルス状に加熱し、熱応力をかける、あるいは軟化させる方法等がある。そのどの方法でも分離することは可能であった。
【０２４１】
１１）露出した多孔質シリコン層をＨＦと過酸化水素水の混合溶液に漬けたところ、およそ２時間で多孔質シリコンはすべて除去され、ウエハ全面で、非多孔質単結晶シリコン層と熱酸化シリコン膜による干渉色が観察された。
【０２４２】
１２）１１）の処理が終了したウエハをシリコン半導体デバイスプロセスで一般的に用いる洗浄ラインで洗浄した後、縦形水素アニール炉に設置して、水素１００％雰囲気中で１１００℃４時間の熱処理を行った。水素ガスは装置とおよそ７ｍの内面研磨ステンレス配管で接続されたパラジウム合金を用いた市販の水素精製装置で純化されている。
【０２４３】
１３）こうして、第２のシリコンウエハ上に２００ｎｍの酸化シリコン層と２００ｎｍの単結晶シリコン層が積層されたＳＯＩ構造のウエハが作製された。
【０２４４】
単結晶シリコン層の膜厚は平均２０１ｎｍ、最大値−最小値＝８ｎｍであった。
【０２４５】
１４）１３）のウエハを欠陥顕在化エッチングにより単結晶シリコン層を１３０ｎｍ除去したのち、４９％ＨＦに３分漬けた。この結果、欠陥顕在化エッチングによりエッチングされた単結晶シリコン層に残留する結晶欠陥の部分から埋め込み酸化膜がＨＦによりエッチングされ、ノマルスキー微分干渉顕微鏡で容易に欠陥密度を測定できる。観察された欠陥の密度は、６４個／ｃｍ² であった。水素アニール処理により、非多孔質単結晶シリコン層に導入された積層欠陥が減少していた。欠陥密度１００個／ｃｍ² を下回り、かつ、膜厚の均一な薄膜ＳＯＩ層が得られた。
【０２４６】
なお、予め用意しておいたＳＯＩ基板をＨＦディップし、水洗して乾燥させたのち、ＳＯＩ層の膜厚を光干渉式膜厚計により測定し、５）及び６）にいうプリベーク処理のみ施し、ロードロックより取り出した。再びＳＯＩ層の膜厚を測定したところ、ＳＯＩ層の膜厚減少量は、いずれも１ｎｍ未満であり本発明にいう条件１を満足していた。
【０２４７】
（実施例７：９５０℃，８０Ｔｏｒｒ Ｐｒｅｂａｋｅ（２ｓ），Ｐｒｅｉｎｊｅｃｔｉｏｎ，Ｅｐｉ−０．３２μｍ Ｈｅｔｅｒｏ−ｅｐｉｔａｘｙ）
１）６１５μｍの厚みをもった比抵抗０．０１Ω・ｃｍのｐ型あるいはｎ型の６インチ径の（１００）単結晶Ｓｉ基板４枚をＨＦをアルコールで希釈した溶液中で陽極化成することにより、その鏡面である一方の主面に多孔質Ｓｉ層を形成した。
【０２４８】
２）陽極化成条件は以下の通りであった。
【０２４９】
電流密度：７ｍＡ／ｃｍ²
陽極化成溶液：ＨＦ：Ｈ₂ Ｏ：Ｃ₂ Ｈ₅ ＯＨ＝１：１：１
時間：１２分
多孔質Ｓｉ層の厚み：１０μｍ
多孔度：２０％
【０２５０】
３）つづいて、多孔質シリコン層を形成したウエハに４００度の酸素雰囲気中で１時間酸化処理を施した。この酸化処理は概ね５０Å以下の酸化膜しか形成しないためので酸化シリコン膜は多孔質シリコンの表面と孔の側壁にしか形成されておらず、内部には単結晶シリコンの領域が残されている。
【０２５１】
４）１．２５％に希釈したＨＦ水溶液に前記ウエハを３０秒程度曝し、続いて１０分間純水に漬けて、オーバーフローリンスして、多孔質層の表面に形成された極薄酸化シリコン膜を除去した。
【０２５２】
５）ウエハをウエハキャリアに入れてセットするロードロック室とウエハ移載用ロボットのセットされた移載チャンバーとプロセスチャンバーが接続されたエピタキシャルＣＶＤ成長装置のロードロック室に前記ウエハをウエハキャリアに入れて設置した。ロードロック室は、大気圧からドライポンプで１Ｔｏｒｒ以下に減圧したのち、Ｎ₂ を流して、８０Ｔｏｒｒにした。移載チャンバーは予めＮ₂ を流して８０Ｔｏｒｒに保持されている。プロセスチャンバーには、ウエハを保持するためにカーボンにＣＶＤ−ＳｉＣを被覆したサセプタが設置されている。サセプタは、ＩＲランプによって予め摂氏７５０℃程度に昇温してある。プロセスチャンバー内には加熱したパラジウム合金を用いた水素精製機により、精製された水素ガスが精製機からおよそ１０ｍの内面研磨したステンレス配管によりプロセスチャンバーに供給されている。
【０２５３】
ウエハはロードロック室から移載チャンバーを経由してプロセスチャンバーへ移載ロボットにより搬送され、サセプタ上に載置された。
【０２５４】
６）サセプタ上に移載されたウエハをＩＲランプで加熱して毎分１００℃の速度で昇温し、熱処理（プリベーク処理）として９５０℃で２秒保持した後、濃度２８ｐｐｍになるように水素キャリアガスにＳｉＨ₄ を添加して、２００秒処理をし、ＳｉＨ₄ の添加は終了し、その後、水素雰囲気下で温度を７５０℃まで降温し、ウエハを再び移載ロボットにて移載チャンバーを経由しロードロック室に取り出した。形成された非多孔質単結晶シリコン層の膜厚は平均０．０３μｍであった。なお、上記熱処理後、表面孔密度は、５．９×１０¹⁰（処理前は、８．９×１０¹⁰）／ｃｍ² であり、本発明にいう条件２を満足していた。
【０２５５】
この多孔質Ｓｉ上にＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により単結晶ＧａＡｓを１μｍの厚みにエピタキシャル成長した。成長条件は以下の通りであった。
【０２５６】
ソースガス：ＴＭＧ／ＡｓＨ₃ ／Ｈ₂
ガス圧力：８０Ｔｏｒｒ
温度：７００℃
【０２５７】
透過電子顕微鏡による断面観察の結果、ＧａＡｓ層に結晶欠陥が導入されておらず、良好な結晶性を有するＧａＡｓ層が形成されたことが確認された。同時に、表面をＳｉにより封止された多孔質Ｓｉ層との間には極めて急峻な界面が形成されていることも確認された。
【０２５８】
さらに欠陥顕在化エッチングにより、光学顕微鏡により顕在化された結晶欠陥をカウントし欠陥密度を求めたところ、およそ、１×１０⁴ ／ｃｍ² であった。
【０２５９】
なお、予め用意しておいたＳＯＩ基板をＨＦディップし、水洗して乾燥させたのち、ＳＯＩ層の膜厚を光干渉式膜厚計により測定し、５）及び６）にいうプリベーク処理のみを施し、ロードロックより取り出した。再びＳＯＩ層の膜厚を測定したところ、ＳＯＩ層の膜厚減少量は、いずれも１ｎｍ未満であり、本発明にいう条件１を満足していた。
【０２６０】
（実施例８）
特願平９−１００１９７号公報に示されるように、エピタキシャル層の成長初期に微量のシリコン原子ないし、シリコンソースガスの供給を行えば、本発明による結晶欠陥の低減をさらに効果的にする。水素４３ｌ／ｍｉｎ、圧力６００Ｔｏｒｒの雰囲気下で、摂氏７５０℃程度に保たれたカーボンをＣＶＤ−ｓｉｃでコートしたサセプタ上に予め多孔質を形成した基板をロードロック室を介して設置し、およそ１００℃／分程度の昇温速度で９５０℃まで昇温して、２秒保持したのち、ＳｉＨ₄ を極微量として濃度２８ｐｐｍ程を一定時間添加した後、シリコンソースガスの流量を増やして、所望の膜厚の非多孔質単結晶シリコン膜を形成した。図１１には、微量のＳｉＨ₄ 添加処理時間に対する積層欠陥密度依存性を示した。ＳｉＨ₄ の微量添加処理を行うことにより、結晶欠陥密度が低減されることが明らかである。
【０２６１】
多孔質シリコンは、ＨＦ−Ｃ₂ Ｈ₅ ＯＨ−Ｈ₂ Ｏ混合溶液中で陽極化成して作製し、その後、４００℃、酸素雰囲気中で１時間熱処理した。その後、１．２５％ＨＦ水溶液に２５秒ほど漬け、水洗して、乾燥した後、エピタキシャル成長装置に設置した。
【０２６２】
また、微量の膜の構成原子、ないし、原料ガスの供給は、酸化物の除去を促進し、酸化物に起因する欠陥発生を抑制する効果もある。
【０２６３】
（実施例９）
ロードロック式のＣＶＤエピタキシャル成長装置において、カーボンをＣＶＤ−ＳｉＣでコートしたサセプタを反応容器内で予め７５０度に昇温しておき、多孔質シリコンを形成したシリコンウエハをロードロックを介して設置する。その後、６００Ｔｏｒｒ、水素４３ｌ／ｍｉｎ、の条件下で、摂氏１１００度まで１００度／分で昇温し、１１００度で２秒保持したのち、１００度／分で７５０度まで降温し、ロードロックを介し、ウエハを取り出した場合、多孔質の表面孔は、熱処理前には平均直径がおよそ１０ｎｍの孔が１０¹¹／ｃｍ² だったのが、孔密度は１０⁶ ／ｃｍ² に減少すると共に、孔径は２０〜４０ｎｍに拡大していた。この条件で上に記した熱処理に引き続いて、シリコンソースガスを水素ガスに添加して単結晶シリコン層をエピタキシャル成長すれば、積層欠陥密度は１０⁴ ／ｃｍ² となった。一方、１１００度での熱処理を９５０度に代えて、保持時間は２秒で等しくした場合には、熱処理後の孔密度の減少はせいぜい１桁であった。また、孔径は殆ど増大していなかった。この熱処理条件の後、シリコンソースガスを水素ガスに添加して単結晶シリコン層をエピタキシャル成長すれば、積層欠陥密度は１０² ／ｃｍ² と１１００度の場合と比べて、１／１００に激減した。
【０２６４】
尚、本発明者は、プリベーク時の圧力が積層欠陥密度に与える影響を調べた。
【０２６５】
圧力は、多孔質シリコン層表面でのシリコン原子の表面拡散・孔構造の変質に重大な影響を与え、圧力が低ければ低いほど積層欠陥密度の極小値の発現は低温化されることが分かる（図１２）。
【０２６６】
なお、試料としては、基板（１００）Ｓｉにボロンドープされた比抵抗０．０１３−０．０１７Ωｃｍのものを用いた。陽極化成条件は、４９％ＨＦとエタノールを１：１に混合した溶液中で、およそ８ｍＡ／ｃｍ² の電流を１１分流して多孔質層を形成した。およそ２０％の多孔度であった。１．２５％ＨＦ溶液に２５ｓｅｃ漬けたのち、水洗いして、乾燥させた。その後４００℃、１時間、酸素雰囲気中で熱処理を行い、１．２５％ＨＦ溶液に、酸化シリコン膜であれば、５ｎｍ程度エッチングされる時間だけ着けた後、水洗し、そして乾燥させた。
【０２６７】
エピ装置はロードロック室が付設された反応容器（本発明にいう、系Ａでの熱処理を意味する。）で行った。水素雰囲気中８０Ｔｏｒｒ、６００Ｔｏｒｒで１２０秒熱処理を行った。その後、２８ｐｐｍになるように水素のキャリアガスにＳｉＨ₄ を添加して１２０秒間処理した。その後、ＳｉＨ₄ の添加は終了し、圧力を８０Ｔｏｒｒに温度を９００℃に下げて２μｍのエピ層を形成。そして各熱処理温度での積層欠陥密度を調べた。
【０２６８】
図１３には、図１２の場合と同様にして作製した試料を水素雰囲気中、６００Ｔｏｒｒの圧力下で、９５０℃の熱処理での積層欠陥密度の成長前熱処理時間依存性を示した。熱処理は６０秒までに対して、１２０秒を越えるとおよそ２倍に増大する。
【０２６９】
【発明の効果】
以上説明してきたように、本発明によれば、単結晶シリコンのエッチング量が極めて小さく且つ、多孔質シリコンの表面の孔密度が４桁をこえて、より好ましくは２桁をこえて減少しない条件で熱処理を実施することにより、多孔質層上に形成された非多孔質単結晶層の積層欠陥密度を１０００／ｃｍ² 未満、さらには、１００／ｃｍ² 程度にできた。
【０２７０】
その結果、本発明を、貼り合わせ法に適用すれば、膜厚が均一で、かつ、結晶欠陥が極めて少ないＳＯＩ層を得ることが可能である。
【０２７１】
本発明は言い換えると多孔質表面にエピタキシャル成長装置内で形成されてしまう自然酸化膜の量を抑制することで、孔径の拡大を抑制すると共に、自然酸化膜除去のために熱処理時間・温度を短時間、低温化し、多孔質表面原子の拡散により、表面孔がほとんど封止されないうちに、非多孔質単結晶膜の形成を開始することにより、結晶欠陥密度１０００／ｃｍ² 未満の多孔質シリコン上のエピタキシャル層を得るものである。
【図面の簡単な説明】
【図１】多孔質シリコン層上に非多孔質単結晶層を成長させる工程を示すフローチャートである。
【図２】ロードロック室付のエピタキシャル成長装置の一例を示す模式図である。
【図３】多孔質の表面孔のＳＥＭ写真である。
【図４】多孔質の表面孔の様子を説明する模式図である。
【図５】熱処理時間と残留表面孔密度の関係を説明する図である。
【図６】残留孔密度と欠陥密度の関係を説明する図である。
【図７】熱処理温度と積層欠陥密度の関係を説明する図である。
【図８】熱処理時間とエッチング量の関係を説明する図である。
【図９】本発明の工程を説明する模式図である。
【図１０】本発明によるＳＯＩ基板の作製の作製工程を説明する模式図である。
【図１１】微量ＳｉＨ₄ 添加処理時間と積層欠陥密度の関係を説明する図である。
【図１２】熱処理温度と積層欠陥密度の関係を説明する図である。
【図１３】熱処理時間と積層欠陥密度の関係を説明する図である。
【符号の説明】
１ 多孔質シリコン層を有する基板
２ 孔
３ 孔壁
４ 保護膜
５ 保護被膜
６ 非多孔質単結晶層
１０ 基体
１１ 多孔質シリコン層
１２ 非多孔質単結晶層
１３ 第２の基板
１４ 絶縁層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor substrate and a manufacturing method thereof, and more particularly, to a non-porous semiconductor layer formed on a porous semiconductor layer and a forming method thereof.
[0002]
The present invention also relates to a semiconductor substrate used as a substrate of an integrated circuit mainly using MOSFETs, bipolar transistors, and the like, and a method for forming the same.
[0003]
[Prior art]
In silicon-based semiconductor devices and integrated circuit technology, the silicon-on-insulator (SOI) structure in which a single-crystal silicon film is placed on an insulator is used to increase the speed and reduce the consumption of transistors by reducing parasitic capacitance and facilitating element isolation. Numerous studies have been made so far for technologies that provide power, high integration, and reduced total cost.
[0004]
As a method for forming this SOI structure, there is a FIPOS (Full isolation by porous silicon) method proposed by Imai, which was popular from the 1970s to the early 1980s (K. Imai, Solid State Electronics 24 (1981) p. 159). ). This method forms an SOI structure by utilizing the accelerated oxidation phenomenon of porous silicon, but has a specific problem that the surface silicon layer can be formed only in an island shape.
[0005]
One of the SOI forming technologies that has been attracting attention recently is wafer bonding technology, which is a surface silicon layer having an SOI structure, an arbitrary thickness of a buried silicon oxide layer, and crystallinity of the surface silicon layer. Various techniques have been proposed for their goodness.
[0006]
A bonding method for bonding wafers without an intermediate layer such as an adhesive was proposed by Nakamura et al. B. Lasky et al. (JB Lasky, SR Stiffler, FR White, and JR Abnerthey, technical Digestof the International Electron Meeting, IEEE 1988, New York, P. 5). Since 1984, the method of thinning one of the combined wafers and the operation of the MOS transistor formed thereon have been reported.
[0007]
In the method of Lasky et al., A low-concentration or n-type epitaxial silicon layer formed on a single-crystal silicon wafer to which boron is added at a high concentration is prepared as a first wafer. When the second wafer having an oxide film formed on the surface is cleaned as necessary and then brought into close contact, the two wafers are bonded by van der Waals force. When heat treatment is further performed, a covalent bond is formed between the two wafers, and the bonding strength increases to a level that does not hinder device fabrication. After that, the first wafer is etched from the back surface with a mixed solution of hydrofluoric acid, nitric acid and acetic acid, and p⁺ The method of Lasky et al. (Single Etch-stop method) is to selectively remove the silicon wafer and leave only the epitaxial silicon layer on the second wafer. However, P⁺ Silicon and epitaxial silicon (p^- Alternatively, the ratio of the etching rate of n) is as low as several tens, and further improvement has been desired in order to leave an epitaxial silicon layer having a uniform film thickness on the entire wafer surface.
[0008]
Therefore, a method of performing selective etching in two steps has been devised. That is, as the first substrate, p is formed on the surface of the low impurity concentration silicon wafer substrate.⁺⁺A layer in which a Si layer and a low impurity concentration layer are stacked is prepared, and this substrate is bonded to a second substrate similar to the above method. After that, the first substrate is thinned from the back surface by a mechanical method such as grinding or polishing. Next, p embedded in the first substrate⁺⁺Selective etching is performed until the Si layer is exposed on the entire surface. At this time, by using an alkali solution such as ethylenediamine pyrocatechol or KOH as an etching solution, selective etching is performed according to the difference in impurity concentration of the substrate. After that, p exposed by selective etching with a mixed solution of hydrofluoric acid, nitric acid and acetic acid as in the method of Lasky et al.⁺⁺If the Si layer is selectively removed, only the low-impurity concentration single-crystal Si layer is transferred onto the second substrate (Double Etch-stop method). In this method, the selective etching is performed a plurality of times to improve the overall etching selectivity, and as a result, the film thickness uniformity of the surface Si layer in the SOI is improved.
[0009]
However, in the thinning by selective etching using the impurity concentration of the substrate or the difference in composition as described above, it is predicted to be affected by the profile in the depth direction of the impurity concentration. In other words, if the heat treatment after bonding is increased to increase the bonding strength of the wafer, impurities in the buried layer are diffused, resulting in a deterioration in etching selectivity, resulting in a deterioration in film thickness uniformity. It was. Therefore, the heat treatment after bonding needs to be 800 degrees Celsius or less. Further, since the etching selectivity is low in each of the multiple etchings, the controllability at the time of mass production has been questioned.
[0010]
In the above-described method, the etching selectivity is determined by the impurity concentration or the difference in composition. However, in order to solve such a problem, Japanese Patent Laid-Open No. 5-21338 seeks the etching selectivity to the difference in structure. Yes. That is, the surface area per unit volume is 200 m.² / Cm^Three Due to the difference in structure between porous silicon and non-porous silicon, selective etching as high as 100,000 times has been realized (selective etching method using a structure difference using porous silicon). In this method, the surface of a single crystal Si wafer as a first substrate is made porous by anodization, and then a non-porous single crystal silicon layer is epitaxially grown to form a first substrate. After that, after bonding to the second substrate and increasing the bonding strength by heat treatment or the like, if necessary, the back surface of the first substrate is removed by grinding, polishing or the like to expose the porous silicon layer over the entire surface. Thereafter, the porous silicon is selectively removed by etching, and as a result, the previous non-porous single crystal silicon layer is transferred onto the second substrate. As a result of obtaining a high selectivity ratio of 100,000 times, the film thickness uniformity of the obtained SOI layer is hardly damaged by etching, and the uniformity during the growth of the epitaxially grown single crystal silicon layer is reflected as it is. It was revealed. That is, for example, 1.5 to 3% or less of the uniformity within the wafer realized by a commercially available CVD epitaxial growth apparatus is also realized in the SOI-Si layer. In this method, porous silicon which has been a material for selective oxidation by FIPOS is used as a material for selective etching. Therefore, Porosity is not limited to around 56%, but rather a low value of around 20% is preferable. The method for producing the SOI structure disclosed in the above-mentioned Japanese Patent Application Laid-Open No. 5-21338 has been reported by Yonehara et al. (T. Yonehara, K. Sakaguchi, N. sato, Appl. Phys. Lett. 64 (1994) p. 2108) and named ELTRAN (registered trademark).
[0011]
Further, since porous silicon does not become a final structural material, structural change and coarsening of porous silicon are allowed within a range that does not impair the etching selectivity.
[0012]
Inventor Sato et al. (N. Sato, K. Sakaguchi, K. Yamagata, Y. Fujiyama, and T. Yonehara, Proc. Of the Seventh Int. Symp. On Sci. On Sci. , (Pennington, The Electrochem. Soc. Inc., 1994), p.₂ Cl₂ A CVD (Chemical Vapor Deposition) method is carried out using as a source gas, and the process temperature at that time is 1040 ° C. for the heat treatment performed before the epitaxial growth, and 900-950 ° C. for the epitaxial growth.
[0013]
The structure of porous silicon is greatly roughened by high-temperature heat treatment, but Sato et al. Introduced a preoxidation process, which is a process of forming a protective film on the porous silicon pore wall prior to epitaxial growth. As a result, the coarsening of the porous silicon layer accompanying the heat treatment is substantially suppressed. This pre-oxidation is performed at 400 ° C. in an oxygen atmosphere, for example.
[0014]
In this method, one of the important techniques is how to form an epitaxial growth of non-porous single crystal silicon on porous silicon with few defects. In the SOI wafer thus formed, stacking faults are the main defects, and the stacking fault density in the epitaxial silicon layer on the porous silicon is 10^Three -10^Four / Cm² It is reported.
[0015]
[Problems to be solved by the invention]
In general, it has been pointed out that stacking faults may cause deterioration of the dielectric strength of an oxide film. This is p when metal impurities are deposited at dislocations surrounding stacking faults.^-nThis is considered to increase the junction leakage current and degrade the minority carrier lifetime. Even in other reports on the epitaxial growth on the above-described porous structure, the crystal defect is observed by the method of observing with an optical microscope after the defect revealing etching having a lower detection limit.^Three / Cm² There was no report that it was below. 10^Three -10^Four / Cm² Stacking fault of 1μm² Although the probability of being included in the gate region is as low as about 0.0001 to 0.00001, the defect density is still higher than that of the bulk silicon wafer, and the influence thereof is generally surfaced as the yield of the integrated circuit. is expected. When the SOI wafer obtained by the above method is put into practical use, the stacking fault density is at least 1000 / cm.² The following are required to be reduced.
[0016]
(Object of invention)
A first object of the present invention is to provide a semiconductor substrate having a non-porous single crystal layer with reduced crystal defects on a porous silicon layer and a method for manufacturing the substrate.
[0017]
A second object of the present invention is to provide a substrate having a non-porous single crystal layer with a low crystal defect density on an insulator and a method for manufacturing the same.
[0018]
[Means for Solving the Problems]
The present invention provides a semiconductor comprising a step of preparing a substrate having a porous silicon layer, a heat treatment step of heat-treating the porous silicon layer, and a growth step of growing a non-porous single crystal layer on the porous silicon layer. In the method for manufacturing a substrate, the heat treatment is performed in an atmosphere that does not include the source gas of the non-porous single crystal layer, and the etching amount of silicon by the heat treatment is 2 nm or less, and the surface pore density of the porous silicon layer is changed. Rate r (r = surface hole density after the heat treatment / surface hole density before the heat treatment)
[0019]
[Outside 4]

It is performed so that it may satisfy.
[0020]
The present invention also provides a step of preparing a first substrate having a porous silicon layer, a heat treatment step of heat-treating the porous silicon layer, and a growth step of growing a non-porous single crystal layer on the porous silicon layer. And a step of transferring the non-porous single crystal layer on the first substrate onto a second substrate, wherein the heat treatment is performed by using a source gas for the non-porous single crystal layer. And the etching amount of silicon by the heat treatment is 2 nm or less, and the change rate r of the surface pore density of the porous silicon layer r (r = surface hole density after the heat treatment / surface hole before the heat treatment) Density)
[0021]
[Outside 5]

It is performed so that it may satisfy.
[0024]
Hereinafter, before describing embodiments of the invention, a method for forming a non-porous single crystal layer on a porous silicon layer and technical knowledge leading to the present invention will be described.
[0025]
First, a method for forming a non-porous single crystal layer (epitaxial growth layer) on a porous silicon layer will be described with reference to the flowchart of FIG.
[0026]
First, a substrate having a porous silicon layer is prepared (S1).
[0027]
Next, prior to the growth of the non-porous single crystal layer, the porous silicon layer is heat-treated in an atmosphere that does not contain the source gas of the non-porous single crystal layer.
[0028]
This is called a pre-baking step (S2) and is a step of removing a natural oxide film adhering to the surface of the porous silicon layer.
[0029]
In addition, the above-mentioned “under the atmosphere not containing the source gas of the non-porous single crystal layer” specifically means a reducing atmosphere containing hydrogen gas or an inert gas atmosphere such as He, Ar, Ne, or the like. This is a heat treatment in an ultra-high vacuum.
[0030]
After the pre-baking step, a raw material gas is introduced to grow a non-porous single crystal layer (S3). Thus, a non-porous single crystal layer is formed on the porous silicon layer.
[0031]
Next, technical knowledge that has led to the present invention will be described.
[0032]
(Experiment 1)
In order to investigate in detail how the pre-baking process affects the stacking faults introduced into the single crystal silicon on the porous silicon layer, the present inventors conducted a pre-baking process to determine the pore density on the surface of the porous silicon layer. We observed how it changed.
[0033]
In the pre-baking process, in order to minimize the influence of changes in pore diameter and pore density due to moisture and oxygen present in the apparatus performing the process, moisture and oxygen were not mixed in the apparatus as much as possible.
[0034]
Specifically, as will be described in detail below, by providing a load lock chamber, the wafer can be taken in and out without directly exposing the reaction chamber to the atmosphere. The amount of leakage in the reaction chamber is 20 mTorr / min or less, more preferably 10 mTorr / min or less. Further, the leakage amount of the gas panel of the supply gas system should be 0.5 psi / 24 h, more preferably 0.2 psi / 24 h or less.
[0035]
Further, it is preferable to use a high-purity supply gas, specifically, for example, H₂ When prebaking with gas, it is preferable to use a gas purifier disposed within about 20 m, preferably within 10 m near the apparatus. As the purifier, a type that allows the heated palladium cell to permeate or a filter type that is equipped with an adsorbent is preferably used.
[0036]
The processing apparatus schematically shown in FIG. 2 was used.
[0037]
21 is a reaction chamber (process chamber), 22 is a load lock chamber 32, and a transfer chamber (transfer chamber). Reference numeral 23 denotes a gate valve that partitions the reaction chamber 21 and the transfer chamber 32, and reference numeral 24 denotes a gate valve that partitions the transfer chamber 32 and the rod lock chamber 22. Reference numeral 25 denotes a heater such as a lamp for heating the substrate W, 26 denotes a susceptor on which the substrate W is placed, and 27, 28, and 33 exhaust the reaction chamber 21 and the rod lock chamber 22 and the transfer chamber 32, respectively. An exhaust system 29 for supplying the processing gas into the reaction chamber 21, and a gas supply system 30 and 34 for introducing a gas for purging the inside of the transfer chamber 32 and the rod lock chamber 22 and for increasing the pressure. Gas supply system. Reference numeral 31 denotes a transfer arm for carrying the substrate W into and out of the reaction chamber 21. Reference numeral 35 denotes a wafer cassette.
[0038]
Further, as a modification, the rod lock chamber 22 may be integrated with the transfer chamber 32 that accommodates the transfer arm without being partitioned by the gate valve 24.
[0039]
The heat treatment performed using such a processing apparatus with a load lock chamber is referred to as “heat treatment in system A” for convenience.
[0040]
In this system A, the reaction chamber heater can be operated in advance, and the temperature of the susceptor or the like can be raised to about 600 ° C to 1000 ° C.
[0041]
By adopting this method, it is possible to raise the temperature of the wafer introduced into the reaction chamber to 600 ° C. to 1000 ° C. in about 10 seconds, shortening the temperature raising time, and pores on the surface of the porous silicon described later. The change of the state can be suppressed from proceeding by this heat treatment.
[0042]
Using a device with a load lock chamber, the substrate on which the porous silicon layer was formed was subjected only to heat treatment (pre-baking), then taken out of the reaction vessel and observed with a high-resolution scanning electron microscope (HR-SEM). went.
[0043]
Porous silicon is HF-C₂ H_Five OH-H₂ Anodization was performed in an O mixed solution, followed by heat treatment at 400 ° C. in an oxygen atmosphere for 1 hour (pre-oxidation step). Then, it was immersed in a 1.25% HF aqueous solution for about 25 seconds (HF dipping process), washed with water, dried, and then placed in an epitaxial growth apparatus. FIG. 3A is an SEM image of the surface of the porous silicon layer just before being installed in the epitaxial growth apparatus. 10 holes with a diameter of about 10 nm¹¹/ Cm² It was formed with the density.
[0044]
FIG. 3B shows an SEM image of the surface of the porous silicon layer immediately after the heat treatment in hydrogen at 950 ° C. and 600 Torr for 2 seconds. The pore density has decreased somewhat, but still 10^Ten/ Cm² It was a stand. The pore diameter was almost unchanged and was about 10 nm.
[0045]
On the other hand, when the surface of the porous silicon layer treated in hydrogen for 2 seconds at 1100 ° C. is observed, the pore density is remarkably reduced to about 10⁶ / Cm² Had decreased. The remaining holes had a large hole diameter as shown in FIG. 3 (c), and some had a diameter of 40 nm. It is considered that the increase in the hole diameter is caused by oxidation by residual oxygen / water, etching, enlargement by surface diffusion, coalescence of adjacent holes, or the like.
[0046]
In the case of FIG. 3B, the stacking fault density introduced into the non-porous single crystal silicon on the porous silicon layer is 1 × 10.² Piece / cm² In the case of FIG. 3C, 2 × 10^Four Piece / cm² Met.
[0047]
As for the pre-baking process, for example, as described in JP-A-9-100197, it was considered that pores were blocked by migration of Si atoms, leading to a reduction in stacking fault density.
[0048]
Of course, there are differences depending on conditions such as pre-baking temperature and time, or the environment in the pre-baking device, but in this experiment, while the holes were blocked for the first time, residual holes with a small but large diameter were generated. I found out that Although the hole density was reduced by the pre-baking process, it was found that the stacking fault density was increased as in FIG.
[0049]
Note that N. Sato et al. Jpn. J. et al. Appl. Phys. According to 35 973 (1996), although most of the holes on the entire surface are sealed by the pre-baking process, there are still a few residual holes, which are responsible for introducing stacking faults. It is suggested that.
[0050]
For example, 10¹¹cm^-2Surface pore density is 10^Four cm^-2Is reduced to 99.99999% of the surface pores while 10% are sealed.^Four cm^-2This means that there are residual holes.
[0051]
In this experiment, it was found that the stacking fault density was larger in FIG. 3C where the decrease rate of the hole density was large due to the pre-baking process than in FIG. 3B where the decrease rate was small.
[0052]
This means that the pore density on the surface of the porous silicon layer is reduced by the pre-baking process and approaches the non-porous state, but if the pore diameter of the remaining holes is enlarged, the stacking fault density cannot be reduced.
[0053]
That is, it has been found that the pre-baking process causes an increase in the diameter of some of the pores with a decrease in the pore density on the porous surface. FIGS. 4 (a), 4 (b), and 4 (c) are shown in FIG. ) (B) SEM images of (c) are respectively schematically represented.
[0054]
Further, FIG. 5 shows the relationship between the residual pore density on the surface of the porous silicon layer and the heat treatment time obtained by experiments using the apparatus with the load lock chamber described above. The heat treatment conditions are a temperature of 950 ° C., a pressure of 600 Torr, and a hydrogen gas atmosphere.
[0055]
The residual pore density gradually decreases with the heat treatment time, and the pore density on the surface of the porous layer before the heat treatment is 10%.¹¹/ Cm² In contrast, after 200 seconds, the pore density is 10⁷ / Cm² It turns out that it becomes a grade. Of course, the pore density is 10⁷ / Cm² In this case, although the number is small, residual holes having a large hole diameter are generated.
[0056]
(Experiment 2)
The inventor further examined the correlation between the residual hole density after pre-baking and the stacking fault density. The result is shown in FIG.
[0057]
In order to avoid the influence of moisture and oxygen present in the apparatus for performing the pre-baking process as much as possible, the apparatus with the load lock chamber described above was used. That is, the heat treatment in the system A.
[0058]
The pore density on the surface of the porous silicon layer immediately before the pre-baking is about 10¹¹/ Cm² However, the residual pore density after pre-baking is 10 from FIG.⁷ / Cm² From the above, it was found that the stacking fault density can be greatly reduced. That is, the change rate r (= (residual pore density after pre-baking) / (residual pore density before pre-baking)) before and after pre-baking is
[0059]
[Outside 6]

, More preferably
[0060]
[Outside 7]

If so, the stacking fault density can be reduced. Especially
[0061]
[Outside 8]

If so, the stacking fault density can be remarkably reduced.
[0062]
It became clear that a large change in the pore density on the surface of the porous silicon layer after pre-baking affects the stacking fault density in the non-porous single crystal silicon layer on the porous silicon layer.
[0063]
In particular, if the surface pores (Pore) are deformed by the surface diffusion of silicon, and the deposition of non-porous single crystal silicon is started by introducing a silicon source gas before the pore density is significantly reduced, stacking faults are reduced. It turns out that it leads to.
[0064]
That is, by suppressing the decrease in the hole density accompanying pre-baking to within 4 digits, more preferably within 2 digits, the crystal defect density is 10%.² / Cm² For the first time, it has become clear that this is reduced to a certain extent.
[0065]
As a result of heat treatment (pre-baking), a tensile stress is applied to the porous silicon layer in the porous silicon layer, and the lattice constant becomes larger than that of single crystal silicon. And this tensile stress concentrates on the peripheral part of the residual hole on the surface of the porous silicon layer, the lattice constant further increases, and crystal defects due to lattice mismatch are easily introduced.
[0066]
The average inter-pore distance of the pores on the porous silicon surface is such that the pore density is 10¹¹/ Cm² In this case, it is approximately 30 nm. In the case of this distance, since it is not sufficiently large with respect to the hole size of 10 to 20 nm, the plurality of holes influence each other, and the stress concentration at the periphery of the hole is alleviated. On the other hand, the pore density is 10^Ten/ Cm² Then, the average inter-hole distance is 100 nm, and further 10⁹ / Cm² In this case, since the average inter-hole distance is 300 nm, which is a sufficient distance with respect to the hole diameter, the effect of relaxing the stress concentration at the periphery of the hole due to the interaction between the holes is almost eliminated, so that crystal defects are introduced in the residual hole portion. It will be easier.
[0067]
(Experiment 3)
Furthermore, the inventor investigated the correlation between the stacking fault density and the prebake temperature. FIG. 7 shows the result. In the figure, A is data when pre-baking is performed in the system A. The pressure at that time was 600 Torr. B-1 and B-2 will be described later.
[0068]
The stacking fault density is 10 in the high temperature region exceeding 1000 ° C.^Four / Cm² It is a stand. However, as the temperature is lowered, there is a minimum value of defect density around 950 ° C., and the stacking fault density is 10% at 950 ° C.² / Cm² It was found to decrease to the extent. That is, the prebake temperature may be 1000 ° C. or lower, more specifically, 880 ° C. or higher and 1000 ° C. or lower, more preferably 870 ° C. or higher and 970 ° C. or lower, and still more preferably 900 ° C. or higher and 950 ° C. or lower.
[0069]
Note that the relationship between the pre-baking temperature and the stacking fault density does not always have a correlation as shown in FIG. Unlike system A, an apparatus having an open reaction chamber without a load lock chamber (hereinafter, heat treatment performed using the apparatus is referred to as “heat treatment in system B”) under a pressure of 760 Torr. When a similar experiment was performed, the stacking fault density decreased as the pre-baking temperature was increased (B-1). In system B-2, the growth rate is remarkably suppressed by reducing the amount of silicon source gas supplied at the initial stage of growth. Although the stacking fault density is reduced to about ３ regardless of the temperature as compared with the system B-1, the stacking fault density is reduced only when the heat treatment temperature is increased in any case. System B is reported in the data of Sato et al. (N. Sato et. Al. Jpn. J. Appl. Phys. 35 (1996) 973).
[0070]
The reason why the defect density is reduced by increasing the heat treatment temperature in this way is as follows. In systems B-1 and B-2, a large amount of oxygen and moisture exist in the apparatus, and silicon oxide is once formed on the silicon surface by residual oxygen and moisture during the temperature rising process.
[0071]
In the low temperature region (1050 ° C. or lower), the formed silicon oxide cannot be completely removed, so that the defect density increases. However, when the heat treatment temperature is sufficiently high and sufficient time is secured, the formed silicon oxide is removed, and as a result, the crystal defect density starts to decrease.
[0072]
From the above, it was found that the correlation between the pre-baking temperature and the stacking fault density varies depending on the environment (oxygen and moisture content) in which pre-baking is performed.
[0073]
(Experiment 4)
In order to investigate the difference in the amount of oxygen, moisture, etc. present in the reaction vessel between the system A and the system B, it was examined how much silicon was etched during the heat treatment (pre-baking).
[0074]
The result is shown in FIG.
[0075]
When a small amount of oxygen or moisture is present in the system, etching of silicon if these concentrations are low is F.S. W. Swiss et. al. J. et al. Elecrochem. Soc. 129 1300 (1982) and G.I. Ghidini et. al. Elecrochem. Soc. 131 2924 (1984).
[0076]
On the other hand, when the concentration of moisture or the like increases, silicon is oxidized to form silicon oxide. And this silicon oxide reacts with adjacent silicon with temperature rise, and will be etched. SiO₂ It reacts with + Si → 2SiO ↑.
[0077]
Eventually, the oxygen content and moisture remaining in the system contribute to the etching of silicon during the temperature rise. Therefore, the amount of residual oxygen and moisture in the reaction vessel can be grasped by examining the etching amount of silicon.
[0078]
FIG. 8 shows the time dependence of the thickness reduction amount due to the etching of non-porous single crystal silicon in the two systems A and B. The heat treatment in the system A is 1100 ° C., the heat treatment in the system B is 1050 ° C., the system A is 600 Torr, the system B is 760 Torr, and the heat treatment atmosphere is hydrogen gas. The amount of etching was determined by measuring the amount of film thickness reduction of the SOI layer, that is, the single crystal silicon layer, using an SOI substrate. The reason why the temperature and pressure are slightly different between the system A and the system B is that the optimum conditions in the respective apparatuses are different.
[0079]
In the system B, even when the heat treatment time is O (y intercept of the graph), the etching amount is 7 nm or more. This means the etching amount when the temperature of the processing substrate is raised to the set temperature and then immediately lowered. By simply raising the temperature, the silicon thickness is reduced by nearly 7 nm. On the other hand, in the system A, the etching amount is 2 nm or less even after heat treatment for 10 minutes.
[0080]
In System A, it is known that the etching amount with respect to the heat treatment time is larger at 1100 ° C. than at the set temperature of 1050 ° C.
[0081]
Thus, the difference in the amount of oxygen and moisture in the reaction vessel was grasped by the reduction in the layer thickness due to the oxidation of silicon in the temperature raising step and the etching of the formed silicon oxide.
[0082]
That is, in the system A, since the amount of oxygen and moisture present in the apparatus is very small, the amount of silicon that becomes silicon oxide in the temperature raising step is small, and as a result, the etching amount is also small.
[0083]
On the other hand, since the amount of oxygen and moisture in the system B is large in system B, the etching amount also increases.
[0084]
The oxygen content and moisture in the reaction vessel are determined by the purity of the supplied gas, the adsorbed moisture in the supply pipe, a minute leak, the airtightness of the reaction vessel itself, and the mixture at the time of carrying the substrate into the reaction vessel. When oxygen is introduced and moisture is mixed into the substrate, whether the substrate is introduced into the reaction vessel (system A) via a load lock or the reaction vessel is opened to the atmosphere and the substrate is carried in (system B). Acts greatly. However, even in the system B in which the reaction vessel is opened to the atmosphere and the substrate is carried in, if the gas in the vessel is sufficiently replaced without raising the temperature after that, the residual oxygen / water concentration will decrease. Efficiency matters. The etching amount is also affected by the time required to raise the temperature to the set temperature. When instructed to the substrate holder having a small heat capacity, it is possible to increase the rate of temperature increase.
[0085]
In system A, the stacking fault density takes a minimum value in the vicinity of 900 to 950 ° C. as shown in FIG. 7. With pre-baking at a temperature higher than this, the residual hole density decreases and the stacking fault density increases. As already mentioned.
[0086]
On the other hand, at 850 ° C., which is a hydrogen pre-baking temperature lower than the minimum value, the stacking fault density is 10%.^Five cm^-2It is. Under this condition, when the surface of the porous silicon after pre-baking was observed with HRSEM, the state of the residual pores was hardly changed from FIG. 3A.
[0087]
That is, since the pore density is not reduced and silicon oxide such as a natural oxide film remains on the surface of the porous silicon layer, the stacking fault is 10%.^Five cm^-2  It is thought that it shows a high value.
[0088]
From the above experiments 1 to 4, in the temperature raising process for prebaking and the system in which the moisture and oxygen content in the reaction chamber in the prebaking process are reduced (system A in experiments 1 to 4), the change in residual pore density due to prebaking and It was found that the stacking fault density can be reduced by controlling the pre-baking temperature and the pre-baking time.
[0089]
Hereinafter, embodiments of the present invention will be described.
[0090]
DETAILED DESCRIPTION OF THE INVENTION
(Example 1)
FIG. 9 shows a method for forming a semiconductor substrate according to the present invention.
[0091]
As shown in FIG. 9A, a substrate 1 having a porous silicon layer 90 at least on the surface side is prepared. 2 is a hole and 3 is a hole wall.
[0092]
Next, as shown in FIG. 9B, a thin protective film 4 is formed on the hole wall 3 of the porous single crystal silicon layer as necessary (pre-oxidation).
[0093]
Since the protective film 5 such as a silicon oxide film is formed on the surface of the porous silicon layer for this pre-oxidation, the protective film on the surface of the porous silicon is formed by immersing this in a low-concentration HF aqueous solution if necessary. Remove (hereinafter referred to as “HF dip”). FIG. 9C schematically shows this cross section.
[0094]
Next, the substrate on which the porous single crystal silicon is formed is placed in an epitaxial growth apparatus, and after heat treatment (pre-baking) as shown in FIG. 9D, a non-porous single crystal layer 6 is formed as shown in FIG. 9E. To do.
[0095]
The pre-baking condition is the amount of change in the thickness of the porous silicon layer, that is, the amount of decrease in the thickness (t) of the porous silicon layer (etching amount t_e ) In the temperature raising step for pre-baking, the condition (condition 1) is 2 nm or less, more preferably 1 nm or less, and the change rate r of the surface pore density of the porous silicon layer is:
[0096]
[Outside 9]

, More preferably,
[0097]
[Outside 10]

This is a condition that satisfies the following condition (condition 2). Regarding condition 1, it is also preferable that the temperature increase step for pre-baking and the etching amount in the pre-baking step be 2 nm or less, more preferably 1 nm or less.
[0098]
Etching amount t_e T is the thickness of the porous silicon layer before the start of pre-baking.₀ , The thickness of the porous silicon layer at the end of pre-baking is t₁ T_e = T₀ -T₁ It can be expressed as The rate of change r of the surface pore density is the surface pore density before pre-baking d₀ , D is the surface pore density after pre-baking₁ When
[0099]
[Outside 11]

It can be expressed as
[0100]
The atmosphere for the heat treatment time may be an atmosphere containing no silicon-based gas, more preferably a reducing atmosphere containing hydrogen or nitrogen gas, an inert gas atmosphere, or an ultrahigh vacuum. This heat treatment will be described below.
[0101]
(1) Installation on equipment
A substrate having a porous silicon layer on the surface is placed in a reaction vessel in which the amount of residual oxygen and the amount of water are suppressed (not shown). The heat treatment used in the present invention can be functionally divided into two steps, a temperature raising step and a natural oxide film removing step. Here, the natural oxide film is a silicon oxide film that is unintentionally formed on the surface of the porous silicon layer after the HF dip process and an oxide film that cannot be removed by the HF dip process. .
[0102]
The suppression of the etching amount is realized by controlling the residual oxygen content and the water content in the reaction vessel during the temperature raising step and the natural oxide film removal step (pre-baking step). Residual oxygen content and water content in the reaction vessel are controlled not only by suppressing oxygen content and water content in the supply gas system, but also by carrying the substrate into and out of the reaction vessel through the load lock chamber. It is effective to prevent the inner surface of the reaction vessel from coming into direct contact with the atmosphere.
[0103]
It is also effective to install a purifier for hydrogen as a carrier gas near the apparatus as necessary. It is also desirable to increase the air tightness of the piping system and the container. By controlling these, as described above, the etching amount of the porous silicon layer in the two steps of the temperature raising step and the natural oxide film removal step can be maintained at least 2 nm or less, more preferably 1 nm or less.
[0104]
However, the method for suppressing the etching amount is not necessarily limited to the method described above.
[0105]
(2) Temperature rising process
After the substrate on which the porous silicon layer is formed is placed in the reaction vessel, the substrate is heated. When the reaction vessel is formed of a light transmissive material such as quartz material, the reaction vessel is heated by infrared lamp irradiation from the outside of the reaction vessel. In addition, there are induction heating by high frequency, resistance heating and the like. Examples of the reaction vessel material include quartz material, SiC, and stainless steel. The faster the rate of temperature rise, the more the oxidation and etching by residual oxygen and moisture can be suppressed. Preferably, it is 1 ° C./sec or more, more preferably 5 ° C./sec or more.
[0106]
When carrying the substrate into the reaction vessel without passing through the load lock chamber, the substrate is carried in and then sufficiently purged to remove oxygen and moisture mixed in the vessel, and then the substrate is heated to rise. Let warm. In any case, it is desirable to perform in an ultra-high vacuum or non-oxidizing atmosphere.
[0107]
(3) Natural oxide film removal process
A natural oxide film removing step is performed following the temperature raising step. That is, the natural oxide film is removed by heat treatment in hydrogen, a reducing atmosphere containing hydrogen, or in an ultra-high vacuum. At this time, it is performed under the condition that the change r of the surface pore density of the porous silicon layer is 1 / 10,000 or more, more preferably 1/100 or more.
[0108]
In order to realize the above conditions, the ultimate temperature during the heat treatment, that is, the pre-bake temperature is 850 ° C. or higher and 1000 ° C. or lower, preferably 870 ° C. or higher and 970 ° C. or lower.
[0109]
The pressure is not particularly limited, but is preferably atmospheric pressure or lower, preferably 700 Torr or lower, and more preferably 100 Torr or lower.
[0110]
The heat treatment time excluding the temperature raising step, that is, the pre-bake time is within 200 seconds, preferably within 100 seconds, more preferably within 60 seconds, further preferably within 10 seconds, and then the temperature may be immediately lowered. In any case, if the natural oxide film can be removed, the prebake time should be as short as possible.
[0111]
Natural oxide film is SiO₂ + Si-> 2SiO ↑
As a result of the reaction, desorption into the gas phase, if the natural oxide film is thick, the surface of the porous silicon layer and the silicon near the surface are etched.
[0112]
The natural oxide film is formed during water washing after HF dipping, water washing, drying, in the atmosphere until installation in the epitaxial growth apparatus, during installation in the epitaxial growth apparatus, and during the temperature raising step. In particular, if residual moisture / oxygen content remains during the temperature raising step, the silicon is oxidized to form a silicon oxide film in combination with an increase in temperature. As a result, the formed silicon oxide reacts with the adjacent silicon to etch the silicon.
[0113]
Further, the thicker the silicon oxide film formed during the temperature rise, the longer the heat treatment time required for completely removing the formed silicon oxide film. Such a long heat treatment time is not preferable because the structural change of the porous silicon surface proceeds as described later.
[0114]
In the present invention, the etching amount must be at least 2 nm or less, more preferably 1 nm or less. However, the small amount of silicon etching means that the degree of oxidation of silicon in the apparatus is small.
[0115]
If this heat treatment is continued, migration of surface atoms occurs on the surface of the porous silicon so as to smooth out minute roughness and lower the surface energy, and most of the pores on the surface disappear. However, as can be seen from the above-described experiment, a significant change in the hole density significantly increases the hole diameter of the residual holes, and therefore it is preferable to suppress the change in the hole density within at least four digits.
[0116]
The crystal lattice on the surface of the porous silicon layer is distorted due to the stress acting between the porous silicon and the non-porous single crystal silicon. It is considered that the crystal defects are likely to be introduced into the residual hole portion because it concentrates on the peripheral edge portion.
[0117]
In the present invention, before the pore density is reduced by more than 4 orders of magnitude by heat treatment, more preferably before it is reduced by more than 2 orders of magnitude, the supply of the raw material gas that becomes a non-porous thin film to the surface of the porous silicon layer is started. This prevents the concentration of strain in the residual hole portion due to the decrease in hole density and suppresses the introduction of stacking faults. This method becomes more effective when performed in an environment where the amount of water and oxygen in the apparatus is reduced as the etching amount of silicon in the heat treatment satisfies the extremely small condition of 2 nm or less.
[0118]
The removal of the natural oxide film may be performed in another process using HF gas as long as the etching amount of silicon is suppressed to the above-described range.
[0119]
(4) Epitaxial growth
After passing through the heat treatment step, a source gas is supplied to close the porous holes, and a non-porous single crystal layer is formed to a desired film thickness. Thus, a non-porous single crystal layer with a reduced stacking fault density can be formed on the porous silicon. As the source gas, when the non-porous single crystal layer is single crystal silicon, SiH_Four (Silane), SiH₂ Cl₂ (Dichlorosilane), SiHCl_Three (Trichlorosilane), SiCl_Four (Tetrachlorosilane), Si₂ H₆ (Disilane).
[0120]
The non-porous single crystal layer may be homoepitaxially grown silicon, heteroepitaxially grown silicon germanium, silicon carbide, gallium arsenide, indium phosphide, or the like.
[0121]
(Porous silicon layer)
The porous Si used in the present invention is essentially the same as the porous silicon that has been studied up to the present since Uhir et al. Discovered in 1964, and was produced by a method such as anodization. However, as long as it is porous Si, the substrate is not limited to impurities, plane orientation, production method, and the like.
[0122]
When the porous silicon layer is formed by anodization, the chemical conversion solution is an aqueous solution containing hydrofluoric acid as a main component. During anodization, gas adheres to the electrode and silicon surface, and the porous layer tends to become non-uniform. Generally, an alcohol such as ethanol or propanol is added to increase the contact angle and adhere. The detachment of the generated bubbles is accelerated (Enhance) so that the chemical formation occurs uniformly. Of course, the porosity is formed without adding alcohol. When the porous silicon according to the present invention is used for the FIPOS method, a porosity of around 56% is suitable, and when used for the bonding method, a low porosity (generally 50% or less, more preferably 30% or less) is suitable. is there. Of course, it is not limited to this.
[0123]
Since the porous silicon layer is formed by etching as described above, the surface of the porous silicon layer is shallow enough to be observed by a field emission type scanning electron microscope (FESEM) in addition to the holes penetrating to the inside of the porous body. There are also shallow holes that should be rough.
[0124]
The lower the porosity (Prosity (%)) of the porous silicon, the lower the stacking fault density on the porous body. Low porous porous silicon can be realized by, for example, increasing the HF concentration during anodization, decreasing the current density, increasing the temperature, and the like. Specifically, the low porosity is 10% to 30%.
[0125]
In addition, the porous single crystal silicon layer may be formed by making only the main surface layer of the Si substrate porous or making the entire Si substrate porous.
[0126]
Note that the porous layer is formed by implanting rare gas ions such as He, Ne, Ar or hydrogen ions into non-porous single crystal silicon, and performing heat treatment as necessary, so that at least the non-porous single crystal silicon is formed. In part, microbubbles (microbubbles) can be generated and made porous. Regarding this point, for example, there is a disclosure in JP-A-5-211128.
[0127]
(Pre-oxidation)
In the present invention, a protective film may be formed on the pore wall of the porous silicon layer as necessary. Since the wall thickness between adjacent pores of porous silicon is very thin, several nm to several tens of nm, the thickness in the porous layer can be increased by epitaxial growth, thermal oxidation of the epitaxial growth layer, or heat treatment after bonding. Adjacent holes may be agglomerated and coarsened and further divided. This pore aggregation and coarsening phenomenon of the porous layer may lead to a decrease in the selective etching rate and deterioration of the selection ratio of the porous silicon. In FIPOS, the increase in the pore wall thickness and the division of the pores hinder the progress of oxidation of the porous layer, making it difficult to completely oxidize the porous layer. Therefore, after the porous layer is formed, a thin protective film is formed in advance on the pore wall by a method such as thermal oxidation to suppress pore aggregation and coarsening. When forming the protective film, it is essential to leave a region of single crystal silicon inside the hole wall, particularly when oxidation is performed. Therefore, a film thickness of several nm is sufficient. The protective film may be a silicon nitride film as well as a silicon oxide film.
[0128]
Note that when an SOI substrate is manufactured by a bonding method, this step can be omitted if the post-bonding heat treatment after the bonding is sufficiently performed and the porous structure change is suppressed. It is.
[0129]
(HF dip)
The pre-oxidized porous silicon layer can be subjected to HF dip treatment.
[0130]
Regarding HF dip, Sato et al. (N. Sato, K. Sakaguchi, K. Yamagata, Y. Fujiyama, and T. Yonehara, Proc. Of the Seventh Int. Symp. On Silicon Mat. Sci. , (Pennington, The Electrochem. Soc. Inc., 1994), p. 443), the stacking fault is reduced by increasing the HF dip time.^Three/ Cm² According to further experiments by the present inventors, it was reported that the hydrofluoric acid solution locally penetrated deeply into the porous silicon and formed by preoxidation. It has been found that the ultrathin oxide film on the hole sidewall may be removed. As a result, the structure in the porous silicon layer is locally coarsened, and the porous silicon layer may not be completely removed by selective etching of the porous silicon layer, and may remain in an island shape. That is, it has been found that it is not always desirable to perform excessive HF dip beyond the minimum time or concentration necessary for removing the natural oxide film on the surface.
[0131]
In addition, when the HF dip is performed for a long time, the structure of the porous layer is coarsened depending on the annealing temperature after bonding, and a portion that is not etched (etching residue) may be generated when etching the porous silicon. It is desirable to control the HF dip time within an appropriate range.
[0132]
After HF dip, washing with water and drying can be performed to reduce the residual HF concentration in the porous pores.
[0133]
(Clogging of holes by supplying a small amount of raw material)
In the present invention, in the initial growth process of closing the porous holes, SiH₂ Cl₂ , SiH_Four , SiHCl_Three , SiCl_Four , Si₂ H₆ Using a silicon-based source gas such as 20 nm. / Min or less, more preferably 10 nm. / Min or less, more preferably 2 nm. / Min. It is preferable to set the flow rate of the source gas so as to achieve the following growth rate. Silane which is a gas at normal temperature and normal pressure is more preferable from the viewpoint of controllability of the supply amount. This further reduces crystal defects. When Si is supplied from a solid source as in the MBE method and the substrate temperature is as low as 800 ° C. or less, the growth rate is 0.1 nm. / Min or less is desirable. The growth rate is not particularly limited after the clogging of the holes is completed by a small amount of raw material supply step (sometimes referred to as “pre-injection”). The conditions may be the same as those for growth on normal bulk silicon. Or you may continue growing with the same growth rate as the above-mentioned trace amount raw material supply process, and even if it changes gas seed | species etc., the requirement of this invention is not inhibited at all. Moreover, even if it is a continuous process with a trace amount raw material supply process, after interrupting supply of a raw material once, a desired raw material may be supplied again and it may be made to grow. Note that N. Sato et. al. Jpn. J. et al. Appl. Phys. 35 (1996) 973. Then, a small amount of SiH in the early stage of growth₂ Cl₂ It has been reported that the stacking fault density can be reduced by reducing the supply amount of the metal as compared with the conventional method. However, in such a method, the stacking fault density does not change in the tendency to be reduced by increasing the pre-epi pre-bake temperature, and the etching residue accompanying the coarsening of the porous layer as described above may occur. . In the present invention, the pre-growth heat treatment can be performed at a temperature lower than that of 900 ° C. to 950 ° C., so that the porous structure is hardly coarsened.
[0134]
According to the present embodiment, a substrate having a porous silicon layer is installed in an apparatus with a small amount of silicon etching during heat treatment, and the heat treatment time before growth is controlled, so that the temperature is high as in the conventional method. This heat treatment can also be avoided. By doing so, the crystal defect density can be reduced, and the porous structure can be prevented from coarsening and pore division.
[0135]
In addition, since the growth temperature, pressure, gas flow rate, etc. can be controlled independently from the initial growth step, the processing temperature is lowered, the structure of the porous silicon is coarsened, or boron, phosphorus, etc. from the porous silicon are used. A thick non-porous single crystal silicon film may be formed in a short time by suppressing the auto-doping of impurities and solid phase diffusion, increasing the growth temperature, and increasing the flow rate of the silicon source gas to increase the growth rate. .
[0136]
Further, as described above, the growing non-porous single crystal layer is not limited to silicon, and may be a group IV heteroepitaxy material such as SiGe or SiC, or a compound semiconductor typified by GaAs. I do not care. Moreover, in the said trace amount raw material supply process, you may make it heteroepitaxially grow using a silicon-type gas and using another gas after that.
[0137]
In addition, after the step of sealing the pores on the surface of the porous layer (pre-baking, pre-injection) and before the growth of the desired film, the atmosphere is higher than the pre-baking and pre-injecting and does not contain the source gas of the semiconductor film (for example, It is also preferable to perform heat treatment in a reducing atmosphere containing hydrogen. This heat treatment is referred to as “inter baking”.
[0138]
Embodiment Example 2
An application example of a semiconductor substrate having a non-porous single crystal silicon layer with a low stacking fault density on a porous single crystal silicon layer will be described with reference to FIG.
[0139]
A substrate 10 having a porous silicon layer 11 is prepared by making at least one surface side of a single crystal Si substrate partially or entirely porous (FIG. 10A). In the figure, a case where a part is made porous is shown.
[0140]
A method similar to that shown in the embodiment example 1, that is, a temperature increasing step for pre-baking, and a silicon etching amount in the pre-baking step satisfies a condition of 2 nm or less, more preferably 1 nm or less, and is porous due to pre-baking A heat treatment is performed in which the change r of the silicon layer surface hole density is greater than 1/10000, preferably 1/100 or more (FIG. 10B). Thereafter, a non-porous single crystal layer 12 is formed on the porous single crystal silicon layer (FIG. 10C).
[0141]
Prior to the heat treatment, the aforementioned pre-oxidation and HF dip may be performed. Furthermore, it is also preferable to perform a hole closing step (pre-injection) by supplying a small amount of raw material after the heat treatment.
[0142]
Next, an SOI substrate is manufactured by a bonding method. First, an insulating layer is formed on at least one main surface of the non-porous single crystal silicon and the second base, and then the non-porous single crystal layer is formed. Are laminated so as to be located on the inner side to form a multilayer structure (FIG. 10D). After performing a heat treatment to increase the bonding strength as necessary, a removal step (FIG. 10E) of the porous silicon by selective etching or the like is performed, and the epitaxial growth layer on the porous silicon is transferred onto the second substrate. Then, an SOI structure can be obtained.
[0143]
Note that the oxide film as the insulator layer may oxidize the surface of the non-porous single crystal layer, or may form an oxide film on the surface of the second substrate.
[0144]
An oxide film may be formed on both the non-porous single crystal layer surface and the second substrate.
[0145]
The nonporous single crystal layer formed on the porous silicon layer may be a heteroepitaxial layer in addition to the nonporous single crystal silicon layer.
[0146]
When the second substrate itself is a light transmissive insulating substrate such as a quartz wafer, quartz glass, or plastic, the insulator 14 can be omitted.
[0147]
If the bonding strength is sufficient to withstand the subsequent process, the process proceeds to the subsequent process. The porous layer is exposed by removing the back side of the substrate on which the porous layer has been formed by a mechanical method such as grinding, a chemical method such as etching, or the like. Or you may expose a porous layer by peeling the part by the side of the back surface of a board | substrate in a porous layer. Peeling may be performed mechanically by inserting a wedge or the like from the end face or by spraying a fluid like a water jet, or may utilize ultrasonic waves, thermal stress, or the like. It is preferable that a high porosity layer having a low mechanical strength is partially formed in the porous layer in advance to facilitate separation. For example, the porous layer may be composed of a first porous layer with a high porosity (30% to 70%), a second with a low porosity (10% to 30%) on the first porous layer. A porous layer is formed, and a non-porous single crystal layer is formed on the second porous layer.
[0148]
(Porous selective etching)
The porous layer remaining on the non-porous single crystal layer 12 is removed by selective etching. Selective etchants are HF and H₂ O₂ , H₂ O₂ The mixed solution is preferably used. In order to remove bubbles generated during the reaction, ethyl alcohol, isopropyl alcohol or a surfactant may be added to the mixed solution.
[0149]
In this method, since the structural change / coarseness of the porous layer and the fragmentation of the pores are suppressed, there is little deterioration in selectivity in selective etching.
[0150]
Note that the second substrate on which the non-porous single crystal silicon layer formed on the porous silicon is bonded is not particularly limited. A silicon wafer, a silicon wafer formed with a thermally oxidized silicon film, a transparent substrate such as a quartz wafer, sapphire wear, etc., such as a non-porous single crystal silicon surface, or a smooth surface that can adhere to the surface of the film formed thereon. If you do. In the case of bonding to an insulating substrate, the insulating layer 14 can be omitted.
[0151]
Further, the non-porous single crystal silicon layer may be bonded to the second substrate as it is, or a film may be formed before bonding. The film to be formed may be formed by forming a single crystal film of III-V compound or II-VI compound such as SiGe, SiC, InP, GaAs, InGaAsP, and GaAsAl in addition to silicon oxide and silicon nitride. A laminate of these films may be used.
[0152]
Before bonding, it is preferable to clean the bonding surface cleanly. For the cleaning, a preceding process used in a normal semiconductor process may be adopted. In addition, the adhesive strength can be increased by irradiating nitrogen plasma or the like before bonding.
[0153]
After the bonding, it is desirable to increase the bonding strength by performing a heat treatment.
[0154]
(Hydrogen annealing)
On the non-porous single crystal layer 12 after removal of the porous silicon, there may be irregularities reflecting the period of the porous silicon holes and side walls that existed on the surface. This surface corresponds to the interface between the non-porous single crystal silicon and the porous silicon, but both are single crystal silicon in the first place, and only the difference is whether or not there is a hole. Although this surface unevenness can be removed by polishing or the like typified by CMP (Chemical Mechanical Polishing), when heat treatment (referred to as “hydrogen annealing”) is performed in a reducing atmosphere containing hydrogen, a non-porous single crystal is obtained. Unevenness can be removed with almost no reduction in the silicon film thickness. Hydrogen annealing may be performed under atmospheric pressure, high pressure, reduced pressure, or slightly reduced pressure. The temperature is 800 ° C. or higher and the melting point of single crystal silicon, preferably 900 ° C. or higher and 1350 ° C. or lower.
[0155]
(Boron concentration control)
On the other hand, crystal growth of an epitaxial layer on a porous silicon layer is generally p.⁺ If Si (~ 0.01Ω · cm boron doped) is made porous, p^- Although it is much better than the case where Si (˜0.01Ω · cm boron doped) is formed, the high concentration Boron diffuses into the epitaxial silicon layer by autodoping or solid phase diffusion during epitaxial growth. There is. Boron diffused in the epitaxial silicon layer remains even after the porous silicon is removed, which may hinder the control of the impurity concentration of the active layer in the SOI. In order to solve this problem, Sato et al. (N. Sato, and T. Yonehara, Appl. Phys. Lett. 65 (1994) p. 1924) diffused boron by hydrogen annealing a substrate having an SOI structure completed. The concentration is reduced by removing the natural oxide film on the surface of the SOI layer at a low speed and diffusing boron in the SOI layer to the outside. However, excessive boron diffusion into the epitaxial silicon layer leads to boron incorporation into the buried oxide film, resulting in prolonged hydrogen annealing, increased process costs, or controllability of the boron concentration in the buried oxide film. There were cases where problems such as deterioration occurred. In order to solve this problem, it is effective to suppress the diffusion of boron, for example, by lowering the conditions for forming the epitaxial silicon layer. According to the present invention, the conditions for forming the epitaxial silicon layer can be set independently of the blockage of the holes, so that appropriate conditions can be set.
[0156]
(FIPOS method)
Alternatively, the SOI structure may be formed by selectively oxidizing the porous silicon by an oxidation treatment after partially removing the epitaxial growth layer by the FIPOS method without performing the bonding step. In this method, since the structural change, coarsening, and pore division of the porous layer are suppressed, there is little deterioration in selectivity even in selective oxidation.
[0157]
(Heteroepitaxy)
As the non-porous single crystal layer formed on the porous silicon layer, in addition to silicon, a compound semiconductor such as GaAs, or a group IV heteroepitaxy such as SiC or SiGe may be performed. In heteroapitaxis, porous silicon acts as a stress buffering material and can relieve stress due to lattice mismatch, and the crystal defect density of the non-porous single crystal silicon layer can be reduced. The defect density of the heteroepitaxial growth layer is also reduced. In this method, since the structural change, coarsening, and pore division of the porous layer are suppressed, the deterioration of the stress buffering effect is small.
[0158]
(Other applications)
Since porous silicon has a gettering action, a process can be performed by directly forming a MOS transistor, a bipolar transistor, or the like on a non-porous single-crystal silicon layer manufactured according to the present invention without forming an SOI structure as described above. The substrate is highly resistant to impurity contamination such as metal contamination.
[0159]
Compared with the conventional method, this method can lower the heat treatment temperature, especially the heat treatment temperature before sealing in the pores, so that the aggregation, expansion, division, etc. of the pores in the porous layer can be suppressed. The selectivity in the selective etching of the porous layer in the subsequent process is not deteriorated. That is, the crystallinity of the non-porous single crystal silicon layer can be improved without generating a residue in removing the porous layer. Further, in the FIPOS method, the oxidation rate of selective oxidation of the porous layer is not deteriorated.
[0160]
Hereinafter, specific examples of the present invention will be described.
[0161]
(Example 1: 950 ° C., 600 Torr Prebake (2s, 120s), Preinjection, Epi-2 μm)
1) CZ6 inch (100) p with boron added as a p-type impurity to a specific resistance of 0.015 Ω · cm +/− 0.005 Ω · cm⁺ A silicon wafer was prepared.
[0162]
2) In a solution in which 49% HF and ethyl alcohol were mixed at a ratio of 2: 1, the silicon wafer was placed as an anode and a 6-inch diameter platinum plate was placed as a cathode so as to face the silicon wafer. The back side of the silicon wafer is connected to another P through the same solution.⁺ The front surface of the Si wafer was opposed, and the 6-inch diameter platinum plate was opposed to the outermost wafer. The solution between the wafers was separated by the wafer and was placed so as not to conduct. A current density of 10 mA / cm between the silicon wafer and platinum.² Then, the silicon wafer was anodized by applying an electric current for 12 minutes to form 12 μm thick porous silicon on the surface.
[0163]
3) Subsequently, the wafer on which the porous silicon layer was formed was subjected to an oxidation treatment for 1 hour in a 400 degree oxygen atmosphere. Since this oxidation treatment forms only an oxide film of approximately 50 mm or less, the silicon oxide film is formed only on the surface of the porous silicon and the side walls of the holes, and the single crystal silicon region remains inside.
[0164]
4) The wafer is exposed to an aqueous HF solution diluted to 1.25% for about 30 seconds, then immersed in pure water for 10 minutes, overflow rinsed, and an ultrathin silicon oxide film formed on the surface of the porous layer is formed. Removed.
[0165]
5) Place the wafer in the wafer carrier in the load lock chamber of the epitaxial CVD growth apparatus in which the load lock chamber in which the wafer is placed in the wafer carrier, the transfer chamber in which the wafer transfer robot is set, and the process chamber are connected. Installed. After depressurizing the load lock chamber from atmospheric pressure to 1 Torr or less with a dry pump, N₂ To 80 Torr. Transfer chamber is N in advance₂ And is held at 80 Torr. In the process chamber, a susceptor in which carbon is coated with CVD-SiC is installed to hold a wafer. The susceptor is heated to about 750 ° C. by an IR lamp in advance. In the process chamber, purified hydrogen gas is supplied to the process chamber by a stainless steel pipe whose inner surface is polished about 10 m from the refiner by a hydrogen purifier using a heated palladium alloy.
[0166]
The wafer was transferred from the load lock chamber to the process chamber via the transfer chamber by the transfer robot and mounted on the susceptor.
[0167]
6) After setting the pressure of the process chamber to 600 Torr, the wafer transferred on the susceptor is heated with an IR lamp to raise the temperature at a rate of 100 ° C. per minute, and kept at 950 ° C. for 2 seconds. The temperature was lowered to 750 ° C., and the wafer was taken out again by the transfer robot into the load lock chamber via the transfer chamber. The other wafer was held at 950 ° C. for 120 seconds, and the other processes were performed in the same manner and returned to the load lock chamber.
[0168]
7) The load lock chamber was opened to the atmosphere, the wafer was taken out, and the state of the surface of the porous layer was observed with HR-SEM. As a result, the porous surface pore density on the wafer treated for 2 seconds was 6.8 × 10 6.^Ten/ Cm² The surface pore density of the porous material treated for 120 seconds is 3.0 × 10⁹ / Cm² Met. The sample hole density before installation in the epitaxial growth apparatus is 9.8 × 10^Ten/ Cm² Therefore, the change rates r were 7/10 and 3/100, respectively. That is, the condition 2 referred to in the present invention is satisfied.
[0169]
8) In addition, after preparing the SOI substrate prepared in advance by HF dipping, washing with water and drying, the film thickness of the SOI layer is measured with an optical interference film thickness meter, and the processing of 5) and 6) is performed. , Removed from the load lock. When the thickness of the SOI layer was measured again, the amount of decrease in the thickness of the SOI layer was less than 1 nm. That is, the condition 1 referred to in the present invention is satisfied.
[0170]
9) The wafer having undergone the process of 4) was transferred to the process chamber of the epitaxial growth apparatus as in 5).
[0171]
10) After setting the pressure in the process chamber to 600 Torr, the wafer transferred on the susceptor is heated with an IR lamp to raise the temperature at a rate of 100 ° C. per minute, and as a heat treatment (pre-bake treatment) at 950 ° C. for 2 seconds. After being held, SiH is added to the hydrogen carrier gas so that the concentration becomes 28 ppm._Four For 200 seconds and SiH_Four After that, the pressure was lowered to 80 Torr, the temperature was lowered to 900 ° C., and this time, SiH₂ Cl is added to a concentration of 0.5 mol% to form a non-porous single crystal silicon film having a thickness of 2 μm, the temperature is lowered to 750 ° C. in a hydrogen atmosphere, and the wafer is again transferred by a transfer robot using a transfer robot. To the load lock chamber. The other wafer was pre-baked in a hydrogen atmosphere at 950 ° C. for 120 seconds, and the other processes were the same and returned to the load lock chamber. SiH so that the concentration is 28 ppm._Four Is added at a growth rate of 3.3 nm / min. It is. Moreover, 1 mol% = 10^Four ppm.
[0172]
11) The wafer after the processing of 10) was subjected to defect revealing etching to reveal crystal defects introduced into the non-porous single crystal silicon layer, and then observed with a Nomarski differential interference microscope. The observed defects were 99% or more of stacking faults. The density of stacking faults is 84 / cm in the case of pre-baking for 2 seconds.² In the case of 120 seconds of pre-baking, 260 pieces / cm² In the case of pre-baking at 1100 ° C. for 120 seconds, 1.5 × 10^Four / Cm² Compared to, it decreased sharply. When the defect density is low, particularly at 950 ° C. for 2 seconds pre-bake, 100 / cm² A stacking fault density of less than 5 was obtained.
[0173]
The stacking fault was observed with a microscope after performing defect revealing etching. Specifically, as an etchant, K in the Secco etching method is used.₂ Cr₂ O₇ (0.15M) and 49% HF (2: 1) mixed aqueous solution diluted with pure water to reduce the etching rate, and introduced into the non-porous single crystal silicon layer on the wafer surface After revealing the defects, the stacking fault density was determined by observation with a Nomarski differential interference microscope.
[0174]
(Example 2: 950 ° C., 600 Torr Prebake (2s), Preinjection, Epi-0.32 μm ELTRAN)
1) CZ8 inch (100) p with boron added as a p-type impurity to a specific resistance of 0.015 Ω · cm +/− 0.01 Ω · cm⁺ A silicon wafer was prepared.
[0175]
2) In a solution in which 49% HF and ethyl alcohol were mixed at a ratio of 2: 1, the silicon wafer was placed as an anode and a 6-inch diameter platinum plate was placed as a cathode so as to face the silicon wafer. The back side of the silicon wafer is connected to another P through the same solution.⁺ The front surface of the Si wafer was opposed, and the 6-inch diameter platinum plate was opposed to the outermost wafer. The solution between the wafers was separated by the wafer and was placed so as not to conduct. A current density of 10 mA / cm between the silicon wafer and platinum.² Then, the silicon wafer was anodized by flowing an electric current for 12 minutes to form a plurality of 12 μm thick porous silicon on the surface.
[0176]
3) Subsequently, the wafer on which the porous silicon layer was formed was subjected to an oxidation treatment for 1 hour in a 400 degree oxygen atmosphere. Since this oxidation treatment forms only an oxide film of approximately 50 mm or less, the silicon oxide film is formed only on the surface of the porous silicon and the side walls of the holes, and the single crystal silicon region remains inside.
[0177]
4) The wafer is exposed to an aqueous HF solution diluted to 1.25% for about 30 seconds, then immersed in pure water for 10 minutes, overflow rinsed, and an ultrathin silicon oxide film formed on the surface of the porous layer is formed. Removed.
[0178]
5) Place the wafer in the wafer carrier in the load lock chamber of the epitaxial CVD growth apparatus in which the load lock chamber in which the wafer is placed in the wafer carrier, the transfer chamber in which the wafer transfer robot is set, and the process chamber are connected. Installed. After depressurizing the load lock chamber from atmospheric pressure to 1 Torr or less with a dry pump, N₂ To 80 Torr. Transfer chamber is N in advance₂ And is held at 80 Torr. In the process chamber, a susceptor in which carbon is coated with CVD-SiC is installed to hold a wafer. The susceptor is heated to about 750 ° C. by an IR lamp in advance. In the process chamber, purified hydrogen gas is supplied to the process chamber by a stainless steel pipe whose inner surface is polished about 10 m from the refiner by a hydrogen purifier using a heated palladium alloy.
[0179]
The wafer was transferred from the load lock chamber to the process chamber via the transfer chamber by the transfer robot and placed on the susceptor.
[0180]
6) The wafer transferred on the susceptor was heated with an IR lamp to raise the temperature at a rate of 100 ° C. per minute, and held at 950 ° C. for 2 seconds as a pre-bake treatment. The conditions at this time are an etching amount of less than 1 nm, and the change r of the surface hole density is 7/10, both of which satisfy the conditions 1 and 2 referred to in the present invention.
[0181]
After that, SiH is added to the hydrogen carrier gas so that the concentration becomes 28 ppm.₂ Cl₂ Was added for 200 seconds (growth rate 2.6 nm / min), then the temperature was lowered to 900 ° C., this time SiH₂ Cl₂ Is added to a concentration of 0.5 mol% to form a non-porous single crystal silicon film of 0.32 μm, the temperature is lowered to 750 ° C. in a hydrogen atmosphere, and the wafer is again transferred by the transfer robot. It was taken out into the load lock chamber via the chamber. The film thickness of the formed non-porous single crystal silicon layer was 0.32 μm on average and the maximum value−minimum value = 8 nm.
[0182]
7) A wafer obtained by epitaxially growing nonporous single crystal silicon is placed in a vertical furnace, and the nonporous single crystal is heat-treated at 1000 ° C. in a mixture of water vapor and residual oxygen formed by burning oxygen and hydrogen. The silicon surface was oxidized to form a 208 nm silicon oxide film.
[0183]
8) After the above wafer and the second silicon wafer are cleaned cleanly by a silicon semiconductor process cleaning line, the first main surfaces of both wafers are gently overlapped and the center is pressed. did.
[0184]
9) Subsequently, the integrated wafer set was placed in a vertical furnace and heat-treated at 1100 ° C. for 1 hour in an oxygen atmosphere.
[0185]
10) The back side of the wafer on which the porous silicon was formed was ground with a grinder to expose the porous silicon over the entire surface of the wafer.
[0186]
11) When the exposed porous silicon layer is dipped in a mixed solution of HF and hydrogen peroxide solution, all the porous silicon is removed in about 2 hours, and the non-porous single crystal silicon layer and the thermally oxidized silicon are formed on the entire surface of the wafer. Interference color due to the film was observed.
[0187]
12) After the processing in 11) is completed, the wafer is cleaned in a cleaning line generally used in a silicon semiconductor device process, and then placed in a vertical hydrogen annealing furnace to perform heat treatment at 1100 ° C. for 4 hours in a 100% hydrogen atmosphere. It was. Hydrogen gas is purified by a commercially available hydrogen refining device using a palladium alloy connected to the device by an internally polished stainless steel pipe of about 7 m.
[0188]
13) Thus, an SOI structure wafer was fabricated in which a 200 nm silicon oxide layer and a 200 nm single crystal silicon layer were stacked on the second silicon wafer.
[0189]
The average thickness of the single crystal silicon layer was 201 nm, and the maximum value−minimum value = 8 nm.
[0190]
13) After removing the single crystal silicon layer by 130 nm by defect revealing etching, the wafer was immersed in 49% HF for 3 minutes. As a result, the buried oxide film is etched by HF from the portion of the crystal defect remaining in the single crystal silicon layer etched by the defect revealing etching, and the defect density can be easily measured with a Nomarski differential interference microscope. The observed defect density is 64 / cm.² Met. Due to the hydrogen annealing treatment, stacking faults introduced into the non-porous single crystal silicon layer were reduced. Defect density 100 / cm² And a thin film SOI layer having a uniform film thickness was obtained.
[0191]
(Example 3: 950 ° C., 600 Torr Prebake (2s, 120s), No Preinjection, Epi-2 μm)
1) CZ6 inch (100) p with boron added as a p-type impurity to a specific resistance of 0.015 Ω · cm +/− 0.005 Ω · cm⁺ A silicon wafer was prepared.
[0192]
2) In a solution in which 49% HF and ethyl alcohol were mixed at a ratio of 2: 1, the silicon wafer was placed as an anode and a 6-inch diameter platinum plate was placed as a cathode so as to face the silicon wafer. The back side of the silicon wafer is connected to another P through the same solution.⁺ The front surface of the Si wafer was opposed, and the 6-inch diameter platinum plate was opposed to the outermost wafer. The solution between the wafers was separated by the wafer and was placed so as not to conduct. A current density of 10 mA / cm between the silicon wafer and platinum.² Then, the silicon wafer was anodized by applying an electric current for 12 minutes to form 12 μm thick porous silicon on the surface.
[0193]
3) Subsequently, the wafer on which the porous silicon layer was formed was subjected to an oxidation treatment for 1 hour in a 400 degree oxygen atmosphere. Since this oxidation treatment forms only an oxide film of approximately 50 mm or less, the silicon oxide film is formed only on the surface of the porous silicon and the side walls of the holes, and the single crystal silicon region remains inside.
[0194]
4) The wafer is exposed to an aqueous HF solution diluted to 1.25% for about 30 seconds, then immersed in pure water for 10 minutes, overflow rinsed, and an ultrathin silicon oxide film formed on the surface of the porous layer is formed. Removed.
[0195]
5) Place the wafer in the wafer carrier in the load lock chamber of the epitaxial CVD growth apparatus in which the load lock chamber in which the wafer is placed in the wafer carrier, the transfer chamber in which the wafer transfer robot is set, and the process chamber are connected. Installed. After depressurizing the load lock chamber from atmospheric pressure to 1 Torr or less with a dry pump, N₂ To 80 Torr. Transfer chamber is N in advance₂ And is held at 80 Torr. In the process chamber, a susceptor in which carbon is coated with CVD-SiC is installed to hold a wafer. The susceptor is heated to about 750 ° C. by an IR lamp in advance. In the process chamber, purified hydrogen gas is supplied to the process chamber by a stainless steel pipe whose inner surface is polished about 10 m from the refiner by a hydrogen purifier using a heated palladium alloy.
[0196]
The wafer was transferred from the load lock chamber to the process chamber via the transfer chamber by the transfer robot and mounted on the susceptor.
[0197]
6) After setting the pressure of the process chamber to 600 Torr, the wafer transferred on the susceptor is heated with an IR lamp to raise the temperature at a rate of 100 ° C. per minute, and kept at 950 ° C. for 2 seconds. The temperature was lowered to 750 ° C., and the wafer was taken out again by the transfer robot into the load lock chamber via the transfer chamber. The other wafer was held at 950 ° C. for 120 seconds, and the other processes were performed in the same manner and returned to the load lock chamber.
[0198]
7) The load lock chamber was opened to the atmosphere, the wafer was taken out, and the state of the surface of the porous layer was observed with HR-SEM. As a result, the porous surface pore density on the wafer treated for 2 seconds was 6.8 × 10 6.^Ten/ Cm² The surface pore density of the porous material treated for 120 seconds is 3.0 × 10⁹ / Cm² The hole density of the sample before being installed in the epitaxial growth apparatus is 9.8 × 10^Ten/ Cm² Were about 7/10 and 3/100 respectively. That is, the condition 2 referred to in the present invention was satisfied.
[0199]
8) In addition, after preparing the SOI substrate prepared in advance by HF dipping, washing with water and drying, the film thickness of the SOI layer is measured with an optical interference film thickness meter, and the processing of 5) and 6) is performed. , Removed from the load lock. When the film thickness of the SOI layer was measured again, the amount of decrease in the film thickness of the SOI layer was less than 1 nm, and the condition 1 referred to in the present invention was satisfied.
[0200]
9) The wafer having undergone the process of 4) was transferred to the process chamber of the epitaxial growth apparatus according to 5).
[0201]
10) After setting the pressure in the process chamber to 600 Torr, the wafer transferred on the susceptor was heated with an IR lamp to raise the temperature at a rate of 100 ° C. per minute, and kept at 950 ° C. for 2 seconds as a pre-bake treatment The concentration is lowered to 900 ° C. and the pressure is set to 80 Torr.₂ Cl₂ Is added to a concentration of 0.5 mol% to form a non-porous single crystal silicon film of 2 μm, the temperature is lowered to 750 ° C. in a hydrogen atmosphere, and the wafer is transferred to the transfer chamber again by the transfer robot. It was taken out to the load lock room via. The other wafer was pre-baked in a hydrogen atmosphere at 950 ° C. for 120 seconds, and the other processes were the same and returned to the load lock chamber.
[0202]
11) The wafer after the processing of 10) was subjected to defect revealing etching to reveal crystal defects introduced into the non-porous single crystal silicon layer, and then observed with a Nomarski differential interference microscope. The observed defects were 99% or more of stacking faults. The density of stacking faults is 170 / cm in the case of pre-baking for 2 seconds.² In the case of 120 seconds of pre-baking, 2.6 × 10^Three Piece / cm² In the case of pre-baking at 1100 ° C. for 120 seconds, 1.5 × 10^Four / Cm² Compared to, it decreased sharply.
[0203]
(Example 4: 900 ° C., 450 Torr Prebake (2s, 120s), Preinjection, Epi-2 μm)
1) CZ6 inch (100) p with boron added as a p-type impurity to a specific resistance of 0.015 Ω · cm +/− 0.005 Ω · cm⁺ A silicon wafer was prepared.
[0204]
2) In a solution in which 49% HF and ethyl alcohol were mixed at a ratio of 2: 1, the silicon wafer was placed as an anode and a 6-inch diameter platinum plate was placed as a cathode so as to face the silicon wafer. The back side of the silicon wafer is connected to another P through the same solution.⁺ The front surface of the Si wafer was opposed, and the 6-inch diameter platinum plate was opposed to the outermost wafer. The solution between the wafers was separated by the wafer and was placed so as not to conduct. A current density of 10 mA / cm between the silicon wafer and platinum.² Then, the silicon wafer was anodized by applying an electric current for 12 minutes to form 12 μm thick porous silicon on the surface.
[0205]
3) Subsequently, the wafer on which the porous silicon layer was formed was subjected to an oxidation treatment for 1 hour in a 400 degree oxygen atmosphere. Since this oxidation treatment forms only an oxide film of approximately 50 mm or less, the silicon oxide film is formed only on the surface of the porous silicon and the side walls of the holes, and the single crystal silicon region remains inside.
[0206]
4) The wafer is exposed to an aqueous HF solution diluted to 1.25% for about 30 seconds, then immersed in pure water for 10 minutes, overflow rinsed, and an ultrathin silicon oxide film formed on the surface of the porous layer is formed. Removed.
[0207]
5) Place the wafer in the wafer carrier in the load lock chamber of the epitaxial CVD growth apparatus in which the load lock chamber in which the wafer is placed in the wafer carrier, the transfer chamber in which the wafer transfer robot is set, and the process chamber are connected. Installed. After depressurizing the load lock chamber from atmospheric pressure to 1 Torr or less with a dry pump, N₂ To 80 Torr. Transfer chamber is N in advance₂ And is held at 80 Torr. In the process chamber, a susceptor in which carbon is coated with CVD-SiC is installed to hold a wafer. The susceptor is heated to about 750 ° C. by an IR lamp in advance. In the process chamber, purified hydrogen gas is supplied to the process chamber by a stainless steel pipe whose inner surface is polished about 10 m from the refiner by a hydrogen purifier using a heated palladium alloy.
[0208]
The wafer was transferred from the load lock chamber to the process chamber via the transfer chamber by the transfer robot and mounted on the susceptor.
[0209]
6) After setting the pressure in the process chamber to 450 Torr, the wafer transferred on the susceptor is heated with an IR lamp to raise the temperature at a rate of 100 ° C. per minute, and held at 900 ° C. for 2 seconds. The temperature was lowered to 750 ° C., and the wafer was again taken out to the load lock chamber via the transfer chamber by the transfer robot. The other wafer was held at 900 ° C. for 120 seconds, and the other processes were the same and returned to the load lock chamber.
[0210]
7) The load lock chamber was opened to the atmosphere, the wafer was taken out, and the state of the surface of the porous layer was observed with HR-SEM. As a result, the porous surface pore density on the wafer treated for 2 seconds was 7.8 × 10.^Ten/ Cm² The surface pore density of the porous material treated for 120 seconds is 3.0 × 10^Ten/ Cm² The hole density of the sample before being installed in the epitaxial growth apparatus is 9.8 × 10^Ten/ Cm² Respectively, and satisfied the condition 2 in the present invention.
[0211]
8) In addition, after preparing the SOI substrate prepared in advance by HF dipping, washing with water and drying, the film thickness of the SOI layer is measured with an optical interference film thickness meter, and the processing of 5) and 6) is performed. , Removed from the load lock. When the film thickness of the SOI layer was measured again, the amount of decrease in the film thickness of the SOI layer was less than 1 nm, and the condition 1 in the present invention was satisfied.
[0212]
9) The wafer having undergone the process of 4) was transferred to the process chamber of the epitaxial growth apparatus according to 5).
[0213]
10) After setting the pressure in the process chamber to 450 Torr, the wafer transferred on the susceptor was heated with an IR lamp to raise the temperature at a rate of 100 ° C. per minute, and maintained at 900 ° C. for 2 seconds as a pre-bake treatment. SiH into the hydrogen carrier gas to a concentration of 28 ppm_Four For 200 seconds, and SiH_Four After that, the pressure was lowered to 80 Torr, the temperature was lowered to 900 ° C., and this time, SiH₂ Cl₂ Is added to a concentration of 0.7 mol% to form a non-porous single crystal silicon film having a thickness of 2 μm, the temperature is lowered to 750 ° C. in a hydrogen atmosphere, and the wafer is transferred again to the transfer chamber by a transfer robot. It was taken out to the load lock room. The other wafer was pre-baked in a hydrogen atmosphere at 900 ° C. for 120 seconds, and the other processes were the same and returned to the load lock chamber.
[0214]
11) The wafer after the processing of 10) was subjected to defect revealing etching to reveal crystal defects introduced into the non-porous single crystal silicon layer, and then observed with a Nomarski differential interference microscope. The observed defects were 99% or more of stacking faults. The density of stacking faults is 490 / cm when prebaking is 2 seconds.² In the case of 120 seconds of pre-baking, 350 pieces / cm² In the case of pre-baking at 1100 ° C. for 120 seconds, 1.5 × 10^Four / Cm² 1000 pieces / cm² Less than defect density was realized.
[0215]
(Example 5: 870 ° C., 80 Torr Prebake (5 s, 60 s), Preinjection, Epi-2 μm)
1) CZ6 inch (100) p with boron added as a p-type impurity to a specific resistance of 0.015 Ω · cm +/− 0.005 Ω · cm⁺ A silicon wafer was prepared.
[0216]
2) In a solution in which 49% HF and ethyl alcohol were mixed at a ratio of 2.1: 1, the silicon wafer was placed as an anode and a 6-inch diameter platinum plate was placed as a cathode so as to face the silicon wafer. The back side of the silicon wafer was opposed to the front side of another P + Si wafer through the same solution, and a 6-inch diameter platinum plate was opposed to the farthest wafer. The solution between the wafers was separated by the wafer and was placed so as not to conduct. A current density of 10 mA / cm between the silicon wafer and platinum.² Then, the silicon wafer was anodized by applying an electric current for 12 minutes to form 12 μm thick porous silicon on the surface.
[0217]
3) Subsequently, the wafer on which the porous silicon layer was formed was subjected to an oxidation treatment for 1 hour in a 400 degree oxygen atmosphere. Since this oxidation treatment forms only an oxide film of approximately 50 mm or less, the silicon oxide film is formed only on the surface of the porous silicon and the side walls of the holes, and the single crystal silicon region remains inside.
[0218]
4) The wafer is exposed to an aqueous HF solution diluted to 1.3% for about 30 seconds, then immersed in pure water for 10 minutes, overflow rinsed, and an ultrathin silicon oxide film formed on the surface of the porous layer is formed. Removed.
[0219]
5) Place the wafer in the wafer carrier in the load lock chamber of the epitaxial CVD growth apparatus in which the load lock chamber in which the wafer is placed in the wafer carrier, the transfer chamber in which the wafer transfer robot is set, and the process chamber are connected. Installed. After depressurizing the load lock chamber from atmospheric pressure to 1 Torr or less with a dry pump, N₂ To 80 Torr. Transfer chamber is N in advance₂ And is held at 80 Torr. In the process chamber, a susceptor in which carbon is coated with CVD-SiC is installed to hold a wafer. The susceptor is heated to about 750 ° C. by an IR lamp in advance. In the process chamber, purified hydrogen gas is supplied to the process chamber by a stainless steel pipe whose inner surface is polished about 10 m from the refiner by a hydrogen purifier using a heated palladium alloy.
[0220]
The wafer was transferred from the load lock chamber to the process chamber via the transfer chamber by the transfer robot and mounted on the susceptor.
[0221]
6) The pressure of the process chamber is 80 Torr, the wafer transferred on the susceptor is heated with an IR lamp, heated at a rate of 100 ° C. per minute, held at 870 ° C. for 5 seconds, and then the temperature is increased to 750 ° C. The temperature was lowered, and the wafer was taken out again by the transfer robot into the load lock chamber via the transfer chamber. The other wafer was held at 870 ° C. for 60 seconds, and the other processes were performed in the same manner and returned to the load lock chamber.
[0222]
7) The load lock chamber was opened to the atmosphere, the wafer was taken out, and the state of the surface of the porous layer was observed by HR-SEM. As a result, the porous surface pore density on the wafer treated for 5 seconds was 4.1 × 10^Ten/ Cm² The surface pore density of the porous material treated for 60 seconds is 1.1 × 10^Ten/ Cm² The hole density of the sample before being installed in the epitaxial growth apparatus is 9.8 × 10^Ten/ Cm² Respectively, about 4/10 and 1.1 / 10, satisfying Condition 2 referred to in the present invention.
[0223]
8) In addition, after preparing the SOI substrate prepared in advance by HF dipping, washing with water and drying, the film thickness of the SOI layer is measured with an optical interference film thickness meter, and the processing of 5) and 6) is performed. , Removed from the load lock. When the film thickness of the SOI layer was measured again, the amount of decrease in the film thickness of the SOI layer was less than 1 nm, and the condition 1 referred to in the present invention was satisfied.
[0224]
9) The wafer having undergone the process of 4) was transferred to the process chamber of the epitaxial growth apparatus according to 5).
[0225]
10) After setting the pressure in the process chamber to 80 Torr, the wafer transferred on the susceptor was heated with an IR lamp to raise the temperature at a rate of 100 ° C. per minute, and maintained at 900 ° C. for 2 seconds as a pre-bake treatment. SiH into the hydrogen carrier gas to a concentration of 35 ppm_Four For 150 seconds and SiH_Four Is finished, and then SiH₂ Cl₂ Is added to a concentration of 1 mol% to form a non-porous single crystal silicon film having a thickness of 2 μm, the temperature is lowered to 750 ° C. in a hydrogen atmosphere, and the wafer is again transferred by the transfer robot via the transfer chamber. Removed to load lock chamber. The other wafer was subjected to a pre-baking process time of 60 seconds, and the other processes were the same and returned to the load lock chamber. In addition, SiH so as to be 35 ppm_Four Is added at a growth rate of 4.3 nm / min. It is.
[0226]
11) The wafer after the processing of 10) was subjected to defect revealing etching to reveal crystal defects introduced into the non-porous single crystal silicon layer, and then observed with a Nomarski differential interference microscope. The observed defects were 99% or more of stacking faults. The density of stacking faults is 350 / cm in the case of pre-baking for 5 seconds.² In the case of 60 seconds of pre-baking, 630 pieces / cm² In the case of pre-baking at 1100 ° C. for 120 seconds, 1.5 × 10^Four / Cm² 1000 pieces / cm² Less than defect density was realized.
[0227]
(Example 6: 950 ° C., 80 Torr Prebake (2s), Preinjection, Epi-0.32 μm Recycle-ELTRAN)
1) CZ8 inch (100) p with boron added as a p-type impurity to a specific resistance of 0.015 Ω · cm +/− 0.01 Ω · cm⁺ A silicon wafer was prepared.
[0228]
2) The surface layer of the first single crystal Si substrate was anodized in an HF solution. The anodizing conditions were as follows.
[0229]
Current density: 7 (mA · cm^-2)
Anodizing solution: HF: H₂ O: C₂ H_Five OH = 1: 1: 1
Time: t (min)
Porous Si thickness: x (μm)
further,
Current density: 50 (mA · cm^-2)
Anodizing solution: HF: H₂ O: C₂ H_Five OH = 1: 1: 1
Time: 10 (sec)
Porous Si thickness: ~ 0.2 (μm)
[0230]
The first anodization time t was changed to 5 min, and the first low-porosity porous layer thickness x was set to 5 μm.
[0231]
By this anodization, (50 (mA · cm^-2) Increased the porosity of the porous Si layer, and a structurally fragile high-porosity thin layer was formed.
[0232]
3) Subsequently, the wafer on which the porous silicon layer was formed was subjected to an oxidation treatment for 1 hour in a 400 degree oxygen atmosphere. Since this oxidation treatment forms only an oxide film of approximately 50 mm or less, the silicon oxide film is formed only on the surface of the porous silicon and the side walls of the holes, and the single crystal silicon region remains inside.
[0233]
4) The wafer is exposed to an aqueous HF solution diluted to 1.25% for about 30 seconds, then immersed in pure water for 10 minutes, overflow rinsed, and an ultrathin silicon oxide film formed on the surface of the porous layer is formed. Removed.
[0234]
5) Place the wafer in the wafer carrier in the load lock chamber of the epitaxial CVD growth apparatus in which the load lock chamber in which the wafer is placed in the wafer carrier, the transfer chamber in which the wafer transfer robot is set, and the process chamber are connected. Installed. After depressurizing the load lock chamber from atmospheric pressure to 1 Torr or less with a dry pump, N₂ To 80 Torr. Transfer chamber is N in advance₂ And is held at 80 Torr. In the process chamber, a susceptor in which carbon is coated with CVD-SiC is installed to hold a wafer. The susceptor is heated to about 750 ° C. by an IR lamp in advance. In the process chamber, purified hydrogen gas is supplied to the process chamber by a stainless steel pipe whose inner surface is polished about 10 m from the refiner by a hydrogen purifier using a heated palladium alloy.
[0235]
The wafer was transferred from the load lock chamber to the process chamber via the transfer chamber by the transfer robot and mounted on the susceptor.
[0236]
6) The wafer transferred on the susceptor is heated with an IR lamp and heated at a rate of 100 ° C. per minute, held at 950 ° C. for 2 seconds as a heat treatment (prebake treatment), and then hydrogenated to a concentration of 28 ppm. SiH as carrier gas_Four For 200 seconds, and SiH_Four Is completed, and then the temperature is lowered to 900 ° C., this time SiH₂ Cl₂ Is added to a concentration of 0.5 mol% to form a non-porous single crystal silicon film of 0.32 μm, the temperature is lowered to 750 ° C. in a hydrogen atmosphere, and the wafer is again transferred by the transfer robot. It was taken out into the load lock chamber via the chamber. The film thickness of the formed non-porous single crystal silicon layer was 0.32 μm on average and the maximum value−minimum value = 8 nm. After the heat treatment at 950 ° C. for 2 seconds, the surface pore density is 7.5 × 10^Ten(Before processing, 9.5 × 10^Ten) / Cm² And Condition 2 referred to in the present invention was satisfied.
[0237]
7) A wafer obtained by epitaxially growing nonporous single crystal silicon is placed in a vertical furnace, and the nonporous single crystal is heat-treated at 1000 ° C. in a mixture of water vapor and residual oxygen formed by burning oxygen and hydrogen. The silicon surface was oxidized to form a 208 nm silicon oxide film.
[0238]
8) After the above wafer and the second silicon wafer are cleaned cleanly by a silicon semiconductor process cleaning line, the first main surfaces of both wafers are gently overlapped and the center is pressed. did.
[0239]
9) Subsequently, the integrated wafer set was placed in a vertical furnace and heat-treated at 1100 ° C. for 1 hour in an oxygen atmosphere.
[0240]
10) When the wafer was separated by spraying a water jet onto the side surface of the bonded wafer, it was divided into high porosity layers. In addition to the water jet, the dividing method is a method of applying external pressure such as pressurization, tension, shearing, wedge, etc., a method of applying ultrasonic waves, a method of applying heat, and expanding porous Si by oxidation from the periphery to make it inside the porous Si. There are a method of applying an internal pressure to the material, a method of heating in pulses, applying a thermal stress, or a method of softening. It was possible to separate by any method.
[0241]
11) When the exposed porous silicon layer is dipped in a mixed solution of HF and hydrogen peroxide solution, all the porous silicon is removed in about 2 hours, and the non-porous single crystal silicon layer and the thermally oxidized silicon are formed on the entire surface of the wafer. Interference color due to the film was observed.
[0242]
12) After the processing in 11) is completed, the wafer is cleaned in a cleaning line generally used in a silicon semiconductor device process, and then placed in a vertical hydrogen annealing furnace to perform heat treatment at 1100 ° C. for 4 hours in a 100% hydrogen atmosphere. It was. Hydrogen gas is purified by a commercially available hydrogen refining device using a palladium alloy connected to the device by an internally polished stainless steel pipe of about 7 m.
[0243]
13) Thus, an SOI structure wafer was fabricated in which a 200 nm silicon oxide layer and a 200 nm single crystal silicon layer were stacked on the second silicon wafer.
[0244]
The average thickness of the single crystal silicon layer was 201 nm, and the maximum value−minimum value = 8 nm.
[0245]
14) After removing the single crystal silicon layer by 130 nm by the defect revealing etching of the wafer of 13), the wafer was immersed in 49% HF for 3 minutes. As a result, the buried oxide film is etched by HF from the portion of the crystal defect remaining in the single crystal silicon layer etched by the defect revealing etching, and the defect density can be easily measured with a Nomarski differential interference microscope. The observed defect density is 64 / cm.² Met. Due to the hydrogen annealing treatment, stacking faults introduced into the non-porous single crystal silicon layer were reduced. Defect density 100 / cm² And a thin film SOI layer having a uniform film thickness was obtained.
[0246]
The prepared SOI substrate was dipped in HF, washed with water and dried, and then the thickness of the SOI layer was measured with an optical interference film thickness meter, and only the pre-baking treatment described in 5) and 6) was performed. , Removed from the load lock. When the film thickness of the SOI layer was measured again, the amount of decrease in the film thickness of the SOI layer was less than 1 nm, satisfying the condition 1 in the present invention.
[0247]
(Example 7: 950 ° C., 80 Torr Prebake (2 s), Preinjection, Epi-0.32 μm Hetero-epitaxy)
1) Anodizing four p-type or n-type 6-inch (100) single crystal Si substrates having a specific resistance of 0.01 Ω · cm with a thickness of 615 μm in a solution of HF diluted with alcohol. A porous Si layer was formed on one main surface which is the mirror surface.
[0248]
2) The anodizing conditions were as follows.
[0249]
Current density: 7 mA / cm²
Anodizing solution: HF: H₂ O: C₂ H_Five OH = 1: 1: 1
Time: 12 minutes
The thickness of the porous Si layer: 10 μm
Porosity: 20%
[0250]
3) Subsequently, the wafer on which the porous silicon layer was formed was subjected to an oxidation treatment for 1 hour in a 400 degree oxygen atmosphere. Since this oxidation treatment forms only an oxide film of approximately 50 mm or less, the silicon oxide film is formed only on the surface of the porous silicon and the side walls of the holes, and the single crystal silicon region remains inside.
[0251]
4) The wafer is exposed to an aqueous HF solution diluted to 1.25% for about 30 seconds, then immersed in pure water for 10 minutes, overflow rinsed, and an ultrathin silicon oxide film formed on the surface of the porous layer is formed. Removed.
[0252]
5) Place the wafer in the wafer carrier in the load lock chamber of the epitaxial CVD growth apparatus in which the load lock chamber in which the wafer is placed in the wafer carrier, the transfer chamber in which the wafer transfer robot is set, and the process chamber are connected. Installed. After depressurizing the load lock chamber from atmospheric pressure to 1 Torr or less with a dry pump, N₂ To 80 Torr. Transfer chamber is N in advance₂ And is held at 80 Torr. In the process chamber, a susceptor in which carbon is coated with CVD-SiC is installed to hold a wafer. The susceptor is heated to about 750 ° C. by an IR lamp in advance. In the process chamber, purified hydrogen gas is supplied to the process chamber by a stainless steel pipe whose inner surface is polished about 10 m from the refiner by a hydrogen purifier using a heated palladium alloy.
[0253]
The wafer was transferred from the load lock chamber to the process chamber via the transfer chamber by the transfer robot and mounted on the susceptor.
[0254]
6) The wafer transferred on the susceptor is heated with an IR lamp and heated at a rate of 100 ° C. per minute, held at 950 ° C. for 2 seconds as a heat treatment (prebake treatment), and then hydrogenated to a concentration of 28 ppm. SiH as carrier gas_Four For 200 seconds, and SiH_Four Then, the temperature was lowered to 750 ° C. in a hydrogen atmosphere, and the wafer was again taken out to the load lock chamber via the transfer chamber by the transfer robot. The film thickness of the formed non-porous single crystal silicon layer was 0.03 μm on average. After the heat treatment, the surface pore density is 5.9 × 10^Ten(Before processing, 8.9 × 10^Ten) / Cm² And Condition 2 referred to in the present invention was satisfied.
[0255]
Single crystal GaAs was epitaxially grown on the porous Si to a thickness of 1 μm by MOCVD (Metal Organic Chemical Vapor Deposition). The growth conditions were as follows.
[0256]
Source gas: TMG / AsH_Three / H₂
Gas pressure: 80 Torr
Temperature: 700 ° C
[0257]
As a result of cross-sectional observation with a transmission electron microscope, it was confirmed that no crystal defects were introduced into the GaAs layer and a GaAs layer having good crystallinity was formed. At the same time, it was confirmed that an extremely steep interface was formed between the porous Si layer whose surface was sealed with Si.
[0258]
Further, the defect density was obtained by counting the number of crystal defects revealed by an optical microscope by defect revealing etching.^Four / Cm² Met.
[0259]
The SOI substrate prepared in advance was dipped in HF, washed with water and dried, and then the thickness of the SOI layer was measured with an optical interference film thickness meter, and only the pre-baking treatment described in 5) and 6) was performed. And removed from the load lock. When the film thickness of the SOI layer was measured again, the amount of decrease in the film thickness of the SOI layer was less than 1 nm, and the condition 1 referred to in the present invention was satisfied.
[0260]
(Example 8)
As disclosed in Japanese Patent Application No. 9-100197, if a small amount of silicon atoms or a silicon source gas is supplied at the initial stage of the growth of the epitaxial layer, the reduction of crystal defects according to the present invention is made more effective. A substrate on which a porous layer was previously formed on a susceptor coated with carbon-CVD-sic at a temperature of about 750 ° C. in an atmosphere of 43 l / min of hydrogen and a pressure of 600 Torr was installed through a load lock chamber. After heating up to 950 ° C. at a rate of about ℃ / min and holding for 2 seconds, SiH_Four After adding a concentration of about 28 ppm for a certain time, the flow rate of the silicon source gas was increased to form a non-porous single crystal silicon film having a desired film thickness. FIG. 11 shows a small amount of SiH._Four The stacking fault density dependence on the addition treatment time was shown. SiH_Four It is clear that the crystal defect density is reduced by performing the trace amount addition process.
[0261]
Porous silicon is HF-C₂ H_Five OH-H₂ Anodization was performed in an O mixed solution, followed by heat treatment at 400 ° C. in an oxygen atmosphere for 1 hour. Thereafter, it was immersed in a 1.25% HF aqueous solution for about 25 seconds, washed with water, dried, and then placed in an epitaxial growth apparatus.
[0262]
In addition, supply of a small amount of constituent atoms of the film or source gas also has an effect of accelerating the removal of the oxide and suppressing the generation of defects due to the oxide.
[0263]
Example 9
In a load-lock type CVD epitaxial growth apparatus, a susceptor in which carbon is coated with CVD-SiC is heated in advance to 750 ° C. in a reaction vessel, and a silicon wafer on which porous silicon is formed is placed through a load lock. After that, under the conditions of 600 Torr and hydrogen 43 l / min, the temperature was raised to 1100 degrees Celsius at 100 degrees / minute, held at 1100 degrees for 2 seconds, then lowered to 750 degrees at 100 degrees / minute, and the load lock was When the wafer is taken out, the porous surface holes are 10 holes having an average diameter of about 10 nm before the heat treatment.¹¹/ Cm² The hole density was 10⁶ / Cm² And the pore diameter expanded to 20-40 nm. Subsequent to the heat treatment described above under these conditions, if a single crystal silicon layer is epitaxially grown by adding a silicon source gas to hydrogen gas, the stacking fault density is 10^Four / Cm² It became. On the other hand, when the heat treatment at 1100 degrees was changed to 950 degrees and the holding time was equal to 2 seconds, the decrease in the hole density after the heat treatment was at most an order of magnitude. Moreover, the hole diameter hardly increased. After this heat treatment condition, if a single crystal silicon layer is epitaxially grown by adding a silicon source gas to hydrogen gas, the stacking fault density is 10² / Cm² Compared to the case of 1100 degrees, it was drastically reduced to 1/100.
[0264]
In addition, this inventor investigated the influence which the pressure at the time of prebaking has on the stacking fault density.
[0265]
It can be seen that the pressure has a significant effect on the surface diffusion of the silicon atoms and the alteration of the pore structure on the surface of the porous silicon layer, and the lower the pressure, the lower the manifestation of the minimum value of stacking fault density ( FIG. 12).
[0266]
A sample having a specific resistance of 0.013-0.017 Ωcm boron-doped on the substrate (100) Si was used. The anodizing condition is about 8 mA / cm in a solution of 49% HF and ethanol mixed 1: 1.² Was applied for 11 minutes to form a porous layer. The porosity was approximately 20%. 1. Soaked in 25% HF solution for 25 sec, washed with water and dried. After that, heat treatment was performed in an oxygen atmosphere at 400 ° C. for 1 hour. After a silicon oxide film was etched for about 5 nm in a 1.25% HF solution, it was washed with water and dried.
[0267]
The epi apparatus was carried out in a reaction vessel provided with a load lock chamber (meaning heat treatment in the system A according to the present invention). Heat treatment was performed for 120 seconds at 80 Torr and 600 Torr in a hydrogen atmosphere. Thereafter, SiH is used as a hydrogen carrier gas so that the concentration becomes 28 ppm._Four And treated for 120 seconds. Then SiH_Four The addition of was completed, and the pressure was lowered to 80 Torr and the temperature was lowered to 900 ° C. to form a 2 μm epi layer. The stacking fault density at each heat treatment temperature was examined.
[0268]
FIG. 13 shows the dependence of stacking fault density on the pre-growth heat treatment time in a heat treatment at 950 ° C. in a hydrogen atmosphere under a pressure of 600 Torr. The heat treatment increases up to about twice as long as 120 seconds.
[0269]
【The invention's effect】
As described above, according to the present invention, the etching amount of single crystal silicon is extremely small, and the pore density on the surface of the porous silicon is more than 4 digits, more preferably not more than 2 digits. By carrying out the heat treatment at 1000, the stacking fault density of the non-porous single crystal layer formed on the porous layer is 1000 / cm.² Less than 100 / cm² I was able to.
[0270]
As a result, when the present invention is applied to the bonding method, an SOI layer having a uniform film thickness and extremely few crystal defects can be obtained.
[0271]
In other words, the present invention suppresses the expansion of the pore diameter by suppressing the amount of the natural oxide film formed in the epitaxial growth apparatus on the porous surface, and shortens the heat treatment time and temperature for removing the natural oxide film. By starting the formation of a non-porous single crystal film before the surface pores are hardly sealed by diffusion of porous surface atoms, the crystal defect density is 1000 / cm² To obtain an epitaxial layer on less porous silicon.
[Brief description of the drawings]
FIG. 1 is a flowchart showing a process of growing a non-porous single crystal layer on a porous silicon layer.
FIG. 2 is a schematic view showing an example of an epitaxial growth apparatus with a load lock chamber.
FIG. 3 is an SEM photograph of porous surface pores.
FIG. 4 is a schematic diagram illustrating a state of porous surface holes.
FIG. 5 is a diagram for explaining the relationship between heat treatment time and residual surface pore density.
FIG. 6 is a diagram illustrating the relationship between residual hole density and defect density.
FIG. 7 is a diagram for explaining a relationship between a heat treatment temperature and a stacking fault density.
FIG. 8 is a diagram illustrating a relationship between heat treatment time and etching amount.
FIG. 9 is a schematic diagram illustrating a process of the present invention.
10 is a schematic diagram illustrating a manufacturing process of manufacturing an SOI substrate according to the present invention. FIG.
FIG. 11: Trace amount of SiH_Four It is a figure explaining the relationship between an addition process time and a stacking fault density.
FIG. 12 is a diagram for explaining a relationship between a heat treatment temperature and a stacking fault density.
FIG. 13 is a diagram for explaining the relationship between heat treatment time and stacking fault density.
[Explanation of symbols]
1. Substrate having a porous silicon layer
2 holes
3 hole wall
4 Protective film
5 Protective coating
6 Non-porous single crystal layer
10 Substrate
11 Porous silicon layer
12 Non-porous single crystal layer
13 Second substrate
14 Insulating layer

Claims (10)

In a method for manufacturing a semiconductor substrate, comprising a step of preparing a substrate having a porous silicon layer, a heat treatment step of heat-treating the porous silicon layer, and a growth step of growing a non-porous single crystal layer on the porous silicon layer ,
The heat treatment is performed in an atmosphere that does not include a source gas of the non-porous single crystal layer, and
The etching amount of silicon by the heat treatment is 2 nm or less, and the rate of change r of the surface hole density of the porous silicon layer (r = surface hole density after the heat treatment / surface hole density before the heat treatment)
[Outside 1]

A method for manufacturing a semiconductor substrate, which is performed so as to satisfy the following. Providing a first substrate having a porous silicon layer, a heat treatment step for heat-treating the porous silicon layer, a growth step for growing a non-porous single crystal layer on the porous silicon layer, and the first step In a method for manufacturing a semiconductor substrate, including a step of transferring the non-porous single crystal layer on a substrate onto a second substrate,
The heat treatment is performed in an atmosphere that does not include a source gas of the non-porous single crystal layer, and
The etching amount of silicon by the heat treatment is 2 nm or less, and the rate of change r of the surface hole density of the porous silicon layer (r = surface hole density after the heat treatment / surface hole density before the heat treatment)
[Outside 2]

A method for manufacturing a semiconductor substrate, which is performed so as to satisfy the following. The nonporous method for manufacturing a semiconductor substrate according to claim 1, wherein the growth of the single crystal layer is carried out in the following growth rate 20 nm / min. It said non-porous single crystal layer, nonporous method for manufacturing a semiconductor substrate according to claim 1 wherein the single crystal silicon layer. The heat treatment step includes a Atsushi Nobori step and the native oxide film removal step, the native oxide film removal step is 850 ° C. or higher, a method for manufacturing a semiconductor substrate according to claim 1, which is carried out at 1000 ° C. or lower. Prior to the heat treatment step, a method for manufacturing a semiconductor substrate according to claim 1, further comprising a step of removing the oxide film formed on the surface of the porous monocrystalline silicon layer. The thermal treatment process, the growth step, the method for manufacturing a semiconductor substrate according to claim 1, wherein a carried out in a reaction vessel load lock chamber is attached. The pressure during the heat treatment step, a method for manufacturing a semiconductor substrate of high claim 1 than the pressure of the growing step. The heat treatment process, a reducing atmosphere containing hydrogen gas, a nitrogen gas atmosphere or a method for manufacturing a semiconductor substrate according to claim 1, which is carried out in an inert gas atmosphere. The heat treatment process, 870 ° C. or higher, a method for manufacturing a semiconductor substrate according to claim 1, which is carried out at 970 ° C. or less.

Images