JP3744827B2 - Semiconductor device, display device, display panel, and electronic device - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電源回路を備えた半導体装置、表示装置、表示パネル及び電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
近年の携帯電話、携帯情報端末又はゲーム装置などの電子機器には、表示装置及び表示駆動のために用いられる電源回路が組み込まれている。このような表示装置及び電源回路に対して、電池を電源とした長時間の動作を実現するため、低消費電力化が強く要求されている。
【０００３】
表示装置は、例えば互いに交差する複数のソース電極及び複数のゲート電極により特定される画素を有する表示パネル本体（表示体）を含む。ソースドライバ（ソース電極駆動回路）及びゲートドライバ（ゲート電極駆動回路）は、それぞれソース電極及びゲート電極に所与の電圧を供給し、協調してソース電極及びゲート電極とにより特定される画素の表示制御を行う。
【０００４】
ところで、ゲートドライバがゲート電極に供給する電圧は、ソースドライバがソース電極に供給する電圧より高いものとなっている。このようなゲートドライバ及びソースドライバに対しては、電源回路が基準となる電位を生成して供給する。
【０００５】
ゲートドライバ又はソースドライバは、電源回路から供給された電位を基準に、スイッチングレギュレータを用いて電位を得たり、昇圧回路を用いて一旦昇圧した後レギュレートしたりして電位を得ている。
【０００６】
しかしがながら、このような電位を調整するレギュレータ回路（広義には、電位調整回路）は、一般に消費電力が比較的大きい。さらに、レギュレータ回路は、レギュレートすべき絶対電圧が大きくなればなる程それに応じて消費電力が大きくなってしまう傾向がある。
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、低消費電力で、ゲートドライバやソースドライバに対し電位を供給することができる電源回路を備えた半導体装置、表示装置、表示パネル及び電子機器を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するために本発明は、液晶駆動用電位の生成に好適な電源回路提供のため次のような構成を有する電源回路を採用する。
【０００９】
すなわち、表示体が有するソース電極及びゲート電極を駆動する回路のための電源を生成する電源回路であって、第１及び第２の電位を供給する第１及び第２の電源線に接続され、前記第１及び第２の電位の差に基づいて昇圧した第３の電位を第３の電源線に供給する第１の昇圧回路と、前記第１及び第３の電源線に接続され、前記第１および第３の電位の差に基づいて生成した定電位である第４の電位を第４の電源線に供給する電位調整回路と、前記第１及び第４の電源線に接続され、前記第１及び第４の電位の差に基づいて昇圧した第５の電位を第５の電源線に供給する第２の昇圧回路とを含み、少なくとも第４の電位は前記ソース電極を駆動するソース電極駆動回路へ供給され、少なくとも第５の電位は前記ゲート電極を駆動するゲート電極駆動回路へ供給されることを特徴とする電源回路である。
【００１０】
また本発明は、表示体が有するソース電極及びゲート電極を駆動する回路のための電源を生成する電源回路であって、第１（ＶＳＳ）及び第２（ＶＤＤ）の電位を供給する第１及び第２の電源線に接続され、前記第１及び第２の電位の差に基づいて生成した第３の電位（ＶＯＵＴ）を第３の電源線に供給する第１の昇圧回路と、前記第１及び第３の電源線に接続され、前記第１及び第３の電位の差に基づいて生成した定電位である第４の電位（ＶＤＤＨＳ、ＶＤＧＰなど）を第４の電源線に供給する電位調整回路と、前記第１及び第４の電源線に接続され、前記第１及び第４の電位の差に基づいて昇圧した第５の電位を第５の電源線に供給する第２の昇圧回路と、を備え、前記第１及び第４の電位は前記ソース電極を駆動するソース電極駆動回路へ供給し、前記第１及び第５の電位は前記ゲート電極を駆動するゲート電極駆動回路へ供給するようにしてもよい。
【００１１】
また本発明は、前記第４の電位は、互いに異なる複数のレベルを有していてもよい。
【００１２】
また本発明は、前記第２乃至５の電位は、前記第１の電位に対し正極性であってもよい。
【００１３】
また本発明は、前記ソース電極及び前記ゲート電極は、前記表示体の画素が備えるアクティブ駆動素子に接続されていてもよい。
【００１４】
アクティブ駆動素子を画素に有する表示パネル（表示体）、例えばＴＦＴ液晶パネル（表示パネル）などでは、ソース電極に印加する電位に応じて液晶の配向が定まり階調表示やカラー表示の品位に大きく影響を与える。したがって、ソース電極印加電位を作成するソース電極駆動回路へは、精度の高い電位を有する電源を供給する必要がある。一方、ゲート電極に印加する電位については、基本的にアクティブ駆動素子のゲート制御を行えば足りるので、ソース電極へ印加する電位程は精度を必要としない。
【００１５】
これらの特性に着目して構成された本発明は、昇圧した第３の電位（ＶＯＵＴ）を、定電位である第４の電位（ＶＤＤＨＳ、ＶＤＧＰなど）に調整する電位調整回路を有するので、ソース電極駆動回路用の電位を精度よく提供することができる。あわせて、比較的電圧の高い第５の電位（ＶＤＤＨＧ）付近でレギュレートをしていないので、いたずらにレギュレータ回路で電力を消費することもなく低消費電力な電源回路を提供できる。
【００１６】
また、本発明に係る表示装置は、上記いずれかに記載の電源回路と、前記第１及び第４の電源線が接続された前記ソース電極駆動回路とを含むことを特徴とする。
【００１７】
本発明によれば、低消費電力の電源回路を採用することで、表示装置の低消費電力化に貢献することができる。
【００１８】
また本発明に係る表示装置は、前記ソース電極駆動回路は、前記第１及び第４の電位の差により複数の電位を生成する多値電位生成回路を含むようにしてもよい。
【００１９】
本発明によれば、複数の電位を生成する多値電位生成回路に対して、第１の電位と、定電位である第４の電位とを用いるようにしたので、上記したように低消費電力化を実現する一方で、精度が高い複数の電位を生成することができる。
【００２０】
また本発明に係る表示装置は、上記いずれか記載の電源回路と、前記第１及び第４の電源線が接続された前記ソース電極駆動回路と、前記第１及び第５の電源線と、前記第１及び第５の電位の差に基づいて電圧変換回路により生成された第６の電位が供給される第６の電源線と、が接続された前記ゲート電極駆動回路とを含むようにしてもよい。
【００２１】
また本発明に係る表示装置は、上記のいずれか記載の電源回路と、前記第１及び第４の電源線が接続された前記ソース電極駆動回路と、前記第１及び第５の電源線が接続され、前記第１及び第２の電位の差に基づいて生成した第６の電位を第６の電源線に供給する電圧変換回路と、前記第１、第５及び第６の電源線が接続された前記ゲート電極駆動回路とを含むようにしてもよい。
【００２２】
また本発明に係る表示装置は、前記第６の電位は、前記第１の電位に対し負極性であってもよい。
【００２３】
本発明によれば、上記した電源回路で生成された正極性の電位と、第６の電位とで、ゲート電極駆動回路に必要な電圧を供給することができるようになるので、電源回路で生成すべき電位を低くすることができる。したがって、電源回路を、低耐圧で、より高精細なプロセスで製造することができるようになる。
【００２４】
また本発明に係る表示装置は、前記電圧変換回路は、ソース端子が前記第１の電位に接続されたｐ型トランジスタと、第１の昇圧クロックが供給される第１のノードと前記ｐ型トランジスタのゲート端子とを容量結合する第１のキャパシタと、前記ｐ型トランジスタのソース端子及びゲート端子の間に接続された第１のレベルシフタと、ドレイン端子が前記ｐ型トランジスタのドレイン端子に接続され、ソース端子が第２のノードに接続されたｎ型トランジスタと、前記第１の電位と前記第２のノードとを容量結合する第２のキャパシタと、第２の昇圧クロックが供給される第３のノードと前記ｎ型トランジスタのゲート端子とを容量結合する第３のキャパシタと、前記ｎ型トランジスタのソース端子及びゲート端子の間に接続された第２のレベルシフタと、所与の電位が供給される第４のノードと前記ｎ型トランジスタのドレイン端子とを容量結合する第４のキャパシタとを含み、前記第２の昇圧クロックが立ち下がってから前記第１の昇圧クロックが立ち下がり、前記第１の昇圧クロックが立ち上がってから前記第２の昇圧クロックが立ち上がり、前記所与の電位は、前記第１の昇圧クロックの立ち下がりに同期して前記第１の電位に対して正極性の第５の電位に変化し、前記第２の昇圧クロックの立ち上がりに同期して前記第１の電位に変化し、前記ｎ型スイッチングトランジスタのソース端子が、前記第６の電源線に接続されていてもよい。
【００２５】
ここで、２つの信号が互いに同期して変化するとは、両信号が時間的にほぼ同時に（同一タイミングで）又は一定関係をもって変化することをいう。
【００２６】
本発明によれば、電圧変換回路を２つのトランジスタと、４つのキャパシタと、２つのレベルシフタとで構成することができるので、上記した効果に加えて、回路構成の簡素化を図ることができる。
【００２７】
例えば、表示装置における画素電極に対向する対向共通電極に付与するコモン電位（ＶＣＯＭ）として、液晶の保持特性を補うために補助容量を蓄積容量方式で形成された表示装置に対して、非常に簡素な構成で適切なコモン電位を供給することができる。
【００２８】
また本発明に係る表示装置は、前記電圧変換回路は、所与の電位間を変化する所与のタイミング信号が供給される第５のノードと、前記第６の電源線とを容量結合する第５のキャパシタと、前記第１及び第５の電位の差に基づいて前記第１の電位に対して負極性の第６の電位を生成する負電源生成回路と、前記負電源生成回路により生成された前記第６の電位が供給されるノードと前記第６の電源線との間に挿入され、所与のスイッチング制御信号に基づいて制御されるスイッチング素子とを含み、前記所与のタイミング信号と前記スイッチング制御信号とは、互いに同期して変化するようにしてもよい。
【００２９】
本発明によれば、所与のタイミング信号が供給されるノードと出力電源線とを容量結合する第５のキャパシタと、第６の電位が供給されるノードと第６の電源線との間に挿入されたスイッチング素子とを設け、所与のタイミング信号とスイッチング素子を制御するスイッチング制御信号とを同期させるようにしたので、スイッチング素子を介して第６の電源線に供給された第６の電位を、所与のタイミング信号に同期して変化させた出力電位として得ることができるようになる。しかも、第１の電位に対して正極性の第５の電位を生成する電源回路の耐圧が低い場合であっても、この電圧変換回路による第１の電位に対して負極性の第６の電位との間で、高い電圧を供給することができるようになり、電源回路の製造コストの低減に貢献することができるようになる。
【００３０】
ここで、所与のタイミング信号としては、表示装置における画素電極に対向する対向共通電極に付与するコモン電位（ＶＣＯＭ）の極性反転タイミング信号を適用することができる。この場合、液晶の保持特性を補うために補助容量を付加容量方式で形成された表示装置に対して、適切な極性反転を行う電位を生成することができる。
【００３１】
また本発明に係る表示装置は、前記スイッチング素子は、ｎ型スイッチングトランジスタであり、前記負電源生成回路は、ソース端子が前記第１の電位に接続されたｐ型トランジスタと、第１の昇圧クロックが供給される第１のノードと前記ｐ型トランジスタのゲート端子とを容量結合する第１のキャパシタと、前記ｐ型トランジスタのソース端子及びゲート端子の間に接続された第１のレベルシフタと、ドレイン端子が前記ｐ型トランジスタのドレイン端子に接続され、ソース端子が第２のノードに接続されたｎ型トランジスタと、前記第１の電位と前記第２のノードとを容量結合する第２のキャパシタと、第２の昇圧クロックが供給される第３のノードと前記ｎ型トランジスタのゲート端子とを容量結合する第３のキャパシタと、前記ｎ型トランジスタのソース端子及びゲート端子の間に接続された第２のレベルシフタと、所与の電位が供給される第４のノードと前記ｎ型トランジスタのドレイン端子とを容量結合する第４のキャパシタとを含み、前記第２の昇圧クロックが立ち下がってから前記第１の昇圧クロックが立ち下がり、前記第１の昇圧クロックが立ち上がってから前記第２の昇圧クロックが立ち上がり、
前記所与の電位は、前記第１の昇圧クロックの立ち下がりに同期して前記第１の電位に対して正極性の第５の電位に変化し、前記第２の昇圧クロックの立ち上がりに同期して前記第１の電位に変化し、前記ｎ型トランジスタのソース端子が、前記第６の電源線に接続されていてもよい。
【００３２】
ここで、第１及び第２の昇圧クロックについて、第２の昇圧クロックが立ち下がってから第１の昇圧クロックが立ち下がり、第１の昇圧クロックが立ち上がってから第２の昇圧クロックが立ち上がるということは、例えばｎ型トランジスタをオンにする期間とｐ型トランジスタをオンにする期間（アクティブになる期間）が互いにノンオーバラップであることをいう。
【００３３】
本発明によれば、負電源生成回路を２つのトランジスタと、４つのキャパシタと、２つのレベルシフタとで構成することができるので、上記した効果に加えて、回路構成の簡素化を図ることができる。
【００３４】
また本発明に係る半導体装置は、上記のいずれか記載の電源回路と、前記第１及び第４の電源線が接続された前記ソース電極駆動回路とを含むことができる。
【００３５】
本発明によれば、電源回路を内蔵するソースドライバを１チップの半導体装置として構成することにより、コンパクトな実装が可能な半導体を要求される、携帯電話、携帯情報端末又はゲーム装置などの電子機器への適用ニーズに応えることができる。
【００３６】
ところで、ゲート電極駆動回路で必要とされる電位は、例えば−１５Ｖから＋１５Ｖ程度である。ここで、本発明に係る半導体装置はメモリやロジック回路を有している。これを構成するために高精細な低耐圧プロセスによって半導体回路が形成される。これによりチップ全体の耐圧が制限される。一方、電源回路は高耐圧プロセスを必要とする。したがって当該チップにおいては−１５Ｖから＋１５Ｖのすべての域を出力することができる電源回路をメモリ等と混載して提供することが困難となっている。よって、通常においてはソース電極駆動回路と電源回路とが混在する半導体装置は提供されていなかった。
【００３７】
そこで、本発明に係る半導体装置を適用することで、０Ｖから＋１５Ｖの域は半導体装置に内蔵した電源回路からゲート電極駆動回路に供給し、−１５Ｖから０Ｖの域は、例えば電圧変換回路からゲート電極駆動回路に供給する。これにより、ソース電極駆動回路と電源回路とが混在する半導体装置が提供することができる。
【００３８】
また本発明に係る半導体装置は、前記ソース電極を駆動するための電極が配列された半導体装置の第１の辺に対向する第２の辺に配置された前記電源回路の外付け部品接続用端子と、前記第１及び第２の辺に交差する半導体装置の第３及び第４の辺の少なくとも一方に、前記第５の電源線が接続された端子とを含むことができる。
【００３９】
本発明によれば、表示装置の実装状態に応じてゲート電極駆動回路が、本半導体装置に対して左側若しくは右側に配置するときでも、本半導体装置とゲート電極駆動回路との間を最短距離で電源線等を配線することができるので、実装面積を効果的に縮小することができる。
【００４０】
また本発明に係る半導体装置は、第１〜第ｋのソース電極を駆動するための表示データを記憶する第１のＲＡＭと、第（ｋ＋１）〜第Ｎのソース電極を駆動するための表示データを記憶する第２のＲＡＭとを含み、前記電源回路は、前記第１及び第２のＲＡＭの間の領域に配置されていてもよい。
【００４１】
本発明によれば、第５の電源線に供給する第５の電位を生成する電源回路は、第３及び第４の辺ＳＤ３、ＳＤ４に対して同等の負荷となるような位置に配置されることになる。したがって、電源供給先の回路が、本半導体装置に対して右側に配置されようが、左側に配置されようが、同等の負荷の電源線で供給することができる。
【００４２】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を何ら限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００４３】
１． 表示装置
図１に、本実施形態における表示装置の構成の一例を示す。
【００４４】
本実施形態における表示装置２は、ソースドライバＩＣとしての半導体装置（ＩＣ）３、表示パネル本体４、ゲートドライバ６を含む。
【００４５】
表示パネル本体４は、Ｘ方向に配列されＹ方向に延びる複数のソース電極２０と、Ｙ方向に配列されＸ方向に延びる複数のゲート電極２２とを有する。各画素は、これらソース電極２０及びゲート電極２２により特定される。
【００４６】
各画素は、アクティブ駆動素子を有する。表示パネル本体４が、例えば薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）液晶パネルを用いている場合、画素ごとにアクティブ駆動素子としてＴＦＴ３０を有している。ＴＦＴ３０のゲート端子にはゲート電極が接続され、ソース（ドレイン）端子にはソース電極が接続される。ＴＦＴ３０のドレイン（ソース）端子には、液晶３２と保持容量３４が並列に接続される。液晶３２及び保持容量３４の他端は、例えば対向共通電極に接続される。
【００４７】
半導体装置（ソースドライバＩＣ）３は、ソースドライバ８、駆動制御回路１２、メモリ（ＲＡＭ）１４、電源回路１００を含む。
【００４８】
ソースドライバ８は、表示データに基づいて、複数のソース電極２０のいずれかを信号駆動する。このソースドライバ８は、γ補正回路を含み、γ補正を行うための電位を生成してソース電極２０を駆動する。
【００４９】
駆動制御回路１２は、ゲートドライバ６及びソースドライバ８による電極駆動のタイミング制御を行う。
【００５０】
メモリ（表示データＲＡＭ）１４は、表示パネル本体４に表示させる画像の表示データを記憶する。ソースドライバ８は、メモリ１４に記憶された表示データに基づいて、１又は複数のソース電極単位で信号駆動を行う。
【００５１】
電源回路１００は、外部から供給されるシステム電源電位ＶＤＤと接地電源電位ＶＳＳを用いて種々の電位を生成し、表示装置２の各部に電位を供給する。より具体的には、電源回路１００は、表示パネル本体４に対して、極性反転駆動に必要な電位を対向共通電極２４に供給する。また電源回路１００は、半導体装置３内のソースドライバ８に対してソース電極２０の駆動に必要な電位を供給する。さらに電源回路１００は、駆動制御回路１２及びメモリ１４に対して必要とされる電位を供給する。
【００５２】
本実施形態における電源回路１００は、ゲートドライバ６に対してゲート電極２２の駆動に必要な電位のうち、接地電源電位ＶＳＳの電位に対して正極性の電位を供給する。このため、本実施形態における表示装置２は、さらに電圧変換回路４０を含む。電圧変換回路４０は、半導体装置３の電源回路１００で生成された電位を用いて、接地電源電位ＶＳＳの電位に対して負極性の電位を生成し、ゲートドライバ６に供給する。
【００５３】
このように本実施形態における表示装置２では、ソースドライバ８よりも高い電位を必要とするゲートドライバ６に対して、半導体装置３にソースドライバ８と共に内蔵された電源回路１００と、これとは別個の電圧変換回路４０とから、それぞれ接地電源電位ＶＳＳに対して正極性及び負極性の電位を供給するようにしている。
【００５４】
したがって、電源回路１００がゲートドライバ６に対して供給すべき電位を低くすることができる。しかも、ゲートドライバ６に対して供給する電位の調整を行う電源回路１００のレギュレータ回路について、絶対電圧を低くすることができる。その結果、ソースドライバＩＣとしての半導体装置３の耐圧を低くすることができ、低耐圧のより高精細プロセスを用いてソースドライバＩＣの集積度を向上させることにもなる。
【００５５】
また、アクティブ駆動素子を画素に有する表示パネル（表示体）、例えばＴＦＴ液晶パネル（表示パネル）などでは、ソース電極に供給する電位に応じて液晶の配向が定まり階調表示やカラー表示の品位に大きく影響を与える。したがって、ソース電極に供給する電位を生成するソースドライバへは、精度の高い電位を供給する必要がある。
【００５６】
ここで、表示パネル本体４のＸ方向のピクセル数が１７６、Ｙ方向のピクセル数が２２８、各ピクセルが（Ｒ，Ｇ，Ｂ）の３ドットで構成され、この電流消費をＩPINは、次の（１）式のように表される。
【００５７】
ＩPIN＝２μＡ×５２８＝１０５６μＡ ・・（１）
ソース電極を駆動するソースドライバでは、消費電流ＩPINに、パネル負荷による消費電流ＩPANELを加えた分だけの電流消費ＩLOADを伴うことになる。
【００５８】
ここで、５Ｖ電源で、１ライン当たり１０ｐＦの寄生容量を１／３０秒ごとに信号駆動する場合、パネル負荷による消費電流ＩPANELは、次の（２）式で表される。
【００５９】
【００６０】
ＩLOAD＝ＩPIN＋ＩPANEL≒１１４６μＡ ・・・（３）
また、対向共通電極に対して供給される電位ＶＣＯＭＨ／ＶＣＯＭＬは、対向共通電極の寄生容量が１５０００ｐＦであるものとすると、次のようなパネル負荷による消費電流ＩVCOMを有する。
【００６１】
【００６２】
一方、ゲート電極に供給する電位については、基本的にアクティブ駆動素子のゲート制御（より具体的には、ゲート端子のオン・オフ制御）を行えば足りるので、ゲート電極へ供給する電位については、ソース電極へ供給する電位に対し、その精度が高いものである必要はない。
【００６３】
例えば、ゲート電極については、ゲートドライバ６によって選択されるゲート電極は高々１本であり、その容量は最大でも５０ｐＦである。したがって、３０Ｖ電源のゲートドライバ６については、次の（５）式で表される電流消費のみである。
【００６４】
【００６５】
これらの特性に着目した本実施形態における電源回路１００は、以下のように構成することができる。
【００６６】
２． 電源回路
図２に、本実施形態における電源回路１００の構成の概要を示す。
【００６７】
本実施形態における電源回路１００は、第１の昇圧回路１１０、レギュレータ回路（広義には、電位調整回路）１２０、第２の昇圧回路１３０を含む。
【００６８】
第１の昇圧回路１１０は、接地電源電位ＶＳＳ（第１の電位）を供給する第１の電源線と、システム電源電位ＶＤＤ（第２の電位）を供給する第２の電源線に接続され、システム電源電位ＶＤＤ（第２の電位）と接地電源電位ＶＳＳ（第１の電位）の差を例えば３倍昇圧した電位ＶＯＵＴ（第３の電位）を生成し、第３の電源線に供給する。
【００６９】
レギュレータ回路（電位調整回路）１２０は、接地電源電位ＶＳＳ（第１の電位）を供給する第１の電源線と、電位ＶＯＵＴ（第３の電位）を供給する第３の電源線に接続され、電位ＶＯＵＴ（第３の電位）と接地電源電位ＶＳＳ（第１の電位）の差に基づいて定電位である電位ＶＤＤＨＳ、ＶＤＧＰ、ＶＣＯＭＨ、ＶＤＤＲ、ＶＤＤＧ（第４の電位）を生成し、第４の電源線に供給する。
【００７０】
第４の電位は、電位の精度が必要とされ、当該電源回路１００を内蔵する半導体装置３内の各部及びソースドライバ８に対して供給される。
【００７１】
第２の昇圧回路１３０は、接地電源電位ＶＳＳ（第１の電位）を供給する第１の電源線と、定電位である第４の電位（電位ＶＤＤＨＳ、ＶＤＧＰ、ＶＣＯＭＨ、ＶＤＤＲ、ＶＤＤＧのいずれか）を供給する第４の電源線に接続され、第４の電位と接地電源電位ＶＳＳ（第１の電位）の差を例えば３倍昇圧した電位ＶＤＤＨＧ（第５の電位）を生成し、第５の電源線に供給する。
【００７２】
第５の電位は、電位の精度が比較的必要とされないゲートドライバ６に対して供給される。
【００７３】
以下、本実施形態における電源回路１００の各部について説明する。
【００７４】
図３に、第１の昇圧回路１１０の構成要部の一例を示す。
【００７５】
第１の昇圧回路１１０は、第１の電源線と第２の電源線との間に、互いのドレイン端子が共通接続されたｐ型（第１導電型）ＭＯＳトランジスタＴｒｐ１及びｎ型（第２導電型）ＭＯＳトランジスタＴｒｎ１と、ｐ型ＭＯＳトランジスタＴｒｐ２及びｎ型ＭＯＳトランジスタＴｒｎ２とが接続されている。
【００７６】
また、第１の昇圧回路１１０は、第３の電源線と第２の電源線との間に、互いにドレイン端子及びソース端子が共通接続されたｐ型ＭＯＳトランジスタＴｒｐＡ〜ＴｒｐＣが縦列接続されている。
【００７７】
ｐ型ＭＯＳトランジスタＴｒｐＡ、ＴｒｐＣの各ゲート端子には、レベルシフタ（Ｌ／Ｓ）１１２、１１４を介して昇圧クロック（広義には、制御信号）ＣＫ１が供給されている。ｐ型ＭＯＳトランジスタＴｒｐＢのゲート端子には、Ｌ／Ｓ１１６を介して昇圧クロックＣＫ２が供給されている。Ｌ／Ｓ１１２、１１４、１１６は、接地電源電位ＶＳＳと電位ＶＯＵＴが供給され、電位差ＶＤＤと電位差ＶＳＳとの間の電位差で変化する信号を、電位差ＶＯＵＴと電位差ＶＳＳとの間の電位差で変化する信号にレベル変換する。
【００７８】
ｐ型ＭＯＳトランジスタＴｒｐ１、ｎ型ＭＯＳトランジスタＴｒｎ１、ｐ型ＭＯＳトランジスタＴｒｐ２及びｎ型ＭＯＳトランジスタＴｒｎ２の各ゲート端子には、昇圧クロックＣＫＰ１、ＣＫＮ１、ＣＫＰ２、ＣＫＮ２が供給されている。
【００７９】
第１の昇圧回路１１０は、図３に示すように、外付け部品接続用端子群１１８を介し、当該電源回路１００を内蔵する半導体装置３の外部に外付けされる外付け部品が接続される。
【００８０】
このような第１の昇圧回路１１０では、図４に示すように、３倍昇圧制御を行う昇圧クロックＣＫ１、ＣＫ２、ＣＫＰ１、ＣＫＮ１、ＣＫＰ２、ＣＫＮ２が各ＭＯＳトランジスタに供給されている。なお、これら昇圧クロックは、例えば第１の昇圧回路１１０内で所与の基準昇圧クロック信号に基づいて生成するようにしてもよい。
【００８１】
例えば、図４のピリオド１において、第１の昇圧回路１１０では、昇圧クロックＣＫ１が論理レベル「Ｌ」であるため、ｐ型トランジスタＴｒｐＡ、ＴｒｐＣがオンとなり、かつ昇圧クロックＣＫ２が論理レベル「Ｈ」であるため、ｐ型トランジスタＴｒｐＢがオフとなる。また、昇圧クロックＣＫＰ２、ＣＫＮ２が論理レベル「Ｈ」のため、ｐ型トランジスタＴｒｐ２はオフとなり、ｎ型トランジスタＴｒｎ２はオンとなる。
【００８２】
ここで、キャパシタＣ３の一端は、導通状態となったｎ型トランジスタＴｒｎ２を介して、第１の電源線の電位（ＶＳＳ）とほぼ同電位となる。また、キャパシタＣ３の他端は、導通状態となったｐ型トランジスタＴｒｐＣを介して、第２の電源線の電位（ＶＤＤ）とほぼ同電位となる。したがって、キャパシタＣ３の電位差は、電位ＶＳＳを基準として、１×ＶＤＤとなる。
【００８３】
次に、図４のピリオド２において、第１の昇圧回路１１０では、昇圧クロックＣＫ１が論理レベル「Ｈ」となるため、ｐ型トランジスタＴｒｐＡ、ＴｒｐＣはオフとなり、かつ昇圧クロックＣＫ２が論理レベル「Ｌ」となるため、ｐ型トランジスタＴｒｐＢがオンとなる。また、昇圧クロックＣＫＰ２、ＣＫＮ２が論理レベル「Ｌ」となるため、ｐ型トランジスタＴｒｐ２がオンとなり、ｎ型トランジスタＴｒｎ２がオフとなる。
【００８４】
ここで、ピリオド１において電位ＶＳＳとなったキャパシタＣ３の一端は、ｐ型トランジスタＴｒｐ２がオンとなることで、電位ＶＤＤにもちあがる。これに対応して、１×ＶＤＤの電位差をもつキャパシタＣ３の他端は、ＶＤＤ分だけ電位が上昇し、その結果２×ＶＤＤの電位となる。これにより、キャパシタＣ２の他端は、導通状態となったｐ型トランジスタＴｒｐＢを介して、２×ＶＤＤの電位となる。一方、昇圧クロックＣＫＮ１が論理レベル「Ｈ」となることで、ｎ型トランジスタＴｒｎ１がオンとなるため、キャパシタＣ２の一端は第１の電源線の電位（ＶＳＳ）とほぼ同電位となる。よって、キャパシタＣ２の電位差は、電位ＶＳＳを基準として２×ＶＤＤとなる。
【００８５】
続いて、図４のピリオド３において、第１の昇圧回路１１０では、昇圧クロックＣＫ１が論理レベル「Ｌ」となるため、ｐ型トランジスタＴｒｐＡがオンとなり、かつ昇圧クロックＣＫ２が論理レベル「Ｈ」となるため、ｐ型トランジスタＴｒｐＢがオフとなる。また、昇圧クロックＣＫＰ１、ＣＫＮ１が論理レベル「Ｌ」となるため、ｐ型トランジスタＴｒｐ１がオンとなって、ｎ型トランジスタＴｒｎ１がオフとなる。
【００８６】
ここで、ピリオド２において電位ＶＳＳとなったキャパシタＣ２の一端は、ｐ型トランジスタＴｒｐ１がオンとなることによって、電位ＶＤＤにもちあがる。これに対応して２×ＶＤＤの電位差をもつキャパシタＣ２の他端は、ＶＤＤ分だけ電位が上昇し、その結果３×ＶＤＤの電位となる。これにより、キャパシタＣ１の他端は、導通状態となったｐ型トランジスタＴｒｐＡを介して、３×ＶＤＤの電位となる。一方、キャパシタＣ１の一端は第１の電源線の電位（ＶＳＳ）と同電位に固定されている。
【００８７】
よって、キャパシタＣ１の電位差は、電位ＶＳＳを基準として３×ＶＤＤとなり、第３の電源線の電位ＶＯＵＴは、接地電源電位ＶＳＳを基準として３×ＶＤＤの電位となる。
【００８８】
図５に、レギュレータ回路（電位調整回路）１２０の構成の一例を示す。
【００８９】
レギュレータ回路１２０は、演算増幅器１２２、電圧調整用抵抗Ｒａ、Ｒｂを含む。
【００９０】
演算増幅器１２２は、第１の昇圧回路１１０で生成された第３の電位と接地電源電位ＶＳＳとの間の電位差に基づいて、動作する。この演算増幅器１２２の非反転入力端子（＋端子）には、図示しない所与の基準電圧生成回路で生成された基準電位ＶＲＥＧが供給される。また、演算増幅器１２２の反転入力端子（−端子）は、電圧調整用抵抗Ｒａを介して第１の電源線と接続される。さらに、演算増幅器１２２の反転入力端子と出力端子は、電圧調整用抵抗Ｒｂを介して接続される。
【００９１】
この演算増幅器１２２の出力端子は、第４の電源線に接続される。
【００９２】
このような構成のレギュレータ回路１２０は、次の（６）式で表されるように、基準電位（ＶＲＥＧ）を正転増幅し、レギュレートされた（定）電位Ｖｒｅｇｕｌａｔｅを発生する。
【００９３】
Ｖｒｅｇｕｌａｔｅ＝ＶＲＥＧ・（１＋Ｒｂ／Ｒａ） ・・・（６）
レギュレータ回路１２０は、定電位である第４の電位ＶＤＤＨＳ、ＶＤＧＰ、ＶＣＯＭＨ、ＶＤＤＲ、ＶＤＤＧの各電位ごとに設けられ、それぞれ電圧調整用抵抗Ｒａ、Ｒｂの値若しくは比が電子ボリュームコマンドのパラメータにより調整できるようになっている。
【００９４】
このようなレギュレータ回路１２０によって電位が調整された第４の電位と、基準電源電位ＶＳＳとの差に基づいて３倍昇圧する第２の昇圧回路１３０の構成及び動作は、原理的には図２に示した第１の昇圧回路１１０と同様であるので、第２の昇圧回路１３０の説明を省略する。
【００９５】
なお、第２の昇圧回路１３０では、図３において、第２の電位ＶＤＤに替えて、レギュレータ回路１２０で生成された第４の電位のうちＶＤＧＰが適用され、第５の電位ＶＤＤＨＧが生成される。この結果、第５の電源線には、第５の電位として３×ＶＤＧＰの電位が得られる。
【００９６】
図６に、本実施形態の電源回路が生成するそれぞれの電位の関係を示す。
【００９７】
ここで、電位ＶＤＤ（第２の電位）はロジック電源回路用電源でありシステム電源Ｖｃｃと共通として用いられる。
【００９８】
接地電源電位ＶＳＳ（第１の電位）は接地レベルでありシステムグランドに接続され、半導体装置（ＩＣ）３の基板電位ともなる。
【００９９】
第４の電位のうち電位ＶＤＤＨＳはソースドライバ（ソース電極駆動回路）が使用する電源である。
【０１００】
第４の電位のうち電位ＶＣＯＭＨはＣＭＯ信号（共通電極を駆動する信号）の「Ｈ」レベル電源を供給する。本実施形態では、ＣＭＯ信号のＣＭＯ信号（共通電極を駆動する信号）の「Ｌ」レベル電源を供給するための電位ＶＣＯＭＬは、所与の基準電圧回路で生成されたＶＲＥＧ０を正転増幅し、レギュレータされた電位として生成される。
【０１０１】
第４の電位のうち電位ＶＤＤＧはゲートドライバ（ゲート電極駆動回路）のロジック部で使用するロジック電源である。
【０１０２】
第４の電位のうち電位ＶＤＧＰは第２の昇圧回路の基準となる電位である。
【０１０３】
電位ＶＤＤＨＧ（第５の電位）はゲートドライバ用正電源である。
【０１０４】
第４の電位のうち電位ＶＤＤＲはγ補正回路のγ補正抵抗に供給する電源である。また、Ｖ０〜Ｖ９はγ補正電源である。
【０１０５】
図７に、このようなγ補正回路の構成の概要を示す。
【０１０６】
γ補正回路は、ソースドライバ８内に備えられ、第１の電位（ＶＳＳ）及び第４の電位（ＶＤＤＲ）の差により複数の電位を生成する多値電位生成回路である。
【０１０７】
γ補正回路は、抵抗ストリングにより、交流化のための極性反転に対応した６４レベル×２組のγ補正電位を発生する。抵抗ストリングはＶＳＳ−ＶＤＤＲ間に接続されている。
【０１０８】
このように本実施形態における電源回路１００では、第１の昇圧回路１１０で昇圧した第３の電位（ＶＯＵＴ）を、定電位である第４の電位（ＶＤＤＨＳ、ＶＤＧＰなど）を供給するレギュレータ回路１２０を有するので、ソースドライバに対して精度が高い電位を提供することができる。また、比較的電位の高い第５の電位（ＶＤＤＨＧ）付近でレギュレートをしていないので、いたずらにレギュレータ回路で電力を消費することもなく低消費電力な電源回路を提供できる。
【０１０９】
３． 電源回路内蔵ソースドライバＩＣ
図８に、上述した本実施形態における電源回路を内蔵するソースドライバＩＣの機能ブロックの一例を示す。
【０１１０】
ただし、図１に示すソースドライバＩＣ（半導体装置３）と同一部分には同一符号を付し、適宜説明を省略する。
【０１１１】
このソースドライバＩＣでは、インタフェース２００を介して、図示しないＭＰＵにより表示データ又は各種コマンドが入力される。ＭＰＵにより入力された表示データ若しくはコマンドは、ロジック２０２において判別され、対応する各部へ供給される。
【０１１２】
ＭＰＵから表示データが入力された場合、表示タイミング発生回路２０４により、発振回路２０６で生成された基準クロックに基づいて規定されるタイミングで、表示データＲＡＭ１４に書き込まれる。
【０１１３】
この表示データＲＡＭ１４は、表示用のピクセルデータを記憶し、１ピクセルは（Ｒ，Ｇ，Ｂ）の３ドットで構成される。各ドットには６ビットの階調データを含む。表示可能な最大画面サイズが１７６×２２８ピクセルであるものとすると、表示データＲＡＭ１４の容量は１７６×２２８×３×６ビットである。
【０１１４】
表示データＲＡＭ１４における表示データの記憶領域は、表示パネル本体４の表示可能領域と対応付けられている。例えばＮ本の第１〜第Ｎのソース電極２０のうち、第ｊ（１≦ｊ≦Ｎ、ｊは自然数）のソース電極を信号駆動するための表示データの記憶場所は、表示データＲＡＭ１４において一意に決められる。
【０１１５】
表示データＲＡＭ１４のアクセス領域は、スタートアドレスとエンドアドレスを対頂点とする矩形領域で定義される。スタートアドレス及びエンドアドレスのカラムアドレスにより規定されるアクセス領域のカラムアドレスは、カラムアドレス回路２１０により制御される。また、スタートアドレス及びエンドアドレスのロウアドレスにより規定されるアクセス領域のロウアドレスは、ロウアドレス回路２１２により制御される。
【０１１６】
ＭＰＵから表示タイミングセットコマンドが入力された場合、表示タイミング発生回路２０４により、発振回路２０６で生成された基準クロックに基づいてソースドライバ８、表示データＲＡＭ１４、ゲートドライバ制御回路２０８及び電源回路１００のタイミング設定が行われる。
【０１１７】
その結果、ゲートドライバ６は、ゲートドライバ制御回路２０８により走査タイミングが制御される。また、表示データＲＡＭ１４からは、ラインアドレス制御回路２１４により制御されるラインアドレスの表示データが読み出され、表示データ・ラッチ回路２１６にラッチされる。そして、ソースドライバ８では、表示データ・ラッチ回路２１６でラッチされた１又は複数のライン単位で、信号駆動が行われれる。
【０１１８】
ＭＰＵからパワーコントロールセットコマンドが入力された場合、電源回路１００の第１及び第２の昇圧回路１１０、１３０のオン・オフ設定や、各種電位を生成する各レギュレータ回路のオン・オフ設定が行われる。
【０１１９】
ＭＰＵから電子ボリュームセットコマンドが入力された場合、上述したレギュレータ回路１２０の電圧調整用抵抗比の設定が行われる。
【０１２０】
図９に、このような構成のソースドライバＩＣのレイアウトの一例を示す。
【０１２１】
ソースドライバＩＣ（半導体装置３）は、オペアンプ回路部２５０、ＤＡＣ回路部２５２、２５４、γ補正回路部２５６、制御回路部２５８、第１及び第２のＲＡＭ２６０、２６２及び電源回路部２６４を有する。
【０１２２】
オペアンプ回路部２５０は、表示パネル本体４の第１〜第Ｎのソース電極の配列方向に沿って、各ソース電極を信号駆動する第１〜第Ｎのオペアンプ回路が配置される。このオペアンプ回路部２５０には、例えば図８に示すソースドライバ８を構成する駆動回路が配置される。
【０１２３】
ＤＡＣ回路部２５２は、第１〜第ｋ（１≦ｋ＜Ｎ、ｋは自然数）のオペアンプ回路に対して、ソース電極を信号駆動するためのディジタル信号を変換したアナログ信号を供給する第１〜第ｋのＤＡＣ回路が配置される。
【０１２４】
ＤＡＣ回路部２５４は、第（ｋ＋１）〜第Ｎのオペアンプ回路に対して、ソース電極を信号駆動するためのディジタル信号を変換したアナログ信号を供給する第（ｋ＋１）〜第ＮのＤＡＣ回路が配置される。
【０１２５】
ＤＡＣ回路部２５２、２５４には、例えば図８に示すソースドライバ８を構成するＤＡＣ回路が配置される。
【０１２６】
γ補正回路部２５６は、γ補正電位を生成するγ補正回路が配置される。
【０１２７】
制御回路部２５８は、図８に示すロジック２０２、ソースドライバ８の制御回路、表示タイミング発生回路２０４、ゲートドライバ制御回路２０８などが配置される。
【０１２８】
電源回路部２６４は、図８に示す電源回路１００が配置される。
【０１２９】
第１のＲＡＭ２６０は、第１〜第ｋのソース電極を信号駆動するための表示データを記憶するＲＡＭが配置される。第１のＲＡＭ２６０は、図８に示す表示データＲＡＭ１４のうち、第１〜第ｋのソース電極を信号駆動するための表示データを記憶するＲＡＭが配置される。
【０１３０】
第２のＲＡＭ２６２は、第（ｋ＋１）〜第Ｎのソース電極を信号駆動するための表示データを記憶するＲＡＭが配置される。第２のＲＡＭ２６２は、図８に示す表示データＲＡＭ１４のうち、第（ｋ＋１）〜第Ｎのソース電極を信号駆動するための表示データを記憶するＲＡＭが配置される。
【０１３１】
本実施形態におけるソースドライバＩＣ（半導体装置３）は、ソース電極２０を駆動するための電極が配置される第１の辺ＳＤ１と対向する第２の辺ＳＤ２側に、電源回路部２６４に配置される電源回路１００の外付け部品接続用電極（広義には、端子）が設けられている。この外付け部品接続用電極には、図３に示す第１及び第２の昇圧回路用のキャパシタや、図１に示す電圧変換回路４０が接続される。
【０１３２】
さらに、本実施形態におけるソースドライバＩＣ（半導体装置３）は、第１及び第２の辺ＳＤ１、ＳＤ２と交差する第３及び第４の辺ＳＤ３、ＳＤ４に、ゲートドライバ６用の電極が設けられている。ゲートドライバ６用の電極としては、ゲートドライバ６に電源を供給するための電源線（第５の電源線）が接続される電極や、ゲートドライバ６を走査駆動制御するための制御信号を供給するための電極がある。
【０１３３】
こうすることで、表示パネル本体４のソース電極に対して図１に示す位置でソースドライバＩＣ（半導体装置３）が電気的に接続された場合に、表示装置２の実装状態に応じてゲートドライバ６が表示パネル本体４の左側若しくは右側に配置するときでも、ソースドライバＩＣ（半導体装置３）とゲートドライバ６との間を最短距離で電源線等を配線することができるので、実装面積を効果的に縮小することができる。
【０１３４】
したがって、ゲートドライバ６に対して電源を供給する電源線（第５の電源線）を接続するための電極や、走査制御を行う制御信号を供給するための電極については、第３及び第４の辺ＳＤ３、ＳＤ４の両辺に設けられていることが望ましい。この場合、両辺の対応する電極同士は、配線によって同電位に保たれるようにすることで、実現できる。
【０１３５】
これにより、第５の電源線に供給する第５の電位を生成する電源回路部２６４の電源回路１００は、第３及び第４の辺ＳＤ３、ＳＤ４に対して同等の負荷となるようにソースドライバＩＣ（半導体装置３）の中心部に設けられていることが望ましい。また、電源回路１００に対して設けられる外付け部品接続用電極は、電源回路部２６４の第２の辺ＳＤ２の直近となる部分に設けられていることが望ましい。
【０１３６】
表示データＲＡＭ１４のメモリ容量が大きくなるのに伴い、読み出し線の負荷を軽減するため、ＲＡＭの分割が行われる場合、電源回路部２６４は、第１及び第２のＲＡＭ２６０、２６２が配置される領域の間の領域に配置されることが望ましい。
【０１３７】
このように本実施形態における電源回路１００を内蔵したソースドライバＩＣ（半導体装置３）は、上述したように第１の電位（ＶＳＳ）に対して正極性の電位のみを生成し、外部の電圧変換回路４０に、ゲートドライバ６に対して負極性の電位を供給させるようにした。これにより、ＩＣの耐圧が低いより高精細なプロセスを用いて、ソースドライバＩＣ（半導体装置３）に電源回路１００を内蔵することができる。したがって、表示装置２の部品点数を削減することができる。
【０１３８】
４． 電圧変換回路
本実施形態における電源回路１００では、接地電源電位ＶＳＳに対し正極性の電位のみを生成することで、電源回路１００を内蔵するソースドライバＩＣ（半導体装置３）の耐圧を低く抑えることができるようにしている。そこで、例えば３０Ｖといった高い電圧を必要とするゲートドライバ６に対しても電源を供給するため、本実施形態では電源回路１００とは別個の外部の電圧変換回路（負方向昇圧回路）４０において、接地電源電位ＶＳＳに対して負極性の電位を生成する。
【０１３９】
以下では、この電圧変換回路４０について詳細に説明する。
【０１４０】
表示パネル本体４では、非選択期間における画素電極の電圧レベルを保持して高画質化を図ることが行われている。そのため、液晶（液晶容量）を補助するための保持容量が画素電極に接続される。このような保持容量を形成する方式として、蓄積容量方式と、付加容量方式とがある。
【０１４１】
図１０（Ａ）に、蓄積容量方式を説明するための図を示す。図１０（Ｂ）に、付加容量方式を説明するための図を示す。
【０１４２】
蓄積容量方式では、図１０（Ａ）に示すように、画素電極と共通対向電極ＶＣＯＭとの間に、保持容量ＣＳが形成される。これは、例えばアクティブマトリクス基板に対向共通電極ＶＣＯＭの配線を別に設けることで実現できる。
【０１４３】
したがって、蓄積容量方式では、図１１に示すように、ソース電極と対向共通電極ＶＣＯＭとの間の電圧は、走査期間ごとに所与の電圧を基準に極性反転される。ソース電極の電位が対向共通電極ＶＣＯＭの電位より高い場合、液晶素子の印加電圧が正極性となる。対向共通電極ＶＣＯＭの電位がソース電極の電位より高い場合、液晶素子の印加電圧が負極性となる。こうして液晶素子の印加電圧の極性を走査期間ごとに反転させることで液晶素子に長時間直流電圧が印加されることを防止し、液晶素子の長寿命化を図ることができる。
【０１４４】
一方、付加容量方式では、図１０（Ｂ）に示すように、画素電極と前段のゲート電極との間に保持容量ＣＳが形成される。これは、画素電極のパタンと、前段のゲート電極のパタンとをオーバラップさせてレイアウトすることで実現できる。
【０１４５】
したがって、付加容量方式では、走査期間ごとに液晶素子の印加電圧の極性を反転させる場合、液晶（液晶）容量に保持された電荷を逃がさないようにするため、図１２に示すように、ソース電極と対向共通電極ＶＣＯＭとの間の電圧と同等の電圧だけ、ゲート電極のオフレベル電位ＶＯＦＦを対向共通電極ＶＣＯＭに合わせて振る必要がある。
【０１４６】
このように、蓄積容量方式では、選択期間においてオンレベル電位がゲート電極に印加され、非選択期間においては一定のオフレベル電位ＶＯＦＦがゲート電極に印加される。また、付加容量方式では、選択期間においてはオンレベル電位がゲート電極に印加され、非選択期間では対向共通電極ＶＣＯＭの極性反転タイミングに合わせてオフレベル電位ＶＯＦＦがゲート電極に印加される。
【０１４７】
このように、保持容量ＣＳの形成方式に応じて、ゲート電極に供給する電位（特にゲート電極のオフレベル電位ＶＯＦＦ）を変更する必要が生ずる。そのため、電圧変換回路４０は、対向共通電極ＶＣＯＭの電位ＶＣ１より低い電位（オフレベル電位ＶＯＦＦ）を生成するため、次のように構成することができる。
【０１４８】
４．１ 蓄積容量方式
図１３に、蓄積容量方式における電圧変換回路４０の構成例を示す。
【０１４９】
この電圧変換回路４０は、本実施形態におけるソースドライバＩＣ（半導体装置３）の電源回路等によって生成された電位と昇圧クロックとを用いて、接地電源電位ＶＳＳに対して負極性の一定電位（例えば−１５Ｖ）を生成する。
【０１５０】
この電圧変換回路４０は、ソース端子が接地電源電位ＶＳＳ（第１の電位）に接続されたｐ型ＭＯＳトランジスタＴｒｖｐ１と、ノードＮＤ１（第１のノード）とｐ型ＭＯＳトランジスタＴｒｖｐ１のゲート端子とを容量結合するフラングコンデンサＦＣ１（第１のキャパシタ）と、ｐ型ＭＯＳトランジスタＴｒｖｐ１のソース端子及びゲート端子の間に接続されたレベルシフタＬＳ１（第１のレベルシフタ）とを含む。さらに電圧変換回路４０は、ドレイン端子がｐ型ＭＯＳトランジスタＴｒｖｐ１のドレイン端子に接続され、ソース端子がノードＮＤ２（第２のノード）に接続されたｎ型ＭＯＳトランジスタＴｒｖｎ１と、接地電源電位ＶＳＳとノードＮＤ２とを容量結合するフライングコンデンサＦＣ２（第２のキャパシタ）と、ノードＮＤ３（第３のノード）とｎ型ＭＯＳトランジスタＴｒｖｎ１のゲート端子とを容量結合するフライングコンデンサＦＣ３（第３のキャパシタ）と、ｎ型ＭＯＳトランジスタのソース端子及びゲート端子の間に接続されたレベルシフタＬＳ２（第２のレベルシフタ）と、昇圧電位ＣＡＰＧＰが供給されるノードＮＤ４（第４のノード）とｎ型ＭＯＳトランジスタＴｒｖｎ１のドレイン端子とを容量結合するフライングコンデンサＦＣ４（第４のキャパシタ）とを含む。
【０１５１】
ノードＮＤ１には、ソースドライバＩＣ（半導体装置３）の電源回路で生成された第１の昇圧クロックが供給される。
【０１５２】
ノードＮＤ２は、接地電源電位ＶＳＳに対して負極性の一定電位となる。このノードＮＤ２は、第６の電源線を介してゲートドライバ６と接続される。
【０１５３】
ノードＮＤ３には、ソースドライバＩＣ（半導体装置３）の電源回路で生成された第２の昇圧クロックが供給される。
【０１５４】
ノードＮＤ４には、ソースドライバＩＣ（半導体装置３）の電源回路で生成された接地電源電位ＶＳＳに対して正極性の昇圧電位が供給される。
【０１５５】
ソースドライバＩＣから供給される第１及び第２の昇圧クロックＧＰ、ＧＮは、図１４に示すように、第２の昇圧クロックＧＮが立ち下がってから第１の昇圧クロックＧＰが立ち下がり、第１の昇圧クロックＧＰが立ち上がってから第２の昇圧クロックＧＮが立ち上がる。すなわち、第１の昇圧クロックＧＰの論理レベル「Ｌ」の期間は、第２の昇圧クロックＧＮの論理レベルも「Ｌ」となっており、第２の昇圧クロックＧＮの論理レベル「Ｈ」の期間は、第１の昇圧クロックＧＰの論理レベルも「Ｈ」となっている。すなわち、第１及び第２の昇圧クロックＧＰ、Ｇの論理レベル「Ｈ」の期間はノンオーバラップの関係を有し、第１及び第２の昇圧クロックＧＰ、Ｇの論理レベル「Ｌ」の期間もノンオーバラップの関係を有する。
【０１５６】
また、ソースドライバＩＣから供給される昇圧電位ＣＡＰＧＰは、第１の昇圧クロックＧＰの立ち下がりに対して時間的ほぼ同一タイミングで（広義には、同期して）接地電源電位ＶＳＳに対して正極性の電位ＶＤＤＨＧ（第５の電位）に変化し、第２の昇圧クロックＧＮの立ち上がりに対して時間的にほぼ同一タイミングで（広義には、同期して）接地電源電位ＶＳＳに変化する。
【０１５７】
この電圧変換回路４０に供給される第１及び第２の昇圧クロックＧＰ、ＧＮと昇圧電位ＣＡＰＧＰは、接地電源電位ＶＳＳに対して正極性の電位である。そのため、フライングコンデンサＦＣ１とレベルシフタ回路ＬＳ１とによりｐ型ＭＯＳトランジスタＴｒｖｐ１のソース端子及びゲート端子の間に電位差を設ける。同様に、フライングコンデンサＦＣ２とレベルシフタ回路ＬＳ２とにより、ｎ型ＭＯＳトランジスタＴｒｖｎ１のソース端子及びゲート端子の間に電位差を設ける。
【０１５８】
このような電圧変換回路４０は、昇圧電位ＣＡＰＧＰに昇圧したい電位、例えば１５Ｖが供給されているときに、第１の昇圧クロックＧＰによりｐ型ＭＯＳトランジスタＴｒｖｐ１がオンになると、ノードＮＤ１０は接地電源電位ＶＳＳとなる。このとき、第２の昇圧クロックＧＮによりｎ型ＭＯＳトランジスタＴｒｖｎ１はオフである。
【０１５９】
次に、第１の昇圧クロックＧＰによりｐ型ＭＯＳトランジスタＴｒｖｐ１がオフとなって、第２の昇圧クロックＧＮによりｎ型ＭＯＳトランジスタＴｒｖｎ１がオンとなる同時に、昇圧電位ＣＡＰＧＰが接地電源電位ＶＳＳとなると、フライングコンデンサＦＣ４に蓄積された電荷によって、ノードＮＤ１０の電位が負方向に昇圧電位分だけ電位が下がることになる。この結果、ノードＮＤ２の電位は、負方向に昇圧された昇圧電位ＣＡＰＧＰ（例えばＣＡＰＧＰが１５Ｖのとき、−１５Ｖ）となる。
【０１６０】
４．２ 付加容量方式
図１５に、付加容量方式における電圧変換回路の原理的な構成の概要を示す。
【０１６１】
この電圧変換回路４０は、接地電源電位ＶＳＳに対して負極性の一定電位（例えば−１５Ｖ）が供給される第６の電源線と、対向共通電極ＶＣＯＭの極性反転タイミング信号であるＣＭＯ信号が供給されるノードＮＤ５（第５のノード）とを容量結合するフライングコンデンサＦＣ０（第５のキャパシタ）と、電位ＶＤＤＨＧ（第５の電位）と接地電源電位ＶＳＳとの電位差である昇圧電位ＣＡＰＧＰに基づいて、負極性の第６の電位を生成する負電源生成回路ＭＶＣと、負電源生成回路ＭＶＣと第６の電源線との間に接続されたスイッチング素子ＳＷとを含む。
【０１６２】
このような電圧変換回路４０において、負電源生成回路ＭＶＣは、電位ＶＤＤＨＧ（第５の電位）と接地電源電位ＶＳＳとの電位差である昇圧電位ＣＡＰＧＰに基づいて、定電位である負極性の第６の電位を生成する。
【０１６３】
ＣＭＯ信号とスイッチング素子ＳＷを制御するスイッチング制御信号ＣＮＴとは、互いに時間的に一定関係をもって（広義には、同期して）変化するが、ＣＭＯ信号の変化タイミングとスイッチング制御信号ＣＮＴの変化タイミングとは一致しないことが望ましい。スイッチング制御信号ＣＮＴによりスイッチング素子ＳＷがオンのときに第６の電源線の電位が第６の電位となる。このとき、ＣＭＯ信号が接地電源電位ＶＳＳとなっている。
【０１６４】
そして、スイッチング素子ＳＷがオフになって、ＣＭＯ信号が所与の電位となると、第６の電源線の電位は当該所与の電位だけ上昇した電位となる。例えば、ＣＭＯ信号が５Ｖ振幅で変化するとき、第６の電位として−１５Ｖと−１０Ｖの間を、ＣＭＯ信号と時間的にほぼ同一タイミングで（広義には、同期して）変化することになる。
【０１６５】
なお、図１５では、スイッチング制御信号ＣＮＴを半導体装置３から供給するようにしているが、半導体装置３から負電源生成回路ＭＶＣに供給する昇圧クロックと共用するようにしてもよい。
【０１６６】
図１６に、上述した付加容量方式における電圧変換回路４０の詳細な構成例を示す。
【０１６７】
ただし、図１３に示す蓄積容量方式における電圧変換回路と同一部分には同一符号を付し、適宜説明を省略する。また、図１５に示す電圧変換回路と同一部分には同一符号を付し、適宜説明を省略する。
【０１６８】
図１６における付加容量方式における電圧変換回路が、図１３に示す蓄積容量方式における電圧変換回路と異なる点は、ＣＭＯ信号が供給されるノードＮＤ５と第６の電源線とを容量結合するフライングコンデンサＦＣ０と、第６の電源線とノードＮＤ２との間にスイッチング素子ＳＷ（ｎ型スイッチングトランジスタ）とが設けられている点である。なお、スイッチング素子ＳＷのゲート端子は、ｎ型ＭＯＳトランジスタＴｒｖｎ１のゲート端子と同電位となるように、互いに電気的に接続され、スイッチング素子ＳＷ３のゲート制御を行うため、第２の昇圧クロックＧＮが共用されている。
【０１６９】
この電圧変換回路４０では、図１７に示すように、ＣＭＯ信号、第１及び第２の昇圧クロックＧＰ、ＧＮ及び昇圧電位ＣＡＰＧＰが変化する。図１４に示す蓄積容量方式の制御タイミングと異なる点は、ＣＭＯ信号のみである。すなわち、ＣＭＯ信号は、第２の昇圧クロックＧＮと時間的に一定関係をもって（広義には、同期して）変化するが、ＣＭＯ信号が変化するタイミングと第２の昇圧クロックＧＮが変化するタイミングとは一致しないことが望ましい。また、ＣＭＯ信号の変化タイミングは、図１７に示すように、第２の昇圧クロックＧＮの変化タイミングと、第１の昇圧クロックＧＰの変化タイミングとの間であることが望ましい。
【０１７０】
電圧変換回路４０は、図１３と同様に、ノードＮＤ２は、定電位である負極性の第６の電位となっている。したがって、第２の昇圧クロックＧＮの論理レベルが「Ｈ」となると、ｎ型ＭＯＳトランジスタＴｎｖｎ１と同時にスイッチング素子ＳＷもオンとなって、第６の電源線の電位が第６の電位となる。
【０１７１】
このとき、ＣＭＯ信号は接地電源電位ＶＳＳとなっているため、フライングコンデンサＦＣ０の両端は、０Ｖと−１５Ｖとなる。ここで、スイッチング素子ＳＷをオフにして、ＣＭＯ信号を変化させることで、第６の電源線の電位を、ＣＭＯ信号の振幅だけ上昇させた電位と接地電源電位ＶＳＳとの間で変化させることができる。すなわち、ＣＭＯ信号の信号を５Ｖとすると、ＣＭＯ信号が０Ｖと５Ｖの間の振幅動作と時間的にほぼ同一タイミングで（広義には、同期して）、第６の電源線の電位も−１５Ｖと−１０Ｖの間を変化することになる。
【０１７２】
このように、蓄積容量方式と付加容量方式において、非常に簡素な構成で負電源を生成する電圧変換回路を提供することができる。特に、電源回路を半導体装置３に内蔵するようにしたので、電源回路で生成される昇圧クロックを外部に出力させることで、この昇圧クロックを用いて非常に簡素な構成で負電源を生成することができる。したがって、低耐圧の電源回路を用いた場合であっても、簡単化回路で負側の電源を生成することができ、高耐圧のゲートドライバに必要な電位を供給することができるようになる。
【０１７３】
５． 電子機器
次に、上述した電源回路を内蔵するソースドライバＩＣ（半導体装置３）を有する表示装置を電子機器に適用する場合について説明する。
【０１７４】
図１８に、本実施形態における電子機器のブロック図の一例を示す。
【０１７５】
本実施形態における表示装置１０００は、バスを介してＭＰＵ１０１０と接続される。このバスには、ＶＲＡＭ１０２０、通信部１０３０も接続される。
【０１７６】
ＭＰＵ１０１０は、バスを介して各部を制御する。
【０１７７】
ＶＲＡＭ１０２０は、例えば表示装置１０００の表示パネル１００２の画素に１対１に対応する記憶領域を有し、ＭＰＵ１０１０によってランダムに書き込まれた画像データが、走査方向にしたがってシーケンシャルに読み出されるようになっている。
【０１７８】
通信部１０３０は、外部（例えばホスト装置や他の電子機器）との間で通信を行うための各種の制御を行うものであり、その機能は、各種プロセッサ、あるいは通信用ＡＳＩＣ等のハードウェアや、プログラム等により実現できる。
【０１７９】
このような電子機器において、例えば、ＭＰＵ１０１０は、ソースドライバＩＣ１００６に内蔵される電源回路１００７に対して、表示パネル１００２、ソースドライバ１００６の駆動部及びゲートドライバ１００８に必要な電位を生成するためのコマンドを設定すると共に、表示装置１０００の表示パネル１００２の駆動に必要な各種タイミング信号を生成する。
【０１８０】
電圧変換回路１００９は、電源回路１００７から供給された電位に基づいて、接地電源電位ＶＳＳを基準に負方向の電位を生成し、ゲートドライバ１００８に供給する。
【０１８１】
これにより、ソースドライバＩＣ１００６の低コスト化及び低消費電力化を図ることができ、かつ電圧変換回路１００９の構成も簡素化することができる。その結果、表示装置１０００及びこれを適用した電子機器の低コスト化、低消費電力化に貢献することができる。
【０１８２】
図１９に、本実施形態における表示装置を適用した携帯電話の斜視図を示す。
【０１８３】
携帯電話１２００は、複数の操作ボタン１２０２、受話口１２０４、送話口１２０６、パネル１２０８を備える。パネル１２０８は、本実施形態における電気光学装置を構成するパネルが適用される。このパネル１２０８は、待ち受け時には電界強度や、番号、文字などを表示する一方、着信時又は発信時には、全領域を表示領域とする。この場合、表示領域を制御することで、電力消費を低減することができる。
【０１８４】
なお本発明は、上記実施形態で説明したものに限らず、種々の変形実施が可能である。
【０１８５】
なお、本実施形態における表示装置を適用する電子機器としては、低消費電力化の要求の強い機器、例えば上述した携帯電話の他、ページャ、時計、ＰＤＡ（個人向け情報端末）などが好適である。ただし、この他に、液晶テレビ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等にも適用可能である。
【０１８６】
例えば本実施形態では、ＴＦＴを用いた表示パネル本体に本発明を適用した場合について説明したが、これに限定されるものではない。本発明は、エレクトロルミネッセンス（ＥＬ）装置、有機ＥＬ装置、プラズマディスプレイ装置にも適用可能である。
【０１８７】
また、本実施形態における表示装置２は、表示パネル本体４にＦＰＣ（Flexible Printed Circuit）基板を接合し、このＦＰＣ基板上に半導体装置３、ゲートドライバ６及び電圧変換回路４０のうち少なくとも１つを実装して構成することができるが、表示パネル本体４のパネル上に直接、半導体装置３、ゲートドライバ６及び電圧変換回路４０のうち少なくとも１つを実装するように構成することも可能である。
【０１８８】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【図１】本実施形態における電源回路が適用された表示装置の構成要部を示す概略説明図である。
【図２】本実施形態の電源回路のブロック図である。
【図３】第１の昇圧回路の構成要部の一例を示す構成図である。
【図４】第１の昇圧回路の昇圧制御を行うための昇圧クロックのタイミング図である。
【図５】本実施形態におけるレギュレータ回路（電位調整回路）の構成の一例を示す構成図である。
【図６】本実施形態の電源回路が生成するそれぞれの電位の関係を示す説明図である。
【図７】γ補正回路の構成の概要を示す図である。
【図８】本実施形態の電源回路を内蔵するソースドライバＩＣの機能ブロック図である。
【図９】本実施形態の電源回路を内蔵するソースドライバＩＣのレイアウトの一例を示す図である。
【図１０】図１０（Ａ）は、蓄積容量方式について説明するための図である。図１０（Ｂ）は、付加容量方式について説明するための図である。
【図１１】蓄積容量方式における対向共通電極、ソース電極、ゲート電極の電位変化を示すタイミング波形図である。
【図１２】付加容量方式における対向共通電極、ソース電極、ゲート電極の電位変化を示すタイミング波形図である。
【図１３】蓄積容量方式における電圧変換回路の構成の一例を示す構成図である。
【図１４】蓄積容量方式における電圧変換回路の各種制御信号のタイミング波形図である。
【図１５】付加容量方式における電圧変換回路の原理的な構成の概要を示す構成図である。
【図１６】付加容量方式における電圧変換回路の構成の一例を示す構成図である。
【図１７】付加容量方式における電圧変換回路の各種制御信号のタイミング波形図である。
【図１８】本実施形態における表示装置を適用した電子機器の一例を示すブロック図である。
【図１９】本実施形態における表示装置を適用した携帯電話の斜視図である。
【符号の説明】
４ 表示パネル本体（表示体）
６ ゲートドライバ
８ ソースドライバ
１２ 駆動制御回路
２０ ソース電極
２２ ゲート電極
２４ 対向共通電極
３２ 液晶（液晶容量）
３４ 保持容量
４０ 電圧変換回路
１００ 電源回路
１１０ 第１の昇圧回路
１１８ 外付け部品接続用端子群
１２０ レギュレータ回路
１２２ 演算増幅器
１３０ 第２の昇圧回路
２００ インタフェース
２０２ ロジック
２０４ 表示タイミング発生回路
２０６ 発振回路
２０８ ゲートドライバ制御回路
２１０ カラムアドレス回路
２１２ ロウアドレス回路
２１４ ラインアドレス制御回路
２１６ 表示データ・ラッチ回路
２５０ オペアンプ回路部
２５２ 第１のＤＡＣ回路部
２５４ 第２のＤＡＣ回路部
２５６ γ補正回路部
２５８ 制御回路部
２６０ 第１のＲＡＭ
２６２ 第２のＲＡＭ
２６４ 電源回路部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device provided with a power supply circuit, a display device, a display panel, and an electronic apparatus.
[0002]
[Background Art and Problems to be Solved by the Invention]
In recent electronic devices such as mobile phones, personal digital assistants, and game devices, a display device and a power supply circuit used for display driving are incorporated. For such a display device and a power supply circuit, low power consumption is strongly demanded in order to realize long-time operation using a battery as a power source.
[0003]
The display device includes, for example, a display panel body (display body) having pixels specified by a plurality of source electrodes and a plurality of gate electrodes that intersect each other. A source driver (source electrode driving circuit) and a gate driver (gate electrode driving circuit) supply a given voltage to the source electrode and the gate electrode, respectively, and display a pixel specified by the source electrode and the gate electrode in cooperation with each other. Take control.
[0004]
By the way, the voltage that the gate driver supplies to the gate electrode is higher than the voltage that the source driver supplies to the source electrode. A power source circuit generates and supplies a reference potential to such a gate driver and a source driver.
[0005]
A gate driver or a source driver obtains a potential by using a switching regulator to obtain a potential with reference to a potential supplied from a power supply circuit, or once boosted using a booster circuit and then regulated.
[0006]
However, a regulator circuit that adjusts such a potential (potential adjustment circuit in a broad sense) generally consumes a relatively large amount of power. Furthermore, the regulator circuit tends to increase power consumption as the absolute voltage to be regulated increases.
[0007]
The present invention has been made in view of the above technical problems, and an object of the present invention is to provide a power supply circuit that can supply a potential to a gate driver or a source driver with low power consumption. Another object is to provide a semiconductor device, a display device, a display panel, and an electronic device.
[0008]
[Means for Solving the Problems]
In order to solve the above problems, the present invention employs a power supply circuit having the following configuration in order to provide a power supply circuit suitable for generating a liquid crystal driving potential.
[0009]
That is, a power supply circuit that generates power for a circuit that drives a source electrode and a gate electrode included in a display body, and is connected to first and second power supply lines that supply first and second potentials. A first booster circuit for supplying a third potential boosted based on the difference between the first and second potentials to a third power supply line; the first booster circuit connected to the first and third power supply lines; A potential adjusting circuit for supplying a fourth potential, which is a constant potential generated based on a difference between the first and third potentials, to the fourth power supply line; and being connected to the first and fourth power supply lines, And a second booster circuit for supplying a fifth potential boosted based on the difference between the first and fourth potentials to the fifth power supply line, and at least the fourth potential is a source electrode drive for driving the source electrode. Supplied to the circuit, at least the fifth potential is a gate driving the gate electrode. A power supply circuit characterized in that it is supplied to the electrode driving circuit.
[0010]
In addition, the present invention is a power supply circuit that generates power for a circuit that drives a source electrode and a gate electrode included in a display body. The power supply circuit supplies first (VSS) and second (VDD) potentials. A first booster circuit connected to a second power supply line and supplying a third potential (VOUT) generated based on a difference between the first and second potentials to a third power supply line; And a third power supply line, and a potential adjustment for supplying a fourth potential (VDDHS, VDGP, etc.), which is a constant potential generated based on the difference between the first and third potentials, to the fourth power supply line A second booster circuit connected to the first and fourth power supply lines and supplying a fifth potential boosted based on a difference between the first and fourth potentials to the fifth power supply line; And the first and fourth potentials drive the source electrode. Supplied to road, the first and fifth potentials may be supplied to the gate electrode driving circuit for driving the gate electrode.
[0011]
In the present invention, the fourth potential may have a plurality of different levels.
[0012]
In the present invention, the second to fifth potentials may be positive with respect to the first potential.
[0013]
In the present invention, the source electrode and the gate electrode may be connected to an active drive element included in a pixel of the display body.
[0014]
In a display panel (display body) having an active drive element in a pixel, for example, a TFT liquid crystal panel (display panel), the orientation of the liquid crystal is determined according to the potential applied to the source electrode and greatly affects the quality of gradation display and color display. give. Therefore, it is necessary to supply a power supply having a highly accurate potential to the source electrode driving circuit that creates the source electrode applied potential. On the other hand, as for the potential applied to the gate electrode, it is basically sufficient to control the gate of the active drive element, so the potential applied to the source electrode does not need to be as accurate.
[0015]
Since the present invention configured by paying attention to these characteristics has a potential adjustment circuit that adjusts the boosted third potential (VOUT) to a fourth potential (VDDHS, VDGP, etc.) that is a constant potential, The potential for the electrode driving circuit can be provided with high accuracy. In addition, since regulation is not performed near the fifth potential (VDDHG) having a relatively high voltage, a power supply circuit with low power consumption can be provided without consuming power by the regulator circuit.
[0016]
In addition, a display device according to the present invention includes any one of the power supply circuits described above and the source electrode drive circuit to which the first and fourth power supply lines are connected.
[0017]
According to the present invention, it is possible to contribute to a reduction in power consumption of a display device by adopting a power consumption circuit with low power consumption.
[0018]
In the display device according to the present invention, the source electrode driving circuit may include a multi-value potential generation circuit that generates a plurality of potentials based on a difference between the first and fourth potentials.
[0019]
According to the present invention, the first potential and the fourth potential that is a constant potential are used for the multi-value potential generation circuit that generates a plurality of potentials. On the other hand, a plurality of potentials with high accuracy can be generated.
[0020]
A display device according to the present invention includes any one of the power supply circuits described above, the source electrode driving circuit to which the first and fourth power supply lines are connected, the first and fifth power supply lines, A gate power supply circuit connected to a sixth power supply line to which a sixth potential generated by the voltage conversion circuit based on a difference between the first and fifth potentials is supplied may be included.
[0021]
According to another aspect of the present invention, there is provided a display device comprising: the power supply circuit according to any one of the above; the source electrode driving circuit to which the first and fourth power lines are connected; and the first and fifth power lines. And a voltage conversion circuit for supplying a sixth potential generated based on the difference between the first and second potentials to the sixth power supply line, and the first, fifth and sixth power supply lines are connected. The gate electrode driving circuit may be included.
[0022]
In the display device according to the invention, the sixth potential may be negative with respect to the first potential.
[0023]
According to the present invention, the positive potential generated by the power supply circuit and the sixth potential can be supplied to the gate electrode driving circuit, so that the power supply circuit generates the necessary voltage. The potential to be reduced can be lowered. Therefore, the power supply circuit can be manufactured with a high-definition process with a low breakdown voltage.
[0024]
In the display device according to the present invention, the voltage conversion circuit includes a p-type transistor having a source terminal connected to the first potential, a first node to which a first boost clock is supplied, and the p-type transistor. A first capacitor that capacitively couples the gate terminal of the p-type transistor, a first level shifter connected between the source terminal and the gate terminal of the p-type transistor, and a drain terminal connected to the drain terminal of the p-type transistor, An n-type transistor having a source terminal connected to the second node, a second capacitor that capacitively couples the first potential and the second node, and a third voltage supplied with a second boost clock A third capacitor that capacitively couples the node and the gate terminal of the n-type transistor, and a second capacitor connected between the source terminal and the gate terminal of the n-type transistor. And a fourth capacitor that capacitively couples a fourth node to which a given potential is supplied and a drain terminal of the n-type transistor, and the first boosted clock falls to the first capacitor. The second boost clock rises after the first boost clock rises, and the given potential is synchronized with the fall of the first boost clock. Changes to a fifth potential that is positive with respect to the potential, changes to the first potential in synchronization with the rising of the second boost clock, and n-type switching transistor The source terminal may be connected to the sixth power supply line.
[0025]
Here, two signals changing in synchronization with each other means that both signals change almost simultaneously (at the same timing) or with a certain relationship.
[0026]
According to the present invention, since the voltage conversion circuit can be configured with two transistors, four capacitors, and two level shifters, the circuit configuration can be simplified in addition to the effects described above.
[0027]
For example, as a common potential (VCOM) applied to the counter common electrode facing the pixel electrode in the display device, the display device is very simple compared to a display device in which an auxiliary capacitor is formed by a storage capacitor method in order to supplement the liquid crystal holding characteristics. An appropriate common potential can be supplied with a simple configuration.
[0028]
In the display device according to the invention, the voltage conversion circuit is configured to capacitively couple a fifth node to which a given timing signal changing between given potentials is supplied and the sixth power supply line. 5, a negative power supply generation circuit that generates a negative sixth potential with respect to the first potential based on the difference between the first and fifth potentials, and the negative power supply generation circuit. A switching element inserted between a node to which the sixth potential is supplied and the sixth power supply line and controlled based on a given switching control signal, the given timing signal; The switching control signal may change in synchronization with each other.
[0029]
According to the present invention, a fifth capacitor that capacitively couples a node supplied with a given timing signal and an output power supply line, and a node supplied with a sixth potential and the sixth power supply line. Since the inserted switching element is provided and the given timing signal and the switching control signal for controlling the switching element are synchronized, the sixth potential supplied to the sixth power supply line via the switching element is provided. Can be obtained as an output potential changed in synchronization with a given timing signal. In addition, even when the withstand voltage of the power supply circuit that generates the positive fifth potential with respect to the first potential is low, the negative sixth potential with respect to the first potential by the voltage conversion circuit. In the meantime, a high voltage can be supplied, and the manufacturing cost of the power supply circuit can be reduced.
[0030]
Here, as the given timing signal, a polarity inversion timing signal of a common potential (VCOM) applied to the counter common electrode facing the pixel electrode in the display device can be applied. In this case, it is possible to generate a potential for performing appropriate polarity inversion for a display device in which an auxiliary capacitor is formed by an additional capacitor method in order to supplement the retention characteristics of the liquid crystal.
[0031]
In the display device according to the present invention, the switching element is an n-type switching transistor, the negative power generation circuit includes a p-type transistor having a source terminal connected to the first potential, and a first boost clock. A first capacitor that capacitively couples the first node to which the p-type transistor is supplied and the gate terminal of the p-type transistor, a first level shifter connected between the source terminal and the gate terminal of the p-type transistor, and a drain An n-type transistor having a terminal connected to the drain terminal of the p-type transistor and a source terminal connected to a second node; a second capacitor that capacitively couples the first potential and the second node; A third capacitor that capacitively couples a third node to which a second boost clock is supplied and a gate terminal of the n-type transistor; A second level shifter connected between a source terminal and a gate terminal of the transistor; a fourth node to which a given potential is supplied; and a fourth capacitor that capacitively couples the drain terminal of the n-type transistor. The first boost clock falls after the second boost clock falls, and the second boost clock rises after the first boost clock rises,
The given potential changes to a fifth potential that is positive with respect to the first potential in synchronization with the fall of the first boost clock, and is synchronized with the rise of the second boost clock. And the source potential of the n-type transistor may be connected to the sixth power supply line.
[0032]
Here, for the first and second boost clocks, the first boost clock falls after the second boost clock falls, and the second boost clock rises after the first boost clock rises. For example, the period during which the n-type transistor is turned on and the period during which the p-type transistor is turned on (the period during which the transistor is active) are non-overlapping.
[0033]
According to the present invention, the negative power supply generation circuit can be configured with two transistors, four capacitors, and two level shifters, so that the circuit configuration can be simplified in addition to the effects described above. .
[0034]
A semiconductor device according to the present invention can include any of the power supply circuits described above and the source electrode drive circuit to which the first and fourth power supply lines are connected.
[0035]
According to the present invention, an electronic device such as a mobile phone, a portable information terminal, or a game device that requires a semiconductor that can be compactly mounted by configuring a source driver incorporating a power supply circuit as a one-chip semiconductor device. To meet the application needs.
[0036]
By the way, the potential required in the gate electrode driving circuit is, for example, about −15V to + 15V. Here, the semiconductor device according to the present invention includes a memory and a logic circuit. In order to configure this, a semiconductor circuit is formed by a high-definition low-voltage process. This limits the breakdown voltage of the entire chip. On the other hand, the power supply circuit requires a high voltage process. Therefore, it is difficult for the chip to provide a power supply circuit capable of outputting the entire range from -15V to + 15V in combination with a memory or the like. Therefore, normally, a semiconductor device in which a source electrode driving circuit and a power supply circuit are mixed has not been provided.
[0037]
Therefore, by applying the semiconductor device according to the present invention, the region from 0 V to +15 V is supplied from the power supply circuit built in the semiconductor device to the gate electrode driving circuit, and the region from -15 V to 0 V is supplied from the voltage conversion circuit to the gate, for example. Supply to the electrode drive circuit. Thus, a semiconductor device in which the source electrode driving circuit and the power supply circuit are mixed can be provided.
[0038]
According to another aspect of the present invention, there is provided a semiconductor device according to the present invention, wherein the power supply circuit external component connecting terminal is disposed on a second side opposite to the first side of the semiconductor device on which the electrodes for driving the source electrode are arranged. And a terminal to which the fifth power supply line is connected to at least one of the third and fourth sides of the semiconductor device crossing the first and second sides.
[0039]
According to the present invention, even when the gate electrode driving circuit is arranged on the left side or the right side of the semiconductor device according to the mounting state of the display device, the distance between the semiconductor device and the gate electrode driving circuit is the shortest distance. Since power supply lines and the like can be wired, the mounting area can be effectively reduced.
[0040]
The semiconductor device according to the present invention includes a first RAM that stores display data for driving the first to kth source electrodes, and a display data for driving the (k + 1) th to Nth source electrodes. The power supply circuit may be disposed in a region between the first and second RAMs.
[0041]
According to the present invention, the power supply circuit that generates the fifth potential to be supplied to the fifth power supply line is arranged at a position that provides an equivalent load with respect to the third and fourth sides SD3 and SD4. It will be. Therefore, whether the power supply destination circuit is arranged on the right side or the left side of the semiconductor device can be supplied by the power line of the equivalent load.
[0042]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings. In addition, this embodiment demonstrated below does not limit the content of this invention described in the claim at all. Further, not all of the configurations described in the present embodiment are essential as a solution means of the present invention.
[0043]
1. Display device
FIG. 1 shows an example of the configuration of the display device in this embodiment.
[0044]
The display device 2 in this embodiment includes a semiconductor device (IC) 3 as a source driver IC, a display panel body 4, and a gate driver 6.
[0045]
The display panel body 4 includes a plurality of source electrodes 20 arranged in the X direction and extending in the Y direction, and a plurality of gate electrodes 22 arranged in the Y direction and extending in the X direction. Each pixel is specified by the source electrode 20 and the gate electrode 22.
[0046]
Each pixel has an active drive element. When the display panel body 4 uses, for example, a thin film transistor (TFT) liquid crystal panel, each pixel has a TFT 30 as an active drive element. The gate electrode of the TFT 30 is connected to the gate electrode, and the source (drain) terminal is connected to the source electrode. A liquid crystal 32 and a
[0047]
The semiconductor device (source driver IC) 3 includes a
[0048]
The
[0049]
The
[0050]
The memory (display data RAM) 14 stores display data of images to be displayed on the display panel body 4. The
[0051]
The
[0052]
The
[0053]
As described above, in the display device 2 according to the present embodiment, the
[0054]
Therefore, the potential that the
[0055]
Further, in a display panel (display body) having an active drive element in a pixel, for example, a TFT liquid crystal panel (display panel), the orientation of liquid crystal is determined according to the potential supplied to the source electrode, so that the quality of gradation display or color display is improved. It has a big impact. Therefore, it is necessary to supply a highly accurate potential to a source driver that generates a potential to be supplied to the source electrode.
[0056]
Here, the number of pixels in the X direction of the display panel body 4 is 176, the number of pixels in the Y direction is 228, and each pixel is composed of three dots (R, G, B). PIN Is expressed by the following equation (1).
[0057]
I PIN = 2μA × 528 = 1056 μA (1)
In the source driver that drives the source electrode, the current consumption I PIN In addition, current consumption I due to panel load PANEL Current consumption I LOAD Will be accompanied.
[0058]
Here, when a parasitic capacitance of 10 pF per line is signal-driven every 1/30 seconds with a 5 V power supply, the current consumption I due to the panel load PANEL Is expressed by the following equation (2).
[0059]
[0060]
I LOAD = I PIN + I PANEL ≈ 1146 μA (3)
Further, the potential VCOMH / VCOML supplied to the counter common electrode assumes that the parasitic capacitance of the counter common electrode is 15000 pF. VCOM Have
[0061]
[0062]
On the other hand, as for the potential supplied to the gate electrode, it is basically sufficient to perform gate control of the active drive element (more specifically, on / off control of the gate terminal). The potential supplied to the source electrode need not be highly accurate.
[0063]
For example, as for the gate electrode, at most one gate electrode is selected by the gate driver 6 and its capacity is 50 pF at the maximum. Therefore, for the gate driver 6 of the 30V power supply, only the current consumption represented by the following equation (5) is obtained.
[0064]
[0065]
The
[0066]
2. Power circuit
FIG. 2 shows an outline of the configuration of the
[0067]
The
[0068]
The
[0069]
The regulator circuit (potential adjustment circuit) 120 is connected to a first power supply line that supplies a ground power supply potential VSS (first potential) and a third power supply line that supplies a potential VOUT (third potential). Based on the difference between the potential VOUT (third potential) and the ground power supply potential VSS (first potential), potentials VDDHS, VDGP, VCOMH, VDDR, and VDDG (fourth potential), which are constant potentials, are generated. Supply to the power line.
[0070]
The fourth potential requires the accuracy of the potential and is supplied to each part in the
[0071]
The
[0072]
The fifth potential is supplied to the gate driver 6 where the accuracy of the potential is relatively not required.
[0073]
Hereinafter, each part of the
[0074]
FIG. 3 shows an example of a main configuration part of the
[0075]
The
[0076]
In the
[0077]
A boost clock (control signal in a broad sense) CK1 is supplied to the gate terminals of the p-type MOS transistors TrpA and TrpC via level shifters (L / S) 112 and 114, respectively. The boost clock CK2 is supplied to the gate terminal of the p-type MOS transistor TrpB via the L /
[0078]
Boosted clocks CKP1, CKN1, CKP2, and CKN2 are supplied to the gate terminals of the p-type MOS transistor Trp1, the n-type MOS transistor Trn1, the p-type MOS transistor Trp2, and the n-type MOS transistor Trn2.
[0079]
As shown in FIG. 3, the
[0080]
In such a
[0081]
For example, in
[0082]
Here, one end of the capacitor C3 becomes substantially the same potential as the potential (VSS) of the first power supply line through the n-type transistor Trn2 which is in a conductive state. Further, the other end of the capacitor C3 becomes substantially the same potential as the potential (VDD) of the second power supply line via the p-type transistor TrpC which is in a conductive state. Therefore, the potential difference of the capacitor C3 is 1 × VDD with the potential VSS as a reference.
[0083]
Next, in period 2 of FIG. 4, in the
[0084]
Here, one end of the capacitor C3 which has become the potential VSS in the
[0085]
Subsequently, in
[0086]
Here, one end of the capacitor C2 that has become the potential VSS in the period 2 is also raised to the potential VDD when the p-type transistor Trp1 is turned on. Correspondingly, the other end of the capacitor C2 having a potential difference of 2 × VDD rises by the amount of VDD, and as a result, becomes a potential of 3 × VDD. As a result, the other end of the capacitor C1 has a potential of 3 × VDD via the p-type transistor TrpA that is in a conductive state. On the other hand, one end of the capacitor C1 is fixed to the same potential as the potential (VSS) of the first power supply line.
[0087]
Therefore, the potential difference of the capacitor C1 is 3 × VDD with respect to the potential VSS, and the potential VOUT of the third power supply line is 3 × VDD with respect to the ground power supply potential VSS.
[0088]
FIG. 5 shows an example of the configuration of the regulator circuit (potential adjustment circuit) 120.
[0089]
The
[0090]
The
[0091]
The output terminal of the
[0092]
The
[0093]
Vregulate = VREG · (1 + Rb / Ra) (6)
The
[0094]
The configuration and operation of the
[0095]
Note that in the
[0096]
FIG. 6 shows the relationship between the potentials generated by the power supply circuit of this embodiment.
[0097]
Here, the potential VDD (second potential) is a power supply for the logic power supply circuit and is used in common with the system power supply Vcc.
[0098]
The ground power supply potential VSS (first potential) is at the ground level, is connected to the system ground, and also serves as the substrate potential of the semiconductor device (IC) 3.
[0099]
Of the fourth potential, the potential VDDHS is a power source used by the source driver (source electrode driving circuit).
[0100]
Of the fourth potential, the potential VCOMH supplies the “H” level power supply for the CMO signal (the signal for driving the common electrode). In the present embodiment, the potential VCOML for supplying the “L” level power supply of the CMO signal (signal for driving the common electrode) of the CMO signal amplifies VREG0 generated by a given reference voltage circuit, Generated as a regulated potential.
[0101]
Of the fourth potential, the potential VDDG is a logic power supply used in the logic portion of the gate driver (gate electrode driving circuit).
[0102]
Of the fourth potentials, the potential VDGP is a reference potential for the second booster circuit.
[0103]
The potential VDDHG (fifth potential) is a positive power supply for the gate driver.
[0104]
Of the fourth potential, the potential VDDR is a power source that supplies the γ correction resistor of the γ correction circuit. V0 to V9 are γ correction power supplies.
[0105]
FIG. 7 shows an outline of the configuration of such a γ correction circuit.
[0106]
The γ correction circuit is a multi-value potential generation circuit that is provided in the
[0107]
The γ correction circuit generates 64 levels × 2 sets of γ correction potentials corresponding to polarity reversal for AC conversion by a resistor string. The resistor string is connected between VSS and VDDR.
[0108]
Thus, in the
[0109]
3. Source driver IC with built-in power supply circuit
FIG. 8 shows an example of functional blocks of a source driver IC that incorporates the power supply circuit according to this embodiment described above.
[0110]
However, the same parts as those of the source driver IC (semiconductor device 3) shown in FIG.
[0111]
In this source driver IC, display data or various commands are input through an
[0112]
When display data is input from the MPU, the display
[0113]
The
[0114]
A display data storage area in the
[0115]
The access area of the
[0116]
When a display timing set command is input from the MPU, the timing of the
[0117]
As a result, the scanning timing of the gate driver 6 is controlled by the gate
[0118]
When a power control set command is input from the MPU, the first and
[0119]
When an electronic volume set command is input from the MPU, the voltage adjustment resistance ratio of the
[0120]
FIG. 9 shows an example of the layout of the source driver IC having such a configuration.
[0121]
The source driver IC (semiconductor device 3) includes an operational
[0122]
In the operational
[0123]
The
[0124]
The
[0125]
In the
[0126]
The γ
[0127]
The
[0128]
The power
[0129]
The
[0130]
The
[0131]
The source driver IC (semiconductor device 3) in the present embodiment is disposed in the power
[0132]
Furthermore, the source driver IC (semiconductor device 3) in the present embodiment is provided with electrodes for the gate driver 6 on the third and fourth sides SD3 and SD4 intersecting the first and second sides SD1 and SD2. ing. As an electrode for the gate driver 6, an electrode to which a power supply line (fifth power supply line) for supplying power to the gate driver 6 is connected, and a control signal for scanning drive control of the gate driver 6 are supplied. There are electrodes for.
[0133]
Thus, when the source driver IC (semiconductor device 3) is electrically connected to the source electrode of the display panel body 4 at the position shown in FIG. Even when 6 is arranged on the left side or the right side of the display panel body 4, the power source line or the like can be wired between the source driver IC (semiconductor device 3) and the gate driver 6 with the shortest distance. Can be reduced.
[0134]
Therefore, the third and fourth electrodes for connecting a power supply line (fifth power supply line) for supplying power to the gate driver 6 and for supplying a control signal for scanning control are used. It is desirable to be provided on both sides of the sides SD3 and SD4. In this case, corresponding electrodes on both sides can be realized by keeping the same potential by wiring.
[0135]
Accordingly, the
[0136]
When the RAM is divided in order to reduce the load on the reading line as the memory capacity of the
[0137]
As described above, the source driver IC (semiconductor device 3) incorporating the
[0138]
4). Voltage conversion circuit
In the
[0139]
Hereinafter, the
[0140]
In the display panel body 4, the image quality is improved by maintaining the voltage level of the pixel electrode in the non-selection period. Therefore, a storage capacitor for assisting the liquid crystal (liquid crystal capacitor) is connected to the pixel electrode. As a method for forming such a storage capacitor, there are a storage capacitor method and an additional capacitor method.
[0141]
FIG. 10A is a diagram for explaining the storage capacity method. FIG. 10B is a diagram for explaining the additional capacity method.
[0142]
In the storage capacitor method, as shown in FIG. 10A, a storage capacitor CS is formed between the pixel electrode and the common counter electrode VCOM. This can be realized, for example, by separately providing a wiring for the counter common electrode VCOM on the active matrix substrate.
[0143]
Therefore, in the storage capacitor method, as shown in FIG. 11, the polarity of the voltage between the source electrode and the counter common electrode VCOM is inverted with respect to a given voltage for each scanning period. When the potential of the source electrode is higher than the potential of the counter common electrode VCOM, the voltage applied to the liquid crystal element is positive. When the potential of the counter common electrode VCOM is higher than the potential of the source electrode, the voltage applied to the liquid crystal element is negative. In this way, by reversing the polarity of the voltage applied to the liquid crystal element for each scanning period, it is possible to prevent a DC voltage from being applied to the liquid crystal element for a long time and to extend the life of the liquid crystal element.
[0144]
On the other hand, in the additional capacitance method, as shown in FIG. 10B, a storage capacitor CS is formed between the pixel electrode and the previous gate electrode. This can be realized by overlapping the pattern of the pixel electrode and the pattern of the gate electrode in the previous stage.
[0145]
Therefore, in the additional capacitance method, when the polarity of the voltage applied to the liquid crystal element is reversed every scanning period, in order to prevent the charge held in the liquid crystal (liquid crystal) capacitance from being released, as shown in FIG. It is necessary to swing the off-level potential VOFF of the gate electrode in accordance with the counter common electrode VCOM by a voltage equivalent to the voltage between the counter common electrode VCOM and the counter common electrode VCOM.
[0146]
Thus, in the storage capacitor method, an on-level potential is applied to the gate electrode during the selection period, and a constant off-level potential VOFF is applied to the gate electrode during the non-selection period. In addition, in the additional capacitance method, an on-level potential is applied to the gate electrode during the selection period, and an off-level potential VOFF is applied to the gate electrode in accordance with the polarity inversion timing of the counter common electrode VCOM during the non-selection period.
[0147]
As described above, it is necessary to change the potential supplied to the gate electrode (particularly, the off-level potential VOFF of the gate electrode) according to the method of forming the storage capacitor CS. Therefore, since the
[0148]
4.1 Storage capacity method
FIG. 13 shows a configuration example of the
[0149]
The
[0150]
The
[0151]
The node ND1 is supplied with the first boost clock generated by the power supply circuit of the source driver IC (semiconductor device 3).
[0152]
Node ND2 has a constant potential that is negative with respect to ground power supply potential VSS. This node ND2 is connected to the gate driver 6 through a sixth power supply line.
[0153]
The node ND3 is supplied with the second boosted clock generated by the power supply circuit of the source driver IC (semiconductor device 3).
[0154]
A positive boosted potential is supplied to the node ND4 with respect to the ground power supply potential VSS generated by the power supply circuit of the source driver IC (semiconductor device 3).
[0155]
As shown in FIG. 14, the first and second boost clocks GP and GN supplied from the source driver IC have the first boost clock GP fall after the second boost clock GN falls. The second boost clock GN is not supplied after the first boost clock GP rises. stand up . That is, during the period of the logic level “L” of the first boost clock GP, the logic level of the second boost clock GN is also “L”, and the period of the logic level “H” of the second boost clock GN. The logic level of the first boost clock GP is also “H”. That is, the period of the logic level “H” of the first and second boost clocks GP, G has a non-overlapping relationship, and the period of the logic level “L” of the first and second boost clocks GP, G Also have a non-overlapping relationship.
[0156]
Further, the boosted potential CAPGP supplied from the source driver IC is positive with respect to the ground power supply potential VSS at substantially the same timing (synchronously in a broad sense) with respect to the fall of the first boosted clock GP. Potential VDDHG (fifth potential), and changes to the ground power supply potential VSS at substantially the same timing in time (in a broad sense, in synchronization) with respect to the rise of the second boost clock GN.
[0157]
The first and second boost clocks GP and GN and the boost potential CAPGP supplied to the
[0158]
In such a
[0159]
Next, when the p-type MOS transistor Trvp1 is turned off by the first boost clock GP and the n-type MOS transistor Trvn1 is turned on by the second boost clock GN, the boosted potential CAPGP becomes the ground power supply potential VSS. Due to the charge accumulated in the flying capacitor FC4, the potential of the node ND10 decreases in the negative direction by the boosted potential. As a result, the potential of the node ND2 becomes a boosted potential CAPGP boosted in the negative direction (for example, -15V when CAPGP is 15V).
[0160]
4.2 Additional capacity method
FIG. 15 shows an outline of the basic configuration of the voltage conversion circuit in the additional capacitance method.
[0161]
The
[0162]
In such a
[0163]
The CMO signal and the switching control signal CNT for controlling the switching element SW change with a constant relationship (in a broad sense, in synchronization) with each other, but the change timing of the CMO signal and the change timing of the switching control signal CNT Preferably do not match. When the switching element SW is turned on by the switching control signal CNT, the potential of the sixth power supply line becomes the sixth potential. At this time, the CMO signal is at the ground power supply potential VSS.
[0164]
When the switching element SW is turned off and the CMO signal becomes a given potential, the potential of the sixth power supply line becomes a potential increased by the given potential. For example, when the CMO signal changes with an amplitude of 5V, the sixth potential changes between -15V and -10V at almost the same time as the CMO signal (synchronously in a broad sense). .
[0165]
In FIG. 15, the switching control signal CNT is supplied from the
[0166]
FIG. 16 shows a detailed configuration example of the
[0167]
However, the same parts as those of the voltage conversion circuit in the storage capacitor method shown in FIG. Further, the same parts as those of the voltage conversion circuit shown in FIG.
[0168]
The voltage conversion circuit in the additional capacitance system in FIG. 16 is different from the voltage conversion circuit in the storage capacitance system shown in FIG. 13 in that the flying capacitor FC0 that capacitively couples the node ND5 to which the CMO signal is supplied and the sixth power supply line. And a switching element SW (n-type switching transistor) is provided between the sixth power supply line and the node ND2. Note that the gate terminal of the switching element SW is electrically connected to each other so as to be at the same potential as the gate terminal of the n-type MOS transistor Trvn1, and the gate of the switching element SW3 is controlled. Shared.
[0169]
In the
[0170]
In the
[0171]
At this time, since the CMO signal is at the ground power supply potential VSS, both ends of the flying capacitor FC0 are 0V and −15V. Here, by switching off the switching element SW and changing the CMO signal, the potential of the sixth power supply line can be changed between the potential increased by the amplitude of the CMO signal and the ground power supply potential VSS. it can. That is, if the CMO signal is 5V, the potential of the sixth power supply line is also -15V at approximately the same timing (in a broad sense, in synchronization) with the amplitude operation between 0V and 5V. And -10V.
[0172]
Thus, a voltage conversion circuit that generates a negative power supply with a very simple configuration in the storage capacitor method and the additional capacitor method can be provided. In particular, since the power supply circuit is built in the
[0173]
5. Electronics
Next, a case where a display device having a source driver IC (semiconductor device 3) incorporating the above-described power supply circuit is applied to an electronic device will be described.
[0174]
FIG. 18 shows an example of a block diagram of an electronic device in the present embodiment.
[0175]
The
[0176]
The
[0177]
The
[0178]
The
[0179]
In such an electronic device, for example, the
[0180]
The
[0181]
Thus, the cost and power consumption of the
[0182]
FIG. 19 is a perspective view of a mobile phone to which the display device according to this embodiment is applied.
[0183]
A
[0184]
The present invention is not limited to that described in the above embodiment, and various modifications can be made.
[0185]
In addition, as an electronic device to which the display device according to the present embodiment is applied, a device having a strong demand for low power consumption, for example, a pager, a clock, a PDA (personal information terminal) in addition to the above-described mobile phone is suitable. . However, other than this, it can be applied to liquid crystal televisions, viewfinder type, monitor direct view type video tape recorders, car navigation devices, calculators, word processors, workstations, videophones, POS terminals, devices equipped with touch panels, and the like. .
[0186]
For example, in the present embodiment, the case where the present invention is applied to a display panel body using TFTs has been described, but the present invention is not limited to this. The present invention is also applicable to an electroluminescence (EL) device, an organic EL device, and a plasma display device.
[0187]
In the display device 2 according to the present embodiment, an FPC (Flexible Printed Circuit) substrate is bonded to the display panel body 4, and at least one of the
[0188]
In the invention according to the dependent claims of the present invention, a part of the constituent features of the dependent claims can be omitted. Moreover, the principal part of the invention according to one independent claim of the present invention can be made dependent on another independent claim.
[Brief description of the drawings]
BRIEF DESCRIPTION OF DRAWINGS FIG. 1 is a schematic explanatory diagram illustrating a main configuration part of a display device to which a power supply circuit according to an embodiment is applied.
FIG. 2 is a block diagram of a power supply circuit according to the present embodiment.
FIG. 3 is a configuration diagram illustrating an example of a configuration main part of a first booster circuit.
FIG. 4 is a timing diagram of a boost clock for performing boost control of the first boost circuit.
FIG. 5 is a configuration diagram showing an example of a configuration of a regulator circuit (potential adjustment circuit) in the present embodiment.
FIG. 6 is an explanatory diagram illustrating a relationship between respective potentials generated by the power supply circuit according to the present embodiment.
FIG. 7 is a diagram showing an outline of a configuration of a γ correction circuit.
FIG. 8 is a functional block diagram of a source driver IC incorporating a power supply circuit according to the present embodiment.
FIG. 9 is a diagram showing an example of a layout of a source driver IC incorporating a power supply circuit according to the present embodiment.
FIG. 10A is a diagram for explaining a storage capacity method; FIG. 10B is a diagram for explaining the additional capacity method.
FIG. 11 is a timing waveform diagram showing potential changes of the counter common electrode, the source electrode, and the gate electrode in the storage capacitor method.
FIG. 12 is a timing waveform diagram showing potential changes of the counter common electrode, the source electrode, and the gate electrode in the additional capacitance method.
FIG. 13 is a configuration diagram illustrating an example of a configuration of a voltage conversion circuit in a storage capacitor method.
FIG. 14 is a timing waveform diagram of various control signals of the voltage conversion circuit in the storage capacitor method.
FIG. 15 is a configuration diagram showing an outline of a principle configuration of a voltage conversion circuit in an additional capacitance method;
FIG. 16 is a configuration diagram illustrating an example of a configuration of a voltage conversion circuit in an additional capacitance method.
FIG. 17 is a timing waveform diagram of various control signals of the voltage conversion circuit in the additional capacitance method.
FIG. 18 is a block diagram illustrating an example of an electronic apparatus to which the display device according to the present embodiment is applied.
FIG. 19 is a perspective view of a mobile phone to which the display device according to the present embodiment is applied.
[Explanation of symbols]
4 Display panel body (display body)
6 Gate driver
8 Source driver
12 Drive control circuit
20 Source electrode
22 Gate electrode
24 Counter common electrode
32 Liquid crystal (Liquid crystal capacity)
34 Retention capacity
40 Voltage conversion circuit
100 Power supply circuit
110 First booster circuit
118 Terminal group for connecting external parts
120 Regulator circuit
122 operational amplifier
130 Second booster circuit
200 interface
202 logic
204 Display timing generation circuit
206 Oscillator circuit
208 Gate driver control circuit
210 Column address circuit
212 Row address circuit
214 Line address control circuit
216 Display data latch circuit
250 Operational amplifier circuit
252 First DAC circuit section
254 Second DAC circuit section
256 γ correction circuit
258 Control circuit part
260 first RAM
262 second RAM
H.264 power circuit
Claims (13)
第１及び第４の電源線が接続されたソース電極駆動回路と、
第１及び第５の電源線と、第１及び第５の電位の差に基づいて電圧変換回路により生成された第６の電位が供給される第６の電源線と、が接続されたゲート電極駆動回路と、
を含み、
前記電源回路が、表示体が有するソース電極及びゲート電極を駆動する回路のための電源を生成する電源回路であって、
第１及び第２の電位を供給する第１及び第２の電源線に接続され、前記第１及び第２の電位の差に基づいて昇圧した第３の電位を第３の電源線に供給する第１の昇圧回路と、
前記第１及び第３の電源線に接続され、前記第１および第３の電位の差に基づいて生成した定電位である第４の電位を第４の電源線に供給する電位調整回路と、
前記第１及び第４の電源線に接続され、前記第１及び第４の電位の差に基づいて昇圧した第５の電位を第５の電源線に供給する第２の昇圧回路と、
を含み、
少なくとも第４の電位は前記ソース電極を駆動する前記ソース電極駆動回路へ供給され、
少なくとも第５の電位は前記ゲート電極を駆動する前記ゲート電極駆動回路へ供給され、
前記電圧変換回路は、
所与の電位間を変化する所与のタイミング信号が供給される第５のノードと、前記第６の電源線とを容量結合する第５のキャパシタと、
前記第１及び第５の電位の差に基づいて前記第１の電位に対して負極性の第６の電位を生成する負電源生成回路と、
前記負電源生成回路により生成された前記第６の電位が供給されるノードと前記第６の電源線との間に挿入され、所与のスイッチング制御信号に基づいて制御されるスイッチング素子と、
を含み、
前記所与のタイミング信号と前記スイッチング制御信号とは、互いに同期して変化することを特徴とする表示装置。A power circuit;
A source electrode driving circuit to which the first and fourth power supply lines are connected;
A gate electrode connected to the first and fifth power supply lines and a sixth power supply line to which a sixth potential generated by the voltage conversion circuit based on the difference between the first and fifth potentials is supplied A drive circuit;
Including
The power supply circuit is a power supply circuit that generates power for a circuit that drives a source electrode and a gate electrode of a display body,
A third potential boosted based on the difference between the first and second potentials is connected to the first and second power supply lines that supply the first and second potentials, and is supplied to the third power supply line. A first booster circuit;
A potential adjusting circuit connected to the first and third power supply lines and supplying a fourth potential, which is a constant potential generated based on a difference between the first and third potentials, to the fourth power supply line;
A second booster circuit connected to the first and fourth power supply lines and supplying a fifth potential boosted based on a difference between the first and fourth potentials to the fifth power supply line;
Including
At least the fourth potential is supplied to the source electrode driving circuit for driving the source electrode;
At least a fifth potential is supplied to the gate electrode drive circuit for driving the gate electrode;
The voltage conversion circuit includes:
A fifth capacitor that capacitively couples a fifth node to which a given timing signal changing between given potentials is supplied and the sixth power line;
A negative power supply generation circuit that generates a negative sixth potential with respect to the first potential based on the difference between the first and fifth potentials;
A switching element that is inserted between a node to which the sixth potential generated by the negative power supply generation circuit is supplied and the sixth power supply line and is controlled based on a given switching control signal;
Including
The display device, wherein the given timing signal and the switching control signal change in synchronization with each other.
第１及び第４の電源線が接続されたソース電極駆動回路と、
第１及び第５の電源線が接続され、第１及び第５の電位の差に基づいて生成した第６の電位を第６の電源線に供給する電圧変換回路と、
前記第１、第５及び第６の電源線が接続されたゲート電極駆動回路と、
を含み、
前記電源回路が、表示体が有するソース電極及びゲート電極を駆動する回路のための電源を生成する電源回路であって、
第１及び第２の電位を供給する第１及び第２の電源線に接続され、前記第１及び第２の電位の差に基づいて昇圧した第３の電位を第３の電源線に供給する第１の昇圧回路と、
前記第１及び第３の電源線に接続され、前記第１および第３の電位の差に基づいて生成した定電位である第４の電位を第４の電源線に供給する電位調整回路と、
前記第１及び第４の電源線に接続され、前記第１及び第４の電位の差に基づいて昇圧した第５の電位を第５の電源線に供給する第２の昇圧回路と、
を含み、
少なくとも第４の電位は前記ソース電極を駆動する前記ソース電極駆動回路へ供給され、
少なくとも第５の電位は前記ゲート電極を駆動する前記ゲート電極駆動回路へ供給され、
前記電圧変換回路は、
所与の電位間を変化する所与のタイミング信号が供給される第５のノードと、前記第６の電源線とを容量結合する第５のキャパシタと、
前記第１及び第５の電位の差に基づいて前記第１の電位に対して負極性の第６の電位を生成する負電源生成回路と、
前記負電源生成回路により生成された前記第６の電位が供給されるノードと前記第６の電源線との間に挿入され、所与のスイッチング制御信号に基づいて制御されるスイッチング素子と、
を含み、
前記所与のタイミング信号と前記スイッチング制御信号とは、互いに同期して変化することを特徴とする表示装置。A power circuit;
A source electrode driving circuit to which the first and fourth power supply lines are connected;
A voltage conversion circuit connected to the first and fifth power supply lines and supplying a sixth potential generated based on the difference between the first and fifth potentials to the sixth power supply line;
A gate electrode driving circuit to which the first, fifth and sixth power supply lines are connected;
Including
The power supply circuit is a power supply circuit that generates power for a circuit that drives a source electrode and a gate electrode of a display body,
A third potential boosted based on the difference between the first and second potentials is connected to the first and second power supply lines that supply the first and second potentials, and is supplied to the third power supply line. A first booster circuit;
A potential adjusting circuit connected to the first and third power supply lines and supplying a fourth potential, which is a constant potential generated based on a difference between the first and third potentials, to the fourth power supply line;
A second booster circuit connected to the first and fourth power supply lines and supplying a fifth potential boosted based on a difference between the first and fourth potentials to the fifth power supply line;
Including
At least the fourth potential is supplied to the source electrode driving circuit for driving the source electrode;
At least a fifth potential is supplied to the gate electrode drive circuit for driving the gate electrode;
The voltage conversion circuit includes:
A fifth capacitor that capacitively couples a fifth node to which a given timing signal changing between given potentials is supplied and the sixth power line;
A negative power supply generation circuit that generates a negative sixth potential with respect to the first potential based on the difference between the first and fifth potentials;
A switching element that is inserted between a node to which the sixth potential generated by the negative power supply generation circuit is supplied and the sixth power supply line and is controlled based on a given switching control signal;
Including
The display device, wherein the given timing signal and the switching control signal change in synchronization with each other.
第１及び第４の電源線が接続されたソース電極駆動回路と、
第１及び第５の電源線と、第１及び第５の電位の差に基づいて電圧変換回路により生成された第６の電位が供給される第６の電源線と、が接続されたゲート電極駆動回路と、
を含み、
前記電源回路が、表示体が有するソース電極及びゲート電極を駆動する回路のための電源を生成する電源回路であって、
第１及び第２の電位を供給する第１及び第２の電源線に接続され、前記第１及び第２の電位の差に基づいて昇圧した第３の電位を第３の電源線に供給する第１の昇圧回路と、
前記第１及び第３の電源線に接続され、前記第１および第３の電位の差に基づいて生成した定電位である第４の電位を第４の電源線に供給する電位調整回路と、
前記第１及び第４の電源線に接続され、前記第１及び第４の電位の差に基づいて昇圧した第５の電位を第５の電源線に供給する第２の昇圧回路と、
を含み、
前記第１及び第４の電位は前記ソース電極を駆動する前記ソース電極駆動回路へ供給され、前記第１及び第５の電位は前記ゲート電極を駆動する前記ゲート電極駆動回路へ供給され、
前記電圧変換回路は、
所与の電位間を変化する所与のタイミング信号が供給される第５のノードと、前記第６の電源線とを容量結合する第５のキャパシタと、
前記第１及び第５の電位の差に基づいて前記第１の電位に対して負極性の第６の電位を生成する負電源生成回路と、
前記負電源生成回路により生成された前記第６の電位が供給されるノードと前記第６の電源線との間に挿入され、所与のスイッチング制御信号に基づいて制御されるスイッチング素子と、
を含み、
前記所与のタイミング信号と前記スイッチング制御信号とは、互いに同期して変化することを特徴とする表示装置。A power circuit;
A source electrode driving circuit to which the first and fourth power supply lines are connected;
A gate electrode connected to the first and fifth power supply lines and a sixth power supply line to which a sixth potential generated by the voltage conversion circuit based on the difference between the first and fifth potentials is supplied A drive circuit;
Including
The power supply circuit is a power supply circuit that generates power for a circuit that drives a source electrode and a gate electrode of a display body,
A third potential boosted based on the difference between the first and second potentials is connected to the first and second power supply lines that supply the first and second potentials, and is supplied to the third power supply line. A first booster circuit;
A potential adjusting circuit connected to the first and third power supply lines and supplying a fourth potential, which is a constant potential generated based on a difference between the first and third potentials, to the fourth power supply line;
A second booster circuit connected to the first and fourth power supply lines and supplying a fifth potential boosted based on a difference between the first and fourth potentials to the fifth power supply line;
Including
The first and fourth potentials are supplied to the source electrode driving circuit that drives the source electrode, and the first and fifth potentials are supplied to the gate electrode driving circuit that drives the gate electrode,
The voltage conversion circuit includes:
A fifth capacitor that capacitively couples a fifth node to which a given timing signal changing between given potentials is supplied and the sixth power line;
A negative power supply generation circuit that generates a negative sixth potential with respect to the first potential based on the difference between the first and fifth potentials;
A switching element that is inserted between a node to which the sixth potential generated by the negative power supply generation circuit is supplied and the sixth power supply line and is controlled based on a given switching control signal;
Including
The display device, wherein the given timing signal and the switching control signal change in synchronization with each other.
第１及び第４の電源線が接続されたソース電極駆動回路と、
第１及び第５の電源線が接続され、第１及び第５の電位の差に基づいて生成した第６の電位を第６の電源線に供給する電圧変換回路と、
前記第１、第５及び第６の電源線が接続されたゲート電極駆動回路と、
を含み、
前記電源回路が、表示体が有するソース電極及びゲート電極を駆動する回路のための電源を生成する電源回路であって、
第１及び第２の電位を供給する第１及び第２の電源線に接続され、前記第１及び第２の電位の差に基づいて昇圧した第３の電位を第３の電源線に供給する第１の昇圧回路と、
前記第１及び第３の電源線に接続され、前記第１および第３の電位の差に基づいて生成した定電位である第４の電位を第４の電源線に供給する電位調整回路と、
前記第１及び第４の電源線に接続され、前記第１及び第４の電位の差に基づいて昇圧した第５の電位を第５の電源線に供給する第２の昇圧回路と、
を含み、
前記第１及び第４の電位は前記ソース電極を駆動する前記ソース電極駆動回路へ供給され、前記第１及び第５の電位は前記ゲート電極を駆動する前記ゲート電極駆動回路へ供給され、
前記電圧変換回路は、
所与の電位間を変化する所与のタイミング信号が供給される第５のノードと、前記第６の電源線とを容量結合する第５のキャパシタと、
前記第１及び第５の電位の差に基づいて前記第１の電位に対して負極性の第６の電位を生成する負電源生成回路と、
前記負電源生成回路により生成された前記第６の電位が供給されるノードと前記第６の電源線との間に挿入され、所与のスイッチング制御信号に基づいて制御されるスイッチング素子と、
を含み、
前記所与のタイミング信号と前記スイッチング制御信号とは、互いに同期して変化することを特徴とする表示装置。A power circuit;
A source electrode driving circuit to which the first and fourth power supply lines are connected;
A voltage conversion circuit connected to the first and fifth power supply lines and supplying a sixth potential generated based on the difference between the first and fifth potentials to the sixth power supply line;
A gate electrode driving circuit to which the first, fifth and sixth power supply lines are connected;
Including
The power supply circuit is a power supply circuit that generates power for a circuit that drives a source electrode and a gate electrode of a display body,
A third potential boosted based on the difference between the first and second potentials is connected to the first and second power supply lines that supply the first and second potentials, and is supplied to the third power supply line. A first booster circuit;
A potential adjusting circuit connected to the first and third power supply lines and supplying a fourth potential, which is a constant potential generated based on a difference between the first and third potentials, to the fourth power supply line;
A second booster circuit connected to the first and fourth power supply lines and supplying a fifth potential boosted based on a difference between the first and fourth potentials to the fifth power supply line;
Including
The first and fourth potentials are supplied to the source electrode driving circuit that drives the source electrode, and the first and fifth potentials are supplied to the gate electrode driving circuit that drives the gate electrode,
The voltage conversion circuit includes:
A fifth capacitor that capacitively couples a fifth node to which a given timing signal changing between given potentials is supplied and the sixth power line;
A negative power supply generation circuit that generates a negative sixth potential with respect to the first potential based on the difference between the first and fifth potentials;
A switching element that is inserted between a node to which the sixth potential generated by the negative power supply generation circuit is supplied and the sixth power supply line and is controlled based on a given switching control signal;
Including
The display device, wherein the given timing signal and the switching control signal change in synchronization with each other.
前記第４の電位は、
互いに異なる複数のレベルを有することを特徴とする表示装置。In any one of Claims 1 thru | or 4,
The fourth potential is
A display device having a plurality of different levels.
前記第２乃至５の電位は、
前記第１の電位に対し正極性であることを特徴とする表示装置。In any one of Claims 1 thru | or 5,
The second to fifth potentials are:
A display device having positive polarity with respect to the first potential.
前記ソース電極及び前記ゲート電極は、
前記表示体の画素が備えるアクティブ駆動素子に接続されていることを特徴とする表示装置。In any one of Claims 1 thru | or 6.
The source electrode and the gate electrode are
A display device connected to an active drive element included in a pixel of the display body.
前記第６の電位は、
前記第１の電位に対し負極性であることを特徴とする表示装置。In any one of Claims 1 thru | or 7,
The sixth potential is:
A display device having a negative polarity with respect to the first potential.
前記スイッチング素子は、ｎ型スイッチングトランジスタであり、
前記負電源生成回路は、
ソース端子が前記第１の電位に接続されたｐ型トランジスタと、
第１の昇圧クロックが供給される第１のノードと前記ｐ型トランジスタのゲート端子とを容量結合する第１のキャパシタと、
前記ｐ型トランジスタのソース端子及びゲート端子の間に接続された第１のレベルシフタと、
ドレイン端子が前記ｐ型トランジスタのドレイン端子に接続され、ソース端子が第２のノードに接続されたｎ型トランジスタと、
前記第１の電位と前記第２のノードとを容量結合する第２のキャパシタと、
第２の昇圧クロックが供給される第３のノードと前記ｎ型トランジスタのゲート端子とを容量結合する第３のキャパシタと、
前記ｎ型トランジスタのソース端子及びゲート端子の間に接続された第２のレベルシフタと、
所与の電位が供給される第４のノードと前記ｎ型トランジスタのドレイン端子とを容量結合する第４のキャパシタと、
を含み、
前記第２の昇圧クロックが立ち下がってから前記第１の昇圧クロックが立ち下がり、前記第１の昇圧クロックが立ち上がってから前記第２の昇圧クロックが立ち上がり、
前記所与の電位は、前記第１の昇圧クロックの立ち下がりに同期して前記第１の電位に対して正極性の第５の電位に変化し、前記第２の昇圧クロックの立ち上がりに同期して前記第１の電位に変化し、
前記ｎ型スイッチングトランジスタのソース端子が、前記第６の電源線に接続されていることを特徴とする表示装置。In any one of Claims 1 thru | or 8.
The switching element is an n-type switching transistor;
The negative power supply generation circuit includes:
A p-type transistor having a source terminal connected to the first potential;
A first capacitor that capacitively couples a first node to which a first boost clock is supplied and a gate terminal of the p-type transistor;
A first level shifter connected between a source terminal and a gate terminal of the p-type transistor;
An n-type transistor having a drain terminal connected to the drain terminal of the p-type transistor and a source terminal connected to a second node;
A second capacitor that capacitively couples the first potential and the second node;
A third capacitor that capacitively couples a third node to which a second boost clock is supplied and the gate terminal of the n-type transistor;
A second level shifter connected between a source terminal and a gate terminal of the n-type transistor;
A fourth capacitor that capacitively couples a fourth node to which a given potential is supplied and a drain terminal of the n-type transistor;
Including
The first boost clock falls after the second boost clock falls, the second boost clock rises after the first boost clock rises,
The given potential changes to a fifth potential that is positive with respect to the first potential in synchronization with the fall of the first boost clock, and is synchronized with the rise of the second boost clock. To the first potential,
A display device, wherein a source terminal of the n-type switching transistor is connected to the sixth power supply line.
第１及び第４の電源線が接続されたソース電極駆動回路と、
第１〜第ｋ（１≦ｋ＜Ｎ、ｋは自然数）のソース電極を駆動するための表示データを記憶する第１のＲＡＭと、
第（ｋ＋１）〜第Ｎのソース電極を駆動するための表示データを記憶する第２のＲＡＭと、
を含み、
前記電源回路が、表示体が有するソース電極及びゲート電極を駆動する回路のための電源を生成する電源回路であって、
第１及び第２の電位を供給する第１及び第２の電源線に接続され、前記第１及び第２の電位の差に基づいて昇圧した第３の電位を第３の電源線に供給する第１の昇圧回路と、
前記第１及び第３の電源線に接続され、前記第１および第３の電位の差に基づいて生成した定電位である第４の電位を第４の電源線に供給する電位調整回路と、
前記第１及び第４の電源線に接続され、前記第１及び第４の電位の差に基づいて昇圧した第５の電位を第５の電源線に供給する第２の昇圧回路と、
を含み、
少なくとも第４の電位は前記ソース電極を駆動する前記ソース電極駆動回路へ供給され、
少なくとも第５の電位は前記ゲート電極を駆動する前記ゲート電極駆動回路へ供給され、
前記電源回路は、
前記第１及び第２のＲＡＭの間の領域に配置されていることを特徴とする半導体装置。A power circuit;
A source electrode driving circuit to which the first and fourth power supply lines are connected;
A first RAM for storing display data for driving the first to kth (1 ≦ k <N, k is a natural number) source electrodes;
A second RAM for storing display data for driving the (k + 1) th to Nth source electrodes;
Including
The power supply circuit is a power supply circuit that generates power for a circuit that drives a source electrode and a gate electrode of a display body,
A third potential boosted based on the difference between the first and second potentials is connected to the first and second power supply lines that supply the first and second potentials, and is supplied to the third power supply line. A first booster circuit;
A potential adjusting circuit connected to the first and third power supply lines and supplying a fourth potential, which is a constant potential generated based on a difference between the first and third potentials, to the fourth power supply line;
A second booster circuit connected to the first and fourth power supply lines and supplying a fifth potential boosted based on a difference between the first and fourth potentials to the fifth power supply line;
Including
At least the fourth potential is supplied to the source electrode driving circuit for driving the source electrode;
At least a fifth potential is supplied to the gate electrode drive circuit for driving the gate electrode;
The power supply circuit is
A semiconductor device, which is disposed in a region between the first and second RAMs.
前記ソース電極を駆動するための電極が配列された半導体装置の第１の辺に対向する第２の辺に配置された前記電源回路の外付け部品接続用端子と、
前記第１及び第２の辺に交差する半導体装置の第３及び第４の辺の少なくとも一方に、前記第５の電源線が接続された端子と、
を含むことを特徴とする半導体装置。In claim 10,
An external component connection terminal of the power supply circuit disposed on a second side opposite to the first side of the semiconductor device in which electrodes for driving the source electrode are arranged;
A terminal having the fifth power supply line connected to at least one of the third and fourth sides of the semiconductor device crossing the first and second sides;
A semiconductor device comprising:
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