JP3742072B2 - 記憶システムおよび外部記憶サブシステム - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、外部記憶サブシステムに関し、特に、キャッシュ機能を備えた外部記憶サブシステムの信頼性の向上に適用して有効な技術に関する。
【０００２】
【従来の技術】
たとえば、汎用の電子計算機システムなどにおいて外部記憶装置として用いられる磁気ディスクサブシステムなどにおいては、ディスク制御装置の一部に半導体メモリなどからなる周知のキャッシュメモリを介在させることによって、磁気ディスク装置における回転待ちなどの機械的な要因に起因するデータ転送速度の低下を可能な限り回避する技術が知られている。
【０００３】
このような、ディスク制御装置におけるキャッシュ構造に関しては、Ａ Ｍｕｌｔｉｐｏｒｔ Ｐａｇｅ−ｍｅｍｏｒｙ Ａｒｃｈｉｔｅｃｔｕｒｅ ａｎｄＡ Ｍｕｌｔｉｐｏｒｔ Ｄｉｓｋ−Ｃａｃｈｅ Ｓｙｓｔｅｍ（Ｎｅｗ Ｇｅｎｅｒａｔｉｏｎ Ｃｏｍｐｕｔｉｎｇ ２（１９８４）２４１−２６０ ＯＨＭＳＨＡ．ＬＴＤ．ａｎｄ Ｓｐｒｉｎｇｅｒ−Ｖｅｒｌａｇ）において論じられているように、複数のメモリバンクに分割することで、キャッシュに対するアクセス性能の向上を図る方式が検討されている。さらに、複数個のメモリバンクとチャネルまたはディスク制御装置を結合する方式としてＩｎｔｅｒｃｏｎｎｅｃｔｉｏｎ Ｎｅｔｗｏｒｋと呼ばれるスイッチ網が提案されている。
【０００４】
【発明が解決しようとする課題】
上記従来技術は、複数個のメモリ・バンクとスイッチ網を装備することによりキャッシュ機能を向上させることを目的としており、ディスク制御装置内部のデータ・バス構造に関してはＩｎｔｅｒｃｏｎｎｅｃｔｉｏｎ Ｎｅｔｗｏｒｋと呼ばれるスイッチ網方式が検討されている。しかし、複数個のメモリ・バンクと複数個のチャネル・ユニット、又は複数個のコントロール・ユニットを結びデータ交換を行うデータ・バス構成を実現する場合、スイッチ網方式はハードウエア設計上の制約を受け問題があった。
【０００５】
また、メモリ・バンクによって構成されるキャッシュ・ユニットの多重化についてはなんら言及していない。
【０００６】
本発明の目的は、ハードウエア上のデータ転送レートやデータ・バス幅等の制約条件を考慮して、上位装置側の複数個のキャッシュ・ユニットと複数個のチャネル・ユニット、又は回転形記憶装置側の複数個のコントロール・ユニットを結ぶデータ・バス構造を実現することにある。
【０００７】
本発明の他の目的は、障害に対する耐性が良好で、信頼性の高いキャッシュ機能を備えた外部記憶サブシステムを提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１０】
すなわち、本発明の外部記憶サブシステムは、上位装置からアクセスされるデータを記憶する回転形記憶装置と、持久性半導体メモリおよび非持久性半導体メモリの少なくとも一方を記憶媒体とし、回転形記憶装置と上位装置との間で授受されるデータを一時的に保持することにより、上位装置からの回転形記憶装置に対するアクセス要求に応答するキャッシュ機構を備えた外部記憶制御装置とを含む外部記憶サブシステムにおいて、互いに独立な複数のキャッシュ機構と、この複数のキャッシュ機構に各々に対して上位装置および回転形記憶装置からの独立したアクセスを可能にする複数の独立なアクセス経路とを備えるようにしたものである。
【００１１】
また、本発明の外部記憶サブシステムは、請求項１記載の外部記憶サブシステムにおいて、外部記憶制御装置は、上位装置との間におけるデータの授受を制御する複数のチャネル・ユニットと、回転形記憶装置との間におけるデータの授受を制御する複数のコントロール・ユニットとを備え、チャネル・ユニットおよびコントロール・ユニットの各々が、複数のキャッシュ機構が独立に接続される複数の第１のアクセス経路を備えるようにしたものである。
【００１２】
また、本発明の外部記憶サブシステムは、請求項１記載の外部記憶サブシステムにおいて、上位装置との間におけるデータの授受を制御する複数のチャネル・ユニットと、回転形記憶装置との間におけるデータの授受を制御する複数のコントロール・ユニットとを備え、複数のキャッシュ機構の各々が、複数のチャネル・ユニットおよびコントロール・ユニットの各々が接続される複数の第２のアクセス経路を備えるようにしたものである。
【００１３】
また、本発明の外部記憶サブシステムは、請求項１記載の外部記憶サブシステムにおいて、上位装置との間におけるデータの授受を制御する複数のチャネル・ユニットと、回転形記憶装置との間におけるデータの授受を制御する複数のコントロール・ユニットとを備え、チャネル・ユニット，コントロール・ユニットおよび複数キャッシュ機構に対して独立な複数の第３のアクセス経路を設け、この第３のアクセス経路に対して、複数のチャネル・ユニット，コントロール・ユニットおよび複数のキャッシュ機構が個別に接続されるようにしたものである。
【００１４】
また、本発明の外部記憶サブシステムは、請求項１記載の外部記憶サブシステムにおいて、上位装置との間におけるデータの授受を制御する複数のチャネル・ユニットと、回転形記憶装置との間におけるデータの授受を制御する複数のコントロール・ユニットとを備え、個々のチャネル・ユニットおよびコントロールの各々と、複数のキャッシュ機構の各々とを直接かつ独立に接続する第４のアクセス経路を備えるようにしたものである。
【００１５】
上記した本発明の外部記憶サブシステムによれば、キャッシュ・ユニットが多重化されているとともに、個々のキャッシュ・ユニットに対する上位装置および回転形記憶装置によるアクセス経路が独立な構成であるため、複数個のキャッシュ・ユニットと複数個のチャネル・ユニット、又は複数個のコントロール・ユニットを組み合わせることにより、データ転送レートやデータ・バス幅等を最適に構成することができる。
【００１６】
また、キャッシュ・ユニットおよび当該キャッシュ・ユニットに対するアクセス経路が多重化されているので、障害の発生に際しても、キャッシュ機能を維持できる確率が高くなり、外部記憶サブシステムの障害に対する耐性および信頼性が確実に向上する。
【００１７】
【発明の実施の形態】
（実施例１）
以下、本発明の一実施例である外部記憶サブシステムの一例を図面を参照して説明する。
【００１８】
本実施例のコンピュータ・システムは、図１に例示されるように、中央処理装置（ＣＰＵ）１とディスク・サブシステムから構成されている。ディスク・サブシステムは、ディスク制御装置２と磁気ディスク装置３から構成されている。
【００１９】
ＣＰＵ１とディスク制御装置２は複数のチャネル・インターフェース４を介して接続され、ディスク制御装置２と磁気ディスク装置３は複数のコントロール・インターフェース５を介して接続されている。
【００２０】
そして、ＣＰＵ１は、チャネル・インターフェース４を経由してディスク制御装置２にアクセス命令を発行し、ディスク制御装置２がＣＰＵ１からの指令に従ってコントロール・インターフェース５を介して磁気ディスク装置３を制御することにより、データの読みだし又は書き込み制御を行う。
【００２１】
ディスク制御装置２において、チャネル・インターフェース４の接続側には、チャネル制御プロセッサ１１０およびチャネル制御プロセッサ１１１の配下で稼働する複数のチャネル・ユニット６０およびチャネル・ユニット６１が設けられており、コントロール・インターフェース５の接続側には、コントロール・ユニット制御プロセッサ１２０およびコントロール・ユニット制御プロセッサ１２１の配下で稼働するコントロール・ユニット７０およびコントロール・ユニット７１が設けられている。
【００２２】
ディスク制御装置２に対してＣＰＵ１から発行された命令は、チャネル・ユニット６０，６１で受付られ、チャネル制御プロセッサ１１０，１１１で解読され、磁気ディスク装置３を制御するのに必要なコントロール・ユニット制御プロセッサ１２０，１２１に渡し、コントロール・ユニット制御プロセッサ１２０，１２１がコントロール・ユニット７０，７１を介して磁気ディスク装置３を制御する。
【００２３】
ディスク制御装置２内には、図示しない半導体メモリを記憶媒体としてデータを一時記憶する、互いに独立な２面のキャッシュ・ユニット８０，キャッシュ・ユニット８１と、やはり互いに独立な２面の不揮発メモリ・ユニット９０および不揮発メモリ・ユニット９１が装備されている。不揮発メモリ・ユニット９０，９１は、書き換え可能なメモリで外部からの電源供給の有無に関係なく一定時間データを保持する能力を備えている。
【００２４】
キャッシュ・ユニット８０および８１の各々の容量は、たとえば、それぞれが単独で、磁気ディスク装置３の記憶容量にみあった充分なキャッシュ動作が可能な値に設定されている。同様に、不揮発メモリ・ユニット９０および９１の各々の容量は、たとえば、それぞれが単独で、磁気ディスク装置３の記憶容量にみあった充分なキャッシュ動作が可能な値に設定されている。
【００２５】
この場合、チャネル・ユニット６０には、複数の互いに独立なデータ・バス６０Ａ，データ・バス６０Ｂが設けられている。データ・バス６０Ａの側には、アクセス線８０ａを介してキャッシュ・ユニット８０が接続され、アクセス線９１ａを介して不揮発メモリ・ユニット９１が、独立に接続されている。データ・バス６０Ｂの側には、アクセス線８１ａを介してキャッシュ・ユニット８１が接続され、アクセス線９０ａを介して不揮発メモリ・ユニット９０が接続されている。
【００２６】
同様に、チャネル・ユニット６１には、複数の互いに独立なデータ・バス６１Ａ，データ・バス６１Ｂが設けられている。データ・バス６１Ａには、アクセス線８０ｃを介してキャッシュ・ユニット８０が接続され、アクセス線９１ｃを介して不揮発メモリ・ユニット９１が接続されている。データ・バス６１Ｂの側には、アクセス線８１ｃを介してキャッシュ・ユニット８１が接続され、アクセス線９０ｃを介して不揮発メモリ・ユニット９０が接続されている。
【００２７】
また、コントロール・ユニット７０には、複数の互いに独立なデータ・バス７０Ａ，データ・バス７０Ｂが設けられている。データ・バス７０Ａには、アクセス線８０ｂを介してキャッシュ・ユニット８０が接続され、アクセス線９１ｂを介して不揮発メモリ・ユニット９１が接続されている。データ・バス７０Ｂの側には、アクセス線８１ｂを介してキャッシュ・ユニット８１が接続され、アクセス線９０ｂを介して不揮発メモリ・ユニット９０が接続されている。
【００２８】
同様に、コントロール・ユニット７１には、複数の互いに独立なデータ・バス７１Ａ，データ・バス７１Ｂが設けられている。データ・バス７１Ａには、アクセス線８０ｄを介してキャッシュ・ユニット８０が接続され、アクセス線９１ｄを介して不揮発メモリ・ユニット９１が接続されている。データ・バス７１Ｂの側には、アクセス線８１ｄを介してキャッシュ・ユニット８１が接続され、アクセス線９０ｄを介して不揮発メモリ・ユニット９０が接続されている。
【００２９】
すなわち、本実施例の構成では、チャネル・ユニット６０，６１およびコントロール・ユニット７０，７１のいずれも、互いに独立な経路によって、キャッシュ・ユニット８０，８１および不揮発メモリ・ユニット９０，９１にアクセスすることが可能になっている。
【００３０】
以下、本実施例の外部記憶サブシステムの作用の一例を説明する。
【００３１】
ディスク制御装置２に対してＣＰＵ１から送られてきたライトデータは、チャネル制御プロセッサ１１０または１１１の指示により、一時的にチャネル・ユニット６０または６１及びデータ・バス６０Ａ，６０Ｂ，６１Ａ，６１Ｂのいずれかを経由して２組のキャッシュ・ユニット８０または８１と、不揮発メモリ・ユニット９０または９１のどちらかの組に蓄えられる。その後、コントロール・ユニット制御プロセッサ１２０または１２１の指示によりキャッシュ・ユニット８０，８１のいずれか、又は不揮発メモリ・ユニット９０，９１のいずれかからデータを読みだしデータ・バス７０Ａ〜７１Ｂ及びコントロール・ユニット７０または７１を介して磁気ディスク装置３にライトデータを格納する。
【００３２】
一方、ＣＰＵ１からのデータ読みだし要求をチャネル・ユニット６０または６１を介して受け取ったチャネル制御プロセッサ１１０または１１１は、２組のキャッシュ・ユニット８０または８１及び不揮発メモリ・ユニット９０または９１の内容を調べＣＰＵ１が要求したデータが有った場合、キャッシュ・ユニット８０または８１又は不揮発メモリ・ユニット９０または９１からリードデータをデータ・バス６０Ａ〜６１Ｂのいずれか及びチャネル・ユニット６０または６１を介してＣＰＵ１へ送る。
【００３３】
ＣＰＵ１が要求したデータが２組のキャッシュ・ユニット８０または８１と不揮発メモリ・ユニット９０または９１に存在しない場合は、チャネル制御プロセッサ１１０または１１１は、磁気ディスク装置３からのデータ読みだしをコントロール・ユニット制御プロセッサ１２０または１２１に伝える。チャネル制御プロセッサ１１０または１１１からのデータ読みだし要求を受けたコントロール・ユニット制御プロセッサ１２０または１２１は、磁気ディスク装置３から読み出した要求データを、コントロール・ユニット７０または７１及びデータ・バス７０Ａ〜７１Ｂを介してキャッシュ・ユニット８０または８１のどちらかに格納する。
【００３４】
コントロール・ユニット制御プロセッサ１２０または１２１からキャッシュ・ユニット８０または８１へのリードデータ格納完了報告を受けたチャネル制御プロセッサ１１０または１１１は、ＣＰＵ１にデータ準備完了を報告し、ＣＰＵ１の指示によりリードデータをキャッシュ・ユニット８０または８１から、データ・バス６０Ａ〜６１Ｂ及びチャネル・ユニット６０または６１を介してＣＰＵ１へリードデータを送る。
【００３５】
図２は、ディスク制御装置２内におけるチャネル・ユニット６０，６１又はコントロール・ユニット７０，７１と複数個のキャッシュ・ユニット８０，８１又は不揮発メモリ・ユニット９０，９１間を結ぶデータ・バス６０Ａ〜７１Ｂの信号構成を表している。本実施例においては、チャネル・ユニット６０，６１又はコントロール・ユニット７０，７１は、キャッシュ・ユニット８０，８１及び不揮発メモリ・ユニット９０，９１に対してマスター動作を行う。キャッシュ・ユニット８０，８１、又は不揮発メモリ・ユニット９０，９１は、チャネル・ユニット６０，６１又はコントロール・ユニット７０，７１に対してスレーブ動作を行う。
【００３６】
チャネル・ユニット６０，６１又はコントロール・ユニット７０，７１は、SEL<0-1>信号線を駆動することにより２面あるキャッシュ・ユニット８０，８１、又は不揮発メモリ・ユニット９０，９１を選択する。チャネル・ユニット６０，６１、又はコントロール・ユニット７０，７１は、キャッシュ・ユニット８０，８１、又は不揮発メモリ・ユニット９０，９１を選択した状態においてDTOUT/*DTIN 信号線とCMD/*DTIN 信号線の、図４に例示された信号の組合せによりデータ・バス６０Ａ〜７１Ｂの状態を指定する。図３に示すデータ・バスプロトコールに従ってチャネル・ユニット６０，６１、又はコントロール・ユニット７０，７１と、キャッシュ・ユニット８０，８１、又は不揮発メモリ・ユニット９０，９１との間でリードデータ、ライトデータ、コマンド、ステータスの交換を実施する。
【００３７】
このように、本実施例の外部記憶サブシステムにおいては、複数のキャッシュ・ユニット８０，８１および不揮発メモリ・ユニット９０，９１がそれぞれ互いに独立に設けられ、しかも、中央処理装置１の側のチャネル・ユニット６０，６１や、磁気ディスク装置３のコントロール・ユニット７０，７１の側からの、複数のキャッシュ・ユニット８０，８１および不揮発メモリ・ユニット９０，９１に対するアクセスが、複数のデータ・バス６０Ａ〜７１Ｂ、さらにはアクセス線８０ａ〜８０ｄ，アクセス線８１ａ〜８１ｄ，アクセス線９０ａ〜９０ｄ，アクセス線９１ａ〜９１ｄを介して独立に行うことが可能な構成であるため、各データ・バスやアクセス線におけるデータ転送速度や、データ・バスの幅などを最適に設定できるという利点がある。
【００３８】
また、複数のキャッシュ・ユニット８０，８１および不揮発メモリ・ユニット９０，９１のいずれかに、あるいは、複数のデータ・バス６０Ａ〜７１Ｂ、さらにはアクセス線８０ａ〜８０ｄ，アクセス線８１ａ〜８１ｄ，アクセス線９０ａ〜９０ｄ，アクセス線９１ａ〜９１ｄなどのいずれかに障害が発生しても、キャッシュ機能を維持することが可能となり、障害に対する耐性や動作の信頼性が確実に向上する。
【００３９】
（実施例２）
図５は、本発明の他の実施例である外部記憶サブシステムの構成の一例を示すブロック図である。
【００４０】
この実施例２の場合には、複数のキャッシュ・ユニット８０，８１および不揮発メモリ・ユニット９０，９１の各々が、それぞれ、複数のデータ・バス８０Ａ，データ・バス８０Ｂおよびデータ・バス８１Ａ，データ・バス８１Ｂおよびデータ・バス９０Ａ，データ・バス９０Ｂ，データ・バス９１Ａ，データ・バス９１Ｂを備え、これらの各データ・バスに対して、チャネル・ユニット６０，６１およびコントロール・ユニット７０，７１が、アクセス線６０ａ〜６０ｄ，アクセス線６１ａ〜アクセス線６１ｄ，アクセス線７０ａ〜アクセス線７０ｄ，アクセス線７１ａ〜アクセス線７１ｄを介してそれぞれ独立に接続されるようにしたものである。
【００４１】
この場合にも、前記実施例１と同様の効果を得ることができる。
【００４２】
（実施例３）
図６は、本発明のさらに他の実施例である外部記憶サブシステムの構成の一例を示すブロック図である。
【００４３】
この実施例３の場合には、２本の共通データ・バス２００Ａおよひ２００Ｂを設けたものである。そして、その各々に対して、チャネル・ユニット６０は、アクセス線６０ｅ，アクセス線６０ｆを介して接続され、チャネル・ユニット６１は、アクセス線６１ｅ，アクセス線６１ｆを介して接続され、コントロール・ユニット７０はアクセス線７０ｅ，アクセス線７０ｆを介して接続され、コントロール・ユニット７１は、アクセス線７１ｅ，アクセス線７１ｆを介して接続され、キャッシュ・ユニット８０は、アクセス線８０ｅ，アクセス線８０ｆを介して接続され、キャッシュ・ユニット８１は、アクセス線８１ｅ，アクセス線８１ｆを介して接続され、不揮発メモリ・ユニット９０は、アクセス線９０ｅ，アクセス線９０ｆを介して接続され、不揮発メモリ・ユニット９１は、アクセス線９１ｅ，アクセス線９１ｆを介してそれぞれ独立に接続されるようにしたものである。
【００４４】
この場合にも、前記各実施例と同様の効果を得ることができる。
【００４５】
（実施例４）
図７は、本発明のさらに他の実施例である外部記憶サブシステムの構成の一例を示すブロック図である。
【００４６】
この実施例４の場合には、それぞれが、複数個のキャッシュ・ユニットからなるキャッシュ・ユニット群８００，キャッシュ・ユニット群８０１と、それぞれが複数個の不揮発メモリ・ユニットを含む不揮発メモリ・ユニット群９００，不揮発メモリ・ユニット群９０１を備え、キャッシュ・ユニット群８００，８０１および不揮発メモリ・ユニット群９００，９０１は、群単位に、データ・バス６０ｇ〜６０ｊ，データ・バス６１ｇ〜６１ｊ，データ・バス７０ｇ〜７０ｊ，データ・バス７１ｇ〜７１ｊを介して、チャネル・ユニット６０，チャネル・ユニット６１およびコントロール・ユニット７０，コントロール・ユニット７１に接続されるように構成したものである。
【００４７】
この場合にも、前記各実施例と同様の効果を得ることができる。
【００４８】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４９】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００５０】
本発明の外部記憶サブシステムによれば、回転形記憶装置を含む外部記憶サブシステムにおいて複数個のキャッシュ・ユニットを、上位装置側の複数個のチャネル・ユニット、および回転形記憶装置の側の複数個のコントロール・ユニットに対して単純な構造で結合できる。従って、ディスク制御装置におけるキャッシュ機能・性能を向上させる効果がある。
【００５１】
また、本発明の外部記憶サブシステムによれば、キャッシュ・ユニットおよび当該キャッシュ・ユニットに対するアクセス経路の双方が多重化されているので、障害に対する耐性が良好で、信頼性の高いキャッシュ機能を実現することができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の一実施例である外部記憶サブシステムの構成の一例を示すブロック図である。
【図２】ディスク制御装置内におけるチャネル・ユニット又はコントロール・ユニットと複数個のキャッシュ・ユニット又は不揮発メモリ・ユニット間を結ぶデータ・バスの信号構成の一例を示す説明図である。
【図３】チャネル・ユニット又はコントロール・ユニットと、キャッシュ・ユニット、又は不揮発メモリ・ユニットとの間でリードデータ、ライトデータ、コマンド、ステータスの交換を実施する際のデータ・バスプロトコールの一例を示す概念図である。
【図４】データ・バスの状態を指定するデータ・バスモードの一例を示す説明図である。
【図５】本発明の他の実施例である外部記憶サブシステムの構成の一例を示すブロック図である。
【図６】本発明のさらに他の実施例である外部記憶サブシステムの構成の一例を示すブロック図である。
【図７】本発明のさらに他の実施例である外部記憶サブシステムの構成の一例を示すブロック図である。
【符号の説明】
１ 中央処理装置（ＣＰＵ）（上位装置）
２ ディスク制御装置（外部記憶制御装置）
３ 磁気ディスク装置（回転形記憶装置）
４ チャネル・インターフェース
５ コントロール・インターフェース
６０ チャネル・ユニット
６０ａ〜６０ｄ アクセス線
６０ｅ，６０ｆ アクセス線
６０ｇ〜６０ｊ データ・バス（第４のアクセス経路）
６０Ａ，６０Ｂ データ・バス（第１のアクセス経路）
６１ チャネル・ユニット
６１ａ〜６１ｄ アクセス線
６１ｅ，６１ｆ アクセス線
６１ｇ〜６１ｈ データ・バス（第４のアクセス経路）
６１Ａ，６１Ｂ データ・バス（第１のアクセス経路）
７０ コントロール・ユニット
７０ａ〜７０ｄ アクセス線
７０ｅ，７０ｆ アクセス線
７０ｇ〜７０ｊ データ・バス（第４のアクセス経路）
７０Ａ，７０Ｂ データ・バス（第１のアクセス経路）
７１ コントロール・ユニット
７１ａ〜７１ｄ アクセス線
７１ｅ，７１ｆ アクセス線
７１ｇ〜７１ｊ データ・バス（第４のアクセス経路）
７１Ａ，７１Ｂ データ・バス（第１のアクセス経路）
８０ キャッシュ・ユニット（キャッシュ機構）
８０ａ〜８０ｄ アクセス線
８０ｅ，８０ｆ アクセス線
８０Ａ，８０Ｂ データ・バス（第２のアクセス経路）
８１ キャッシュ・ユニット（キャッシュ機構）
８１ａ〜８１ｄ アクセス線
８１ｅ，８１ｆ アクセス線
８１Ａ，８１Ｂ データ・バス（第２のアクセス経路）
９０ 不揮発メモリ・ユニット（キャッシュ機構）
９０ａ〜９０ｄ アクセス線
９０ｅ，９０ｆ アクセス線
９０Ａ，９０Ｂ データ・バス（第２のアクセス経路）
９１ 不揮発メモリ・ユニット（キャッシュ機構）
９１ａ〜９１ｄ アクセス線
９１ｅ，９１ｆ アクセス線
９１Ａ，９１Ｂ データ・バス（第２のアクセス経路）
１１０，１１１ チャネル制御プロセッサ
１２０，１２１ コントロール・ユニット制御プロセッサ
２００Ａ，２００Ｂ 共通データ・バス（第３のアクセス経路）
８００，８０１ キャッシュ・ユニット群
９００，９０１ 不揮発メモリ・ユニット群

Claims (49)

1. 上位装置から送られるデータを転送し、前記上位装置に対してデータを転送するチャネル・ユニットと、
   前記チャネル・ユニットに接続され、前記上位装置から送られるデータを、前記チャネル・ユニットから受けて記憶する複数のメモリ・ユニットと、
   前記複数のメモリ・ユニットに接続され、前記複数のメモリ・ユニットに対してデータを転送し、前記上位装置から送られるデータを前記複数のメモリ・ユニットから受けるコントロール・ユニットと、
   前記コントロール・ユニットから送られるデータを記憶するディスク装置と、を有し、
   前記チャネル・ユニットは、単数の前記チャネル・ユニット毎に前記複数のメモリ・ユニットと接続される複数の経路を有し、
   前記コントロール・ユニットは、単数の前記コントロール・ユニット毎に前記複数のメモリ・ユニットと接続される複数の経路を有することを特徴とする記憶システム。
2. 請求項１に記載の記憶システムにおいて、
   前記チャネル・ユニットと前記複数のメモリ・ユニットとを接続する複数の経路は、前記複数のメモリ・ユニットに含まれる第１のメモリ・ユニットと前記単数のチャネル・ユニットとを結ぶ第１の経路と、前記複数のメモリ・ユニットに含まれる第２のメモリ・ユニットと前記単数のチャネル・ユニットとを結ぶ第２の経路とを有していることを特徴とする記憶システム。
3. 請求項２に記載の記憶システムにおいて、
   前記第１の経路と前記第２の経路とは、ともに独立して設けられることを特徴とする記憶システム。
4. 請求項２に記載の記憶システムにおいて、
   前記第１の経路は、前記第１のメモリ・ユニットと前記単数のチャネル・ユニットとの通信に専用のものであることを特徴とする記憶システム。
5. 請求項４に記載の記憶システムにおいて、
   前記第２の経路は、前記第２のメモリ・ユニットと前記単数のチャネル・ユニットとの通信に専用のものであることを特徴とする記憶システム。
6. 請求項１に記載の記憶システムにおいて、
   前記チャネル・ユニットと前記複数のメモリ・ユニットとを接続する複数の経路のうち、前記単数のチャネル・ユニットと前記複数のメモリ・ユニットに含まれる所定のメモリ・ユニットとを接続する経路は、前記単数のチャネル・ユニットと前記複数のメモリ・ユニットに含まれる他のメモリ・ユニットとを接続する経路と異なる経路であることを特徴とする記憶システム。
7. 請求項２に記載の記憶システムにおいて、
   前記第１の経路は、前記第１のメモリ・ユニットと前記単数のチャネル・ユニットとを直接に接続するものであることを特徴とする記憶システム。
8. 請求項７に記載の記憶システムにおいて、
   前記第２の経路は、前記第２のメモリ・ユニットと前記単数のチャネル・ユニットとを直接に接続するものであることを特徴とする記憶システム。
9. 請求項２に記載の記憶システムにおいて、
   前記第１の経路は、前記第１のメモリ・ユニットと前記単数のチャネル・ユニットとを１対１に接続するものであることを特徴とする記憶システム。
10. 請求項９に記載の記憶システムにおいて、
    前記第２の経路は、前記第２のメモリ・ユニットと前記単数のチャネル・ユニットとを１対１に接続するものであることを特徴とする記憶システム。
11. 請求項１乃至１０のいずれか１項に記載の記憶システムにおいて、
    前記ディスク装置は、複数存在しており、
    前記コントロール・ユニットは、前記複数のディスク装置と接続されるものであることを特徴とする記憶システム。
12. 請求項１乃至１１のいずれか１項に記載の記憶システムにおいて、
    前記チャネル・ユニットと前記複数のメモリ・ユニットとを接続する複数の経路は、前記単数のチャネル・ユニットと前記複数のメモリ・ユニットとを接続する信号線であることを特徴とする記憶システム。
13. 請求項１乃至１２のいずれか１項に記載の記憶システムにおいて、
    前記チャネル・ユニットと前記複数のメモリ・ユニットとを接続する複数の経路は、前記単数のチャネル・ユニットから前記複数のメモリ・ユニットのうちの少なくとも１つに対して、前記上位装置から送られるリード要求を通信することに使用されるものであり、前記複数のメモリ・ユニットのうちの少なくとも１つから読み出されたリードデータを、前記チャネル・ユニットに対して通信することに使用されるものであり、
    前記リード要求を受信した前記単数のチャネル・ユニットは、前記複数のメモリ・ユニットのうちのいずれかのメモリ・ユニットに前記リード要求に対応するデータが格納されている場合、前記いずれかのメモリ・ユニットから前記リード要求に対応するデータを読み出して、前記上位装置に転送するものであり、前記複数のメモリ・ユニットのうちのいずれかのメモリ・ユニットに前記リード要求に対応するデータが格納されていない場合、前記コントロール・ユニットから前記いずれかのメモリ・ユニットに対して前記リード要求に対応するデータが格納された後に、前記いずれかのメモリ・ユニットから前記リード要求に対応するデータを読み出して、前記上位装置に転送するものであることを特徴とする記憶システム。
14. 請求項１乃至１３のいずれか１項に記載の記憶システムにおいて、
    前記チャネル・ユニットと前記複数のメモリ・ユニットとを接続する複数の経路は、前記上位装置から書き込み要求されたデータを、前記上位装置から前記ディスク装置に対して書き込む場合に使用されるものであり、前記上位装置から書き込み要求されたデータを、前記単数のチャネル・ユニットから前記複数のメモリ・ユニットのうちの少なくとも１つに対して通信することに使用されるものであり、
    前記上位装置から書き込み要求されたデータは、前記単数のチャネル・ユニットから前記複数のメモリ・ユニットのうちのいずれかのメモリ・ユニットに対して書き込まれた後に、前記いずれかのメモリ・ユニットから前記コントロール・ユニットに対して書き込まれるものであることを特徴とする記憶システム。
15. 請求項１乃至１４のいずれか１項に記載の記憶システムにおいて、
    前記チャネル・ユニットと前記複数のメモリ・ユニットとを接続する複数の経路は、前記複数のメモリ・ユニットの数と同数であることを特徴とする記憶システム。
16. 請求項１乃至１５のいずれか１項に記載の記憶システムにおいて、
    前記コントロール・ユニットと前記複数のメモリ・ユニットとを接続する複数の経路は、前記複数のメモリ・ユニットに含まれる第１のメモリ・ユニットと前記単数のコントロール・ユニットとを結ぶ第３の経路と、前記複数のメモリ・ユニットに含まれる第２のメモリ・ユニットと前記単数のコントロール・ユニットとを結ぶ第４の経路とを有していることを特徴とする記憶システム。
17. 請求項１６に記載の記憶システムにおいて、
    前記第３の経路と前記第４の経路とは、ともに独立して設けられることを特徴とする記憶システム。
18. 請求項１６に記載の記憶システムにおいて、
    前記第３の経路は、前記第１のメモリ・ユニットと前記単数のコントロール・ユニットとの通信に専用のものであることを特徴とする記憶システム。
19. 請求項１８に記載の記憶システムにおいて、
    前記第４の経路は、前記第２のメモリ・ユニットと前記単数のコントロール・ユニットとの通信に専用のものであることを特徴とする記憶システム。
20. 請求項１６に記載の記憶システムにおいて、
    前記第３の経路は、前記第１のメモリ・ユニットと前記単数のコントロール・ユニットとを直接に接続するものであることを特徴とする記憶システム。
21. 請求項２０に記載の記憶システムにおいて、
    前記第４の経路は、前記第２のメモリ・ユニットと前記単数のコントロール・ユニットとを直接に接続するものであることを特徴とする記憶システム。
22. 請求項１６に記載の記憶システムにおいて、
    前記第３の経路は、前記第１のメモリ・ユニットと前記単数のコントロール・ユニットとを１対１に接続するものであることを特徴とする記憶システム。
23. 請求項２２に記載の記憶システムにおいて、
    前記第４の経路は、前記第２のメモリ・ユニットと前記単数のコントロール・ユニットとを１対１に接続するものであることを特徴とする記憶システム。
24. 請求項１乃至２３のいずれか１項に記載の記憶システムにおいて、
    前記コントロール・ユニットと前記複数のメモリ・ユニットとを接続する複数の経路は、前記単数のコントロール・ユニットと前記複数のメモリ・ユニットとを接続する信号線であることを特徴とする記憶システム。
25. 請求項１乃至２４のいずれか１項に記載の記憶システムにおいて、
    前記コントロール・ユニットと前記複数のメモリ・ユニットとを接続する複数の経路は、前記上位装置から読み出し要求されたデータを前記ディスク装置から読み出す場合に使用されるものであり、前記ディスク装置から読み出されたデータを、前記コントロール・ユニットから前記複数のメモリ・ユニットのうちの少なくとも１つに対して通信することに使用されるものであり、
    前記リード要求を受信した前記チャネル・ユニットは、前記複数のメモリ・ユニットのうちのいずれかのメモリ・ユニットに前記リード要求に対応するデータが格納されている場合、前記いずれかのメモリ・ユニットから前記リード要求に対応するデータを読み出して、前記上位装置に転送するものであり、前記複数のメモリ・ユニットのうちのいずれかのメモリ・ユニットに前記リード要求に対応するデータが格納されていない場合、前記単数のコントロール・ユニットから前記いずれかのメモリ・ユニットに対して前記リード要求に対応するデータが格納された後に、前記いずれかのメモリ・ユニットから前記リード要求に対応するデータを読み出して、前記上位装置に転送するものであることを特徴とする記憶システム。
26. 請求項１乃至２５のいずれか１項に記載の記憶システムにおいて、
    前記コントロール・ユニットと前記複数のメモリ・ユニットとを接続する複数の経路は、前記上位装置から書き込み要求されたデータを、前記複数のメモリ・ユニットのうちの少なくとも１つから前記ディスク装置に対して書き込む場合に使用されるものであり、前記上位装置から書き込み要求されたデータを、前記複数のメモリ・ユニットのうちの少なくとも１つから前記コントロール・ユニットに対して通信することに使用されるものであり、
    前記上位装置から書き込み要求されたデータは、前記チャネル・ユニットから前記複数のメモリ・ユニットのうちのいずれかのメモリ・ユニットに対して書き込まれた後に、前記いずれかのメモリ・ユニットから前記単数のコントロール・ユニットに対して書き込まれるものであることを特徴とする記憶システム。
27. 請求項１乃至２６のいずれか１項に記載の記憶システムにおいて、
    前記コントロール・ユニットと前記複数のメモリ・ユニットとを接続する複数の経路は、前記複数のメモリ・ユニットの数と同数であることを特徴とする記憶システム。
28. 請求項１乃至２７のいずれか１項に記載の記憶システムにおいて、
    前記単数のチャネル・ユニットは、複数存在するものであり、
    前記チャネル・ユニットと前記複数のメモリ・ユニットとを接続する複数の経路は、前記上位装置と前記単数のチャネル・ユニットとで送受信されるデータが転送される経路であることを特徴とする記憶システム。
29. 請求項１乃至２８のいずれか１項に記載の記憶システムにおいて、
    前記単数のコントロール・ユニットは、複数存在するものであり、
    前記上位装置から書き込み要求されたデータは、前記チャネル・ユニットから前記メモ リ・ユニットに書き込まれた後に、前記メモリ・ユニットから、前記コントロール・ユニットと前記メモリ・ユニットとを接続する複数の経路のいずれかの経路を介して読み出され、前記単数のコントロール・ユニットを介して前記ディスク装置に書き込まれるものであり、
    前記単数のチャネル・ユニットと前記メモリ・ユニットとを結ぶ配線長は、前記単数のチャネル・ユニットと前記メモリ・ユニットとを結ぶ配線長と前記メモリ・ユニットと前記単数のコントロールユニットとを結ぶ配線長との合計の配線長より短いものであることを特徴とする記憶システム。
30. 上位装置から送られるデータを転送し、前記上位装置に対してデータを転送する複数のチャネル・ユニットと、
    前記複数のチャネル・ユニットに接続され、前記複数のチャネル・ユニットから送られるデータを記憶するメモリ・ユニットと、
    前記メモリ・ユニットに接続され、前記メモリ・ユニットに対してデータを転送し、前記メモリ・ユニットからデータを受ける複数のコントロール・ユニットと、
    前記複数のコントロール・ユニットから送られるデータを記憶するディスク装置と、を有し、
    前記複数のチャネル・ユニットの各々は、前記メモリ・ユニットと接続される経路を有しており、
    前記複数のチャネル・ユニットと前記メモリ・ユニットとを接続する複数の前記経路の数は、前記複数のチャネル・ユニットの数と同数であり、
    前記複数のコントロール・ユニットの各々は、前記メモリ・ユニットと接続される経路を有しており、
    前記複数のコントロール・ユニットと前記メモリ・ユニットとを接続する複数の前記経路の数は、前記複数のコントロール・ユニットの数と同数であり、
    前記複数のチャネル・ユニットと前記メモリ・ユニットとを接続する複数の前記経路と、前記複数のコントロール・ユニットと前記メモリ・ユニットとを接続する複数の前記経路とは、前記上位装置から前記チャネル・ユニットに送信されたデータもしくは前記チャネル・ユニットから前記上位装置に送信されるデータが転送される経路であり、
    前記メモリ・ユニットは、複数存在することを特徴とする記憶システム。
31. 上位装置から送られるデータを転送し、前記上位装置に対してデータを転送する複数のチャネル・ユニットと、
    前記複数のチャネル・ユニットに接続され、前記複数のチャネル・ユニットから送られるデータを記憶するメモリ・ユニットと、
    前記メモリ・ユニットに接続され、前記メモリ・ユニットに対してデータを転送し、前記メモリ・ユニットからデータを受ける複数のコントロール・ユニットと、
    前記複数のコントロール・ユニットから送られるデータを記憶するディスク装置と、
    前記複数のチャネル・ユニットに含まれる第１のチャネル・ユニットと前記メモリ・ユニットとを結ぶ第１の経路と、
    前記複数のチャネル・ユニットに含まれる第２のチャネル・ユニットと前記メモリ・ユニットとを結ぶ第２の経路と、
    前記複数のコントロール・ユニットに含まれる第１のコントロール・ユニットと前記メモリ・ユニットとを結ぶ第３の経路と、
    前記複数のコントロール・ユニットに含まれる第２のコントロール・ユニットと前記メモリ・ユニットとを結ぶ第４の経路と、を有しており、
    前記第１の経路と前記第２の経路と前記第３の経路と前記第４の経路とは、前記上位装置から前記第１のチャネル・ユニット又は前記第２のチャネル・ユニットに送信されたデータもしくは前記第１のチャネル・ユニット又は前記第２のチャネル・ユニットから前記上位装置に送信されるデータが転送される経路であり、
    前記メモリ・ユニットは、複数存在することを特徴とする記憶システム。
32. 上位装置から送られるデータを転送し、前記上位装置に対してデー タを転送する複数のチャネル・ユニットと、
    前記複数のチャネル・ユニットに接続され、前記複数のチャネル・ユニットから送られるデータを記憶するメモリ・ユニットと、
    前記メモリ・ユニットに接続され、前記メモリ・ユニットに対してデータを転送し、前記メモリ・ユニットからデータを受ける複数のコントロール・ユニットと、
    前記複数のコントロール・ユニットから送られるデータを記憶するディスク装置と、
    前記複数のチャネル・ユニットに含まれる第１のチャネル・ユニットと前記メモリ・ユニットとを結ぶ第１の経路と、
    前記複数のチャネル・ユニットに含まれる第２のチャネル・ユニットと前記メモリ・ユニットとを結ぶ第２の経路と、
    前記複数のコントロール・ユニットに含まれる第１のコントロール・ユニットと前記メモリ・ユニットとを結ぶ第３の経路と、
    前記複数のコントロール・ユニットに含まれる第２のコントロール・ユニットと前記メモリ・ユニットとを結ぶ第４の経路と、を有し、
    前記第１の経路と前記第２の経路と前記第３の経路と前記第４の経路とは、前記上位装置から前記第１のチャネル・ユニット又は前記第２のチャネル・ユニットに送信されたデータもしくは前記第１のチャネル・ユニット又は前記第２のチャネル・ユニットから前記上位装置に送信されるデータが転送される経路であり、
    前記第１の経路、前記第２の経路、前記第３の経路及び前記第４の経路は、ともに独立して設けられており、
    前記メモリ・ユニットは、複数存在することを特徴とする記憶システム。
33. 上位装置から送られるデータを転送し、前記上位装置に対してデータを転送する複数のチャネル・ユニットと、
    前記複数のチャネル・ユニットに接続され、前記複数のチャネル・ユニットから送られるデータを記憶するメモリ・ユニットと、
    前記メモリ・ユニットに接続され、前記メモリ・ユニットに対してデータを転送し、前記メモリ・ユニットからデータを受ける複数のコントロール・ユニットと、
    前記複数のコントロール・ユニットから送られるデータを記憶するディスク装置と、
    前記複数のチャネル・ユニットに含まれる第１のチャネル・ユニットと前記メモリ・ユニットとを結ぶ第１の経路と、
    前記複数のチャネル・ユニットに含まれる第２のチャネル・ユニットと前記メモリ・ユニットとを結ぶ第２の経路と、
    前記複数のコントロール・ユニットに含まれる第１のコントロール・ユニットと前記メモリ・ユニットとを結ぶ第３の経路と、
    前記複数のコントロール・ユニットに含まれる第２のコントロール・ユニットと前記メモリ・ユニットとを結ぶ第４の経路とを有し、
    前記第１の経路と前記第２の経路と前記第３の経路と前記第４の経路とは、前記上位装置から前記第１のチャネル・ユニット又は前記第２のチャネル・ユニットに送信されたデータもしくは前記第１のチャネル・ユニット又は前記第２のチャネル・ユニットから前記上位装置に送信されるデータが転送される経路であり、
    前記第１の経路は、前記第１のチャネル・ユニットと前記メモリ・ユニットとの通信に専用のものであり、
    前記第２の経路は、前記第２のチャネル・ユニットと前記メモリ・ユニットとの通信に専用のものであり、
    前記第３の経路は、前記第１のコントロール・ユニットと前記メモリ・ユニットとの通信に専用のものであり、
    前記第４の経路は、前記第２のコントロール・ユニットと前記メモリ・ユニットとの通信に専用のものであり、
    前記メモリ・ユニットは、複数存在することを特徴とする記憶システム。
34. 上位装置から送られるデータを転送し、前記上位装置に対してデー タを転送する複数のチャネル・ユニットと、
    前記複数のチャネル・ユニットに接続され、前記複数のチャネル・ユニットから送られるデータを記憶するメモリ・ユニットと、
    前記メモリ・ユニットに接続され、前記メモリ・ユニットに対してデータを転送し、前記メモリ・ユニットからデータを受ける複数のコントロール・ユニットと、
    前記複数のコントロール・ユニットから送られるデータを記憶するディスク装置と、を有し、
    前記メモリ・ユニットと前記複数のチャネル・ユニットに含まれる所定のチャネル・ユニットとを接続する経路、前記メモリ・ユニットと前記複数のチャネル・ユニットに含まれる他のチャネル・ユニットとを接続する経路、前記メモリ・ユニットと前記複数のコントロール・ユニットに含まれる所定のコントロール・ユニット、及び前記メモリ・ユニットと前記複数のコントロール・ユニットに含まれる他のコントロール・ユニットとを接続する経路は、相互に異なる経路であり、
    前記メモリ・ユニットと前記複数のチャネル・ユニットに含まれる所定のチャネル・ユニットとを接続する経路、前記メモリ・ユニットと前記複数のチャネル・ユニットに含まれる他のチャネル・ユニットとを接続する経路、前記メモリ・ユニットと前記複数のコントロール・ユニットに含まれる所定のコントロール・ユニット、及び前記メモリ・ユニットと前記複数のコントロール・ユニットに含まれる他のコントロール・ユニットとを接続する経路は、前記上位装置から前記複数のチャネル・ユニットのいずれかのチャネル・ユニットに送信されたデータもしくは前記複数のチャネル・ユニットのいずれかのチャネル・ユニットから前記上位装置に送信されるデータが転送される経路であり、
    前記メモリ・ユニットは、複数存在することを特徴とする記憶システム。
35. 上位装置から送られるデータを転送し、前記上位装置に対してデータを転送する複数のチャネル・ユニットと、
    前記複数のチャネル・ユニットに接続され、前記複数のチャネル・ユニットから送られるデータを記憶するメモリ・ユニットと、
    前記メモリ・ユニットに接続され、前記メモリ・ユニットに対してデータを転送し、前記メモリ・ユニットからデータを受ける複数のコントロール・ユニットと、
    前記複数のコントロール・ユニットから送られるデータを記憶するディスク装置と、
    前記複数のチャネル・ユニットに含まれる第１のチャネル・ユニットと前記メモリ・ユニットとを結ぶ第１の経路と、
    前記複数のチャネル・ユニットに含まれる第２のチャネル・ユニットと前記メモリ・ユニットとを結ぶ第２の経路と、
    前記複数のコントロール・ユニットに含まれる第１のコントロール・ユニットと前記メモリ・ユニットとを結ぶ第３の経路と、
    前記複数のコントロール・ユニットに含まれる第２のコントロール・ユニットと前記メモリ・ユニットとを結ぶ第４の経路と、を有し、
    前記第１の経路と前記第２の経路と前記第３の経路と前記第４の経路とは、前記上位装置から前記第１のチャネル・ユニット又は前記第２のチャネル・ユニットに送信されたデータもしくは前記第１のチャネル・ユニット又は前記第２のチャネル・ユニットから前記上位装置に送信されるデータが転送される経路であり、
    前記第１の経路は、前記第１のチャネル・ユニットと前記メモリ・ユニットとを直接に接続するものであり、
    前記第２の経路は、前記第２のチャネル・ユニットと前記メモリ・ユニットとを直接に接続するものであり、
    前記第３の経路は、前記第１のコントロール・ユニットと前記メモリ・ユニットとを直接に接続するものであり、
    前記第４の経路は、前記第２のコントロール・ユニットと前記メモリ・ユニットとを直接に接続するものであり、
    前記メモリ・ユニットは複数存在することを特徴とする記憶システム。
36. 上位装置から送られるデータを転送し、前記上位装置に対してデータを転送する複数のチャネル・ユニットと、
    前記複数のチャネル・ユニットに接続され、前記複数のチャネル・ユニットから送られるデータを記憶するメモリ・ユニットと、
    前記メモリ・ユニットに接続され、前記メモリ・ユニットに対してデータを転送し、前記メモリ・ユニットからデータを受ける複数のコントロール・ユニットと、
    前記複数のコントロール・ユニットから送られるデータを記憶するディスク装置と、
    前記複数のチャネル・ユニットに含まれる第１のチャネル・ユニットと前記メモリ・ユニットとを結ぶ第１の経路と、
    前記複数のチャネル・ユニットに含まれる第２のチャネル・ユニットと前記メモリ・ユニットとを結ぶ第２の経路と、
    前記複数のコントロール・ユニットに含まれる第１のコントロール・ユニットと前記メモリ・ユニットとを結ぶ第３の経路と、
    前記複数のコントロール・ユニットに含まれる第２のコントロール・ユニットと前記メモリ・ユニットとを結ぶ第４の経路と、を有し、
    前記第１の経路と前記第２の経路と前記第３の経路と前記第４の経路とは、前記上位装置から前記第１のチャネル・ユニット又は前記第２のチャネル・ユニットに送信されたデータもしくは前記第１のチャネル・ユニット又は前記第２のチャネル・ユニットから前記上位装置に送信されるデータが転送される経路であり、
    前記第１の経路は、前記第１のチャネル・ユニットと前記メモリ・ユニットとを１対１に接続するものであり、
    前記第２の経路は、前記第２のチャネル・ユニットと前記メモリ・ユニットとを１対１に接続するものであり、
    前記第３の経路は、前記第１のコントロール・ユニットと前記メモリ・ユニットとを１対１に接続するものであり、
    前記第４の経路は、前記第２のコントロール・ユニットと前記メモリ・ユニットとを１対１に接続するものであり、
    前記メモリ・ユニットは複数存在することを特徴とする記憶システム。
37. 請求項３０乃至３６のいずれか１項に記載の記憶システムにおいて、
    前記ディスク装置は、複数存在しており、
    前記コントロール・ユニットは、前記複数のディスク装置と接続されるものであることを特徴とする記憶システム。
38. 請求項３０乃至３７のいずれか１項に記載の記憶システムにおいて、
    前記複数のチャネル・ユニットと前記メモリ・ユニットとを接続する複数の経路は、前記メモリ・ユニットと前記複数のチャネル・ユニットとを接続する信号線であり、
    前記複数のコントロール・ユニットと前記メモリ・ユニットとを接続する複数の経路は、前記メモリ・ユニットと前記複数のコントロール・ユニットとを接続する信号線であることを特徴とする記憶システム。
39. 請求項３０乃至３８のいずれか１項に記載の記憶システムにおいて、
    前記複数のチャネル・ユニットと前記メモリ・ユニットとを接続する複数の経路は、前記複数のチャネル・ユニットのうちの少なくとも１つから前記メモリ・ユニットに対して、前記上位装置から送られるリード要求を通信することに使用されるものであり、前記メモリ・ユニットから読み出されたリードデータを、前記複数のチャネル・ユニットのうちの少なくとも１つに対して通信することに使用されることを特徴とする記憶システム。
40. 請求項３０乃至３９のいずれか１項に記載の記憶システムにおいて、
    前記複数のチャネル・ユニットと前記メモリ・ユニットとを接続する複数の経路は、前記上位装置から書き込み要求されたデータを、前記複数のチャネル・ユニットのうちの少なくとも１つから前記ディスク装置に対して書き込む場合に使用されるものであり、前記上位装置から書き込み要求されたデータを、前記複数のチャネル・ユニットのうちの少なくとも１つから前記メモリ・ユニットに対して通信することに使用されるものであることを特徴とする記憶システム。
41. 請求項３０乃至４０のいずれか１項に記載の記憶システムにおいて、
    前記複数のコントロール・ユニットと前記メモリ・ユニットとを接続する複数の経路は、前記上位装置から書き込み要求されたデータを、前記メモリ・ユニットから前記ディスク装置に対して書き込む場合に使用されるものであり、前記上位装置から書き込み要求されたデータを、前記メモリ・ユニットから前記複数のコントロール・ユニットのうちの少なくとも１つに対して通信することに使用されるものであることを特徴とする記憶システム。
42. 請求項３０乃至４１のいずれか１項に記載の記憶システムにおいて、
    前記複数のコントロール・ユニットと前記メモリ・ユニットとを接続する複数の経路は、前記上位装置から読み出し要求されたデータを、前記ディスク装置から前記上位装置に対して読み出す場合に使用されるものであり、前記ディスク装置から読み出されたデータを、前記複数のコントロール・ユニットのうちの少なくとも１つから前記メモリ・ユニットに対して通信することに使用されるものであることを特徴とする記憶システム。
43. 上位装置からアクセスされるデータを記憶する回転形記憶装置と、
    前記上位装置と前記回転形記憶装置に接続される外部記憶制御装置とを含む外部記憶サブシステムであって、
    前記回転形記憶装置と前記上位装置との間で授受される前記データを一時的に保持する複数のキャッシュメモリと、
    前記上位装置との間における前記データの授受を制御するチャネル・ユニットと、
    前記回転形記憶装置との間における前記データの授受を制御するコントロール・ユニットと、を備え、
    前記チャネル・ユニットは、単数の前記チャネル・ユニット毎に前記複数のキャッシュメモリのうちのいずれかのキャッシュメモリに接続されるアクセス線及び前記複数のキャッシュメモリのうちの他のキャッシュメモリに接続されるアクセス線を有し、かつ、前記コントロール・ユニットは、単数の前記コントロール・ユニット毎に前記複数のキャッシュメモリのうちのいずれかのキャッシュメモリに接続されるアクセス線及び前記複数のキャッシュメモリのうちの他のキャッシュメモリに接続されるアクセス線を有することを特徴とする外部記憶サブシステム。
44. 前記外部記憶サブシステムは、
    前記チャネル・ユニットを制御する複数の第１のコントロール・プロセッサと、
    前記コントロール・ユニットを制御する複数の第２のコントロール・プロセッサを有することを特徴とする請求項４３記載の外部記憶サブシステム。
45. 上位装置から送られるデータを転送し、前記上位装置に対してデータを転送する複数のチャネル・ユニットと、
    前記複数のチャネル・ユニットに接続され、前記複数のチャネル・ユニットから送られるデータを記憶するメモリ・ユニットと、
    前記メモリ・ユニットに接続され、前記メモリ・ユニットに対してデータを転送し、前記メモリ・ユニットからデータを受ける複数のコントロール・ユニットと、
    前記複数のコントロール・ユニットから送られるデータを記憶するディスク装置と、
    前記複数のチャネル・ユニットに含まれる第１のチャネル・ユニットと前記メモリ・ユニットとを結ぶ第１の経路と、
    前記複数のチャネル・ユニットに含まれる第２のチャネル・ユニットと前記メモリ・ユニットとを結ぶ第２の経路と、
    前記複数のコントロール・ユニットに含まれる第１のコントロール・ユニットと前記メモリ・ユニットとを結ぶ第３の経路と、
    前記複数のコントロール・ユニットに含まれる第２のコントロール・ユニットと前記メモリ・ユニットとを結ぶ第４の経路と、を有しており、
    前記上位装置から書き込み要求されたデータは、前記第１のチャネル・ユニット又は前記第２のチャネル・ユニットから前記第１の経路及び前記第 2 の経路のいずれかの経路を介して前記メモリ・ユニットに書き込まれた後に、前記メモリ・ユニットから前記第３の経路及び前記第４の経路のいずれかの経路を介して読み出され、前記第１のコントロール・ユニット又は前記第２のコントロール・ユニットを介して前記ディスク装置に書き込まれるものであり、
    前記複数のチャネル・ユニットのうちのいずれかのチャネル・ユニットと前記メモリ・ユニットとを結ぶ配線長は、前記いずれかのチャネル・ユニットと前記メモリ・ユニットとを結ぶ配線長と前記メモリ・ユニットと前記複数のコントロール・ユニットのうちのいずれかのコントロール・ユニットとを結ぶ配線長との合計の配線長より短いものであり、
    前記メモリ・ユニットは、複数存在することを特徴とする記憶システム。
46. 請求項４５記載の記憶システムにおいて、
    前記第１の経路、前記第２の経路、前記第３の経路及び前記第４の経路は、ともに独立して設けられていることを特徴とする記憶システム。
47. 請求項４５記載の記憶システムにおいて、
    前記第１の経路は、前記第１のチャネル・ユニットと前記メモリ・ユニットとの通信に専用のものであり、
    前記第２の経路は、前記第２のチャネル・ユニットと前記メモリ・ユニットとの通信に専用のものであり、
    前記第３の経路は、前記第１のコントロール・ユニットと前記メモリ・ユニットとの通信に専用のものであり、
    前記第４の経路は、前記第２のコントロール・ユニットと前記メモリ・ユニットとの通信に専用のものであることを特徴とする記憶システム。
48. 請求項４５記載の記憶システムにおいて、
    前記第１の経路は、前記第１のチャネル・ユニットと前記メモリ・ユニットとを直接に接続するものであり、
    前記第２の経路は、前記第２のチャネル・ユニットと前記メモリ・ユニットとを直接に接続するものであり、
    前記第３の経路は、前記第１のコントロール・ユニットと前記メモリ・ユニットとを直接に接続するものであり、
    前記第４の経路は、前記第２のコントロール・ユニットと前記メモリ・ユニットとを直接に接続するものであることを特徴とする記憶システム。
49. 請求項４５記載の記憶システムにおいて、
    前記第１の経路は、前記第１のチャネル・ユニットと前記メモリ・ユニットとを１対１に接続するものであり、
    前記第２の経路は、前記第２のチャネル・ユニットと前記メモリ・ユニットとを１対１に接続するものであり、
    前記第３の経路は、前記第１のコントロール・ユニットと前記メモリ・ユニットとを１対１に接続するものであり、
    前記第４の経路は、前記第２のコントロール・ユニットと前記メモリ・ユニットとを１対１に接続するものであることを特徴とする記憶システム。

Images