JP3737093B2 - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP3737093B2 JP3737093B2 JP2004000538A JP2004000538A JP3737093B2 JP 3737093 B2 JP3737093 B2 JP 3737093B2 JP 2004000538 A JP2004000538 A JP 2004000538A JP 2004000538 A JP2004000538 A JP 2004000538A JP 3737093 B2 JP3737093 B2 JP 3737093B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- pwb
- semiconductor element
- hole
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
本発明は、薄型のICメモリカードモジュール等の薄型半導体装置として用いられ、配線板(Printed Wiring Board;以下、PWBという)に半導体素子を表面実装型で搭載した半導体装置に関するものである。 The present invention relates to a semiconductor device which is used as a thin semiconductor device such as a thin IC memory card module and has a semiconductor element mounted on a wiring board (hereinafter referred to as a PWB) in a surface mount type.
半導体集積回路のうちで腕時計、カメラ、ICカード等に使用されるものには、厚さが0.5〜2mm程度の極めて薄型のパッケージ構造が要求される。従来の半導体装置は、リードフレームの所定位置に半導体素子を搭載して樹脂封止を行うか、または、上記特許文献1に示すように、ガラスエポキシ等からなるPWBに半導体集積回路等の半導体素子を直接搭載し、その半導体素子をPWB上の金属配線にワイヤで接続した後、エポキシ樹脂等で封止している。即ち、上記文献には、チップ・オン・ボードのパッケージが示されている。
Of semiconductor integrated circuits used for watches, cameras, IC cards, etc., an extremely thin package structure with a thickness of about 0.5 to 2 mm is required. A conventional semiconductor device mounts a semiconductor element at a predetermined position of a lead frame and performs resin sealing, or as shown in
PWBの表面には、外部端子となるパターンが形成されており、このパターンがPWBの裏面に形成されたポンディング用パターンに、スルーホールを介して接続されている。半導体素子はPWBの裏面に接着材を用いて固定され、その半導体素子の下面、つまり、PWBに接していない面に形成されたパッドが、PWBのポンディング用パターンにワイヤで接続される。半導体素子のパッドが周囲のポンディング用パタ一ンに接続された後、該半導体素子が樹脂によって封止成形され、半導体装置が完成する。 A pattern serving as an external terminal is formed on the surface of the PWB, and this pattern is connected to a bonding pattern formed on the back surface of the PWB through a through hole. The semiconductor element is fixed to the back surface of the PWB using an adhesive, and a pad formed on the lower surface of the semiconductor element, that is, the surface not in contact with the PWB, is connected to the PWB bonding pattern with a wire. After the pad of the semiconductor element is connected to the surrounding bonding pattern, the semiconductor element is encapsulated with resin to complete the semiconductor device.
しかしながら、従来の半導体装置では、次のような課題があった。
リードフレームを用いた半導体装置では、半導体装置全体の厚さと面積が大きくなる。また、前記特許文献1に示された方法によれば、半導体素子の搭載されるPWBの表裏2面にパターンを形成する必要があるので、銅箔を表裏に貼付した構造の両面基板を用いなければならず、スルーホールも所定数だけ形成する必要があった。さらに、半導体素子の搭載部分を薄型化するためには、PWBに座ぐり加工を施す必要もあった。即ち、加工面及びコスト面で大きな課題があり、技術的に満足できるものが得られなかった。
However, the conventional semiconductor device has the following problems.
In a semiconductor device using a lead frame, the thickness and area of the entire semiconductor device are increased. Further, according to the method disclosed in
本発明は、片面基板を用いて構造が簡素化され、厚さが薄く、かつ小型の半導体装置を提供することを目的としている。 An object of the present invention is to provide a small-sized semiconductor device having a simplified structure, a small thickness, and a single-sided substrate.
本発明は、半導体装置において、封止材と、配線パターンが形成された第1面及び該第1面に対向する第2面を貫通する貫通孔が形成され、該配線パターンの一部が前記封止材に覆われているPWBと、前記封止材に覆われるパッドが設けられた第1面と該第1面に対向し該封止材から露出する第2面と該封止材から露出する側面とを有し、該パッドが前記貫通孔から露出されるように、前記PWBの前記第2面上に配置される半導体素子と、前記封止材内に設けられ、前記貫通孔を通して前記半導体素子の前記パッドと前記PWBの前記配線パターンとを電気的に接続する導電材と、前記PWBの前記第1面上に設けられ、前記配線パターンと電気的に接続される導電体と、前記封止材上に設けられた突起部であって、前記PWBの前記第1面を基準とした該突起部の先端までの高さが、該PWBの該第1面を基準とした前記導電体の先端までの高さと同じである前記突起部とを備えたことを特徴としている。 According to the present invention, in a semiconductor device, a sealing material, a first surface on which a wiring pattern is formed, and a through-hole penetrating a second surface opposite to the first surface are formed, and a part of the wiring pattern is PWB covered with a sealing material, a first surface provided with a pad covered with the sealing material, a second surface facing the first surface and exposed from the sealing material, and the sealing material A semiconductor element disposed on the second surface of the PWB so that the pad is exposed from the through-hole, and provided in the sealing material, a conductive material for electrically connecting the wiring pattern of the PWB and the pad of the semiconductor device by passing the provided on the first surface of the PWB, conductive to be the wiring pattern electrically connected body and, a protrusion provided on the sealing member, wherein the PWB first That height to the tip of the protrusion portion relative to the plane, and a the protrusions is the same as the height to the tip of the conductor relative to the first surface of the PWB It is a feature.
本発明では、中央部に貫通孔が形成された片面PWBの裏面側(第2面)に、この貫通孔からパッドが露出するように半導体素子を搭載し、このPWBの表面(第1面)の配線パターンと半導体素子のパッドとを導電材で電気的に接続し、これらのパッドと導電材の全体と配線パターンの一部を封止材で覆うようにして半導体装置を構成している。更に、封止材上に、PWBの第1面を基準として先端までの高さが、この第1面を基準とした導電体の先端までの高さと同じように形成された突起部を設けている。これにより、片面基板を用いて構造が簡素化され、厚さが薄く、かつ小型の半導体装置を得ることができる。 In the present invention, a semiconductor element is mounted on the back surface side (second surface) of the single-sided PWB in which a through hole is formed in the center so that the pad is exposed from the through hole, and the surface (first surface) of the PWB. The semiconductor device is configured such that the wiring pattern and the pad of the semiconductor element are electrically connected with a conductive material, and the pad, the entire conductive material, and a part of the wiring pattern are covered with a sealing material. Furthermore, on the sealing member, the height of the first surface of the PWB to the tip as a reference, the height and the same projections formed so as to tip conductor relative to the first surface Provided. Thereby, the structure is simplified using a single-sided substrate, and a thin semiconductor device with a small thickness can be obtained.
この発明の前記並びにその他の目的と新規な特徴は、次の、好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。 The above and other objects and novel features of the present invention will become more fully apparent when the following description of the preferred embodiment is read in conjunction with the accompanying drawings. However, the drawings are for explanation only, and do not limit the scope of the present invention.
図1は、参考例1の半導体装置の断面図である。
この半導体装置には、片面基板のPWB10が用いられ、そのPWB10の第1面である表面に配線パターン11が形成されている。PWB10の第2面である裏面には、半導体素子20が搭載されている。PWB10の中央には貫通孔12が設けられ、半導体素子20の端子と配線パターン11とが、この貫通孔12を通る導電材であるワイヤーで接続されている。そして、半導体素子20の第1面の表面及び第2面の裏面と貫通孔12とが、封止材であるエポキシ等の封止樹脂30で封止されている。
FIG. 1 is a cross-sectional view of the semiconductor device of Reference Example 1 .
In this semiconductor device, a single-
図2(1)〜(3)は、図1の半導体装置の構成図である。同図(1)はPWBの上面図、同図(2)は半導体素子の上面図、同図(3)が、そのPWBに半導体素子を固着する接着材を示している。 2A to 2C are configuration diagrams of the semiconductor device of FIG. FIG. 1A is a top view of the PWB, FIG. 2B is a top view of the semiconductor element, and FIG. 3C shows an adhesive for fixing the semiconductor element to the PWB.
PWB10は、ガラスエポキシ等の基材を用いて構成され、このPWB10の表面には8個の端子となる配線パターン11が形成されている。またPWB10の中央部には半導体素子の端子を露出させるための貫通孔12が設けられ、さらに、端部には後述する樹脂流通用の2つの貫通孔13が設けられている。各配線パターン11が、貫通孔12の外周近辺に対してそれぞれ延長形成されている。
The PWB 10 is configured by using a base material such as glass epoxy, and wiring patterns 11 serving as eight terminals are formed on the surface of the
半導体素子20の表面中央部には、ボンディング用の8個のパッド21が形成されている。また、半導体素子20をPWB10に固定するための接着材22は薄いフィルム状で、この半導体素子20の上面の周囲をPWB10に固着するために、図2(3)に示すような枠形に形成されている。
Eight
次に、図を参照しつつ、図1の半導体装置を製造する手順を説明する。
図3(1)、(2)は、図1(図2)の半導体装置の製造方法(その1)を示す図であり、同図(1)は上面図、同図(2)は断面図である。
Next, a procedure for manufacturing the semiconductor device of FIG. 1 will be described with reference to the drawings.
3 (1) and 3 (2) are views showing a method (part 1) for manufacturing the semiconductor device of FIG. 1 (FIG. 2), where FIG. 1 (1) is a top view and FIG. 3 (2) is a sectional view. It is.
まず、半導体素子20を接着材22を用いて、PWB10の裏面側に固着する。このとき、半導体素子20の表面の各パッド21は、PWB10の表面側から見て、貫通孔12を通して露出するように配置され、図3(1)中の破線で示されるように、半導体素子20の上部の周囲は枠形の接着材22でPWB10の裏面に接着される。続いて、各パッド21は導電材であるワイヤー23で各パターン11にそれぞれ接続される。即ち、PWB10の裏側にある各パッド21は、図3(2)のように、貫通孔12の内側を通る8本のワイヤー23を介して、PWB10の表面の対応するパターン11に接続される。
First, the
図4(1)〜(3)は、図1(図2)の半導体装置の製造方法(その2)を示す図であり、同図(1)は上面図、同図(2)は断面面、及び同図(3)は裏面図である。 4 (1) to 4 (3) are diagrams showing a method (part 2) for manufacturing the semiconductor device of FIG. 1 (FIG. 2), where FIG. 1 (1) is a top view and FIG. , And (3) is a back view.
各パッド21とPWB10表面のパターン11がそれぞれ接続された後、エポキシ樹脂等の封止樹脂30による封止成形が行われる。封止成形によって、配線パダーン11の延在部と貫通孔12とワイヤー23と半導体素子20とが封止される。この封止成形の際、PWB10の表面側から射出された封止樹脂30が、貫通孔13を通る。そのため、PWB10の裏面に封止樹脂30が回り込み、図4のように、1回の射出によって半導体素子20が完全に被覆される。即ち、PWB10の表面側では、貫通孔12,13、ワイヤー23及びパッド21等が封止樹脂30で被覆され、PWB10の裏面側では、半導体素子20の外側がすべて封止樹脂30で被覆される。
After each
以上のように、この参考例1では、貫通孔12を有したPWB10を用いて半導体装置を構成し、貫通孔12を介してパッド21と配線パターン11を接続しているので、PWB10に片面基板を使用することができる。これにより、パターン形成が容易となると共に、スルーホールが不要となって、PWB10の製造コストを低くすることができる。そして、半導体素子20の機能増大に伴う素子サイズの拡大、あるいは半導体素子20の形成技術の革新に伴うサイズの縮小に対しても追従性があり、多種の素子を共通のPWB10の構造で対応させることができる。さらに、PWB10自体も薄く高精度に形成することが可能であるため、厚い基材の座ぐり加工を必要とせずに、半導体装置全体の厚さを十分薄くすることができる。
As described above, in the first reference example, the semiconductor device is configured using the
また、PWB10の必要面積は、複数のパッド21の形成されている領域の面積と貫通孔12の外形でほぼ決まる。即ち、半導体素子20の外形から外側に向かってワイヤー23を出す必要がないので、例えば、配線パターン11の形成されているPWB10の面積を半導体素子20の面積よりも小さくすることも可能であり、半導体装置全体の面積が小さくなる。
The required area of the
図5(1)〜(3)は、参考例2の半導体装置の構成図である。同図(1)はPWBの上面図、同図(2)は半導体素子の上面図、同図(3)はPWBに半導体素子を固着する接着材を示している。 5A to 5C are configuration diagrams of the semiconductor device of Reference Example 2. FIG. 1A is a top view of the PWB, FIG. 2B is a top view of the semiconductor element, and FIG. 3C shows an adhesive for fixing the semiconductor element to the PWB.
図5(1)に示されたPWB40は、ガラスエポキシ等の基材を用いて構成され、このPWB40の表面には複数の配線パターン41が形成されている。各配線パターン41は半導体装置の端子の一部を構成するもので、貫通孔42の両側にほぼ均等に配列する形で形成されている。また、PWB40の中央部には直線状に縦断するように形成された長円形の露出用の貫通孔42が設けられている。これらの配線パターン41と貫通孔42の間には、バスバー43が形成されている。バスバー43は、図示しないソルダーレジストによって、絶縁被覆されている。
The
PWB40に搭載される図5(2)の半導体素子50の表面中央部には、ボンディング用の複数のパッド51が1列に形成されている。この構造は、大容量のメモリ系素子で主流になっているものであり、LOC(Lead on Chip)実装構造に準じたパッド配列仕様である。半導体素子50をPWB40に固着するための接着材52は、薄いフィルム状で、この半導体素子50の上部の周囲をPWB40に固着できるように、枠形に形成されている。
A plurality of
図6(1)〜(3)は、図5の半導体装置の製造方法を示す図であり、この図6を参照しつつ、図5の半導体装置を製造する手順を説明する。 6 (1) to 6 (3) are diagrams showing a method of manufacturing the semiconductor device of FIG. 5, and a procedure for manufacturing the semiconductor device of FIG. 5 will be described with reference to FIG.
まず、半導体素子50を接着材52を用いてPWB40の裏側に固着する。このとき、半導体素子50表面の各パッド51は、PWB40の表面側から見て、貫通孔42を通して露出するように配置され、図6(1)中の破線で示されるように、半導体素子50の上部の周囲は枠形状の接着材52で、PWB40の裏面に固着される。
First, the
続いて、各パッド51はワイヤー53で、複数の配線パターン41にそれぞれ接続される。即ち、図6(1)のように、PWB40の裏側にある各パッド51は、貫通孔42を通る複数のワイヤー53を介して、各配線パターン41にそれぞれ接続される。このとき、バスバー越えポンディングが行われるが、バスバー43はソルダーレジストで被覆されているので、ワイヤー53の垂れ下がりによる短絡等のトラブルが防止される。
Subsequently, each
次に、エポキシ等の封止樹脂60による封止成形が行われる。樹脂の封止成形の際、PWB40の表面側から射出された封止樹脂60により、PWB40の表面側では、貫通孔42、ワイヤ53、及びパッド51等が、図6(2)のように被覆される。続いて、外部接続用の端子としての機能を果たす球状の半田等の導電体61を、図6(3)に示すように、その先端がPWM40の表面を基準として封止樹脂60の上面よりも高くなるように、ソルダーペースト等でパターン41に仮固定する。これにより、半導体装置が完成する。
Next, sealing molding with a sealing
図7は、図5の半導体装置の実装形態を示す図である。
完成した半導体装置において、球状の導電体61の仮固定された側が、他の基板70に対して対向して置かれ、ソルダーペーストを用いたリフロー実装等の手法で、この半導体装置が基板70に実装される。
FIG. 7 is a diagram showing a mounting form of the semiconductor device of FIG.
In the completed semiconductor device, the temporarily fixed side of the
以上のように、この参考例2では、貫通孔42を利用してパッド51とパターン41を接続しているので、LOC実装構造に準じたパッド配列を有する半導体装置を、リードフレームを用いて形成する場合に比べ、遥かに小型で薄型の半導体装置とすることができる。ここで、ポリイミドコート等の手段を用いて表面被覆を完全に施した半導体素子を用いれば、PWB40と同等あるいはこのPWB40よりも大きなサイズの半導体素子を実装することが可能である。即ち、チップサイズ、またはアンダーチップサイズパッケージも可能となる。
As described above, in Reference Example 2, since the
また、バスバー43がソルダーレジストで被覆されているので、バスバー越えボンディングの際の短絡トラブルが防止される。一方、リードフレームを用いた場合と比較して、PWB40におけるパターニングの自由度が遥かに大きくなっている。つまり、リードフレームを用いずに、バスバー43に対してそれぞれ独立した複数の導電体61を用いて、基板70に半導体装置が接続されるので、リードフレームの場合のように、あえてバスバーをワイヤーボンィング点近傍に設定する必要もなくなる。よって、例えば、パターン41の外側を通してバスバー43を設定することも可能となる。従って、ワイヤー53の配線ルートに対するループコントロールに、注意を払う必要がなくなり、生産面で有利となる。
Moreover, since the
一方、パターン41上に、球状の導電体61を仮固定しているので、CPUやその周辺の論理回路等の多ピンのLSIの実装形態であるBGA(Ba11 Grid Array)と共に同一基板70に混載される場合に、半田リフロー条件を合わせることもできる。
On the other hand, since the
図8は、参考例3の半導体装置の構造図であり、図5と共通する要素には、共通の符号が付されている。 FIG. 8 is a structural diagram of the semiconductor device of Reference Example 3. Elements common to those in FIG. 5 are denoted by common reference numerals.
PWB80は、参考例2で用いたPWB40と同様の構成のPWBに、新たに封止樹脂60が流通する2つの貫通孔81を設けたもので、配線パターン41及び貫通孔42はPWB40と同じ構成となっている。また、PWB80に搭載される半導体素子50も、参考例2と同様の構造である。
The
図8の半導体装置を製造する場合も、参考例2と同様に、半導体素子50がPWB80の裏面側の所定の位置に接着材52で固定され、貫通孔42で表面に露出したパッド51とパターン41とが、該貫通孔42を通るワイヤー53で接続される。パッド51とパターン41とが接続された後、例えば、PWB80の表面側から封止樹脂60による樹脂封止を行う。樹脂封止によって、半導体素子50の表裏面は、図8のように完全に被覆される。
When the semiconductor device of FIG. 8 is manufactured, as in Reference Example 2, the
つまり、樹脂封止の際、貫通孔42は封止樹脂60を流通させる。よって、貫通孔42によって半導体素子50のPWB80の表面から見て露出している部分及びワイヤー53は封止樹脂60Aで被覆され、半導体素子50のPWB80の裏面から見て露出している部分は、封止樹脂60Bで被覆される。
That is, at the time of resin sealing, the through-
以上のように、この参考例3では、貫通孔42を設けたPWB80で半導体装置を構成している。よって、半導体素子50の露出している部分を一度にすべて封止樹脂60で被覆することができ、参考例2の効果を有する半導体装置に、さらに、信頼性の高い耐湿性を持たせることができる。
As described above, in Reference Example 3, the semiconductor device is configured by the
図9は、本発明の実施例を示す半導体装置の構造図であり、図5と共通する要素には共通の符号が付されている。 Figure 9 is a structural view of a semiconductor device showing an embodiment of the present invention, it is denoted by the same reference numerals to elements common to FIG.
この半導体装置は、他の基板に実装される際に、この基板との間に所定のクリアランスを設けるための突起62を、参考例2の半導体装置に付加したものである。
When this semiconductor device is mounted on another substrate, a
この半導体装置は、参考例2と同様のPWB40に半導体素子50を搭載している。複数の球状の導電体61も実施例2と同様に配線パターン41上に仮固定されている。半導体素子50のPWB40の表面に露出した部分とワイヤー53は、図9のように封止樹脂60で封止されている。封止樹脂60上には、この封止樹脂60と同じエポキシ樹脂による突起62が設けられている。この半導体装置の製造方法は参考例2と同様であり、突起62は樹脂封止の際に同時に形成される。
In this semiconductor device, a
図10は、他の基板に実装された図9の半導体装置を示す図である。
半導体装置が他の基板70に実装された場合、突起62が支えとなって、半導体装置と基板70の間の距離が所望の値Hとなる。
FIG. 10 is a diagram showing the semiconductor device of FIG. 9 mounted on another substrate.
When the semiconductor device is mounted on another
このように、本実施例では突起62を設けているので、半導体装置の封止樹脂60と基板70との間に所望のクリアランスを設定することができる。そのため、実装寸法の精度が向上すると共に、実装後のフラックス洗浄等を行う上で有効な構造とすることができる。
Thus, since the
なお、以上説明した実施例は、あくまでも、この発明の技術内容を明らかにするためのものである。この発明は、本実施例にのみ限定して狭義に解釈されるものではなく、この発明の特許請求の範囲に述べる範囲内で、種々変更して実施することがで
きる。その変形例としては、例えば、次のようなものがある。
The embodiments described above are only for clarifying the technical contents of the present invention. The present invention is not limited to this example and is not construed in a narrow sense. Various modifications can be made within the scope of the claims of the present invention. Examples of such modifications include the following.
(1) 上記実施例ではPWB40,80をガラスエポキシ、封止樹脂60をエポキシ樹脂で構成しているが、これらの材質は絶縁性及び耐湿性に優れたものであればよく、他の材料で構成することも可能である。
(1) Glass
(2) 導電体61も、基板70に対して接続が可能であればよい。半田に限定されず、導電性と加工性に優れた他の合金等も使用可能である。
(2) The
10,40,80 PWB
11,41 配線パターン
12,42 貫通孔(露出用)
13,81 貫通孔(樹脂流通用)
20,50 半導体素子
21,51 パッド
22,52 接着材
23,53 ワイヤー
30,60 封止樹脂
61 導電体
62 突起
10, 40, 80 PWB
11, 41
13,81 Through hole (for resin distribution)
20, 50
Claims (14)
配線パターンが形成された第1面及び該第1面に対向する第2面を貫通する貫通孔が形成され、該配線パターンの一部が前記封止材に覆われている配線板と、
前記封止材に覆われるパッドが設けられた第1面と該第1面に対向し該封止材から露出する第2面と該封止材から露出する側面とを有し、該パッドが前記貫通孔から露出されるように、前記配線板の前記第2面上に配置される半導体素子と、
前記封止材内に設けられ、前記貫通孔を通して前記半導体素子の前記パッドと前記配線板の前記配線パターンとを電気的に接続する導電材と、
前記配線板の前記第1面上に設けられ、前記配線パターンと電気的に接続される導電体と、
前記封止材上に設けられた突起部であって、前記配線板の前記第1面を基準とした該突起部の先端までの高さが、該配線板の該第1面を基準とした前記導電体の先端までの高さと同じである前記突起部とを、
備えたことを特徴とする半導体装置。 A sealing material;
A wiring board in which a through-hole penetrating the first surface on which the wiring pattern is formed and the second surface facing the first surface is formed, and a part of the wiring pattern is covered with the sealing material;
A first surface provided with a pad covered with the sealing material; a second surface facing the first surface and exposed from the sealing material; and a side surface exposed from the sealing material; A semiconductor element disposed on the second surface of the wiring board so as to be exposed from the through hole;
A conductive material provided in the sealing material and electrically connecting the pad of the semiconductor element and the wiring pattern of the wiring board through the through hole;
A conductor provided on the first surface of the wiring board and electrically connected to the wiring pattern;
A protrusion provided on the sealing material, wherein the height to the tip of the protrusion with respect to the first surface of the wiring board is based on the first surface of the wiring board and said projecting portion the conductor at Ji and height same is to the tip of,
A semiconductor device comprising the semiconductor device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004000538A JP3737093B2 (en) | 2004-01-05 | 2004-01-05 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004000538A JP3737093B2 (en) | 2004-01-05 | 2004-01-05 | Semiconductor device |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10635995A Division JP3553195B2 (en) | 1995-04-28 | 1995-04-28 | Semiconductor device and manufacturing method thereof |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005218493A Division JP4207933B2 (en) | 2005-07-28 | 2005-07-28 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004104158A JP2004104158A (en) | 2004-04-02 |
JP3737093B2 true JP3737093B2 (en) | 2006-01-18 |
Family
ID=32291329
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004000538A Expired - Fee Related JP3737093B2 (en) | 2004-01-05 | 2004-01-05 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3737093B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4767556B2 (en) * | 2005-03-03 | 2011-09-07 | 富士通セミコンダクター株式会社 | Semiconductor device |
-
2004
- 2004-01-05 JP JP2004000538A patent/JP3737093B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004104158A (en) | 2004-04-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5615089A (en) | BGA semiconductor device including a plurality of semiconductor chips located on upper and lower surfaces of a first substrate | |
JP2001015679A (en) | Semiconductor device and manufacture thereof | |
JP2003017518A (en) | Method for manufacturing hybrid integrated circuit device | |
KR100281056B1 (en) | Semiconductor Device and Semiconductor Device Module | |
JP3553195B2 (en) | Semiconductor device and manufacturing method thereof | |
US6573595B1 (en) | Ball grid array semiconductor package with resin coated metal core | |
JP3695458B2 (en) | Semiconductor device, circuit board and electronic equipment | |
JPH10284873A (en) | Semiconductor integrated circuit device and ic card, and lead frame used for manufacturing the device | |
JP3728317B2 (en) | Semiconductor device and manufacturing method thereof | |
JP3737093B2 (en) | Semiconductor device | |
KR19980068343A (en) | Chip scale semiconductor package using flexible circuit board and manufacturing method thereof | |
JP2620611B2 (en) | Substrate for mounting electronic components | |
JPH11345900A (en) | Semiconductor device | |
JP2622862B2 (en) | Substrate for mounting electronic components with leads | |
JP4207933B2 (en) | Semiconductor device | |
JP2009188328A (en) | Semiconductor device | |
JPH08172144A (en) | Semiconductor device and its manufacture | |
JPH10150065A (en) | Chip-size package | |
JP2019050297A (en) | Semiconductor device | |
JPH10321670A (en) | Semiconductor device | |
JP2737332B2 (en) | Integrated circuit device | |
JP2652222B2 (en) | Substrate for mounting electronic components | |
JPS60200559A (en) | Semiconductor device | |
JP2505359Y2 (en) | Semiconductor mounting board | |
KR19990059039A (en) | Structure of Chip Size Semiconductor Package and Manufacturing Method Thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040105 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050531 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050728 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050913 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050927 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051025 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051025 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081104 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091104 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091104 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101104 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101104 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111104 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121104 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121104 Year of fee payment: 7 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121104 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |