JP3716175B2

JP3716175B2 - Signal processing circuit and information recording / reproducing apparatus

Info

Publication number: JP3716175B2
Application number: JP2000371488A
Authority: JP
Inventors: 直喜佐藤; 誠一三田; 章一宮沢; 輝実高師; 洋介堀; 善寿渡部; 章彦平野; 智美濃島; 秀樹宮坂; 敏裕新田; 智明平井; 龍志下川; 光司志田; 康英大内
Original assignee: 株式会社日立グローバルストレージテクノロジーズ
Priority date: 1994-07-27
Filing date: 2000-12-01
Publication date: 2005-11-16
Anticipated expiration: 2020-11-16
Also published as: JP2001216735A

Description

【０００１】
【発明の属する技術分野】
本発明は、磁気ディスク装置や光磁気ディスク装置の如き情報記録再生装置において利用される信号処理回路に関し、特に、パーシャルレスポンス処理を用いる装置において、等化回路の最適化、記録及び再生時の各種条件、例えば記録電流値、直流オフセット補正量等の最適化など、識別性能を予測する機能を有する等化回路における係数の最適化回路及び方法に関する。
【０００２】
【従来の技術】
この種の情報記録再生装置においては、信号の記録、再生のために各種の制御パラメータを最適に設定する必要がある。例えば、磁気ディスク装置の記録電流値の最適化は、次のようにして行われているものがある。すなわち、ある記録電流値を設定して磁気ディスクに記録した後、再生信号処理回路の識別器である位相弁別器の弁別窓の位相を変えながらビットエラーレート（ＢＥＲ）を測定し、十分なＢＥＲ（例えば１．０Ｅ−８以下）が得られる弁別窓の位相幅（位相マージン）を測定する。図２にいわゆるバケットカーブを示す。この測定は記録電流値を変える毎に実施され、各記録電流値での位相マージンを測定する。各記録電流値と位相マージンの関係を調べ（図３）、位相マージンが最大となる記録電流値を最適値とするものである。
【０００３】
この種の位相弁別の装置でのＢＥＲでの評価では、図２のようなバケットカーブを得るのに、少なくとも分オーダーの時間を要する。従って、上記の記録電流の最適化のみでも数分間を要することになる。
【０００４】
実際には、記録電流値の他にも、記録電流の反転位置の補正量（記録補正という）、等化回路の特性、識別器の識別レベルなども最適化のパラメータとなる。
【０００５】
しかも、これらのパラメータはランダムパターンを用いて評価するために互いに独立して評価できない。従って、精度よく各パラメータの最適化を行うためには、バケットカーブの測定を、パラメータの数と各パラメータの分割数の積だけ実施することが好ましく、最適化には膨大な時間を要する。磁気ヘッドや記録再生回路のバラツキが大きい場合は、装置やヘッド毎の最適化が必要となり、さらに膨大な時間が必要となる。
【０００６】
また、振幅弁別で識別する場合については、特開平３−１４４９６９号公報記載の技術がある。この方法は、識別器入力のデジタル信号の系列と基準信号の系列とを比較し、誤差値のヒストグラムを測定することにより装置のＢＥＲを予測する。ヒストグラムを十分な精度で測定するのに要するビット数は、高々数千から数万ビットでよく、ＢＥＲを直接測定する前述の位相弁別での従来例（１．０Ｅ＋８ビット以上）と比較して極めて少なくて良く、各種パラメータの最適化に要する時間も短時間で済む。
【０００７】
しかし、特開平３−１４４９６９号公報記載の装置でのＢＥＲの予測による評価では、誤差値のヒストグラムを測定するための比較的大規模な評価機構が必要である。リアルタイムで誤差値を判定すると共に、ヒストグラムの本数だけカウンタかメモリが必要となる。このヒストグラムの測定を装置内部で実施する場合は、回路規模の増大が避けられない。また、基板上で識別器入力信号をモニタしながら装置外部でヒストグラムを測定する場合は、装置のビットレートでの測定を実施することから１００Ｍｂｐｓを越える高速転送対応の装置では、実装上の極めて大きな困難が伴う。
【０００８】
一方、等化回路のタップ係数を最適化する方法については、特開平２−１５０１１４号公報に記載されている方法がある。これは、磁気ディスク装置や光磁気ディスク装置の如き情報記録再生装置の、一つの磁化反転に対応する再生波形（いわゆる孤立磁化再生波形）が、ローレンツィアン波形で模擬できるように波形前後の裾野の引き方がほぼ対象であることから、３タップの対称係数のトランスバーサル型等化回路、いわゆる余弦等化回路の係数補正手段と方法を示したもので、磁気ディスク上のフォーマットにユーザーデータに先立って数バイトのトレーニングエリアを設けて、リアルタイムに係数補正するものである。
【０００９】
余弦等化回路のような１つだけのタップ係数を最適化する場合は、上記の特開平２−１５０１１４号公報に開示された手法が好ましい。しかし、より高密度に記録しようとすると、再生波形の分解能が低下して、裾野が長く尾を引くとともに、再生波形の対称性が崩れるために、振幅特性だけを粗く調整する余弦等化回路では十分な等化性能が得られなくなる。
【００１０】
一方、複数のタップ係数の最適値を、比較的高精度に得ることができる係数補正アルゴリズムとしては、ＣＬＭＳ（クリップトリーストミーンスクェア；ＣＬＭＳ等の逐次補正型の係数補正アルゴリズム）が知られる。しかし、等化回路のためのクロックを等化回路の後段で得られる信号から復元する装置では、係数補正過程において等化回路のタップ係数が非対称になることによる位相特性とクロックの位相との競合が発生し、等化回路の特性は定まらない。また、等化回路と係数補正回路部分の遅延やデジタル回路の有限ビット数の影響によって収束状態での係数の振動が避けられないといった問題が生じ、十分な性能が得られない。
【００１１】
また、上記係数補正動作を実行するためには、ＨＤＣ４がデータ領域で正常にリードゲートをあげる必要があり、このためには最適化されていない等化回路の条件でも少なくともＩＤは読めなければならない。したがって、ＡＧＣ／ＰＬＬの引込み用のエリアとデータ領域の区切りを示すデータパターン（ここではシンクバイトという）は、識別しやすい特定のパターンとする必要がある。
【００１２】
さらには、こうした信号処理回路をＬＳＩ化する場合、回路規模が膨大となることから、チップ面積や消費電力、ピン数、コスト等を考慮することが重要である。全ての構成要素を含む１チップのＬＳＩとして実現できれば好ましい。しかし例えば消費電力が大きい場合、２チップ以上に分割せざるを得ないなど、どの部位で切り分けるかが重要となる。
【００１３】
【発明が解決しようとする課題】
本発明の目的は、逐次補正型の係数補正回路と等化回路との組合せにおいて、高精度に振幅特性を補正すると共に、位相特性も補正できる高性能でより小規模な回路で実現できる信号処理回路、或るいはこれを用いた情報記録再生装置を提供することである。
【００１４】
本発明の他の目的は、情報記録再生装置の各種制御パラメータの最適化を比較的短時間で実現できる各種制御パラメータの最適化方法および装置を提供することである。
【００１５】
本発明の他の目的は、再生信号の処理回路を複数チップのＬＳＩに分割して実現する場合のより効率的なＬＳＩの構成を提供することである。
【００１６】
【課題を解決するための手段】
上記本発明の目的は以下の構成に係る等化回路および逐次補正型の係数補正回路を含む信号処理回路により達成される。
【００１７】
この信号処理回路は、５タップ以上のトランスバーサル型の等化回路が用いられ、等化回路のタップ係数のうち、センタータップの両隣のタップ係数は同一値に規定される。本発明者等によるシミュレーション結果から、センタータップの両隣のタップ係数を同一値とすれば、両端の２つのタップ係数をフリーにしても、自動位相同期回路の位相特性との競合が避けられ、逐次補正型の係数補正回路であっても、安定に係数補正が可能となることがわかった。これは、最低でも両端に２つ設けたタップ係数が異なる値をとることによって、等化回路に入力される信号が位相歪を持っていても、等化後の波形歪みを最小限にできるからである。この時、信号の位相歪は孤立波形の前後対称性Ｔａｓとして現れ、
Ｔａｓ＝｜Ｔ１−Ｔ２｜／ＰＷ５０
（ＰＷ５０＝Ｔ１＋Ｔ２）
として定義すると、本発明によればＴａｓ＝１１％でも、ほぼウィナーフィルタ（自乗誤差を最小とする最適フィルタ）と同等の等化性能が得られる。ここで、上式における各記号は、ＰＷ５０が半値幅、ＰＷ５０の前縁部をＴ１、後縁部をＴ２とする。尚、シミュレーション結果から、等化回路に入力される信号の半値幅ＰＷ５０とデータ周期をＴｂとの比（チャネル密度という）Ｓが、
Ｓ＝ＰＷ５０／Ｔｂ＞２
となる場合は、等化回路のタップ数は７タップ以上が好ましい。５タップでは、等化回路の出力での誤差が大きく、良好な装置性能が得られないからである。この場合も、等化回路のタップ係数のうち、センタータップの両隣のタップ係数が同一値に規定されるだけであり、他の両端側４タップは、異なる係数値をとることができる。
【００１８】
本発明では、５タップ以上のトランスバーサル型の等化回路において、等化回路のタップ係数のうち、上述のようにセンタータップの両隣だけでなく、そのセンタタップから対称の位置のタップ係数をそれぞれ同一値とするのが好ましい場合がある。等化回路に入力される信号のインパルス応答の対称性が良ければ、分解能が低くても高精度の等化が可能となるからである。これによって、上述したように位相特性の競合が発生しないという効果に加え、全タップが対象タップ位置の２ビットの平均的な相関信号によって係数の補正が行なわれるので、入力信号の雑音の大きさが約０．７倍に低減でき安定性のよい係数補正が可能である。
【００１９】
本発明はまた、トランスバーサル型の等化回路を用いるものにおいて、等化回路の負の係数値の設定をタップ遅延手段の出力を反転して用いることにより、正の係数値で設定できるようにするのが好ましい。磁気記録の孤立磁化再生波形のように、比較的単調に裾を引く波形の場合、この波形を等化するトランスバーサル型の等化回路のタップ係数は、センタータップの係数の符号を正とすると、その両サイドに向かって、負、正、負、正、…と交互に符号が入れ替わる。従って、予め負の係数になると推定されるタップ位置のデータを反転して出力させることが可能となり、この結果、等化回路の係数ビットの符号がなくなり、回路規模が削減される。
【００２０】
本発明において、タップ係数はレジスタに設定するのが好ましい。トランスバーサル型等化回路の特定のタップ位置で係数値を”０”とし、係数を補正する動作を停止する。これによって、タップ数を小さく設定した場合の、最良な係数補正が可能となり、さらに、タップ係数が”０”部分での消費電力が減少する。
【００２１】
等化回路の入力信号は、例えばパーシャルレスポンス波形に処理されて係数補正回路に入力されるのが好ましい。これによって、係数補正回路の高精度化が図られ、ランダム的な任意のデータパターンでの係数補正が可能となり、ユーザーサイトでの係数補正が可能である。例えば、磁気ディスク装置において、経時的に磁気ヘッドやディスク媒体の特性が変化する場合でも、装置上で常時最適な等化回路条件を保持できる。
【００２２】
本発明に係る等化回路の係数補正は、例えば次の手段を備えて行われる。即ち、等化回路の入力信号を簡易識別する簡易識別手段と、等化回路の出力信号と識別手段とから誤差信号を算出する誤差算出手段と、簡易識別手段の出力信号を遅延させる遅延手段と、遅延手段の出力信号と誤差算出手段の出力信号との相関値を算出する相関値算出手段と、相関値算出手段の出力信号を逐次加算する相関値加算手段と、相関値加算手段の出力信号を一定回数加算した信号から係数補正量を算出する係数補正量算出手段と、係数補正量算出手段の出力信号で等化回路の係数値を補正する係数誤差補正手段を備え、係数補正回路を、係数補正を実施した後、等化回路に入力された信号が出力されるまでの遅延時間以上、相関値の逐次加算を休止するようにしたものである。
【００２３】
これによれば、係数を補正しながら相関データを得ることはせず、相関データの蓄積は、常に一定のタップ係数値のもとで実施される。従って、本手段による係数補正回路は、従来のＣＬＭＳ（クリップトリーストミーンスクェア）で生じうるループ遅延による誤差が生じない。更に、本質的には開ループであり、平均化（本手段では相関値算出手段に対応）等の信号処理を十分に実施でき、有限ビット等の影響も小さくでき、より高精度化が期待できる。
【００２４】
さらに、上記遅延手段の遅延量を制御する遅延量制御手段と、補正するタップ係数を遅延量制御手段と連動して選択する選択手段と、係数誤差補正手段の補正したタップ係数値を一時的に保持する係数一時保持手段とを備えるようにし、遅延量をタップ係数の補正量算出時には一定とし、選択手段を制御することによって各タップ係数の係数値が決定した時点で全タップ係数を補正するようにしてもよい。上述したように、本発明による係数補正手段は、基本的に開ループとなる。従って、等化回路に入力される信号の線形性とランダム性が保証できれば、各タップ係数を同一情報（信号）で補正する必要はない。遅延量制御手段と選択手段を用いてタップ係数を時分割で補正することが可能であり、これによって回路規模が大幅に削減される。
【００２５】
更に上記構成において、等化回路の係数補正回路の入力信号である等化回路の入力信号と等化回路の出力信号とを間引いて入力することもできる。前述のように、係数補正手段では、タップ係数位置に対応した等化回路入力信号と等化回路の出力信号の誤差信号が得られればよい。従って、等化回路入力信号と等化回路の出力信号の誤差信号は必ずしも連続して得る必要はなく、このように間引いてもよい。間引くことによって、係数補正回路の動作周波数を１／（間引き数＋１）にすることができ、回路規模を増加することなく、大幅な低消費電力化が可能となる。
【００２６】
また、外部で最適な係数値を算出する手段として、トランスバーサル型等化回路に入力する信号を、データクロックの周期で等化回路の全タップ数の２倍以上の長さのデータ区間保持するデータ保持手段を設け、このデータ保持手段の保持データをデータクロックとは別のクロック手段によって外部に出力するようにしてもよい。等化回路のタップ係数を求める手法としては、前述の逐次修正型の他に、等化回路の入力信号をシリアルに相当量記憶し、これに対応した理想出力を与えることによって、一般的によく知られているウィナーフィルター解を得る方法がある。これを用いて、保持したデータを外部に取りだし、マトリクス演算によって最適解を得ることが可能である。データ区間長はパターン等を工夫することで、等化回路のタップ数の約２倍程度まで低減できる。但しデータ区間長が長い方が雑音の影響を避けられるので、より良好なタップ係数を得られる。
【００２７】
本発明はまた、各パラメータを最適化する回路として、下記のように誤差検出回路を構成することができる。
【００２８】
例えば、識別回路の入力信号を入力信号とする第２の識別回路の入力信号と第２の識別回路の出力信号とから第２の識別回路での誤差信号を算出する誤差算出手段と、一定の閾値を設定して閾値以上の誤差信号でカウント信号を出力する判別手段と、カウント信号をカウントするカウント手段とからなるように構成するものである。信号処理回路内の識別回路への入力信号と、等化回路の目標振幅との誤差信号をこの第２の識別回路と誤差算出回路とで求める。この誤差信号と上記判別手段に設定された一定の閾値とを比較して、誤差信号が閾値以上の場合に判別出力を”１”とし、そうでない場合は”０”とする。上記カウント手段は判別手段の出力が”１”の場合のみカウントアップする。
【００２９】
上記第２の識別回路の入力信号及び誤差信号は図４に示すようになり、誤差信号は”０”を中心に正負に分布し、ほぼ正規分布とみなされる。従って、誤差信号の分散値と上記判別手段の一定の閾値によって全母数に対するカウントの比が決まる（統計で言うところの母比率）。すなわち、全母数と閾値とわかっているので、カウント数によって誤差信号の分散値が推定できる。一般に装置内の識別器の性能（ＢＥＲ）は、識別器に入力される信号品質（例えば分散値）に依存するので、分散値を最小化することで、各種の装置パラメータの最適化が可能となる。
【００３０】
さらに、上述したような誤差検出回路において、第２の識別回路の識別レベルをレジスタで設定することも可能である。誤差検出回路の第２の識別回路の識別レベルを任意に設定可能とすれば、閾値を変えての識別が可能となり、この時以下のような利点が生じる。通常第２の識別回路は＋１、０、−１の３値を識別するために、＋０．５、−０．５の２値の識別レベルを持つ。ここで例えば、等化回路の出力データパターンとして、＋１と−１の２値しか取りえないデータパターンを識別する場合、上記の識別レベルでは誤差や雑音の大きさによっては識別誤りが生じやすい。このような場合は、閾値を”０”と設定すれば、実質的に２値の識別回路として動作させることができ、識別性能が向上する（耐雑音性が２倍に向上）と共に、誤差信号もより正確な値が得られる。より正確な装置の最適化が可能となる。
【００３１】
さらに、上記した誤差検出回路において、第２の識別回路の識別レベル数をレジスタで設定することも可能である。第２の識別回路を１つの閾値を持つ２値出力の識別回路として動作させることができれば、特定のデータパターン時に識別性能を向上させる（耐雑音性が２倍に向上）ことが可能であり、誤差信号もより正確な値が得られる。また、第２の識別回路の出力を常に”０”とすれば、等化回路の出力値をそのまま判別手段に入力できる。
【００３２】
更には、上記誤差検出回路を下記のレジスタ等と共に用いることもできる。例えば、信号処理回路に、記録電流設定レジスタと記録電流出力端子を設けるようにしてもよい。情報記録再生装置の記録ヘッドの記録電流値と信号処理回路に入力される再生出力振幅の関係は、ほぼ図５に示すようになる。一般に再生ヘッドが検出する再生出力振幅が大きいほど再生信号の品質は良い。この時、例えば信号処理回路の識別手段の入力信号が・・＋１，＋１，−１，−１，＋１，＋１・・パターンに対応した信号となるようにすると、自動利得調整回路によって平均的な信号振幅は、正負の等化目標値の２レベルのみとなり、”０”に対応するレベルは存在しない。再生出力振幅が小さな程、信号に対して雑音の比率が増加するので、誤差信号が増大し、判別手段に入力される信号の分散も図５に示すように増加する。従って負の適当な閾値で判別し、閾値以上となる場合について記録電流値を変える毎にカウントすれば、カウント値が最大となる記録電流値が最適条件であることがわかる。
【００３３】
本発明は、信号処理回路に、再生ヘッドのセンス電流を設定するレジスタと、センス電流出力端子を設けることができる。磁気抵抗効果素子を情報記録再生装置の再生ヘッドとする場合、ヘッドのバイアス磁化が最適化されていないと、孤立磁化の極性の違いで再生波形の振幅が異なる現象が生じる。この孤立波形は交流結合して信号処理回路に入力されるため図７に示すように識別信号の”０”レベルがずれる。従って、記録媒体上の磁化状態として最も磁化密度が疎になるような記録パターンで記録し、センス電流を変える毎に以下に示す誤差検出する。
【００３４】
第２の識別回路の出力を常に”０”とし、等化回路の出力をそのまま判別手段に入力すると共に、判別手段の閾値を”０”に設定して、センス電流を変える毎に、一定期間閾値”０”以上となる場合をカウントする。センス電流によるバイアス磁化が最適化されておらず振幅比が異なる場合には、誤差信号の平均値が”０”からずれるので、カウント値は全母数の１／２とはならない。この時の”０”からのずれが基準値以下であり、かつ一定の負の閾値でのカウント値が最大となるセンス電流値を最適センス電流とする。
【００３５】
さらに、信号処理回路に、直流オフセット補正用のオフセット設定回路と、オフセット補正レジスタを設け、無信号状態からオフセット量を補正するようにしてもよい。
【００３６】
等化回路の出力信号がほぼランダム的な回路雑音のみとなるようにし、オフセット補正量の設定を変える毎に誤差検出を実施することによって、等化回路出力の誤差信号の平均値のずれが”０”から最も小さくなるオフセット補正量を最適オフセット補正量とする。
【００３７】
尚、上記と同様の構成の信号処理回路において、単一周波数の信号からオフセット量を補正するようにしてもよい。
【００３８】
記録データを単一記録周波数状とし、オフセット補正量の設定を変える毎に誤差検出を実施することによって、等化回路出力の誤差の分散が最も小さいオフセット補正量を最適オフセット補正量とする。
【００３９】
本発明はまた、上気した信号処理回路において、等化回路に特性を与える係数値レジスタを設ける。記録データをランダム的なデータとし、係数値の設定を変える毎に誤差検出を実施することによって、等化回路出力の誤差の分散が最も小さい係数値を最適係数値とする。
【００４０】
また、データ記録時の磁化反転位置をデータシーケンスに応じて補正する記録補正回路の補正値レジスタを設けるようにしてもよい。記録データをランダム的なデータとし、補正値レジスタを変えて記録する度に誤差検出を実施することによって、等化回路出力の誤差の分散が、最も小さい記録補正値を最適補正値とする。
【００４１】
本発明に係る誤差検出回路の他の例として、識別回路の入力信号を入力信号とし、閾値以上の入力信号でカウント信号を出力する判別手段と、この判別手段から出力されるカウント信号をカウントするカウント手段と、閾値を設定する手段とを有するように構成できる。等化回路の出力信号（識別回路の入力信号）がほぼランダム的な回路雑音のみとなるようにし、オフセット補正量の設定を変える毎に誤差検出を実施することによって、等化回路出力の誤差信号の平均値の”０”からのずれが最も小さいオフセット補正量を最適オフセット補正量とする。
【００４２】
上記のオフセット調整や磁気抵抗効果型再生ヘッドのセンス電流の最適化は第２の識別回路がなくても可能である。これを実現する信号処理回路の構成としては、識別回路の入力信号を入力信号とし、閾値未満の入力信号でカウント信号を出力する第１の判別手段と、第１の判別手段から出力されるカウント信号をカウントする第１のカウント手段と、閾値を超える入力信号でカウント信号を出力する第２の判別手段と、第２の判別手段から出力されるカウント信号をカウントする第２のカウント手段と、第１のカウント手段のカウント値から第２のカウント手段のカウント値を減算するカウント値算出手段と、閾値を設定する手段とを備える。
【００４３】
この回路によれば、等化回路の出力信号をそのまま誤差カウントすることによって、オフセット調整の最適化や磁気抵抗効果型再生ヘッドのセンス電流の最適化が可能である。
【００４４】
尚、この回路において、識別回路の入力信号のうち、符号ビットを除いた信号を入力信号とすることもできる。識別回路の入力信号（等化回路の出力信号）の符号ビットを除くと、この時の信号は、もとの信号が負の場合正の信号に変換され、正の信号の場合変化しない（もとの信号が２の補数表現の場合）。等化回路の出力信号が＋１，＋１，−１，−１，＋１，＋１，−１，−１，…というように単一周波数的である場合、この時の符号ビットを除いた信号は図７に示すように変換される。従って、判別手段の閾値を等化回路の等化目標値付近に設定すれば、目標値からの誤差の分散を検出できる。
【００４５】
さらに、上記回路において、識別回路の入力信号のうち、符号ビットを除いた信号を入力信号とする第１のモードと符号ビットも入力信号とする第２のモードとを有し、モードの切り替えをレジスタで設定することができる。これによれば、前述した第２の識別回路を用いるよりもより簡単な回路であり、ほとんど同一の手法でオフセット調整、記録電流の最適化、センス電流の最適化が可能である。
【００４６】
また、これらの最適化に必要な特定の記録データパターンの記録や、再生の信頼性を向上させるために、データの記録時に、プリコード手段をデータ開始を示すバイトであるシンクバイトの直前でリセットすることができる。これによって、シンクバイト以降のデータパターンの磁化状態が規定でき、上記各パラメータの最適化に必要な特定のパターンが記録できる。
【００４７】
本発明は、データ”１”で磁化反転を生じ、データ”０”で記録電流方向を維持する記録方式であるとすると、データの先頭が”０”で始まると共に、シリアルなデータ系列中にデータ”１”が連続して存在しないシンクバイトとする手段を用いる。これによって、先行して記録される自動利得調整回路と自動位相同期回路のためのデータパターンと干渉せず、かつ記録時の非線形歪も生じにくいシンクバイトとすることが可能となる。従って、記録電流やセンス電流、等化回路の係数が最適化されていなくとも比較的容易に検出できる。
【００４８】
さらに、上記の構成に加えて、シンクバイトに対応する記録コードデータの”０”と”１”の系列が、シンクバイト以前に連続的に記録されるデータの”０”と”１”の系列に対して、シンクバイトのデータ系列の１／２以上異なっているシンクバイトとする。これによって、先行して記録される自動利得調整回路と自動位相同期回路のためのデータパターンを誤ってシンクバイトと検出する確率が大幅に減少する。
【００４９】
本発明はまた、より劣化の少ない信号処理回路を実現するために、自動利得調整回路の目標振幅値を、レジスタ設定によって可変とする。これによって、入力信号の分解能が低い場合、目標振幅値を小さくすることによって、信号処理回路の各部で信号が飽和するのを防止することができ、例えばインパルス状の雑音にも耐えうる。また、入力信号の分解能が高い場合は、逆に目標振幅値を大きくすることによって、回路雑音等の回路による劣化を小さくしＢＥＲを向上させる。
【００５０】
本発明はまた、アナログ回路とデジタル回路とが混在し、自動利得調整回路及び自動位相同期回路の各制御回路をデジタル回路とする信号処理回路において、大別してアナログチップとデジタルチップの２チップ構成のＬＳＩとし、デジタルチップの自動利得調整回路及び自動位相同期回路の各制御回路の出力を電流出力型のＤ／Ａ変換回路を介してピン出力し、アナログチップの可変利得増幅回路と電圧制御発振回路に入力する。このように、デジタルチップから電流で出力することにより、自身のチップから混入しうる雑音の影響を小さくできると共に、数ビットのデジタル信号として出力する場合に比べて、ピン数も大幅に削減できる。
【００５１】
【発明の実施の形態】
以下、本発明を磁気ディスク装置に適用した実施例について説明する。
【００５２】
図１に磁気ディスク装置の全体構成を示す。
【００５３】
本実施例による磁気ディスク装置（ＨＤＤ）７は、主にヘッドディスクアッセンブリ（ＨＤＡ）１と、記録信号処理回路（ＷＳＰＣ）２と、再生信号処理回路（ＲＳＰＣ）３と、信号処理インターフェイス（ＳＰＩＦ）３３、ヘッドディスクコントローラ（ＨＤＣ）４と、サーボ信号処理回路（ＳＲＶＣ）５と、装置コントローラ（ＣＮＴ）６の、７つの主要な機能ブロックから構成されている。この装置には、例えば、パーシャルレスポンスクラス４（ＰＲ４）と最尤復号（ＭＬ）（あるいはビタビ復号ともいう）を用いた、いわゆるＰＲＭＬ方式が採用される。
【００５４】
各構成要素は具体的には次のようになっている。
【００５５】
ＨＤＡ１は、磁気抵抗効果素子を用いた再生ヘッド（ＭＲヘッド）８、薄膜記録ヘッド（ＩＮＤヘッド）９、記録再生用プリアンプ（Ｒ／ＷＩＣ）１１、磁気ディスク（ＤＩＳＫ）１０等が備えられる。情報の記録時には、一定回転数で回転するＤＩＳＫ１０上に、ＷＳＰＣ２からの情報に応じて反転する記録電流がＲ／ＷＩＣ１１を介してＩＮＤヘッド９に供給され、磁化情報として記録される。
【００５６】
再生時には、ＭＲヘッド８で検出した微弱な磁化情報をＲ／ＷＩＣを介して増幅し、ＲＳＰＣ３に出力される。尚、ＩＮＤヘッドの記録電流とＭＲヘッドのセンス電流の大きさは、ＷＳＰＣ２とＲＳＰＣ３から制御され、ＤＩＳＫ１０の回転動作およびＩＮＤヘッド９とＭＲヘッド８のＤＩＳＫ１０上の位置決め動作はＳＲＶＣ５によって制御される。
【００５７】
ＷＳＰＣ２は、変調回路（ＥＮＣ）１５と並列／直列データ変換回路（Ｐ／Ｓ）１４、記録補正回路（ＷＰＣ）１２、プリコーダ（ＰＲＥＣＯＤＥＲ）１３、シンセサイザ（ＷＶＣＯ）１６、記録電流設定回路（ＩＷＣ）６０等を備える。
【００５８】
ＨＤＣ４からの記録情報は、ＥＮＣ１５で磁気記録に適した情報に変換され、更にＰ／Ｓ１４でシリアルのビット列に変換され、更にプリコード処理をＰＲＥＣＯＤＥＲ１３で実施される。その後ビット列が所定の位置に記録されるようにＷＰＣ１２で記録電流の反転位置が補正されてＨＤＡ１に出力される。尚、ＩＷＣ６０の出力電流値は、ＳＰＩＦ３３のレジスタ群（ＲＳＩＦ）で制御される。また、ＥＮＣ１５は、ＨＤＣ４からの記録情報を監視し、プリアンブルの直後かつユーザーデータの直前のシンクバイトが検出されると、ＰＲＥＣＯＤＥＲ１３をシンクバイトの直前でリセットさせ、いつも同じ磁化パターンでシンクバイトが記録されるようにする。
【００５９】
ＲＳＰＣ３は、可変利得増幅回路（ＶＧＡ）１７と利得制御回路（ＧＣＣ）２９と電流出力型ＡＧＣ用ＤＡＣ（ＶＤＡＣ）３０とからなる自動利得調整回路（ＡＧＣ）、電圧制御発振回路（ＲＶＣＯ）２８と位相制御回路（ＰＣＣ）２６と電流出力型ＰＬＬ用ＤＡＣ（ＰＤＡＣ）２７とからなる自動位相同期回路（ＰＬＬ）、プログラマブルフィルタ（ＬＰＦ）１８、Ａ／Ｄ変換器（ＡＤＣ）１９、デジタルトランスバーサル型等化回路（ＴＲＥＱ）２０、（１＋Ｄ）処理回路（１＋Ｄ）２１、最尤復号器（ＭＬ）２２、直列／並列データ変換回路（Ｓ／Ｐ）２３、復調回路（ＤＥＣ）２４、シンクバイト検出回路（ＳＹＮＣＤＥＴ）２５を有する。さらに、係数補正回路（ＣＣＭＰ）３１、誤差検出回路（ＥＲＲＣ）３２、センス電流設定回路（ＩＳＣ）６１等が設けられる。ここで、とりわけＣＣＭＰ３１，ＥＲＲＣ３２，ＴＲＥＱ２０等の構成およびこれらの関係が本発明の特徴的なものとなる。
【００６０】
通常の再生動作時にはＨＤＡ１からの再生信号は、ＶＧＡ１７とＬＰＦ１８とＡＤＣ１９とＴＲＥＱ２０と（１＋Ｄ）２１を介してＰＲ４の出力波形に等化される。この時同時に、（１＋Ｄ）２１の出力で一定の信号振幅になるようにＡＧＣ制御が働き、同様に（１＋Ｄ）２１の出力でのサンプル位相が正しくなるようにＰＬＬ制御が働く。更にＰＲ４波形はＭＬ２２で識別され、Ｓ／Ｐ２３とＤＥＣ２４を介してユーザーデータに再生される。ＳＹＮＣＤＥＴ２５は上述のシンクバイトを検出した時点でＳ／Ｐ２３の変換タイミングを固定させる。
【００６１】
等化回路２０の詳細な構成、係数補正回路３１と誤差検出回路３２の構成と動作については後述する。ここで、ＴＲＥＱ２０やＭＬ２２はデジタル回路で構成されるが、本発明はアナログ方式の等化回路やＭＬを搭載した信号処理回路にも容易に適用可能である。しかし、デジタル回路で構成されたものの方が演算等による調整も含め実用的であり、好ましい。以降は、主にデジタル方式を採用した例について実施例を説明する。また、ＬＰＦ１８はブースト機構があっても、あるいはなくとも良い。
【００６２】
ＳＰＩＦ３３は、スクランブラやデスクランブラ、ＨＤＣ４とのインターフェイス回路、各回路のレジスタインターフェイス（ＲＳＩＦ）３４等を含む。この回路ブロックは、通常の記録再生時に、ＨＤＣ４との間で記録データや再生データを入出力する。また、ＣＮＴ６との間で上記各種回路ブロックのレジスタ内容を設定したり、レジスタ値を出力したりする。
【００６３】
ＨＤＣ４は、誤り訂正回路（ＥＣＣ）等を含む。ユーザーデータにＥＣＣを付加して記録データとしてＤＩＳＫ１０に記録し、ユーザーデータと同様にＥＣＣも再生する。再生したＥＣＣデータによって、ユーザーデータ中の誤りを検出したり、訂正したりする。
【００６４】
ＳＲＶＣ５は、サーボ位置情報のピークホールド回路（Ｐ／Ｈ）、ヘッドシークやディスク回転の制御回路（ＳＣＮＴ）３６、サーボ関係のドライバ（ＳＤＲＶ）３５等を含む。ＣＮＴ６からの指示で、ＬＰＦ１８の再生波形を解析し、ヘッドシークやディスクの回転を制御する。
【００６５】
ＣＮＴ６は、装置バスとの通信制御（ＢＵＳＣ）や、ＨＤＡ１、ＷＳＰＣ２、ＲＳＰＣ３、ＳＲＶＣ５等の制御を含む。主に本実施例の磁気ディスク装置（ＨＤＤ）７が接続される上位の計算機からの記録再生命令に沿って、ＨＤＤ７内部の各回路ブロックを制御する。
【００６６】
本実施例では、これらの回路のうち、ＷＳＰＣ、ＲＳＰＣ、ＳＰＩＦの全てとＳＲＶＣの一部を、信号処理ＬＳＩ（ＳＰＬＳＩ）３８に内蔵している。
【００６７】
次に図８を参照して、等化回路２０と係数補正回路３１の構成について説明する。
【００６８】
等化回路２０のタップ係数を設定するレジスタ４２に着目する。７タップのトランスバーサル型の等化回路（ＴＲＥＱ）２０を用い、等化回器２０のタップ係数（Ｋ０，Ｋ±１，Ｋ±２，Ｋ±３）のうち、センタータップ（Ｋ０）は係数をＫ０＝”１”で固定とし、両隣のタップ係数（Ｋ±１）を同一値（Ｋ＋１＝Ｋ−１）、共通のレジスタとしている。なお、図８の実施例は７タップの例について記述してあるが、前述のように基本的には５タップ以上であれば良い。実施例では等化回路に入力される信号のチャネル密度がＳ＝ＰＷ５０／Ｔｂ＞２となる場合も考慮して７タップとしている。ここで３９は遅延素子、４０は乗算器、４１は加算器である。なお、同一タップ係数に対応したタップ位置の２つのデータは、互いに加算した後に１個の乗算器にて係数乗算してもよいことは明らかである。
【００６９】
係数補正回路３１は、等化回路２０の入力信号（ＡＤＣ出力）の正負の符号のみをビット毎に出力する簡易識別回路４３と、１＋Ｄの出力信号と例えば比較器からなる識別回路４４とから誤差信号ｅを算出する誤差算出回路としての加算器４１と、簡易識別回路４３の出力信号を遅延させる遅延素子３９と、遅延素子３９の出力信号と誤差算出回路の出力信号ｅとの相関値から係数補正量を補正する係数補正量算出回路（ＤＥＬＴＫＣＡＬ）４５と、からなる。
【００７０】
等化回路（ＴＲＥＱ）２０と係数補正回路（ＣＣＭＰ）３１の係数補正時の動作について説明する。ここで、ＣＣＭＰ３１は、（１＋Ｄ）２１の出力でＰＲ４等化が正確に行えるように、ＴＲＥＱ２０のタップ係数を補正する回路であり、通常の再生動作時には作動させない。
【００７１】
係数補正は、以下のような手順により行われる。まず、磁気ディスク上の適当な領域にランダム的なデータパターンを記録する。次に、ＣＣＭＰ３１を動作状態にした上でこのランダム的なデータパターンを再生する。これによって、等化回路２０の入力信号（ＡＤＣ出力信号）と等化回路２０を経て１＋Ｄ処理された信号（１＋Ｄ出力信号）とが逐次ＣＣＭＰ３１に入力される。ＡＤＣ出力信号はＳＤＥＴ４３で符号化され、その出力は遅延素子３９で順次シフトされる。この時、識別回路４４と加算器４１で算出される誤差信号ｅと遅延素子３９の出力がＤＥＬＴＫＣＡＬ４５に入力され係数レジスタ４２のタップ係数が修正される。
【００７２】
ＴＲＥＱ２０のタップ係数補正動作は、ＣＣＭＰ３１の動作期間中、逐次更新を続ける。
【００７３】
この時、等化回路２０のタップ係数のうち、センタータップの両隣の係数（Ｋ±１）は振幅特性と位相特性に大きな影響を与える。もし、係数値の逐次補正過程でＫ＋１≠Ｋ−１を許容するように設定されると、等化回路２０自体が位相特性を持つことになる。この結果、図１に示す自動位相同期回路（ＰＬＬ）の同期している位相（ＡＤＣ１９のサンプルタイミング）がずれてくる。係数補正回路（ＣＣＭＰ）３１は、ＰＬＬとは関係なく位相特性を与えることになるので、位相特性が定まらずＣＣＭＰ３１が補正する係数値も安定しない。サンプルタイミングが極端にずれると等化回路の出力での誤差も増大し、タップ係数Ｋ＋１とＫ−１のバランスが極端にずれた時点でＰＬＬの同期も外れる。
【００７４】
本実施例によれば、Ｋ＋１＝Ｋ−１という制約を付加することによって、係数補正過程においても等化回路のタップ係数のアンバランスによって生じる位相特性の変化がほとんど生じない。従って、自動位相同期回路の位相特性との競合が避けられ、逐次補正型の係数補正回路であっても、高精度に係数補正が可能となる。また、センタータップの係数を”１”に固定することで、自動利得調整回路（ＡＧＣ）との競合も避けられる。
【００７５】
この係数補正アルゴリズムには、例えば通常知られているＣＬＭＳ（クリップトリーストミーンスクエア）等も可能である。
【００７６】
本発明による等化回路２０の代替例を図９を用いて説明する。
【００７７】
この例では、７タップのトランスバーサル型の等化回路２０が用いられる。等化回路２０のタップ係数４２のうち、センタータップから対称位置のタップ係数（Ｋ＋１とＫ−１，Ｋ＋２とＫ−２，Ｋ＋３とＫ−３）は、それぞれ同一値とされる。後半タップ位置のデータは、前半タップ位置のデータと加算器４１によって加算され、乗算器４０にそれぞれ入力される。
【００７８】
この例によれば、レジスタ４２の規模を低減できる。また、等化回路２０の係数補正過程での、等化回路２０とＰＬＬとの位相特性の競合が全く発生しない。
【００７９】
またこの時のＣＣＭＰ３１は、遅延素子３９のラッチデータを複数加算することによる平均的な相関信号によって一つの係数の補正を行なえるので、安定性のよい係数補正が可能である。ＣＣＭＰ３１の回路規模も、全タップ非対称の場合と比較して補正対象となる係数が約１／２となるので、その回路規模も約１／２で済む。等化回路２０自体の回路規模も、最大構成要素である乗算器４０の個数が約１／２となるので、その回路規模も約１／２で済む。
【００８０】
尚、本変形例が有効である孤立磁化に対応した入力波形（孤立波形）の前後対称性Ｔａｓは７％以下であり、これを超える場合はタップ数を増加しても十分に等化回路の性能が発揮できないため、大きな装置性能劣化が伴う。
【００８１】
この時、孤立波形の前後対称性Ｔａｓは、半値幅ＰＷ５０の前縁部をＴ１、後縁部をＴ２とすると、
Ｔａｓ＝｜Ｔ１−Ｔ２｜／ＰＷ５０
（ＰＷ５０＝Ｔ１＋Ｔ２）
として定義している。
【００８２】
図１０に等化回路２０の更に他の実施例を示す。
【００８３】
本例では、７タップのトランスバーサル型の等化回路２０を用い、等化回路２０の負の係数値の設定をタップ遅延素子３９の出力を反転して用いることにより、正の係数値で設定できるように構成している。
【００８４】
磁気記録の孤立磁化再生波形のように、比較的単調に裾を引く波形の場合、この波形を等化するトランスバーサル型の等化回路のタップ係数は、センタータップの係数の符号を正とすると、その両サイドに向かって、負、正、負、正、…と交互に符号が入れ替わることを利用している。
【００８５】
本実施例によれば、予め負の係数になると推定されるタップ位置のデータを反転して出力させることが可能となり、この結果、等化回路の係数ビットの符号がなくなり、等化回路の回路規模が削減される。また、係数設定用のレジスタの規模も削減される。尚、係数値を反転させても同様の効果が得られることは明らかである。
【００８６】
次に図１１を用いて本実施例の係数補正回路（ＣＣＭＰ）３１の構成および動作の詳細を説明する。
【００８７】
本実施例によるＣＣＭＰ３１は、等化回路２０の入力信号（ＡＤＣ出力）を（１＋Ｄ）処理回路２１で（１＋Ｄ）処理した後に、正負の符号のみをビット毎に出力する簡易識別回路４３と、１＋Ｄの出力信号と例えば比較器から構成される識別回路４４とから誤差信号ｅを算出する誤差算出回路としての加算器４１と、簡易識別回路４３の出力信号を遅延させる遅延素子３９と、遅延素子３９の出力信号と誤差算出手段の出力信号ｅとの相関値を算出する相関値算出回路としての乗算器４０と、乗算器４０の出力信号を逐次加算する相関値加算回路としての加算器４１と、加算器４１の出力信号を一定回数加算した信号から係数補正量を算出する係数補正方向算出回路（ＣＣＡＬ）４８と、ＣＣＡＬ４８の出力信号で等化回路の係数値を補正する例えばアップダウンカウンタからなる係数誤差補正回路（ＣＯＵＮＴＥＲ）４９と係数値の入出力を制御するスイッチからなる係数入出力制御回路（ＩＯＳＥＬ）５０と、タップ数設定スイッチ（ＴＡＰＳＷ）４６とからなる。
【００８８】
本実施例による相関値加算回路（加算器）４１は、係数補正を実施した後、一定期間相関値の逐次加算を休止するようにする。具体的には、加算器４１はデータ周期と同一レートの加算クロックＣＬＫ１で逐次加算され、加算されたデータはＣＣＡＬ４８でＣＯＵＮＴＥＲ４９のアップ／ダウン信号に変換される。ＣＬＫ１で３２回の加算操作が実施された後、ＣＬＫ２によってアップ／ダウン信号をＣＯＵＮＴＥＲ４９が受け取り、ＩＯＳＥＬ５０を介してＣＯＵＮＴＥＲ４９に入力されるタップ係数値が更新される。更新されたタップ係数値は、ゲート信号ＳＧＴによってＩＯＳＥＬ５０を介して等化回路２０に反映される。この時、ＣＣＭＰ３１の入力信号である１＋Ｄ出力信号に、直ちに更新されたタップ係数値での出力はでないので、一定期間（例えば等化回路２０と１＋Ｄ処理回路２１の遅延時間）経過した後、リセット信号ＲＳを相関値加算回路４１に入力して、更新前のタップ係数値での相関値の加算情報を捨てるようにする。更に、タップ数設定レジスタ４７の設定値によって、ＴＡＰＳＷ４６を制御し、５タップ設定時には７タップのトランスバーサル型等化回路２０の係数（Ｋ±３）のタップ位置で係数補正しないようにする。この場合、係数（Ｋ±３）を常時”０”とし、係数（Ｋ±３）に対応する係数補正部位の動作を停止させる。
【００８９】
本実施例によれば、係数を補正しながら相関データを得ることはせず、休止期間を設けることにより、相関データの蓄積は、常に一定のタップ係数値のもとで実施される。従って、従来の係数補正アルゴリズムであるＣＬＭＳ（クリップトリーストミーンスクェア）やＬＭＳ（リーストミーンスクェア）で生じうるループ遅延（ＴＲＥＱ２０や係数補正回路３１による遅延）による振動的な誤差が生じない。本質的には開ループであり、ループ遅延を問題にすることなく、平均化（本手段では相関値算出手段に対応）等の信号処理を十分に実施でき（本実施例では３２回としたが任意である）、より高精度化が期待できる。また、本実施例では、タップ係数は複数のタップが同時に更新されるため、収束時間が短い。加算回数にもよるが概ね１セクタ程度（数千ビット）の学習量で十分収束する。
【００９０】
また、等化回路２０に入力される信号の分解能が比較的高く、対称性のよい場合は、タップ数の低減が可能である。本実施例によれば、７タップの係数補正で得られた係数の両端の係数値のみを”０”として等化回路に適用した場合に比較して、係数打切り誤差が生じない良好な係数での等化が可能となる。さらに、タップ係数を”０”とした部分でのゲートの出力が固定されスイッチングしないので、この部分での消費電流が減少し、回路の消費電力を低減できる。
【００９１】
尚、本実施例では、等化回路２０の入力信号（ＡＤＣ出力）をパーシャルレスポンス波形処理（１＋Ｄ処理）２１して係数補正回路３１に用いたが、図８と同様にこれを用いなくとも構成できることは明らかである。また、簡易識別回路４３の出力は、符号のみでなく複数ビットとしてもよい。
【００９２】
ＤＥＴ４４によって得られる誤差信号と等化回路２０の入力信号をパーシャルレスポンス波形処理した信号の簡易識別（ＳＤＥＴ４３）後の信号との相関信号から補正量を算出することにより、相関信号の信号対雑音比が改善される。この結果、係数補正の収束性が改善されるので、データパターンを記憶する手段は不要である。
【００９３】
この実施例によれば、ランダム的な任意のデータパターンでの係数補正が可能となり、ユーザーサイトでの係数補正が可能である。従って、経時的にヘッド媒体の特性が変化する場合でも、例えば電源オン時に係数補正を実施するようにすれば、装置上で常時最適な等化回路条件を維持できる。また、係数補正回路が係数補正を行なうのに必要なデータパターンを特定しないので、装置内や、装置外部にデータパターンを記憶する必要がなく、回路規模も削減できる。
【００９４】
一方、磁気ディスク装置では、一般にディスクとヘッドの組合せは変わらないので、ユーザーサイトでの係数補正を実施せず、装置の出荷時に係数補正動作をするのみで十分な性能を維持できる場合がある。この場合、係数補正時に使用した磁気ディスク上の係数補正用のランダムデータパターンを消去した上で出荷することが可能である。この領域をユーザーデータの記憶領域として使用できるので、装置のフォーマット効率が向上できる。
【００９５】
更に、係数補正回路（ＣＣＭＰ）３１の代替変形例について図１２を用いて説明する。
【００９６】
本実施例では、補正するタップ係数を選択するためのスイッチからなる選択回路（ＴＡＰＳＥＬ）５１と、図１１で詳細に説明した係数補正量算出回路（ＤＥＬＴＫＣＡＬ）４５と、補正したタップ係数値を一時的に保持するレジスタからなる係数一時保持回路（ＣＯＥＦＴＥＭＰＲＳＳ）５２とを有する。選択回路５１と係数一時保持回路５２とは連動し、各タップ係数値の補正量算出時には選択回路５１は一定のタップ位置を選択する。タップ位置の選択順は、センタに近い方からの順とした（基本的には順番は不問）。選択回路５１を制御することによって各タップ係数の係数値が係数一時保持回路５２に決定した時点で全タップ係数を係数レジスタ４２にセットする（信号ＫＳによる）。
【００９７】
本実施例によれば、図１１を参照して説明したように、本発明による係数補正回路３１は、基本的に開ループとなる。従って、等化回路２０に入力される信号の線形性とランダム性が保証できれば、各タップ係数を同一情報で（同時に）補正する必要はない。本手段に示すように、選択回路５１と係数一時保持回路５２とを用いてタップ係数を時分割で補正することが可能であり、これによって回路規模が大幅に削減される。
【００９８】
更に、係数補正回路（ＣＣＭＰ）３１の他の実施例について図１３を用いて説明する。
【００９９】
本例では、等化回路２０の係数補正回路３１の入力信号であるＡＤＣ１９の出力信号と１＋Ｄ出力信号とを入力し、間引いたクロックで動作させる。本実施例での間引き数は１であり、間引きクロックの周波数は、データクロック周波数の１／２である。ＳＤＥＴ４３の出力を、データクロックでラッチした後に間引きする系列と、直接間引きする系列との２系列を用いる。これによって、ＴＲＥＱ２０の各タップ位置に対応した入力信号を間引きクロックで得ることができる。
【０１００】
前述のように、本発明による係数補正回路では、タップ係数位置に対応した等化回路入力信号と等化回路の出力信号の誤差信号が得られればよい。従って、等化回路入力信号と等化回路の出力信号の誤差信号は必ずしも連続して得る必要はなく、本手段のように間引くことが可能である。
【０１０１】
本実施例によれば、間引くことによって、係数補正回路の動作周波数を１／（間引き数＋１）にすることができ、回路規模を増加することなく、係数補正動作時の大幅な低消費電力化が可能となる。
【０１０２】
更に図１４を用いて、係数を求める手段の代替例を説明する。
【０１０３】
この例では、等化回路の係数補正を外部で実施する構成であり、係数補正回路３１は用いない。
【０１０４】
本実施例では、トランスバーサル型等化回路２０に入力する信号（ＡＤＣ１９の出力）を、データクロックの周期で等化回路２０の全タップ数の２倍以上の長さのデータ区間保持するためのラッチからなるデータ保持回路５３を有すると共に、データ保持回路５３の保持データをデータクロックとは別のクロック（読み出しクロック）と切り変えることによって外部に出力するスイッチからなる選択回路（ＣＬＫＳＥＬ）５４を用いる。
【０１０５】
等化回路２０のタップ係数を求める手法としては、前述の逐次修正型の他に、等化回路の入力信号をシリアルに相当量を記憶し、これらの入力信号列に対応した理想出力列を与えることによって、一般的によく知られているウィナーフィルタ（２乗誤差を最小とするタップ係数を持つフィルタ）係数を得る方法がある。
【０１０６】
本実施例を用いて、保持したデータを外部に取りだし、外部のパソコンや、磁気ディスク装置内のコントローラＣＮＴ６等で、マトリクス演算によって最適解を得ることが可能である。
【０１０７】
本実施例によれば、データ保持回路５３のデータ区間長はパターン等を工夫することで、等化回路のタップ数の約２倍程度まで低減でき、係数補正回路を構成する場合よりも回路規模を削減できる可能性がある。但しデータ区間長が長い方が雑音の影響を避けられるので、より良好なタップ係数を得られるのは明らかである。
【０１０８】
次に本実施例の各パラメータの最適化のための回路である誤差検出回路（ＥＲＲＣ）３２について図１５を用いて説明する。
【０１０９】
この回路３２は、識別回路（ＭＬ）２２の入力と同じ入力信号とする例えば比較器からなる第２の識別回路（ＤＥＴ２）５５と、入力信号と第２の識別回路５５の出力信号とから第２の識別回路での誤差信号を算出する誤差算出回路としての加算器４１と、一定の閾値を設定（レジスタ５７）して閾値以上の誤差信号でカウント信号を出力する例えば比較器からなる判別回路（ＤＩＳＴ）５６と、カウント信号をカウントするカウンタ（ＣＯＵＮＴＥＲ）４９とからなる。
【０１１０】
信号処理回路内の識別回路への入力信号と等化回路の目標振幅との誤差信号を上記第２の識別回路と誤差算出回路（即ち加算器４１）とで求める。この誤差信号と上記判別手段に設定された一定の閾値とを比較して、誤差信号が閾値以上の場合に判別出力を”１”とし、そうでない場合は”０”とする。上記カウンタは判別回路の出力が”１”の場合のみカウントアップする。なお、本実施例では、ＤＥＴ２をビット毎の識別器としたが、図１のＭＬ２２をＤＥＴ２の代りに用いても良い。
【０１１１】
上記誤差検出回路内の誤差信号は図４に示すように”０”を中心に正負に分布し、ほぼ正規分布とみなされる。従って、誤差信号の分散値と上記判別回路の閾値によって全母数に対するカウントの比が決まる。すなわち、全母数と閾値とカウント数が決まれば誤差信号の分散値が求められる。一般に装置内の識別回路の性能（ＢＥＲ）は、識別回路に入力される信号品質（例えば分散値）で決まるので、分散値を求めることで装置のＢＥＲが推定できる。
【０１１２】
また、各パラメータを最適化する場合、各パラメータの設定値を変えることよる分散値の違いを検出できれば十分である。装置性能を支配する個々の要因を個別に抽出して誤差（分散）が最小となるパラメータ値を求めることで、各パラメータの最適化が可能となる。
【０１１３】
本実施例によれば、母比率の精度を誤差１〜２％にするために必要な母数（サンプル数）は数千であり、数百バイト（概ね１セクタ）の情報量で十分である。
【０１１４】
従って、従来のＢＥＲの測定による最適化と比較して、１０万分の１程度の時間で済む。このため、より多くの最適化を要するパラメータの最適化が比較的容易に短時間で実施でき、装置性能の向上が期待できる。更には調整時間の短縮による装置コストの低減も期待できる。
【０１１５】
なお、誤差検出回路は等化回路に出力モニタ等を設けることによって、磁気ディスク装置の調整用の治具として装置外部に設けることも容易に実施できる。
【０１１６】
上記実施例では、識別回路５５で比較の対象とされる識別レベルは、固定的なものとしたが、図１６に示す第２の識別回路（ＤＥＴ２）５５の識別レベルを識別レベルレジスタ５８で任意に設定できるように変形してもよい。
【０１１７】
誤差検出回路の第２の識別回路の識別レベルを任意に設定可能とすれば、閾値を変えての識別が可能となり、この時以下のような利点が生じる。通常第２の識別回路は＋１、０、−１の３値を識別するために、＋０．５、−０．５の２値の識別レベルを持つ。ここで例えば、等化回路の出力データパターンとして、＋１と−１の２値しか取りえないデータパターンを識別する場合、上記の識別レベルでは誤差や雑音の大きさによっては識別誤りが生じやすい。
【０１１８】
本実施例によれば、閾値（識別レベルレジスタ値）を”０”に近く設定すれば、実質的に２値の識別回路として動作させることができ、識別性能が向上する（耐雑音性が約２倍に向上）と共に、誤差信号もより正確な値が得られる。従って、より正確な装置の最適化が可能となる。
【０１１９】
更に、レジスタ５９を付加して、第２の識別回路（ＤＥＴ２）５５の識別レベル数を設定するようにすることも可能である。
【０１２０】
第２の識別回路を１つの閾値（０）を持つ２値出力（＋１，−１）の識別回路として動作させることができれば、特定のデータパターン時に識別性能を向上させる（耐雑音性が２倍に向上）ことが可能である。本実施例では、レジスタ５９で第２の識別回路の識別レベル数（０，１，２）を設定する。ＤＥＴ２は、識別レベル数、即ちレジスタ５９の値が”２”の時は、レジスタ５８で設定される値を正負の閾値（レジスタ５８の値が０．５なら、閾値は−０．５と＋０．５）とする３値の出力（＋１，０，−１）の識別回路として動作し、識別レベル数が”１”の時は、レジスタ５８に関係なく閾値は”０”で２値の出力（＋１，−１）の識別回路、レジスタ５９が”０”の時は、ＤＥＴ２の出力は”０”となるように動作する。
【０１２１】
本実施例によれば、レジスタ５８のみによって識別レベルを任意に設定することができる。更にレジスタ５８と５９を併用することよって、誤差信号がさらに正確に得られる。また、識別レベル数を”０”に設定した時、ＭＬへの入力信号をそのまま判別手段に入力できる。
【０１２２】
本発明による実施例の誤差検出回路３２を用いた記録電流値の最適化について説明する。
【０１２３】
本実施例を用いた記録電流値の最適化では、信号処理回路３８の記録電流設定レジスタと記録電流設定回路６０と記録電流出力端子を用いる。
【０１２４】
磁気ディスク装置７の記録ヘッド９の記録電流値と信号処理回路３８に入力される再生出力振幅の関係は、ほぼ図５に示すようになる。一般に再生ヘッド８が検出する再生出力振幅が大きいほど再生信号の品質は良い。この時、例えば信号処理回路３８の識別手段（ＭＬ）２２の入力信号が・・＋１，＋１，−１，−１，＋１，＋１・・パターンに対応した信号となるような繰り返しデータを記録すると、自動利得調整回路（ＡＧＣ）によって平均的な信号振幅は、正負の等化目標値の２レベルのみとなり、”０”に対応するレベルは存在しない。再生出力振幅が小さな程、信号に対して雑音の比率が増加するので、誤差信号が増大し、誤差検出回路３２の判別手段に入力される信号の分散も図５に示すように増加する。
【０１２５】
従って、誤差検出回路３２の判別手段で負の適当な閾値で判別し、閾値以上となる場合を、記録電流値を変えて記録する毎に実施することによって、カウント値が最大となる（即ち信号対雑音比が最大となる）場合の記録電流値を求めることが可能である。なお、上記特定パターンとなる記録信号の再生では、信号がほぼ単一の周波数成分しか持たないことから、等化回路等の誤差や、記録補正回路の誤差、再生ヘッドの非線形性などが影響しにくくなり、精度の高い記録電流の最適化が可能となる。また、判別手段の閾値を変えて複数回測定した結果を用いれば、例えば直流オフセットによる精度劣化を回避できるなど、高性能化が図れることは明らかである。
【０１２６】
次に本発明による実施例の誤差検出回路３２を用いたセンス電流値の最適化について説明する。
【０１２７】
本実施例を用いたセンス電流値の最適化では、信号処理回路３８に再生ヘッド８のセンス電流設定レジスタとセンス電流設定回路６１とセンス電流出力端子を用いる。
【０１２８】
磁気抵抗効果素子を磁気ディスク装置７の再生ヘッド８とする場合、ヘッド８のバイアス磁化が最適化されていないと、孤立磁化の極性の違いで再生波形の振幅が異なる現象が生じる。この孤立波形は交流結合して信号処理回路３８に入力されるため図６に示すように識別信号の０レベルがずれる。従って、磁気ディスク上の磁化状態として最も磁化密度が疎になるような記録パターンで記録し、センス電流を変える毎に下記に示すＥＲＲＣ３２による誤差検出を実施する。
【０１２９】
即ち、第２の識別回路の識別レベル数を”０”とし、識別回路の入力信号がそのまま判別手段に出力するようにすると共に、判別手段の閾値を”０”に設定して、一定期間閾値”０”以上となる場合をカウントする。センス電流によるバイアス磁化が最適化されておらず振幅比が異なる場合には、誤差信号の平均値が”０”からずれるので、全母数に対するカウント値の比率が１／２からずれる。なお、識別回路２２の入力信号が量子化されている場合、カウント比率は最適なセンス電流の設定において、やや大きめにシフトするため、量子化のビット数を考慮する必要があることは明らかである。
【０１３０】
本実施例によれば、誤差信号の平均値の”０”からのずれが基準値以下であり、かつ分散が最も小さいセンス電流値を選択することにより、センス電流の最適化が可能となる。また、この時、等化回路の係数値や、記録補正量は最適化されている必要はない。
【０１３１】
次に本発明による実施例の誤差検出回路３２を用いたＡＤＣの直流オフセット補正量の最適化について説明する。
【０１３２】
本実施例を用いたＡＤＣの直流オフセット補正量の最適化では、ＡＤＣ１９に直流オフセット補正用のオフセット設定回路６２とオフセット補正レジスタを用い、無信号状態のオフセット量を、誤差検出回路３２で検出する。
【０１３３】
識別回路２２の入力信号がほぼランダム的な小さな回路雑音のみとなるようにし、オフセット補正量の設定を変える毎に誤差検出回路３２で誤差検出を実施することによって、誤差信号の平均値の”０”からのずれが最も小さいオフセット補正量を最適オフセット補正量とする。なお、等化回路２０や識別回路（ＭＬ）２２がアナログ回路の場合、ＭＬ２２の入力部分にオフセット設定回路６２を設けるのが適切であることは明らかである。
【０１３４】
本実施例によれば、比較的容易に回路部のオフセット調整が可能となる。なお、等化回路の係数値などは基本的には任意で良い。
【０１３５】
更に他の代替例として、上述のものとはオフセットの検出方法を異なるようにしてもよい。
【０１３６】
本実施例を用いたＡＤＣの直流オフセット補正量の最適化では、信号処理回路３８に直流オフセット補正用のオフセット設定回路６２とオフセット補正レジスタを用い、単一周波数の信号を入力して誤差検出回路３２を用いるようにしている。
【０１３７】
記録データを単一記録周波数状とし、前述の実施例で示した記録電流値の最適化での説明と同様な誤差検出を行なう。オフセットが生じると、それを識別回路入力での等化目標値に補正するようにＡＧＣやＰＬＬの制御がかかるが、ＡＧＣやＰＬＬには基本的にオフセットを補正する機能がないので、制御動作の結果としてジッタ（雑音）が増加するか、等化目標値からのずれが生じる。従って、オフセット補正量の設定を変える毎に誤差検出を実施することによって、識別回路２２の入力の誤差の分散が最も小さくなるオフセット補正量を探索し、この時のオフセット補正量を最適オフセット補正量とする。
【０１３８】
本実施例によれば、前述の記録電流値の最適化と同一手段をとれる。従って、記録電流の最適化に先立って、本実施例で示したオフセット調整が実施でき、調整時間の短縮が図れる。なお、等化回路の係数値や記録補正量、記録電流値、センス電流値などは基本的には任意で良い。
【０１３９】
次に本発明による実施例の誤差検出回路３２を用いた等化回路２０のタップ係数値の最適化について説明する。
【０１４０】
本実施例を用いた等化回路２０のタップ係数値の最適化では、等化回路２０に特性を与える係数値レジスタと誤差検出回路３２とを用い、係数補正回路３１を用いない。特定の記録再生領域で、係数補正回路３１を用いた係数補正を実施した時、近接した他の領域の係数値がおおよそ推定できる場合がある。この場合、係数値レジスタにセットした推定した係数値で誤差検出を実施し、誤差値によって推定した係数値を採用するかどうかを判断する。
【０１４１】
この時、記録データをランダム的なデータとし、第２の識別回路の識別レベル数は”２”とする。
【０１４２】
本実施例によれば、通常のユーザデータの再生時においても、係数値レジスタに係数値をセットして、誤差検出回路３２で誤差量をチェックすることによって、係数値が適当かどうかを判定できる。さらには、とりうる係数値の組合せを数種類用意しておき、これらの中から等化誤差の分散が最も小さい係数値を選択して採用することも可能となる。
【０１４３】
次に本発明による実施例の誤差検出回路３２を用いた記録補正量の最適化について説明する。
【０１４４】
本実施例を用いた記録補正量の最適化では、データ記録時の磁化反転位置をデータシーケンスに応じて補正する記録補正回路１２の補正値レジスタを用いる。
【０１４５】
記録密度が高くなって、ビット間隔が近接すると、磁化の反転位置が近接するといった現象が生じる。このために、記録補正回路１２では予め磁化が移動する量を記録データシーケンスから推定して、磁化の反転位置を補正しながら記録する。この時、正確に補正できたかどうかを、誤差検出回路を用いて判断する。
【０１４６】
この時、記録データをランダム的なデータとし、記録補正回路１２の補正値レジスタを変えて記録し、記録したデータを再生する度に誤差検出を実施する。識別回路の入力の誤差の分散が最も小さい記録補正値を選択することにより、記録補正量の最適化が可能である。
【０１４７】
上述した誤差検出回路３２の更に他の変形例を図１７を用いて説明する。
【０１４８】
本例では、識別回路２２の入力信号を入力信号とし、閾値以上の入力信号でカウント信号を出力する判別回路５６と、判別回路５６から出力されるカウント信号をカウントするカウンタ４９と、閾値を設定するレジスタ５７とを備えて構成される。
【０１４９】
本実施例によれば、識別回路の入力信号がほぼランダム的な回路雑音のみとなるようにし、オフセット補正量の設定を変える毎に誤差検出を実施することによって、等化回路出力の誤差信号の平均値の”０”からのずれが最も小さいオフセット補正量を選択することにより、オフセット補正量を最適化できる。同様にして、磁気抵抗効果型再生ヘッドのセンス電流の最適化が可能である。
【０１５０】
本発明の図１７に示した誤差検出回路３２の他の変形例を図１８を用いて説明する。
【０１５１】
誤差検出回路３２は、識別回路２２の入力信号を入力信号とし、閾値未満の入力信号でカウント信号を出力する第１の判別回路５６と、第１の判別回路５６から出力されるカウント信号をカウントする第１のカウンタ４９と、閾値を超える入力信号でカウント信号を出力する第２の判別回路５６１と、第２の判別回路５６１から出力されるカウント信号をカウントする第２のカウンタ４９１と、第１のカウント手段４９のカウント値から第２のカウンタ４９１のカウント値を減算する加算器４１と、閾値を設定するレジスタ５７とを有する。
【０１５２】
本実施例によれば、等化回路の出力信号をそのまま誤差カウントすることによって、オフセット調整の最適化や磁気抵抗効果型再生ヘッドのセンス電流の最適化が可能である。
【０１５３】
本発明の図１７に示した誤差検出回路３２の更に他の変形例を図１９を用いて説明する。
【０１５４】
本例では、図１７もしくは図１８の実施例に示した誤差検出回路３２を用い、更に識別回路２２の入力信号のうち、符号ビット（ＳＢ）を除いた信号を入力信号とする。
【０１５５】
識別回路の入力信号（等化回路の出力信号）の符号ビットを除くと、この時の信号は、もとの信号が負の場合正の信号に変換され、正の信号の場合変化しない（もとの信号が２の補数表現の場合）。等化回路の出力信号が＋１，＋１，−１，−１，＋１，＋１，−１，−１，‥というようにほぼ単一の周波数成分である場合、この時の符号ビットを除いた信号は図７に示すように変換される。
【０１５６】
本実施例によれば、判別手段の閾値を等化回路の等化目標値付近に設定すれば、目標値からの誤差の分散を検出できる。
【０１５７】
本発明の図１７に示した誤差検出回路３２の更に他の変形例を図２０を用いて説明する。
【０１５８】
この例では、上記の誤差検出回路と異なるもう一つの誤差検出回路を用いる。
【０１５９】
図１８もしくは図１９と図２０の実施例に示した誤差検出回路３２を用いる。識別回路２２の入力信号のうち、符号ビット（ＳＢ）を除いた信号を入力信号とする第１のモードと符号ビット（ＳＢ）も入力信号とする第２のモードとを有し、モードの切り替えをレジスタ６４で設定する。
【０１６０】
本実施例によれば、上記第２の識別回路を用いるよりも、より簡単な回路となり、ほとんど同一の手法でオフセット調整、記録電流の最適化、センス電流の最適化が可能である。
【０１６１】
次に本発明のＰＲＥＣＯＤＥＲ１３のリセット手段について説明する。
【０１６２】
本実施例では、各種パラメータの最適化に必要な特定の記録データパターンの記録や再生の信頼性を向上させるために、データの記録時に、プリコーダ１３をデータ開始を示すバイトである”シンクバイト”の直前でリセットする回路を用いる。
【０１６３】
本実施例によれば、シンクバイト以降のデータパターンの磁化状態が規定でき、上記各パラメータの最適化に必要な特定のパターンの記録が可能となる。また、磁気ディスク装置７の出荷時のチェック時に記録する特定のパターンも、磁化状態を規定しながら記録することができ、装置の信頼性向上が期待できる。
【０１６４】
本発明のシンクバイト符号列について図２１と図２２を用いて説明する。
【０１６５】
本実施例では、各種パラメータの最適化に必要な特定の記録データパターンの記録や再生の信頼性を向上させるために、シンクバイト検出回路２５に本発明によるシンクバイトに対応する符号列を適用する。シンクバイトに対応する符号列はレジスタ６８にセットされ、これとＭＬ出力の符号列とを論理素子ＥＯＲ回路（ＥＯＲ）６６で比較し、その全出力ビットを論理素子ＮＯＲ回路（ＮＯＲ）６７で処理することによって、シンクバイトの検出信号を構成し、検出結果をＳＰＩＦ３３を介してＨＤＣ４へ出力する。ここで、図２２に示すように、データ”１”で磁化反転を生じ、データ”０”で記録電流方向を維持する記録方式を用い、シリアルデータの先頭が”０”で始まると共に、シリアルなデータ系列中にデータ”１”が連続して存在しないシンクバイトの符号列とする。さらには、上記実施例に加えて、シンクバイトに対応するＭＬ出力での符号列の”０”と”１”の系列が、シンクバイト以前に連続的に記録される先行バイトに対応するＭＬ出力での符号列の”０”と”１”の系列に対して、データ系列の１／２以上異なっているシンクバイトの符号列とする。ここでは、符号列（ＮＲＺＩ）では、”００１０００１００”とし、ＭＬ出力に対応したレジスタ６８には”００１１００１１０”をセットしている。
【０１６６】
本実施例によれば、先行して記録される自動利得調整回路と自動位相同期回路のための先行バイトのデータパターンと干渉せず、かつ記録時の非線形歪も生じにくいシンクバイトとすることが可能となる。従って、記録電流やセンス電流、等化回路の係数が最適化されていなくとも比較的容易にシンクバイトを検出できる。
【０１６７】
本発明の他の実施例として、図１に示すように自動利得調整回路（ＡＧＣ）の目標振幅値を、レジスタ設定によって可変とする目標振幅値設定手段をＧＣＣ２９に用いる。
【０１６８】
本実施例によれば、入力信号の分解能が低い場合、ＡＧＣの目標振幅値を小さくすることによって、信号処理回路の各部で信号が飽和するのを防止することができ、例えばインパルス状の雑音にも耐えうる。また、入力信号の分解能が高い場合は、逆にＡＧＣの目標振幅値を大きくすることによって、ＡＤＣ１９の量子化雑音、ＶＧＡ１７やＬＰＦ１８等が発生する回路雑音等が信号雑音に対する比率を小さくでき、装置性能（例えばＢＥＲ）を向上させることができる。
【０１６９】
本発明の他の実施例を図２３を用いて説明する。
【０１７０】
この例は、本発明を２チップ信号処理ＬＳＩとして磁気ディスク装置に適用したものである。
【０１７１】
全ての信号処理の構成要素を含む１チップのＬＳＩとして実現できるのが好ましいが、消費電力が大きい場合には２チップ以上に分割するのが好ましい。
【０１７２】
このような問題を解決するために、本実施例では、大別してアナログチップ３８−Ａとデジタルチップ３８−Ｄの２チップ構成のＬＳＩとし、デジタルチップ３８−Ｄの自動利得調整回路（ＡＧＣ）及び自動位相同期回路（ＰＬＬ）の各制御回路の出力を電流出力型のＡＤＡＣ３０及びＰＤＡＣ２７を介してピン出力し、アナログチップ３８−Ａの可変利得増幅回路（ＶＧＡ）１７と電圧制御発振回路（ＲＶＣＯ）２８に入力している。他にもアナログチップ３８−Ａには、ＶＧＡ１７，ＬＰＦ１８，ＡＤＣ１９，ＲＶＣＯ２８，ＷＶＣＯ１６，Ｐ／Ｈ６９，サーボ信号のグレイコードのコンパレータ（ＣＭＰ）７０等を含む。
【０１７３】
本実施例によれば、デジタルチップからＤＡＣの電流で出力することにより、自身のチップから混入しうる雑音の影響を小さくできると共に、数ビットのデジタル信号として出力する場合に比べてピン数も大幅に削減できる。また、アナログ的設計法、レイアウト法を必要とするＡＤＣ，ＲＶＣＯ，ＷＶＣＯはアナログチップに配置する方が、性能上あるいは回路規模や消費電力の観点から望ましい。もちろんこれらをデジタルチップに配置することも可能であり、その場合には、アナログ、デジタルチップ間の信号ピン数を更に削減できる。
【０１７４】
本実施例において、信号処理ＬＳＩと磁気ディスク装置の他の回路部分との信号インターフェイスに以下のような特徴がある。
【０１７５】
第１に、アナログ信号であるＲ／ＷＩＣからの再生信号や、記録電流、センス電流の設定信号、及びＰ／Ｈの出力信号はアナログＬＳＩに入出力となる。第２に、デジタル信号であるＨＤＣ，ＣＮＴとの間の信号はデジタル入出力となる。
【０１７６】
第３に、アナログＬＳＩとデジタルＬＳＩの間の信号は、ＡＤＣ後のデジタル信号、ＲＶＣＯ，ＶＧＡの制御信号であるＤＡＣ電流信号である。
【０１７７】
２チップ構成とすることにより、それぞれのチップで、プロセス設計法、製作法等を別々に選定することが可能になり、個々の性能アップ及び開発効率の向上が期待できる。例えば、アナログチップはアナログ特性として良好でかつ実績のあるバイポーラやＢｉＣＭＯＳプロセスで製作し、デジタルチップは低消費電力化が容易なＣＭＯＳプロセスで作成することが可能である。もちろん同一のプロセス、例えばＢｉＣＭＯＳ、あるいはＣＭＯＳプロセスで作成することも可能である。また、設計、製作法の一つとして、レイアウトに関して、アナログ部はマニュアルで、デジタル部は自動レイアウトでというようにそれぞれに最適な手法で実施することが可能である。また、消費電力が分散することによる低価格パッケージの使用、個々のチップサイズが小さくなることによる歩留まり向上、などによってＬＳＩチップとしての低コスト化が期待できる。さらには、それを用いた磁気ディスク装置の低コスト化が期待できる。なお、上記実施例では２チップの例を示したが、本発明はこれに限らず３チップ以上の構成としてもよい。
【０１７８】
尚、本発明は最尤復号やＰＲ４に限定されるものではなく、他の公知の振幅弁別方式を用いるものでもよい。ＥＰＲ，ＥＥＰＲといったパーシャルレスポンスの波形処理と最尤復号との組合せ、さらにトレリス符号化変調方式との組合せにも適用できる。
【０１７９】
【発明の効果】
高速転送対応の信号処理回路または磁気記録再生装置に、本発明による等化回路の係数補正回路や誤差検出回路等を適用することにより、回路や装置の各種パラメータの最適化が比較的容易に、しかも短時間に行える。このため、信号処理回路や磁気記録再生装置の高性能化はもちろん、調整時間の短縮の効果もあり、回路および装置コストの大幅な低減が期待できる。
【図面の簡単な説明】
【図１】本発明を磁気ディスク装置に適用した実施例を示す図である。
【図２】磁気ディスク装置の位相マージン測定結果を示す図である。
【図３】磁気ディスク装置の位相マージン測定結果から最適記録電流を決定する方法を示す図である。
【図４】本発明による識別回路入力信号のヒストグラムと誤差信号のヒストグラムである。
【図５】記録電流による再生出力振幅と、振幅の差による誤差分布の違いを示す図である。
【図６】孤立波形の極性の違いで振幅が異なる場合の信号処理回路への入力波形である。
【図７】符号ビットの除去による信号変換を示す図である。
【図８】本発明の実施例の等化回路と係数補正回路を示す図である。
【図９】本発明の実施例の等化回路の代替例を示す図である。
【図１０】本発明の実施例の等化回路の他の例を示す図である。
【図１１】本発明の実施例の係数補正回路の詳細を示す図である。
【図１２】本発明の実施例の係数補正回路の代替変形例を示す図である。
【図１３】本発明の実施例の係数補正回路の他の例を示す図である。
【図１４】本発明の実施例の係数補正回路の代替例を示す図である。
【図１５】本発明の実施例の誤差検出回路を示す図である。
【図１６】本発明の実施例の誤差検出回路の変形例を示す図である。
【図１７】本発明の実施例の誤差検出回路の変形例を示す図である。
【図１８】本発明の実施例の誤差検出回路の変形例を示す図である。
【図１９】本発明の実施例の誤差検出回路の変形例を示す図である。
【図２０】本発明の実施例の誤差検出回路の変形例を示す図である。
【図２１】本発明の実施例のシンクバイト検出回路を示す図である。
【図２２】本発明の実施例のシンクバイト検出回路を説明する図である。
【図２３】本発明の他の実施例を示す図である。
【符号の説明】
１…ＨＤＡ，２…記録信号処理回路（ＷＳＰＣ），３…再生信号処理回路（ＲＳＰＣ），４…ＨＤＣ，５…サーボ信号処理回路（ＳＲＶＣ），６…装置コントローラ（ＣＮＴ），７…磁気ディスク装置（ＨＤＤ），８…ＭＲヘッド，９…ＩＮＤヘッド，１１…Ｒ／ＷＩＣ，１７…ＶＧＡ，１８…プログラマブルフィルタ（ＬＰＦ），１９…Ａ／Ｄ変換器（ＡＤＣ），２０…トランスバ−サル型フィルタ（ＴＲＥＱ），２２…ビタビ復号器（ＭＬ），２５…シンクバイト検出回路（ＳＹＮＣＤＥＴ），３１…係数補正回路（ＣＣＭＰ），３２…誤差検出回路（ＥＲＲＣ）。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a signal processing circuit used in an information recording / reproducing apparatus such as a magnetic disk apparatus and a magneto-optical disk apparatus, and more particularly, in an apparatus using partial response processing, various types of optimization at the time of optimization, recording and reproduction of an equalization circuit. The present invention relates to a coefficient optimization circuit and method in an equalization circuit having a function of predicting discrimination performance such as optimization of conditions such as a recording current value and a DC offset correction amount.
[0002]
[Prior art]
In this type of information recording / reproducing apparatus, it is necessary to optimally set various control parameters for recording and reproducing signals. For example, the recording current value of a magnetic disk device is optimized as follows. That is, after a certain recording current value is set and recorded on the magnetic disk, the bit error rate (BER) is measured while changing the phase of the discrimination window of the phase discriminator that is the discriminator of the reproduction signal processing circuit, and sufficient BER is obtained. The phase width (phase margin) of the discrimination window from which (for example, 1.0E-8 or less) is obtained is measured. FIG. 2 shows a so-called bucket curve. This measurement is performed every time the recording current value is changed, and the phase margin at each recording current value is measured. The relationship between each recording current value and the phase margin is examined (FIG. 3), and the recording current value that maximizes the phase margin is set as the optimum value.
[0003]
In the BER evaluation in this type of phase discrimination device, at least a minute order time is required to obtain a bucket curve as shown in FIG. Therefore, it takes several minutes to optimize the recording current.
[0004]
Actually, in addition to the recording current value, the correction amount of the inversion position of the recording current (referred to as recording correction), the characteristics of the equalization circuit, the identification level of the discriminator, and the like are optimization parameters.
[0005]
Moreover, since these parameters are evaluated using a random pattern, they cannot be evaluated independently of each other. Therefore, in order to optimize each parameter with high accuracy, it is preferable to measure the bucket curve by the product of the number of parameters and the number of divisions of each parameter, and the optimization takes an enormous amount of time. When the variation of the magnetic head and the recording / reproducing circuit is large, it is necessary to optimize the apparatus and each head, and further time is required.
[0006]
In addition, there is a technique described in Japanese Patent Laid-Open No. 3-144969 regarding the case of identifying by amplitude discrimination. This method predicts the BER of a device by comparing a sequence of digital signals input to a discriminator with a sequence of reference signals and measuring a histogram of error values. The number of bits required to measure the histogram with sufficient accuracy may be several thousand to several tens of thousands of bits. Compared with the conventional example (1.0E + 8 bits or more) in the above-described phase discrimination in which the BER is directly measured. Less time is required, and the time required for optimization of various parameters is short.
[0007]
However, the evaluation based on the prediction of BER in the apparatus described in Japanese Patent Laid-Open No. 3-144969 requires a relatively large-scale evaluation mechanism for measuring a histogram of error values. In addition to determining error values in real time, counters or memories are required for the number of histograms. When this histogram measurement is performed inside the apparatus, an increase in circuit scale is inevitable. Also, when measuring the histogram outside the device while monitoring the discriminator input signal on the board, the measurement at the bit rate of the device is carried out, so in a device that supports high-speed transfer exceeding 100 Mbps, it is extremely large in mounting. There are difficulties.
[0008]
On the other hand, as a method for optimizing the tap coefficient of the equalization circuit, there is a method described in JP-A-2-150114. This is because the reproduction waveform corresponding to one magnetization reversal (so-called isolated magnetization reproduction waveform) of an information recording / reproducing apparatus such as a magnetic disk device or a magneto-optical disk device can be simulated by a Lorentzian waveform. Since the method of subtraction is almost the target, this shows the coefficient correction means and method of a 3-tap symmetrical coefficient transversal equalizer circuit, so-called cosine equalizer circuit. A training area of several bytes is provided, and coefficient correction is performed in real time.
[0009]
In the case of optimizing only one tap coefficient such as a cosine equalization circuit, the technique disclosed in the above Japanese Patent Laid-Open No. 2-150114 is preferable. However, when attempting to record at a higher density, the resolution of the reproduced waveform is reduced, the base is long and the tail is long, and the symmetry of the reproduced waveform is lost. Sufficient equalization performance cannot be obtained.
[0010]
On the other hand, CLMS (Clip Tree Mean Square; sequential correction type coefficient correction algorithm such as CLMS) is known as a coefficient correction algorithm that can obtain an optimum value of a plurality of tap coefficients with relatively high accuracy. However, in a device that recovers the clock for the equalization circuit from the signal obtained at the subsequent stage of the equalization circuit, the competition between the phase characteristic and the clock phase due to the asymmetry of the tap coefficient of the equalization circuit in the coefficient correction process Will occur and the characteristics of the equalization circuit will not be determined. In addition, there is a problem in that the oscillation of the coefficient in the converged state is unavoidable due to the delay of the equalization circuit and the coefficient correction circuit and the finite number of bits of the digital circuit, and sufficient performance cannot be obtained.
[0011]
In order to execute the coefficient correction operation, the HDC 4 needs to normally raise the read gate in the data area. For this purpose, at least the ID must be readable even under the condition of the equalizer circuit that is not optimized. . Therefore, the data pattern (herein referred to as “sync byte”) indicating the separation between the AGC / PLL pull-in area and the data area needs to be a specific pattern that can be easily identified.
[0012]
Furthermore, when such a signal processing circuit is made into an LSI, the circuit scale becomes enormous, so it is important to consider the chip area, power consumption, the number of pins, cost, and the like. It is preferable if it can be realized as a one-chip LSI including all components. However, when the power consumption is large, for example, it is important to determine which part to divide into two chips or more.
[0013]
[Problems to be solved by the invention]
An object of the present invention is to perform signal processing that can be realized by a high-performance, smaller circuit capable of correcting amplitude characteristics with high accuracy and correcting phase characteristics in a combination of a sequential correction type coefficient correction circuit and an equalization circuit. An object is to provide a circuit or an information recording / reproducing apparatus using the circuit.
[0014]
Another object of the present invention is to provide a method and apparatus for optimizing various control parameters capable of realizing optimization of various control parameters of an information recording / reproducing apparatus in a relatively short time.
[0015]
Another object of the present invention is to provide a more efficient LSI configuration when a reproduction signal processing circuit is realized by dividing it into a plurality of chips of LSIs.
[0016]
[Means for Solving the Problems]
The object of the present invention is achieved by a signal processing circuit including an equalization circuit and a sequential correction type coefficient correction circuit according to the following configuration.
[0017]
For this signal processing circuit, a transversal type equalization circuit having 5 taps or more is used, and among the tap coefficients of the equalization circuit, tap coefficients on both sides of the center tap are defined to be the same value. From the simulation results by the present inventors, if the tap coefficients on both sides of the center tap are set to the same value, even if the two tap coefficients at both ends are free, competition with the phase characteristics of the automatic phase synchronization circuit can be avoided. It has been found that even a correction type coefficient correction circuit can stably perform coefficient correction. This is because the waveform distortion after equalization can be minimized even if the signal input to the equalization circuit has phase distortion by taking different values of the tap coefficients provided at both ends at least. It is. At this time, the phase distortion of the signal appears as anteroposterior symmetry Tas of the isolated waveform,
Tas = | T1-T2 | / PW50
(PW50 = T1 + T2)
According to the present invention, even if Tas = 11%, an equalization performance substantially equivalent to that of the Wiener filter (the optimum filter that minimizes the square error) can be obtained. Here, in each symbol in the above formula, PW50 is a half width, the front edge of PW50 is T1, and the rear edge is T2. From the simulation results, the ratio (referred to as channel density) S of the half width PW50 of the signal input to the equalization circuit and the data period to Tb is
S = PW50 / Tb> 2
In this case, the number of taps in the equalization circuit is preferably 7 taps or more. This is because with 5 taps, the error in the output of the equalization circuit is large, and good device performance cannot be obtained. Also in this case, among the tap coefficients of the equalization circuit, the tap coefficients on both sides of the center tap are only defined to be the same value, and the other 4 taps on both end sides can take different coefficient values.
[0018]
In the present invention, in a transversal type equalization circuit of 5 taps or more, among the tap coefficients of the equalization circuit, not only both sides of the center tap as described above, but also tap coefficients at symmetrical positions from the center tap, respectively. In some cases, it is preferable to use the same value. This is because if the symmetry of the impulse response of the signal input to the equalization circuit is good, high-precision equalization can be achieved even if the resolution is low. As a result, in addition to the effect that the phase characteristics do not conflict as described above, the coefficients are corrected by the average correlation signal of 2 bits at the target tap position for all the taps. Can be reduced to about 0.7 times, and stable coefficient correction is possible.
[0019]
Further, the present invention uses a transversal type equalizer circuit so that the negative coefficient value of the equalizer circuit can be set with a positive coefficient value by inverting the output of the tap delay means. It is preferable to do this. In the case of a waveform that has a relatively monotonous tail, such as the isolated magnetization reproduction waveform of magnetic recording, the tap coefficient of the transversal type equalization circuit that equalizes this waveform has a positive sign of the coefficient of the center tap. .., And the signs are alternately changed to negative, positive, negative, positive,... Therefore, it is possible to invert and output the tap position data presumed to be a negative coefficient in advance, and as a result, there is no sign of the coefficient bit of the equalization circuit, and the circuit scale is reduced.
[0020]
In the present invention, the tap coefficient is preferably set in a register. The coefficient value is set to “0” at a specific tap position of the transversal equalization circuit, and the operation for correcting the coefficient is stopped. As a result, the best coefficient correction is possible when the number of taps is set to be small, and the power consumption is reduced when the tap coefficient is “0”.
[0021]
The input signal of the equalization circuit is preferably processed into, for example, a partial response waveform and input to the coefficient correction circuit. As a result, the accuracy of the coefficient correction circuit can be improved, coefficient correction can be performed with a random arbitrary data pattern, and coefficient correction can be performed at the user site. For example, in a magnetic disk device, even when the characteristics of the magnetic head and the disk medium change over time, the optimum equalization circuit conditions can always be maintained on the device.
[0022]
The coefficient correction of the equalization circuit according to the present invention is performed, for example, by including the following means. That is, simple identification means for simply identifying the input signal of the equalization circuit, error calculation means for calculating an error signal from the output signal of the equalization circuit and the identification means, and delay means for delaying the output signal of the simple identification means; A correlation value calculating means for calculating a correlation value between the output signal of the delay means and the output signal of the error calculating means, a correlation value adding means for sequentially adding the output signals of the correlation value calculating means, and an output signal of the correlation value adding means A coefficient correction amount calculating means for calculating a coefficient correction amount from a signal obtained by adding a certain number of times, and a coefficient error correcting means for correcting the coefficient value of the equalization circuit with the output signal of the coefficient correction amount calculating means. After the coefficient correction is performed, the sequential addition of correlation values is suspended for a delay time until the signal input to the equalization circuit is output.
[0023]
According to this, correlation data is not obtained while correcting the coefficient, and the correlation data is always accumulated under a constant tap coefficient value. Therefore, the coefficient correction circuit according to this means does not cause an error due to a loop delay that may occur in the conventional CLMS (clip tree mean square). Furthermore, it is essentially an open loop, signal processing such as averaging (corresponding to correlation value calculation means in this means) can be sufficiently performed, the influence of finite bits etc. can be reduced, and higher precision can be expected. .
[0024]
Further, a delay amount control unit that controls the delay amount of the delay unit, a selection unit that selects a tap coefficient to be corrected in conjunction with the delay amount control unit, and a tap coefficient value corrected by the coefficient error correction unit are temporarily stored. And a temporary coefficient holding means for holding, the delay amount is constant when calculating the correction amount of the tap coefficient, and all tap coefficients are corrected when the coefficient value of each tap coefficient is determined by controlling the selection means. It may be. As described above, the coefficient correction means according to the present invention basically becomes an open loop. Therefore, if the linearity and randomness of the signal input to the equalization circuit can be guaranteed, it is not necessary to correct each tap coefficient with the same information (signal). It is possible to correct the tap coefficient in a time division manner using the delay amount control means and the selection means, thereby greatly reducing the circuit scale.
[0025]
Further, in the above configuration, the input signal of the equalization circuit that is the input signal of the coefficient correction circuit of the equalization circuit and the output signal of the equalization circuit can be thinned out and input. As described above, the coefficient correction unit only needs to obtain an error signal between the equalization circuit input signal corresponding to the tap coefficient position and the output signal of the equalization circuit. Therefore, the error signal between the equalization circuit input signal and the output signal of the equalization circuit is not necessarily obtained continuously, and may be thinned out in this way. By thinning, the operating frequency of the coefficient correction circuit can be reduced to 1 / (thinning number + 1), and the power consumption can be greatly reduced without increasing the circuit scale.
[0026]
Further, as a means for calculating an optimum coefficient value externally, a signal inputted to the transversal type equalization circuit is held in a data section having a length of at least twice the total number of taps of the equalization circuit in the period of the data clock. Data holding means may be provided, and the data held in the data holding means may be output to the outside by a clock means different from the data clock. As a technique for obtaining the tap coefficient of the equalization circuit, in addition to the above-mentioned successive correction type, generally a considerable amount of the input signal of the equalization circuit is serially stored and an ideal output corresponding to this is given, so that it is generally well known. There are ways to obtain a known Wiener filter solution. Using this, it is possible to take out retained data to the outside and obtain an optimal solution by matrix calculation. The data section length can be reduced to about twice the number of taps of the equalization circuit by devising a pattern or the like. However, a longer data section length can avoid the influence of noise, so that a better tap coefficient can be obtained.
[0027]
The present invention can also configure an error detection circuit as described below as a circuit for optimizing each parameter.
[0028]
For example, an error calculating means for calculating an error signal in the second identification circuit from an input signal of the second identification circuit that uses an input signal of the identification circuit as an input signal and an output signal of the second identification circuit; It is configured to include a determination unit that sets a threshold value and outputs a count signal with an error signal equal to or greater than the threshold value, and a count unit that counts the count signal. An error signal between the input signal to the discrimination circuit in the signal processing circuit and the target amplitude of the equalization circuit is obtained by the second discrimination circuit and the error calculation circuit. This error signal is compared with a certain threshold value set in the discrimination means, and when the error signal is equal to or greater than the threshold value, the discrimination output is set to “1”, and otherwise, it is set to “0”. The counting means counts up only when the output of the discrimination means is "1".
[0029]
The input signal and the error signal of the second identification circuit are as shown in FIG. 4, and the error signal is distributed positively and negatively with “0” as the center, and is almost regarded as a normal distribution. Therefore, the ratio of the count to the total parameter is determined by the variance value of the error signal and the predetermined threshold value of the discrimination means (the population ratio in terms of statistics). That is, since the total parameters and threshold values are known, the variance value of the error signal can be estimated from the count number. Generally, the performance (BER) of the discriminator in the device depends on the signal quality (for example, variance value) input to the discriminator, so that it is possible to optimize various device parameters by minimizing the variance value. Become.
[0030]
Further, in the error detection circuit as described above, the identification level of the second identification circuit can be set by a register. If the identification level of the second identification circuit of the error detection circuit can be arbitrarily set, identification by changing the threshold value is possible, and at this time, the following advantages arise. Usually, the second identification circuit has binary identification levels of +0.5 and -0.5 in order to identify three values of +1, 0, and -1. Here, for example, when a data pattern that can take only binary values +1 and −1 is identified as an output data pattern of the equalization circuit, an identification error is likely to occur depending on the magnitude of the error or noise at the above identification level. In such a case, if the threshold is set to “0”, it can be operated substantially as a binary discrimination circuit, the discrimination performance is improved (noise resistance is doubled), and an error signal is generated. More accurate values can be obtained. More accurate device optimization is possible.
[0031]
Further, in the error detection circuit described above, the number of identification levels of the second identification circuit can be set by a register. If the second identification circuit can be operated as a binary output identification circuit having one threshold value, it is possible to improve the identification performance at the time of a specific data pattern (noise resistance is doubled). A more accurate value can be obtained for the error signal. If the output of the second identification circuit is always “0”, the output value of the equalization circuit can be directly input to the determination means.
[0032]
Furthermore, the error detection circuit can be used together with the following registers. For example, the signal processing circuit may be provided with a recording current setting register and a recording current output terminal. The relationship between the recording current value of the recording head of the information recording / reproducing apparatus and the reproduction output amplitude input to the signal processing circuit is substantially as shown in FIG. In general, the larger the reproduction output amplitude detected by the reproduction head, the better the quality of the reproduction signal. At this time, for example, if the input signal of the identification means of the signal processing circuit becomes a signal corresponding to the pattern +1, +1, -1, -1, +1, +1,. The signal amplitude is only two levels of positive and negative equalization target values, and there is no level corresponding to “0”. As the reproduction output amplitude is smaller, the ratio of noise to the signal increases, so that the error signal increases and the variance of the signal input to the discrimination means also increases as shown in FIG. Therefore, if it discriminate | determines with a negative suitable threshold value and it counts whenever it changes a recording current value when it becomes more than a threshold value, it turns out that the recording current value in which a count value becomes the maximum is an optimal condition.
[0033]
In the present invention, the signal processing circuit can be provided with a register for setting the sense current of the reproducing head and a sense current output terminal. When the magnetoresistive element is used as a reproducing head of an information recording / reproducing apparatus, if the bias magnetization of the head is not optimized, a phenomenon occurs in which the amplitude of the reproduced waveform varies depending on the polarity of the isolated magnetization. Since this isolated waveform is AC-coupled and input to the signal processing circuit, the “0” level of the identification signal is shifted as shown in FIG. Therefore, recording is performed with a recording pattern in which the magnetization density is sparse as the magnetization state on the recording medium, and the following error detection is performed each time the sense current is changed.
[0034]
The output of the second discriminating circuit is always set to “0”, the output of the equalizing circuit is input as it is to the discriminating means, and the threshold value of the discriminating means is set to “0” to change the sense current for a certain period. The case where the threshold value is “0” or more is counted. If the bias magnetization by the sense current is not optimized and the amplitude ratios are different, the average value of the error signals is deviated from “0”, so the count value is not ½ of the total parameter. A sense current value at which the deviation from “0” at this time is equal to or less than the reference value and the count value at a certain negative threshold value is maximized is set as the optimum sense current.
[0035]
Further, the signal processing circuit may be provided with an offset setting circuit for correcting DC offset and an offset correction register so as to correct the offset amount from the no-signal state.
[0036]
By making the output signal of the equalizer circuit almost only random circuit noise and performing error detection every time the offset correction amount setting is changed, the deviation of the average value of the error signal of the equalizer circuit output is changed. The offset correction amount that is the smallest from 0 ″ is set as the optimum offset correction amount.
[0037]
In the signal processing circuit having the same configuration as described above, the offset amount may be corrected from a single frequency signal.
[0038]
By making the recording data into a single recording frequency and performing error detection each time the setting of the offset correction amount is changed, the offset correction amount with the smallest variance of the error of the equalizer circuit output is set as the optimum offset correction amount.
[0039]
The present invention also provides a coefficient value register for giving characteristics to the equalization circuit in the above-described signal processing circuit. The recording data is random data, and error detection is performed every time the coefficient value setting is changed, whereby the coefficient value with the smallest variance of the error in the equalizer circuit output is set as the optimum coefficient value.
[0040]
Further, a correction value register of a recording correction circuit for correcting the magnetization reversal position at the time of data recording according to the data sequence may be provided. By making the recording data random data and performing error detection each time recording is performed by changing the correction value register, the recording correction value having the smallest variance in the error of the equalizer circuit output is set as the optimum correction value.
[0041]
As another example of the error detection circuit according to the present invention, an input signal of a discrimination circuit is used as an input signal, a discrimination means for outputting a count signal with an input signal equal to or higher than a threshold, and a count signal output from the discrimination means is counted It can comprise so that it may have a counting means and a means to set a threshold value. By making the output signal of the equalization circuit (the input signal of the identification circuit) contain almost random circuit noise and performing error detection each time the offset correction amount is changed, the error signal of the equalization circuit output The offset correction amount with the smallest deviation from the average value of “0” is set as the optimum offset correction amount.
[0042]
The offset adjustment and the optimization of the sense current of the magnetoresistive read head can be performed without the second identification circuit. As a configuration of the signal processing circuit for realizing this, a first determination unit that outputs an input signal of the identification circuit as an input signal and outputs a count signal with an input signal less than a threshold value, and a count output from the first determination unit A first counting means for counting a signal; a second determining means for outputting a count signal with an input signal exceeding a threshold; a second counting means for counting a count signal output from the second determining means; A count value calculating means for subtracting a count value of the second counting means from a count value of the first counting means; and a means for setting a threshold.
[0043]
According to this circuit, it is possible to optimize the offset adjustment and the sense current of the magnetoresistive effect reproducing head by directly counting the error of the output signal of the equalization circuit.
[0044]
In this circuit, a signal excluding the sign bit among the input signals of the identification circuit can be used as the input signal. Excluding the sign bit of the input signal of the identification circuit (output signal of the equalization circuit), the signal at this time is converted to a positive signal when the original signal is negative, and does not change when the signal is positive (also And 2's complement representation). When the output signal of the equalization circuit is a single frequency such as + 1, + 1, -1, -1, + 1, + 1, -1, -1,..., The signal excluding the sign bit at this time is shown in FIG. 7 is converted. Therefore, if the threshold value of the discriminating means is set near the equalization target value of the equalization circuit, the variance of the error from the target value can be detected.
[0045]
Further, the above circuit has a first mode in which a signal excluding the sign bit of the input signal of the identification circuit is an input signal and a second mode in which the sign bit is also an input signal, and the mode is switched. Can be set by register. According to this, the circuit is simpler than that using the above-described second identification circuit, and offset adjustment, recording current optimization, and sense current optimization can be performed by almost the same method.
[0046]
Also, in order to improve the reliability of recording and playback of specific recording data patterns necessary for these optimizations, the precoding means is reset immediately before the sync byte, which is a byte indicating the start of data, during data recording. can do. Thereby, the magnetization state of the data pattern after the sync byte can be defined, and a specific pattern necessary for the optimization of each parameter can be recorded.
[0047]
If the present invention is a recording system in which magnetization reversal occurs with data “1” and the recording current direction is maintained with data “0”, the beginning of the data starts with “0” and the data is included in the serial data series. A means is used for setting a sync byte in which “1” does not exist continuously. As a result, it is possible to obtain a sync byte that does not interfere with the data pattern for the automatic gain adjustment circuit and the automatic phase synchronization circuit that are recorded in advance and is less likely to cause nonlinear distortion during recording. Therefore, even if the recording current, the sense current, and the coefficient of the equalization circuit are not optimized, they can be detected relatively easily.
[0048]
Further, in addition to the above configuration, “0” and “1” sequences of recording code data corresponding to sync bytes are “0” and “1” sequences of data continuously recorded before the sync bytes. On the other hand, it is assumed that the sync bytes differ by 1/2 or more of the sync byte data series. As a result, the probability of erroneously detecting the data pattern for the automatic gain adjustment circuit and automatic phase synchronization circuit recorded in advance as a sync byte is greatly reduced.
[0049]
The present invention also makes the target amplitude value of the automatic gain adjustment circuit variable by register setting in order to realize a signal processing circuit with less deterioration. Thus, when the resolution of the input signal is low, by reducing the target amplitude value, it is possible to prevent the signal from being saturated in each part of the signal processing circuit, and can withstand, for example, impulse noise. On the other hand, when the resolution of the input signal is high, the target amplitude value is increased, thereby reducing the deterioration due to the circuit such as circuit noise and improving the BER.
[0050]
The present invention is also a signal processing circuit in which an analog circuit and a digital circuit are mixed and each control circuit of the automatic gain adjustment circuit and the automatic phase synchronization circuit is a digital circuit. The signal processing circuit is roughly divided into an analog chip and a digital chip. The output of each control circuit of the digital chip automatic gain adjustment circuit and automatic phase synchronization circuit is output as a pin via a current output type D / A conversion circuit, and the analog chip variable gain amplification circuit and voltage controlled oscillation circuit To enter. Thus, by outputting current from the digital chip, the influence of noise that can be mixed from its own chip can be reduced, and the number of pins can be greatly reduced as compared with the case where it is output as a digital signal of several bits.
[0051]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments in which the present invention is applied to a magnetic disk apparatus will be described below.
[0052]
FIG. 1 shows the overall configuration of the magnetic disk device.
[0053]
A magnetic disk device (HDD) 7 according to this embodiment mainly includes a head disk assembly (HDA) 1, a recording signal processing circuit (WSPC) 2, a reproduction signal processing circuit (RSPC) 3, and a signal processing interface (SPIF). Reference numeral 33 denotes a head disk controller (HDC) 4, a servo signal processing circuit (SRVC) 5, and a device controller (CNT) 6. For this apparatus, for example, a so-called PRML system using partial response class 4 (PR4) and maximum likelihood decoding (ML) (also referred to as Viterbi decoding) is employed.
[0054]
Each component is specifically as follows.
[0055]
The HDA 1 includes a reproducing head (MR head) 8 using a magnetoresistive element, a thin film recording head (IND head) 9, a recording / reproducing preamplifier (R / WIC) 11, a magnetic disk (DISK) 10, and the like. At the time of recording information, a recording current that is reversed according to information from the WSPC 2 is supplied to the IND head 9 via the R / WIC 11 and recorded as magnetization information on the DISK 10 that rotates at a constant rotational speed.
[0056]
At the time of reproduction, weak magnetization information detected by the MR head 8 is amplified via the R / WIC and output to the RSPC 3. Note that the magnitudes of the recording current of the IND head and the sense current of the MR head are controlled by WSPC 2 and RSPC 3, and the rotational operation of the DISK 10 and the positioning operation of the IND head 9 and MR head 8 on the DISK 10 are controlled by the SRVC 5.
[0057]
The WSPC 2 includes a modulation circuit (ENC) 15, a parallel / serial data conversion circuit (P / S) 14, a recording correction circuit (WPC) 12, a precoder 13, a synthesizer (WVCO) 16, and a recording current setting circuit (IWC). 60 etc.
[0058]
The recording information from the HDC 4 is converted into information suitable for magnetic recording by the ENC 15, further converted into a serial bit string by the P / S 14, and the precoding process is further performed by the PRECODER 13. Thereafter, the WPC 12 corrects the reversal position of the recording current so that the bit string is recorded at a predetermined position, and outputs it to the HDA 1. The output current value of the IWC 60 is controlled by the register group (RSIF) of the SPIF 33. Also, the ENC 15 monitors the recording information from the HDC 4, and when a sync byte immediately after the preamble and immediately before the user data is detected, the PRECDER 13 is reset immediately before the sync byte, and the sync byte is always recorded with the same magnetization pattern. To be.
[0059]
The RSPC 3 includes an automatic gain adjustment circuit (AGC) including a variable gain amplifier circuit (VGA) 17, a gain control circuit (GCC) 29, and a current output type AGC DAC (VDAC) 30, a voltage controlled oscillation circuit (RVCO) 28, An automatic phase locked loop (PLL) composed of a phase control circuit (PCC) 26 and a current output type PLL DAC (PDAC) 27, a programmable filter (LPF) 18, an A / D converter (ADC) 19, and a digital transversal type Equalization circuit (TREQ) 20, (1 + D) processing circuit (1 + D) 21, maximum likelihood decoder (ML) 22, serial / parallel data conversion circuit (S / P) 23, demodulation circuit (DEC) 24, sync byte detection A circuit (SYNCDET) 25 is included. Further, a coefficient correction circuit (CCMP) 31, an error detection circuit (ERRC) 32, a sense current setting circuit (ISC) 61, and the like are provided. Here, in particular, the configuration of CCMP 31, ERRRC 32, TREQ 20, and the like and the relationship between them are characteristic of the present invention.
[0060]
During normal playback operation, the playback signal from the HDA 1 is equalized to the PR4 output waveform via the VGA 17, LPF 18, ADC 19, TREQ 20, and (1 + D) 21. At the same time, AGC control works so that the signal amplitude becomes constant at the output of (1 + D) 21, and similarly PLL control works so that the sample phase at the output of (1 + D) 21 is correct. Further, the PR4 waveform is identified by ML 22 and is reproduced as user data via S / P 23 and DEC 24. The SYNCDET 25 fixes the conversion timing of the S / P 23 when the sync byte is detected.
[0061]
The detailed configuration of the equalization circuit 20 and the configurations and operations of the coefficient correction circuit 31 and the error detection circuit 32 will be described later. Here, although the TREQ 20 and ML 22 are configured by digital circuits, the present invention can be easily applied to analog equalization circuits and signal processing circuits equipped with MLs. However, a digital circuit is preferable because it is practical including adjustment by calculation and the like. Hereinafter, an embodiment will be described mainly for an example in which a digital method is adopted. The LPF 18 may or may not have a boost mechanism.
[0062]
The SPIF 33 includes a scrambler, a descrambler, an interface circuit with the HDC 4, a register interface (RSIF) 34 of each circuit, and the like. This circuit block inputs and outputs recording data and reproduction data to and from the HDC 4 during normal recording and reproduction. Also, the register contents of the various circuit blocks are set with the CNT 6 and the register values are output.
[0063]
The HDC 4 includes an error correction circuit (ECC) and the like. ECC is added to the user data and recorded as recording data on the DISK 10, and the ECC is reproduced as well as the user data. Based on the reproduced ECC data, an error in the user data is detected or corrected.
[0064]
The SRVC 5 includes a servo position information peak hold circuit (P / H), a head seek and disk rotation control circuit (SCNT) 36, a servo driver (SDRV) 35, and the like. In response to an instruction from the CNT 6, the reproduction waveform of the LPF 18 is analyzed, and head seek and disk rotation are controlled.
[0065]
The CNT 6 includes communication control (BUSC) with the device bus and control of the HDA 1, WSPC 2, RSPC 3, SRVC 5, and the like. Mainly, each circuit block in the HDD 7 is controlled in accordance with a recording / reproducing command from a host computer to which the magnetic disk device (HDD) 7 of the present embodiment is connected.
[0066]
In this embodiment, among these circuits, all of WSPC, RSPC, and SPIF and a part of SRVC are built in a signal processing LSI (SPLSI) 38.
[0067]
Next, the configuration of the equalization circuit 20 and the coefficient correction circuit 31 will be described with reference to FIG.
[0068]
Attention is paid to the register 42 for setting the tap coefficient of the equalization circuit 20. Among the tap coefficients (K0, K ± 1, K ± 2, K ± 3) of the equalizer 20 using the 7-tap transversal type equalizer (TREQ) 20, the center tap (K0) is a coefficient. Is fixed at K0 = “1”, and the tap coefficient (K ± 1) on both sides is the same value (K + 1 = K−1) and is a common register. The embodiment of FIG. 8 describes an example of 7 taps, but basically it may be 5 taps or more as described above. In the embodiment, the number of taps is set to 7 taps in consideration of the case where the channel density of the signal input to the equalization circuit is S = PW50 / Tb> 2. Here, 39 is a delay element, 40 is a multiplier, and 41 is an adder. It is obvious that two pieces of data at the tap positions corresponding to the same tap coefficient may be added to each other and then multiplied by a coefficient by one multiplier.
[0069]
The coefficient correction circuit 31 generates an error from the simple identification circuit 43 that outputs only the positive and negative signs of the input signal (ADC output) of the equalization circuit 20 for each bit, and the identification circuit 44 that includes, for example, a 1 + D output signal and a comparator. An adder 41 as an error calculation circuit for calculating the signal e, a delay element 39 for delaying the output signal of the simple identification circuit 43, and a coefficient from the correlation value between the output signal of the delay element 39 and the output signal e of the error calculation circuit And a coefficient correction amount calculation circuit (DELTKCAL) 45 for correcting the correction amount.
[0070]
The operation at the time of coefficient correction of the equalization circuit (TREQ) 20 and the coefficient correction circuit (CCMP) 31 will be described. Here, the CCMP 31 is a circuit for correcting the tap coefficient of the TREQ 20 so that the PR4 equalization can be accurately performed with the output of (1 + D) 21, and is not operated during the normal reproduction operation.
[0071]
The coefficient correction is performed according to the following procedure. First, a random data pattern is recorded in an appropriate area on the magnetic disk. Next, the random data pattern is reproduced with the CCMP 31 in an operating state. As a result, the input signal (ADC output signal) of the equalization circuit 20 and the signal (1 + D output signal) subjected to 1 + D processing through the equalization circuit 20 are sequentially input to the CCMP 31. The ADC output signal is encoded by SDET 43 and its output is sequentially shifted by delay element 39. At this time, the error signal e calculated by the identification circuit 44 and the adder 41 and the output of the delay element 39 are input to the DELTKCAL 45, and the tap coefficient of the coefficient register 42 is corrected.
[0072]
The tap coefficient correction operation of TREQ20 is continuously updated during the operation period of CCMP31.
[0073]
At this time, among the tap coefficients of the equalization circuit 20, the coefficient (K ± 1) on both sides of the center tap greatly affects the amplitude characteristic and the phase characteristic. If it is set to allow K + 1 ≠ K-1 in the coefficient value sequential correction process, the equalization circuit 20 itself has phase characteristics. As a result, the synchronized phase (sample timing of the ADC 19) of the automatic phase synchronization circuit (PLL) shown in FIG. 1 is shifted. Since the coefficient correction circuit (CCMP) 31 provides phase characteristics regardless of the PLL, the phase characteristics are not determined and the coefficient values corrected by the CCMP 31 are not stable. When the sample timing is extremely shifted, an error in the output of the equalization circuit is increased, and the PLL is out of synchronization when the balance between the tap coefficients K + 1 and K−1 is extremely shifted.
[0074]
According to the present embodiment, by adding the constraint that K + 1 = K−1, there is almost no change in phase characteristics caused by imbalance of tap coefficients of the equalization circuit even in the coefficient correction process. Therefore, competition with the phase characteristics of the automatic phase synchronization circuit is avoided, and even with a sequential correction type coefficient correction circuit, coefficient correction can be performed with high accuracy. Further, by fixing the center tap coefficient to “1”, competition with the automatic gain adjustment circuit (AGC) can be avoided.
[0075]
As this coefficient correction algorithm, for example, a generally known CLMS (Clip Tree Mean Square) can be used.
[0076]
An alternative example of the equalization circuit 20 according to the present invention will be described with reference to FIG.
[0077]
In this example, a 7-tap transversal equalizer 20 is used. Of the tap coefficients 42 of the equalization circuit 20, the tap coefficients (K + 1 and K-1, K + 2 and K-2, K + 3 and K-3) symmetrical to the center tap are set to the same value. The data at the latter half tap position is added to the data at the first half tap position by the adder 41 and input to the multiplier 40.
[0078]
According to this example, the scale of the register 42 can be reduced. In addition, there is no competition of phase characteristics between the equalization circuit 20 and the PLL in the coefficient correction process of the equalization circuit 20.
[0079]
Further, the CCMP 31 at this time can correct one coefficient by an average correlation signal by adding a plurality of latch data of the delay element 39, so that coefficient correction with high stability is possible. The circuit scale of the CCMP 31 is about 1/2 of the coefficient to be corrected as compared with the case where all taps are asymmetrical. The circuit scale of the equalizing circuit 20 itself is about ½ because the number of multipliers 40 which are the maximum components is about ½.
[0080]
The front-rear symmetry Tas of the input waveform (isolated waveform) corresponding to the isolated magnetization in which the present modification is effective is 7% or less, and if it exceeds this, the equalizer circuit can be sufficiently used even if the number of taps is increased. Since the performance cannot be demonstrated, the apparatus performance is greatly deteriorated.
[0081]
At this time, the anteroposterior symmetry Tas of the isolated waveform is T1 at the front edge of the half width PW50 and T2 at the rear edge.
Tas = | T1-T2 | / PW50
(PW50 = T1 + T2)
It is defined as
[0082]
FIG. 10 shows still another embodiment of the equalization circuit 20.
[0083]
In this example, a 7-tap transversal type equalization circuit 20 is used, and the negative coefficient value of the equalization circuit 20 is set with a positive coefficient value by inverting the output of the tap delay element 39. It is configured to be able to.
[0084]
In the case of a waveform that has a relatively monotonous tail, such as the isolated magnetization reproduction waveform of magnetic recording, the tap coefficient of the transversal type equalization circuit that equalizes this waveform has a positive sign of the coefficient of the center tap. , It is used that the signs are alternately switched to negative, positive, negative, positive,...
[0085]
According to the present embodiment, it is possible to invert and output the tap position data presumed to be a negative coefficient in advance, and as a result, the sign of the coefficient bit of the equalization circuit is lost, and the circuit of the equalization circuit Scale is reduced. Also, the scale of the coefficient setting register is reduced. It is obvious that the same effect can be obtained even if the coefficient value is inverted.
[0086]
Next, the configuration and operation of the coefficient correction circuit (CCMP) 31 of this embodiment will be described in detail with reference to FIG.
[0087]
The CCMP 31 according to this embodiment includes a simple identification circuit 43 that outputs only a positive / negative sign for each bit after the input signal (ADC output) of the equalization circuit 20 is (1 + D) processed by the (1 + D) processing circuit 21, and 1 + D An adder 41 as an error calculating circuit for calculating the error signal e from the output signal of, for example, a discrimination circuit 44 composed of a comparator, a delay element 39 for delaying the output signal of the simple discrimination circuit 43, and a delay element 39 A multiplier 40 as a correlation value calculation circuit for calculating a correlation value between the output signal of the error calculation means and the output signal e of the error calculation means, an adder 41 as a correlation value addition circuit for sequentially adding the output signals of the multiplier 40, A coefficient correction direction calculation circuit (CCAL) 48 that calculates a coefficient correction amount from a signal obtained by adding the output signal of the adder 41 a predetermined number of times, and the coefficient value of the equalization circuit is corrected by the output signal of the CCAL 48 That for example the coefficient output control circuit (IOSEL) 50 consisting of a switch for controlling the input and output of the coefficient error correction circuit (COUNTER) 49 and the coefficient values consisting of up-down counter, consisting of a tap number setting switch (TAPSW) 46 Prefecture.
[0088]
The correlation value addition circuit (adder) 41 according to the present embodiment stops the sequential addition of correlation values for a certain period after the coefficient correction. Specifically, the adder 41 is sequentially added with the addition clock CLK1 having the same rate as the data cycle, and the added data is converted into an up / down signal of the COUNTER 49 by the CCAL 48. After 32 addition operations are performed at CLK1, the COUNTER 49 receives an up / down signal according to CLK2, and the tap coefficient value input to the COUNTER 49 via the IOSEL 50 is updated. The updated tap coefficient value is reflected to the equalization circuit 20 via the IOSEL 50 by the gate signal SGT. At this time, the 1 + D output signal that is the input signal of the CCMP 31 is not immediately output with the updated tap coefficient value, so that it is reset after a certain period of time (for example, the delay time of the equalization circuit 20 and the 1 + D processing circuit 21). The signal RS is input to the correlation value addition circuit 41 so that the correlation value addition information at the tap coefficient value before update is discarded. Further, the TAPSW 46 is controlled by the set value of the tap number setting register 47 so that the coefficient is not corrected at the tap position of the coefficient (K ± 3) of the 7-tap transversal equalizer circuit 20 when 5 taps are set. In this case, the coefficient (K ± 3) is always set to “0”, and the operation of the coefficient correction portion corresponding to the coefficient (K ± 3) is stopped.
[0089]
According to the present embodiment, the correlation data is not obtained while correcting the coefficient, but by providing a pause period, the correlation data is always accumulated under a constant tap coefficient value. Therefore, a vibration error due to a loop delay (delay caused by TREQ20 or the coefficient correction circuit 31) that may occur in CLMS (clip tree mean square) or LMS (least mean square), which are conventional coefficient correction algorithms, does not occur. Since it is essentially an open loop, signal processing such as averaging (corresponding to correlation value calculating means in this means) can be sufficiently performed without causing a loop delay problem (in this embodiment, 32 times). (Optional), higher accuracy can be expected. Further, in this embodiment, the tap coefficient has a short convergence time because a plurality of taps are updated simultaneously. Although it depends on the number of additions, the learning amount of about one sector (several thousands of bits) converges sufficiently.
[0090]
Further, when the resolution of the signal input to the equalization circuit 20 is relatively high and the symmetry is good, the number of taps can be reduced. According to the present embodiment, compared with a case where only the coefficient values at both ends of the coefficient obtained by the 7-tap coefficient correction are set to “0” in the equalization circuit, a good coefficient with no coefficient truncation error is generated. Can be equalized. Further, since the gate output at the portion where the tap coefficient is set to “0” is fixed and switching is not performed, the current consumption at this portion is reduced and the power consumption of the circuit can be reduced.
[0091]
In this embodiment, the input signal (ADC output) of the equalization circuit 20 is used in the coefficient correction circuit 31 after being subjected to the partial response waveform processing (1 + D processing) 21. However, the configuration is not required as in FIG. Obviously we can do it. The output of the simple identification circuit 43 may be not only a code but also a plurality of bits.
[0092]
The signal to noise ratio of the correlation signal is calculated by calculating a correction amount from the correlation signal between the error signal obtained by the DET 44 and the signal after the simple identification (SDET 43) of the signal obtained by performing partial response waveform processing on the input signal of the equalization circuit 20 Is improved. As a result, the convergence of the coefficient correction is improved, so that means for storing the data pattern is unnecessary.
[0093]
According to this embodiment, coefficient correction with a random arbitrary data pattern is possible, and coefficient correction at the user site is possible. Therefore, even when the characteristics of the head medium change over time, for example, if the coefficient correction is performed when the power is turned on, the optimum equalization circuit conditions can always be maintained on the apparatus. Further, since the data pattern necessary for the coefficient correction circuit to perform coefficient correction is not specified, it is not necessary to store the data pattern in the apparatus or outside the apparatus, and the circuit scale can be reduced.
[0094]
On the other hand, since the combination of a disk and a head generally does not change in a magnetic disk device, sufficient performance may be maintained only by performing a coefficient correction operation at the time of shipment of the device without performing coefficient correction at the user site. In this case, the random data pattern for coefficient correction on the magnetic disk used at the time of coefficient correction can be erased before shipment. Since this area can be used as a user data storage area, the format efficiency of the apparatus can be improved.
[0095]
Further, an alternative modification of the coefficient correction circuit (CCMP) 31 will be described with reference to FIG.
[0096]
In this embodiment, a selection circuit (TAPSEL) 51 including a switch for selecting a tap coefficient to be corrected, a coefficient correction amount calculation circuit (DELTKCAL) 45 described in detail in FIG. 11, and a corrected tap coefficient value are temporarily stored. And a coefficient temporary holding circuit (COEFTEMPRSS) 52 including a register for holding the data. The selection circuit 51 and the coefficient temporary holding circuit 52 work together, and the selection circuit 51 selects a fixed tap position when calculating the correction amount of each tap coefficient value. The selection order of the tap positions is the order from the closest to the center (basically, the order is not important). When the coefficient value of each tap coefficient is determined in the coefficient temporary holding circuit 52 by controlling the selection circuit 51, all the tap coefficients are set in the coefficient register 42 (by the signal KS).
[0097]
According to the present embodiment, as described with reference to FIG. 11, the coefficient correction circuit 31 according to the present invention basically becomes an open loop. Therefore, if the linearity and randomness of the signal input to the equalization circuit 20 can be guaranteed, it is not necessary to correct each tap coefficient with the same information (simultaneously). As shown in this means, it is possible to correct the tap coefficient in a time-sharing manner using the selection circuit 51 and the coefficient temporary holding circuit 52, thereby greatly reducing the circuit scale.
[0098]
Further, another embodiment of the coefficient correction circuit (CCMP) 31 will be described with reference to FIG.
[0099]
In this example, the output signal of the ADC 19 and the 1 + D output signal which are the input signals of the coefficient correction circuit 31 of the equalization circuit 20 are input and operated with the thinned clock. In this embodiment, the thinning-out number is 1, and the frequency of the thinning-out clock is ½ of the data clock frequency. Two series are used: a series in which the output of SDET 43 is latched with a data clock, and a series in which the output is directly thinned out. Thereby, an input signal corresponding to each tap position of the TREQ 20 can be obtained by a thinning clock.
[0100]
As described above, the coefficient correction circuit according to the present invention only needs to obtain an error signal between the equalization circuit input signal corresponding to the tap coefficient position and the output signal of the equalization circuit. Therefore, the error signal between the equalization circuit input signal and the output signal of the equalization circuit does not necessarily have to be obtained continuously, and can be thinned out as in this means.
[0101]
According to this embodiment, the operating frequency of the coefficient correction circuit can be reduced to 1 / (thinning number + 1) by thinning out, and the power consumption can be greatly reduced during the coefficient correction operation without increasing the circuit scale. Is possible.
[0102]
Further, an alternative example of the means for obtaining the coefficient will be described with reference to FIG.
[0103]
In this example, the coefficient correction of the equalization circuit is performed outside, and the coefficient correction circuit 31 is not used.
[0104]
In this embodiment, a signal (output of the ADC 19) input to the transversal type equalization circuit 20 is held in a data section having a length that is twice or more the total number of taps of the equalization circuit 20 in the data clock cycle. A selection circuit (CLKSEL) 54 having a data holding circuit 53 including a latch and including a switch for outputting data by switching the data held in the data holding circuit 53 to a clock (read clock) different from the data clock is used. .
[0105]
As a method for obtaining the tap coefficient of the equalization circuit 20, in addition to the above-described sequential correction type, a considerable amount of the input signal of the equalization circuit is serially stored, and an ideal output sequence corresponding to these input signal sequences is given. Thus, there is a method for obtaining a Wiener filter (filter having a tap coefficient that minimizes a square error) coefficient that is generally well known.
[0106]
Using this embodiment, it is possible to take out retained data to the outside and obtain an optimum solution by matrix calculation using an external personal computer or a controller CNT6 in the magnetic disk device.
[0107]
According to the present embodiment, the data section length of the data holding circuit 53 can be reduced to about twice the number of taps of the equalization circuit by devising a pattern or the like, and the circuit scale is larger than that in the case of configuring the coefficient correction circuit. Can be reduced. However, it is clear that a better tap coefficient can be obtained because the longer data section length avoids the influence of noise.
[0108]
Next, an error detection circuit (ERRC) 32, which is a circuit for optimizing each parameter of this embodiment, will be described with reference to FIG.
[0109]
This circuit 32 has a second identification circuit (DET2) 55 made of, for example, a comparator that has the same input signal as the input of the identification circuit (ML) 22, and an input signal and an output signal of the second identification circuit 55. An adder 41 as an error calculation circuit for calculating an error signal in the identification circuit of No. 2, and a determination circuit comprising, for example, a comparator for setting a constant threshold (register 57) and outputting a count signal with an error signal equal to or greater than the threshold (DIST) 56 and a counter (COUNTER) 49 for counting the count signal.
[0110]
An error signal between the input signal to the discrimination circuit in the signal processing circuit and the target amplitude of the equalization circuit is obtained by the second discrimination circuit and the error calculation circuit (that is, the adder 41). This error signal is compared with a certain threshold value set in the discrimination means, and when the error signal is equal to or greater than the threshold value, the discrimination output is set to “1”, and otherwise, it is set to “0”. The counter is incremented only when the output of the discrimination circuit is “1”. In this embodiment, DET2 is a discriminator for each bit, but ML22 in FIG. 1 may be used instead of DET2.
[0111]
As shown in FIG. 4, the error signal in the error detection circuit is distributed positively and negatively with “0” as the center, and is regarded as a substantially normal distribution. Therefore, the ratio of the count to the total parameter is determined by the variance value of the error signal and the threshold value of the discrimination circuit. That is, if the total parameter, threshold value, and count number are determined, the variance value of the error signal can be obtained. In general, the performance (BER) of the identification circuit in the apparatus is determined by the signal quality (for example, variance value) input to the identification circuit. Therefore, the BER of the apparatus can be estimated by obtaining the dispersion value.
[0112]
Further, when optimizing each parameter, it is sufficient to detect a difference in variance value by changing the setting value of each parameter. By extracting individual factors that dominate the device performance and obtaining parameter values that minimize the error (variance), each parameter can be optimized.
[0113]
According to the present embodiment, the number of parameters (number of samples) necessary to make the accuracy of the population ratio 1 to 2% is several thousand, and an information amount of several hundred bytes (approximately one sector) is sufficient. .
[0114]
Therefore, it takes about 1 / 100,000 time as compared with the optimization by the conventional measurement of BER. For this reason, optimization of parameters requiring more optimization can be performed relatively easily in a short time, and improvement in apparatus performance can be expected. Furthermore, reduction of the apparatus cost by shortening the adjustment time can be expected.
[0115]
The error detection circuit can be easily provided outside the apparatus as a jig for adjusting the magnetic disk apparatus by providing an output monitor or the like in the equalization circuit.
[0116]
In the above embodiment, the identification level to be compared by the identification circuit 55 is fixed. However, the identification level of the second identification circuit (DET2) 55 shown in FIG. You may change so that it can set to.
[0117]
If the identification level of the second identification circuit of the error detection circuit can be arbitrarily set, identification by changing the threshold value is possible, and at this time, the following advantages arise. Usually, the second identification circuit has binary identification levels of +0.5 and -0.5 in order to identify three values of +1, 0, and -1. Here, for example, when a data pattern that can take only binary values +1 and −1 is identified as an output data pattern of the equalization circuit, an identification error is likely to occur depending on the magnitude of the error or noise at the above identification level.
[0118]
According to this embodiment, if the threshold value (identification level register value) is set close to “0”, it can be operated substantially as a binary identification circuit, and the identification performance is improved (noise resistance is reduced to about In addition, the error signal can be more accurate. Therefore, more accurate device optimization is possible.
[0119]
Furthermore, a register 59 can be added to set the number of identification levels of the second identification circuit (DET2) 55.
[0120]
If the second identification circuit can be operated as a binary output (+1, −1) identification circuit having one threshold value (0), the identification performance is improved for a specific data pattern (noise resistance is doubled). Can be improved). In this embodiment, the register 59 sets the number of identification levels (0, 1, 2) of the second identification circuit. When the number of identification levels, that is, the value of the register 59 is “2”, the DET2 is a positive / negative threshold value (if the value of the register 58 is 0.5, the threshold values are −0.5 and +0). .5) operates as an identification circuit for ternary output (+1, 0, −1), and when the number of identification levels is “1”, the threshold value is “0” regardless of the register 58 and binary output When the identification circuit (+1, −1) and the register 59 are “0”, the operation of the output of DET2 is “0”.
[0121]
According to this embodiment, the identification level can be arbitrarily set only by the register 58. Further, by using the registers 58 and 59 in combination, an error signal can be obtained more accurately. Further, when the number of identification levels is set to “0”, the input signal to the ML can be input to the discrimination means as it is.
[0122]
The optimization of the recording current value using the error detection circuit 32 of the embodiment according to the present invention will be described.
[0123]
In the optimization of the recording current value using this embodiment, the recording current setting register, the recording current setting circuit 60 and the recording current output terminal of the signal processing circuit 38 are used.
[0124]
The relationship between the recording current value of the recording head 9 of the magnetic disk device 7 and the reproduction output amplitude input to the signal processing circuit 38 is substantially as shown in FIG. In general, the larger the reproduction output amplitude detected by the reproduction head 8, the better the quality of the reproduction signal. At this time, for example, when repetitive data is recorded such that the input signal of the identification means (ML) 22 of the signal processing circuit 38 becomes a signal corresponding to the patterns +1, +1, -1, -1, +1, +1,. Due to the automatic gain adjustment circuit (AGC), the average signal amplitude becomes only two levels of the positive and negative equalization target values, and there is no level corresponding to “0”. As the reproduction output amplitude is smaller, the ratio of noise to the signal increases, so that the error signal increases, and the variance of the signal input to the discrimination means of the error detection circuit 32 also increases as shown in FIG.
[0125]
Therefore, the discriminating means of the error detection circuit 32 discriminates with an appropriate negative threshold value, and the count value is maximized (ie, the signal value) by executing the case where the threshold value is equal to or greater than the threshold value every time the recording current value is changed. It is possible to determine the recording current value when the noise-to-noise ratio is maximized. In reproducing the recording signal having the above specific pattern, since the signal has only a single frequency component, an error of an equalization circuit, an error of a recording correction circuit, a nonlinearity of the reproducing head, and the like are affected. This makes it possible to optimize the recording current with high accuracy. In addition, it is obvious that high performance can be achieved by using a result obtained by measuring a plurality of times while changing the threshold value of the discriminating means, for example, avoiding accuracy deterioration due to DC offset.
[0126]
Next, optimization of the sense current value using the error detection circuit 32 of the embodiment according to the present invention will be described.
[0127]
In the optimization of the sense current value using this embodiment, the sense current setting register, the sense current setting circuit 61 and the sense current output terminal of the reproducing head 8 are used for the signal processing circuit 38.
[0128]
When the magnetoresistive element is the reproducing head 8 of the magnetic disk device 7, if the bias magnetization of the head 8 is not optimized, a phenomenon occurs in which the amplitude of the reproduced waveform differs depending on the polarity of the isolated magnetization. Since this isolated waveform is AC-coupled and input to the signal processing circuit 38, the zero level of the identification signal is shifted as shown in FIG. Therefore, recording is performed with a recording pattern in which the magnetization density is the sparse as the magnetization state on the magnetic disk, and error detection by the ERRC 32 described below is performed every time the sense current is changed.
[0129]
That is, the number of identification levels of the second identification circuit is set to “0”, the input signal of the identification circuit is output as it is to the determination means, the threshold value of the determination means is set to “0”, and the threshold value is set for a certain period. The case where it becomes "0" or more is counted. When the bias magnetization by the sense current is not optimized and the amplitude ratios are different, the average value of the error signals is deviated from “0”, so that the ratio of the count value to the total parameter is deviated from 1/2. Note that when the input signal of the identification circuit 22 is quantized, the count ratio shifts slightly larger in setting the optimum sense current, so it is obvious that the number of quantization bits needs to be taken into consideration. .
[0130]
According to this embodiment, the sense current can be optimized by selecting the sense current value in which the deviation of the average value of the error signal from “0” is equal to or less than the reference value and the variance is the smallest. At this time, the coefficient value of the equalization circuit and the recording correction amount do not need to be optimized.
[0131]
Next, optimization of the DC offset correction amount of the ADC using the error detection circuit 32 of the embodiment according to the present invention will be described.
[0132]
In the optimization of the DC offset correction amount of the ADC using this embodiment, the offset setting circuit 62 for DC offset correction and the offset correction register are used in the ADC 19, and the offset amount in the no-signal state is detected by the error detection circuit 32. .
[0133]
The error detection circuit 32 performs error detection every time the setting of the offset correction amount is changed so that the input signal of the identification circuit 22 is almost random only small circuit noise. The offset correction amount with the smallest deviation from “is taken as the optimum offset correction amount. It should be noted that when the equalization circuit 20 and the identification circuit (ML) 22 are analog circuits, it is obvious that the offset setting circuit 62 is appropriately provided at the input portion of the ML 22.
[0134]
According to the present embodiment, it is possible to adjust the offset of the circuit unit relatively easily. Note that the coefficient value of the equalization circuit may basically be arbitrary.
[0135]
As yet another alternative, the offset detection method may be different from that described above.
[0136]
In the optimization of the DC offset correction amount of the ADC using the present embodiment, an offset detection circuit 62 and an offset correction register for DC offset correction are used in the signal processing circuit 38, and a single frequency signal is input to an error detection circuit. 32 is used.
[0137]
The recording data is in the form of a single recording frequency, and error detection similar to that described in the optimization of the recording current value shown in the above-described embodiment is performed. When an offset occurs, AGC and PLL control is performed so as to correct it to the equalization target value at the input of the identification circuit. However, since AGC and PLL basically have no function of correcting the offset, As a result, jitter (noise) increases or a deviation from the equalization target value occurs. Therefore, by performing error detection every time the setting of the offset correction amount is changed, an offset correction amount that minimizes the variance of the input error of the identification circuit 22 is searched, and the offset correction amount at this time is determined as the optimum offset correction amount. And
[0138]
According to this embodiment, the same means as the optimization of the recording current value described above can be taken. Therefore, prior to the optimization of the recording current, the offset adjustment shown in this embodiment can be performed, and the adjustment time can be shortened. Note that the coefficient value, recording correction amount, recording current value, sense current value, etc. of the equalization circuit may be basically arbitrary.
[0139]
Next, optimization of the tap coefficient value of the equalization circuit 20 using the error detection circuit 32 of the embodiment according to the present invention will be described.
[0140]
In the tap coefficient value optimization of the equalization circuit 20 using the present embodiment, the coefficient value register that gives characteristics to the equalization circuit 20 and the error detection circuit 32 are used, and the coefficient correction circuit 31 is not used. When coefficient correction using the coefficient correction circuit 31 is performed in a specific recording / reproducing area, the coefficient values of other adjacent areas may be roughly estimated. In this case, error detection is performed using the estimated coefficient value set in the coefficient value register, and it is determined whether or not the coefficient value estimated based on the error value is adopted.
[0141]
At this time, the recording data is random data, and the number of identification levels of the second identification circuit is “2”.
[0142]
According to the present embodiment, it is possible to determine whether or not the coefficient value is appropriate by setting the coefficient value in the coefficient value register and checking the error amount by the error detection circuit 32 even during normal user data reproduction. . Furthermore, several possible combinations of coefficient values are prepared, and it is possible to select and employ a coefficient value having the smallest variance of equalization error from these.
[0143]
Next, optimization of the recording correction amount using the error detection circuit 32 of the embodiment according to the present invention will be described.
[0144]
In the optimization of the recording correction amount using the present embodiment, the correction value register of the recording correction circuit 12 that corrects the magnetization reversal position at the time of data recording according to the data sequence is used.
[0145]
When the recording density is increased and the bit interval is close, a phenomenon occurs in which the magnetization reversal positions are close. For this purpose, the recording correction circuit 12 preliminarily estimates the amount of movement of magnetization from the recording data sequence, and records while correcting the magnetization reversal position. At this time, it is determined using an error detection circuit whether or not the correction has been made accurately.
[0146]
At this time, the recording data is random data, recording is performed by changing the correction value register of the recording correction circuit 12, and error detection is performed each time the recorded data is reproduced. The recording correction amount can be optimized by selecting the recording correction value with the smallest variance of the input circuit error.
[0147]
Still another modification of the above-described error detection circuit 32 will be described with reference to FIG.
[0148]
In this example, an input signal of the identification circuit 22 is used as an input signal, a discrimination circuit 56 that outputs a count signal with an input signal that is equal to or greater than a threshold value, a counter 49 that counts a count signal output from the discrimination circuit 56, and a threshold value are set. And a register 57.
[0149]
According to the present embodiment, the input signal of the identification circuit is made only to be almost random circuit noise, and error detection is performed every time the setting of the offset correction amount is changed. By selecting the offset correction amount with the smallest deviation from “0” in the average value, the offset correction amount can be optimized. Similarly, the sense current of the magnetoresistive read head can be optimized.
[0150]
Another modification of the error detection circuit 32 shown in FIG. 17 of the present invention will be described with reference to FIG.
[0151]
The error detection circuit 32 uses the input signal of the identification circuit 22 as an input signal, counts the first determination circuit 56 that outputs a count signal with an input signal that is less than the threshold, and the count signal output from the first determination circuit 56 A first counter 49 that outputs a count signal with an input signal exceeding a threshold value, a second counter 491 that counts a count signal output from the second determination circuit 561, The adder 41 subtracts the count value of the second counter 491 from the count value of the one count means 49 and the register 57 for setting a threshold value.
[0152]
According to this embodiment, it is possible to optimize the offset adjustment and the sense current of the magnetoresistive effect reproducing head by directly counting the error of the output signal of the equalization circuit.
[0153]
Another modification of the error detection circuit 32 shown in FIG. 17 of the present invention will be described with reference to FIG.
[0154]
In this example, the error detection circuit 32 shown in the embodiment of FIG. 17 or FIG. 18 is used, and a signal excluding the sign bit (SB) from the input signal of the identification circuit 22 is used as the input signal.
[0155]
Excluding the sign bit of the input signal of the identification circuit (output signal of the equalization circuit), the signal at this time is converted to a positive signal when the original signal is negative, and does not change when the signal is positive (also And 2's complement representation). When the output signal of the equalization circuit is a substantially single frequency component such as + 1, + 1, -1, -1, + 1, + 1, -1, -1,..., The signal excluding the sign bit at this time Is converted as shown in FIG.
[0156]
According to this embodiment, if the threshold value of the discriminating means is set near the equalization target value of the equalization circuit, the variance of the error from the target value can be detected.
[0157]
Another modification of the error detection circuit 32 shown in FIG. 17 of the present invention will be described with reference to FIG.
[0158]
In this example, another error detection circuit different from the above error detection circuit is used.
[0159]
The error detection circuit 32 shown in the embodiment of FIG. 18 or FIG. 19 and FIG. 20 is used. Switching between modes includes a first mode in which a signal excluding the sign bit (SB) of the input signal of the identification circuit 22 is an input signal and a second mode in which the sign bit (SB) is also an input signal. Is set in the register 64.
[0160]
According to the present embodiment, the circuit is simpler than that using the second identification circuit, and offset adjustment, recording current optimization, and sense current optimization can be performed by almost the same method.
[0161]
Next, the reset means of PRECORDER 13 of the present invention will be described.
[0162]
In the present embodiment, in order to improve the reliability of recording and reproduction of a specific recording data pattern necessary for optimization of various parameters, the “pre-sync” is a byte indicating the start of data when recording data. A circuit that resets immediately before is used.
[0163]
According to this embodiment, the magnetization state of the data pattern after the sync byte can be defined, and a specific pattern necessary for the optimization of each parameter can be recorded. In addition, a specific pattern to be recorded at the time of shipping check of the magnetic disk device 7 can be recorded while defining the magnetization state, and an improvement in the reliability of the device can be expected.
[0164]
The sync byte code string of the present invention will be described with reference to FIGS.
[0165]
In this embodiment, in order to improve the reliability of recording and reproduction of a specific recording data pattern necessary for optimizing various parameters, the code string corresponding to the sync byte according to the present invention is applied to the sync byte detection circuit 25. . The code string corresponding to the sync byte is set in the register 68, and this is compared with the code string of the ML output by the logic element EOR circuit (EOR) 66, and all the output bits are processed by the logic element NOR circuit (NOR) 67. Thus, a sync byte detection signal is formed, and the detection result is output to the HDC 4 via the SPIF 33. Here, as shown in FIG. 22, a recording method is used in which magnetization reversal occurs with data “1” and the recording current direction is maintained with data “0”. A sync byte code string in which data “1” does not exist continuously in the data series is used. Further, in addition to the above embodiment, the ML output corresponding to the preceding byte in which the sequence of code strings “0” and “1” in the ML output corresponding to the sync byte is continuously recorded before the sync byte is provided. The code sequence of the sync byte is different from the data sequence of “0” and “1” by ½ or more of the data sequence. Here, in the code string (NRZI), “001000100” is set, and “001100110” is set in the register 68 corresponding to the ML output.
[0166]
According to the present embodiment, a sync byte that does not interfere with the data pattern of the preceding byte for the automatic gain adjustment circuit and the automatic phase synchronization circuit that are recorded in advance and that does not easily cause nonlinear distortion during recording can be obtained. It becomes possible. Therefore, sync bytes can be detected relatively easily even if the recording current, the sense current, and the coefficient of the equalization circuit are not optimized.
[0167]
As another embodiment of the present invention, as shown in FIG. 1, target amplitude value setting means for making the target amplitude value of the automatic gain adjustment circuit (AGC) variable by register setting is used for GCC29.
[0168]
According to the present embodiment, when the resolution of the input signal is low, it is possible to prevent the signal from being saturated in each part of the signal processing circuit by reducing the target amplitude value of the AGC. Can withstand. On the other hand, when the resolution of the input signal is high, by increasing the target amplitude value of the AGC, the ratio of the quantization noise of the ADC 19 and the circuit noise generated by the VGA 17 and the LPF 18 to the signal noise can be reduced. Performance (for example, BER) can be improved.
[0169]
Another embodiment of the present invention will be described with reference to FIG.
[0170]
In this example, the present invention is applied to a magnetic disk device as a two-chip signal processing LSI.
[0171]
Although it can be realized as a one-chip LSI including all signal processing components, it is preferably divided into two or more chips when power consumption is large.
[0172]
In order to solve such a problem, in this embodiment, the LSI is roughly divided into an analog chip 38-A and a digital chip 38-D. The automatic gain adjustment circuit (AGC) of the digital chip 38-D and The output of each control circuit of the automatic phase locked loop (PLL) is output as a pin through the current output type ADAC 30 and PDAC 27, and the variable gain amplifier circuit (VGA) 17 and the voltage controlled oscillation circuit (RVCO) of the analog chip 38-A. 28 is input. In addition, the analog chip 38 -A includes a VGA 17, LPF 18, ADC 19, RVCO 28, WVCO 16, P / H 69, servo signal gray code comparator (CMP) 70, and the like.
[0173]
According to the present embodiment, by outputting the current from the digital chip with DAC current, the influence of noise that can be mixed from its own chip can be reduced, and the number of pins is greatly increased as compared with the case of outputting as a digital signal of several bits. Can be reduced. In addition, ADC, RVCO, and WVCO that require an analog design method and layout method are preferably arranged on an analog chip from the viewpoint of performance, circuit scale, and power consumption. Of course, it is also possible to arrange these on a digital chip, in which case the number of signal pins between the analog and digital chips can be further reduced.
[0174]
In this embodiment, the signal interface between the signal processing LSI and other circuit portions of the magnetic disk device has the following characteristics.
[0175]
First, a reproduction signal from the R / WIC, which is an analog signal, a recording current, a sense current setting signal, and a P / H output signal are input to and output from the analog LSI. Second, signals between HDC and CNT which are digital signals are digital input / output.
[0176]
Third, a signal between the analog LSI and the digital LSI is a digital signal after ADC, and a DAC current signal which is a control signal of RVCO and VGA.
[0177]
By adopting a two-chip configuration, it becomes possible to separately select a process design method, a manufacturing method, and the like for each chip, and an improvement in individual performance and an improvement in development efficiency can be expected. For example, an analog chip can be manufactured by a bipolar or BiCMOS process with good analog characteristics and a proven record, and a digital chip can be manufactured by a CMOS process that can easily reduce power consumption. Of course, it is also possible to create the same process, for example, BiCMOS or CMOS process. In addition, as one of the design and manufacturing methods, it is possible to implement the layout in an optimum manner such that the analog part is manual and the digital part is automatic layout. In addition, the use of a low-priced package due to the dispersion of power consumption and the improvement in yield due to the reduction in individual chip size can be expected to reduce the cost of the LSI chip. Furthermore, the cost reduction of the magnetic disk apparatus using the same can be expected. In the above embodiment, an example of two chips is shown, but the present invention is not limited to this, and a configuration of three chips or more may be used.
[0178]
The present invention is not limited to maximum likelihood decoding or PR4, and other known amplitude discrimination methods may be used. The present invention can also be applied to a combination of partial response waveform processing such as EPR and EEPR and maximum likelihood decoding, and further to a combination of trellis coded modulation.
[0179]
【The invention's effect】
By applying the coefficient correction circuit, error detection circuit, etc. of the equalization circuit according to the present invention to the signal processing circuit or magnetic recording / reproducing apparatus compatible with high-speed transfer, optimization of various parameters of the circuit and apparatus is relatively easy. And it can be done in a short time. For this reason, not only the performance of the signal processing circuit and the magnetic recording / reproducing apparatus is improved, but also the adjustment time is shortened, and the cost of the circuit and apparatus can be greatly reduced.
[Brief description of the drawings]
FIG. 1 is a diagram showing an embodiment in which the present invention is applied to a magnetic disk device.
FIG. 2 is a diagram showing a phase margin measurement result of a magnetic disk device.
FIG. 3 is a diagram showing a method for determining an optimum recording current from a phase margin measurement result of a magnetic disk device.
FIG. 4 is a histogram of an identification circuit input signal and an error signal according to the present invention.
FIG. 5 is a diagram illustrating a difference between a reproduction output amplitude due to a recording current and an error distribution due to a difference in amplitude.
FIG. 6 is an input waveform to the signal processing circuit when the amplitude differs due to the difference in polarity of the isolated waveform.
FIG. 7 is a diagram showing signal conversion by removal of code bits.
FIG. 8 is a diagram illustrating an equalization circuit and a coefficient correction circuit according to an embodiment of the present invention.
FIG. 9 is a diagram showing an alternative example of the equalization circuit according to the embodiment of the present invention.
FIG. 10 is a diagram showing another example of the equalization circuit according to the embodiment of the present invention.
FIG. 11 is a diagram showing details of a coefficient correction circuit according to an embodiment of the present invention.
FIG. 12 is a diagram showing an alternative modification of the coefficient correction circuit according to the embodiment of the present invention.
FIG. 13 is a diagram illustrating another example of the coefficient correction circuit according to the embodiment of the present invention.
FIG. 14 is a diagram showing an alternative example of the coefficient correction circuit according to the embodiment of the present invention.
FIG. 15 is a diagram illustrating an error detection circuit according to an embodiment of the present invention.
FIG. 16 is a diagram showing a modification of the error detection circuit according to the embodiment of the present invention.
FIG. 17 is a diagram showing a modification of the error detection circuit according to the embodiment of the present invention.
FIG. 18 is a diagram showing a modification of the error detection circuit according to the embodiment of the present invention.
FIG. 19 is a diagram showing a modification of the error detection circuit according to the embodiment of the present invention.
FIG. 20 is a diagram showing a modification of the error detection circuit according to the embodiment of the present invention.
FIG. 21 is a diagram illustrating a sync byte detection circuit according to an embodiment of the present invention.
FIG. 22 is a diagram illustrating a sync byte detection circuit according to an embodiment of the present invention.
FIG. 23 is a diagram showing another embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... HDA, 2 ... Recording signal processing circuit (WSPC), 3 ... Reproduction signal processing circuit (RSPC), 4 ... HDC, 5 ... Servo signal processing circuit (SRVC), 6 ... Device controller (CNT), 7 ... Magnetic disk Device (HDD), 8 ... MR head, 9 ... IND head, 11 ... R / WIC, 17 ... VGA, 18 ... Programmable filter (LPF), 19 ... A / D converter (ADC), 20 ... Transversal type Filter (TREQ), 22... Viterbi decoder (ML), 25... Sync byte detection circuit (SYNCDET), 31... Coefficient correction circuit (CCMP), 32.

Claims

An identification circuit for inputting an equalized signal and outputting an identification signal;
An error calculation circuit that outputs an error signal between the equalization signal and the identification signal;
A determination circuit that inputs the error signal, compares the error signal with a predetermined threshold value, and outputs a count signal for the error signal equal to or greater than the threshold value;
A signal processing circuit comprising: a counter that receives the count signal, counts the count signal for a certain period of a plurality of data clocks, and outputs a count value after the lapse of the certain period.

The signal processing circuit is , Holding the threshold value 1 The signal processing circuit according to claim 1, further comprising:

The signal processing circuit according to claim 1, further comprising a second register that holds an identification level of the identification circuit.

The signal processing circuit according to claim 3, further comprising a third register that holds the number of identification levels of the identification circuit.

A recording medium for holding information;
In an information recording / reproducing apparatus having a recording head for recording information on the recording medium,
A register that holds a set value of a recording current of the recording head, an identification circuit that inputs an equalization signal and outputs an identification signal, an error calculation circuit that outputs an error signal between the equalization signal and the identification signal, A discriminating circuit for inputting the error signal, comparing the error signal with a predetermined threshold value and outputting a count signal for the error signal equal to or greater than the threshold value; A signal processing circuit having a counter that counts a signal and outputs a count value after the predetermined period has elapsed,
The information processing / reproducing apparatus, wherein the signal processing circuit includes a setting circuit that sets a setting value of a recording current of the recording head in the register based on the count value.

A recording medium for holding data;
In an information recording / reproducing apparatus having a reproducing head for reproducing data recorded on the recording medium using a magnetoresistive element,
A register that holds a set value of a sense current of the reproducing head; an identification circuit that inputs an equalization signal and outputs an identification signal; an error calculation circuit that outputs an error signal between the equalization signal and the identification signal; A determination circuit that inputs the error signal, compares the error signal with a predetermined threshold value, and outputs a count signal for the error signal that is equal to or greater than the threshold value, and the count for a certain period of time that is input with the count signal and consists of a plurality of data clocks A signal processing circuit having a counter that counts a signal and outputs a count value after the predetermined period has elapsed,
The signal processing circuit is an information recording / reproducing apparatus including a setting circuit that sets a set value of a sense current of the reproducing head in the register based on the count value.

A recording medium for holding information;
In an information recording / reproducing apparatus having a recording head for recording information on the recording medium,
A register that is connected to the recording head and holds an offset correction value for DC offset correction, an identification circuit that inputs an equalization signal and outputs an identification signal, and outputs an error signal between the equalization signal and the identification signal An error calculation circuit, a determination circuit that inputs the error signal, compares a predetermined threshold value with the error signal, and outputs a count signal for an error signal that is equal to or greater than the threshold value, and includes the count signal and a plurality of data clocks A signal processing circuit having a counter that counts the count signal for a certain period and outputs a count value after the lapse of the certain period And
The information processing / reproducing apparatus includes a setting circuit for setting the offset correction value in the register based on the count value.

A recording medium for holding recording data;
In an information recording / reproducing apparatus having a recording head for recording recording data on the recording medium,
An equalization circuit, a register that holds a coefficient value that gives the characteristic of the equalization circuit, an identification circuit that inputs an equalization signal output from the equalization circuit and outputs an identification signal, the equalization signal, and the identification An error calculation circuit that outputs an error signal from the signal, a determination circuit that inputs the error signal, compares a predetermined threshold value with the error signal, and outputs a count signal for the error signal equal to or greater than the threshold value, and the count signal A signal processing circuit having a counter that counts the count signal for a certain period of time and includes a plurality of data clocks and outputs the count value after the certain period has elapsed,
The information processing / reproducing apparatus, wherein the signal processing circuit includes a setting circuit that sets the coefficient value in the register based on the count value.

A recording medium for holding recording data;
In an information recording / reproducing apparatus having a recording head for recording recording data on the recording medium,
A register that holds a correction value for correcting the magnetization reversal position during data recording according to a data sequence, an identification circuit that inputs an equalization signal and outputs an identification signal, and an error between the equalization signal and the identification signal An error calculation circuit that outputs a signal, a determination circuit that inputs the error signal, compares a predetermined threshold value with the error signal, and outputs a count signal for an error signal equal to or greater than the threshold value, and inputs a plurality of the count signal A signal processing circuit comprising a counter that counts the count signal for a certain period of time constituted by a data clock and outputs a count value after the lapse of the certain period;
The signal processing circuit is an information recording / reproducing apparatus including a setting circuit that sets the correction value in the register based on the count value.