JP2001216735A - Signal processing circuit and information recording and reproducing device - Google Patents

Signal processing circuit and information recording and reproducing device

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JP2001216735A
JP2001216735A JP2000371488A JP2000371488A JP2001216735A JP 2001216735 A JP2001216735 A JP 2001216735A JP 2000371488 A JP2000371488 A JP 2000371488A JP 2000371488 A JP2000371488 A JP 2000371488A JP 2001216735 A JP2001216735 A JP 2001216735A
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Yoshihisa Watabe
善寿 渡部
Akihiko Hirano
章彦 平野
Satoshi Minojima
智 美濃島
Hideki Miyasaka
秀樹 宮坂
Toshihiro Nitta
敏裕 新田
Tomoaki Hirai
智明 平井
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龍志 下川
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Abstract

PROBLEM TO BE SOLVED: To reduce the time required for optimizing an equalization circuit, optimizing various kinds of conditions in recording and reproducing in a magnetic recording and reproducing device, and to constitute a signal processing circuit for realizing it. SOLUTION: The circuit is provided with an automatic gain adjusting circuit which is connected to the output of the equalizing circuit 20 to detect the amplitude of the output signal of the equalizing circuit one by one and consists of a variable gain amplifier circuit(VGA) 17, a gain control circuit (GCC) 29 and a DAC for AGC of a current output type (VDAC) 30, an identification circuit 44 receiving the output signal of the circuit 20 as an input signal to identify the output signal, an error calculating circuit 41 for calculating an error concerning the amplitude of a signal at the circuit 44 from the input signal and the output signal of the circuit 44, a discrimination circuit 56 setting a threshold value and outputting a count signal with an error signal equal to or larger than this threshold value, and a counter 49 for counting this count signal.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、磁気ディスク装置
や光磁気ディスク装置の如き情報記録再生装置において
利用される信号処理回路に関し、特に、パーシャルレス
ポンス処理を用いる装置において、等化回路の最適化、
記録及び再生時の各種条件、例えば記録電流値、直流オ
フセット補正量等の最適化など、識別性能を予測する機
能を有する等化回路における係数の最適化回路及び方法
に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal processing circuit used in an information recording / reproducing device such as a magnetic disk device or a magneto-optical disk device, and more particularly, to optimization of an equalizing circuit in a device using partial response processing. ,
The present invention relates to a coefficient optimization circuit and method for an equalization circuit having a function of predicting discrimination performance, such as optimization of various conditions during recording and reproduction, for example, optimization of a recording current value, a DC offset correction amount, and the like.

【0002】[0002]

【従来の技術】この種の情報記録再生装置においては、
信号の記録、再生のために各種の制御パラメータを最適
に設定する必要がある。例えば、磁気ディスク装置の記
録電流値の最適化は、次のようにして行われているもの
がある。すなわち、ある記録電流値を設定して磁気ディ
スクに記録した後、再生信号処理回路の識別器である位
相弁別器の弁別窓の位相を変えながらビットエラーレー
ト(BER)を測定し、十分なBER(例えば1.0E
−8以下)が得られる弁別窓の位相幅(位相マージン)
を測定する。図2にいわゆるバケットカーブを示す。こ
の測定は記録電流値を変える毎に実施され、各記録電流
値での位相マージンを測定する。各記録電流値と位相マ
ージンの関係を調べ(図3)、位相マージンが最大とな
る記録電流値を最適値とするものである。
2. Description of the Related Art In this type of information recording / reproducing apparatus,
It is necessary to optimally set various control parameters for recording and reproducing signals. For example, optimization of a recording current value of a magnetic disk device is performed as follows. That is, after a certain recording current value is set and recorded on the magnetic disk, the bit error rate (BER) is measured while changing the phase of the discrimination window of the phase discriminator which is the discriminator of the reproduction signal processing circuit, and a sufficient BER is measured. (For example, 1.0E
-8 or less) phase width of the discrimination window (phase margin)
Is measured. FIG. 2 shows a so-called bucket curve. This measurement is performed every time the recording current value is changed, and the phase margin at each recording current value is measured. The relationship between each recording current value and the phase margin is examined (FIG. 3), and the recording current value at which the phase margin is maximized is determined as the optimum value.

【0003】この種の位相弁別の装置でのBERでの評
価では、図2のようなバケットカーブを得るのに、少な
くとも分オーダーの時間を要する。従って、上記の記録
電流の最適化のみでも数分間を要することになる。
[0003] In the evaluation by BER using this type of phase discriminating apparatus, it takes at least an order of minutes to obtain a bucket curve as shown in FIG. Therefore, it takes several minutes to optimize only the recording current.

【0004】実際には、記録電流値の他にも、記録電流
の反転位置の補正量(記録補正という)、等化回路の特
性、識別器の識別レベルなども最適化のパラメータとな
る。
Actually, in addition to the recording current value, the amount of correction of the reversal position of the recording current (referred to as recording correction), the characteristics of the equalizing circuit, the discrimination level of the discriminator, and the like are also parameters for optimization.

【0005】しかも、これらのパラメータはランダムパ
ターンを用いて評価するために互いに独立して評価でき
ない。従って、精度よく各パラメータの最適化を行うた
めには、バケットカーブの測定を、パラメータの数と各
パラメータの分割数の積だけ実施することが好ましく、
最適化には膨大な時間を要する。磁気ヘッドや記録再生
回路のバラツキが大きい場合は、装置やヘッド毎の最適
化が必要となり、さらに膨大な時間が必要となる。
Moreover, these parameters cannot be evaluated independently of each other because they are evaluated using a random pattern. Therefore, in order to optimize each parameter with high accuracy, it is preferable to measure the bucket curve by the product of the number of parameters and the number of divisions of each parameter,
Optimization takes an enormous amount of time. When the variation in the magnetic head or the recording / reproducing circuit is large, optimization for each device or head is required, and an enormous amount of time is required.

【0006】また、振幅弁別で識別する場合について
は、特開平3−144969号公報記載の技術がある。
この方法は、識別器入力のデジタル信号の系列と基準信
号の系列とを比較し、誤差値のヒストグラムを測定する
ことにより装置のBERを予測する。ヒストグラムを十
分な精度で測定するのに要するビット数は、高々数千か
ら数万ビットでよく、BERを直接測定する前述の位相
弁別での従来例(1.0E+8ビット以上)と比較して
極めて少なくて良く、各種パラメータの最適化に要する
時間も短時間で済む。
[0006] For the case of discrimination by amplitude discrimination, there is a technique described in Japanese Patent Application Laid-Open No. 3-144969.
The method estimates the BER of the device by comparing the sequence of the digital signal at the input of the classifier with the sequence of the reference signal and measuring a histogram of the error values. The number of bits required to measure the histogram with sufficient accuracy may be at most several thousand to several tens of thousands of bits, which is much smaller than the above-described conventional example of phase discrimination (1.0E + 8 bits or more) for directly measuring BER. The time required for optimizing various parameters can be reduced in a short time.

【0007】しかし、特開平3−144969号公報記
載の装置でのBERの予測による評価では、誤差値のヒ
ストグラムを測定するための比較的大規模な評価機構が
必要である。リアルタイムで誤差値を判定すると共に、
ヒストグラムの本数だけカウンタかメモリが必要とな
る。このヒストグラムの測定を装置内部で実施する場合
は、回路規模の増大が避けられない。また、基板上で識
別器入力信号をモニタしながら装置外部でヒストグラム
を測定する場合は、装置のビットレートでの測定を実施
することから100Mbpsを越える高速転送対応の装
置では、実装上の極めて大きな困難が伴う。
However, the evaluation based on the prediction of the BER in the apparatus described in Japanese Patent Application Laid-Open No. 3-144969 requires a relatively large-scale evaluation mechanism for measuring the histogram of the error value. Determine the error value in real time,
Counters or memories are required for the number of histograms. When the measurement of the histogram is performed inside the apparatus, an increase in circuit scale is inevitable. In addition, when a histogram is measured outside the apparatus while monitoring the input signal of the discriminator on the board, the measurement is performed at the bit rate of the apparatus. With difficulty.

【0008】一方、等化回路のタップ係数を最適化する
方法については、特開平2−150114号公報に記載
されている方法がある。これは、磁気ディスク装置や光
磁気ディスク装置の如き情報記録再生装置の、一つの磁
化反転に対応する再生波形(いわゆる孤立磁化再生波
形)が、ローレンツィアン波形で模擬できるように波形
前後の裾野の引き方がほぼ対象であることから、3タッ
プの対称係数のトランスバーサル型等化回路、いわゆる
余弦等化回路の係数補正手段と方法を示したもので、磁
気ディスク上のフォーマットにユーザーデータに先立っ
て数バイトのトレーニングエリアを設けて、リアルタイ
ムに係数補正するものである。
On the other hand, as a method for optimizing the tap coefficient of the equalizing circuit, there is a method described in Japanese Patent Application Laid-Open No. 2-150114. This is because the reproduction waveform corresponding to one magnetization reversal (so-called isolated magnetization reproduction waveform) of an information recording / reproducing device such as a magnetic disk device or a magneto-optical disk device can be simulated by a Lorentzian waveform. Since the drawing method is almost the object, this shows a coefficient correction means and method of a transversal type equalization circuit with a 3-tap symmetric coefficient, that is, a so-called cosine equalization circuit. In this case, a training area of several bytes is provided to perform coefficient correction in real time.

【0009】余弦等化回路のような1つだけのタップ係
数を最適化する場合は、上記の特開平2−150114
号公報に開示された手法が好ましい。しかし、より高密
度に記録しようとすると、再生波形の分解能が低下し
て、裾野が長く尾を引くとともに、再生波形の対称性が
崩れるために、振幅特性だけを粗く調整する余弦等化回
路では十分な等化性能が得られなくなる。
In the case of optimizing only one tap coefficient as in a cosine equalizing circuit, the above-mentioned Japanese Patent Application Laid-Open No. 2-150114 is used.
Is preferred. However, when trying to record at higher density, the resolution of the reproduced waveform is reduced, the tail becomes longer and the tail is trailed, and the symmetry of the reproduced waveform is broken. Sufficient equalization performance cannot be obtained.

【0010】一方、複数のタップ係数の最適値を、比較
的高精度に得ることができる係数補正アルゴリズムとし
ては、CLMS(クリップトリーストミーンスクェア;
CLMS等の逐次補正型の係数補正アルゴリズム)が知
られる。しかし、等化回路のためのクロックを等化回路
の後段で得られる信号から復元する装置では、係数補正
過程において等化回路のタップ係数が非対称になること
による位相特性とクロックの位相との競合が発生し、等
化回路の特性は定まらない。また、等化回路と係数補正
回路部分の遅延やデジタル回路の有限ビット数の影響に
よって収束状態での係数の振動が避けられないといった
問題が生じ、十分な性能が得られない。
On the other hand, as a coefficient correction algorithm capable of obtaining an optimum value of a plurality of tap coefficients with relatively high accuracy, CLMS (Clip Trim Square;
A successive correction coefficient correction algorithm such as CLMS) is known. However, in a device that restores a clock for an equalization circuit from a signal obtained at a subsequent stage of the equalization circuit, competition between the phase characteristics and the clock phase due to the asymmetric tap coefficient of the equalization circuit during the coefficient correction process. Occurs, and the characteristics of the equalization circuit are not determined. In addition, there is a problem that the coefficient oscillation in the convergence state is unavoidable due to the delay of the equalizer circuit and the coefficient correction circuit portion and the finite number of bits of the digital circuit, so that sufficient performance cannot be obtained.

【0011】また、上記係数補正動作を実行するために
は、HDC4がデータ領域で正常にリードゲートをあげ
る必要があり、このためには最適化されていない等化回
路の条件でも少なくともIDは読めなければならない。
したがって、AGC/PLLの引込み用のエリアとデー
タ領域の区切りを示すデータパターン(ここではシンク
バイトという)は、識別しやすい特定のパターンとする
必要がある。
In order to execute the above coefficient correction operation, the HDC 4 needs to normally raise the read gate in the data area. For this reason, at least the ID can be read even under the condition of the non-optimized equalizing circuit. There must be.
Therefore, the data pattern (in this case, referred to as a sync byte) indicating the boundary between the AGC / PLL pull-in area and the data area needs to be a specific pattern that is easy to identify.

【0012】さらには、こうした信号処理回路をLSI
化する場合、回路規模が膨大となることから、チップ面
積や消費電力、ピン数、コスト等を考慮することが重要
である。全ての構成要素を含む1チップのLSIとして
実現できれば好ましい。しかし例えば消費電力が大きい
場合、2チップ以上に分割せざるを得ないなど、どの部
位で切り分けるかが重要となる。
Further, such a signal processing circuit is implemented by an LSI
In such a case, it is important to consider the chip area, the power consumption, the number of pins, the cost, and the like, since the circuit scale becomes enormous. It is preferable that it can be realized as a one-chip LSI including all components. However, for example, when the power consumption is large, it is important to determine at which part, for example, it must be divided into two or more chips.

【0013】[0013]

【発明が解決しようとする課題】本発明の目的は、逐次
補正型の係数補正回路と等化回路との組合せにおいて、
高精度に振幅特性を補正すると共に、位相特性も補正で
きる高性能でより小規模な回路で実現できる信号処理回
路、或るいはこれを用いた情報記録再生装置を提供する
ことである。
SUMMARY OF THE INVENTION An object of the present invention is to provide a combination of a successively correcting coefficient correction circuit and an equalization circuit.
An object of the present invention is to provide a signal processing circuit that can be realized with a high-performance and smaller circuit that can correct the amplitude characteristic and the phase characteristic with high accuracy, or an information recording / reproducing apparatus using the same.

【0014】本発明の他の目的は、情報記録再生装置の
各種制御パラメータの最適化を比較的短時間で実現でき
る各種制御パラメータの最適化方法および装置を提供す
ることである。
Another object of the present invention is to provide a method and apparatus for optimizing various control parameters of an information recording / reproducing apparatus, which can realize optimization of various control parameters in a relatively short time.

【0015】本発明の他の目的は、再生信号の処理回路
を複数チップのLSIに分割して実現する場合のより効
率的なLSIの構成を提供することである。
Another object of the present invention is to provide a more efficient LSI configuration when a reproduction signal processing circuit is implemented by being divided into a plurality of chips of LSI.

【0016】[0016]

【課題を解決するための手段】上記本発明の目的は以下
の構成に係る等化回路および逐次補正型の係数補正回路
を含む信号処理回路により達成される。
The object of the present invention is achieved by a signal processing circuit including an equalizing circuit and a successively correcting coefficient correcting circuit according to the following construction.

【0017】この信号処理回路は、5タップ以上のトラ
ンスバーサル型の等化回路が用いられ、等化回路のタッ
プ係数のうち、センタータップの両隣のタップ係数は同
一値に規定される。本発明者等によるシミュレーション
結果から、センタータップの両隣のタップ係数を同一値
とすれば、両端の2つのタップ係数をフリーにしても、
自動位相同期回路の位相特性との競合が避けられ、逐次
補正型の係数補正回路であっても、安定に係数補正が可
能となることがわかった。これは、最低でも両端に2つ
設けたタップ係数が異なる値をとることによって、等化
回路に入力される信号が位相歪を持っていても、等化後
の波形歪みを最小限にできるからである。この時、信号
の位相歪は孤立波形の前後対称性Tasとして現れ、 Tas=|T1−T2|/PW50 (PW50=T1+T2) として定義すると、本発明によればTas=11%で
も、ほぼウィナーフィルタ(自乗誤差を最小とする最適
フィルタ)と同等の等化性能が得られる。ここで、上式
における各記号は、PW50が半値幅、PW50の前縁
部をT1、後縁部をT2とする。尚、シミュレーション
結果から、等化回路に入力される信号の半値幅PW50
とデータ周期をTbとの比(チャネル密度という)S
が、 S=PW50/Tb>2 となる場合は、等化回路のタップ数は7タップ以上が好
ましい。5タップでは、等化回路の出力での誤差が大き
く、良好な装置性能が得られないからである。この場合
も、等化回路のタップ係数のうち、センタータップの両
隣のタップ係数が同一値に規定されるだけであり、他の
両端側4タップは、異なる係数値をとることができる。
In this signal processing circuit, a transversal type equalizer having five or more taps is used, and among the tap coefficients of the equalizer, tap coefficients on both sides of the center tap are defined to have the same value. From the simulation results of the present inventors, if the tap coefficients on both sides of the center tap have the same value, even if the two tap coefficients at both ends are free,
Competition with the phase characteristics of the automatic phase synchronization circuit was avoided, and it was found that coefficient correction could be performed stably even with a coefficient correction circuit of the sequential correction type. This is because at least two tap coefficients provided at both ends have different values, so that the waveform distortion after equalization can be minimized even if the signal input to the equalization circuit has phase distortion. It is. At this time, the phase distortion of the signal appears as an anteroposterior symmetrical Tas of the isolated waveform, and is defined as Tas = | T1−T2 | / PW50 (PW50 = T1 + T2). Equalization performance equivalent to (optimal filter that minimizes the square error) can be obtained. Here, as for each symbol in the above equation, the PW50 has a half width, the leading edge of the PW50 is T1, and the trailing edge is T2. From the simulation result, the half width PW50 of the signal input to the equalization circuit is obtained.
And the data period is the ratio (referred to as channel density) S of Tb
However, when S = PW50 / Tb> 2, the number of taps of the equalizing circuit is preferably 7 or more. With five taps, the error in the output of the equalization circuit is large, and good device performance cannot be obtained. Also in this case, of the tap coefficients of the equalizer circuit, the tap coefficients on both sides of the center tap are simply defined as the same value, and the other four taps on both ends can have different coefficient values.

【0018】本発明では、5タップ以上のトランスバー
サル型の等化回路において、等化回路のタップ係数のう
ち、上述のようにセンタータップの両隣だけでなく、そ
のセンタタップから対称の位置のタップ係数をそれぞれ
同一値とするのが好ましい場合がある。等化回路に入力
される信号のインパルス応答の対称性が良ければ、分解
能が低くても高精度の等化が可能となるからである。こ
れによって、上述したように位相特性の競合が発生しな
いという効果に加え、全タップが対象タップ位置の2ビ
ットの平均的な相関信号によって係数の補正が行なわれ
るので、入力信号の雑音の大きさが約0.7倍に低減で
き安定性のよい係数補正が可能である。
According to the present invention, in a transversal type equalization circuit having five or more taps, among the tap coefficients of the equalization circuit, not only on both sides of the center tap as described above, but also taps located symmetrically from the center tap. It may be preferable that the coefficients have the same value. This is because if the symmetry of the impulse response of the signal input to the equalization circuit is good, high-precision equalization can be performed even if the resolution is low. As a result, in addition to the effect that the conflict of the phase characteristics does not occur as described above, the coefficient is corrected by the average correlation signal of 2 bits at the target tap position for all the taps, so that the noise level of the input signal is large. Can be reduced to about 0.7 times, and coefficient correction with good stability is possible.

【0019】本発明はまた、トランスバーサル型の等化
回路を用いるものにおいて、等化回路の負の係数値の設
定をタップ遅延手段の出力を反転して用いることによ
り、正の係数値で設定できるようにするのが好ましい。
磁気記録の孤立磁化再生波形のように、比較的単調に裾
を引く波形の場合、この波形を等化するトランスバーサ
ル型の等化回路のタップ係数は、センタータップの係数
の符号を正とすると、その両サイドに向かって、負、
正、負、正、…と交互に符号が入れ替わる。従って、予
め負の係数になると推定されるタップ位置のデータを反
転して出力させることが可能となり、この結果、等化回
路の係数ビットの符号がなくなり、回路規模が削減され
る。
According to the present invention, when a transversal type equalizing circuit is used, a negative coefficient value of the equalizing circuit is set with a positive coefficient value by inverting the output of the tap delay means. Preferably it is possible to do so.
In the case of a waveform having a relatively monotonous tail, such as an isolated magnetization reproduction waveform for magnetic recording, the tap coefficient of a transversal type equalizer that equalizes this waveform is assumed that the sign of the center tap coefficient is positive. , Towards both sides, negative,
The signs are alternately changed to positive, negative, positive,. Therefore, it is possible to invert and output the data at the tap position that is presumed to be a negative coefficient, and as a result, the sign of the coefficient bit of the equalizing circuit is eliminated, and the circuit scale is reduced.

【0020】本発明において、タップ係数はレジスタに
設定するのが好ましい。トランスバーサル型等化回路の
特定のタップ位置で係数値を”0”とし、係数を補正す
る動作を停止する。これによって、タップ数を小さく設
定した場合の、最良な係数補正が可能となり、さらに、
タップ係数が”0”部分での消費電力が減少する。
In the present invention, the tap coefficient is preferably set in a register. The coefficient value is set to "0" at a specific tap position of the transversal equalization circuit, and the operation of correcting the coefficient is stopped. This allows the best coefficient correction when the number of taps is set small, and furthermore,
Power consumption is reduced when the tap coefficient is "0".

【0021】等化回路の入力信号は、例えばパーシャル
レスポンス波形に処理されて係数補正回路に入力される
のが好ましい。これによって、係数補正回路の高精度化
が図られ、ランダム的な任意のデータパターンでの係数
補正が可能となり、ユーザーサイトでの係数補正が可能
である。例えば、磁気ディスク装置において、経時的に
磁気ヘッドやディスク媒体の特性が変化する場合でも、
装置上で常時最適な等化回路条件を保持できる。
It is preferable that the input signal of the equalizing circuit is processed into, for example, a partial response waveform and input to the coefficient correction circuit. As a result, the precision of the coefficient correction circuit is improved, and coefficient correction can be performed with an arbitrary random data pattern, and coefficient correction can be performed at a user site. For example, in a magnetic disk device, even if the characteristics of the magnetic head and the disk medium change over time,
Optimal equalization circuit conditions can always be maintained on the device.

【0022】本発明に係る等化回路の係数補正は、例え
ば次の手段を備えて行われる。即ち、等化回路の入力信
号を簡易識別する簡易識別手段と、等化回路の出力信号
と識別手段とから誤差信号を算出する誤差算出手段と、
簡易識別手段の出力信号を遅延させる遅延手段と、遅延
手段の出力信号と誤差算出手段の出力信号との相関値を
算出する相関値算出手段と、相関値算出手段の出力信号
を逐次加算する相関値加算手段と、相関値加算手段の出
力信号を一定回数加算した信号から係数補正量を算出す
る係数補正量算出手段と、係数補正量算出手段の出力信
号で等化回路の係数値を補正する係数誤差補正手段を備
え、係数補正回路を、係数補正を実施した後、等化回路
に入力された信号が出力されるまでの遅延時間以上、相
関値の逐次加算を休止するようにしたものである。
The coefficient correction of the equalizing circuit according to the present invention is performed, for example, by providing the following means. That is, a simple identification means for easily identifying an input signal of the equalization circuit, an error calculation means for calculating an error signal from the output signal of the equalization circuit and the identification means,
Delay means for delaying the output signal of the simple identification means, correlation value calculation means for calculating a correlation value between the output signal of the delay means and the output signal of the error calculation means, and correlation for sequentially adding the output signals of the correlation value calculation means Value adding means, coefficient correction amount calculating means for calculating a coefficient correction amount from a signal obtained by adding the output signal of the correlation value adding means a fixed number of times, and correcting the coefficient value of the equalizer circuit by the output signal of the coefficient correction amount calculating means. A coefficient error correction means is provided, and the coefficient correction circuit suspends the sequential addition of correlation values for a delay time equal to or more than a delay time until a signal input to the equalization circuit is output after performing the coefficient correction. is there.

【0023】これによれば、係数を補正しながら相関デ
ータを得ることはせず、相関データの蓄積は、常に一定
のタップ係数値のもとで実施される。従って、本手段に
よる係数補正回路は、従来のCLMS(クリップトリー
ストミーンスクェア)で生じうるループ遅延による誤差
が生じない。更に、本質的には開ループであり、平均化
(本手段では相関値算出手段に対応)等の信号処理を十
分に実施でき、有限ビット等の影響も小さくでき、より
高精度化が期待できる。
According to this, the correlation data is not obtained while correcting the coefficient, and the accumulation of the correlation data is always performed under a constant tap coefficient value. Therefore, the coefficient correction circuit according to the present means does not cause an error due to a loop delay that may occur in the conventional CLMS (clip-tree mean square). Furthermore, since it is essentially an open loop, signal processing such as averaging (corresponding to the correlation value calculating means in this means) can be sufficiently performed, the influence of finite bits and the like can be reduced, and higher precision can be expected. .

【0024】さらに、上記遅延手段の遅延量を制御する
遅延量制御手段と、補正するタップ係数を遅延量制御手
段と連動して選択する選択手段と、係数誤差補正手段の
補正したタップ係数値を一時的に保持する係数一時保持
手段とを備えるようにし、遅延量をタップ係数の補正量
算出時には一定とし、選択手段を制御することによって
各タップ係数の係数値が決定した時点で全タップ係数を
補正するようにしてもよい。上述したように、本発明に
よる係数補正手段は、基本的に開ループとなる。従っ
て、等化回路に入力される信号の線形性とランダム性が
保証できれば、各タップ係数を同一情報(信号)で補正
する必要はない。遅延量制御手段と選択手段を用いてタ
ップ係数を時分割で補正することが可能であり、これに
よって回路規模が大幅に削減される。
Further, a delay amount control means for controlling a delay amount of the delay means, a selection means for selecting a tap coefficient to be corrected in conjunction with the delay amount control means, and a tap coefficient value corrected by the coefficient error correction means. And a coefficient temporary holding means for temporarily holding, the delay amount is fixed at the time of calculating the correction amount of the tap coefficient, and all tap coefficients are determined at the time when the coefficient value of each tap coefficient is determined by controlling the selecting means. The correction may be made. As described above, the coefficient correction means according to the present invention is basically open loop. Therefore, if the linearity and randomness of the signal input to the equalization circuit can be guaranteed, it is not necessary to correct each tap coefficient with the same information (signal). It is possible to correct the tap coefficient in a time-division manner using the delay amount control means and the selection means, thereby greatly reducing the circuit scale.

【0025】更に上記構成において、等化回路の係数補
正回路の入力信号である等化回路の入力信号と等化回路
の出力信号とを間引いて入力することもできる。前述の
ように、係数補正手段では、タップ係数位置に対応した
等化回路入力信号と等化回路の出力信号の誤差信号が得
られればよい。従って、等化回路入力信号と等化回路の
出力信号の誤差信号は必ずしも連続して得る必要はな
く、このように間引いてもよい。間引くことによって、
係数補正回路の動作周波数を1/(間引き数+1)にす
ることができ、回路規模を増加することなく、大幅な低
消費電力化が可能となる。
Further, in the above configuration, the input signal of the equalization circuit, which is the input signal of the coefficient correction circuit of the equalization circuit, and the output signal of the equalization circuit can be thinned and input. As described above, the coefficient correction means only needs to obtain an error signal between the equalizer circuit input signal and the equalizer circuit output signal corresponding to the tap coefficient position. Therefore, the error signal between the input signal of the equalization circuit and the output signal of the equalization circuit does not necessarily have to be obtained continuously, and may be thinned out in this way. By thinning out,
The operating frequency of the coefficient correction circuit can be reduced to 1 / (the number of thinnings + 1), and the power consumption can be significantly reduced without increasing the circuit scale.

【0026】また、外部で最適な係数値を算出する手段
として、トランスバーサル型等化回路に入力する信号
を、データクロックの周期で等化回路の全タップ数の2
倍以上の長さのデータ区間保持するデータ保持手段を設
け、このデータ保持手段の保持データをデータクロック
とは別のクロック手段によって外部に出力するようにし
てもよい。等化回路のタップ係数を求める手法として
は、前述の逐次修正型の他に、等化回路の入力信号をシ
リアルに相当量記憶し、これに対応した理想出力を与え
ることによって、一般的によく知られているウィナーフ
ィルター解を得る方法がある。これを用いて、保持した
データを外部に取りだし、マトリクス演算によって最適
解を得ることが可能である。データ区間長はパターン等
を工夫することで、等化回路のタップ数の約2倍程度ま
で低減できる。但しデータ区間長が長い方が雑音の影響
を避けられるので、より良好なタップ係数を得られる。
As a means for calculating an optimum coefficient value externally, a signal input to the transversal type equalizer is divided into two equal to the total number of taps of the equalizer by a data clock cycle.
It is also possible to provide a data holding means for holding a data section having a length twice or more, and to output the data held by the data holding means to the outside by a clock means different from the data clock. As a method of obtaining the tap coefficient of the equalizer circuit, in addition to the above-described successive correction type, generally, a considerable amount of the input signal of the equalizer circuit is serially stored, and an ideal output corresponding thereto is given. There is a known way to obtain a Wiener filter solution. Using this, it is possible to take out the held data to the outside and obtain an optimal solution by matrix operation. The data section length can be reduced to about twice the number of taps of the equalization circuit by devising a pattern or the like. However, a longer data section length can avoid the influence of noise, so that a better tap coefficient can be obtained.

【0027】本発明はまた、各パラメータを最適化する
回路として、下記のように誤差検出回路を構成すること
ができる。
According to the present invention, an error detecting circuit can be configured as follows as a circuit for optimizing each parameter.

【0028】例えば、識別回路の入力信号を入力信号と
する第2の識別回路の入力信号と第2の識別回路の出力
信号とから第2の識別回路での誤差信号を算出する誤差
算出手段と、一定の閾値を設定して閾値以上の誤差信号
でカウント信号を出力する判別手段と、カウント信号を
カウントするカウント手段とからなるように構成するも
のである。信号処理回路内の識別回路への入力信号と、
等化回路の目標振幅との誤差信号をこの第2の識別回路
と誤差算出回路とで求める。この誤差信号と上記判別手
段に設定された一定の閾値とを比較して、誤差信号が閾
値以上の場合に判別出力を”1”とし、そうでない場合
は”0”とする。上記カウント手段は判別手段の出力
が”1”の場合のみカウントアップする。
For example, an error calculating means for calculating an error signal in the second discriminating circuit from an input signal of the second discriminating circuit and an output signal of the second discriminating circuit using the input signal of the discriminating circuit as an input signal; And a counting means for setting a certain threshold value and outputting a count signal with an error signal equal to or greater than the threshold value, and a counting means for counting the count signal. An input signal to an identification circuit in the signal processing circuit;
An error signal from the target amplitude of the equalization circuit is obtained by the second identification circuit and the error calculation circuit. This error signal is compared with a fixed threshold value set in the discriminating means, and the discrimination output is set to "1" when the error signal is equal to or larger than the threshold value, and is set to "0" otherwise. The counting means counts up only when the output of the discriminating means is "1".

【0029】上記第2の識別回路の入力信号及び誤差信
号は図4に示すようになり、誤差信号は”0”を中心に
正負に分布し、ほぼ正規分布とみなされる。従って、誤
差信号の分散値と上記判別手段の一定の閾値によって全
母数に対するカウントの比が決まる(統計で言うところ
の母比率)。すなわち、全母数と閾値とわかっているの
で、カウント数によって誤差信号の分散値が推定でき
る。一般に装置内の識別器の性能(BER)は、識別器
に入力される信号品質(例えば分散値)に依存するの
で、分散値を最小化することで、各種の装置パラメータ
の最適化が可能となる。
The input signal and the error signal of the second discriminating circuit are as shown in FIG. 4, and the error signal is distributed positively and negatively with "0" as a center, and is regarded as substantially a normal distribution. Therefore, the ratio of the count to the total population is determined by the variance value of the error signal and the fixed threshold value of the determination means (population ratio in statistics). That is, since the total population and the threshold are known, the variance of the error signal can be estimated from the count. In general, the performance (BER) of a classifier in a device depends on the signal quality (eg, variance) input to the classifier. Therefore, minimizing the variance enables optimization of various device parameters. Become.

【0030】さらに、上述したような誤差検出回路にお
いて、第2の識別回路の識別レベルをレジスタで設定す
ることも可能である。誤差検出回路の第2の識別回路の
識別レベルを任意に設定可能とすれば、閾値を変えての
識別が可能となり、この時以下のような利点が生じる。
通常第2の識別回路は+1、0、−1の3値を識別する
ために、+0.5、−0.5の2値の識別レベルを持
つ。ここで例えば、等化回路の出力データパターンとし
て、+1と−1の2値しか取りえないデータパターンを
識別する場合、上記の識別レベルでは誤差や雑音の大き
さによっては識別誤りが生じやすい。このような場合
は、閾値を”0”と設定すれば、実質的に2値の識別回
路として動作させることができ、識別性能が向上する
(耐雑音性が2倍に向上)と共に、誤差信号もより正確
な値が得られる。より正確な装置の最適化が可能とな
る。
Further, in the above-described error detection circuit, the identification level of the second identification circuit can be set by a register. If the discrimination level of the second discrimination circuit of the error detection circuit can be arbitrarily set, the discrimination can be performed by changing the threshold value, and the following advantages are obtained.
Usually, the second identification circuit has binary identification levels of +0.5 and -0.5 in order to identify three values of +1, 0 and -1. Here, for example, when a data pattern that can take only binary values of +1 and −1 is identified as an output data pattern of the equalization circuit, an identification error is likely to occur at the above-described identification level depending on the magnitude of an error or noise. In such a case, if the threshold is set to "0", the circuit can be operated substantially as a binary identification circuit, the identification performance is improved (noise resistance is doubled), and the error signal is improved. Also gives more accurate values. More accurate device optimization becomes possible.

【0031】さらに、上記した誤差検出回路において、
第2の識別回路の識別レベル数をレジスタで設定するこ
とも可能である。第2の識別回路を1つの閾値を持つ2
値出力の識別回路として動作させることができれば、特
定のデータパターン時に識別性能を向上させる(耐雑音
性が2倍に向上)ことが可能であり、誤差信号もより正
確な値が得られる。また、第2の識別回路の出力を常
に”0”とすれば、等化回路の出力値をそのまま判別手
段に入力できる。
Further, in the above-described error detection circuit,
The number of identification levels of the second identification circuit can be set by a register. The second discriminating circuit has a threshold value of 2
If it can be operated as a value output discriminating circuit, discriminating performance can be improved at the time of a specific data pattern (noise resistance is doubled), and a more accurate error signal can be obtained. If the output of the second identification circuit is always "0", the output value of the equalization circuit can be directly input to the determination means.

【0032】更には、上記誤差検出回路を下記のレジス
タ等と共に用いることもできる。例えば、信号処理回路
に、記録電流設定レジスタと記録電流出力端子を設ける
ようにしてもよい。情報記録再生装置の記録ヘッドの記
録電流値と信号処理回路に入力される再生出力振幅の関
係は、ほぼ図5に示すようになる。一般に再生ヘッドが
検出する再生出力振幅が大きいほど再生信号の品質は良
い。この時、例えば信号処理回路の識別手段の入力信号
が・・+1,+1,−1,−1,+1,+1・・パター
ンに対応した信号となるようにすると、自動利得調整回
路によって平均的な信号振幅は、正負の等化目標値の2
レベルのみとなり、”0”に対応するレベルは存在しな
い。再生出力振幅が小さな程、信号に対して雑音の比率
が増加するので、誤差信号が増大し、判別手段に入力さ
れる信号の分散も図5に示すように増加する。従って負
の適当な閾値で判別し、閾値以上となる場合について記
録電流値を変える毎にカウントすれば、カウント値が最
大となる記録電流値が最適条件であることがわかる。
Further, the above error detection circuit can be used together with the following registers. For example, a recording current setting register and a recording current output terminal may be provided in the signal processing circuit. The relationship between the recording current value of the recording head of the information recording / reproducing apparatus and the reproduction output amplitude input to the signal processing circuit is substantially as shown in FIG. In general, the larger the reproduction output amplitude detected by the reproduction head, the better the quality of the reproduction signal. At this time, for example, if the input signal of the discriminating means of the signal processing circuit is set to a signal corresponding to the... +1, +1, -1, -1, +1, +1. The signal amplitude is equal to the positive or negative equalization target value of 2
There is only a level, and there is no level corresponding to “0”. As the reproduced output amplitude is smaller, the ratio of noise to signal increases, so that the error signal increases and the variance of the signal input to the discriminating means also increases as shown in FIG. Therefore, if the discrimination is made with a proper negative threshold value and the count value becomes equal to or larger than the threshold value and counted every time the recording current value is changed, it is understood that the recording current value with the maximum count value is the optimum condition.

【0033】本発明は、信号処理回路に、再生ヘッドの
センス電流を設定するレジスタと、センス電流出力端子
を設けることができる。磁気抵抗効果素子を情報記録再
生装置の再生ヘッドとする場合、ヘッドのバイアス磁化
が最適化されていないと、孤立磁化の極性の違いで再生
波形の振幅が異なる現象が生じる。この孤立波形は交流
結合して信号処理回路に入力されるため図7に示すよう
に識別信号の”0”レベルがずれる。従って、記録媒体
上の磁化状態として最も磁化密度が疎になるような記録
パターンで記録し、センス電流を変える毎に以下に示す
誤差検出する。
According to the present invention, the signal processing circuit can be provided with a register for setting the sense current of the reproducing head and a sense current output terminal. When the magnetoresistive element is used as a reproducing head of an information recording / reproducing device, if the bias magnetization of the head is not optimized, a phenomenon occurs in which the amplitude of the reproduced waveform differs depending on the polarity of the isolated magnetization. Since this isolated waveform is AC-coupled and input to the signal processing circuit, the "0" level of the identification signal is shifted as shown in FIG. Therefore, recording is performed with a recording pattern that minimizes the magnetization density as the magnetization state on the recording medium, and the following error detection is performed each time the sense current is changed.

【0034】第2の識別回路の出力を常に”0”とし、
等化回路の出力をそのまま判別手段に入力すると共に、
判別手段の閾値を”0”に設定して、センス電流を変え
る毎に、一定期間閾値”0”以上となる場合をカウント
する。センス電流によるバイアス磁化が最適化されてお
らず振幅比が異なる場合には、誤差信号の平均値が”
0”からずれるので、カウント値は全母数の1/2とは
ならない。この時の”0”からのずれが基準値以下であ
り、かつ一定の負の閾値でのカウント値が最大となるセ
ンス電流値を最適センス電流とする。
The output of the second identification circuit is always "0",
The output of the equalization circuit is input to the determination means as it is,
The threshold value of the determination means is set to "0", and every time the sense current is changed, the case where the threshold value is equal to or more than the threshold value "0" for a certain period is counted. If the bias magnetization due to the sense current is not optimized and the amplitude ratio is different, the average value of the error signal is "
Since it deviates from “0”, the count value does not become 母 of the total population. The deviation from “0” at this time is less than the reference value, and the count value at a constant negative threshold becomes the maximum. The sense current value is set as the optimum sense current.

【0035】さらに、信号処理回路に、直流オフセット
補正用のオフセット設定回路と、オフセット補正レジス
タを設け、無信号状態からオフセット量を補正するよう
にしてもよい。
Further, an offset setting circuit for DC offset correction and an offset correction register may be provided in the signal processing circuit to correct the offset amount from a no-signal state.

【0036】等化回路の出力信号がほぼランダム的な回
路雑音のみとなるようにし、オフセット補正量の設定を
変える毎に誤差検出を実施することによって、等化回路
出力の誤差信号の平均値のずれが”0”から最も小さく
なるオフセット補正量を最適オフセット補正量とする。
By making the output signal of the equalizer circuit almost exclusively random circuit noise and performing error detection each time the setting of the offset correction amount is changed, the average value of the error signal output from the equalizer circuit is obtained. The offset correction amount at which the deviation becomes the smallest from “0” is defined as the optimum offset correction amount.

【0037】尚、上記と同様の構成の信号処理回路にお
いて、単一周波数の信号からオフセット量を補正するよ
うにしてもよい。
In the signal processing circuit having the same configuration as described above, the offset amount may be corrected from a signal of a single frequency.

【0038】記録データを単一記録周波数状とし、オフ
セット補正量の設定を変える毎に誤差検出を実施するこ
とによって、等化回路出力の誤差の分散が最も小さいオ
フセット補正量を最適オフセット補正量とする。
By making the recording data a single recording frequency and performing error detection each time the setting of the offset correction amount is changed, the offset correction amount with the smallest variance of the error of the output of the equalizing circuit is determined as the optimum offset correction amount. I do.

【0039】本発明はまた、上気した信号処理回路にお
いて、等化回路に特性を与える係数値レジスタを設け
る。記録データをランダム的なデータとし、係数値の設
定を変える毎に誤差検出を実施することによって、等化
回路出力の誤差の分散が最も小さい係数値を最適係数値
とする。
According to the present invention, in the above-mentioned signal processing circuit, a coefficient value register for giving characteristics to the equalizing circuit is provided. By making the recording data random data and performing error detection each time the setting of the coefficient value is changed, the coefficient value with the smallest error variance of the output of the equalization circuit is determined as the optimum coefficient value.

【0040】また、データ記録時の磁化反転位置をデー
タシーケンスに応じて補正する記録補正回路の補正値レ
ジスタを設けるようにしてもよい。記録データをランダ
ム的なデータとし、補正値レジスタを変えて記録する度
に誤差検出を実施することによって、等化回路出力の誤
差の分散が、最も小さい記録補正値を最適補正値とす
る。
Further, a correction value register of a recording correction circuit for correcting the magnetization reversal position during data recording according to the data sequence may be provided. The recording data is random data, and an error is detected each time recording is performed by changing the correction value register, so that the recording correction value with the smallest error variance of the output of the equalizing circuit is determined as the optimum correction value.

【0041】本発明に係る誤差検出回路の他の例とし
て、識別回路の入力信号を入力信号とし、閾値以上の入
力信号でカウント信号を出力する判別手段と、この判別
手段から出力されるカウント信号をカウントするカウン
ト手段と、閾値を設定する手段とを有するように構成で
きる。等化回路の出力信号(識別回路の入力信号)がほ
ぼランダム的な回路雑音のみとなるようにし、オフセッ
ト補正量の設定を変える毎に誤差検出を実施することに
よって、等化回路出力の誤差信号の平均値の”0”から
のずれが最も小さいオフセット補正量を最適オフセット
補正量とする。
As another example of the error detecting circuit according to the present invention, a discriminating means for taking an input signal of the discriminating circuit as an input signal and outputting a count signal with an input signal equal to or larger than a threshold value, and a count signal outputted from this discriminating means And a means for setting a threshold value. The output signal of the equalization circuit (input signal of the discrimination circuit) is made to be almost only random circuit noise, and error detection is performed every time the setting of the offset correction amount is changed. The offset correction amount with the smallest deviation of the average value from “0” from is set as the optimum offset correction amount.

【0042】上記のオフセット調整や磁気抵抗効果型再
生ヘッドのセンス電流の最適化は第2の識別回路がなく
ても可能である。これを実現する信号処理回路の構成と
しては、識別回路の入力信号を入力信号とし、閾値未満
の入力信号でカウント信号を出力する第1の判別手段
と、第1の判別手段から出力されるカウント信号をカウ
ントする第1のカウント手段と、閾値を超える入力信号
でカウント信号を出力する第2の判別手段と、第2の判
別手段から出力されるカウント信号をカウントする第2
のカウント手段と、第1のカウント手段のカウント値か
ら第2のカウント手段のカウント値を減算するカウント
値算出手段と、閾値を設定する手段とを備える。
The above-described offset adjustment and optimization of the sense current of the magnetoresistive read head can be performed without the second identification circuit. As a configuration of a signal processing circuit for realizing this, a first discriminating means for taking an input signal of the discriminating circuit as an input signal and outputting a count signal with an input signal less than the threshold value, and a count output from the first discriminating means. A first counting means for counting a signal, a second determining means for outputting a count signal with an input signal exceeding a threshold value, and a second determining means for counting a count signal output from the second determining means.
Counting means, a count value calculating means for subtracting the count value of the second counting means from the count value of the first counting means, and means for setting a threshold value.

【0043】この回路によれば、等化回路の出力信号を
そのまま誤差カウントすることによって、オフセット調
整の最適化や磁気抵抗効果型再生ヘッドのセンス電流の
最適化が可能である。
According to this circuit, it is possible to optimize the offset adjustment and the sense current of the magnetoresistive read head by directly counting the error of the output signal of the equalizing circuit.

【0044】尚、この回路において、識別回路の入力信
号のうち、符号ビットを除いた信号を入力信号とするこ
ともできる。識別回路の入力信号(等化回路の出力信
号)の符号ビットを除くと、この時の信号は、もとの信
号が負の場合正の信号に変換され、正の信号の場合変化
しない(もとの信号が2の補数表現の場合)。等化回路
の出力信号が+1,+1,−1,−1,+1,+1,−
1,−1,…というように単一周波数的である場合、こ
の時の符号ビットを除いた信号は図7に示すように変換
される。従って、判別手段の閾値を等化回路の等化目標
値付近に設定すれば、目標値からの誤差の分散を検出で
きる。
In this circuit, of the input signals to the discrimination circuit, a signal excluding the sign bit can be used as the input signal. Excluding the sign bit of the input signal of the discriminating circuit (the output signal of the equalizing circuit), the signal at this time is converted to a positive signal when the original signal is negative, and does not change when the original signal is positive. Is a 2's complement representation). When the output signal of the equalizer circuit is +1, +1, -1, -1, +1, +1,-
In the case of a single frequency such as 1, -1,..., The signal excluding the sign bit at this time is converted as shown in FIG. Therefore, if the threshold value of the determination means is set near the equalization target value of the equalization circuit, the variance of the error from the target value can be detected.

【0045】さらに、上記回路において、識別回路の入
力信号のうち、符号ビットを除いた信号を入力信号とす
る第1のモードと符号ビットも入力信号とする第2のモ
ードとを有し、モードの切り替えをレジスタで設定する
ことができる。これによれば、前述した第2の識別回路
を用いるよりもより簡単な回路であり、ほとんど同一の
手法でオフセット調整、記録電流の最適化、センス電流
の最適化が可能である。
Further, the above-mentioned circuit has a first mode in which a signal excluding a sign bit among the input signals of the identification circuit is an input signal, and a second mode in which a sign bit is also an input signal. Can be set by a register. According to this, the circuit is simpler than using the above-described second identification circuit, and the offset adjustment, the optimization of the recording current, and the optimization of the sense current can be performed by almost the same method.

【0046】また、これらの最適化に必要な特定の記録
データパターンの記録や、再生の信頼性を向上させるた
めに、データの記録時に、プリコード手段をデータ開始
を示すバイトであるシンクバイトの直前でリセットする
ことができる。これによって、シンクバイト以降のデー
タパターンの磁化状態が規定でき、上記各パラメータの
最適化に必要な特定のパターンが記録できる。
In order to improve the reliability of the recording of a specific recording data pattern required for these optimizations and the reproduction reliability, at the time of recording the data, the precoding means is used to control the sync byte which is the byte indicating the start of the data. Can be reset immediately before. As a result, the magnetization state of the data pattern after the sync byte can be defined, and a specific pattern required for optimizing the above parameters can be recorded.

【0047】本発明は、データ”1”で磁化反転を生
じ、データ”0”で記録電流方向を維持する記録方式で
あるとすると、データの先頭が”0”で始まると共に、
シリアルなデータ系列中にデータ”1”が連続して存在
しないシンクバイトとする手段を用いる。これによっ
て、先行して記録される自動利得調整回路と自動位相同
期回路のためのデータパターンと干渉せず、かつ記録時
の非線形歪も生じにくいシンクバイトとすることが可能
となる。従って、記録電流やセンス電流、等化回路の係
数が最適化されていなくとも比較的容易に検出できる。
According to the present invention, assuming that the recording method is such that the magnetization reversal occurs with data "1" and the recording current direction is maintained with data "0", the head of the data starts with "0",
Use is made of means for setting a sync byte in which data "1" does not continuously exist in a serial data sequence. As a result, it is possible to provide a sync byte that does not interfere with the data patterns for the automatic gain adjustment circuit and the automatic phase synchronization circuit that are recorded in advance and that does not easily cause nonlinear distortion during recording. Therefore, even if the recording current, the sense current, and the coefficient of the equalizing circuit are not optimized, it can be detected relatively easily.

【0048】さらに、上記の構成に加えて、シンクバイ
トに対応する記録コードデータの”0”と”1”の系列
が、シンクバイト以前に連続的に記録されるデータの”
0”と”1”の系列に対して、シンクバイトのデータ系
列の1/2以上異なっているシンクバイトとする。これ
によって、先行して記録される自動利得調整回路と自動
位相同期回路のためのデータパターンを誤ってシンクバ
イトと検出する確率が大幅に減少する。
Further, in addition to the above configuration, a series of “0” and “1” of the recording code data corresponding to the sync byte corresponds to “1” of the data continuously recorded before the sync byte.
It is assumed that the sequence of 0 ”and“ 1 ”is different from that of the data sequence of the sync byte by at least one half of the sync byte, so that the previously recorded automatic gain adjustment circuit and automatic phase synchronization circuit can be used. The probability of falsely detecting a data pattern as a sync byte is greatly reduced.

【0049】本発明はまた、より劣化の少ない信号処理
回路を実現するために、自動利得調整回路の目標振幅値
を、レジスタ設定によって可変とする。これによって、
入力信号の分解能が低い場合、目標振幅値を小さくする
ことによって、信号処理回路の各部で信号が飽和するの
を防止することができ、例えばインパルス状の雑音にも
耐えうる。また、入力信号の分解能が高い場合は、逆に
目標振幅値を大きくすることによって、回路雑音等の回
路による劣化を小さくしBERを向上させる。
According to the present invention, in order to realize a signal processing circuit with less deterioration, the target amplitude value of the automatic gain adjustment circuit is made variable by register setting. by this,
When the resolution of the input signal is low, by reducing the target amplitude value, it is possible to prevent the signal from being saturated in each part of the signal processing circuit, and to withstand impulse noise, for example. On the other hand, when the resolution of the input signal is high, by increasing the target amplitude value, deterioration due to the circuit such as circuit noise is reduced, and the BER is improved.

【0050】本発明はまた、アナログ回路とデジタル回
路とが混在し、自動利得調整回路及び自動位相同期回路
の各制御回路をデジタル回路とする信号処理回路におい
て、大別してアナログチップとデジタルチップの2チッ
プ構成のLSIとし、デジタルチップの自動利得調整回
路及び自動位相同期回路の各制御回路の出力を電流出力
型のD/A変換回路を介してピン出力し、アナログチッ
プの可変利得増幅回路と電圧制御発振回路に入力する。
このように、デジタルチップから電流で出力することに
より、自身のチップから混入しうる雑音の影響を小さく
できると共に、数ビットのデジタル信号として出力する
場合に比べて、ピン数も大幅に削減できる。
The present invention is also directed to a signal processing circuit in which an analog circuit and a digital circuit are mixed and each control circuit of an automatic gain adjustment circuit and an automatic phase synchronization circuit is a digital circuit. An LSI having a chip configuration, outputs of each control circuit of an automatic gain adjustment circuit and an automatic phase synchronization circuit of a digital chip are output as pins via a current output type D / A conversion circuit, and a variable gain amplifier circuit and a voltage of an analog chip are output. Input to control oscillation circuit.
As described above, by outputting a current from the digital chip, the influence of noise that can be mixed in from the chip itself can be reduced, and the number of pins can be significantly reduced as compared with the case of outputting as a digital signal of several bits.

【0051】[0051]

【発明の実施の形態】以下、本発明を磁気ディスク装置
に適用した実施例について説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment in which the present invention is applied to a magnetic disk drive will be described below.

【0052】図1に磁気ディスク装置の全体構成を示
す。
FIG. 1 shows the overall configuration of the magnetic disk drive.

【0053】本実施例による磁気ディスク装置(HD
D)7は、主にヘッドディスクアッセンブリ(HDA)
1と、記録信号処理回路(WSPC)2と、再生信号処
理回路(RSPC)3と、信号処理インターフェイス
(SPIF)33、ヘッドディスクコントローラ(HD
C)4と、サーボ信号処理回路(SRVC)5と、装置
コントローラ(CNT)6の、7つの主要な機能ブロッ
クから構成されている。この装置には、例えば、パーシ
ャルレスポンスクラス4(PR4)と最尤復号(ML)
(あるいはビタビ復号ともいう)を用いた、いわゆるP
RML方式が採用される。
The magnetic disk drive (HD) according to this embodiment
D) 7 is mainly a head disk assembly (HDA)
1, a recording signal processing circuit (WSPC) 2, a reproduction signal processing circuit (RSPC) 3, a signal processing interface (SPIF) 33, a head disk controller (HD
C) 4, a servo signal processing circuit (SRVC) 5, and a device controller (CNT) 6. This device includes, for example, partial response class 4 (PR4) and maximum likelihood decoding (ML).
(Also called Viterbi decoding)
The RML method is adopted.

【0054】各構成要素は具体的には次のようになって
いる。
Each component is specifically as follows.

【0055】HDA1は、磁気抵抗効果素子を用いた再
生ヘッド(MRヘッド)8、薄膜記録ヘッド(INDヘ
ッド)9、記録再生用プリアンプ(R/WIC)11、
磁気ディスク(DISK)10等が備えられる。情報の
記録時には、一定回転数で回転するDISK10上に、
WSPC2からの情報に応じて反転する記録電流がR/
WIC11を介してINDヘッド9に供給され、磁化情
報として記録される。
The HDA 1 includes a reproducing head (MR head) 8 using a magnetoresistive element, a thin-film recording head (IND head) 9, a recording / reproducing preamplifier (R / WIC) 11,
A magnetic disk (DISK) 10 and the like are provided. At the time of recording information, the disk 10 is rotated at a constant rotational speed.
The recording current that reverses according to the information from WSPC2 is R /
It is supplied to the IND head 9 via the WIC 11 and recorded as magnetization information.

【0056】再生時には、MRヘッド8で検出した微弱
な磁化情報をR/WICを介して増幅し、RSPC3に
出力される。尚、INDヘッドの記録電流とMRヘッド
のセンス電流の大きさは、WSPC2とRSPC3から
制御され、DISK10の回転動作およびINDヘッド
9とMRヘッド8のDISK10上の位置決め動作はS
RVC5によって制御される。
At the time of reproduction, the weak magnetization information detected by the MR head 8 is amplified via the R / WIC and output to the RSPC 3. The magnitudes of the recording current of the IND head and the sense current of the MR head are controlled by WSPC2 and RSPC3, and the rotation operation of the DISK 10 and the positioning operation of the IND head 9 and the MR head 8 on the DISK 10 are performed by S.
Controlled by RVC5.

【0057】WSPC2は、変調回路(ENC)15と
並列/直列データ変換回路(P/S)14、記録補正回
路(WPC)12、プリコーダ(PRECODER)1
3、シンセサイザ(WVCO)16、記録電流設定回路
(IWC)60等を備える。
The WSPC 2 includes a modulation circuit (ENC) 15, a parallel / serial data conversion circuit (P / S) 14, a recording correction circuit (WPC) 12, and a precoder (PRECODER) 1.
3, a synthesizer (WVCO) 16, a recording current setting circuit (IWC) 60, and the like.

【0058】HDC4からの記録情報は、ENC15で
磁気記録に適した情報に変換され、更にP/S14でシ
リアルのビット列に変換され、更にプリコード処理をP
RECODER13で実施される。その後ビット列が所
定の位置に記録されるようにWPC12で記録電流の反
転位置が補正されてHDA1に出力される。尚、IWC
60の出力電流値は、SPIF33のレジスタ群(RS
IF)で制御される。また、ENC15は、HDC4か
らの記録情報を監視し、プリアンブルの直後かつユーザ
ーデータの直前のシンクバイトが検出されると、PRE
CODER13をシンクバイトの直前でリセットさせ、
いつも同じ磁化パターンでシンクバイトが記録されるよ
うにする。
The recording information from the HDC 4 is converted to information suitable for magnetic recording by the ENC 15, further converted to a serial bit string by the P / S 14,
Implemented in RECODER13. Thereafter, the reversal position of the recording current is corrected by the WPC 12 so that the bit string is recorded at a predetermined position, and is output to the HDA 1. In addition, IWC
The output current value of the register 60 (the register group (RS
IF). Also, the ENC 15 monitors the record information from the HDC 4, and when a sync byte immediately after the preamble and immediately before the user data is detected, the PREC 15
Coder 13 is reset just before the sync byte,
The sync byte is always recorded with the same magnetization pattern.

【0059】RSPC3は、可変利得増幅回路(VG
A)17と利得制御回路(GCC)29と電流出力型A
GC用DAC(VDAC)30とからなる自動利得調整
回路(AGC)、電圧制御発振回路(RVCO)28と
位相制御回路(PCC)26と電流出力型PLL用DA
C(PDAC)27とからなる自動位相同期回路(PL
L)、プログラマブルフィルタ(LPF)18、A/D
変換器(ADC)19、デジタルトランスバーサル型等
化回路(TREQ)20、(1+D)処理回路(1+
D)21、最尤復号器(ML)22、直列/並列データ
変換回路(S/P)23、復調回路(DEC)24、シ
ンクバイト検出回路(SYNCDET)25を有する。
さらに、係数補正回路(CCMP)31、誤差検出回路
(ERRC)32、センス電流設定回路(ISC)61
等が設けられる。ここで、とりわけCCMP31,ER
RC32,TREQ20等の構成およびこれらの関係が
本発明の特徴的なものとなる。
RSPC3 is a variable gain amplifier (VG)
A) 17 and gain control circuit (GCC) 29 and current output type A
An automatic gain adjustment circuit (AGC) including a DAC for GC (VDAC) 30, a voltage controlled oscillator (RVCO) 28, a phase control circuit (PCC) 26, and a DA for current output type PLL
C (PDAC) 27 and an automatic phase locked loop (PL)
L), programmable filter (LPF) 18, A / D
A converter (ADC) 19, a digital transversal equalizer (TREQ) 20, a (1 + D) processing circuit (1+
D) 21, a maximum likelihood decoder (ML) 22, a serial / parallel data conversion circuit (S / P) 23, a demodulation circuit (DEC) 24, and a sync byte detection circuit (SYNCDET) 25.
Further, a coefficient correction circuit (CCMP) 31, an error detection circuit (ERRC) 32, a sense current setting circuit (ISC) 61
Are provided. Here, especially CCMP31, ER
The configuration of RC32, TREQ20, and the like, and their relationship are characteristic features of the present invention.

【0060】通常の再生動作時にはHDA1からの再生
信号は、VGA17とLPF18とADC19とTRE
Q20と(1+D)21を介してPR4の出力波形に等
化される。この時同時に、(1+D)21の出力で一定
の信号振幅になるようにAGC制御が働き、同様に(1
+D)21の出力でのサンプル位相が正しくなるように
PLL制御が働く。更にPR4波形はML22で識別さ
れ、S/P23とDEC24を介してユーザーデータに
再生される。SYNCDET25は上述のシンクバイト
を検出した時点でS/P23の変換タイミングを固定さ
せる。
During a normal reproduction operation, the reproduction signal from the HDA 1 is divided into the VGA 17, the LPF 18, the ADC 19, and the TRE.
It is equalized to the output waveform of PR4 via Q20 and (1 + D) 21. At this time, simultaneously, the AGC control works so that the output of (1 + D) 21 has a constant signal amplitude.
+ D) PLL control works so that the sample phase at the output of 21 is correct. Further, the PR4 waveform is identified by the ML 22 and is reproduced as user data via the S / P 23 and the DEC 24. The SYNCDET 25 fixes the conversion timing of the S / P 23 when the sync byte is detected.

【0061】等化回路20の詳細な構成、係数補正回路
31と誤差検出回路32の構成と動作については後述す
る。ここで、TREQ20やML22はデジタル回路で
構成されるが、本発明はアナログ方式の等化回路やML
を搭載した信号処理回路にも容易に適用可能である。し
かし、デジタル回路で構成されたものの方が演算等によ
る調整も含め実用的であり、好ましい。以降は、主にデ
ジタル方式を採用した例について実施例を説明する。ま
た、LPF18はブースト機構があっても、あるいはな
くとも良い。
The detailed configuration of the equalization circuit 20, and the configurations and operations of the coefficient correction circuit 31 and the error detection circuit 32 will be described later. Here, the TREQ 20 and the ML 22 are constituted by digital circuits.
It can be easily applied to a signal processing circuit equipped with. However, a digital circuit is more practical and preferable, including adjustment by calculation and the like. Hereinafter, an embodiment will be described mainly with respect to an example employing a digital system. The LPF 18 may or may not have a boost mechanism.

【0062】SPIF33は、スクランブラやデスクラ
ンブラ、HDC4とのインターフェイス回路、各回路の
レジスタインターフェイス(RSIF)34等を含む。
この回路ブロックは、通常の記録再生時に、HDC4と
の間で記録データや再生データを入出力する。また、C
NT6との間で上記各種回路ブロックのレジスタ内容を
設定したり、レジスタ値を出力したりする。
The SPIF 33 includes a scrambler, a descrambler, an interface circuit with the HDC 4, a register interface (RSIF) 34 of each circuit, and the like.
This circuit block inputs and outputs recording data and reproduction data to and from the HDC 4 during normal recording and reproduction. Also, C
The register contents of the various circuit blocks are set with the NT6, and the register values are output.

【0063】HDC4は、誤り訂正回路(ECC)等を
含む。ユーザーデータにECCを付加して記録データと
してDISK10に記録し、ユーザーデータと同様にE
CCも再生する。再生したECCデータによって、ユー
ザーデータ中の誤りを検出したり、訂正したりする。
HDC 4 includes an error correction circuit (ECC) and the like. ECC is added to the user data and recorded as recording data on the DISK 10.
CC is also played. An error in the user data is detected or corrected based on the reproduced ECC data.

【0064】SRVC5は、サーボ位置情報のピークホ
ールド回路(P/H)、ヘッドシークやディスク回転の
制御回路(SCNT)36、サーボ関係のドライバ(S
DRV)35等を含む。CNT6からの指示で、LPF
18の再生波形を解析し、ヘッドシークやディスクの回
転を制御する。
The SRVC 5 includes a peak hold circuit (P / H) for servo position information, a control circuit (SCNT) 36 for head seek and disk rotation, and a driver (S
DRV) 35 and the like. LPF by instruction from CNT6
Analyzing the reproduction waveform of No. 18 and controlling head seek and rotation of the disk.

【0065】CNT6は、装置バスとの通信制御(BU
SC)や、HDA1、WSPC2、RSPC3、SRV
C5等の制御を含む。主に本実施例の磁気ディスク装置
(HDD)7が接続される上位の計算機からの記録再生
命令に沿って、HDD7内部の各回路ブロックを制御す
る。
The CNT 6 controls communication with the device bus (BU)
SC), HDA1, WSPC2, RSPC3, SRV
C5 and other controls are included. Mainly, each circuit block inside the HDD 7 is controlled in accordance with a recording / reproducing command from a host computer to which the magnetic disk device (HDD) 7 of the present embodiment is connected.

【0066】本実施例では、これらの回路のうち、WS
PC、RSPC、SPIFの全てとSRVCの一部を、
信号処理LSI(SPLSI)38に内蔵している。
In this embodiment, among these circuits, WS
All of PC, RSPC, SPIF and part of SRVC,
It is incorporated in a signal processing LSI (SPLSI) 38.

【0067】次に図8を参照して、等化回路20と係数
補正回路31の構成について説明する。
Next, the configurations of the equalizing circuit 20 and the coefficient correcting circuit 31 will be described with reference to FIG.

【0068】等化回路20のタップ係数を設定するレジ
スタ42に着目する。7タップのトランスバーサル型の
等化回路(TREQ)20を用い、等化回器20のタッ
プ係数(K0,K±1,K±2,K±3)のうち、セン
タータップ(K0)は係数をK0=”1”で固定とし、
両隣のタップ係数(K±1)を同一値(K+1=K−
1)、共通のレジスタとしている。なお、図8の実施例
は7タップの例について記述してあるが、前述のように
基本的には5タップ以上であれば良い。実施例では等化
回路に入力される信号のチャネル密度がS=PW50/
Tb>2となる場合も考慮して7タップとしている。こ
こで39は遅延素子、40は乗算器、41は加算器であ
る。なお、同一タップ係数に対応したタップ位置の2つ
のデータは、互いに加算した後に1個の乗算器にて係数
乗算してもよいことは明らかである。
Attention is paid to the register 42 for setting the tap coefficient of the equalizing circuit 20. The center tap (K0) is a coefficient among the tap coefficients (K0, K ± 1, K ± 2, K ± 3) of the equalizer 20 using a transversal type equalization circuit (TREQ) 20 of 7 taps. Is fixed at K0 = “1”,
The tap coefficients (K ± 1) on both sides are set to the same value (K + 1 = K−
1) A common register is used. Although the example of FIG. 8 describes an example of seven taps, basically, it is sufficient that the number of taps is five or more as described above. In the embodiment, the channel density of the signal input to the equalization circuit is S = PW50 /
In consideration of the case where Tb> 2, seven taps are set. Here, 39 is a delay element, 40 is a multiplier, and 41 is an adder. It is apparent that the two data at the tap positions corresponding to the same tap coefficient may be added to each other and then multiplied by a single multiplier.

【0069】係数補正回路31は、等化回路20の入力
信号(ADC出力)の正負の符号のみをビット毎に出力
する簡易識別回路43と、1+Dの出力信号と例えば比
較器からなる識別回路44とから誤差信号eを算出する
誤差算出回路としての加算器41と、簡易識別回路43
の出力信号を遅延させる遅延素子39と、遅延素子39
の出力信号と誤差算出回路の出力信号eとの相関値から
係数補正量を補正する係数補正量算出回路(DELTK
CAL)45と、からなる。
The coefficient correction circuit 31 includes a simple identification circuit 43 that outputs only the positive and negative signs of the input signal (ADC output) of the equalization circuit 20 for each bit, and an identification circuit 44 including a 1 + D output signal and a comparator, for example. Adder 41 as an error calculation circuit for calculating error signal e from
Delay element 39 for delaying the output signal of
Coefficient correction amount calculating circuit (DELTAK) for correcting the coefficient correction amount from the correlation value between the output signal of the error calculating circuit and the output signal e of the error calculating circuit.
CAL) 45.

【0070】等化回路(TREQ)20と係数補正回路
(CCMP)31の係数補正時の動作について説明す
る。ここで、CCMP31は、(1+D)21の出力で
PR4等化が正確に行えるように、TREQ20のタッ
プ係数を補正する回路であり、通常の再生動作時には作
動させない。
The operation of the equalization circuit (TREQ) 20 and coefficient correction circuit (CCMP) 31 during coefficient correction will be described. Here, the CCMP 31 is a circuit that corrects the tap coefficient of the TREQ 20 so that PR4 equalization can be accurately performed with the output of (1 + D) 21, and is not activated during a normal reproduction operation.

【0071】係数補正は、以下のような手順により行わ
れる。まず、磁気ディスク上の適当な領域にランダム的
なデータパターンを記録する。次に、CCMP31を動
作状態にした上でこのランダム的なデータパターンを再
生する。これによって、等化回路20の入力信号(AD
C出力信号)と等化回路20を経て1+D処理された信
号(1+D出力信号)とが逐次CCMP31に入力され
る。ADC出力信号はSDET43で符号化され、その
出力は遅延素子39で順次シフトされる。この時、識別
回路44と加算器41で算出される誤差信号eと遅延素
子39の出力がDELTKCAL45に入力され係数レ
ジスタ42のタップ係数が修正される。
The coefficient correction is performed according to the following procedure. First, a random data pattern is recorded in an appropriate area on the magnetic disk. Next, the random data pattern is reproduced after the CCMP 31 is set in the operating state. As a result, the input signal (AD
The C output signal) and the signal (1 + D output signal) subjected to 1 + D processing via the equalization circuit 20 are sequentially input to the CCMP 31. The ADC output signal is encoded by SDET 43, and its output is sequentially shifted by delay element 39. At this time, the error signal e calculated by the identification circuit 44 and the adder 41 and the output of the delay element 39 are input to the DELTAKCAL 45, and the tap coefficients of the coefficient register 42 are corrected.

【0072】TREQ20のタップ係数補正動作は、C
CMP31の動作期間中、逐次更新を続ける。
The tap coefficient correction operation of TREQ 20
During the operation period of the CMP 31, the updating is successively continued.

【0073】この時、等化回路20のタップ係数のう
ち、センタータップの両隣の係数(K±1)は振幅特性
と位相特性に大きな影響を与える。もし、係数値の逐次
補正過程でK+1≠K−1を許容するように設定される
と、等化回路20自体が位相特性を持つことになる。こ
の結果、図1に示す自動位相同期回路(PLL)の同期
している位相(ADC19のサンプルタイミング)がず
れてくる。係数補正回路(CCMP)31は、PLLと
は関係なく位相特性を与えることになるので、位相特性
が定まらずCCMP31が補正する係数値も安定しな
い。サンプルタイミングが極端にずれると等化回路の出
力での誤差も増大し、タップ係数K+1とK−1のバラ
ンスが極端にずれた時点でPLLの同期も外れる。
At this time, among the tap coefficients of the equalizing circuit 20, the coefficient (K ± 1) on both sides of the center tap greatly affects the amplitude characteristic and the phase characteristic. If the coefficient value is set so as to allow K + 1 ≠ K−1 in the successive correction process, the equalization circuit 20 itself has a phase characteristic. As a result, the synchronized phase (sample timing of the ADC 19) of the automatic phase locked loop (PLL) shown in FIG. 1 is shifted. Since the coefficient correction circuit (CCMP) 31 gives the phase characteristic irrespective of the PLL, the phase characteristic is not determined, and the coefficient value corrected by the CCMP 31 is not stable. If the sample timing shifts extremely, the error in the output of the equalizer circuit also increases, and the PLL loses synchronization when the balance between the tap coefficients K + 1 and K-1 shifts extremely.

【0074】本実施例によれば、K+1=K−1という
制約を付加することによって、係数補正過程においても
等化回路のタップ係数のアンバランスによって生じる位
相特性の変化がほとんど生じない。従って、自動位相同
期回路の位相特性との競合が避けられ、逐次補正型の係
数補正回路であっても、高精度に係数補正が可能とな
る。また、センタータップの係数を”1”に固定するこ
とで、自動利得調整回路(AGC)との競合も避けられ
る。
According to the present embodiment, by adding the constraint of K + 1 = K-1, there is almost no change in the phase characteristic caused by the unbalance of the tap coefficients of the equalizing circuit even in the coefficient correction process. Therefore, competition with the phase characteristics of the automatic phase synchronization circuit can be avoided, and the coefficient correction can be performed with high accuracy even with the coefficient correction circuit of the sequential correction type. Also, by fixing the coefficient of the center tap to “1”, it is possible to avoid competition with the automatic gain adjustment circuit (AGC).

【0075】この係数補正アルゴリズムには、例えば通
常知られているCLMS(クリップトリーストミーンス
クエア)等も可能である。
As the coefficient correction algorithm, for example, a generally known CLMS (clip tree mean square) can be used.

【0076】本発明による等化回路20の代替例を図9
を用いて説明する。
FIG. 9 shows an alternative example of the equalizing circuit 20 according to the present invention.
This will be described with reference to FIG.

【0077】この例では、7タップのトランスバーサル
型の等化回路20が用いられる。等化回路20のタップ
係数42のうち、センタータップから対称位置のタップ
係数(K+1とK−1,K+2とK−2,K+3とK−
3)は、それぞれ同一値とされる。後半タップ位置のデ
ータは、前半タップ位置のデータと加算器41によって
加算され、乗算器40にそれぞれ入力される。
In this example, a 7-tap transversal type equalizing circuit 20 is used. Of the tap coefficients 42 of the equalization circuit 20, tap coefficients (K + 1 and K-1, K + 2 and K-2, K + 3 and K-
3) have the same value. The data at the second half tap position is added to the data at the first half tap position by the adder 41 and input to the multipliers 40 respectively.

【0078】この例によれば、レジスタ42の規模を低
減できる。また、等化回路20の係数補正過程での、等
化回路20とPLLとの位相特性の競合が全く発生しな
い。
According to this example, the size of the register 42 can be reduced. Further, in the coefficient correction process of the equalization circuit 20, no competition occurs in the phase characteristics between the equalization circuit 20 and the PLL.

【0079】またこの時のCCMP31は、遅延素子3
9のラッチデータを複数加算することによる平均的な相
関信号によって一つの係数の補正を行なえるので、安定
性のよい係数補正が可能である。CCMP31の回路規
模も、全タップ非対称の場合と比較して補正対象となる
係数が約1/2となるので、その回路規模も約1/2で
済む。等化回路20自体の回路規模も、最大構成要素で
ある乗算器40の個数が約1/2となるので、その回路
規模も約1/2で済む。
At this time, the CCMP 31 is connected to the delay element 3
Since one coefficient can be corrected by an average correlation signal obtained by adding a plurality of latch data of nine, a stable coefficient correction can be performed. As for the circuit scale of the CCMP 31, the coefficient to be corrected is about 1 / as compared with the case where all taps are asymmetric, so that the circuit scale can be about 2. Since the number of the multipliers 40, which are the largest components, is about 1/2 of the circuit scale of the equalization circuit 20 itself, the circuit scale can be about 1/2.

【0080】尚、本変形例が有効である孤立磁化に対応
した入力波形(孤立波形)の前後対称性Tasは7%以
下であり、これを超える場合はタップ数を増加しても十
分に等化回路の性能が発揮できないため、大きな装置性
能劣化が伴う。
Incidentally, the front-back symmetry Tas of the input waveform (isolated waveform) corresponding to the isolated magnetization in which the present modified example is effective is 7% or less. Since the performance of the integrated circuit cannot be exhibited, the performance of the device is greatly deteriorated.

【0081】この時、孤立波形の前後対称性Tasは、
半値幅PW50の前縁部をT1、後縁部をT2とする
と、 Tas=|T1−T2|/PW50 (PW50=T1+T2) として定義している。
At this time, the anteroposterior symmetry Tas of the isolated waveform is
Assuming that the leading edge of the half-value width PW50 is T1 and the trailing edge is T2, it is defined as Tas = | T1-T2 | / PW50 (PW50 = T1 + T2).

【0082】図10に等化回路20の更に他の実施例を
示す。
FIG. 10 shows still another embodiment of the equalization circuit 20.

【0083】本例では、7タップのトランスバーサル型
の等化回路20を用い、等化回路20の負の係数値の設
定をタップ遅延素子39の出力を反転して用いることに
より、正の係数値で設定できるように構成している。
In this example, a 7-tap transversal equalizer circuit 20 is used, and the setting of the negative coefficient value of the equalizer circuit 20 is used by inverting the output of the tap delay element 39 to obtain a positive coefficient. It is configured so that it can be set with numerical values.

【0084】磁気記録の孤立磁化再生波形のように、比
較的単調に裾を引く波形の場合、この波形を等化するト
ランスバーサル型の等化回路のタップ係数は、センター
タップの係数の符号を正とすると、その両サイドに向か
って、負、正、負、正、…と交互に符号が入れ替わるこ
とを利用している。
In the case of a waveform having a relatively monotonous tail, such as an isolated magnetization reproduction waveform of magnetic recording, the tap coefficient of the transversal equalizer for equalizing this waveform is represented by the sign of the center tap coefficient. If the sign is positive, the sign is alternately switched to negative, positive, negative, positive,... Toward both sides.

【0085】本実施例によれば、予め負の係数になると
推定されるタップ位置のデータを反転して出力させるこ
とが可能となり、この結果、等化回路の係数ビットの符
号がなくなり、等化回路の回路規模が削減される。ま
た、係数設定用のレジスタの規模も削減される。尚、係
数値を反転させても同様の効果が得られることは明らか
である。
According to the present embodiment, it is possible to invert and output the data at the tap position which is presumed to be a negative coefficient, and as a result, the sign of the coefficient bit of the equalization circuit is lost, and The circuit scale of the circuit is reduced. Also, the scale of the register for setting the coefficient is reduced. It is clear that the same effect can be obtained even if the coefficient value is inverted.

【0086】次に図11を用いて本実施例の係数補正回
路(CCMP)31の構成および動作の詳細を説明す
る。
Next, the configuration and operation of the coefficient correction circuit (CCMP) 31 of this embodiment will be described in detail with reference to FIG.

【0087】本実施例によるCCMP31は、等化回路
20の入力信号(ADC出力)を(1+D)処理回路2
1で(1+D)処理した後に、正負の符号のみをビット
毎に出力する簡易識別回路43と、1+Dの出力信号と
例えば比較器から構成される識別回路44とから誤差信
号eを算出する誤差算出回路としての加算器41と、簡
易識別回路43の出力信号を遅延させる遅延素子39
と、遅延素子39の出力信号と誤差算出手段の出力信号
eとの相関値を算出する相関値算出回路としての乗算器
40と、乗算器40の出力信号を逐次加算する相関値加
算回路としての加算器41と、加算器41の出力信号を
一定回数加算した信号から係数補正量を算出する係数補
正方向算出回路(CCAL)48と、CCAL48の出
力信号で等化回路の係数値を補正する例えばアップダウ
ンカウンタからなる係数誤差補正回路(COUNTE
R)49と係数値の入出力を制御するスイッチからなる
係数入出力制御回路(IOSEL)50と、タップ数設
定スイッチ(TAPSW)46とからなる。
The CCMP 31 according to the present embodiment converts the input signal (ADC output) of the equalization circuit 20 into (1 + D) processing circuit 2
An error calculation for calculating an error signal e from a simple identification circuit 43 that outputs only positive and negative signs for each bit after performing (1 + D) processing in 1 and an identification circuit 44 composed of a 1 + D output signal and a comparator, for example An adder 41 as a circuit and a delay element 39 for delaying an output signal of the simple identification circuit 43
A multiplier 40 as a correlation value calculation circuit for calculating a correlation value between the output signal of the delay element 39 and the output signal e of the error calculation means; and a correlation value addition circuit for sequentially adding the output signals of the multiplier 40. An adder 41, a coefficient correction direction calculation circuit (CCAL) 48 for calculating a coefficient correction amount from a signal obtained by adding the output signal of the adder 41 a fixed number of times, and a coefficient value of the equalization circuit corrected by the output signal of the CCAL 48, for example. A coefficient error correction circuit (COUNTE) composed of an up / down counter
R) 49, a coefficient input / output control circuit (IOSEL) 50 composed of switches for controlling the input and output of coefficient values, and a tap number setting switch (TAPSW) 46.

【0088】本実施例による相関値加算回路(加算器)
41は、係数補正を実施した後、一定期間相関値の逐次
加算を休止するようにする。具体的には、加算器41は
データ周期と同一レートの加算クロックCLK1で逐次
加算され、加算されたデータはCCAL48でCOUN
TER49のアップ/ダウン信号に変換される。CLK
1で32回の加算操作が実施された後、CLK2によっ
てアップ/ダウン信号をCOUNTER49が受け取
り、IOSEL50を介してCOUNTER49に入力
されるタップ係数値が更新される。更新されたタップ係
数値は、ゲート信号SGTによってIOSEL50を介
して等化回路20に反映される。この時、CCMP31
の入力信号である1+D出力信号に、直ちに更新された
タップ係数値での出力はでないので、一定期間(例えば
等化回路20と1+D処理回路21の遅延時間)経過し
た後、リセット信号RSを相関値加算回路41に入力し
て、更新前のタップ係数値での相関値の加算情報を捨て
るようにする。更に、タップ数設定レジスタ47の設定
値によって、TAPSW46を制御し、5タップ設定時
には7タップのトランスバーサル型等化回路20の係数
(K±3)のタップ位置で係数補正しないようにする。
この場合、係数(K±3)を常時”0”とし、係数(K
±3)に対応する係数補正部位の動作を停止させる。
The correlation value adding circuit (adder) according to the present embodiment
41 suspends the sequential addition of the correlation values for a certain period after performing the coefficient correction. Specifically, the adder 41 sequentially adds the data at the same rate as the data cycle with the addition clock CLK1, and the added data is COUN by the CCAL 48.
It is converted into an up / down signal of TER49. CLK
After 32 addition operations are performed at 1, COUNTER 49 receives an up / down signal by CLK2, and the tap coefficient value input to COUNTER 49 via IOSEL 50 is updated. The updated tap coefficient value is reflected on the equalization circuit 20 via the IOSEL 50 by the gate signal SGT. At this time, CCMP31
Since the 1 + D output signal, which is the input signal of (1), is not immediately output with the updated tap coefficient value, after a certain period (for example, the delay time of the equalization circuit 20 and the 1 + D processing circuit 21) has elapsed, the reset signal RS is correlated. The information is input to the value addition circuit 41, and the information on the addition of the correlation value at the tap coefficient value before updating is discarded. Further, the TAPSW 46 is controlled by the set value of the tap number setting register 47, and when five taps are set, coefficient correction is not performed at the tap position of the coefficient (K ± 3) of the transversal equalizer circuit 20 of seven taps.
In this case, the coefficient (K ± 3) is always “0” and the coefficient (K
The operation of the coefficient correction part corresponding to ± 3) is stopped.

【0089】本実施例によれば、係数を補正しながら相
関データを得ることはせず、休止期間を設けることによ
り、相関データの蓄積は、常に一定のタップ係数値のも
とで実施される。従って、従来の係数補正アルゴリズム
であるCLMS(クリップトリーストミーンスクェア)
やLMS(リーストミーンスクェア)で生じうるループ
遅延(TREQ20や係数補正回路31による遅延)に
よる振動的な誤差が生じない。本質的には開ループであ
り、ループ遅延を問題にすることなく、平均化(本手段
では相関値算出手段に対応)等の信号処理を十分に実施
でき(本実施例では32回としたが任意である)、より
高精度化が期待できる。また、本実施例では、タップ係
数は複数のタップが同時に更新されるため、収束時間が
短い。加算回数にもよるが概ね1セクタ程度(数千ビッ
ト)の学習量で十分収束する。
According to the present embodiment, the correlation data is not obtained while correcting the coefficient, but by providing an idle period, the accumulation of the correlation data is always performed under a constant tap coefficient value. . Therefore, CLMS (Clip Trial Mean Square) which is a conventional coefficient correction algorithm
Oscillating error due to loop delay (delay caused by TREQ 20 or coefficient correction circuit 31) that may occur in LMS (Least Mean Square) or LMS (Least Mean Square) does not occur. It is essentially an open loop, and signal processing such as averaging (corresponding to the correlation value calculating means in this means) can be sufficiently performed without making the loop delay a problem (in the present embodiment, the number of times is 32 times). Optional), higher accuracy can be expected. Further, in the present embodiment, the convergence time is short because a plurality of taps are simultaneously updated as the tap coefficient. Although depending on the number of additions, the learning amount of about one sector (several thousands of bits) sufficiently converges.

【0090】また、等化回路20に入力される信号の分
解能が比較的高く、対称性のよい場合は、タップ数の低
減が可能である。本実施例によれば、7タップの係数補
正で得られた係数の両端の係数値のみを”0”として等
化回路に適用した場合に比較して、係数打切り誤差が生
じない良好な係数での等化が可能となる。さらに、タッ
プ係数を”0”とした部分でのゲートの出力が固定され
スイッチングしないので、この部分での消費電流が減少
し、回路の消費電力を低減できる。
If the resolution of the signal input to the equalization circuit 20 is relatively high and the symmetry is good, the number of taps can be reduced. According to the present embodiment, compared to a case where only the coefficient values at both ends of the coefficient obtained by the coefficient correction of 7 taps are set to “0” and applied to the equalization circuit, a good coefficient with no coefficient truncation error occurs. Can be equalized. Further, since the output of the gate at the portion where the tap coefficient is "0" is fixed and switching is not performed, current consumption at this portion is reduced, and power consumption of the circuit can be reduced.

【0091】尚、本実施例では、等化回路20の入力信
号(ADC出力)をパーシャルレスポンス波形処理(1
+D処理)21して係数補正回路31に用いたが、図8
と同様にこれを用いなくとも構成できることは明らかで
ある。また、簡易識別回路43の出力は、符号のみでな
く複数ビットとしてもよい。
In this embodiment, the input signal (ADC output) of the equalization circuit 20 is subjected to partial response waveform processing (1
+ D processing) 21 and used for the coefficient correction circuit 31 as shown in FIG.
It is obvious that the configuration can be made without using this as in the case of the above. The output of the simple identification circuit 43 may be not only the code but also a plurality of bits.

【0092】DET44によって得られる誤差信号と等
化回路20の入力信号をパーシャルレスポンス波形処理
した信号の簡易識別(SDET43)後の信号との相関
信号から補正量を算出することにより、相関信号の信号
対雑音比が改善される。この結果、係数補正の収束性が
改善されるので、データパターンを記憶する手段は不要
である。
The correction amount is calculated from the correlation signal between the error signal obtained by the DET 44 and the signal after the simple identification (SDET 43) of the signal obtained by subjecting the input signal of the equalization circuit 20 to the partial response waveform processing, thereby obtaining the signal of the correlation signal. The noise-to-noise ratio is improved. As a result, the convergence of coefficient correction is improved, so that a means for storing a data pattern is unnecessary.

【0093】この実施例によれば、ランダム的な任意の
データパターンでの係数補正が可能となり、ユーザーサ
イトでの係数補正が可能である。従って、経時的にヘッ
ド媒体の特性が変化する場合でも、例えば電源オン時に
係数補正を実施するようにすれば、装置上で常時最適な
等化回路条件を維持できる。また、係数補正回路が係数
補正を行なうのに必要なデータパターンを特定しないの
で、装置内や、装置外部にデータパターンを記憶する必
要がなく、回路規模も削減できる。
According to this embodiment, coefficient correction can be performed with a random arbitrary data pattern, and coefficient correction can be performed at a user site. Therefore, even when the characteristics of the head medium change over time, for example, if the coefficient correction is performed when the power is turned on, the optimum equalization circuit conditions can always be maintained on the apparatus. Further, since the coefficient correction circuit does not specify a data pattern necessary for performing coefficient correction, there is no need to store a data pattern inside or outside the device, and the circuit scale can be reduced.

【0094】一方、磁気ディスク装置では、一般にディ
スクとヘッドの組合せは変わらないので、ユーザーサイ
トでの係数補正を実施せず、装置の出荷時に係数補正動
作をするのみで十分な性能を維持できる場合がある。こ
の場合、係数補正時に使用した磁気ディスク上の係数補
正用のランダムデータパターンを消去した上で出荷する
ことが可能である。この領域をユーザーデータの記憶領
域として使用できるので、装置のフォーマット効率が向
上できる。
On the other hand, in a magnetic disk device, the combination of a disk and a head is generally the same, so that a coefficient correction operation is not performed at a user site, and sufficient performance can be maintained only by performing a coefficient correction operation at the time of shipment of the device. There is. In this case, it is possible to ship after erasing the random data pattern for coefficient correction on the magnetic disk used at the time of coefficient correction. Since this area can be used as a storage area for user data, the format efficiency of the apparatus can be improved.

【0095】更に、係数補正回路(CCMP)31の代
替変形例について図12を用いて説明する。
Further, an alternative modification of the coefficient correction circuit (CCMP) 31 will be described with reference to FIG.

【0096】本実施例では、補正するタップ係数を選択
するためのスイッチからなる選択回路(TAPSEL)
51と、図11で詳細に説明した係数補正量算出回路
(DELTKCAL)45と、補正したタップ係数値を
一時的に保持するレジスタからなる係数一時保持回路
(COEFTEMPRSS)52とを有する。選択回路
51と係数一時保持回路52とは連動し、各タップ係数
値の補正量算出時には選択回路51は一定のタップ位置
を選択する。タップ位置の選択順は、センタに近い方か
らの順とした(基本的には順番は不問)。選択回路51
を制御することによって各タップ係数の係数値が係数一
時保持回路52に決定した時点で全タップ係数を係数レ
ジスタ42にセットする(信号KSによる)。
In this embodiment, a selection circuit (TAPSEL) comprising a switch for selecting a tap coefficient to be corrected
51, a coefficient correction amount calculating circuit (DELETEKCAL) 45 described in detail in FIG. 11, and a coefficient temporary holding circuit (COEFTEMPRSS) 52 including a register for temporarily holding the corrected tap coefficient value. The selection circuit 51 and the coefficient temporary holding circuit 52 work together, and the selection circuit 51 selects a fixed tap position when calculating the correction amount of each tap coefficient value. The tap positions were selected in the order from the one closest to the center (basically the order is not important). Selection circuit 51
At the time when the coefficient value of each tap coefficient is determined by the coefficient temporary holding circuit 52, all the tap coefficients are set in the coefficient register 42 (by the signal KS).

【0097】本実施例によれば、図11を参照して説明
したように、本発明による係数補正回路31は、基本的
に開ループとなる。従って、等化回路20に入力される
信号の線形性とランダム性が保証できれば、各タップ係
数を同一情報で(同時に)補正する必要はない。本手段
に示すように、選択回路51と係数一時保持回路52と
を用いてタップ係数を時分割で補正することが可能であ
り、これによって回路規模が大幅に削減される。
According to the present embodiment, as described with reference to FIG. 11, the coefficient correction circuit 31 according to the present invention is basically open loop. Therefore, if the linearity and randomness of the signal input to the equalization circuit 20 can be guaranteed, it is not necessary to correct each tap coefficient with the same information (simultaneously). As shown in this means, tap coefficients can be corrected in a time-division manner by using the selection circuit 51 and the coefficient temporary holding circuit 52, thereby greatly reducing the circuit scale.

【0098】更に、係数補正回路(CCMP)31の他
の実施例について図13を用いて説明する。
Further, another embodiment of the coefficient correction circuit (CCMP) 31 will be described with reference to FIG.

【0099】本例では、等化回路20の係数補正回路3
1の入力信号であるADC19の出力信号と1+D出力
信号とを入力し、間引いたクロックで動作させる。本実
施例での間引き数は1であり、間引きクロックの周波数
は、データクロック周波数の1/2である。SDET4
3の出力を、データクロックでラッチした後に間引きす
る系列と、直接間引きする系列との2系列を用いる。こ
れによって、TREQ20の各タップ位置に対応した入
力信号を間引きクロックで得ることができる。
In this example, the coefficient correction circuit 3 of the equalization circuit 20
The output signal of the ADC 19 and the 1 + D output signal, which are the input signals of 1, are input and operated with the thinned clock. In this embodiment, the decimation number is 1, and the frequency of the decimation clock is の of the data clock frequency. SDET4
Two sequences are used: a sequence in which the output of No. 3 is latched by the data clock and then thinned out, and a sequence in which the output is directly thinned out. As a result, an input signal corresponding to each tap position of the TREQ 20 can be obtained with the thinned clock.

【0100】前述のように、本発明による係数補正回路
では、タップ係数位置に対応した等化回路入力信号と等
化回路の出力信号の誤差信号が得られればよい。従っ
て、等化回路入力信号と等化回路の出力信号の誤差信号
は必ずしも連続して得る必要はなく、本手段のように間
引くことが可能である。
As described above, in the coefficient correction circuit according to the present invention, it is sufficient that an error signal between the input signal of the equalizer circuit and the output signal of the equalizer circuit corresponding to the tap coefficient position is obtained. Therefore, it is not always necessary to obtain the error signal between the input signal of the equalization circuit and the output signal of the equalization circuit continuously, and it is possible to thin out as in the present means.

【0101】本実施例によれば、間引くことによって、
係数補正回路の動作周波数を1/(間引き数+1)にす
ることができ、回路規模を増加することなく、係数補正
動作時の大幅な低消費電力化が可能となる。
According to this embodiment, by thinning out,
The operating frequency of the coefficient correction circuit can be reduced to 1 / (the number of thinnings + 1), and the power consumption during the coefficient correction operation can be significantly reduced without increasing the circuit scale.

【0102】更に図14を用いて、係数を求める手段の
代替例を説明する。
Further, with reference to FIG. 14, an alternative example of the means for obtaining the coefficient will be described.

【0103】この例では、等化回路の係数補正を外部で
実施する構成であり、係数補正回路31は用いない。
In this example, the coefficient correction of the equalization circuit is performed externally, and the coefficient correction circuit 31 is not used.

【0104】本実施例では、トランスバーサル型等化回
路20に入力する信号(ADC19の出力)を、データ
クロックの周期で等化回路20の全タップ数の2倍以上
の長さのデータ区間保持するためのラッチからなるデー
タ保持回路53を有すると共に、データ保持回路53の
保持データをデータクロックとは別のクロック(読み出
しクロック)と切り変えることによって外部に出力する
スイッチからなる選択回路(CLKSEL)54を用い
る。
In this embodiment, the signal (output of the ADC 19) input to the transversal type equalizing circuit 20 is held in a data section having a length of at least twice the number of all taps of the equalizing circuit 20 at the data clock cycle. And a selection circuit (CLKSEL) including a switch for outputting data by switching data held in the data holding circuit 53 to a clock (read clock) different from the data clock. 54 is used.

【0105】等化回路20のタップ係数を求める手法と
しては、前述の逐次修正型の他に、等化回路の入力信号
をシリアルに相当量を記憶し、これらの入力信号列に対
応した理想出力列を与えることによって、一般的によく
知られているウィナーフィルタ(2乗誤差を最小とする
タップ係数を持つフィルタ)係数を得る方法がある。
As a method of obtaining the tap coefficients of the equalizer circuit 20, in addition to the above-described successive correction type, a considerable amount of input signals of the equalizer circuit are stored in a serial manner, and an ideal output corresponding to these input signal trains is stored. There is a method of obtaining a generally well-known Wiener filter (filter having a tap coefficient that minimizes a square error) by giving a column.

【0106】本実施例を用いて、保持したデータを外部
に取りだし、外部のパソコンや、磁気ディスク装置内の
コントローラCNT6等で、マトリクス演算によって最
適解を得ることが可能である。
Using this embodiment, it is possible to take out the stored data to the outside and obtain an optimal solution by matrix operation using an external personal computer, the controller CNT6 in the magnetic disk device, or the like.

【0107】本実施例によれば、データ保持回路53の
データ区間長はパターン等を工夫することで、等化回路
のタップ数の約2倍程度まで低減でき、係数補正回路を
構成する場合よりも回路規模を削減できる可能性があ
る。但しデータ区間長が長い方が雑音の影響を避けられ
るので、より良好なタップ係数を得られるのは明らかで
ある。
According to the present embodiment, the data section length of the data holding circuit 53 can be reduced to about twice the number of taps of the equalizing circuit by devising a pattern or the like, which is different from the case where a coefficient correcting circuit is configured. However, there is a possibility that the circuit size can be reduced. However, it is clear that a longer data section length can avoid the influence of noise, so that a better tap coefficient can be obtained.

【0108】次に本実施例の各パラメータの最適化のた
めの回路である誤差検出回路(ERRC)32について
図15を用いて説明する。
Next, an error detection circuit (ERRC) 32 which is a circuit for optimizing each parameter of the present embodiment will be described with reference to FIG.

【0109】この回路32は、識別回路(ML)22の
入力と同じ入力信号とする例えば比較器からなる第2の
識別回路(DET2)55と、入力信号と第2の識別回
路55の出力信号とから第2の識別回路での誤差信号を
算出する誤差算出回路としての加算器41と、一定の閾
値を設定(レジスタ57)して閾値以上の誤差信号でカ
ウント信号を出力する例えば比較器からなる判別回路
(DIST)56と、カウント信号をカウントするカウ
ンタ(COUNTER)49とからなる。
The circuit 32 includes a second identification circuit (DET2) 55 composed of, for example, a comparator, which has the same input signal as the input of the identification circuit (ML) 22, an input signal and an output signal of the second identification circuit 55. From the adder 41 as an error calculation circuit for calculating an error signal in the second identification circuit, and a comparator that sets a fixed threshold (register 57) and outputs a count signal with an error signal equal to or larger than the threshold. A determination circuit (DIST) 56 and a counter (COUNTER) 49 that counts a count signal.

【0110】信号処理回路内の識別回路への入力信号と
等化回路の目標振幅との誤差信号を上記第2の識別回路
と誤差算出回路(即ち加算器41)とで求める。この誤
差信号と上記判別手段に設定された一定の閾値とを比較
して、誤差信号が閾値以上の場合に判別出力を”1”と
し、そうでない場合は”0”とする。上記カウンタは判
別回路の出力が”1”の場合のみカウントアップする。
なお、本実施例では、DET2をビット毎の識別器とし
たが、図1のML22をDET2の代りに用いても良
い。
The error signal between the input signal to the discriminating circuit in the signal processing circuit and the target amplitude of the equalizing circuit is obtained by the second discriminating circuit and the error calculating circuit (ie, adder 41). This error signal is compared with a fixed threshold value set in the discriminating means, and the discrimination output is set to "1" when the error signal is equal to or larger than the threshold value, and is set to "0" otherwise. The above counter counts up only when the output of the discrimination circuit is "1".
In this embodiment, DET2 is a discriminator for each bit. However, the ML22 in FIG. 1 may be used instead of DET2.

【0111】上記誤差検出回路内の誤差信号は図4に示
すように”0”を中心に正負に分布し、ほぼ正規分布と
みなされる。従って、誤差信号の分散値と上記判別回路
の閾値によって全母数に対するカウントの比が決まる。
すなわち、全母数と閾値とカウント数が決まれば誤差信
号の分散値が求められる。一般に装置内の識別回路の性
能(BER)は、識別回路に入力される信号品質(例え
ば分散値)で決まるので、分散値を求めることで装置の
BERが推定できる。
The error signal in the error detection circuit is positively or negatively distributed with "0" as a center as shown in FIG. Therefore, the ratio of the count to the total population is determined by the variance value of the error signal and the threshold value of the determination circuit.
That is, the variance of the error signal can be obtained if all parameters, thresholds, and counts are determined. Generally, the performance (BER) of the identification circuit in the device is determined by the signal quality (eg, variance) input to the identification circuit. Therefore, the BER of the device can be estimated by calculating the variance.

【0112】また、各パラメータを最適化する場合、各
パラメータの設定値を変えることよる分散値の違いを検
出できれば十分である。装置性能を支配する個々の要因
を個別に抽出して誤差(分散)が最小となるパラメータ
値を求めることで、各パラメータの最適化が可能とな
る。
In optimizing each parameter, it is sufficient to detect a difference in variance value caused by changing a set value of each parameter. By individually extracting each factor that governs the device performance and obtaining a parameter value that minimizes the error (variance), each parameter can be optimized.

【0113】本実施例によれば、母比率の精度を誤差1
〜2%にするために必要な母数(サンプル数)は数千で
あり、数百バイト(概ね1セクタ)の情報量で十分であ
る。
According to the present embodiment, the accuracy of the population ratio is set to the error 1
The parameter (the number of samples) required to achieve 2% is thousands, and an information amount of several hundred bytes (approximately one sector) is sufficient.

【0114】従って、従来のBERの測定による最適化
と比較して、10万分の1程度の時間で済む。このた
め、より多くの最適化を要するパラメータの最適化が比
較的容易に短時間で実施でき、装置性能の向上が期待で
きる。更には調整時間の短縮による装置コストの低減も
期待できる。
Therefore, the time required is about 1 / 100,000 compared to the conventional optimization based on BER measurement. For this reason, optimization of parameters requiring more optimization can be performed relatively easily in a short time, and improvement in device performance can be expected. Further, a reduction in apparatus cost due to a reduction in adjustment time can be expected.

【0115】なお、誤差検出回路は等化回路に出力モニ
タ等を設けることによって、磁気ディスク装置の調整用
の治具として装置外部に設けることも容易に実施でき
る。
The error detection circuit can be easily provided outside the apparatus as a jig for adjusting the magnetic disk drive by providing an output monitor or the like in the equalization circuit.

【0116】上記実施例では、識別回路55で比較の対
象とされる識別レベルは、固定的なものとしたが、図1
6に示す第2の識別回路(DET2)55の識別レベル
を識別レベルレジスタ58で任意に設定できるように変
形してもよい。
In the above embodiment, the discrimination level to be compared by the discrimination circuit 55 is fixed.
6 may be modified so that the identification level of the second identification circuit (DET2) 55 shown in FIG.

【0117】誤差検出回路の第2の識別回路の識別レベ
ルを任意に設定可能とすれば、閾値を変えての識別が可
能となり、この時以下のような利点が生じる。通常第2
の識別回路は+1、0、−1の3値を識別するために、
+0.5、−0.5の2値の識別レベルを持つ。ここで
例えば、等化回路の出力データパターンとして、+1と
−1の2値しか取りえないデータパターンを識別する場
合、上記の識別レベルでは誤差や雑音の大きさによって
は識別誤りが生じやすい。
If the discrimination level of the second discrimination circuit of the error detection circuit can be arbitrarily set, discrimination can be performed by changing the threshold value. At this time, the following advantages are obtained. Usually the second
Is used to identify the three values of +1, 0, and -1.
It has binary identification levels of +0.5 and -0.5. Here, for example, when a data pattern that can take only binary values of +1 and −1 is identified as an output data pattern of the equalization circuit, an identification error is likely to occur at the above-described identification level depending on the magnitude of an error or noise.

【0118】本実施例によれば、閾値(識別レベルレジ
スタ値)を”0”に近く設定すれば、実質的に2値の識
別回路として動作させることができ、識別性能が向上す
る(耐雑音性が約2倍に向上)と共に、誤差信号もより
正確な値が得られる。従って、より正確な装置の最適化
が可能となる。
According to the present embodiment, if the threshold value (identification level register value) is set close to "0", the circuit can be operated substantially as a binary identification circuit, and the identification performance is improved (noise resistance). And the error signal can obtain a more accurate value. Therefore, more accurate device optimization can be achieved.

【0119】更に、レジスタ59を付加して、第2の識
別回路(DET2)55の識別レベル数を設定するよう
にすることも可能である。
It is also possible to add a register 59 to set the number of identification levels of the second identification circuit (DET2) 55.

【0120】第2の識別回路を1つの閾値(0)を持つ
2値出力(+1,−1)の識別回路として動作させるこ
とができれば、特定のデータパターン時に識別性能を向
上させる(耐雑音性が2倍に向上)ことが可能である。
本実施例では、レジスタ59で第2の識別回路の識別レ
ベル数(0,1,2)を設定する。DET2は、識別レ
ベル数、即ちレジスタ59の値が”2”の時は、レジス
タ58で設定される値を正負の閾値(レジスタ58の値
が0.5なら、閾値は−0.5と+0.5)とする3値
の出力(+1,0,−1)の識別回路として動作し、識
別レベル数が”1”の時は、レジスタ58に関係なく閾
値は”0”で2値の出力(+1,−1)の識別回路、レ
ジスタ59が”0”の時は、DET2の出力は”0”と
なるように動作する。
If the second discriminating circuit can be operated as a binary output (+1, -1) discriminating circuit having one threshold value (0), the discriminating performance can be improved in a specific data pattern (noise immunity). Is improved by a factor of two).
In this embodiment, the register 59 sets the number of identification levels (0, 1, 2) of the second identification circuit. When the number of identification levels, that is, the value of the register 59 is “2”, the value set in the register 58 is a positive / negative threshold (if the value of the register 58 is 0.5, the thresholds are −0.5 and +0). .5) operates as an identification circuit for ternary outputs (+1, 0, -1). When the number of identification levels is "1", the threshold value is "0" regardless of the register 58 and the binary output is performed. When the (+1, -1) discriminating circuit and the register 59 are "0", the output of DET2 operates to be "0".

【0121】本実施例によれば、レジスタ58のみによ
って識別レベルを任意に設定することができる。更にレ
ジスタ58と59を併用することよって、誤差信号がさ
らに正確に得られる。また、識別レベル数を”0”に設
定した時、MLへの入力信号をそのまま判別手段に入力
できる。
According to this embodiment, the discrimination level can be arbitrarily set only by the register 58. Further, by using the registers 58 and 59 together, an error signal can be obtained more accurately. When the number of identification levels is set to "0", an input signal to the ML can be directly input to the determination means.

【0122】本発明による実施例の誤差検出回路32を
用いた記録電流値の最適化について説明する。
The optimization of the recording current value using the error detection circuit 32 of the embodiment according to the present invention will be described.

【0123】本実施例を用いた記録電流値の最適化で
は、信号処理回路38の記録電流設定レジスタと記録電
流設定回路60と記録電流出力端子を用いる。
In the optimization of the recording current value using this embodiment, the recording current setting register, the recording current setting circuit 60 and the recording current output terminal of the signal processing circuit 38 are used.

【0124】磁気ディスク装置7の記録ヘッド9の記録
電流値と信号処理回路38に入力される再生出力振幅の
関係は、ほぼ図5に示すようになる。一般に再生ヘッド
8が検出する再生出力振幅が大きいほど再生信号の品質
は良い。この時、例えば信号処理回路38の識別手段
(ML)22の入力信号が・・+1,+1,−1,−
1,+1,+1・・パターンに対応した信号となるよう
な繰り返しデータを記録すると、自動利得調整回路(A
GC)によって平均的な信号振幅は、正負の等化目標値
の2レベルのみとなり、”0”に対応するレベルは存在
しない。再生出力振幅が小さな程、信号に対して雑音の
比率が増加するので、誤差信号が増大し、誤差検出回路
32の判別手段に入力される信号の分散も図5に示すよ
うに増加する。
The relationship between the recording current value of the recording head 9 of the magnetic disk device 7 and the reproduction output amplitude input to the signal processing circuit 38 is almost as shown in FIG. Generally, the larger the reproduction output amplitude detected by the reproduction head 8, the better the quality of the reproduction signal. At this time, for example, the input signal of the identification means (ML) 22 of the signal processing circuit 38 is... +1, +1, -1, -1,-
When repetitive data is recorded so as to be a signal corresponding to the 1, + 1, + 1..pattern, an automatic gain adjustment circuit (A
According to GC), the average signal amplitude is only two levels of positive and negative equalization target values, and there is no level corresponding to “0”. The smaller the reproduction output amplitude, the higher the ratio of noise to the signal, so that the error signal increases and the variance of the signal input to the discriminating means of the error detection circuit 32 also increases as shown in FIG.

【0125】従って、誤差検出回路32の判別手段で負
の適当な閾値で判別し、閾値以上となる場合を、記録電
流値を変えて記録する毎に実施することによって、カウ
ント値が最大となる(即ち信号対雑音比が最大となる)
場合の記録電流値を求めることが可能である。なお、上
記特定パターンとなる記録信号の再生では、信号がほぼ
単一の周波数成分しか持たないことから、等化回路等の
誤差や、記録補正回路の誤差、再生ヘッドの非線形性な
どが影響しにくくなり、精度の高い記録電流の最適化が
可能となる。また、判別手段の閾値を変えて複数回測定
した結果を用いれば、例えば直流オフセットによる精度
劣化を回避できるなど、高性能化が図れることは明らか
である。
Therefore, the discriminating means of the error detecting circuit 32 discriminates with an appropriate negative threshold value, and the case where the discrimination value is equal to or more than the threshold value is carried out every time recording is performed by changing the recording current value, thereby maximizing the count value. (Ie, the signal-to-noise ratio is maximized)
It is possible to determine the recording current value in that case. In the reproduction of the recording signal having the specific pattern, since the signal has almost only a single frequency component, errors in the equalizing circuit and the like, errors in the recording correction circuit, non-linearity of the reproducing head, and the like affect the reproduction. This makes it difficult to optimize the recording current with high accuracy. It is apparent that high performance can be achieved by changing the threshold value of the discriminating means and using the results of measurement a plurality of times, for example, by avoiding the accuracy deterioration due to the DC offset.

【0126】次に本発明による実施例の誤差検出回路3
2を用いたセンス電流値の最適化について説明する。
Next, the error detection circuit 3 according to the embodiment of the present invention will be described.
2 will be described.

【0127】本実施例を用いたセンス電流値の最適化で
は、信号処理回路38に再生ヘッド8のセンス電流設定
レジスタとセンス電流設定回路61とセンス電流出力端
子を用いる。
In the optimization of the sense current value using the present embodiment, the signal processing circuit 38 uses the sense current setting register, the sense current setting circuit 61 and the sense current output terminal of the reproducing head 8.

【0128】磁気抵抗効果素子を磁気ディスク装置7の
再生ヘッド8とする場合、ヘッド8のバイアス磁化が最
適化されていないと、孤立磁化の極性の違いで再生波形
の振幅が異なる現象が生じる。この孤立波形は交流結合
して信号処理回路38に入力されるため図6に示すよう
に識別信号の0レベルがずれる。従って、磁気ディスク
上の磁化状態として最も磁化密度が疎になるような記録
パターンで記録し、センス電流を変える毎に下記に示す
ERRC32による誤差検出を実施する。
When the magnetoresistive element is used as the reproducing head 8 of the magnetic disk drive 7, if the bias magnetization of the head 8 is not optimized, a phenomenon occurs in which the amplitude of the reproduced waveform differs depending on the polarity of the isolated magnetization. Since the isolated waveform is AC-coupled and input to the signal processing circuit 38, the 0 level of the identification signal is shifted as shown in FIG. Therefore, recording is performed in a recording pattern that minimizes the magnetization density as the magnetization state on the magnetic disk, and every time the sense current is changed, error detection by the ERRC 32 described below is performed.

【0129】即ち、第2の識別回路の識別レベル数を”
0”とし、識別回路の入力信号がそのまま判別手段に出
力するようにすると共に、判別手段の閾値を”0”に設
定して、一定期間閾値”0”以上となる場合をカウント
する。センス電流によるバイアス磁化が最適化されてお
らず振幅比が異なる場合には、誤差信号の平均値が”
0”からずれるので、全母数に対するカウント値の比率
が1/2からずれる。なお、識別回路22の入力信号が
量子化されている場合、カウント比率は最適なセンス電
流の設定において、やや大きめにシフトするため、量子
化のビット数を考慮する必要があることは明らかであ
る。
That is, the number of identification levels of the second identification circuit is set to "
0, the input signal of the discriminating circuit is output to the discriminating means as it is, and the threshold value of the discriminating means is set to "0", and the case where the threshold value is equal to or more than "0" for a certain period is counted. If the bias magnetization is not optimized and the amplitude ratio is different, the average value of the error signal is "
Since it deviates from “0”, the ratio of the count value to the total parameter deviates from な お. When the input signal of the identification circuit 22 is quantized, the count ratio is slightly larger in setting the optimum sense current. It is clear that the number of bits for quantization needs to be considered in order to shift to.

【0130】本実施例によれば、誤差信号の平均値の”
0”からのずれが基準値以下であり、かつ分散が最も小
さいセンス電流値を選択することにより、センス電流の
最適化が可能となる。また、この時、等化回路の係数値
や、記録補正量は最適化されている必要はない。
According to this embodiment, the average value of the error signal is
By selecting a sense current value whose deviation from 0 "is equal to or less than the reference value and which has the smallest variance, the sense current can be optimized. At this time, the coefficient value of the equalizing circuit and the recording The correction amount does not need to be optimized.

【0131】次に本発明による実施例の誤差検出回路3
2を用いたADCの直流オフセット補正量の最適化につ
いて説明する。
Next, the error detection circuit 3 according to the embodiment of the present invention will be described.
The optimization of the DC offset correction amount of the ADC using the method 2 will be described.

【0132】本実施例を用いたADCの直流オフセット
補正量の最適化では、ADC19に直流オフセット補正
用のオフセット設定回路62とオフセット補正レジスタ
を用い、無信号状態のオフセット量を、誤差検出回路3
2で検出する。
In the optimization of the DC offset correction amount of the ADC using the present embodiment, an offset setting circuit 62 for DC offset correction and an offset correction register are used in the ADC 19, and the offset amount in the no-signal state is determined by the error detection circuit 3.
Detect at 2.

【0133】識別回路22の入力信号がほぼランダム的
な小さな回路雑音のみとなるようにし、オフセット補正
量の設定を変える毎に誤差検出回路32で誤差検出を実
施することによって、誤差信号の平均値の”0”からの
ずれが最も小さいオフセット補正量を最適オフセット補
正量とする。なお、等化回路20や識別回路(ML)2
2がアナログ回路の場合、ML22の入力部分にオフセ
ット設定回路62を設けるのが適切であることは明らか
である。
The average value of the error signal is obtained by making the input signal of the discriminating circuit 22 to be almost only random small circuit noise and performing error detection by the error detecting circuit 32 every time the offset correction amount is changed. The offset correction amount with the smallest deviation from “0” is defined as the optimum offset correction amount. The equalizing circuit 20 and the identification circuit (ML) 2
When 2 is an analog circuit, it is clear that it is appropriate to provide the offset setting circuit 62 at the input portion of the ML 22.

【0134】本実施例によれば、比較的容易に回路部の
オフセット調整が可能となる。なお、等化回路の係数値
などは基本的には任意で良い。
According to this embodiment, it is possible to relatively easily adjust the offset of the circuit section. The coefficient value of the equalizing circuit may be basically arbitrary.

【0135】更に他の代替例として、上述のものとはオ
フセットの検出方法を異なるようにしてもよい。
As yet another alternative, the method of detecting the offset may be different from that described above.

【0136】本実施例を用いたADCの直流オフセット
補正量の最適化では、信号処理回路38に直流オフセッ
ト補正用のオフセット設定回路62とオフセット補正レ
ジスタを用い、単一周波数の信号を入力して誤差検出回
路32を用いるようにしている。
In the optimization of the DC offset correction amount of the ADC using this embodiment, a signal of a single frequency is input to the signal processing circuit 38 by using an offset setting circuit 62 for DC offset correction and an offset correction register. The error detection circuit 32 is used.

【0137】記録データを単一記録周波数状とし、前述
の実施例で示した記録電流値の最適化での説明と同様な
誤差検出を行なう。オフセットが生じると、それを識別
回路入力での等化目標値に補正するようにAGCやPL
Lの制御がかかるが、AGCやPLLには基本的にオフ
セットを補正する機能がないので、制御動作の結果とし
てジッタ(雑音)が増加するか、等化目標値からのずれ
が生じる。従って、オフセット補正量の設定を変える毎
に誤差検出を実施することによって、識別回路22の入
力の誤差の分散が最も小さくなるオフセット補正量を探
索し、この時のオフセット補正量を最適オフセット補正
量とする。
The recording data is set to a single recording frequency, and an error is detected in the same manner as in the description of the optimization of the recording current value shown in the above embodiment. When an offset occurs, the AGC or PL is corrected so as to correct the offset to the equalization target value at the input of the identification circuit.
Although control of L is applied, since AGC and PLL basically do not have a function of correcting an offset, as a result of the control operation, jitter (noise) increases or a deviation from an equalization target value occurs. Therefore, by performing error detection every time the setting of the offset correction amount is changed, the offset correction amount that minimizes the variance of the error of the input of the identification circuit 22 is searched, and the offset correction amount at this time is determined as the optimum offset correction amount. And

【0138】本実施例によれば、前述の記録電流値の最
適化と同一手段をとれる。従って、記録電流の最適化に
先立って、本実施例で示したオフセット調整が実施で
き、調整時間の短縮が図れる。なお、等化回路の係数値
や記録補正量、記録電流値、センス電流値などは基本的
には任意で良い。
According to this embodiment, the same means as in the above-described optimization of the recording current value can be used. Therefore, prior to the optimization of the recording current, the offset adjustment described in this embodiment can be performed, and the adjustment time can be reduced. Note that the coefficient value, the recording correction amount, the recording current value, the sense current value, and the like of the equalizing circuit may be basically arbitrary.

【0139】次に本発明による実施例の誤差検出回路3
2を用いた等化回路20のタップ係数値の最適化につい
て説明する。
Next, the error detection circuit 3 according to the embodiment of the present invention will be described.
The optimization of the tap coefficient value of the equalization circuit 20 using 2 will be described.

【0140】本実施例を用いた等化回路20のタップ係
数値の最適化では、等化回路20に特性を与える係数値
レジスタと誤差検出回路32とを用い、係数補正回路3
1を用いない。特定の記録再生領域で、係数補正回路3
1を用いた係数補正を実施した時、近接した他の領域の
係数値がおおよそ推定できる場合がある。この場合、係
数値レジスタにセットした推定した係数値で誤差検出を
実施し、誤差値によって推定した係数値を採用するかど
うかを判断する。
In optimizing the tap coefficient value of the equalization circuit 20 using the present embodiment, the coefficient correction circuit 3 uses an error detection circuit 32 and a coefficient value register for giving characteristics to the equalization circuit 20.
Do not use 1. In a specific recording / reproducing area, the coefficient correction circuit 3
When coefficient correction using 1 is performed, there are cases where the coefficient values of other adjacent regions can be roughly estimated. In this case, error detection is performed using the estimated coefficient value set in the coefficient value register, and it is determined whether to use the coefficient value estimated based on the error value.

【0141】この時、記録データをランダム的なデータ
とし、第2の識別回路の識別レベル数は”2”とする。
At this time, the recording data is random data, and the number of identification levels of the second identification circuit is "2".

【0142】本実施例によれば、通常のユーザデータの
再生時においても、係数値レジスタに係数値をセットし
て、誤差検出回路32で誤差量をチェックすることによ
って、係数値が適当かどうかを判定できる。さらには、
とりうる係数値の組合せを数種類用意しておき、これら
の中から等化誤差の分散が最も小さい係数値を選択して
採用することも可能となる。
According to the present embodiment, even during normal user data reproduction, the coefficient value is set in the coefficient value register, and the error amount is checked by the error detection circuit 32 to determine whether the coefficient value is appropriate. Can be determined. Moreover,
It is also possible to prepare several types of possible combinations of coefficient values and to select and adopt a coefficient value having the smallest variance of the equalization error from these.

【0143】次に本発明による実施例の誤差検出回路3
2を用いた記録補正量の最適化について説明する。
Next, the error detection circuit 3 according to the embodiment of the present invention will be described.
2 will be described.

【0144】本実施例を用いた記録補正量の最適化で
は、データ記録時の磁化反転位置をデータシーケンスに
応じて補正する記録補正回路12の補正値レジスタを用
いる。
In the optimization of the recording correction amount using this embodiment, the correction value register of the recording correction circuit 12 for correcting the magnetization reversal position at the time of data recording according to the data sequence is used.

【0145】記録密度が高くなって、ビット間隔が近接
すると、磁化の反転位置が近接するといった現象が生じ
る。このために、記録補正回路12では予め磁化が移動
する量を記録データシーケンスから推定して、磁化の反
転位置を補正しながら記録する。この時、正確に補正で
きたかどうかを、誤差検出回路を用いて判断する。
When the recording density is increased and the bit interval is reduced, a phenomenon occurs in which the magnetization reversal position is reduced. For this purpose, the recording correction circuit 12 estimates the amount of magnetization movement in advance from the recording data sequence, and performs recording while correcting the magnetization reversal position. At this time, it is determined whether or not the correction has been correctly made by using an error detection circuit.

【0146】この時、記録データをランダム的なデータ
とし、記録補正回路12の補正値レジスタを変えて記録
し、記録したデータを再生する度に誤差検出を実施す
る。識別回路の入力の誤差の分散が最も小さい記録補正
値を選択することにより、記録補正量の最適化が可能で
ある。
At this time, the recording data is made random data, recorded by changing the correction value register of the recording correction circuit 12, and an error is detected each time the recorded data is reproduced. The recording correction amount can be optimized by selecting the recording correction value that minimizes the variance of the input error of the identification circuit.

【0147】上述した誤差検出回路32の更に他の変形
例を図17を用いて説明する。
Another modification of the above-described error detection circuit 32 will be described with reference to FIG.

【0148】本例では、識別回路22の入力信号を入力
信号とし、閾値以上の入力信号でカウント信号を出力す
る判別回路56と、判別回路56から出力されるカウン
ト信号をカウントするカウンタ49と、閾値を設定する
レジスタ57とを備えて構成される。
In this example, a discriminating circuit 56 which takes an input signal of the discriminating circuit 22 as an input signal and outputs a count signal with an input signal equal to or more than a threshold value, a counter 49 which counts the count signal outputted from the discriminating circuit 56, And a register 57 for setting a threshold value.

【0149】本実施例によれば、識別回路の入力信号が
ほぼランダム的な回路雑音のみとなるようにし、オフセ
ット補正量の設定を変える毎に誤差検出を実施すること
によって、等化回路出力の誤差信号の平均値の”0”か
らのずれが最も小さいオフセット補正量を選択すること
により、オフセット補正量を最適化できる。同様にし
て、磁気抵抗効果型再生ヘッドのセンス電流の最適化が
可能である。
According to the present embodiment, the input signal of the discriminating circuit is made to be almost only random circuit noise, and error detection is carried out every time the setting of the offset correction amount is changed. The offset correction amount can be optimized by selecting the offset correction amount having the smallest deviation of the average value of the error signal from “0”. Similarly, it is possible to optimize the sense current of the magnetoresistive read head.

【0150】本発明の図17に示した誤差検出回路32
の他の変形例を図18を用いて説明する。
The error detection circuit 32 of the present invention shown in FIG.
Another modified example will be described with reference to FIG.

【0151】誤差検出回路32は、識別回路22の入力
信号を入力信号とし、閾値未満の入力信号でカウント信
号を出力する第1の判別回路56と、第1の判別回路5
6から出力されるカウント信号をカウントする第1のカ
ウンタ49と、閾値を超える入力信号でカウント信号を
出力する第2の判別回路561と、第2の判別回路56
1から出力されるカウント信号をカウントする第2のカ
ウンタ491と、第1のカウント手段49のカウント値
から第2のカウンタ491のカウント値を減算する加算
器41と、閾値を設定するレジスタ57とを有する。
The error detection circuit 32 receives the input signal of the discrimination circuit 22 as an input signal, and outputs a count signal with an input signal less than the threshold, and a first discrimination circuit 5
6, a second determination circuit 561 that outputs a count signal with an input signal exceeding a threshold value, and a second determination circuit 56.
A second counter 491 for counting the count signal output from 1; an adder 41 for subtracting the count value of the second counter 491 from the count value of the first counting means 49; and a register 57 for setting a threshold value. Having.

【0152】本実施例によれば、等化回路の出力信号を
そのまま誤差カウントすることによって、オフセット調
整の最適化や磁気抵抗効果型再生ヘッドのセンス電流の
最適化が可能である。
According to the present embodiment, the offset adjustment can be optimized and the sense current of the magnetoresistive read head can be optimized by directly counting the error of the output signal of the equalizing circuit.

【0153】本発明の図17に示した誤差検出回路32
の更に他の変形例を図19を用いて説明する。
The error detection circuit 32 of the present invention shown in FIG.
Still another modified example will be described with reference to FIG.

【0154】本例では、図17もしくは図18の実施例
に示した誤差検出回路32を用い、更に識別回路22の
入力信号のうち、符号ビット(SB)を除いた信号を入
力信号とする。
In this embodiment, the error detection circuit 32 shown in the embodiment of FIG. 17 or FIG. 18 is used, and a signal excluding the sign bit (SB) among the input signals of the identification circuit 22 is used as an input signal.

【0155】識別回路の入力信号(等化回路の出力信
号)の符号ビットを除くと、この時の信号は、もとの信
号が負の場合正の信号に変換され、正の信号の場合変化
しない(もとの信号が2の補数表現の場合)。等化回路
の出力信号が+1,+1,−1,−1,+1,+1,−
1,−1,‥というようにほぼ単一の周波数成分である
場合、この時の符号ビットを除いた信号は図7に示すよ
うに変換される。
Excluding the sign bit of the input signal of the discriminating circuit (the output signal of the equalizing circuit), the signal at this time is converted into a positive signal when the original signal is negative, and changes when the original signal is positive. No (when the original signal is a two's complement representation). When the output signal of the equalizer circuit is +1, +1, -1, -1, +1, +1,-
In the case where the frequency component is almost a single frequency such as 1, -1, ‥, the signal excluding the sign bit at this time is converted as shown in FIG.

【0156】本実施例によれば、判別手段の閾値を等化
回路の等化目標値付近に設定すれば、目標値からの誤差
の分散を検出できる。
According to the present embodiment, if the threshold value of the determination means is set near the equalization target value of the equalization circuit, the variance of the error from the target value can be detected.

【0157】本発明の図17に示した誤差検出回路32
の更に他の変形例を図20を用いて説明する。
The error detection circuit 32 of the present invention shown in FIG.
Still another modified example will be described with reference to FIG.

【0158】この例では、上記の誤差検出回路と異なる
もう一つの誤差検出回路を用いる。
In this example, another error detection circuit different from the above error detection circuit is used.

【0159】図18もしくは図19と図20の実施例に
示した誤差検出回路32を用いる。識別回路22の入力
信号のうち、符号ビット(SB)を除いた信号を入力信
号とする第1のモードと符号ビット(SB)も入力信号
とする第2のモードとを有し、モードの切り替えをレジ
スタ64で設定する。
The error detection circuit 32 shown in the embodiment of FIG. 18 or FIG. 19 and FIG. 20 is used. Among the input signals of the identification circuit 22, there are a first mode in which a signal excluding a sign bit (SB) is an input signal, and a second mode in which a sign bit (SB) is also an input signal, and switching of modes. Is set in the register 64.

【0160】本実施例によれば、上記第2の識別回路を
用いるよりも、より簡単な回路となり、ほとんど同一の
手法でオフセット調整、記録電流の最適化、センス電流
の最適化が可能である。
According to the present embodiment, the circuit becomes simpler than using the second identification circuit, and the offset adjustment, the optimization of the recording current, and the optimization of the sense current can be performed by almost the same method. .

【0161】次に本発明のPRECODER13のリセ
ット手段について説明する。
Next, the reset means of the PRECODER 13 of the present invention will be described.

【0162】本実施例では、各種パラメータの最適化に
必要な特定の記録データパターンの記録や再生の信頼性
を向上させるために、データの記録時に、プリコーダ1
3をデータ開始を示すバイトである”シンクバイト”の
直前でリセットする回路を用いる。
In this embodiment, in order to improve the reliability of recording and reproduction of a specific recording data pattern necessary for optimizing various parameters, the precoder 1
3 is used for resetting immediately before "sync byte" which is a byte indicating the start of data.

【0163】本実施例によれば、シンクバイト以降のデ
ータパターンの磁化状態が規定でき、上記各パラメータ
の最適化に必要な特定のパターンの記録が可能となる。
また、磁気ディスク装置7の出荷時のチェック時に記録
する特定のパターンも、磁化状態を規定しながら記録す
ることができ、装置の信頼性向上が期待できる。
According to this embodiment, the magnetization state of the data pattern after the sync byte can be defined, and a specific pattern necessary for optimizing the above parameters can be recorded.
Further, a specific pattern to be recorded at the time of checking at the time of shipment of the magnetic disk device 7 can also be recorded while defining the magnetization state, and the reliability of the device can be expected to be improved.

【0164】本発明のシンクバイト符号列について図2
1と図22を用いて説明する。
FIG. 2 shows the sync byte code string of the present invention.
1 and FIG.

【0165】本実施例では、各種パラメータの最適化に
必要な特定の記録データパターンの記録や再生の信頼性
を向上させるために、シンクバイト検出回路25に本発
明によるシンクバイトに対応する符号列を適用する。シ
ンクバイトに対応する符号列はレジスタ68にセットさ
れ、これとML出力の符号列とを論理素子EOR回路
(EOR)66で比較し、その全出力ビットを論理素子
NOR回路(NOR)67で処理することによって、シ
ンクバイトの検出信号を構成し、検出結果をSPIF3
3を介してHDC4へ出力する。ここで、図22に示す
ように、データ”1”で磁化反転を生じ、データ”0”
で記録電流方向を維持する記録方式を用い、シリアルデ
ータの先頭が”0”で始まると共に、シリアルなデータ
系列中にデータ”1”が連続して存在しないシンクバイ
トの符号列とする。さらには、上記実施例に加えて、シ
ンクバイトに対応するML出力での符号列の”0”と”
1”の系列が、シンクバイト以前に連続的に記録される
先行バイトに対応するML出力での符号列の”0”と”
1”の系列に対して、データ系列の1/2以上異なって
いるシンクバイトの符号列とする。ここでは、符号列
(NRZI)では、”001000100”とし、ML
出力に対応したレジスタ68には”00110011
0”をセットしている。
In the present embodiment, in order to improve the reliability of recording and reproduction of a specific recording data pattern required for optimizing various parameters, a code string corresponding to a sync byte according to the present invention is provided to the sync byte detecting circuit 25. Apply The code string corresponding to the sync byte is set in the register 68, and this is compared with the code string of the ML output by the logical element EOR circuit (EOR) 66, and all the output bits are processed by the logical element NOR circuit (NOR) 67. By doing so, a sync byte detection signal is formed, and the detection result is stored in SPIF3
3 to the HDC 4. Here, as shown in FIG. 22, magnetization reversal occurs at data "1" and data "0".
In this case, a recording method is used in which the recording current direction is maintained, and the beginning of the serial data starts with "0", and a code string of sync bytes in which data "1" does not continuously exist in the serial data sequence. Further, in addition to the above embodiment, “0” and “0” of the code string in the ML output corresponding to the sync byte are output.
A series of “1” is a code string “0” and “0” in the ML output corresponding to the preceding byte that is continuously recorded before the sync byte.
The code sequence is a sync byte code sequence that differs from the sequence of “1” by at least の of the data sequence. In this case, the code sequence (NRZI) is “001000100” and the ML is
"00110011" is stored in the register 68 corresponding to the output.
0 "is set.

【0166】本実施例によれば、先行して記録される自
動利得調整回路と自動位相同期回路のための先行バイト
のデータパターンと干渉せず、かつ記録時の非線形歪も
生じにくいシンクバイトとすることが可能となる。従っ
て、記録電流やセンス電流、等化回路の係数が最適化さ
れていなくとも比較的容易にシンクバイトを検出でき
る。
According to this embodiment, the sync byte which does not interfere with the data pattern of the preceding byte for the automatic gain adjustment circuit and the automatic phase synchronization circuit which are recorded in advance and which hardly causes nonlinear distortion at the time of recording. It is possible to do. Therefore, the sync byte can be detected relatively easily even if the recording current, the sense current, and the coefficient of the equalizing circuit are not optimized.

【0167】本発明の他の実施例として、図1に示すよ
うに自動利得調整回路(AGC)の目標振幅値を、レジ
スタ設定によって可変とする目標振幅値設定手段をGC
C29に用いる。
As another embodiment of the present invention, as shown in FIG. 1, a target amplitude value setting means for making a target amplitude value of an automatic gain adjustment circuit (AGC) variable by setting a register is GC.
Used for C29.

【0168】本実施例によれば、入力信号の分解能が低
い場合、AGCの目標振幅値を小さくすることによっ
て、信号処理回路の各部で信号が飽和するのを防止する
ことができ、例えばインパルス状の雑音にも耐えうる。
また、入力信号の分解能が高い場合は、逆にAGCの目
標振幅値を大きくすることによって、ADC19の量子
化雑音、VGA17やLPF18等が発生する回路雑音
等が信号雑音に対する比率を小さくでき、装置性能(例
えばBER)を向上させることができる。
According to this embodiment, when the resolution of the input signal is low, the signal can be prevented from being saturated in each part of the signal processing circuit by reducing the target amplitude value of the AGC. Noise.
On the other hand, when the resolution of the input signal is high, the ratio of the quantization noise of the ADC 19, the circuit noise generated by the VGA 17 and the LPF 18 to the signal noise can be reduced by increasing the target amplitude value of the AGC. Performance (eg, BER) can be improved.

【0169】本発明の他の実施例を図23を用いて説明
する。
Another embodiment of the present invention will be described with reference to FIG.

【0170】この例は、本発明を2チップ信号処理LS
Iとして磁気ディスク装置に適用したものである。
In this example, the present invention is applied to a two-chip signal processing LS
I is applied to a magnetic disk drive.

【0171】全ての信号処理の構成要素を含む1チップ
のLSIとして実現できるのが好ましいが、消費電力が
大きい場合には2チップ以上に分割するのが好ましい。
It is preferable that the present invention can be realized as a one-chip LSI including all the components for signal processing. However, when power consumption is large, it is preferable to divide the chip into two or more chips.

【0172】このような問題を解決するために、本実施
例では、大別してアナログチップ38−Aとデジタルチ
ップ38−Dの2チップ構成のLSIとし、デジタルチ
ップ38−Dの自動利得調整回路(AGC)及び自動位
相同期回路(PLL)の各制御回路の出力を電流出力型
のADAC30及びPDAC27を介してピン出力し、
アナログチップ38−Aの可変利得増幅回路(VGA)
17と電圧制御発振回路(RVCO)28に入力してい
る。他にもアナログチップ38−Aには、VGA17,
LPF18,ADC19,RVCO28,WVCO1
6,P/H69,サーボ信号のグレイコードのコンパレ
ータ(CMP)70等を含む。
In order to solve such a problem, in this embodiment, the LSI is roughly divided into an LSI having a two-chip configuration of an analog chip 38-A and a digital chip 38-D, and an automatic gain adjustment circuit ( AGC) and the output of each control circuit of the automatic phase locked loop (PLL) are output as pins via current output type ADAC 30 and PDAC 27,
Variable gain amplifier (VGA) for analog chip 38-A
17 and a voltage controlled oscillator (RVCO) 28. In addition, VGA17,
LPF18, ADC19, RVCO28, WVCO1
6, a P / H 69 and a comparator (CMP) 70 for a gray code of a servo signal.

【0173】本実施例によれば、デジタルチップからD
ACの電流で出力することにより、自身のチップから混
入しうる雑音の影響を小さくできると共に、数ビットの
デジタル信号として出力する場合に比べてピン数も大幅
に削減できる。また、アナログ的設計法、レイアウト法
を必要とするADC,RVCO,WVCOはアナログチ
ップに配置する方が、性能上あるいは回路規模や消費電
力の観点から望ましい。もちろんこれらをデジタルチッ
プに配置することも可能であり、その場合には、アナロ
グ、デジタルチップ間の信号ピン数を更に削減できる。
According to this embodiment, the digital chip is
By outputting with an AC current, the influence of noise that can be mixed in from its own chip can be reduced, and the number of pins can be significantly reduced as compared with the case of outputting as a digital signal of several bits. ADCs, RVCOs, and WVCOs that require an analog design method and a layout method are preferably disposed on an analog chip from the viewpoint of performance, circuit scale, and power consumption. Of course, it is also possible to arrange them on a digital chip, in which case the number of signal pins between the analog and digital chips can be further reduced.

【0174】本実施例において、信号処理LSIと磁気
ディスク装置の他の回路部分との信号インターフェイス
に以下のような特徴がある。
In this embodiment, the signal interface between the signal processing LSI and other circuit portions of the magnetic disk device has the following features.

【0175】第1に、アナログ信号であるR/WICか
らの再生信号や、記録電流、センス電流の設定信号、及
びP/Hの出力信号はアナログLSIに入出力となる。
第2に、デジタル信号であるHDC,CNTとの間の信
号はデジタル入出力となる。
First, a reproduction signal from the R / WIC which is an analog signal, a setting signal of a recording current and a sense current, and a P / H output signal are input / output to / from an analog LSI.
Second, signals between the HDC and CNT, which are digital signals, are digital input / output.

【0176】第3に、アナログLSIとデジタルLSI
の間の信号は、ADC後のデジタル信号、RVCO,V
GAの制御信号であるDAC電流信号である。
Third, analog LSI and digital LSI
Are the digital signal after ADC, RVCO, V
This is a DAC current signal that is a control signal of the GA.

【0177】2チップ構成とすることにより、それぞれ
のチップで、プロセス設計法、製作法等を別々に選定す
ることが可能になり、個々の性能アップ及び開発効率の
向上が期待できる。例えば、アナログチップはアナログ
特性として良好でかつ実績のあるバイポーラやBiCM
OSプロセスで製作し、デジタルチップは低消費電力化
が容易なCMOSプロセスで作成することが可能であ
る。もちろん同一のプロセス、例えばBiCMOS、あ
るいはCMOSプロセスで作成することも可能である。
また、設計、製作法の一つとして、レイアウトに関し
て、アナログ部はマニュアルで、デジタル部は自動レイ
アウトでというようにそれぞれに最適な手法で実施する
ことが可能である。また、消費電力が分散することによ
る低価格パッケージの使用、個々のチップサイズが小さ
くなることによる歩留まり向上、などによってLSIチ
ップとしての低コスト化が期待できる。さらには、それ
を用いた磁気ディスク装置の低コスト化が期待できる。
なお、上記実施例では2チップの例を示したが、本発明
はこれに限らず3チップ以上の構成としてもよい。
By adopting the two-chip configuration, it is possible to separately select a process design method, a manufacturing method, and the like for each chip, and it is expected that individual performance will be improved and development efficiency will be improved. For example, an analog chip has a good analog characteristic and a proven track record of bipolar and BiCM.
The digital chip can be manufactured by an OS process, and the digital chip can be manufactured by a CMOS process in which power consumption can be easily reduced. Of course, it is also possible to make them by the same process, for example, a BiCMOS or CMOS process.
As one of the design and manufacturing methods, the layout can be implemented by an optimal method such as a manual operation for the analog section and an automatic layout for the digital section. In addition, cost reduction as an LSI chip can be expected due to the use of low-cost packages due to the dispersion of power consumption, the improvement in yield due to the reduction in the size of individual chips, and the like. Further, cost reduction of a magnetic disk device using the same can be expected.
In the above embodiment, an example of two chips has been described, but the present invention is not limited to this, and may have a configuration of three or more chips.

【0178】尚、本発明は最尤復号やPR4に限定され
るものではなく、他の公知の振幅弁別方式を用いるもの
でもよい。EPR,EEPRといったパーシャルレスポ
ンスの波形処理と最尤復号との組合せ、さらにトレリス
符号化変調方式との組合せにも適用できる。
The present invention is not limited to maximum likelihood decoding and PR4, but may employ another known amplitude discrimination method. The present invention can be applied to a combination of partial response waveform processing such as EPR and EEPR and maximum likelihood decoding, and further to a combination with trellis coded modulation.

【0179】[0179]

【発明の効果】高速転送対応の信号処理回路または磁気
記録再生装置に、本発明による等化回路の係数補正回路
や誤差検出回路等を適用することにより、回路や装置の
各種パラメータの最適化が比較的容易に、しかも短時間
に行える。このため、信号処理回路や磁気記録再生装置
の高性能化はもちろん、調整時間の短縮の効果もあり、
回路および装置コストの大幅な低減が期待できる。
By applying the coefficient correction circuit and the error detection circuit of the equalization circuit according to the present invention to a signal processing circuit or a magnetic recording / reproducing device corresponding to high-speed transfer, optimization of various parameters of the circuit and the device can be achieved. It can be done relatively easily and in a short time. This has the effect of shortening the adjustment time, as well as improving the performance of the signal processing circuit and magnetic recording / reproducing device.
A significant reduction in circuit and device costs can be expected.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 本発明を磁気ディスク装置に適用した実施例
を示す図である。
FIG. 1 is a diagram showing an embodiment in which the present invention is applied to a magnetic disk drive.

【図2】 磁気ディスク装置の位相マージン測定結果を
示す図である。
FIG. 2 is a diagram showing a phase margin measurement result of a magnetic disk drive.

【図3】 磁気ディスク装置の位相マージン測定結果か
ら最適記録電流を決定する方法を示す図である。
FIG. 3 is a diagram illustrating a method for determining an optimum recording current from a result of measuring a phase margin of a magnetic disk device.

【図4】 本発明による識別回路入力信号のヒストグラ
ムと誤差信号のヒストグラムである。
FIG. 4 is a histogram of an input signal of an identification circuit and a histogram of an error signal according to the present invention.

【図5】 記録電流による再生出力振幅と、振幅の差に
よる誤差分布の違いを示す図である。
FIG. 5 is a diagram illustrating a difference between a reproduction output amplitude due to a recording current and an error distribution due to a difference between the amplitudes.

【図6】 孤立波形の極性の違いで振幅が異なる場合の
信号処理回路への入力波形である。
FIG. 6 is an input waveform to a signal processing circuit when the amplitude is different due to the difference in polarity of the isolated waveform.

【図7】 符号ビットの除去による信号変換を示す図で
ある。
FIG. 7 is a diagram illustrating signal conversion by removing code bits.

【図8】 本発明の実施例の等化回路と係数補正回路を
示す図である。
FIG. 8 is a diagram illustrating an equalizing circuit and a coefficient correction circuit according to the embodiment of the present invention.

【図9】 本発明の実施例の等化回路の代替例を示す図
である。
FIG. 9 is a diagram showing an alternative example of the equalization circuit according to the embodiment of the present invention.

【図10】 本発明の実施例の等化回路の他の例を示す
図である。
FIG. 10 is a diagram showing another example of the equalization circuit according to the embodiment of the present invention.

【図11】 本発明の実施例の係数補正回路の詳細を示
す図である。
FIG. 11 is a diagram illustrating details of a coefficient correction circuit according to the embodiment of the present invention.

【図12】 本発明の実施例の係数補正回路の代替変形
例を示す図である。
FIG. 12 is a diagram illustrating an alternative modification of the coefficient correction circuit according to the embodiment of the present invention.

【図13】 本発明の実施例の係数補正回路の他の例を
示す図である。
FIG. 13 is a diagram illustrating another example of the coefficient correction circuit according to the embodiment of the present invention.

【図14】 本発明の実施例の係数補正回路の代替例を
示す図である。
FIG. 14 is a diagram showing an alternative example of the coefficient correction circuit of the embodiment of the present invention.

【図15】 本発明の実施例の誤差検出回路を示す図で
ある。
FIG. 15 is a diagram illustrating an error detection circuit according to an embodiment of the present invention.

【図16】 本発明の実施例の誤差検出回路の変形例を
示す図である。
FIG. 16 is a diagram showing a modification of the error detection circuit according to the embodiment of the present invention.

【図17】 本発明の実施例の誤差検出回路の変形例を
示す図である。
FIG. 17 is a diagram illustrating a modification of the error detection circuit according to the embodiment of the present invention.

【図18】 本発明の実施例の誤差検出回路の変形例を
示す図である。
FIG. 18 is a diagram showing a modification of the error detection circuit according to the embodiment of the present invention.

【図19】 本発明の実施例の誤差検出回路の変形例を
示す図である。
FIG. 19 is a diagram showing a modification of the error detection circuit according to the embodiment of the present invention.

【図20】 本発明の実施例の誤差検出回路の変形例を
示す図である。
FIG. 20 is a diagram showing a modification of the error detection circuit according to the embodiment of the present invention.

【図21】 本発明の実施例のシンクバイト検出回路を
示す図である。
FIG. 21 is a diagram illustrating a sync byte detection circuit according to an embodiment of the present invention.

【図22】 本発明の実施例のシンクバイト検出回路を
説明する図である。
FIG. 22 is a diagram illustrating a sync byte detection circuit according to an embodiment of the present invention.

【図23】 本発明の他の実施例を示す図である。FIG. 23 is a view showing another embodiment of the present invention.

【符号の説明】[Explanation of symbols]

1…HDA,2…記録信号処理回路(WSPC),3…
再生信号処理回路(RSPC),4…HDC,5…サー
ボ信号処理回路(SRVC),6…装置コントローラ
(CNT),7…磁気ディスク装置(HDD),8…M
Rヘッド,9…INDヘッド,11…R/WIC,17
…VGA,18…プログラマブルフィルタ(LPF),
19…A/D変換器(ADC),20…トランスバ−サ
ル型フィルタ(TREQ),22…ビタビ復号器(M
L),25…シンクバイト検出回路(SYNCDE
T),31…係数補正回路(CCMP),32…誤差検
出回路(ERRC)。
1. HDA, 2. Recording signal processing circuit (WSPC), 3.
Reproduction signal processing circuit (RSPC), 4 HDC, 5 Servo signal processing circuit (SRVC), 6 Device controller (CNT), 7 Magnetic disk device (HDD), 8 M
R head, 9 IND head, 11 R / WIC, 17
... VGA, 18 ... Programmable filter (LPF),
19: A / D converter (ADC), 20: Transversal filter (TREQ), 22: Viterbi decoder (M
L), 25: Sync byte detection circuit (SYNCDE)
T), 31: coefficient correction circuit (CCMP), 32: error detection circuit (ERRC).

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮沢 章一 神奈川県川崎市麻生口王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (72)発明者 高師 輝実 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 堀 洋介 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 渡部 善寿 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 平野 章彦 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 美濃島 智 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 宮坂 秀樹 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 新田 敏裕 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 平井 智明 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 下川 龍志 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 志田 光司 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 大内 康英 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 ──────────────────────────────────────────────────続 き Continuing from the front page (72) Inventor Shoichi Miyazawa 1099 Asoguchi Ozenji Temple, Kawasaki City, Kanagawa Prefecture Inside the Hitachi, Ltd.System Development Laboratory (72) Inventor Terumi Takashi 2880 Kozu, Kozu, Odawara City, Kanagawa Prefecture Co., Ltd. Hitachi Storage Systems Division (72) Inventor Yosuke Hori 2880 Kozu, Odawara-shi, Kanagawa Prefecture Hitachi Storage Systems Division (72) Inventor Yoshihisa Watanabe 2880 Kozu, Kozu, Odawara-shi, Kanagawa Hitachi Storage Systems Corporation Within the Business Unit (72) Inventor Akihiko Hirano 2880 Kozu, Odawara City, Kanagawa Prefecture Hitachi, Ltd.Storage System Division (72) Inventor Satoshi Minoshima 2880 Kofu, Odawara City, Kanagawa Prefecture Stray, Hitachi, Ltd. Within the Systems Division (72) Inventor Hideki Miyasaka 2880 Kozu, Kozuhara, Kanagawa Prefecture Inside the Hitachi Storage Systems Division (72) Inventor Toshihiro Nitta 2880 Kozu, Kozu, Odawara, Kanagawa Prefecture Inside the Storage Systems Division Hitachi, Ltd. (72) Inventor Tomoaki Hirai 2880 Kozu, Odawara City, Kanagawa Prefecture, Hitachi Storage Systems Division, Ltd. (72) Inventor Tatsushi Shimokawa 2880 Kozu, Kozuhara, Odawara City, Kanagawa Prefecture, Storage Systems Division, Hitachi, Ltd. (72) Inventor Koji Shida 2880 Kokutsu, Odawara City, Kanagawa Prefecture, Hitachi, Ltd.Storage System Division (72) Inventor Yasuhide Ouchi 2880 Kokutsu, Kokuzu, Odawara City, Kanagawa Prefecture, Storage System Division of Hitachi, Ltd.

Claims (12)

【特許請求の範囲】[Claims] 【請求項1】等化手段と、この等化手段の出力に接続さ
れ前記等化手段の出力信号の振幅を逐次的に検出する自
動利得調整手段と、前記等化手段の前記出力信号を入力
信号として受け前記出力信号を識別する識別手段と、前
記入力信号と前記識別手段の出力信号とから前記識別手
段における信号の振幅に関する誤差を算出する誤差算出
手段と、閾値を設定してこの閾値以上の誤差信号でカウ
ント信号を出力する判別手段と、このカウント信号をカ
ウントするカウント手段とを備えた信号処理回路。
1. An equalizing means, an automatic gain adjusting means connected to an output of the equalizing means for sequentially detecting an amplitude of an output signal of the equalizing means, and an input of the output signal of the equalizing means. Identification means for receiving the signal and identifying the output signal; error calculation means for calculating an error relating to the amplitude of the signal in the identification means from the input signal and the output signal of the identification means; A signal processing circuit comprising: a discriminating means for outputting a count signal based on the error signal; and a counting means for counting the count signal.
【請求項2】前記識別手段の識別レベル数はレジスタで
設定する請求項1記載の信号処理回路。
2. The signal processing circuit according to claim 1, wherein the number of identification levels of said identification means is set by a register.
【請求項3】前記自動利得調整手段の目標振幅値をレジ
スタ設定によって可変とする目標振幅値設定手段を更に
備えた請求項1記載の信号処理回路。
3. The signal processing circuit according to claim 1, further comprising target amplitude value setting means for making a target amplitude value of said automatic gain adjustment means variable by register setting.
【請求項4】複数の記録再生領域を有する記録媒体と、 この記録媒体の各記録再生領域に好適な目標振幅値を記
憶する記憶手段と、 前記記録媒体に情報記録する記録ヘッドと、 この記録ヘッドに接続され、等化手段と、この等化手段
の出力に接続され前記等化手段の出力信号の振幅を逐次
的に検出する自動利得調整手段と、前記等化手段の出力
信号を入力信号として受け前記出力信号を識別する識別
手段と、この識別手段の識別レベルを設定するレジスタ
とを有し、前記記憶再生領域が選択された際に該当する
記憶再生領域の目標振幅値を設定される信号処理手段
と、を備えた情報記録再生装置。
4. A recording medium having a plurality of recording / reproducing areas; a storage means for storing a target amplitude value suitable for each recording / reproducing area of the recording medium; a recording head for recording information on the recording medium; An equalizing means connected to a head, an automatic gain adjusting means connected to an output of the equalizing means for sequentially detecting an amplitude of an output signal of the equalizing means, and an output signal of the equalizing means as an input signal. And a register for setting an identification level of the identification means, and a target amplitude value of a corresponding storage / reproducing area is set when the storage / reproducing area is selected. An information recording / reproducing apparatus comprising: signal processing means.
【請求項5】情報を保持する記録媒体と、 前記記録媒体に情報を記録する記録ヘッドと、 前記記録ヘッドに接続され、この記録ヘッドの記録電流
を設定するレジスタと、等化手段と、この等化手段の出
力信号を入力信号として受け前記出力信号を識別する識
別手段と、閾値を設定してこの閾値以上の誤差信号でカ
ウント信号を出力する判別手段と、このカウント信号を
カウントするカウント手段とを有する信号処理手段とを
備え、 記録データを単一記録周波数状とし、前記識別手段の識
別レベル数を1とし、前記記録ヘッドの記録電流設定値
を変えて前記記録媒体に記録し、これを再生する毎に前
記判別手段の1つ以上の閾値での前記カウント手段のカ
ウント値をそれぞれ記憶し、このカウント値から最も誤
差分布が小さくなる時の記録電流値を算出し、前記記録
ヘッドの記録電流値を最適電流値とする情報記録再生装
置。
5. A recording medium for holding information, a recording head for recording information on the recording medium, a register connected to the recording head for setting a recording current of the recording head, an equalizing means, Identification means for receiving the output signal of the equalization means as an input signal and identifying the output signal; determination means for setting a threshold value and outputting a count signal with an error signal equal to or greater than the threshold value; and count means for counting the count signal Signal recording means having a single recording frequency, the number of identification levels of the identification means being 1, and the recording current set value of the recording head being changed, and recording on the recording medium. Each time is reproduced, the count value of the counting means at one or more threshold values of the discriminating means is stored, and the recording power when the error distribution becomes the smallest from this count value is stored. It calculates the value, the information recording and reproducing apparatus for an optimal current value recording current of the recording head.
【請求項6】データを保持する記録媒体と、 前記記録媒体にデータを記録する記録ヘッドと、 磁気抵抗効果型素子を用い前記記録媒体に記録されたデ
ータを再生する再生ヘッドと、 前記再生ヘッドのセンス電流設定レジスタと、このレジ
スタからのセンス電流出力端子と、 等化手段と、この等化手段の出力信号を入力信号として
受け前記出力信号を識別する識別手段閾値を設定してこ
の閾値以上の誤差信号でカウント信号を出力する判別手
段と、このカウント信号をカウントするカウント手段と
を有する信号処理手段とを備え、 前記データを磁化の反転密度が最も小さくなる様にし、
前記識別手段の出力を常時0とし、センス電流設定を変
える毎に前記判別手段の1つ以上の閾値でのカウント値
をそれぞれ記憶し、このカウント値から最も誤差分布が
小さくなる時のセンス電流を算出し、このセンス電流値
を最適センス電流値とする情報記録再生装置。
6. A recording medium for holding data, a recording head for recording data on the recording medium, a reproducing head for reproducing data recorded on the recording medium using a magnetoresistive element, and a reproducing head. A sense current setting register, a sense current output terminal from the register, an equalizing means, and an identification means threshold value for receiving the output signal of the equalizing means as an input signal and identifying the output signal, and setting the threshold value or more. Discriminating means for outputting a count signal with an error signal, and signal processing means having a count means for counting the count signal, wherein the data is such that the magnetization reversal density is minimized,
The output of the discriminating means is always set to 0, and each time the sense current setting is changed, the count value at one or more threshold values of the discriminating means is stored, and the sense current when the error distribution becomes the smallest from this count value is calculated. An information recording / reproducing apparatus which calculates and makes this sense current value an optimum sense current value.
【請求項7】情報を保持する記録媒体と、 前記記録媒体に情報を記録する記録ヘッドと、 前記記録ヘッドに接続され、直流オフセット補正用のオ
フセット設定回路とオフセット補正レジスタと、等化手
段と、この等化手段の出力信号を入力信号として受け前
記出力信号を識別する識別手段と、閾値を設定してこの
閾値以上の誤差信号でカウント信号を出力する判別手段
と、このカウント信号をカウントするカウント手段とを
有する信号処理手段とを備え、 この信号処理手段の入力を単一周波数状とし、前記識別
手段の識別レベル数を1とし、前記判別手段の1つ以上
の閾値で、前記オフセット補正レジスタによりオフセッ
ト補正量の設定を変える毎に前記カウント手段のカウン
ト値をそれぞれ記憶し、このカウント値から最適オフセ
ット補正量を算出する情報記録再生装置。
7. A recording medium for holding information, a recording head for recording information on the recording medium, an offset setting circuit for DC offset correction, an offset correction register connected to the recording head, and an equalizing means. An identification unit that receives an output signal of the equalization unit as an input signal and identifies the output signal; a determination unit that sets a threshold value and outputs a count signal with an error signal equal to or greater than the threshold value; and counts the count signal. A signal processing means having a counting means, wherein the input of the signal processing means is a single frequency, the number of identification levels of the identification means is 1, and the offset correction is performed by using one or more threshold values of the identification means. Each time the setting of the offset correction amount is changed by the register, the count value of the counting means is stored, and the optimum offset compensation amount is calculated from the count value. Information recording and reproducing apparatus for calculating the amount.
【請求項8】記録データを保持する記録媒体と、 前記記録媒体に記録データを記録する記録ヘッドと、 前記記録ヘッドに接続され、等化手段と、この等化手段
の出力信号を入力信号として受け前記出力信号を識別す
る識別手段と、前記等化手段の特性を与える係数値レジ
スタと、閾値を設定してこの閾値以上の誤差信号でカウ
ント信号を出力する判別手段と、このカウント信号をカ
ウントするカウント手段とを有する信号処理手段とを備
え、 記録データをランダム的なデータとし、前記識別手段の
識別レベル数を”2”とし、前記判別手段の1つ以上の
閾値で、前記係数値レジスタの設定を変える毎に前記カ
ウント手段のカウント値をそれぞれ記憶し、このカウン
ト値から最も誤差の分布が小さくなる時の係数値を算出
し、この係数値を最適係数値とする情報記録再生装置。
8. A recording medium for holding recording data, a recording head for recording recording data on the recording medium, an equalizing means connected to the recording head, and an output signal of the equalizing means as an input signal. Receiving means for identifying the output signal, a coefficient value register giving characteristics of the equalizing means, a threshold value, a determining means for outputting a count signal with an error signal equal to or greater than the threshold value, A signal processing means having a counting means for performing the processing, wherein the recording data is random data, the number of identification levels of the identification means is "2", and the coefficient value register is set to one or more thresholds of the identification means. Each time the setting is changed, the count value of the counting means is stored, and a coefficient value at which the error distribution is minimized is calculated from the count value. Information recording and reproduction apparatus according to the coefficient values.
【請求項9】記録データを保持する記録媒体と、 前記記録媒体に記録データを記録する記録ヘッドと、 前記記録ヘッドに接続され、等化手段と、この等化手段
の出力信号を入力信号として受け前記出力信号を識別す
る識別手段と、前記等化手段の特性を与える係数値レジ
スタと、閾値を設定してこの閾値以上の誤差信号でカウ
ント信号を出力する判別手段と、このカウント信号をカ
ウントするカウント手段とを有する信号処理手段と、 前記データ記録時の磁化反転位置をデータシーケンスに
応じて補正する記録補正手段と、 この記録補正手段の補正値を記憶する補正値レジスタと
を備え、 記録データをランダム的なデータとし、前記識別手段の
識別レベル数を”2”とし、判別手段の1つ以上の閾値
で、前記補正値レジスタの設定を変えて前記記録媒体に
記録し、これを再生する毎に前記カウント手段のカウン
ト値をそれぞれ記憶し、このカウント値から最も誤差の
分布が小さくなる時の前記係数値レジスタの値を算出
し、これを最適補正値とする情報記録再生装置。
9. A recording medium for holding recording data, a recording head for recording recording data on the recording medium, an equalizer connected to the recording head, and an output signal of the equalizer as an input signal. Receiving means for identifying the output signal, a coefficient value register giving characteristics of the equalizing means, a threshold value, a determining means for outputting a count signal with an error signal equal to or greater than the threshold value, A signal processing means having a counting means for performing the recording, a recording correction means for correcting the magnetization reversal position at the time of data recording according to a data sequence, and a correction value register for storing a correction value of the recording correction means. The data is random data, the number of identification levels of the identification means is "2", and the setting of the correction value register is changed by one or more thresholds of the identification means. Each time the data is recorded on the recording medium and reproduced, the count value of the counting means is stored, and from this count value, the value of the coefficient value register when the distribution of the error is minimized is calculated. An information recording / reproducing device that sets a correction value.
【請求項10】記録データを保持する記録媒体と、 前記記録媒体に記録データを記録する記録ヘッドと、 前記記録ヘッドに接続され、等化手段と、この等化手段
の出力信号を入力信号として受け前記出力信号を識別す
る識別手段と、前記等化手段の特性を与える係数値レジ
スタと、閾値を設定してこの閾値以上の誤差信号でカウ
ント信号を出力する判別手段と、このカウント信号をカ
ウントするカウント手段とを有する信号処理手段と、 前記記録媒体の記録再生に好適な、記録電流設定値,セ
ンス電流設定値,直流オフセット設定値,等化回路の係
数値,記録補正手段の補正値のうち、少なくともいずれ
か1つの設定値を記憶する記憶手段と、 電源投入時、或るいは記録再生領域の選択時に、前記の
少なくともいずれか1つの設定値を前記記憶手段から読
み出し、前記信号処理手段に設定する手段とをを備えた
情報記録再生装置。
10. A recording medium for holding recording data, a recording head for recording recording data on the recording medium, an equalizing means connected to the recording head, and an output signal of the equalizing means as an input signal. Receiving means for identifying the output signal, a coefficient value register giving characteristics of the equalizing means, a threshold value, a determining means for outputting a count signal with an error signal equal to or greater than the threshold value, A signal processing unit having a counting unit for performing a recording current setting value, a sense current setting value, a DC offset setting value, a coefficient value of an equalization circuit, and a correction value of a recording correction unit, which are suitable for recording / reproducing of the recording medium. A storage unit for storing at least one set value; and turning on at least one of the set values when power is turned on or when a recording / reproducing area is selected. Means for reading from a storage means and setting the signal processing means.
【請求項11】等化手段と、この等化手段の出力に接続
され前記等化手段の出力信号の振幅を逐次的に検出する
自動利得調整手段と、前記等化手段の前記出力信号を入
力信号として受け閾値以上の入力信号でカウント信号を
出力する判別手段と、この判別手段から出力されるカウ
ント信号をカウントするカウント手段と、前記閾値を設
定するレジスタ手段とからなる誤差検出手段とを備えた
信号処理回路。
11. An equalizing means, an automatic gain adjusting means connected to an output of the equalizing means for sequentially detecting an amplitude of an output signal of the equalizing means, and an input of the output signal of the equalizing means. A determination unit that outputs a count signal with an input signal greater than or equal to a reception threshold as a signal; a count unit that counts the count signal output from the determination unit; and an error detection unit that includes a register unit that sets the threshold value. Signal processing circuit.
【請求項12】複数の記録再生領域を有する記録媒体
と、 この記録媒体の各記録再生領域に好適な各種記録再生パ
ラメータ値を記憶する記憶手段と、 前記記録媒体に情報記録する記録ヘッドと、 この記録ヘッドに接続され、等化手段と、この等化手段
の出力に接続され前記等化手段の出力信号の振幅を逐次
的に検出する自動利得調整手段と、前記等化手段の出力
信号を入力信号として受け前記出力信号を識別する識別
手段と、この識別手段の識別レベルを設定するレジスタ
とを有し、前記記憶再生領域か選択された際に該当する
記憶再生領域の目標振幅値を設定される信号処理手段と
を備え、 前記記録再生領域が選択された時に、該当する記録再生
領域の最適な前記各種記録再生パラメータを、前記信号
処理回路に設定する情報記録再生装置。
12. A recording medium having a plurality of recording and reproduction areas, storage means for storing various recording and reproduction parameter values suitable for each recording and reproduction area of the recording medium, a recording head for recording information on the recording medium, An equalizing means connected to the recording head, an automatic gain adjusting means connected to an output of the equalizing means for sequentially detecting an amplitude of an output signal of the equalizing means, and an output signal of the equalizing means. An identification unit that receives the input signal and identifies the output signal; and a register that sets an identification level of the identification unit, and sets a target amplitude value of the storage reproduction area corresponding to the selected storage reproduction area. An information recording / reproducing device for setting, when the recording / reproducing region is selected, the optimum various recording / reproducing parameters of the corresponding recording / reproducing region in the signal processing circuit. Place.
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