JP3705263B2

JP3705263B2 - Sequencer

Info

Publication number: JP3705263B2
Application number: JP2002333131A
Authority: JP
Inventors: 輝久安保; 正人藤井
Original assignee: Meidensha Corp
Current assignee: Meidensha Corp
Priority date: 2002-11-18
Filing date: 2002-11-18
Publication date: 2005-10-12
Anticipated expiration: 2015-10-24
Also published as: JP2003177805A

Description

【０００１】
【発明の属する技術分野】
本発明は、ラダーシーケンスを演算するシーケンサに係り、特に、ラダープログラムのデバッグ機能を実現するための接点ロック処理に関する。
【０００２】
【従来の技術】
図２はラダー回路例を示したもので、複数のメモリに対応する接点からなる。また、この回路は図３のプログラムメモリに展開され、更に図４のようなデータメモリに展開される。図４中、各数字はメモリロケーションのアドレスを示している。
【０００３】
これらプログラムメモリ及びデータメモリは、図５にシーケンサをハードウェア構成で示すブロックのメモリ１、２として用意され、ラダー回路を構築するためのプログラムとデータが格納される。
【０００４】
図５に示すブロック図において、命令フェッチ部３は、プログラムカウンタ３Ａの値をアドレスとしてプログラムメモリ１から１つの命令をデータとしてインストラクションレジスタ３Ｂに読出す。
【０００５】
解析部４は、インストラクションレジスタ３Ｂのオペコード部をデコーダ４Ａで解読し、さらにはパイプラインレジスタ４Ｂに順次格納する。
【０００６】
オペランドデータアクセス部５は、インストラクションレジスタ３Ｂのオペランド部を取り込み、オペランドに対応するアドレスをデータポインタ５Ａに得、これをデータメモリ２のアドレスとする。このアドレス指定によりデータメモリ２から読出したデータをデータバッファ５Ｂからデータレジスタ６に転送する。また、データバッファ５Ｃのデータをデータメモリ２に書込む。
【０００７】
演算部７は、パイプラインレジスタ４Ｂからの命令コードの解析結果にしたがってデータレジスタ６のデータを使って演算を実行する。
【０００８】
パイプラインレジスタ４Ｂは、演算速度を向上するため、命令の実行にパイプライン処理を行うものであり、下記表にはパイプライン処理の例を示す。
【０００９】
【表１】

【００１０】
パイプライン処理は、命令フェッチ部３と命令解析部４とオペランドデータアクセス部５と演算部７を効率良く使用するのに有効である。上記の表において、ｎ＋２のステップに着目すると、命令Ｃのフェッチと命令Ｂの解析とオペランドデータリード及び命令Ａの演算を並列に処理していることになる。
【００１１】
すなわち、マイクロコード方式又はハードウェア処理方式の何れにも、現在の実行（演算）より先の命令の実行のために、予め前処理を行っておく。
【００１２】
このとき、パイプラインレジスタ４Ｂは、前記の表１に示すように、ステップに応じて演算部７には例えば命令Ａによる演算を指令し、同時にプログラムカウンタ３Ａには命令Ｃのフェッチのためインクリメントを指令し、データポインタ５Ａには命令Ｂのポインタ指定を行う。
【００１３】
以上のようなシーケンサにおいて、ラダーシーケンスを作成してシーケンサに入力し、所定の演算を行うとき、そのデバッグ機能を実現するために、シーケンサのデータメモリ２のデータに対するロック、又はプログラムメモリ１の命令に対するロックを行う機能が用意されている場合が多い。このデータに対するロックは、接点（メモリデータ）や命令を強制的にＯＮロックしたり、ＯＦＦロックする。
【００１４】
いま、データメモリの接点に対するロックとして、図２のラダー回路で「Ｍ４０」の接点をＯＮロックする場合について考えると、「Ｍ４０」のメモリ内容は例えば「０」から「１」に書き換えられる。したがって、「Ｍ４０」の接点を使用している命令もその演算内容を変える必要がある。例えば図３のプログラムメモリでは、ST M40,AND M40,LD M40の三つの命令のオペランドデータとして「１」を使用する必要がある。
【００１５】
従来は、この機能を実現するため、図３に示すようなプログラムメモリ１の中からＭ４０をオペランドにしている命令を全て検索し、別コードに変えるなどして演算内容を変更していたため、大容量の命令コードを操作するには処理に相当の時間を要し、演算スキャンを乱す等の弊害を生じていた。
【００１６】
この課題を解消する方式として、データメモリ１と同一メモリ容量を持ち、且つメモリロケーションも１対１に対応させたロック指定データメモリ８を別途に設け、接点ロックを行うときにはロック指定データメモリの該等メモリロケーションのデータを書き換え、ラダープログラムを実行するときにロック指定データメモリを参照することでロック指定の有無及びロック指定の種類を識別する方式としたものがある。
【００１７】
この方式では、接点ロック又はその解除を行うときにはロック指定データメモリの該等メモリロケーションのデータをデバッグ機能が持つエディタ等で書き換えることで済み、従来のように命令を検索してそのコードを操作する必要がなくなり、接点ロックと解除の処理が極めて簡略化される。
【００１８】
なお、演算結果をデータメモリ２に書込む命令のときは、ロック指定データメモリの当該メモリロケーションを参照することでロック指定があるか否かのチェックを行い、演算結果をデータメモリ２に書込む際にその可否を識別する。
【００１９】
【発明が解決しようとする課題】
ロック指定データメモリを設けた従来方式において、演算部７が演算結果をデータメモリ２に書込む命令での処理は、ロック指定データメモリを参照してロック指定のチェックを行い、演算結果をデータメモリに書込むか否かを決定するため、演算速度が落ちる。
【００２０】
例えば、下記表のパイプライン処理において、書込み命令Ｃは、処理内容が多いため、複数ステップに渡り実行される。この命令Ｃにおいて、ステップｂでは命令Ｃのオペランド部をオペランドデータアクセス部５にリードし（読出し）、ステップｃではロック指定データｃ’をリードし、ステップｃ＋１ではロック指定有無の解析と命令Ｃのオペランド部の再リードを行い、ステップｃ＋２で演算結果をライトする（書込む）。この再リードが必要な理由は、一般にメモリ素子が複数ビット幅をもつものが多く、演算結果１ビットのみのライトができないため、リードモディファイライトすることによる。
【００２１】
【表２】

【００２２】
したがって、演算結果をデータメモリ２に書込む命令では、予めリードしているオペランドデータがそのままリードモディファイライトに利用できないため、ロック指定データをリードし、そのデータを解析し、ロック指定されていないことを確認した後、演算結果をライトするため、処理に要するステップ数が増加し、演算速度が落ちる。
【００２３】
本発明の目的は、演算結果をデータメモリに書込む場合の処理ステップ数を減らして演算速度を向上させるシーケンサを提供することにある。
【００２４】
【課題を解決するための手段】
本発明は、データメモリの接点データを個別に強制的にオン又はオフにロック指定するロック指定データメモリを設け、ラダープログラムをパイプライン処理で実行するシーケンサにおいて、
前記パイプライン処理は、命令フェッチ後の解析結果が演算データをデータメモリに書込む命令か否かを判定し、データメモリに書込む命令のときは次のステップで前記データメモリからのデータ読出しに代えてロック指定データメモリからのロック指定データの読出しに切り替えることを特徴とする。
【００２５】
【発明の実施の形態】
下記表３は、本実施形態になるパイプライン処理を示す。
【００２６】
【表３】

【００２７】
この表３及び前記表２にも示されるように、ステップａにおいて解析部４は命令Ｃの解析を実行している。この解析により、命令Ｃが演算結果をデータメモリ２に書込む命令であることが解析できる。
【００２８】
そこで、本実施形態では、表３に示すように、解析部４がステップａで命令Ｃが書込み命令であると解析したときに、次のステップｂでは命令Ｃのオペランドデータのリード（従来）に代えてロック指定データメモリ８のデータＣ’をリードするようオペランドデータアクセス部５に指示する。
【００２９】
この指示により、解析部４ではデータバッファ５Ｂから読み出したロック指定データＣ’をデータレジスタ６から読み出すことができ、次のステップｃでは解析部４ではロック指定データＣ’の解析を行い、これに並行してオペランドデータアクセス部５では命令Ｃのリードを行うことができる。
【００３０】
そして、解析部４による解析結果がロック指定でなければ、次のステップｃ＋１で演算結果をデータメモリ２にライトする。
【００３１】
したがって、本実施形態では、演算結果をデータメモリ２に書込む命令であるときは、従来のパイプライン処理に比べて１ステップ減らした実行になり、演算速度を向上させることができる。
【００３２】
図１は、本実施形態をハードウェア構成で実現するためのブロック図を示す。同図が図５と異なる部分は、命令フェッチ部３Ｂからオペランド部のオペランドデータアクセス部５のデータポインタ５Ａに与えるデータの上位桁を加算器５Ｄを介して行い、この加算器５Ｄには解析部４の解析結果がデータメモリ２への書込み命令であるときにロック指定アドレス加算値をバイアス加算する点にある。
【００３３】
解析部４は、命令がデータメモリ２への書込みであるときに、ロック指定アドレスの加算により、ロック指定データメモリ８から読み出したロック指定データをデータレジスタ６から取り込む。
【００３４】
なお、加算器５Ｄに代えて、命令フェッチ後の解析でデータポインタ５Ａの出力をロック指定データメモリ８に切り替える構成にもできる。
【００３５】
【発明の効果】
以上のとおり、本発明によれば、ロック指定データメモリを設け、ラダープログラムをパイプライン処理で実行するにおいて、パイプライン処理は、命令フェッチ後の解析結果が演算データをデータメモリに書込む命令か否かを判定し、データメモリに書込む命令のときは次のステップで前記データメモリからのデータ読出しに代えてロック指定データメモリからのロック指定データの読出しに切り替えるようにしたため、パイプライン処理の実行ステップ数を減らして演算速度を向上させることができる。
【図面の簡単な説明】
【図１】本発明に係るシーケンサのブロック図。
【図２】シーケンサのラダー回路の例。
【図３】シーケンサのプログラムメモリの例。
【図４】シーケンサのデータメモリの例。
【図５】従来のシーケンサのブロック図。
【符号の説明】
１…プログラムメモリ
２…データメモリ
３…命令フェッチ部
４…解析部
５…オペランドデータアクセス部
５Ｄ…加算器
６…データレジスタ
７…演算部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a sequencer that calculates a ladder sequence, and more particularly, to a contact lock process for realizing a debugging function of a ladder program.
[0002]
[Prior art]
FIG. 2 shows an example of a ladder circuit, which includes contacts corresponding to a plurality of memories. This circuit is expanded in the program memory of FIG. 3, and further expanded in the data memory as shown in FIG. In FIG. 4, each number indicates an address of a memory location.
[0003]
These program memory and data memory are prepared as blocks 1 and 2 whose hardware configuration is shown in FIG. 5, and a program and data for building a ladder circuit are stored.
[0004]
In the block diagram shown in FIG. 5, the instruction fetch unit 3 reads one instruction as data from the program memory 1 to the instruction register 3B using the value of the program counter 3A as an address.
[0005]
The analysis unit 4 decodes the operation code part of the instruction register 3B by the decoder 4A, and further stores it in the pipeline register 4B sequentially.
[0006]
The operand data access unit 5 takes in the operand part of the instruction register 3B, obtains an address corresponding to the operand in the data pointer 5A, and uses this as the address of the data memory 2. Data read from the data memory 2 by this address designation is transferred from the data buffer 5B to the data register 6. Further, the data in the data buffer 5C is written into the data memory 2.
[0007]
The arithmetic unit 7 executes an operation using the data in the data register 6 according to the analysis result of the instruction code from the pipeline register 4B.
[0008]
The pipeline register 4B performs pipeline processing for instruction execution in order to improve the operation speed, and the following table shows an example of pipeline processing.
[0009]
[Table 1]

[0010]
Pipeline processing is effective in efficiently using the instruction fetch unit 3, the instruction analysis unit 4, the operand data access unit 5, and the calculation unit 7. In the above table, focusing on n + 2 step, instruction C fetch, instruction B analysis, operand data read, and instruction A operation are processed in parallel.
[0011]
That is, in either the microcode method or the hardware processing method, preprocessing is performed in advance for execution of an instruction prior to the current execution (calculation).
[0012]
At this time, as shown in Table 1, the pipeline register 4B instructs the arithmetic unit 7 to perform an operation based on, for example, the instruction A according to the step, and simultaneously increments the program counter 3A for fetching the instruction C. The data pointer 5A is designated by the pointer of the instruction B.
[0013]
In the sequencer as described above, when a ladder sequence is created and input to the sequencer and a predetermined calculation is performed, the lock to the data in the data memory 2 of the sequencer or an instruction in the program memory 1 is performed in order to realize the debugging function. There are many cases where a function for locking is provided. The lock for this data is to forcibly turn ON or OFF a contact (memory data) or command.
[0014]
Assuming that the contact of “M40” is ON-locked by the ladder circuit of FIG. 2 as the lock for the contact of the data memory, the memory content of “M40” is rewritten from “0” to “1”, for example. Therefore, it is necessary to change the calculation contents of the instruction using the contact of “M40”. For example, in the program memory of FIG. 3, it is necessary to use “1” as operand data of three instructions ST M40, AND M40, and LD M40.
[0015]
Conventionally, in order to realize this function, all the instructions having M40 as an operand are searched from the program memory 1 as shown in FIG. 3 and changed to another code. Manipulating the capacity instruction code requires a considerable amount of processing time, causing problems such as disturbing the operation scan.
[0016]
As a method for solving this problem, a lock designation data memory 8 having the same memory capacity as that of the data memory 1 and corresponding to a memory location is provided separately. There is a method of recognizing the presence / absence of lock designation and the type of lock designation by rewriting data at equal memory locations and referring to the lock designation data memory when executing a ladder program.
[0017]
In this method, when the contact is locked or released, the data in the memory location of the lock designation data memory needs to be rewritten by an editor having a debugging function, and the code is searched and operated as in the conventional method. This eliminates the need for the contact locking and releasing process.
[0018]
In the case of an instruction for writing an operation result to the data memory 2, it is checked whether there is a lock designation by referring to the memory location of the lock designation data memory, and the operation result is written to the data memory 2. Identify whether it is possible or not.
[0019]
[Problems to be solved by the invention]
In the conventional method provided with a lock designation data memory, the processing by the operation unit 7 writing an operation result into the data memory 2 is performed by checking the lock designation with reference to the lock designation data memory, The calculation speed decreases because it is determined whether or not data is written to the file.
[0020]
For example, in the pipeline processing shown in the table below, the write instruction C is executed over a plurality of steps because of the large amount of processing. In this instruction C, in step b, the operand part of the instruction C is read (read) to the operand data access part 5; in step c, the lock designation data c ′ is read; The operand part is reread, and the operation result is written (written) in step c + 2. The reason why this re-reading is necessary is that, in general, many memory elements have a plurality of bit widths, and only one bit of the operation result cannot be written.
[0021]
[Table 2]

[0022]
Therefore, in the instruction for writing the operation result to the data memory 2, since the operand data read in advance cannot be used as it is for the read modify write, the lock designation data is read, the data is analyzed, and the lock is not designated. After confirming the above, since the calculation result is written, the number of steps required for processing increases and the calculation speed decreases.
[0023]
An object of the present invention is to provide a sequencer that improves the calculation speed by reducing the number of processing steps when writing the calculation result in a data memory.
[0024]
[Means for Solving the Problems]
The present invention provides a lock designation data memory for forcibly locking on or off the contact data of the data memory individually, and in a sequencer that executes a ladder program by pipeline processing.
The pipeline processing determines whether or not the analysis result after the instruction fetch is an instruction to write operation data to the data memory. When the instruction is to write to the data memory, the next step is to read the data from the data memory. Instead, it is switched to reading lock designation data from the lock designation data memory.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
Table 3 below shows the pipeline processing according to the present embodiment.
[0026]
[Table 3]

[0027]
As shown in Table 3 and Table 2, the analysis unit 4 analyzes the instruction C in Step a. By this analysis, it can be analyzed that the instruction C is an instruction for writing the operation result into the data memory 2.
[0028]
Therefore, in this embodiment, as shown in Table 3, when the analysis unit 4 analyzes that the instruction C is a write instruction in step a, the next step b reads the operand data of the instruction C (conventional). Instead, it instructs the operand data access unit 5 to read the data C ′ of the lock designation data memory 8.
[0029]
By this instruction, the analysis unit 4 can read the lock designation data C ′ read from the data buffer 5B from the data register 6, and in the next step c, the analysis unit 4 analyzes the lock designation data C ′. In parallel, the operand data access unit 5 can read the instruction C.
[0030]
If the analysis result by the analysis unit 4 is not lock designation, the calculation result is written to the data memory 2 in the next step c + 1.
[0031]
Therefore, in the present embodiment, when the instruction is to write the operation result to the data memory 2, the execution is reduced by one step compared to the conventional pipeline processing, and the operation speed can be improved.
[0032]
FIG. 1 is a block diagram for realizing the present embodiment with a hardware configuration. 5 differs from FIG. 5 in that the upper digit of data given from the instruction fetch unit 3B to the data pointer 5A of the operand data access unit 5 of the operand unit is performed via an adder 5D. The adder 5D includes an analysis unit. When the analysis result of No. 4 is a write command to the data memory 2, the lock designation address addition value is bias-added.
[0033]
The analysis unit 4 takes in the lock designation data read from the lock designation data memory 8 from the data register 6 by adding the lock designation address when the instruction is writing to the data memory 2.
[0034]
Instead of the adder 5D, the output of the data pointer 5A can be switched to the lock designation data memory 8 in the analysis after the instruction fetch.
[0035]
【The invention's effect】
As described above, according to the present invention, when the lock designation data memory is provided and the ladder program is executed by pipeline processing, the pipeline processing is the analysis result after the instruction fetch is an instruction for writing operation data to the data memory. In the case of an instruction to be written to the data memory, in the next step, instead of reading the data from the data memory, it is switched to reading the lock designated data from the lock designated data memory. The number of execution steps can be reduced and the calculation speed can be improved.
[Brief description of the drawings]
FIG. 1 is a block diagram of a sequencer according to the present invention.
FIG. 2 shows an example of a ladder circuit of a sequencer.
FIG. 3 shows an example of a program memory of a sequencer.
FIG. 4 shows an example of a data memory of a sequencer.
FIG. 5 is a block diagram of a conventional sequencer.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Program memory 2 ... Data memory 3 ... Instruction fetch part 4 ... Analysis part 5 ... Operand data access part 5D ... Adder 6 ... Data register 7 ... Operation part

Claims

In a sequencer that provides lock designation data memory that forcibly locks the contact data of the data memory individually on or off, and executes the ladder program by pipeline processing,
The pipeline processing determines whether or not the analysis result after the instruction fetch is an instruction to write operation data to the data memory. When the instruction is to write to the data memory, the next step is to read the data from the data memory. Instead, the sequencer is switched to read lock designation data from the lock designation data memory.