JP3703347B2 - Frequency divider circuit - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、奇数分の２の分周比を得ることができる分周回路に関するものである。
【０００２】
【従来の技術】
従来より、分周回路としては、偶数分の１のみならず奇数分の１の分周比が得られる回路も種々考案されている。これらの分周回路を単体で、もしくは組みあわせて用いることによって、種々の分周比を得ることができる。
【０００３】
【発明が解決しようとする課題】
しかし、上記のような偶数分の１や奇数分の１の分周回路を組みあわせても、奇数分の２（例えば３分の２）の分周比を得ることはできなかった。
また、単独の回路で奇数分の２（例えば３分の２）の分周比が得られるような分周回路もなかった。
従って、例えば、周波数ｆの信号と、その奇数分の２（例えば２／３×ｆ）の周波数の信号とを得る必要がある場合には、周波数構成を変更する等の処理が必要であった。
【０００４】
そこで、本発明は、簡単な回路構成により、奇数分の２の分周比を得ることのできる分周回路を提供することを目的としてなされたものである。
【０００５】
【課題を解決するための手段】
本発明の請求項１にかかる分周回路は、
前段のフリップフロップ回路のデータ出力Ｑが、後段のフリップフロップ回路のデータ入力Ｄに接続されるように直列接続され、各フリップフロップ回路のクロック入力ＣＫに、分周すべき入力信号が供給されているｎ個のフリップフロップ回路からなるフリップフロップ多段回路、
最終（第ｎ）段のフリップフロップ回路のデータ反転出力ＱＢn と、第（ｎ−１）段のフリップフロップ回路のデータ反転出力ＱＢn-1 とが入力され、これらの２つの論理和を第１段のフリップフロップ回路のデータ入力Ｄ１へ出力する第１の論理和回路、
第１段のフリップフロップ回路のデータ出力Ｑ１と、第２段のフリップフロップ回路のデータ反転出力ＱＢ２と、前記分周すべき入力信号と、が入力され、これらの３つの論理積を出力する第１の論理積回路、
第１段のフリップフロップ回路のデータ出力Ｑ１と、最終（第ｎ）段のフリップフロップ回路のデータ出力Ｑn と、前記分周すべき入力信号の反転信号と、が入力され、これらの３つの論理積を出力する第２の論理積回路、及び、
第１の論理積回路の出力と、第２の論理積回路の出力とが入力され、これらの２つの論理和を分周出力信号として出力する第２の論理和回路、
から構成されている。
【０００６】
本発明の請求項２にかかる分周回路は、
前段のフリップフロップ回路のデータ出力Ｑが、後段のフリップフロップ回路のデータ入力Ｄに接続されるように直列接続され、各フリップフロップ回路のクロック入力ＣＫに、分周すべき入力信号が供給されているｎ個のフリップフロップ回路からなるフリップフロップ多段回路、
最終（第ｎ）段のフリップフロップ回路のデータ出力Ｑn と、第（ｎ−１）段のフリップフロップ回路のデータ出力Ｑn-1 とが入力され、これらの２つの反転論理和を第１段のフリップフロップ回路のデータ入力Ｄ１へ出力する第１の論理和回路、
第１段のフリップフロップ回路のデータ出力Ｑ１と、第２段のフリップフロップ回路のデータ反転出力ＱＢ２と、前記分周すべき入力信号と、が入力され、これらの３つの論理積を出力する第１の論理積回路、
第１段のフリップフロップ回路のデータ反転出力ＱＢ１と、第２段のフリップフロップ回路のデータ出力Ｑ２と、前記分周すべき入力信号の反転信号と、が入力され、これらの３つの論理積を出力する第２の論理積回路、及び、
第１の論理積回路の出力と、第２の論理積回路の出力とが入力され、これらの２つの論理和を分周出力信号として出力する第２の論理和回路、
から構成されている。
【０００７】
【発明の実施の形態】
以下に、本発明にかかる分周回路を、その実施の形態を示したブロック図に基づいて詳細に説明する。
【０００８】
図１は、第１の実施形態としての分周回路であり、分周比が３分の２の場合のブロック図を示している。
Ｆはフリップフロップ多段回路であり、第１段のフリップフロップ回路Ｆ１のデータ出力Ｑ１が、後段（この場合は第２段であり、最終段）のフリップフロップ回路Ｆ２のデータ入力Ｄ２に接続されるように直列接続され、各フリップフロップ回路のクロック入力ＣＫ１，ＣＫ２に、分周すべき入力信号ＩＮが供給されている２個のフリップフロップ回路Ｆ１，Ｆ２から構成されている。
【０００９】
Ａ１は第１の論理和回路であり、最終（この場合は第２）段のフリップフロップ回路Ｆ２のデータ反転出力ＱＢ２と、第１段のフリップフロップ回路Ｆ１のデータ反転出力ＱＢ１とが入力され、これらの２つの信号ＱＢ２，ＱＢ１の論理和Ａ１out は第１段のフリップフロップ回路Ｆ１のデータ入力Ｄ１へ出力されている。
Ｂ１は第１の論理積回路であり、第１段のフリップフロップ回路Ｆ１のデータ出力Ｑ１と、第２段のフリップフロップ回路Ｆ２のデータ反転出力ＱＢ２と、前記分周すべき入力信号ＩＮと、が入力され、これらの３つの信号Ｑ１，ＱＢ２，ＩＮの論理積Ｂ１out を出力する。
【００１０】
Ｎ１は論理反転回路であり、分周すべき入力信号ＩＮの反転出力ＩＮＢ１を出力する。
Ｃ１は第２の論理積回路であり、第１段のフリップフロップ回路Ｆ１のデータ出力Ｑ１と、第２段のフリップフロップ回路Ｆ２のデータ出力Ｑ２と、前記分周すべき入力信号ＩＮの反転出力ＩＮＢ１とが入力され、これらの３つの信号Ｑ１，Ｑ２，ＩＮＢ１の論理積Ｃ１out を出力する。
Ｅ１は第２の論理和回路であり、第１の論理積回路Ｂ１の出力Ｂ１out と、第２の論理積回路Ｃ１の出力Ｃ１out とが入力され、これらの２つの信号Ｂ１out,Ｃ１out の論理和を分周出力信号Ｅ１out として出力する。
【００１１】
図２は、前記各信号のタイミングチャートを示す図である。
分周すべき入力信号ＩＮが、図２のようなデューティ比が0.5 のパルス列信号の場合を例にとって以下に説明する。
まず、第１段のフリップフロップ回路Ｆ１のデータ出力Ｑ１と、第２段のフリップフロップ回路Ｆ２のデータ出力Ｑ２とは、１パルス分ずつずれ、第１の論理積回路Ｂ１の出力Ｂ１out は、入力信号ＩＮが３分の１に分周された信号となっている。
【００１２】
そして、第２の論理積回路Ｃ１には入力信号ＩＮの反転出力ＩＮＢ１が入力されているので、その出力Ｃ１out は、３分の１に分周された前記出力Ｂ１out より１／２周期遅れた分周信号となっている。
従って、第２の論理和回路Ｅ１から出力される分周出力信号Ｅ１out は、入力信号が３分の１に分周された２つの信号が１／２周期ずれた状態で出力されることになる。即ち、分周出力信号Ｅ１out は、分周すべき入力信号ＩＮが３分の２に分周された信号となっているのである。
【００１３】
以上のようにして、図１の構成によって、３分の２の分周回路は実現できるが、一般的な奇数分の２の分周回路は、図３、図５の構成によって実現できる。
図３は、分周比が（２ｎ−１）分の２となる分周回路の構成例を示すブロック図である。
分周すべき入力信号ＩＮは図４に示したようなデューティ比が0.5 のパルス波形とする。
【００１４】
Ｇはフリップフロップ多段回路であり、前段のフリップフロップ回路のデータ出力Ｑが、後段のフリップフロップ回路のデータ入力Ｄに接続されるように直列接続され、各フリップフロップ回路のクロック入力ＣＫに、分周すべき入力信号ＩＮが供給されているｎ個のフリップフロップ回路Ｇ１，Ｇ２，〜，Ｇn-1 ，Ｇn から構成されている。
Ａ２は第１の論理和回路であり、最終（第ｎ）段のフリップフロップ回路Ｇn のデータ反転出力ＱＢn と、第（ｎ−１）段のフリップフロップ回路Ｇn-1 のデータ反転出力ＱＢn-1 とが入力され、これらの２つの信号ＱＢn ，ＱＢn-1 の論理和Ａ２out は第１段のフリップフロップ回路Ｇ１のデータ入力Ｄ１へ出力されている。
【００１５】
Ｂ２は第１の論理積回路であり、第１段のフリップフロップ回路Ｇ１のデータ出力Ｑ１と、第２段のフリップフロップ回路Ｇ２のデータ反転出力ＱＢ２と、前記分周すべき入力信号ＩＮと、が入力され、これらの３つの信号Ｑ１，ＱＢ２，ＩＮの論理積Ｂ２out を出力する。
Ｎ２は論理反転回路であり、分周すべき入力信号ＩＮの反転出力ＩＮＢ２を出力する。
Ｃ２は第２の論理積回路であり、第１段のフリップフロップ回路Ｇ１のデータ出力Ｑ１と、第ｎ段のフリップフロップ回路Ｇn のデータ出力Ｑn と、前記分周すべき入力信号ＩＮの反転出力ＩＮＢ２とが入力され、これらの３つの信号Ｑ１，Ｑｎ，ＩＮＢ２の論理積Ｃ２out を出力する。
Ｅ２は第２の論理和回路であり、第１の論理積回路Ｂ２の出力Ｂ２out と、第２の論理積回路Ｃ２の出力Ｃ２out とが入力され、これらの２つの信号Ｂ２out,Ｃ２out の論理和を分周出力信号Ｅ２out として出力する。
【００１６】
図４は、図３の構成における各信号のタイミングチャートを示す図である。
分周すべき入力信号ＩＮが、図４に示したようなパルス列信号の場合を例にとって以下に説明する。
まず、第１段のフリップフロップ回路Ｇ１のデータ出力Ｑ１は１番目の入力信号のパルスＰ１の立ち上がりから（ｎ＋１）番目のパルスＰｎ+1の立ち上がりまで持続する信号となっており、第２段のフリップフロップ回路Ｇ２のデータ出力Ｑ２は２番目の入力信号のパルスＰ２の立ち上がりから（ｎ＋２）番目のパルスＰｎ+2の立ち上がりまで持続する信号となっており、第２段のフリップフロップ回路Ｇ２のデータ反転出力ＱＢ２は２番目の入力信号のパルスＰ２の立ち上がりで立ち下がり、（ｎ＋２）番目のパルスＰｎ+2の立ち上がりで立ち上がる信号となっている。そして、第１の論理積回路Ｂ２には、前記データ出力Ｑ１と、前記データ反転出力ＱＢ２と、前記分周すべき入力信号ＩＮとが入力されているので、第１の論理積回路Ｂ２の出力Ｂ２out は、１番目の入力信号のパルスＰ１と同期したパルスが出力されたあとは２ｎ番目の入力パルスＰ2 ｎの立ち上がりまで出力されない。従って、第１の論理積回路Ｂ２の出力Ｂ２out は、入力信号ＩＮが（２ｎ−１）分の１に分周された信号となっている。
【００１７】
また、第２の論理積回路Ｃ２には、ｎ番目の入力信号のパルスＰｎの立ち上がりから２ｎ番目のパルスＰ２ｎの立ち上がりまで持続する信号となっている第ｎ段のフリップフロップ回路Ｇｎのデータ出力Ｑｎと、前記前記データ出力Ｑ１と、入力信号の反転信号ＩＮＢ２とが入力されている。従って、第２の論理積回路Ｃ２の出力Ｃ２out は、ｎ番目のパルスＰｎの立ち下がりから（ｎ＋１）番目のパルスＰｎ+1の立ち上がりまでのパルスとなり、次は、（３ｎ−１）番目のパルスの立ち下がりまで出力されない。従って、第２の論理積回路Ｃ２の出力Ｃ２out は、入力信号ＩＮが（２ｎ−１）分の１に分周された信号となっている。
従って、第２の論理和回路Ｅ２から出力される分周出力信号Ｅ２out は、入力信号が（２ｎ−１）分の１に分周された２つの信号が１／２周期ずれた状態で出力されることになる。即ち、分周出力信号Ｅ２out は、分周すべき入力信号ＩＮが（２ｎ−１）分の２に分周された信号となっているのである。
しかも、得られた分周出力信号は等間隔の整ったパルス列信号として得られるのである。
【００１８】
別の実施形態のブロック図を示した図５において、
Ｈはフリップフロップ多段回路であり、
前段のフリップフロップ回路のデータ出力Ｑが、後段のフリップフロップ回路のデータ入力Ｄに接続されるように直列接続され、各フリップフロップ回路のクロック入力ＣＫに、分周すべき入力信号ＩＮが供給されているｎ個のフリップフロップ回路Ｈ１，Ｈ２，〜，Ｈn-1 ，Ｈn から構成されている。
Ａ３は第１の論理和回路であり、最終（第ｎ）段のフリップフロップ回路のデータ出力Ｑn と、第（ｎ−１）段のフリップフロップ回路のデータ出力Ｑn-1 とが入力され、これらの２つの反転論理和は第１段のフリップフロップ回路のデータ入力Ｄ１へ出力されている。
【００１９】
Ｂ３は第１の論理積回路であり、第１段のフリップフロップ回路のデータ出力Ｑ１と、第２段のフリップフロップ回路のデータ反転出力ＱＢ２と、前記分周すべき入力信号と、が入力され、これらの３つの論理積Ｂ３out を出力する。
Ｃ３は第２の論理積回路であり、第１段のフリップフロップ回路のデータ反転出力ＱＢ１と、第２段のフリップフロップ回路のデータ出力Ｑ２と、前記分周すべき入力信号の反転信号と、が入力され、これらの３つの論理積Ｃ３out を出力する。
Ｅ３は第２の論理和回路であり、第１の論理積回路の出力と、第２の論理積回路の出力とが入力され、これらの２つの論理和を分周出力信号Ｅ３out として出力する。
Ｎ３は論理反転回路であり、分周すべき入力信号ＩＮの反転出力を出力する。
【００２０】
図６は、図５の構成における各信号のタイミングチャートを示す図である。
分周すべき入力信号ＩＮが、図６に示したようなパルス列信号の場合を例にとると、図３、図４の場合と同様に、第２の論理和回路Ｅ３から出力される分周出力信号Ｅ３out は、入力信号が（２ｎ−１）分の１に分周された２つの信号が１／２周期ずれた状態で出力されることになる。即ち、分周出力信号Ｅ３out は、分周すべき入力信号ＩＮが（２ｎ−１）分の２に分周された信号となっているのである。
しかも、得られた分周出力信号は等間隔の整ったパルス列信号として得られるのである。
【００２１】
このようにして、奇数分の２の分周比を持つ分周回路が実現できるのである。例えば７分の２の分周比を得たい場合には、ｎ＝４、即ち４段のフリップフロップ回路と二つの論理和回路と二つの論理積回路と一つの論理反転回路を組みあわせればよいのである。
また、分周すべき入力信号のデューティ比が0.5 で無い場合でも同様に奇数分の２の分周比で分周することができることはいうまでもない。
【００２２】
【発明の効果】
請求項１の発明によれば、ｎ個のフリップフロップ回路からなるフリップフロップ多段回路、二つの論理和回路、及び、二つの論理積回路で（２ｎ−１）分の２、即ち、簡単な論理回路で奇数分の２の分周比を得ることが可能になったのである。
請求項２の発明でも同様の効果が得られる。
【図面の簡単な説明】
【図１】本発明にかかる分周回路の実施の形態のブロック図である。
【図２】図１の分周回路のタイミングチャートである。
【図３】別の実施の形態のブロック図である。
【図４】図３の分周回路のタイミングチャートである。
【図５】さらに別の実施の形態のブロック図である。
【図６】図５の分周回路のタイミングチャートである。
【符号の説明】
Ｆ１，Ｆ２ フリップフロップ回路
Ｆ フリップフロップ多段回路
Ａ１ 第１の論理和回路
Ｂ１ 第１の論理積回路
Ｃ１ 第２の論理積回路
Ｅ１ 第２の論理和回路
Ｇ１，Ｇ２，Ｇ３，Ｇn-1 ，Ｇｎ フリップフロップ回路
Ｇ フリップフロップ多段回路
Ａ２ 第１の論理和回路
Ｂ２ 第１の論理積回路
Ｃ２ 第２の論理積回路
Ｅ２ 第２の論理和回路
Ｈ１，Ｈ２，Ｈ３，Ｈn-1 ，Ｈｎ フリップフロップ回路
Ｈ フリップフロップ多段回路
Ａ３ 第１の論理和回路
Ｂ３ 第１の論理積回路
Ｃ３ 第２の論理積回路
Ｅ３ 第２の論理和回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a frequency dividing circuit capable of obtaining a frequency division ratio of an odd number.
[0002]
[Prior art]
Conventionally, various circuits have been devised as frequency dividing circuits that can obtain not only an even number but also an odd number ratio. Various frequency division ratios can be obtained by using these frequency dividing circuits alone or in combination.
[0003]
[Problems to be solved by the invention]
However, even when the above-mentioned even-numbered and odd-numbered frequency dividing circuits are combined, it is impossible to obtain a frequency division ratio of 2 / odd (for example, 2/3).
Further, there has been no frequency dividing circuit that can obtain a frequency dividing ratio of 2 / odd (for example, 2/3) by a single circuit.
Therefore, for example, when it is necessary to obtain a signal having a frequency f and a signal having a frequency corresponding to an odd number (for example, 2/3 × f), processing such as changing the frequency configuration is required. .
[0004]
SUMMARY OF THE INVENTION The present invention has been made with the object of providing a frequency dividing circuit capable of obtaining a frequency division ratio of an odd number by two with a simple circuit configuration.
[0005]
[Means for Solving the Problems]
The frequency dividing circuit according to
The data output Q of the preceding flip-flop circuit is connected in series so as to be connected to the data input D of the succeeding flip-flop circuit, and the input signal to be divided is supplied to the clock input CK of each flip-flop circuit. Flip-flop multi-stage circuit consisting of n flip-flop circuits,
The data inversion output QBn of the final (n-th) stage flip-flop circuit and the data inversion output QBn-1 of the (n-1) -th stage flip-flop circuit are input, and these two logical sums are input to the first stage. A first OR circuit that outputs to the data input D1 of the flip-flop circuit of
The data output Q1 of the first-stage flip-flop circuit, the data inverted output QB2 of the second-stage flip-flop circuit, and the input signal to be frequency-divided are input, and the three logical products are output. 1 AND circuit,
The data output Q1 of the first-stage flip-flop circuit, the data output Qn of the final (n-th) -stage flip-flop circuit, and the inverted signal of the input signal to be frequency-divided are input. A second AND circuit that outputs a product; and
A second logical sum circuit that receives the output of the first logical product circuit and the output of the second logical product circuit and outputs the logical sum of these two as a divided output signal;
It is composed of
[0006]
A frequency dividing circuit according to
The data output Q of the preceding flip-flop circuit is connected in series so as to be connected to the data input D of the succeeding flip-flop circuit, and the input signal to be divided is supplied to the clock input CK of each flip-flop circuit. Flip-flop multi-stage circuit consisting of n flip-flop circuits,
The data output Qn of the final (n-th) stage flip-flop circuit and the data output Qn-1 of the (n-1) -th stage flip-flop circuit are input, and these two inverted logical sums are input to the first-stage flip-flop circuit. A first OR circuit for outputting to the data input D1 of the flip-flop circuit;
The data output Q1 of the first-stage flip-flop circuit, the data inverted output QB2 of the second-stage flip-flop circuit, and the input signal to be frequency-divided are input, and the three logical products are output. 1 AND circuit,
The data inversion output QB1 of the first-stage flip-flop circuit, the data output Q2 of the second-stage flip-flop circuit, and the inversion signal of the input signal to be divided are input, and these three logical products are obtained. A second AND circuit for outputting; and
A second logical sum circuit that receives the output of the first logical product circuit and the output of the second logical product circuit and outputs the logical sum of these two as a divided output signal;
It is composed of
[0007]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a frequency dividing circuit according to the present invention will be described in detail based on a block diagram showing an embodiment thereof.
[0008]
FIG. 1 is a frequency dividing circuit according to the first embodiment, and shows a block diagram when the frequency dividing ratio is 2/3.
F is a flip-flop multistage circuit, and the data output Q1 of the first-stage flip-flop circuit F1 is connected to the data input D2 of the flip-flop circuit F2 in the subsequent stage (in this case, the second stage and the final stage). In this way, two flip-flop circuits F1 and F2 are connected, and the input signal IN to be frequency-divided is supplied to the clock inputs CK1 and CK2 of each flip-flop circuit.
[0009]
A1 is a first OR circuit, which receives the data inversion output QB2 of the final (in this case, second) flip-flop circuit F2 and the data inversion output QB1 of the first flip-flop circuit F1, The logical sum A1out of these two signals QB2 and QB1 is output to the data input D1 of the first-stage flip-flop circuit F1.
B1 is a first AND circuit, the data output Q1 of the first-stage flip-flop circuit F1, the data inverted output QB2 of the second-stage flip-flop circuit F2, the input signal IN to be divided, And outputs the logical product B1out of these three signals Q1, QB2, and IN.
[0010]
N1 is a logic inversion circuit that outputs an inverted output INB1 of the input signal IN to be frequency-divided.
C1 is a second AND circuit, the data output Q1 of the first-stage flip-flop circuit F1, the data output Q2 of the second-stage flip-flop circuit F2, and the inverted output of the input signal IN to be divided. INB1 is input, and the logical product C1out of these three signals Q1, Q2, and INB1 is output.
E1 is a second logical sum circuit. The output B1out of the first logical product circuit B1 and the output C1out of the second logical product circuit C1 are inputted, and the logical sum of these two signals B1out and C1out is calculated. Output as a divided output signal E1out.
[0011]
FIG. 2 is a diagram showing a timing chart of each signal.
An example in which the input signal IN to be frequency-divided is a pulse train signal having a duty ratio of 0.5 as shown in FIG. 2 will be described below.
First, the data output Q1 of the first-stage flip-flop circuit F1 and the data output Q2 of the second-stage flip-flop circuit F2 are shifted by one pulse, and the output B1out of the first AND circuit B1 is The signal IN is a signal obtained by dividing the signal IN by one third.
[0012]
Since the inverted output INB1 of the input signal IN is input to the second AND circuit C1, the output C1out is the amount delayed by 1/2 cycle from the output B1out divided by one third. It is a circumferential signal.
Therefore, the divided output signal E1out output from the second OR circuit E1 is output in a state in which the two signals obtained by dividing the input signal by 1/3 are shifted by 1/2 cycle. . That is, the divided output signal E1out is a signal obtained by dividing the input signal IN to be divided by two thirds.
[0013]
As described above, the frequency dividing circuit of two thirds can be realized by the configuration of FIG. 1, but a general frequency dividing circuit of two odd numbers can be realized by the configurations of FIG. 3 and FIG.
FIG. 3 is a block diagram illustrating a configuration example of a frequency dividing circuit in which the frequency dividing ratio is 2 / (2n−1).
The input signal IN to be divided is a pulse waveform having a duty ratio of 0.5 as shown in FIG.
[0014]
G is a flip-flop multistage circuit, and the data output Q of the preceding flip-flop circuit is connected in series so as to be connected to the data input D of the subsequent flip-flop circuit, and is divided into the clock input CK of each flip-flop circuit. It consists of n flip-flop circuits G1, G2,..., Gn-1, Gn to which an input signal IN to be rotated is supplied.
A2 is a first OR circuit, and the data inversion output QBn of the final (n-th) stage flip-flop circuit Gn and the data inversion output QBn-1 of the (n-1) -th stage flip-flop circuit Gn-1 are shown. And the logical sum A2out of these two signals QBn and QBn-1 is output to the data input D1 of the first-stage flip-flop circuit G1.
[0015]
B2 is a first AND circuit, the data output Q1 of the first-stage flip-flop circuit G1, the data inverted output QB2 of the second-stage flip-flop circuit G2, the input signal IN to be divided, And outputs the logical product B2out of these three signals Q1, QB2, and IN.
N2 is a logic inversion circuit that outputs an inverted output INB2 of the input signal IN to be frequency-divided.
C2 is a second AND circuit, the data output Q1 of the first-stage flip-flop circuit G1, the data output Qn of the n-th flip-flop circuit Gn, and the inverted output of the input signal IN to be divided. INB2 is input, and the logical product C2out of these three signals Q1, Qn, INB2 is output.
E2 is a second logical sum circuit. The output B2out of the first logical product circuit B2 and the output C2out of the second logical product circuit C2 are inputted, and the logical sum of these two signals B2out and C2out is obtained. It outputs as a divided output signal E2out.
[0016]
FIG. 4 is a diagram showing a timing chart of each signal in the configuration of FIG.
The case where the input signal IN to be frequency-divided is a pulse train signal as shown in FIG. 4 will be described below as an example.
First, the data output Q1 of the first-stage flip-flop circuit G1 is a signal that lasts from the rising edge of the pulse P1 of the first input signal to the rising edge of the (n + 1) th pulse Pn + 1. The data output Q2 of the flip-flop circuit G2 is a signal that lasts from the rising edge of the pulse P2 of the second input signal to the rising edge of the (n + 2) th pulse Pn + 2, and the data of the second-stage flip-flop circuit G2 The inverted output QB2 is a signal that falls at the rise of the pulse P2 of the second input signal and rises at the rise of the (n + 2) th pulse Pn + 2. Since the data output Q1, the data inverted output QB2, and the input signal IN to be frequency-divided are input to the first AND circuit B2, the output of the first AND circuit B2 B2out is not output until the rising edge of the 2nth input pulse P2n after the pulse synchronized with the pulse P1 of the first input signal is output. Therefore, the output B2out of the first AND circuit B2 is a signal obtained by dividing the input signal IN by 1 / (2n-1).
[0017]
Further, the second AND circuit C2 has a data output Qn of the n-th flip-flop circuit Gn which is a signal that lasts from the rising edge of the pulse Pn of the nth input signal to the rising edge of the 2nth pulse P2n. The data output Q1 and the inverted signal INB2 of the input signal are input. Therefore, the output C2out of the second AND circuit C2 is a pulse from the falling edge of the nth pulse Pn to the rising edge of the (n + 1) th pulse Pn + 1, and the next is the (3n-1) th pulse. It is not output until the falling edge. Therefore, the output C2out of the second AND circuit C2 is a signal obtained by dividing the input signal IN by (2n-1).
Therefore, the divided output signal E2out output from the second OR circuit E2 is output in a state in which the two signals obtained by dividing the input signal by a factor of (2n-1) are shifted by 1/2 cycle. Will be. In other words, the divided output signal E2out is a signal obtained by dividing the input signal IN to be divided into two (2n-1).
In addition, the obtained frequency-divided output signal is obtained as a pulse train signal with uniform intervals.
[0018]
In FIG. 5, which shows a block diagram of another embodiment,
H is a flip-flop multistage circuit,
The data output Q of the preceding flip-flop circuit is connected in series so as to be connected to the data input D of the succeeding flip-flop circuit, and the input signal IN to be divided is supplied to the clock input CK of each flip-flop circuit. N flip-flop circuits H1, H2,..., Hn-1 and Hn.
A3 is a first OR circuit that receives the data output Qn of the final (n-th) stage flip-flop circuit and the data output Qn-1 of the (n-1) -th stage flip-flop circuit. Are output to the data input D1 of the first-stage flip-flop circuit.
[0019]
B3 is a first AND circuit that receives the data output Q1 of the first-stage flip-flop circuit, the inverted data output QB2 of the second-stage flip-flop circuit, and the input signal to be divided. These three logical products B3out are output.
C3 is a second AND circuit, a data inverted output QB1 of the first stage flip-flop circuit, a data output Q2 of the second stage flip-flop circuit, an inverted signal of the input signal to be divided, Is input, and these three logical products C3out are output.
E3 is a second logical sum circuit, to which the output of the first logical product circuit and the output of the second logical product circuit are inputted, and these two logical sums are outputted as the divided output signal E3out.
N3 is a logic inverting circuit that outputs an inverted output of the input signal IN to be frequency-divided.
[0020]
FIG. 6 is a diagram showing a timing chart of each signal in the configuration of FIG.
Taking the case where the input signal IN to be frequency-divided is a pulse train signal as shown in FIG. 6, as in the case of FIGS. 3 and 4, the frequency-divided output from the second OR circuit E3. The output signal E3out is output in a state in which the two signals obtained by dividing the input signal by (2n-1) are shifted by 1/2 cycle. That is, the divided output signal E3out is a signal obtained by dividing the input signal IN to be divided by 2 / (2n-1).
In addition, the obtained frequency-divided output signal is obtained as a pulse train signal with uniform intervals.
[0021]
In this way, a frequency dividing circuit having a frequency division ratio of 2 for an odd number can be realized. For example, when a division ratio of 2/7 is desired, n = 4, that is, a four-stage flip-flop circuit, two logical sum circuits, two logical product circuits, and one logical inversion circuit may be combined. It is.
Needless to say, even when the duty ratio of the input signal to be frequency-divided is not 0.5, the frequency can be similarly divided by the odd-numbered frequency-dividing ratio of 2.
[0022]
【The invention's effect】
According to the first aspect of the present invention, a flip-flop multistage circuit composed of n flip-flop circuits, two logical sum circuits, and two logical product circuits are two times (2n-1), that is, simple logic. It became possible to obtain a division ratio of 2 for an odd number in the circuit.
The same effect can be obtained by the invention of
[Brief description of the drawings]
FIG. 1 is a block diagram of a frequency divider according to an embodiment of the present invention.
FIG. 2 is a timing chart of the frequency divider circuit of FIG.
FIG. 3 is a block diagram of another embodiment.
4 is a timing chart of the frequency divider circuit of FIG. 3;
FIG. 5 is a block diagram of still another embodiment.
6 is a timing chart of the frequency divider circuit of FIG. 5. FIG.
[Explanation of symbols]
F1, F2 flip-flop circuit F flip-flop multi-stage circuit A1 first OR circuit B1 first AND circuit C1 second AND circuit E1 second OR circuit G1, G2, G3, Gn-1, Gn Flip-flop circuit G Flip-flop multi-stage circuit A2 First OR circuit B2 First AND circuit C2 Second AND circuit E2 Second OR circuit H1, H2, H3, Hn-1, Hn Flip-flop circuit H flip-flop multi-stage circuit A3 first OR circuit B3 first AND circuit C3 second AND circuit E3 second OR circuit
Claims (2)
最終（第ｎ）段のフリップフロップ回路のデータ反転出力ＱＢn と、第（ｎ−１）段のフリップフロップ回路のデータ反転出力ＱＢn-1 とが入力され、これらの２つの論理和を第１段のフリップフロップ回路のデータ入力Ｄ１へ出力する第１の論理和回路、
第１段のフリップフロップ回路のデータ出力Ｑ１と、第２段のフリップフロップ回路のデータ反転出力ＱＢ２と、前記分周すべき入力信号と、が入力され、これらの３つの論理積を出力する第１の論理積回路、
第１段のフリップフロップ回路のデータ出力Ｑ１と、最終（第ｎ）段のフリップフロップ回路のデータ出力Ｑn と、前記分周すべき入力信号の反転信号と、が入力され、これらの３つの論理積を出力する第２の論理積回路、及び、
第１の論理積回路の出力と、第２の論理積回路の出力とが入力され、これらの２つの論理和を分周出力信号として出力する第２の論理和回路、
から構成されていることを特徴とする分周回路。The data output Q of the preceding flip-flop circuit is connected in series so as to be connected to the data input D of the succeeding flip-flop circuit, and the input signal to be divided is supplied to the clock input CK of each flip-flop circuit. Flip-flop multi-stage circuit consisting of n flip-flop circuits,
The data inversion output QBn of the final (n-th) stage flip-flop circuit and the data inversion output QBn-1 of the (n-1) -th stage flip-flop circuit are input, and these two logical sums are input to the first stage. A first OR circuit that outputs to the data input D1 of the flip-flop circuit of
The data output Q1 of the first-stage flip-flop circuit, the data inverted output QB2 of the second-stage flip-flop circuit, and the input signal to be frequency-divided are input, and the three logical products are output. 1 AND circuit,
The data output Q1 of the first-stage flip-flop circuit, the data output Qn of the final (n-th) -stage flip-flop circuit, and the inverted signal of the input signal to be frequency-divided are input. A second AND circuit that outputs a product; and
A second logical sum circuit that receives the output of the first logical product circuit and the output of the second logical product circuit and outputs the logical sum of these two as a divided output signal;
A frequency divider circuit comprising:
最終（第ｎ）段のフリップフロップ回路のデータ出力Ｑn と、第（ｎ−１）段のフリップフロップ回路のデータ出力Ｑn-1 とが入力され、これらの２つの反転論理和を第１段のフリップフロップ回路のデータ入力Ｄ１へ出力する第１の論理和回路、
第１段のフリップフロップ回路のデータ出力Ｑ１と、第２段のフリップフロップ回路のデータ反転出力ＱＢ２と、前記分周すべき入力信号と、が入力され、これらの３つの論理積を出力する第１の論理積回路、
第１段のフリップフロップ回路のデータ反転出力ＱＢ１と、第２段のフリップフロップ回路のデータ出力Ｑ２と、前記分周すべき入力信号の反転信号と、が入力され、これらの３つの論理積を出力する第２の論理積回路、及び、
第１の論理積回路の出力と、第２の論理積回路の出力とが入力され、これらの２つの論理和を分周出力信号として出力する第２の論理和回路、
から構成されていることを特徴とする分周回路。The data output Q of the preceding flip-flop circuit is connected in series so as to be connected to the data input D of the succeeding flip-flop circuit, and the input signal to be divided is supplied to the clock input CK of each flip-flop circuit. Flip-flop multi-stage circuit consisting of n flip-flop circuits,
The data output Qn of the final (n-th) stage flip-flop circuit and the data output Qn-1 of the (n-1) -th stage flip-flop circuit are input, and these two inverted logical sums are input to the first-stage flip-flop circuit. A first OR circuit for outputting to the data input D1 of the flip-flop circuit;
The data output Q1 of the first-stage flip-flop circuit, the data inverted output QB2 of the second-stage flip-flop circuit, and the input signal to be frequency-divided are input, and the three logical products are output. 1 AND circuit,
The data inversion output QB1 of the first-stage flip-flop circuit, the data output Q2 of the second-stage flip-flop circuit, and the inversion signal of the input signal to be divided are input, and these three logical products are obtained. A second AND circuit for outputting; and
A second logical sum circuit that receives the output of the first logical product circuit and the output of the second logical product circuit and outputs the logical sum of these two as a divided output signal;
A frequency divider circuit comprising:
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