JP3697974B2 - スイッチングｄｃ−ｄｃコンバータ用制御回路 - Google Patents
スイッチングｄｃ−ｄｃコンバータ用制御回路 Download PDFInfo
- Publication number
- JP3697974B2 JP3697974B2 JP31383899A JP31383899A JP3697974B2 JP 3697974 B2 JP3697974 B2 JP 3697974B2 JP 31383899 A JP31383899 A JP 31383899A JP 31383899 A JP31383899 A JP 31383899A JP 3697974 B2 JP3697974 B2 JP 3697974B2
- Authority
- JP
- Japan
- Prior art keywords
- period
- switching
- switch element
- control circuit
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Dc-Dc Converters (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、スイッチングＤＣ−ＤＣコンバータ（スイッチング電源とも略記する）の出力直流電圧を一定とするように出力直流電圧の設定値と検出値との偏差を増幅した電圧と三角波との比較を行い、入力直流電圧を断続する半導体スイッチ素子のオン／オフを制御するスイッチング電源用の制御回路であって、
特に安定に三角波を発振させると共に三角波発生回路の損失を低減し、且つ半導体スイッチ素子をオン／オフするスイッチング周波数を高めて磁気素子を小型化できるようにし、さらに半導体スイッチ素子のスイッチング損失を低減するためにスイッチング電源を電圧共振型または電流共振型とする場合にも、スイッチング電源の制御可能な出力直流電圧の可変範囲を狭めることなく、確実にスイッチング損失を低減できるようにしたスイッチングＤＣ−ＤＣコンバータ用制御回路に関する。
なお以下各図において同一の符号は同一もしくは相当部分を示す。
【０００２】
【従来の技術】
図９はスイッチングＤＣ−ＤＣコンバータの一例である降圧型ＤＣ−ＤＣコンバータ１０１の主回路構成を示す。一般にスイッチングＤＣ−ＤＣコンバータは、入力直流電圧Ｖinを所定の周波数で断続するスイッチ素子である半導体トランジスタＱ０（本例ではＰチャネルＭＯＳＦＥＴ、以下では主スイッチ素子という）、主スイッチ素子Ｑ０のオン時にエネルギを蓄積する磁気素子（本例ではチョークコイル）Ｌ０、出力平滑用コンデンサＣout 、出力直流電圧Ｖout を一定にするように主スイッチ素子Ｑ０をオン／オフ駆動する制御回路０１等から構成され、入力直流電圧Ｖinとして取り込んだ、電池等が出力する電圧をその変動に関わりなく、電子機器等の負荷の駆動に必要な一定の直流電圧に変換し、出力直流電圧Ｖout として出力する装置である。
【０００３】
なお、図９において、Ｃinは入力直流電圧Ｖinの平滑を保つ入力コンデンサ、Ｄ０は主スイッチ素子Ｑ０のオフ時に負荷電流の転流路となるフライホイールダイオードである。
制御回路０１が出力直流電圧Ｖout を一定とするために主スイッチ素子Ｑ０をオン／オフ駆動する制御方式には、通常、ＰＷＭ（パルス幅変調）制御方式が用いられている。
【０００４】
図１０は従来の制御回路０１の構成例としてＰＷＭ制御ＩＣの回路を示す。また図１１は図１０内のＯＰアンプ１の出力Ｖop，三角波発生器２の出力としての三角波Ｖosc ，比較器３の出力Ｖcmp およびゲートドライバ４の出力としてのゲートドライブ信号Ｖｇの各電圧波形を示す。
図１１を参照しつつ図１０を説明すると、出力直流電圧Ｖout を抵抗Ｒ１，Ｒ２を介して分圧した出力直流電圧Ｖout の帰還電圧（検出電圧）と基準電圧Ｖref との差電圧（偏差電圧）がＯＰアンプ１によって増幅され、ＯＰアンプ１の出力Ｖopと三角波発生器２の出力Ｖosc が比較器３により比較され、比較器３からコンバータ出力電圧Ｖout の変動に応じた幅の矩形波Ｖcmp が出力される。
【０００５】
即ち、本例ではコンバータ出力電圧Ｖout が設定値に対して過大になろうとすると、出力電圧Ｖout の帰還電圧がＯＰアンプ１の（−）入力端子に、基準電圧Ｖref がＯＰアンプ１の（＋）入力端子にそれぞれ入力されていることから、ＯＰアンプ出力Ｖopが低下する。
ＯＰアンプ出力Ｖopは比較器３の（−）入力端子に、三角波Ｖosc は比較器３の（＋）入力端子にそれぞれ入力されていることから、ＯＰアンプ出力Ｖopが低下すると三角波Ｖosc がＯＰアンプ出力Ｖopを上回る期間としての比較器出力Ｖcmp のＨｉの期間（本例では、主スイッチ素子Ｑ０をオフする期間）が増加、三角波Ｖosc がＯＰアンプ出力Ｖopを下回る期間としての比較器出力Ｖcmp のＬｏの期間（本例では、主スイッチ素子Ｑ０をオンする期間）が減少し、出力電圧Ｖout を下げて正常値に戻すように動作する。
【０００６】
逆にコンバータ出力電圧Ｖout が設定値に対して過小になろうとすると、ＯＰアンプ出力Ｖopが上昇し、比較器出力Ｖcmp のＨｉの期間（主スイッチ素子のオフ期間）が減少、Ｌｏの期間（主スイッチ素子のオン期間）が増加し、出力電圧Ｖout を上げて正常値に戻すように動作する。
ゲートドライバ４は、このＬｏ／Ｈｉの比較器出力Ｖcmp を電流増幅した信号としてのゲートドライブ信号Ｖｇを主スイッチ素子Ｑ０のゲートへ出力し、主スイッチ素子Ｑ０（本例ではＰチャネルＭＯＳＦＥＴ）を、それぞれオン／オフに駆動する。
【０００７】
図１１から分かるように、三角波Ｖosc の周波数と主スイッチ素子Ｑ０のオン／オフのスイッチング周波数が等しく、ＯＰアンプ出力Ｖopに応じてゲートドライブ信号Ｖｇのパルス幅、つまり主スイッチ素子Ｑ０のオン時間（またはオフ時間）が変化し、従ってオン時間比率〔＝（オン時間）／（スイッチング周期）〕〔またはオフ時間比率＝（オフ時間）／（スイッチング周期）〕が変化している。
【０００８】
図１２は一般に用いられている三角波発生器２の概略の構成を示す。同図において、Ｖddは三角波発生器２の電源電圧、Ｖref は基準電圧、ＶＨおよびＶＬは基準電圧Ｖref を抵抗Ｒ１１〜Ｒ１３を用いて分圧した電圧値、２１および２２はそれぞれコンデンサＣosc の両端電圧と分圧電圧ＶＨおよびＶＬとを比較する比較器である。また、ＩＳ１，ＩＳ２はそれぞれＭＯＳＦＥＴなどから構成され、互いに等しい電流を流す定電流源、ＳＷ１，ＳＷ２はそれぞれＭＯＳＦＥＴなどから構成されたスイッチである。
【０００９】
図１２の動作を述べると、いまスイッチＳＷ１がオンで定電流源ＩＳ１を介しコンデンサＣosc が充電され、その両端電圧が増加しているとする。コンデンサＣosc の両端電圧がＶＨを超えると比較器２１の出力がＬｏとなり、比較器２２の出力はＨｉであることから、ＲＳフリップフロツプ２３の出力ＱはＨｉとなり、スイッチＳＷ１はオフされ、スイッチＳＷ２はインバータ２４を介してオンされる。よって定電流源ＩＳ２を介しコンデンサＣosc の放電が始まり、その両端電圧が低下する。
【００１０】
次に、コンデンサＣosc の両端電圧がＶＬより低くなると、比較器２２の出力がＬｏとなり、比較器２１の出力はＨｉであることから、ＲＳフリップフロツプ２３の出力ＱはＬｏとなり、スイッチＳＷ１はオンされ、スイッチＳＷ２はインバータ２４を介してオフされる。よって定電流源ＩＳ１を介しコンデンサＣosc の充電が始まり、その両端電圧が増加する。このようにしてコンデンサＣosc の両端電圧は最大値をＶＨとし、最小値をＶＬとする三角波Ｖosc となる。
【００１１】
次に、図９の主スイッチ素子Ｑ０のスイッチング損失を低減するために、共振スイッチ回路を用いるようにした共振型のスイッチングＤＣ−ＤＣコンバータについて説明する。
図１４は代表的な共振スイッチ回路の一例である半波電圧共振スイッチ回路０２を用いた共振型コンバータとしての電圧共振・降庄型スイッチングＤＣ−ＤＣコンバータ１０２の主回路構成例を示す。
【００１２】
ここで、電圧共振型コンバータ１０２は図９の通常のコンバータ１０１に対して、主スイッチ素子Ｑ０と直列に順方向にダイオードＤ１が、主スイッチ素子Ｑ０とダイオードＤ１との直列回路に並列に共振用コンデンサＣｒが、フライホイールダイオードＤ０と直列に共振用インダクタンスＬｒがそれぞれ付加されて構成されている。
【００１３】
そして半波電圧共振スイッチ回路０２は主スイッチ素子Ｑ０，ダイオードＤ１，共振用コンデンサＣｒ，フライホイールダイオードＤ０，共振用インダクタンスＬｒからなる。
この電圧共振型コンバータ１０２は主スイッチ素子Ｑ０がオフの期間に、主スイッチ素子Ｑ０の両端電圧を正弦波状にし、その電圧が０Ｖに達した後に主スイッチ素子Ｑ０をオンすることによりスイッチング損失を低減する。
【００１４】
図１５は図１４の主スイッチ素子Ｑ０のゲートを駆動するゲートドライブ信号Ｖｇと、同素子Ｑ０の両端電圧（ドレイン・ソース間電圧）Ｖdsおよび電流（ドレイン電流）Ｉd の各波形を示す。
次に図１４，図１５を用いて半波電圧共振スイッチ回路０２の動作を説明する。ここでは、主スイッチ素子Ｑ０にＰチャネルＭＯＳＦＥＴを用いた場合を示す。従ってゲートドライブ信号ＶｇがＨｉの時、主スイッチ素子Ｑ０はオフし、ゲートドライブ信号ＶｇがＬｏの時、主スイッチ素子Ｑ０はオンする。そして主スイッチ素子Ｑ０のオフ期間に共振用コンデンサ（容量とも略記する）Ｃｒと共振用インダクタンス（コイルとも略記する）Ｌｒとの共振により素子Ｑ０の両端電圧Ｖdsは正弦波状になる。
【００１５】
即ち、主スイッチ素子Ｑ０がオフされるとチョークコイルＬ０がそれまでの電流（この場合、図１５のドレイン電流Ｉd に等しい）を維持しようとすることから、容量Ｃｒが先ずこの電流を供給するため、先ず容量Ｃｒの両端電圧が主スイッチ素子Ｑ０の順方向（正方向とする）に増大し、この容量Ｃｒの電圧が入力電圧Ｖin以上になるとダイオードＤ０も導通してコイルＬｒの電流も０から増加を開始する。このようにしてＣｒとＬｒによる共振が始まり容量Ｃｒの電圧はほぼ水平軸が入力電圧Ｖin分、正方向（図１５の上方向）に移動した正弦波状の波形で推移する。
【００１６】
図１５にはこの容量Ｃｒの正弦波状電圧の正側の期間がｔ１、負側の期間がｔ２で示される。なお、期間（ｔ１＋ｔ２）＝Ｔres はこのＬＣ共振の周期となる。ここで、期間ｔ１における容量Ｃｒの正側の電圧は主スイッチ素子Ｑ０に印加され、そのドレイン・ソース間電圧Ｖdsとなるが、期間ｔ２における負側の電圧はダイオードＤ１に阻止されるため主スイッチ素子Ｑ０には印加されず、図１５のドレイン・ソース間電圧Ｖdsの波形は破線で示されている。
【００１７】
主スイッチ素子Ｑ０が次にオンする時点が期間ｔ２内に納まれば、素子Ｑ０がオンする時にすでに素子電圧Ｖds＝０Ｖであるため、主スイッチ素子Ｑ０のターンオン時のスイッチング損失が０Ｗとなる。
図１７は半波電流共振スイッチ回路０３を用いた電流共振・降庄型スイッチングＤＣ−ＤＣコンバータ１０３の主回路構成例を示す。ここで、電流共振型コンバータ１０３は図９のコンバータ１０１に対して、主スイッチ素子Ｑ０と直列に順方向のダイオードＤ１と共振用インダクタンスＬｒが付加され、さらにフライホイールダイオードＤ０と並列に共振用コンデンサＣｒが付加されて構成されている。
【００１８】
そして半波電流共振スイッチ回路０３は主スイッチ素子Ｑ０，ダイオードＤ１，共振用インダクタンス（コイル）Ｌｒ，フライホイールダイオードＤ０，共振用コンデンサ（容量）Ｃｒからなる。
この電流共振型コンバータ１０３は主スイッチ素子Ｑ０がオンの期間に、主スイッチ素子Ｑ０の電流を正弦波状にし、その電流が０Ａに達した後に主スイッチ素子Ｑ０をオフすることによりスイッチング損失を低減する。
【００１９】
図１８は図１７の主スイッチ素子Ｑ０のゲートを駆動するゲートドライブ信号Ｖｇと、同素子Ｑ０の電流（ドレイン電流）Ｉd および両端電圧（ドレイン・ソース間電圧）Ｖdsの各波形を示す。
次に図１７，図１８を用いて半波電流共振スイッチ回路０３の動作を説明する。ここでも、主スイッチ素子Ｑ０にＰチャネルＭＯＳＦＥＴを用いた場合を示す。従ってゲートドライブ信号ＶｇがＨｉの時、主スイッチ素子Ｑ０はオフし、ゲートドライブ信号ＶｇがＬｏの時、主スイッチ素子Ｑ０はオンする。そして主スイッチ素子Ｑ０のオン期間に容量ＣｒとコイルＬｒの共振により素子Ｑ０の電流Ｉd が正弦波状になる。
【００２０】
即ち、主スイッチ素子Ｑ０がオンされる以前はフライホイールダイオードＤ０が導通しチョークコイルＬ０は負荷側へ供給する電流を維持している。ここで主スイッチ素子Ｑ０がオンされるとコイルＬｒの電流（つまり素子Ｑ０の電流Ｉd ）が先ず０から立上がって行き、このコイルＬｒの電流がチョークコイルＬ０の維持電流以上になるとダイオードＤ０が不導通となり容量Ｃｒの充電が始まることから、以後ＣｒとＬｒによる共振が始まる。
【００２１】
その結果、コイルＬｒの電流（つまり素子Ｑ０のドレイン電流Ｉd ）はほぼ水平軸がチョークコイルＬ０の維持電流分、正方向（図１８の上方向）に移動した正弦波状の波形で推移し、ｔ１で示される期間は正方向に流れるが、直列のダイオードＤ１の存在のため負方向には流れず、ｔ２で示される期間は０のままになる。
【００２２】
この期間ｔ２は期間ｔ１の終端の時点から容量ＣｒがチョークコイルＬ０の維持電流を供給しつつ放電し、容量Ｃｒの電圧が入力電圧Ｖinに等しくなる迄の期間として定まる。しかし図１８には、期間ｔ２は便宜上、図１５に対応する形で上記正方向の正弦波状電流に続く仮想の負方向の電流（破線）の期間として示されている。なお、ここで期間（ｔ１＋ｔ２）を共振周期Ｔres とする。
【００２３】
このようにして図１８は、図１５に対し素子Ｑ０のドレイン・ソース間電圧Ｖdsとドレイン電流Ｉｄの波形が入れ代わり、且つ主スイッチ素子Ｑ０のオン期間に正弦波状ドレイン電流Ｉｄが流れる図となっている。
図１８においても、主スイッチ素子Ｑ０がオフする時点が期間ｔ２内に納まれば、主スイッチ素子Ｑ０がオフする時にすでにスイッチ素子電流Ｉｄ＝０Ａであるため、主スイッチ素子Ｑ０のターンオフ時のスイッチング損失が０Ｗとなる。
【００２４】
なお、実際上は期間ｔ１に若干の余裕時間を加えた、回路定数等によって定まる一定の時間（従ってこの時間は共振周期Ｔres ＝（ｔ１＋ｔ２）に対応した所定時間とすることができる）を主スイッチ素子Ｑ０のオフ時間（電圧共振型スイッチ回路の場合）またはオン時間（電流共振型スイッチ回路の場合）とすることで、それぞれ主スイッチ素子のターンオン時またはターンオフ時のスイッチング損失を０とすることができる。
【００２５】
【発明が解決しようとする課題】
（課題１）
ところで、図１０に示した従来の制御回路０１の回路方式では、スイッチングＤＣ−ＤＣコンバータを小型化するためにスイッチング周波数を高周波化したい場合、三角波Ｖosc も高周波化することが必要である。しかし三角波を高周波化すると、特にＭＨｚ帯以上では、図１２に示した比較器２１，２２の遅延時間によるコンデンサＣosc の充放電の切替わりのタイミングの遅れが顕著となる。
【００２６】
このため図１３に示すように、三角波の周波数（横軸）の増加に伴い三角波Ｖosc の最大電圧Ｖmax がＶＨよりも増加すると共に最小電圧Ｖmin がＶＬよりも減少して、三角波Ｖosc の振幅Ｖp-p が増加する。これにより、ＭＨｚ帯でのスイッチングでは、ＤＣ−ＤＣコンバータの動作の安定性が損なわれるという問題がある。
【００２７】
この問題を回避するには、スイッチング周波数が数ＭＨｚの場合、比較器２１，２２の遅延時間を１ｎｓ程度まで高速化すればよいが、その場合には新たに比較器２１，２２の消費電流が増加するという問題が生ずる。例えば、２μｍルールのＣＭＯＳプロセスで製作した比較器では、遅延時間が１０ｎｓの場合に消費電流が３０μＡ程度であるのに対し、遅延時間が１ｎｓの場合には消費電流は約３００μＡになる。
【００２８】
（課題２）
次に図１４および図１７に示した共振スイッチ回路を用いる場合の問題を述べる。図１４の電圧共振型コンバータの場合、ＰＷＭ制御により主スイッチ素子Ｑ０のオフ時間比率が大きくなって、図１５中の期間（ｔ１＋ｔ２）で示される共振周期Ｔres が素子Ｑ０のオフ期間よりも短くなると、図１６に示すように素子Ｑ０のターンオン前に素子電圧Ｖdsは再び増加し、ターンオン時にＶds＞０Ｖとなる。よって図１６中のＴで示されるターンオン期間にスイッチング損失が発生することになる。
【００２９】
この現象を回避するには、主スイッチ素子Ｑ０のオフ時間比率の制限を設けるリミット回路を追加する等の必要があり、またこのとき、素子Ｑ０のオフ期間の許容時間が制限されることになり、スイッチングＤＣ−ＤＣコンバータ１０２の出力電圧Ｖout の制御可能な可変範囲を減少させることになる。
同様に、図１７の電流共振型コンバータの場合、ＰＷＭ制御により主スイッチ素子Ｑ０のオン時間比率が大きくなり、図１８中の期間（ｔ１＋ｔ２）で示される共振周期Ｔres が素子Ｑ０のオン期間よりも短くなると、図１９に示すように素子Ｑ０のターンオフ前にスイッチ素子電流Ｉｄが再び増加し、ターンオフ時にＩｄ＞０Ａとなる。よって図１９中のＴで示されるターンオフ期間にスイッチング損失が発生することになる。
【００３０】
この現象を回避するには、主スイッチ素子Ｑ０のオン時間比率の制限を設けるリミット回路を追加する等の必要が有り、またこのとき、素子Ｑ０のオン期間の許容時間が制限されることになり、スイッチングＤＣ−ＤＣコンバータ１０３の出力電圧Ｖout の制御可能な可変範囲を減少させることになる。
本発明の目的は、三角波発生器内の比較器を高速化せず三角波を安定に発生させ、比較器の消費電流増加を防ぐ一方、主スイッチ素子の高速スイッチングを可能にして上記の課題１を解決すると共に、
スイッチングＤＣ−ＤＣコンバータを共振型とした場合、コンバータ出力電圧の制御可能な可変範囲を減少させることなく、電圧共振型コンバータの場合には主スイッチ素子のオフ時間を一定にして主スイッチ素子のターンオン損失を０とし、電流共振型コンバータの場合には主スイッチ素子のオン時間を一定にして主スイッチ素子のターンオフ損失を０とすることで上記の課題２を解決することができる、スイッチングＤＣ−ＤＣコンバータ用制御回路を提供することにある。
【００３１】
【課題を解決するための手段】
前記の課題を解決するために、請求項１のスイッチングＤＣ−ＤＣコンバータ用制御回路は、
入力直流電圧（Ｖin）を半導体スイッチ素子（Ｑ０）を介し所定の第１の周波数で断続して安定な出力直流電圧（Ｖout ）を生成出力するスイッチングＤＣ−ＤＣコンバータ（１０１など）における前記半導体スイッチ素子のオン／オフを制御する制御回路（０１０）であって、
前記第１の周波数よりも低い所定の第２の周波数で所定の最大値と所定の最小値を持つ三角波（Ｖosc ）を生成する三角波発生手段（三角波発生器２）と、
設定電圧（基準電圧Ｖref ）に対する前記出力直流電圧（分圧抵抗Ｒ１，Ｒ２による検出帰還電圧）の偏差電圧を演算増幅する手段（ＯＰアンプ１）と、
該偏差電圧の演算増幅値（Ｖop）と前記三角波とのレベルを比較する比較手段（比較器３）と、
前記第１の周波数で、Ｈｉの期間とＬｏの期間がそれぞれ前記半導体スイッチ素子のオンとオフ、又はオフとオンのいずれか所定の一方に対応し、少なくとも所定の複数周期ごとの該Ｈｉの期間とＬｏの期間の比が異なる２つのパルス信号（Ｖp1とＶp2、又はＶｐとその加工信号）を生成し、
前記比較手段により前記三角波のレベルが前記偏差電圧の演算増幅値より大きいと判断される期間は前記２つのパルス信号のうち前記所定の複数周期において前記半導体スイッチ素子をオフする期間の割合の大きいパルス信号を、前記偏差電圧の演算増幅値が前記三角波のレベルより大きいと判断される期間は前記２つのパルス信号のうち前記所定の複数周期において前記半導体スイッチ素子をオンする期間の割合の大きいパルス信号をそれぞれ選択し、該選択されたパルス信号により（電流増幅し、ゲートドライブ信号Ｖｇとして）前記半導体スイッチ素子をオン／オフ駆動するドライブ信号生成手段（パルス発生器５，論理回路６，ゲートドライバ４など）とを備えたものとする。
【００３２】
また請求項２のスイッチングＤＣ−ＤＣコンバータ用制御回路は、請求項１に記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、
このスイッチングＤＣ−ＤＣコンバータを（半波電圧共振スイッチ回路０２を用いることにより）前記半導体スイッチ素子のオフ期間に、該半導体スイッチ素子の両端に（共振インダクタンスＬｒと共振コンデンサＣｒによる）ＬＣ共振に基づく正弦波状の共振電圧が加わる電圧共振型（コンバータ１０２など）として構成し、
前記２つのパルス信号のＨｉまたはＬｏの期間のうち、前記半導体スイッチ素子のオフに対応する期間の終端が、この半導体スイッチ素子に加わる共振電圧の無電圧となる期間に入るように、該オフに対応する期間を〔共振周期Ｔres ＝（ｔ１＋ｔ２）からなる〕前記ＬＣ共振の１または所定の複数周期に対応した所定の１または複数の長さとし、該複数の長さの期間は当該のパルス信号上に時系列に規則的に配列されてなるようにする。
【００３３】
また請求項３のスイッチングＤＣ−ＤＣコンバータ用制御回路は、請求項２に記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、
前記ドライブ信号生成手段が、〔論理回路６（６4 〜６7 ）などを介し〕前記半導体スイッチ素子のオフに対応する期間が前記所定の長さの何れかに維持されるように、前記２つのパルス信号を切り替えるようにする。
【００３４】
また請求項４のスイッチングＤＣ−ＤＣコンバータ用制御回路は、請求項１に記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、
このスイッチングＤＣ−ＤＣコンバータを（半波電流共振スイッチ回路０３を用いることにより）前記半導体スイッチ素子のオン期間に、該半導体スイッチ素子に（共振インダクタンスＬｒと共振コンデンサＣｒによる）ＬＣ共振に基づく正弦波状の共振電流が流れる電流共振型（コンバータ１０３など）として構成し、
前記２つのパルス信号のＨｉまたはＬｏの期間のうち、前記半導体スイッチ素子のオンに対応する期間の終端が、この半導体スイッチ素子に流れる共振電流の無電流となる期間に入るように、該オンに対応する期間を〔共振周期Ｔres ＝（ｔ１＋ｔ２）からなる〕前記ＬＣ共振の１または所定の複数周期に対応した所定の１または複数の長さとし、該複数の長さの期間は当該のパルス信号上に時系列に規則的に配列されてなるようする。
【００３５】
また請求項５のスイッチングＤＣ−ＤＣコンバータ用制御回路は、請求項４に記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、
前記ドライブ信号生成手段が、〔論理回路６（６4 〜６7 ）などを介し〕前記半導体スイッチ素子のオンに対応する期間が前記所定の長さの何れかに維持されるように、前記２つのパルス信号を切り替えるようにする。
【００３６】
また請求項６のスイッチングＤＣ−ＤＣコンバータ用制御回路は、請求項１に記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、
（パルス信号Ｖｐのパルス発生器５と論理回路６（６2 ）を用いることなどにより）前記２つのパルス信号の内の一方がＨｉ又はＬｏの固定信号であるようにする。
【００３７】
また請求項７のスイッチングＤＣ−ＤＣコンバータ用制御回路は、請求項１に記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、
（パルス信号Ｖｐのパルス発生器５と論理回路６（６3 ）を用いることなどにより）前記２つのパルス信号の内の一方が他方の反転信号であるようにする。
また請求項８のスイッチングＤＣ−ＤＣコンバータ用制御回路は、請求項２または３に記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、
前記２つのパルス信号の内の一方が前記半導体スイッチ素子のオンに対応するＨｉ又はＬｏの固定信号であるようにする。
【００３８】
また請求項９のスイッチングＤＣ−ＤＣコンバータ用制御回路は、請求項４または５に記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、
前記２つのパルス信号の内の一方が前記半導体スイッチ素子のオフに対応するＨｉ又はＬｏの固定信号であるようにする。
また請求項１０のスイッチングＤＣ−ＤＣコンバータ用制御回路は、請求項１ないし５のいずれかに記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、
前記２つのパルス信号の内の一方が、他方のＨｉまたはＬｏの期間を所定間隔ごとにそれぞれＬｏまたはＨｉのままに維持してなるものであるようにする。
【００３９】
また請求項１１のスイッチングＤＣ−ＤＣコンバータ用制御回路は、請求項１ないし５のいずれかに記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、
前記２つのパルス信号の立上がりエッジまたは立下がりが同期してなるようにする。
【００４０】
本発明の作用は次の如くである。即ち、主として請求項１に関わる発明（第１発明という）においては、従来、ＰＷＭ制御のためにスイッチングＤＣ−ＤＣコンバータの出力電圧の設定値に対する偏差を増幅した電圧と比較する三角波の周波数を、コンバータの主スイッチ素子をオン／オフ駆動するスイッチング周波数より低くし、
主スイッチ素子をオン／オフ駆動するゲートドライブ信号の元信号となるパルス信号として周波数が等しくＨｉ／Ｌｏ比の異なる２つのパルス信号を生成し、
コンバータの出力電圧を一定に保つように前記偏差を増幅した電圧と三角波との比較結果のＨｉ／Ｌｏに応じて、それぞれ２つのパルス信号の所定の一方と他方とを切替え選択して電流増幅のうえゲートドライブ信号とすることで、
三角波の低周波化により三角波発生器内の比較器の遅延の影響なしに、且つ三角波発生器の消費電流を低減しながら、主スイッチ素子の高速ドライブを可能とし、磁気素子の小型化、従ってスイッチングＤＣ−ＤＣコンバータの小型化を可能にする。
【００４１】
また、主として請求項２，３に関わる発明（第２発明という）においては、スイッチングＤＣ−ＤＣコンバータを電圧共振型とし、主スイッチ素子のターンオンが電圧共振動作時における主スイッチ素子の無電圧期間に行われるように、第１発明の制御回路において、主スイッチ素子を駆動するゲートドライブ信号の元信号となる２つのパルス信号における主スイッチ素子をオフする期間を共振周期に対応する所定値に保つようにして、コンバータ出力電圧の制御可能な可変範囲を減少させることなく、主スイッチ素子のターンオン時のスイッチング損失を低減し、
また、主として請求項４，５に関わる発明（第３発明という）においては、スイッチングＤＣ−ＤＣコンバータを電流共振型とし、主スイッチ素子のターンオフが電流共振動作時における主スイッチ素子の無電流期間に行われるように、第１発明の制御回路において、主スイッチ素子を駆動するゲートドライブ信号の元信号となる２つのパルス信号における主スイッチ素子をオンする期間を共振周期に対応する所定値に保つようにして、コンバータ出力電圧の制御可能な可変範囲を減少させることなく、主スイッチ素子のターンオフ時のスイッチング損失を低減する。
【００４２】
【発明の実施の形態】
前述の課題１，２は先ず、図１０の三角波Ｖosc とＯＰアンプ１の出力（つまりコンバータ出力電圧Ｖout の設定値に対する偏差の増幅電圧）Ｖopとを比較する比較器３の出力Ｖcmp と、主スイッチ素子Ｑ０のゲートをドライブする信号Ｖｇとの直接の繋がりを切り離すことにより解決される。
【００４３】
図１は第１〜第３発明を通じて適用される制御回路０１０の概略構成を示す。同図においては図１０の従来の制御回路０１に対し比較器３とゲートドライバ４の間に新たに論理回路６が挿入され、さらに論理回路６には比較器３の出力Ｖcmp の他に、新設のパルス発生器５の出力Ｖｐ又はＶp1，Ｖp2が入力されるようになっている。
【００４４】
制御回路０１０の三角波発生器２は、図１２に示した従来の回路方式を用いているが、その出力三角波Ｖosc の周波数は、三角波発生器２内の比較器２１，２２の遅延時間の影響が現れない程度の低い周波数、例えば１ＭＨｚとする。なお、三角波Ｖosc の最大値Ｖmax 及び最小値Ｖmin は本例ではそれぞれ基準値ＶＨ＝１．５Ｖ及びＶＬ＝０．５Ｖとする。
【００４５】
また、パルス発生器５はマルチバイブレータ等を用いて、三角波Ｖosc よりも高い周波数の任意の周波数、例えば５ＭＨｚのパルス波Ｖｐ又はＶp1，Ｖp2を出力する。
論理回路６は、比較器３の出力Ｖcmp のＨｉ／Ｌｏに応じて、パルス発生器５からのＨｉ／Ｌｏの各期間の割合の異なる２種類のパルス信号Ｖp1，Ｖp2を切替え選択して、又は１種類のパルス信号Ｖｐから作ったＨｉ／Ｌｏの各期間の割合の異なる２つの信号（例えば２つのパルス信号、あるいはパルス信号と固定値信号）を切替え選択してゲートドライバ４に出力する。
【００４６】
即ち、主スイッチ素子Ｑ０をＰチャネルＭＯＳＦＥＴとする本例の場合、比較器出力Ｖcmp がＨｉ／Ｌｏの各期間は、従来は主スイッチ素子Ｑ０を単にそれぞれオフ／オンする期間であったが、本発明では論理回路６は、比較器出力Ｖcmp がＨｉの期間には切替え対象となる２信号のうち、主スイッチ素子Ｑ０をオフする期間の割合の大きい信号を選択し、比較器出力Ｖcmp がＬｏの期間には切替え対象となる２信号のうち、主スイッチ素子Ｑ０をオンする期間の割合の大きい信号を選択してゲートドライバ４に与える。なお、論理回路６は後述のようにゲート回路によって構成され、無視できる遅延時間で高速動作を行うことができる。
【００４７】
ゲートドライバ４は論理回路６から入力したパルス信号を電流増幅してゲートドライブ信号Ｖｇとし、主スイッチ素子Ｑ０をオン／オフ駆動する。
このようにして、本例ではコンバータ出力電圧Ｖout が設定値に対して過大になろうとし、ＯＰアンプ出力Ｖopが低下し、比較器出力Ｖcmp のＨｉ期間が増加（Ｌｏ期間が減少）したときは主スイッチ素子Ｑ０のオフ期間が増加（オン期間が減少）してコンバータ出力電圧Ｖout は下がるように動作し、
逆にコンバータ出力電圧Ｖout が設定値に対して過小になろうとし、比較器出力Ｖcmp のＨｉ期間が減少（Ｌｏ期間が増加）したときは主スイッチ素子Ｑ０のオフ期間が減少（オン期間が増加）してコンバータ出力電圧Ｖout は上がるように動作し、結果として出力電圧Ｖout は設定値の近くに保たれる。
【００４８】
制御回路０１０は図９，図１４，図１７のいずれのスイッチングＤＣ−ＤＣコンバータ１０１〜１０３にも適用することができ、以下の各実施例では便宜上、制御回路０１０をこれらのコンバータ１０１〜１０３に適用したものとして、従って主スイッチ素子Ｑ０はＰチャネルＭＯＳＦＥＴであるものとして説明する。
なお、以下の各実施例においてスイッチングＤＣ−ＤＣコンバータ１０１〜１０３の入力電圧Ｖinは５Ｖ、出力電圧Ｖout は２．５Ｖ、入力コンデンサＣinは４．７μＦ、出力コンデンサＣout は２μＦ、チョークコイルＬ０は１μＨとする。
【００４９】
なお、主スイッチ素子Ｑ０をＮチャネルＭＯＳＦＥＴとした場合には、主スイッチ素子をオン／オフするドライブ信号の極性をそれぞれＨｉ／Ｌｏとする必要がある。
また、図１の制御回路０１０は、コンバータ出力電圧Ｖout が設定値に対して過大な場合にＯＰアンプ１の出力電圧Ｖopが低下し、設定値に対して過小な場合にＶopが上昇するようにＯＰアンプ１の入力が接続され、さらに、三角波Ｖosc がＯＰアンプ出力Ｖopよりも高い場合に比較器３の出力Ｖcmp がＨｉになり、三角波Ｖosc がＯＰアンプ出力Ｖopよりも低い場合に比較器出力Ｖcmp がＬｏになるように比較器３の入力が接続されている。
【００５０】
しかしこの接続方法を替えた場合でも、それに応じて論理回路６が、コンバータ出力電圧Ｖout が設定値に対して過大となる場合には、切替え対象の２つの信号（例えばパルス信号Ｖp1とＶp2）のうち、主スイッチ素子をオフする期間の割合が大きい信号による主スイッチ素子の駆動期間が増加するように、
コンバータ出力電圧Ｖout が設定値に対して過小となる場合には、切替え対象の２つの信号のうち主スイッチ素子をオンする期間の割合が大きい信号による主スイッチ素子の駆動期間が増加するように、切替え対象の信号を選択するようにすることにより、コンバータ出力電圧Ｖout を定電圧制御することができる。
【００５１】
このことは、スイッチングＤＣ−ＤＣコンバータの回路方式が、降圧型，昇圧型および昇降圧型のいずれの場合であっても当てはまる。
〔実施の形態１〕
先ず、制御回路０１０を通常のスイッチングＤＣ−ＤＣコンバータ１０１に適用した第１発明の実施例を「実施の形態１」として説明する。
【００５２】
図２，図３，図４は、実施の形態１において制御回路０１０に用いられる論理回路６としての６1 ，６2 ，６3 の構成例を示す。この各図２〜４において、ＯＧ１はＯＲゲート、ＡＧ１〜ＡＧ３はＡＮＤゲートである。
（実施例１─１）
図２０の（ａ），（ｂ）は、第１発明の第１の実施例（実施例１−１とする）としての制御回路０１０の各部の信号、即ちＯＰアンプ出力Ｖop、三角波Ｖosc 、比較器出力Ｖcmp 、パルス発生器出力Ｖp1，Ｖp2およびゲートドライブ信号Ｖｇの各波形を示す。ここでは制御回路０１０の論理回路６に図２の論理回路６（６1 ）を用いる。
【００５３】
本実施例では制御回路０１０のパルス発生器５は波形の異なる２種類のパルス信号Ｖp1とＶp2を生成するものとし、Ｖp1はＶp2と比較して主スイッチ素子Ｑ０のオン期間が長いパルス信号とする。
即ち図２０の例では、パルス信号Ｖp1とＶp2は周波数が等しくＨｉ／Ｌｏ比（つまりＨｉの期間とＬｏの期間の比）の異なる信号とし、（Ｖp1のＬｏ期間）＞（Ｖp2のＬｏ期間）とする。
【００５４】
本実施例では論理回路６（６1 ）は、比較器３の出力Ｖcmp がＬｏの時、パルス発生器５から入力する２種類のパルス信号Ｖp1，Ｖp2の内、主スイッチ素子Ｑ０のオン期間が長い信号Ｖp1をＡＮＤゲートＡＧ２を介して選択し、ＯＲゲートＯＧ１を経てゲートドライバ４に与え、比較器出力Ｖcmp がＨｉの時、パルス信号Ｖp1，Ｖp2の内、主スイッチ素子Ｑ０のオフ期間が長いパルス信号Ｖp2をＡＮＤゲートＡＧ１を介して選択し、ＯＲゲートＯＧ１を経てゲートドライバ４に与える。
【００５５】
（実施例１−２）
図２１は、第１発明の第２の実施例（実施例１−２とする）としての制御回路０１０の主要な信号、即ち比較器出力Ｖcmp 、パルス発生器出力Ｖｐおよびゲートドライブ信号Ｖｇの各波形を示す。ここでは制御回路０１０の論理回路６に図３の論理回路６（６2 ）を用いる。
【００５６】
図２１に示すように本実施例では、制御回路０１０のパルス発生器５は１種類のパルス信号Ｖp を生成するものとし、論理回路６（６2 ）はＯＲゲートＯＧ１を介し、比較器出力Ｖcmp がＬｏの場合にはパルス信号Ｖp をゲートドライバ４に与え、比較器出力Ｖcmp がＨｉの場合にはパルス信号Ｖp に無関係にＨｉの出力をゲートドライバ４に与えて主スイッチ素子Ｑ０をオフ状態に固定する。
【００５７】
また本実施例に代わり、同様な方法で制御回路０１０のパルス発生器６により生成されるパルス信号を１種類の信号Ｖp にし、且つ論理回路６2 のＯＲゲートＯＧ１をＡＮＤゲートに置換え、比較器出力Ｖcmp がＨｉの場合には、置換わったＡＮＤゲートがパルス信号Ｖp をゲートドライバ４に与え、比較器出力Ｖcmp がＬｏの場合には、該ＡＮＤゲートがパルス信号Ｖp に無関係にＬｏの出力をゲートドライバ４に与えて主スイッチ素子Ｑ０をオン状態に固定する方法も考えられる。
【００５８】
（実施例１−３）
図２２は、第１発明の第３の実施例（実施例１−３とする）としての制御回路０１０の主要な信号、即ち比較器出力Ｖcmp 、パルス発生器出力Ｖｐおよびゲートドライブ信号Ｖｇの各波形を示す。ここでは制御回路０１０の論理回路６に図４の論理回路６（６3 ）を用いる。
【００５９】
図２２に示すように本実施例では、パルス発生器５により形成されるパルス信号を１種類の信号Ｖp にし、この信号Ｖp のＨｉ／Ｌｏ比をｌ以外に設定し、本例では、Ｌｏ期間＞Ｈｉ期間とする。
論理回路６（６3 ）は、比較器出力Ｖcmp がＬｏの場合には、ＡＮＤゲートＡＧ２を介しパルス信号Ｖp をそのまま選択し、ＯＲゲートＯＧ１を経てゲートドライバ４に与える。一方、比較器出力Ｖcmp がＨｉの場合には、ＡＮＤゲートＡＧ３を介しパルス信号Ｖp を反転して選択し（この反転信号は本例では、Ｈｉ期間＞Ｌｏ期間となる）、ＯＲゲートＯＧ１を経てゲートドライバ４に与える。
【００６０】
（実施例１−４）
図２３は、第１発明の第４の実施例（実施例１−４とする）としての制御回路０１０の主要な信号、即ち比較器出力Ｖcmp 、パルス発生器出力Ｖp1，Ｖp2およびゲートドライブ信号Ｖｇの各波形を示す。ここでは制御回路０１０の論理回路６に図２の論理回路６（６1 ）を用いる。
【００６１】
本実施例では、パルス発生器５は先ず図２３に示すパルス信号Ｖp1を生成し、次に図外のカウンタ，ゲート素子等を介し、一定周期毎にパルス信号Ｖp1のＬｏの期間をＨｉとしたパルス信号Ｖp2を生成する。従ってパルス信号Ｖp1のＬｏの期間の割合はパルス信号Ｖp2Ｌｏの期間の割合より大きくなる。
論理回路６（６1 ）は、比較器出力Ｖcmp がＬｏの場合には、実施例１−１と同様、パルス信号Ｖp1を選択してゲートドライバ４に与え、比較器出力Ｖcmp がＨｉの場合にはパルス信号Ｖp2を選択してゲートドライバ４に与える。
【００６２】
（実施例１−５）
図２４は、第１発明の第５の実施例（実施例１−５とする）としての制御回路０１０の主要な信号、即ち比較器出力Ｖcmp 、パルス発生器出力Ｖp1，Ｖp2およびゲートドライブ信号Ｖｇの各波形を示す。ここでは制御回路０１０の論理回路６に図２の論理回路６（６1 ）を用いる。
【００６３】
本実施例では、パルス発生器５は先ず図２４に示すパルス信号Ｖp2を生成し、次に図外のカウンタ，ゲート素子等を介し、一定周期毎にパルス信号Ｖp2のＨｉの期間をＬｏとしたパルス信号Ｖp1を生成する。従ってパルス信号Ｖp1のＬｏの期間の割合はパルス信号Ｖp2Ｌｏの期間の割合より大きくなる。
論理回路６（６1 ）は比較器出力Ｖcmp がＬｏの場合には、実施例１−１と同様、パルス信号Ｖp1を選択してゲートドライバ４に与え、比較器出力Ｖcmp がＨｉの場合にはパルス信号Ｖp2を選択してゲートドライバ４に与える。
【００６４】
次に、前述の課題２を解決するためのスイッチングＤＣ−ＤＣコンバータを共振型コンバータとした場合の主スイッチ素子Ｑ０のオフ期間の固定方式（電圧共振型コンバータの場合、第２発明）、および主スイッチ素子Ｑ０のオン期間の固定方式（電流共振型コンバータの場合、第３発明）について説明する。
本課題２も図１の構成の制御回路０１０を用い、パルス発生器５が生成するパルス信号の波形と論理回路６の構成を工夫することによって解決することができ、この制御回路０１０は半波電圧共振スイッチ回路０２または半波電流共振スイッチ回路０３を用いた任意のスイッチングＤＣ−ＤＣコンバータに適用することができる。
【００６５】
図５，図６，図７，図８はそれぞれ第２，第３発明の制御回路０１０に使用される論理回路６（６4 ，６5 ，６6 ，６7 ）の構成例を示す。この各図５〜８において、ＯＧ１〜ＯＧ３はＯＲゲート、ＡＧ１〜ＡＧ６はＮＡＮＤゲートも総括したＡＮＤゲート、ＦＦ１は反転入力型のＲＳフリップフロップである。
この場合、ゲートドライブ信号Ｖｇにはパルス発生器５により生成される２種類のパルス信号Ｖp1とＶp2を用いる。ここでも、パルス信号Ｖp1はパルス信号Ｖp2と比較して主スイッチ素子Ｑ０のオン期間の割合が大きいパルス信号とする。
【００６６】
パルス信号Ｖp1，Ｖp2のオン期間およびオフ期間は設定した共振時間Ｔres に応じて調節して固定することが可能であり、またそのパルス信号を用いて主スイッチ素子を駆動するため、主スイッチ素子の無電圧でのターンオン（電圧共振型コンバータの場合）や無電流でのターンオフ（電流共振型コンバータの場合）が可能になる。
【００６７】
ここで予め、各論理回路６（６4 ，６5 ，６6 ，６7 ）の機能を説明する。
先ず図５の論理回路６（６4 ）は、図２の論理回路６（６1 ）の前段にフリップフロップＦＦ１とＯＲゲートＯＧ２が付加された構成である。この論理回路６（６4 ）では、比較器出力Ｖcmp がＬｏの場合には、フリップフロップＦＦ１の反転入力端子Ｒ，Ｓが共にパルス信号Ｖp2の値となるので、Ｖp2が一旦Ｌｏとなった時点からはＦＦ１の出力ＱはＨｉのままとなり、パルス信号Ｖp1がＡＮＤゲートＡＧ１，ＯＲゲートＯＧ１を介してゲートドライバ４に出力される。
【００６８】
一方、比較器出力Ｖcmp がＨｉの場合には、フリップフロップＦＦ１の反転入力端子ＳはＯＲゲートＯＧ２を介しＨｉに保たれ、ＦＦ１の反転入力端子Ｒがパルス信号Ｖp2の値となるので、Ｖp2が一旦Ｌｏとなった時点からはＦＦ１の出力ＱはＬｏのままとなり、パルス信号Ｖp2がＡＮＤゲートＡＧ２，ＯＲゲートＯＧ１を介してゲートドライバ４に出力される。
【００６９】
従って論理回路６（６4 ）は、比較器出力Ｖcmp がＨｉからＬｏに切替わった直後のパルス信号Ｖp2＝Ｌｏとなった時点からパルス信号Ｖp1を選択して出力し、比較器出力Ｖcmp がＬｏからＨｉに切替わった直後のパルス信号Ｖp2＝Ｌｏとなった時点からパルス信号Ｖp2を選択して出力する。
論理回路６（６5 ，６6 ，６7 ）も、６（６4 ）と同じく定常的には比較器出力Ｖcmp がＬｏの場合にパルス信号Ｖp1を選択出力し、比較器出力Ｖcmp がＨｉの場合にパルス信号Ｖp2を選択出力する点では共通であるが、パルス信号Ｖp1，Ｖp2を切り換えるタイミングにそれぞれ次のように相違がある。
【００７０】
図６の論理回路６（６5 ）は論理回路６（６4 ）の前段にＡＮＤゲートＡＧ４が追加され、パルス信号Ｖp2に代わりＡＧ４の出力がＯＲゲートＯＧ２に入力されるように構成されている。ここで、ＡＮＤゲートＡＧ４の出力はパルス信号Ｖp1，Ｖp2が共にＬｏまたはＨｉのときＬｏとなる。
従って論理回路６（６5 ）は、比較器出力Ｖcmp がＨｉからＬｏに切替わった直後のパルス信号Ｖp1，Ｖp2が共にＬｏまたはＨｉとなった時点からパルス信号Ｖp1を出力し、比較器出力Ｖcmp がＬｏからＨｉに切替わった直後のパルス信号Ｖp1，Ｖp2が共にＬｏまたはＨｉとなった時点からパルス信号Ｖp2を出力する。
【００７１】
図７の論理回路６（６6 ）は論理回路６（６5 ）のＡＮＤゲートＡＧ４がＯＲゲートＯＧ３に置き代わった構成である。ここで、ＯＲゲートＯＧ３の出力はパルス信号Ｖp1，Ｖp2が共にＬｏのときＬｏとなる。
従って論理回路６（６6 ）は、比較器出力Ｖcmp がＨｉからＬｏに切替わった直後のパルス信号Ｖp1，Ｖp2が共にＬｏとなった時点からパルス信号Ｖp1を出力し、比較器出力Ｖcmp がＬｏからＨｉに切替わった直後のパルス信号Ｖp1，Ｖp2が共にＬｏとなった時点からパルス信号Ｖp2を出力する。
【００７２】
図８の論理回路６（６7 ）は論理回路６（６6 ）のＯＲゲートＯＧ２がＡＮＤゲート（ＮＡＮＤゲート）ＡＧ５に、ＯＲゲートＯＧ３がＡＮＤゲート（ＮＡＮＤゲート）ＡＧ６にそれぞれ置き代わっている。ここで、ＡＮＤゲートＡＧ５の論理機能はＯＲゲートＯＧ２と同等であり、ＡＮＤゲートＡＧ６の出力はパルス信号Ｖp1，Ｖp2が共にＨｉのときＬｏとなる。
【００７３】
従って論理回路６（６7 ）は、比較器出力Ｖcmp がＨｉからＬｏに切替わった直後のパルス信号Ｖp1，Ｖp2が共にＨｉとなった時点からパルス信号Ｖp1を出力し、比較器出力Ｖcmp がＬｏからＨｉに切替わった直後のパルス信号Ｖp1，Ｖp2が共にＨｉとなった時点からパルス信号Ｖp2を出力する。
〔実施の形態２〕
次に、制御回路０１０を電圧共振型スイッチングＤＣ−ＤＣコンバータ１０２に適用した第２発明の実施例を「実施の形態２」として説明する。
【００７４】
（実施例２−１）
図２５は第２発明の第１の実施例（実施例２−１とする）としての制御回路０１０の各部の主要な信号を示す波形図である。ここで同図の（ａ）と（ｂ）はそれぞれパルス発生器５により生成される２種類のパルス信号Ｖp1とＶp2、及びこの各パルス信号を論理回路６を介しゲートドライバ４に与えて主スイッチ素子Ｑ０を駆動した場合における、パルス信号Ｖp1とＶp2それぞれに対応する主スイッチ素子Ｑ０の両端電圧Ｖdsの波形を示す。この制御回路０１０の論理回路６には前述の論理回路６（６4 〜６7 ）のいずれかを用いることができる。
【００７５】
本実施例では、パルス発生器５は先ずパルス信号Ｖp2を生成し、さらに図外のカウンタ及びゲート回路等を用いてパルス信号Ｖp2のＨｉの期間を一定周期毎にＬｏとしたパルス信号Ｖp1を生成して、パルス信号Ｖp1，Ｖp2を当該の論理回路６に与える。
図２５（ａ），（ｂ）の主スイッチ素子両端電圧Ｖdsの波形に示すように、パルス信号Ｖp1およびＶp2のＨｉ期間が一定であるため、この時間をＴHiとすると、図１５で述べた時間ｔ１およびｔ２を、ｔ１＜ＴHi＜Ｔres 、〔但しＴres ：共振周期＝（ｔ１＋ｔ２）〕に設定することが容易となり、主スイッチ素子Ｑ０の無電圧期間にターンオンを行うことでターンオン時のスイッチング損失を防ぐことができる。
【００７６】
図２５（ｃ）は比較器出力Ｖcmp のＨｉ，Ｌｏの切換わり時点で、当該の論理回路６が同図（ａ），（ｂ）に示したパルス信号Ｖp1，Ｖp2を切替えてゲートドライバ４に与えるタイミングの説明図である。
即ち、パルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｈｉの時点で比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった場合、この時点で直ちにパルス信号Ｖp1とＶp2を切替えると、ゲートドライブ信号Ｖｇ’内の期間ｔａおよびｔｂの信号のようにゲートドライブ信号内のＨｉの期間が設定期間からずれを生じる。
【００７７】
しかしこの問題は、論理回路６（６4 〜６7 ）のいずれかを用いて回避できる。即ち、論理回路６（６4 ，６5 ，６6 ）を用いた場合は、前述のように比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった直後のパルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｌｏとなった時点ｔc1，ｔc2で、論理回路６（６7 ）を用いた場合は、同じくパルス信号Ｖp1＝Ｈｉ，Ｖp2＝Ｈｉとなった時点ｔc1’，ｔc2’でＶp1とＶp2の切替えを行うので、ゲートドライブ信号Ｖｇ’の下側に示すゲートドライブ信号Ｖｇのようにゲートドライブ信号内のＨｉの期間のずれを防ぐことができる。
【００７８】
なお、本実施例の極限の場合として、パルス信号Ｖp1をＬｏの固定信号にすることも考えられる。この場合には、論理回路６には６4 ，６5 ，６6 のいずれかを用いる必要がある。
（実施例２−２）
図２６は第２発明の第２の実施例（実施例２−２とする）としての制御回路０１０の各部の主要な信号を示す波形図である。ここで同図の（ａ）と（ｂ）はそれぞれパルス発生器５により生成される２種類のパルス信号Ｖp1とＶp2、及びこの各パルス信号を論理回路６を介しゲートドライバ４に与えて主スイッチ素子Ｑ０を駆動した場合における、パルス信号Ｖp1とＶp2それぞれに対応する主スイッチ素子Ｑ０の両端電圧Ｖdsの波形を示す。この制御回路０１０の論理回路６にも前述の論理回路６（６4 〜６7 ）のいずれかを用いることができる。
【００７９】
本実施例では、パルス発生器５は先ずパルス信号Ｖp1を生成し、さらに図外のカウンタおよびゲート回路等を用いてパルス信号Ｖp1のＬｏの期間を一定周期毎にＨｉとしたパルス信号Ｖp2を生成して、パルス信号Ｖp1，Ｖp2を当該の論理回路６に与える。
図２６（ａ），（ｂ）の主スイッチ素子両端電圧Ｖdsの波形に示すように、パルス信号Ｖp1のＨｉの期間をＴHi、Ｌｏの期間をＴLoとすると、図１５中の時間ｔ１およびｔ２を、ｔ１＜ＴHi＜Ｔres 、（２ｔ１＋ｔ２）＜（２ＴHi＋ＴLo）＜２Ｔres 、〔但しＴres ：共振周期＝（ｔ１＋ｔ２）〕となるように設定することにより、パルス信号Ｖp1，Ｖp2上の時間幅ＴHiのＨｉ期間内には正弦波状の共振電圧波形が１山分入り、パルス信号Ｖp2上の時間幅（２ＴHi＋ＴLo）のＨｉ期間内には正弦波状の共振電圧波形が共振を継続するかたちで２山分入ることとなるが、いづれのパルス信号Ｖp1，Ｖp2で主スイッチ素子をドライブしても、主スイッチ素子Ｑ０の無電圧期間にターンオンを行うことができる。
【００８０】
図２６（ｃ）は比較器出力Ｖcmp のＨｉ，Ｌｏの切換わり時点で、当該の論理回路６が同図（ａ），（ｂ）に示したパルス信号Ｖp1，Ｖp2を切替えてゲートドライバ４に与えるタイミングの説明図である。
即ち、パルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｈｉの時点で比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった場合、この時点で直ちにパルス信号Ｖp1とＶp2を切替えると、ゲートドライブ信号Ｖｇ’内の期間ｔａおよびｔｂの信号のようにゲートドライブ信号内のＨｉの期間が設定期間からずれを生じる。
【００８１】
しかしこの問題は、論理回路６（６4 〜６7 ）のいずれかを用いて回避できる。即ち、論理回路６（６5 ，６7 ）を用いた場合は、前述のように比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった直後のパルス信号Ｖp1＝Ｈｉ，Ｖp2＝Ｈｉとなった時点ｔc1，ｔc2で、論理回路６（６4 ，６6 ）を用いた場合は、同じくパルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｌｏとなった時点ｔc1’，ｔc2’でＶp1とＶp2の切替えを行うので、ゲートドライブ信号Ｖｇ’の下側に示すゲートドライブ信号Ｖｇのようにゲートドライブ信号内のＨｉの期間のずれを防ぐことができる。
【００８２】
（実施例２−３）
図２７は第２発明の第３の実施例（実施例２−３とする）としての制御回路０１０の各部の主要な信号を示す波形図である。ここで同図の（ａ）と（ｂ）はそれぞれパルス発生器５により生成される２種類のパルス信号Ｖp1とＶp2、及びこの各パルス信号を論理回路６を介しゲートドライバ４に与えて主スイッチ素子Ｑ０を駆動した場合における、パルス信号Ｖp1とＶp2それぞれに対応する主スイッチ素子Ｑ０の両端電圧Ｖdsの波形を示す。この制御回路０１０の論理回路６には前述の論理回路６（６6 ）を用いる。
【００８３】
図２７（ａ）と（ｂ）に示すように本実施例では、パルス信号Ｖp1とＶp2は周波数が等しくＨｉ／Ｌｏ比の異なる信号で、（Ｖp1のＬｏ期間）＞（Ｖp2のＬｏ期間）としている。
図２７（ａ），（ｂ）の主スイッチ素子両端電圧Ｖdsの波形に示すように、パルス信号Ｖp1のＨｉの期間をＴHi1 とし、パルス信号Ｖp2のＨｉの期間をＴHi2 としたとき、図１５中の時間ｔ１およびｔ２を、ｔ１＜ＴHi1 ＜Ｔres 、ｔ１＜ＴHi2 ＜Ｔres 、〔但しＴres ：共振周期＝（ｔ１＋ｔ２）〕に設定することにより、パルス信号Ｖp1，Ｖp2のいずれの信号で主スイッチ素子Ｑ０をドライブしても、主スイッチ素子Ｑ０の無電圧期間にターンオンを行うことができる。
【００８４】
図２７（ｃ１），（ｃ２），（ｃ３）は比較器出力Ｖcmp のＨｉ，Ｌｏの切換わり時点で、論理回路６（６6 ）が同図（ａ），（ｂ）に示したパルス信号Ｖp1，Ｖp2を切替えてゲートドライバ４に与えるタイミングの説明図である。
即ち、パルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｈｉの時点（図２７（ｃ１）参照）、またはＶp1＝Ｈｉ，Ｖp2＝Ｌｏの時点（図２７（ｃ２）参照）、または、Ｖp1＝Ｈｉ，Ｖp2＝Ｈｉの時点（図２７（ｃ３）参照）で比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった場合、この時点で直ちにパルス信号Ｖp1とＶp2を切替えると、各図（ｃ１），（ｃ２），（ｃ３）のゲートドライブ信号Ｖｇ’内の期間ｔａおよびｔｂの信号のようにゲートドライブ信号内のＨｉの期間が設定期間からずれを生じる。
【００８５】
しかしこの問題は、論理回路６（６6 ）を用いて回避できる。即ち、比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった直後のパルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｌｏの時点でＶp1とＶp2の切替えを行うことにより、各図（ｃ１），（ｃ２），（ｃ３）のゲートドライブ信号Ｖｇ’の下側に示すゲートドライブ信号Ｖｇのようにゲートドライブ信号内のＨｉの期間がずれることを防ぐことができる。
【００８６】
（実施例２−４）
図２８は第２発明の第４の実施例（実施例２−４とする）としての制御回路０１０の各部の主要な信号を示す波形図である。ここで同図の（ａ）と（ｂ）はそれぞれパルス発生器５により生成される２種類のパルス信号Ｖp1とＶp2、及びこの各パルス信号を論理回路６を介しゲートドライバ４に与えて主スイッチ素子Ｑ０を駆動した場合における、パルス信号Ｖp1とＶp2それぞれに対応する主スイッチ素子Ｑ０の両端電圧Ｖdsの波形を示す。この制御回路０１０の論理回路６にも前述の論理回路６（６4 〜６7 ）のいずれかを用いることができる。
【００８７】
図２８（ａ）と（ｂ）に示すように本実施例では、パルス信号Ｖp1とＶp2は周波数が等しくＨｉ／Ｌｏ比が異なり、さらに立ち上がりエッジを同期させた信号である。そして（Ｖp1のＬｏ期間）＞（Ｖp2のＬｏ期間）としている。
図２８（ａ），（ｂ）の主スイッチ素子両端電圧Ｖdsの波形に示すように、パルス信号Ｖp1のＨｉの期間をＴHi1 とし、パルス信号Ｖp2のＨｉの期間をＴHi2 としたとき、図１５中の時間ｔ１およびｔ２を、ｔ１＜ＴHi1 ＜Ｔres 、ｔ１＜ＴHi2 ＜Ｔres 、〔但しＴres ：共振周期＝（ｔ１＋ｔ２）〕に設定することにより、パルス信号Ｖp1，Ｖp2のいずれの信号で主スイッチ素子をドライブしても、主スイッチ素子Ｑ０の無電圧期間にターンオンを行うことができる。
【００８８】
図２８（ｃ）は比較器出力Ｖcmp のＨｉ，Ｌｏの切換わり時点で、当該の論理回路６が同図（ａ），（ｂ）に示したパルス信号Ｖp1，Ｖp2を切替えてゲートドライバ４に与えるタイミングの説明図である。
即ち、パルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｈｉの時点で比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった場合、この時点で直ちにパルス信号Ｖp1とＶp2を切替えると、ゲートドライブ信号Ｖｇ’内の期間ｔａおよびｔｂの信号のようにゲートドライブ信号内のＨｉの期間が設定期間からずれを生じる。
【００８９】
この問題も、論理回路６（６4 〜６7 ）のいずれかを用いて回避できる。即ち、論理回路６（６4 ，６5 ，６6 ）を用いた場合は、前述のように比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった直後のパルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｌｏとなった時点ｔc1，ｔc2で、論理回路６（６7 ）を用いた場合は、同じくパルス信号Ｖp1＝Ｈｉ，Ｖp2＝Ｈｉとなった時点ｔc1’，ｔc2’でＶp1とＶp2の切替えを行うので、ゲートドライブ信号Ｖｇ’の下側に示すゲートドライブ信号Ｖｇのようにゲートドライブ信号内のＨｉの期間のずれを防ぐことができる。
【００９０】
（実施例２−５）
図２９は第２発明の第５の実施例（実施例２−５とする）としての制御回路０１０の各部の主要な信号を示す波形図である。ここで同図の（ａ）と（ｂ）はそれぞれパルス発生器５により生成される２種類のパルス信号Ｖp1とＶp2、及びこの各パルス信号を論理回路６を介しゲートドライバ４に与えて主スイッチ素子Ｑ０を駆動した場合における、パルス信号Ｖp1とＶp2それぞれに対応する主スイッチ素子Ｑ０の両端電圧Ｖdsの波形を示す。この制御回路０１０の論理回路６にも前述の論理回路６（６4 〜６7 ）のいずれかを用いることができる。
【００９１】
図２９（ａ）と（ｂ）に示すように本実施例では、パルス信号Ｖp1とＶp2は周波数が等しくＨｉ／Ｌｏ比が異なり、さらに立ち下がりエッジを同期させた信号である。そして（Ｖp1のＬｏ期間）＞（Ｖp2のＬｏ期間）としている。
図２９（ａ），（ｂ）の主スイッチ素子両端電圧Ｖdsの波形に示すように、パルス信号Ｖp1のＨｉの期間をＴHi1 とし、パルス信号Ｖp2のＨｉの期間をＴHi2 としたとき、図１５中の時間ｔ１およびｔ２を、ｔ１＜ＴHi1 ＜Ｔres 、ｔ１＜ＴHi2 ＜Ｔres 、〔但しＴres ：共振周期＝（ｔ１＋ｔ２）〕に設定することにより、パルス信号Ｖp1，Ｖp2のいづれの信号で主スイッチ素子をドライブしても、主スイッチ素子Ｑ０の無電圧期間にターンオンを行うことができる。
【００９２】
図２９（ｃ）は比較器出力Ｖcmp のＨｉ，Ｌｏの切換わり時点で、当該の論理回路６が同図（ａ），（ｂ）に示したパルス信号Ｖp1，Ｖp2を切替えてゲートドライバ４に与えるタイミングの説明図である。
即ち、パルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｈｉの時点で比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった場合、この時点で直ちにパルス信号Ｖp1とＶp2のゲートドライバ４への入力を切替えると、ゲートドライブ信号Ｖｇ’内の期間ｔａおよびｔｂの信号のようにゲートドライブ信号内のＨｉの期間が設定期間からずれを生じる。
【００９３】
この問題も、論理回路６（６4 〜６7 ）のいずれかを用いて回避できる。即ち、論理回路６（６5 ，６7 ）を用いた場合は、前述のように比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった直後のパルス信号Ｖp1＝Ｈｉ，Ｖp2＝Ｈｉとなった時点ｔc1，ｔc2で、論理回路６（６4 ，６6 ）を用いた場合は、同じくパルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｌｏとなった時点ｔc1’，ｔc2’でＶp1とＶp2の切替えを行うので、ゲートドライブ信号Ｖｇ’の下側に示すゲートドライブ信号Ｖｇのようにゲートドライブ信号内のＨｉの期間のずれを防ぐことができる。
【００９４】
〔実施の形態３〕
次に、制御回路０１０を電流共振型スイッチングＤＣ−ＤＣコンバータ１０３に適用した第３発明の実施例を「実施の形態３」として説明する。
（実施例３−１）
図３０は第３発明の第１の実施例（実施例３−１とする）としての制御回路０１０の各部の主要な信号を示す波形図である。ここで同図の（ａ）と（ｂ）はそれぞれパルス発生器５により生成される２種類のパルス信号Ｖp1とＶp2、及びこの各パルス信号を論理回路６を介しゲートドライバ４に与えて主スイッチ素子Ｑ０を駆動した場合における、パルス信号Ｖp1とＶp2それぞれに対応する主スイッチ素子Ｑ０の電流Ｉｄの波形を示す。この制御回路０１０の論理回路６にも前述の論理回路６（６4 〜６7 ）のいずれかを用いることができる。
【００９５】
本実施例では、パルス発生器５は先ずパルス信号Ｖp1を生成し、さらに図外のカウンタおよびゲート回路等を用いてパルス信号Ｖp1のＬｏの期間を一定周期毎にＨｉとしたパルス信号Ｖp2を生成して、パルス信号Ｖp1，Ｖp2を当該の論理回路６に与える。
図３０（ａ），（ｂ）の主スイッチ素子電流Ｉｄの波形に示すように、パルス信号Ｖp1およびＶp2のＬｏの期間が一定であるため、この期間をＴLoとすると、図１８で述べた時間ｔ１およびｔ２を、ｔ１＜ＴLo＜Ｔres 、〔但しＴres ：共振周期＝（ｔ１＋ｔ２）〕に設定することが容易となり、主スイッチ素子Ｑ０の無電流期間にターンオフを行うことでターンオフ時のスイッチング損失を防ぐことができる。
【００９６】
図３０（ｃ）は比較器出力Ｖcmp のＨｉ，Ｌｏの切換わり時点で、当該の論理回路６が同図（ａ），（ｂ）に示したパルス信号Ｖp1，Ｖp2を切替えてゲートドライバ４に与えるタイミングの説明図である。
即ち、パルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｈｉの時点で比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった場合、この時点で直ちにパルス信号Ｖp1とＶp2を切替えると、ゲートドライブ信号Ｖｇ’内の期間ｔａおよびｔｂの信号のようにゲートドライブ信号内のＬｏの期間が設定期間からずれを生ずる。
【００９７】
この問題も、論理回路６（６4 〜６7 ）のいずれかを用いて回避できる。即ち、論理回路６（６5 ，６7 ）を用いた場合は、前述のように比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった直後のパルス信号Ｖp1＝Ｈｉ，Ｖp2＝Ｈｉとなった時点ｔc1，ｔc2で、論理回路６（６4 ，６6 ）を用いた場合は、同じくパルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｌｏとなった時点ｔc1’，ｔc2’でＶp1とＶp2の切替えを行うので、ゲートドライブ信号Ｖｇ’の下側に示すゲートドライブ信号Ｖｇのようにゲートドライブ信号内のＬｏの期間のずれを防ぐことができる。
【００９８】
なお、本実施例の極限の場合として、パルス信号Ｖp2をＨｉの固定信号にすることも考えられる。この場合には、論理回路６には６5 ，６7 のいずれかを用いる必要がある。
（実施例３−２）
図３１は第３発明の第２の実施例（実施例３−２とする）としての制御回路０１０の各部の主要な信号を示す波形図である。ここで同図の（ａ）と（ｂ）はそれぞれパルス発生器５により生成される２種類のパルス信号Ｖp1とＶp2、及びこの各パルス信号を論理回路６を介しゲートドライバ４に与えて主スイッチ素子Ｑ０を駆動した場合における、パルス信号Ｖp1とＶp2それぞれに対応する主スイッチ素子Ｑ０の電流Ｉｄの波形を示す。この制御回路０１０の論理回路６にも前述の論理回路６（６4 〜６7 ）のいずれかを用いることができる。
【００９９】
本実施例では、パルス発生器５は先ずパルス信号Ｖp2を生成し、さらに図外のカウンタ及びゲート回路等を用いてパルス信号Ｖp2のＨｉの期間を一定周期毎にＬｏとしたパルス信号Ｖp1を生成して、パルス信号Ｖp1，Ｖp2を当該の論理回路６に与える。
図３１（ａ），（ｂ）の主スイッチ素子電流Ｉｄの波形に示すように、パルス信号Ｖp2のＨｉの期間をＴHi、Ｌｏの期間をＴLoとすると、図１８中の時間ｔ１およびｔ２を、ｔ１＜ＴLo＜Ｔres 、（２ｔ１＋ｔ２）＜（ＴHi＋２ＴLo）＜２Ｔres 、〔但しＴres ：共振周期＝（ｔ１＋ｔ２）〕となるように設定することにより、パルス信号Ｖp1，Ｖp2上の時間幅ＴLoのＬｏ期間内には正弦波状の共振電流波形が１山分入り、パルス信号Ｖp1上の時間幅（ＴHi＋２ＴLo）のＬｏ期間内には正弦波状の共振電流波形が共振を継続するかたちで２山分入ることとなるが、いづれのパルス信号Ｖp1，Ｖp2で主スイッチ素子をドライブしても、主スイッチ素子Ｑ０の無電流期間にターンオフを行うことができる。
【０１００】
図３１（ｃ）は比較器出力Ｖcmp のＨｉ，Ｌｏの切換わり時点で、当該の論理回路６が同図（ａ），（ｂ）に示したパルス信号Ｖp1，Ｖp2を切替えてゲートドライバ４に与えるタイミングの説明図である。
即ち、パルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｈｉの時点で比較器３の出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった場合、この時点で直ちにパルス信号Ｖp1とＶp2のゲートドライバ４への入力を切替えると、ゲートドライブ信号Ｖｇ’内の期間ｔａおよびｔｂの信号のようにゲートドライブ信号内のＬｏの期間が設定期間からずれを生じる。
【０１０１】
この問題も、論理回路６（６4 〜６7 ）のいずれかを用いて回避できる。即ち、論理回路６（６4 ，６5 ，６6 ）を用いた場合は、前述のように比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった直後のパルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｌｏとなった時点ｔc1，ｔc2で、論理回路６（６7 ）を用いた場合は、同じくパルス信号Ｖp1＝Ｈｉ，Ｖp2＝Ｈｉとなった時点ｔc1’，ｔc2’でＶp1とＶp2の切替えを行うので、ゲートドライブ信号Ｖｇ’の下側に示すゲートドライブ信号Ｖｇのようにゲートドライブ信号内のＬｏの期間のずれを防ぐことができる。
【０１０２】
（実施例３−３）
図３２は第３発明の第３の実施例（実施例３−３とする）としての制御回路０１０の各部の主要な信号を示す波形図である。ここで同図の（ａ）と（ｂ）はそれぞれパルス発生器５により生成される２種類のパルス信号Ｖp1とＶp2、及びこの各パルス信号を論理回路６を介しゲートドライバ４に与えて主スイッチ素子Ｑ０を駆動した場合における、パルス信号Ｖp1とＶp2それぞれに対応する主スイッチ素子Ｑ０の電流Ｉｄの波形を示す。この制御回路０１０の論理回路６には論理回路６（６7 ）を用いる。
【０１０３】
図３２（ａ）と（ｂ）に示すように本実施例では、パルス信号Ｖp1とＶp2は周波数が等しくＨｉ／Ｌｏ比の異なる信号で、（Ｖp1のＬｏ期間）＞（Ｖp2のＬｏ期間）としている。
図３２（ａ），（ｂ）の主スイッチ素子電流Ｉｄの波形に示すように、パルス信号Ｖp1のＬｏの期間をＴLo1 とし、パルス信号Ｖp2のＬｏの期間をＴLo2 とすると、図１８中の時間ｔ１およびｔ２を、ｔ１＜ＴLo1 ＜Ｔres 、ｔ１＜ＴLo2 ＜Ｔres 、〔但しＴres ：共振周期＝（ｔ１＋ｔ２）〕に設定することにより、パルス信号Ｖp1，Ｖp2のいずれの信号で主スイッチ素子Ｑ０をドライブしても、主スイッチ素子Ｑ０の無電流期間にターンオフを行うことができる。
【０１０４】
図３２（ｃ１），（ｃ２），（ｃ３）は比較器出力Ｖcmp のＨｉ，Ｌｏの切換わり時点で、論理回路６（６7 ）が同図（ａ），（ｂ）に示したパルス信号Ｖp1，Ｖp2を切替えてゲートドライバ４に与えるタイミングの説明図である。
即ち、パルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｈｉの時点（図３２（ｃ１）参照）、またはＶp1＝Ｈｉ，Ｖp2＝Ｌｏの時点（図３２（ｃ２）参照）、または、Ｖp1＝Ｌｏ，Ｖp2＝Ｌｏの時点（図３２（ｃ３）参照）で比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった場合、この時点で直ちにパルス信号Ｖp1とＶp2のゲートドライバ４への入力を切替えると、各図（ｃ１），（ｃ２），（ｃ３）のゲートドライブ信号Ｖｇ’内の期間ｔａおよびｔｂの信号のようにゲートドライブ信号内のＬｏの期間が設定期間からずれを生じる。
【０１０５】
しかしこの問題は論理回路６（６7 ）を用いることにより回避できる。即ち、比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった直後の、パルス信号Ｖp1＝Ｈｉ，且つＶp2＝Ｈｉの時点でＶp1とＶp2の切替えを行うことにより、図３２の各図（ｃ１），（ｃ２），（ｃ３）のゲートドライブ信号Ｖｇ’の下側に示すゲートドライブ信号Ｖｇのようにゲートドライブ信号内のＬｏの期間のずれを防ぐことができる。
【０１０６】
（実施例３−４）
図３３は第３発明の第４の実施例（実施例３−４とする）としての制御回路０１０の各部の主要な信号を示す波形図である。ここで同図の（ａ）と（ｂ）はそれぞれパルス発生器５により生成される２種類のパルス信号Ｖp1とＶp2、及びこの各パルス信号を論理回路６を介しゲートドライバ４に与えて主スイッチ素子Ｑ０を駆動した場合における、パルス信号Ｖp1とＶp2それぞれに対応する主スイッチ素子Ｑ０の電流Ｉｄの波形を示す。この制御回路０１０の論理回路６にも前述の論理回路６（６4 〜６7 ）のいずれかを用いることができる。
【０１０７】
図３３（ａ）と（ｂ）に示すように本実施例では、パルス信号Ｖp1とＶp2は周波数が等しくＨｉ／Ｌｏ比が異なり、さらに立ち上がりエッジを同期させた信号である。そして（Ｖp1のＬｏ期間）＞（Ｖp2のＬｏ期間）としている。
図３３（ａ），（ｂ）の主スイッチ素子電流Ｉｄの波形に示すように、パルス信号Ｖp1のＬｏの期間をＴLo1 とし、パルス信号Ｖp2のＬｏの期間をＴLo2 とすると、図１８中の時間ｔ１およびｔ２を、ｔ１＜ＴLo1 ＜Ｔres 、ｔ１＜ＴLo2 ＜Ｔres 、〔但しＴres ：共振周期＝（ｔ１＋ｔ２）〕に設定することにより、パルス信号Ｖp1，Ｖp2のいずれの信号で主スイッチ素子Ｑ０をドライブしても、主スイッチ素子Ｑ０の無電流期間にターンオフを行うことができる。
【０１０８】
図３３（ｃ）は比較器出力Ｖcmp のＨｉ，Ｌｏの切換わり時点で、当該の論理回路６が同図（ａ），（ｂ）に示したパルス信号Ｖp1，Ｖp2を切替えてゲートドライバ４に与えるタイミングの説明図である。
即ち、パルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｈｉの時点で比較器３の出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった場合、この時点で直ちにパルス信号Ｖp1とＶp2を切替えると、ゲートドライブ信号Ｖｇ’内の期間ｔａおよびｔｂの信号のようにゲートドライブ信号内のＬｏの期間が設定期間からずれを生じる。
【０１０９】
この問題も、論理回路６（６4 〜６7 ）のいずれかを用いて回避できる。即ち、論理回路６（６4 ，６5 ，６6 ）を用いた場合は、前述のように比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった直後のパルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｌｏとなった時点ｔc1，ｔc2で、論理回路６（６7 ）を用いた場合は、同じくパルス信号Ｖp1＝Ｈｉ，Ｖp2＝Ｈｉとなった時点ｔc1’，ｔc2’でＶp1とＶp2の切替えを行うので、ゲートドライブ信号Ｖｇ’の下側に示すゲートドライブ信号Ｖｇのようにゲートドライブ信号内のＬｏの期間のずれを防ぐことができる。
【０１１０】
（実施例３−５）
図３４は第３発明の第５の実施例（実施例３−５とする）としての制御回路０１０の各部の主要な信号を示す波形図である。ここで同図の（ａ）と（ｂ）はそれぞれパルス発生器５により生成される２種類のパルス信号Ｖp1とＶp2、及びこの各パルス信号を論理回路６を介しゲートドライバ４に与えて主スイッチ素子Ｑ０を駆動した場合における、パルス信号Ｖp1とＶp2それぞれに対応する主スイッチ素子Ｑ０の電流Ｉｄの波形を示す。この制御回路０１０の論理回路６にも前述の論理回路６（６4 〜６7 ）のいずれかを用いることができる。
【０１１１】
図３４（ａ）と（ｂ）に示すように本実施例では、パルス信号Ｖp1とＶp2は周波数が等しくＨｉ／Ｌｏ比が異なり、さらに立ち下がりエッジを同期させた信号である。そして（Ｖp1のＬｏ期間）＞（Ｖp2のＬｏ期間）としている。
図３４（ａ），（ｂ）の主スイッチ素子電流Ｉｄの波形に示すように、パルス信号Ｖp1のＬｏの期間をＴLo1 とし、パルス信号Ｖp2のＬｏの期間をＴLo2 とすると、図１８中の時間ｔ１およびｔ２を、ｔ１＜ＴLo1 ＜Ｔres 、ｔ１＜ＴLo2 ＜Ｔres 、〔但しＴres ：共振周期＝（ｔ１＋ｔ２）〕に設定することにより、パルス信号Ｖp1，Ｖp2のいずれの信号で主スイッチ素子をドライブしても、主スイッチ素子Ｑ０の無電流期間にターンオフを行うことができる。
【０１１２】
図３４（ｃ）は比較器出力Ｖcmp のＨｉ，Ｌｏの切換わり時点で、当該の論理回路６が同図（ａ），（ｂ）に示したパルス信号Ｖp1，Ｖp2を切替えてゲートドライバ４に与えるタイミングの説明図である。
即ち、パルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｈｉの時点で比較器３の出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった場合、この時点で直ちにパルス信号Ｖp1とＶp2を切替えると、ゲートドライブ信号Ｖｇ’内の期間ｔａおよびｔｂの信号のようにゲートドライブ信号内のＬｏの期間が設定期間からずれを生じる。
【０１１３】
この問題も、論理回路６（６4 〜６7 ）のいずれかを用いて回避できる。即ち、論理回路６（６5 ，６7 ）を用いた場合は、前述のように比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった直後のパルス信号Ｖp1＝Ｈｉ，Ｖp2＝Ｈｉとなった時点ｔc1，ｔc2で、論理回路６（６4 ，６6 ）を用いた場合は、同じくパルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｌｏとなった時点ｔc1’，ｔc2’でＶp1とＶp2の切替えを行うので、ゲートドライブ信号Ｖｇ’の下側に示すゲートドライブ信号Ｖｇのようにゲートドライブ信号内のＬｏの期間のずれを防ぐことができる。
【０１１４】
【発明の効果】
第１発明によれば、従来、ＰＷＭ制御のためにスイッチングＤＣ−ＤＣコンバータ出力電圧の設定値に対する偏差の増幅電圧と比較する三角波の周波数を、コンバータの主スイッチ素子をオン／オフ駆動するスイッチング周波数より低くし、
主スイッチ素子をオン／オフ駆動するゲートドライブ信号の元信号となるパルス信号として周波数が等しくＨｉ／Ｌｏ比の異なる２つのパルス信号を生成し、コンバータの出力電圧を一定に保つように前記偏差の増幅電圧と三角波との比較結果のＨｉ／Ｌｏに応じて、それぞれ２つのパルス信号の所定の一方と他方とを切替え選択して電流増幅し、ゲートドライブ信号とするようにしたので、
三角波の低周波化により三角波発生器内の比較器の遅延の影響なしに主スイッチ素子の高速ドライブが可能となり、三角波の安定性を維持できると共に三角波発生器の消費電流を低減でき、さらにスイッチングの高速化による磁気素子の小型化、従ってスイッチングＤＣ−ＤＣコンバータの小型化が可能になる。
【０１１５】
また、出力電圧を一定に維持するために出力電圧を上昇側／下降側に切替える（つまり、２つのパルス信号を切替え選択する）制御には、従来と同様に三角波を用いているため、過度の外乱に対しても安定した制御が可能であり、誤動作に対して従来の回路方式と同程度の抑制能力を確保できる。
例えば、スイッチング周波数を５ＭＨｚとしたとき、三角波の周波数をスイッチング周波数の１／５とすることにより、三角波発生器の消費電流を従来の回路と比較して１／５とすることができ、制御回路の消費電流を全体の２ｍＡに対し、３５０μＡ低減することができた。
【０１１６】
また第２発明によれば、スイッチングＤＣ−ＤＣコンバータを電圧共振型とし、主スイッチ素子のターンオンが電圧共振動作時における主スイッチ素子の無電圧期間に行われるように、第１発明における主スイッチ素子を駆動するゲートドライブ信号の元信号となる２つのパルス信号の主スイッチ素子をオフする期間を共振周期に対応する所定値に保つようにしたので、
主スイッチ素子のターンオン時のスイッチング損失を確実に低減することが可能となる。
【０１１７】
また第３発明によれば、スイッチングＤＣ−ＤＣコンバータを電流共振型とし、主スイッチ素子のターンオフが電流共振動作時における主スイッチ素子の無電流期間に行われるように、第１発明における主スイッチ素子を駆動するゲートドライブ信号の元信号となる２つのパルス信号の主スイッチ素子をオンする期間を共振周期に対応する所定値に保つようにしたので、
主スイッチ素子のターンオフ時のスイッチング損失を確実に低減することが可能となる。
【図面の簡単な説明】
【図１】第１〜第３発明の実施例としての制御回路の基本構成を示す図
【図２】第１発明の制御回路に用いる論理回路の第１の実施例を示す図
【図３】第１発明の制御回路に用いる論理回路の第２の実施例を示す図
【図４】第１発明の制御回路に用いる論理回路の第３の実施例を示す図
【図５】第２，第３発明の制御回路に用いる論理回路の第１の実施例を示す図
【図６】第２，第３発明の制御回路に用いる論理回路の第２の実施例を示す図
【図７】第２，第３発明の制御回路に用いる論理回路の第３の実施例を示す図
【図８】第２，第３発明の制御回路に用いる論理回路の第４の実施例を示す図
【図９】降圧型スイッチングＤＣ−ＤＣコンバータの主回路構成例を示す図
【図１０】従来の制御回路の構成図
【図１１】図１０の動作説明用の波形図
【図１２】制御回路における三角波発生器の基本構成を示す図
【図１３】三角波の周波数増加時の三角波出力電圧の変化を示す特性図
【図１４】電圧共振・降圧型スイッチングＤＣ−ＤＣコンバータの主回路構成例を示す図
【図１５】図１４の主スイッチ素子の電圧，電流及びゲートドライブ信号の望ましい波形の例を示す図
【図１６】図１４の主スイッチ素子の電圧，電流及びゲートドライブ信号の望ましくない波形の例を示す図
【図１７】電流共振・降圧型スイッチングＤＣ−ＤＣコンバータの主回路構成例を示す図
【図１８】図１７の主スイッチ素子の電圧，電流及びゲートドライブ信号の望ましい波形の例を示す図
【図１９】図１７の主スイッチ素子の電圧，電流及びゲートドライブ信号の望ましくない波形の例を示す図
【図２０】第１発明の第１の実施例としてのゲートドライブ信号を説明する波形図
【図２１】第１発明の第２の実施例としてのゲートドライブ信号を説明する波形図
【図２２】第１発明の第３の実施例としてのゲートドライブ信号を説明する波形図
【図２３】第１発明の第４の実施例としてのゲートドライブ信号を説明する波形図
【図２４】第１発明の第５の実施例としてのゲートドライブ信号を説明する波形図
【図２５】第２発明の第１の実施例としてのゲートドライブ信号を説明する波形図
【図２６】第２発明の第２の実施例としてのゲートドライブ信号を説明する波形図
【図２７】第２発明の第３の実施例としてのゲートドライブ信号を説明する波形図
【図２８】第２発明の第４の実施例としてのゲートドライブ信号を説明する波形図
【図２９】第２発明の第５の実施例としてのゲートドライブ信号を説明する波形図
【図３０】第３発明の第１の実施例としてのゲートドライブ信号を説明する波形図
【図３１】第３発明の第２の実施例としてのゲートドライブ信号を説明する波形図
【図３２】第３発明の第３の実施例としてのゲートドライブ信号を説明する波形図
【図３３】第３発明の第４の実施例としてのゲートドライブ信号を説明する波形図
【図３４】第３発明の第５の実施例としてのゲートドライブ信号を説明する波形図
【符号の説明】
０１０ 制御回路
０２ 半波電圧共振スイッチ回路
０３ 半波電流共振スイッチ回路
１ ＯＰアンプ
２ 三角波発生器
３ 比較器
４ ゲートドライバ
５ パルス発生器
６（６1 〜６7 ） 論理回路
２１，２２ 比較器
２３ ＲＳフリップフロップ
２４ インバータ
１０１ 降圧型スイッチングＤＣ−ＤＣコンバータ
１０２ 電圧共振・降圧型スイッチングＤＣ−ＤＣコンバータ
１０３ 電流共振・降圧型スイッチングＤＣ−ＤＣコンバータ
Ｃin 入力コンデンサ
Ｃout 出力平滑コンデンサ
Ｃosc 三角波生成用コンデンサ
Ｃｒ 共振用コンデンサ
Ｄ０ フライホイールダイオード
Ｄ１ ダイオード
ＩＳ１，ＩＳ２ 定電流源
Ｌ０ チョークコイル
Ｌｒ 共振用インダクタンス
Ｑ０ 主スイッチ素子
Ｒ１，Ｒ２，Ｒ１１〜Ｒ１３ 抵抗
ＳＷ１，ＳＷ２ スイッチ
Ｔres ＝（ｔ１＋ｔ２） 共振周期
Ｖcmp 比較器出力
Ｖｇ ゲートドライブ信号
Ｖin 入力直流電圧
Ｖop ＯＰアンプ出力
Ｖosc 三角波
Ｖout 出力直流電圧
Ｖｐ，Ｖp1，Ｖp2 パルス信号
Ｖref 基準電圧
【発明の属する技術分野】
本発明は、スイッチングＤＣ−ＤＣコンバータ（スイッチング電源とも略記する）の出力直流電圧を一定とするように出力直流電圧の設定値と検出値との偏差を増幅した電圧と三角波との比較を行い、入力直流電圧を断続する半導体スイッチ素子のオン／オフを制御するスイッチング電源用の制御回路であって、
特に安定に三角波を発振させると共に三角波発生回路の損失を低減し、且つ半導体スイッチ素子をオン／オフするスイッチング周波数を高めて磁気素子を小型化できるようにし、さらに半導体スイッチ素子のスイッチング損失を低減するためにスイッチング電源を電圧共振型または電流共振型とする場合にも、スイッチング電源の制御可能な出力直流電圧の可変範囲を狭めることなく、確実にスイッチング損失を低減できるようにしたスイッチングＤＣ−ＤＣコンバータ用制御回路に関する。
なお以下各図において同一の符号は同一もしくは相当部分を示す。
【０００２】
【従来の技術】
図９はスイッチングＤＣ−ＤＣコンバータの一例である降圧型ＤＣ−ＤＣコンバータ１０１の主回路構成を示す。一般にスイッチングＤＣ−ＤＣコンバータは、入力直流電圧Ｖinを所定の周波数で断続するスイッチ素子である半導体トランジスタＱ０（本例ではＰチャネルＭＯＳＦＥＴ、以下では主スイッチ素子という）、主スイッチ素子Ｑ０のオン時にエネルギを蓄積する磁気素子（本例ではチョークコイル）Ｌ０、出力平滑用コンデンサＣout 、出力直流電圧Ｖout を一定にするように主スイッチ素子Ｑ０をオン／オフ駆動する制御回路０１等から構成され、入力直流電圧Ｖinとして取り込んだ、電池等が出力する電圧をその変動に関わりなく、電子機器等の負荷の駆動に必要な一定の直流電圧に変換し、出力直流電圧Ｖout として出力する装置である。
【０００３】
なお、図９において、Ｃinは入力直流電圧Ｖinの平滑を保つ入力コンデンサ、Ｄ０は主スイッチ素子Ｑ０のオフ時に負荷電流の転流路となるフライホイールダイオードである。
制御回路０１が出力直流電圧Ｖout を一定とするために主スイッチ素子Ｑ０をオン／オフ駆動する制御方式には、通常、ＰＷＭ（パルス幅変調）制御方式が用いられている。
【０００４】
図１０は従来の制御回路０１の構成例としてＰＷＭ制御ＩＣの回路を示す。また図１１は図１０内のＯＰアンプ１の出力Ｖop，三角波発生器２の出力としての三角波Ｖosc ，比較器３の出力Ｖcmp およびゲートドライバ４の出力としてのゲートドライブ信号Ｖｇの各電圧波形を示す。
図１１を参照しつつ図１０を説明すると、出力直流電圧Ｖout を抵抗Ｒ１，Ｒ２を介して分圧した出力直流電圧Ｖout の帰還電圧（検出電圧）と基準電圧Ｖref との差電圧（偏差電圧）がＯＰアンプ１によって増幅され、ＯＰアンプ１の出力Ｖopと三角波発生器２の出力Ｖosc が比較器３により比較され、比較器３からコンバータ出力電圧Ｖout の変動に応じた幅の矩形波Ｖcmp が出力される。
【０００５】
即ち、本例ではコンバータ出力電圧Ｖout が設定値に対して過大になろうとすると、出力電圧Ｖout の帰還電圧がＯＰアンプ１の（−）入力端子に、基準電圧Ｖref がＯＰアンプ１の（＋）入力端子にそれぞれ入力されていることから、ＯＰアンプ出力Ｖopが低下する。
ＯＰアンプ出力Ｖopは比較器３の（−）入力端子に、三角波Ｖosc は比較器３の（＋）入力端子にそれぞれ入力されていることから、ＯＰアンプ出力Ｖopが低下すると三角波Ｖosc がＯＰアンプ出力Ｖopを上回る期間としての比較器出力Ｖcmp のＨｉの期間（本例では、主スイッチ素子Ｑ０をオフする期間）が増加、三角波Ｖosc がＯＰアンプ出力Ｖopを下回る期間としての比較器出力Ｖcmp のＬｏの期間（本例では、主スイッチ素子Ｑ０をオンする期間）が減少し、出力電圧Ｖout を下げて正常値に戻すように動作する。
【０００６】
逆にコンバータ出力電圧Ｖout が設定値に対して過小になろうとすると、ＯＰアンプ出力Ｖopが上昇し、比較器出力Ｖcmp のＨｉの期間（主スイッチ素子のオフ期間）が減少、Ｌｏの期間（主スイッチ素子のオン期間）が増加し、出力電圧Ｖout を上げて正常値に戻すように動作する。
ゲートドライバ４は、このＬｏ／Ｈｉの比較器出力Ｖcmp を電流増幅した信号としてのゲートドライブ信号Ｖｇを主スイッチ素子Ｑ０のゲートへ出力し、主スイッチ素子Ｑ０（本例ではＰチャネルＭＯＳＦＥＴ）を、それぞれオン／オフに駆動する。
【０００７】
図１１から分かるように、三角波Ｖosc の周波数と主スイッチ素子Ｑ０のオン／オフのスイッチング周波数が等しく、ＯＰアンプ出力Ｖopに応じてゲートドライブ信号Ｖｇのパルス幅、つまり主スイッチ素子Ｑ０のオン時間（またはオフ時間）が変化し、従ってオン時間比率〔＝（オン時間）／（スイッチング周期）〕〔またはオフ時間比率＝（オフ時間）／（スイッチング周期）〕が変化している。
【０００８】
図１２は一般に用いられている三角波発生器２の概略の構成を示す。同図において、Ｖddは三角波発生器２の電源電圧、Ｖref は基準電圧、ＶＨおよびＶＬは基準電圧Ｖref を抵抗Ｒ１１〜Ｒ１３を用いて分圧した電圧値、２１および２２はそれぞれコンデンサＣosc の両端電圧と分圧電圧ＶＨおよびＶＬとを比較する比較器である。また、ＩＳ１，ＩＳ２はそれぞれＭＯＳＦＥＴなどから構成され、互いに等しい電流を流す定電流源、ＳＷ１，ＳＷ２はそれぞれＭＯＳＦＥＴなどから構成されたスイッチである。
【０００９】
図１２の動作を述べると、いまスイッチＳＷ１がオンで定電流源ＩＳ１を介しコンデンサＣosc が充電され、その両端電圧が増加しているとする。コンデンサＣosc の両端電圧がＶＨを超えると比較器２１の出力がＬｏとなり、比較器２２の出力はＨｉであることから、ＲＳフリップフロツプ２３の出力ＱはＨｉとなり、スイッチＳＷ１はオフされ、スイッチＳＷ２はインバータ２４を介してオンされる。よって定電流源ＩＳ２を介しコンデンサＣosc の放電が始まり、その両端電圧が低下する。
【００１０】
次に、コンデンサＣosc の両端電圧がＶＬより低くなると、比較器２２の出力がＬｏとなり、比較器２１の出力はＨｉであることから、ＲＳフリップフロツプ２３の出力ＱはＬｏとなり、スイッチＳＷ１はオンされ、スイッチＳＷ２はインバータ２４を介してオフされる。よって定電流源ＩＳ１を介しコンデンサＣosc の充電が始まり、その両端電圧が増加する。このようにしてコンデンサＣosc の両端電圧は最大値をＶＨとし、最小値をＶＬとする三角波Ｖosc となる。
【００１１】
次に、図９の主スイッチ素子Ｑ０のスイッチング損失を低減するために、共振スイッチ回路を用いるようにした共振型のスイッチングＤＣ−ＤＣコンバータについて説明する。
図１４は代表的な共振スイッチ回路の一例である半波電圧共振スイッチ回路０２を用いた共振型コンバータとしての電圧共振・降庄型スイッチングＤＣ−ＤＣコンバータ１０２の主回路構成例を示す。
【００１２】
ここで、電圧共振型コンバータ１０２は図９の通常のコンバータ１０１に対して、主スイッチ素子Ｑ０と直列に順方向にダイオードＤ１が、主スイッチ素子Ｑ０とダイオードＤ１との直列回路に並列に共振用コンデンサＣｒが、フライホイールダイオードＤ０と直列に共振用インダクタンスＬｒがそれぞれ付加されて構成されている。
【００１３】
そして半波電圧共振スイッチ回路０２は主スイッチ素子Ｑ０，ダイオードＤ１，共振用コンデンサＣｒ，フライホイールダイオードＤ０，共振用インダクタンスＬｒからなる。
この電圧共振型コンバータ１０２は主スイッチ素子Ｑ０がオフの期間に、主スイッチ素子Ｑ０の両端電圧を正弦波状にし、その電圧が０Ｖに達した後に主スイッチ素子Ｑ０をオンすることによりスイッチング損失を低減する。
【００１４】
図１５は図１４の主スイッチ素子Ｑ０のゲートを駆動するゲートドライブ信号Ｖｇと、同素子Ｑ０の両端電圧（ドレイン・ソース間電圧）Ｖdsおよび電流（ドレイン電流）Ｉd の各波形を示す。
次に図１４，図１５を用いて半波電圧共振スイッチ回路０２の動作を説明する。ここでは、主スイッチ素子Ｑ０にＰチャネルＭＯＳＦＥＴを用いた場合を示す。従ってゲートドライブ信号ＶｇがＨｉの時、主スイッチ素子Ｑ０はオフし、ゲートドライブ信号ＶｇがＬｏの時、主スイッチ素子Ｑ０はオンする。そして主スイッチ素子Ｑ０のオフ期間に共振用コンデンサ（容量とも略記する）Ｃｒと共振用インダクタンス（コイルとも略記する）Ｌｒとの共振により素子Ｑ０の両端電圧Ｖdsは正弦波状になる。
【００１５】
即ち、主スイッチ素子Ｑ０がオフされるとチョークコイルＬ０がそれまでの電流（この場合、図１５のドレイン電流Ｉd に等しい）を維持しようとすることから、容量Ｃｒが先ずこの電流を供給するため、先ず容量Ｃｒの両端電圧が主スイッチ素子Ｑ０の順方向（正方向とする）に増大し、この容量Ｃｒの電圧が入力電圧Ｖin以上になるとダイオードＤ０も導通してコイルＬｒの電流も０から増加を開始する。このようにしてＣｒとＬｒによる共振が始まり容量Ｃｒの電圧はほぼ水平軸が入力電圧Ｖin分、正方向（図１５の上方向）に移動した正弦波状の波形で推移する。
【００１６】
図１５にはこの容量Ｃｒの正弦波状電圧の正側の期間がｔ１、負側の期間がｔ２で示される。なお、期間（ｔ１＋ｔ２）＝Ｔres はこのＬＣ共振の周期となる。ここで、期間ｔ１における容量Ｃｒの正側の電圧は主スイッチ素子Ｑ０に印加され、そのドレイン・ソース間電圧Ｖdsとなるが、期間ｔ２における負側の電圧はダイオードＤ１に阻止されるため主スイッチ素子Ｑ０には印加されず、図１５のドレイン・ソース間電圧Ｖdsの波形は破線で示されている。
【００１７】
主スイッチ素子Ｑ０が次にオンする時点が期間ｔ２内に納まれば、素子Ｑ０がオンする時にすでに素子電圧Ｖds＝０Ｖであるため、主スイッチ素子Ｑ０のターンオン時のスイッチング損失が０Ｗとなる。
図１７は半波電流共振スイッチ回路０３を用いた電流共振・降庄型スイッチングＤＣ−ＤＣコンバータ１０３の主回路構成例を示す。ここで、電流共振型コンバータ１０３は図９のコンバータ１０１に対して、主スイッチ素子Ｑ０と直列に順方向のダイオードＤ１と共振用インダクタンスＬｒが付加され、さらにフライホイールダイオードＤ０と並列に共振用コンデンサＣｒが付加されて構成されている。
【００１８】
そして半波電流共振スイッチ回路０３は主スイッチ素子Ｑ０，ダイオードＤ１，共振用インダクタンス（コイル）Ｌｒ，フライホイールダイオードＤ０，共振用コンデンサ（容量）Ｃｒからなる。
この電流共振型コンバータ１０３は主スイッチ素子Ｑ０がオンの期間に、主スイッチ素子Ｑ０の電流を正弦波状にし、その電流が０Ａに達した後に主スイッチ素子Ｑ０をオフすることによりスイッチング損失を低減する。
【００１９】
図１８は図１７の主スイッチ素子Ｑ０のゲートを駆動するゲートドライブ信号Ｖｇと、同素子Ｑ０の電流（ドレイン電流）Ｉd および両端電圧（ドレイン・ソース間電圧）Ｖdsの各波形を示す。
次に図１７，図１８を用いて半波電流共振スイッチ回路０３の動作を説明する。ここでも、主スイッチ素子Ｑ０にＰチャネルＭＯＳＦＥＴを用いた場合を示す。従ってゲートドライブ信号ＶｇがＨｉの時、主スイッチ素子Ｑ０はオフし、ゲートドライブ信号ＶｇがＬｏの時、主スイッチ素子Ｑ０はオンする。そして主スイッチ素子Ｑ０のオン期間に容量ＣｒとコイルＬｒの共振により素子Ｑ０の電流Ｉd が正弦波状になる。
【００２０】
即ち、主スイッチ素子Ｑ０がオンされる以前はフライホイールダイオードＤ０が導通しチョークコイルＬ０は負荷側へ供給する電流を維持している。ここで主スイッチ素子Ｑ０がオンされるとコイルＬｒの電流（つまり素子Ｑ０の電流Ｉd ）が先ず０から立上がって行き、このコイルＬｒの電流がチョークコイルＬ０の維持電流以上になるとダイオードＤ０が不導通となり容量Ｃｒの充電が始まることから、以後ＣｒとＬｒによる共振が始まる。
【００２１】
その結果、コイルＬｒの電流（つまり素子Ｑ０のドレイン電流Ｉd ）はほぼ水平軸がチョークコイルＬ０の維持電流分、正方向（図１８の上方向）に移動した正弦波状の波形で推移し、ｔ１で示される期間は正方向に流れるが、直列のダイオードＤ１の存在のため負方向には流れず、ｔ２で示される期間は０のままになる。
【００２２】
この期間ｔ２は期間ｔ１の終端の時点から容量ＣｒがチョークコイルＬ０の維持電流を供給しつつ放電し、容量Ｃｒの電圧が入力電圧Ｖinに等しくなる迄の期間として定まる。しかし図１８には、期間ｔ２は便宜上、図１５に対応する形で上記正方向の正弦波状電流に続く仮想の負方向の電流（破線）の期間として示されている。なお、ここで期間（ｔ１＋ｔ２）を共振周期Ｔres とする。
【００２３】
このようにして図１８は、図１５に対し素子Ｑ０のドレイン・ソース間電圧Ｖdsとドレイン電流Ｉｄの波形が入れ代わり、且つ主スイッチ素子Ｑ０のオン期間に正弦波状ドレイン電流Ｉｄが流れる図となっている。
図１８においても、主スイッチ素子Ｑ０がオフする時点が期間ｔ２内に納まれば、主スイッチ素子Ｑ０がオフする時にすでにスイッチ素子電流Ｉｄ＝０Ａであるため、主スイッチ素子Ｑ０のターンオフ時のスイッチング損失が０Ｗとなる。
【００２４】
なお、実際上は期間ｔ１に若干の余裕時間を加えた、回路定数等によって定まる一定の時間（従ってこの時間は共振周期Ｔres ＝（ｔ１＋ｔ２）に対応した所定時間とすることができる）を主スイッチ素子Ｑ０のオフ時間（電圧共振型スイッチ回路の場合）またはオン時間（電流共振型スイッチ回路の場合）とすることで、それぞれ主スイッチ素子のターンオン時またはターンオフ時のスイッチング損失を０とすることができる。
【００２５】
【発明が解決しようとする課題】
（課題１）
ところで、図１０に示した従来の制御回路０１の回路方式では、スイッチングＤＣ−ＤＣコンバータを小型化するためにスイッチング周波数を高周波化したい場合、三角波Ｖosc も高周波化することが必要である。しかし三角波を高周波化すると、特にＭＨｚ帯以上では、図１２に示した比較器２１，２２の遅延時間によるコンデンサＣosc の充放電の切替わりのタイミングの遅れが顕著となる。
【００２６】
このため図１３に示すように、三角波の周波数（横軸）の増加に伴い三角波Ｖosc の最大電圧Ｖmax がＶＨよりも増加すると共に最小電圧Ｖmin がＶＬよりも減少して、三角波Ｖosc の振幅Ｖp-p が増加する。これにより、ＭＨｚ帯でのスイッチングでは、ＤＣ−ＤＣコンバータの動作の安定性が損なわれるという問題がある。
【００２７】
この問題を回避するには、スイッチング周波数が数ＭＨｚの場合、比較器２１，２２の遅延時間を１ｎｓ程度まで高速化すればよいが、その場合には新たに比較器２１，２２の消費電流が増加するという問題が生ずる。例えば、２μｍルールのＣＭＯＳプロセスで製作した比較器では、遅延時間が１０ｎｓの場合に消費電流が３０μＡ程度であるのに対し、遅延時間が１ｎｓの場合には消費電流は約３００μＡになる。
【００２８】
（課題２）
次に図１４および図１７に示した共振スイッチ回路を用いる場合の問題を述べる。図１４の電圧共振型コンバータの場合、ＰＷＭ制御により主スイッチ素子Ｑ０のオフ時間比率が大きくなって、図１５中の期間（ｔ１＋ｔ２）で示される共振周期Ｔres が素子Ｑ０のオフ期間よりも短くなると、図１６に示すように素子Ｑ０のターンオン前に素子電圧Ｖdsは再び増加し、ターンオン時にＶds＞０Ｖとなる。よって図１６中のＴで示されるターンオン期間にスイッチング損失が発生することになる。
【００２９】
この現象を回避するには、主スイッチ素子Ｑ０のオフ時間比率の制限を設けるリミット回路を追加する等の必要があり、またこのとき、素子Ｑ０のオフ期間の許容時間が制限されることになり、スイッチングＤＣ−ＤＣコンバータ１０２の出力電圧Ｖout の制御可能な可変範囲を減少させることになる。
同様に、図１７の電流共振型コンバータの場合、ＰＷＭ制御により主スイッチ素子Ｑ０のオン時間比率が大きくなり、図１８中の期間（ｔ１＋ｔ２）で示される共振周期Ｔres が素子Ｑ０のオン期間よりも短くなると、図１９に示すように素子Ｑ０のターンオフ前にスイッチ素子電流Ｉｄが再び増加し、ターンオフ時にＩｄ＞０Ａとなる。よって図１９中のＴで示されるターンオフ期間にスイッチング損失が発生することになる。
【００３０】
この現象を回避するには、主スイッチ素子Ｑ０のオン時間比率の制限を設けるリミット回路を追加する等の必要が有り、またこのとき、素子Ｑ０のオン期間の許容時間が制限されることになり、スイッチングＤＣ−ＤＣコンバータ１０３の出力電圧Ｖout の制御可能な可変範囲を減少させることになる。
本発明の目的は、三角波発生器内の比較器を高速化せず三角波を安定に発生させ、比較器の消費電流増加を防ぐ一方、主スイッチ素子の高速スイッチングを可能にして上記の課題１を解決すると共に、
スイッチングＤＣ−ＤＣコンバータを共振型とした場合、コンバータ出力電圧の制御可能な可変範囲を減少させることなく、電圧共振型コンバータの場合には主スイッチ素子のオフ時間を一定にして主スイッチ素子のターンオン損失を０とし、電流共振型コンバータの場合には主スイッチ素子のオン時間を一定にして主スイッチ素子のターンオフ損失を０とすることで上記の課題２を解決することができる、スイッチングＤＣ−ＤＣコンバータ用制御回路を提供することにある。
【００３１】
【課題を解決するための手段】
前記の課題を解決するために、請求項１のスイッチングＤＣ−ＤＣコンバータ用制御回路は、
入力直流電圧（Ｖin）を半導体スイッチ素子（Ｑ０）を介し所定の第１の周波数で断続して安定な出力直流電圧（Ｖout ）を生成出力するスイッチングＤＣ−ＤＣコンバータ（１０１など）における前記半導体スイッチ素子のオン／オフを制御する制御回路（０１０）であって、
前記第１の周波数よりも低い所定の第２の周波数で所定の最大値と所定の最小値を持つ三角波（Ｖosc ）を生成する三角波発生手段（三角波発生器２）と、
設定電圧（基準電圧Ｖref ）に対する前記出力直流電圧（分圧抵抗Ｒ１，Ｒ２による検出帰還電圧）の偏差電圧を演算増幅する手段（ＯＰアンプ１）と、
該偏差電圧の演算増幅値（Ｖop）と前記三角波とのレベルを比較する比較手段（比較器３）と、
前記第１の周波数で、Ｈｉの期間とＬｏの期間がそれぞれ前記半導体スイッチ素子のオンとオフ、又はオフとオンのいずれか所定の一方に対応し、少なくとも所定の複数周期ごとの該Ｈｉの期間とＬｏの期間の比が異なる２つのパルス信号（Ｖp1とＶp2、又はＶｐとその加工信号）を生成し、
前記比較手段により前記三角波のレベルが前記偏差電圧の演算増幅値より大きいと判断される期間は前記２つのパルス信号のうち前記所定の複数周期において前記半導体スイッチ素子をオフする期間の割合の大きいパルス信号を、前記偏差電圧の演算増幅値が前記三角波のレベルより大きいと判断される期間は前記２つのパルス信号のうち前記所定の複数周期において前記半導体スイッチ素子をオンする期間の割合の大きいパルス信号をそれぞれ選択し、該選択されたパルス信号により（電流増幅し、ゲートドライブ信号Ｖｇとして）前記半導体スイッチ素子をオン／オフ駆動するドライブ信号生成手段（パルス発生器５，論理回路６，ゲートドライバ４など）とを備えたものとする。
【００３２】
また請求項２のスイッチングＤＣ−ＤＣコンバータ用制御回路は、請求項１に記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、
このスイッチングＤＣ−ＤＣコンバータを（半波電圧共振スイッチ回路０２を用いることにより）前記半導体スイッチ素子のオフ期間に、該半導体スイッチ素子の両端に（共振インダクタンスＬｒと共振コンデンサＣｒによる）ＬＣ共振に基づく正弦波状の共振電圧が加わる電圧共振型（コンバータ１０２など）として構成し、
前記２つのパルス信号のＨｉまたはＬｏの期間のうち、前記半導体スイッチ素子のオフに対応する期間の終端が、この半導体スイッチ素子に加わる共振電圧の無電圧となる期間に入るように、該オフに対応する期間を〔共振周期Ｔres ＝（ｔ１＋ｔ２）からなる〕前記ＬＣ共振の１または所定の複数周期に対応した所定の１または複数の長さとし、該複数の長さの期間は当該のパルス信号上に時系列に規則的に配列されてなるようにする。
【００３３】
また請求項３のスイッチングＤＣ−ＤＣコンバータ用制御回路は、請求項２に記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、
前記ドライブ信号生成手段が、〔論理回路６（６4 〜６7 ）などを介し〕前記半導体スイッチ素子のオフに対応する期間が前記所定の長さの何れかに維持されるように、前記２つのパルス信号を切り替えるようにする。
【００３４】
また請求項４のスイッチングＤＣ−ＤＣコンバータ用制御回路は、請求項１に記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、
このスイッチングＤＣ−ＤＣコンバータを（半波電流共振スイッチ回路０３を用いることにより）前記半導体スイッチ素子のオン期間に、該半導体スイッチ素子に（共振インダクタンスＬｒと共振コンデンサＣｒによる）ＬＣ共振に基づく正弦波状の共振電流が流れる電流共振型（コンバータ１０３など）として構成し、
前記２つのパルス信号のＨｉまたはＬｏの期間のうち、前記半導体スイッチ素子のオンに対応する期間の終端が、この半導体スイッチ素子に流れる共振電流の無電流となる期間に入るように、該オンに対応する期間を〔共振周期Ｔres ＝（ｔ１＋ｔ２）からなる〕前記ＬＣ共振の１または所定の複数周期に対応した所定の１または複数の長さとし、該複数の長さの期間は当該のパルス信号上に時系列に規則的に配列されてなるようする。
【００３５】
また請求項５のスイッチングＤＣ−ＤＣコンバータ用制御回路は、請求項４に記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、
前記ドライブ信号生成手段が、〔論理回路６（６4 〜６7 ）などを介し〕前記半導体スイッチ素子のオンに対応する期間が前記所定の長さの何れかに維持されるように、前記２つのパルス信号を切り替えるようにする。
【００３６】
また請求項６のスイッチングＤＣ−ＤＣコンバータ用制御回路は、請求項１に記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、
（パルス信号Ｖｐのパルス発生器５と論理回路６（６2 ）を用いることなどにより）前記２つのパルス信号の内の一方がＨｉ又はＬｏの固定信号であるようにする。
【００３７】
また請求項７のスイッチングＤＣ−ＤＣコンバータ用制御回路は、請求項１に記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、
（パルス信号Ｖｐのパルス発生器５と論理回路６（６3 ）を用いることなどにより）前記２つのパルス信号の内の一方が他方の反転信号であるようにする。
また請求項８のスイッチングＤＣ−ＤＣコンバータ用制御回路は、請求項２または３に記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、
前記２つのパルス信号の内の一方が前記半導体スイッチ素子のオンに対応するＨｉ又はＬｏの固定信号であるようにする。
【００３８】
また請求項９のスイッチングＤＣ−ＤＣコンバータ用制御回路は、請求項４または５に記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、
前記２つのパルス信号の内の一方が前記半導体スイッチ素子のオフに対応するＨｉ又はＬｏの固定信号であるようにする。
また請求項１０のスイッチングＤＣ−ＤＣコンバータ用制御回路は、請求項１ないし５のいずれかに記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、
前記２つのパルス信号の内の一方が、他方のＨｉまたはＬｏの期間を所定間隔ごとにそれぞれＬｏまたはＨｉのままに維持してなるものであるようにする。
【００３９】
また請求項１１のスイッチングＤＣ−ＤＣコンバータ用制御回路は、請求項１ないし５のいずれかに記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、
前記２つのパルス信号の立上がりエッジまたは立下がりが同期してなるようにする。
【００４０】
本発明の作用は次の如くである。即ち、主として請求項１に関わる発明（第１発明という）においては、従来、ＰＷＭ制御のためにスイッチングＤＣ−ＤＣコンバータの出力電圧の設定値に対する偏差を増幅した電圧と比較する三角波の周波数を、コンバータの主スイッチ素子をオン／オフ駆動するスイッチング周波数より低くし、
主スイッチ素子をオン／オフ駆動するゲートドライブ信号の元信号となるパルス信号として周波数が等しくＨｉ／Ｌｏ比の異なる２つのパルス信号を生成し、
コンバータの出力電圧を一定に保つように前記偏差を増幅した電圧と三角波との比較結果のＨｉ／Ｌｏに応じて、それぞれ２つのパルス信号の所定の一方と他方とを切替え選択して電流増幅のうえゲートドライブ信号とすることで、
三角波の低周波化により三角波発生器内の比較器の遅延の影響なしに、且つ三角波発生器の消費電流を低減しながら、主スイッチ素子の高速ドライブを可能とし、磁気素子の小型化、従ってスイッチングＤＣ−ＤＣコンバータの小型化を可能にする。
【００４１】
また、主として請求項２，３に関わる発明（第２発明という）においては、スイッチングＤＣ−ＤＣコンバータを電圧共振型とし、主スイッチ素子のターンオンが電圧共振動作時における主スイッチ素子の無電圧期間に行われるように、第１発明の制御回路において、主スイッチ素子を駆動するゲートドライブ信号の元信号となる２つのパルス信号における主スイッチ素子をオフする期間を共振周期に対応する所定値に保つようにして、コンバータ出力電圧の制御可能な可変範囲を減少させることなく、主スイッチ素子のターンオン時のスイッチング損失を低減し、
また、主として請求項４，５に関わる発明（第３発明という）においては、スイッチングＤＣ−ＤＣコンバータを電流共振型とし、主スイッチ素子のターンオフが電流共振動作時における主スイッチ素子の無電流期間に行われるように、第１発明の制御回路において、主スイッチ素子を駆動するゲートドライブ信号の元信号となる２つのパルス信号における主スイッチ素子をオンする期間を共振周期に対応する所定値に保つようにして、コンバータ出力電圧の制御可能な可変範囲を減少させることなく、主スイッチ素子のターンオフ時のスイッチング損失を低減する。
【００４２】
【発明の実施の形態】
前述の課題１，２は先ず、図１０の三角波Ｖosc とＯＰアンプ１の出力（つまりコンバータ出力電圧Ｖout の設定値に対する偏差の増幅電圧）Ｖopとを比較する比較器３の出力Ｖcmp と、主スイッチ素子Ｑ０のゲートをドライブする信号Ｖｇとの直接の繋がりを切り離すことにより解決される。
【００４３】
図１は第１〜第３発明を通じて適用される制御回路０１０の概略構成を示す。同図においては図１０の従来の制御回路０１に対し比較器３とゲートドライバ４の間に新たに論理回路６が挿入され、さらに論理回路６には比較器３の出力Ｖcmp の他に、新設のパルス発生器５の出力Ｖｐ又はＶp1，Ｖp2が入力されるようになっている。
【００４４】
制御回路０１０の三角波発生器２は、図１２に示した従来の回路方式を用いているが、その出力三角波Ｖosc の周波数は、三角波発生器２内の比較器２１，２２の遅延時間の影響が現れない程度の低い周波数、例えば１ＭＨｚとする。なお、三角波Ｖosc の最大値Ｖmax 及び最小値Ｖmin は本例ではそれぞれ基準値ＶＨ＝１．５Ｖ及びＶＬ＝０．５Ｖとする。
【００４５】
また、パルス発生器５はマルチバイブレータ等を用いて、三角波Ｖosc よりも高い周波数の任意の周波数、例えば５ＭＨｚのパルス波Ｖｐ又はＶp1，Ｖp2を出力する。
論理回路６は、比較器３の出力Ｖcmp のＨｉ／Ｌｏに応じて、パルス発生器５からのＨｉ／Ｌｏの各期間の割合の異なる２種類のパルス信号Ｖp1，Ｖp2を切替え選択して、又は１種類のパルス信号Ｖｐから作ったＨｉ／Ｌｏの各期間の割合の異なる２つの信号（例えば２つのパルス信号、あるいはパルス信号と固定値信号）を切替え選択してゲートドライバ４に出力する。
【００４６】
即ち、主スイッチ素子Ｑ０をＰチャネルＭＯＳＦＥＴとする本例の場合、比較器出力Ｖcmp がＨｉ／Ｌｏの各期間は、従来は主スイッチ素子Ｑ０を単にそれぞれオフ／オンする期間であったが、本発明では論理回路６は、比較器出力Ｖcmp がＨｉの期間には切替え対象となる２信号のうち、主スイッチ素子Ｑ０をオフする期間の割合の大きい信号を選択し、比較器出力Ｖcmp がＬｏの期間には切替え対象となる２信号のうち、主スイッチ素子Ｑ０をオンする期間の割合の大きい信号を選択してゲートドライバ４に与える。なお、論理回路６は後述のようにゲート回路によって構成され、無視できる遅延時間で高速動作を行うことができる。
【００４７】
ゲートドライバ４は論理回路６から入力したパルス信号を電流増幅してゲートドライブ信号Ｖｇとし、主スイッチ素子Ｑ０をオン／オフ駆動する。
このようにして、本例ではコンバータ出力電圧Ｖout が設定値に対して過大になろうとし、ＯＰアンプ出力Ｖopが低下し、比較器出力Ｖcmp のＨｉ期間が増加（Ｌｏ期間が減少）したときは主スイッチ素子Ｑ０のオフ期間が増加（オン期間が減少）してコンバータ出力電圧Ｖout は下がるように動作し、
逆にコンバータ出力電圧Ｖout が設定値に対して過小になろうとし、比較器出力Ｖcmp のＨｉ期間が減少（Ｌｏ期間が増加）したときは主スイッチ素子Ｑ０のオフ期間が減少（オン期間が増加）してコンバータ出力電圧Ｖout は上がるように動作し、結果として出力電圧Ｖout は設定値の近くに保たれる。
【００４８】
制御回路０１０は図９，図１４，図１７のいずれのスイッチングＤＣ−ＤＣコンバータ１０１〜１０３にも適用することができ、以下の各実施例では便宜上、制御回路０１０をこれらのコンバータ１０１〜１０３に適用したものとして、従って主スイッチ素子Ｑ０はＰチャネルＭＯＳＦＥＴであるものとして説明する。
なお、以下の各実施例においてスイッチングＤＣ−ＤＣコンバータ１０１〜１０３の入力電圧Ｖinは５Ｖ、出力電圧Ｖout は２．５Ｖ、入力コンデンサＣinは４．７μＦ、出力コンデンサＣout は２μＦ、チョークコイルＬ０は１μＨとする。
【００４９】
なお、主スイッチ素子Ｑ０をＮチャネルＭＯＳＦＥＴとした場合には、主スイッチ素子をオン／オフするドライブ信号の極性をそれぞれＨｉ／Ｌｏとする必要がある。
また、図１の制御回路０１０は、コンバータ出力電圧Ｖout が設定値に対して過大な場合にＯＰアンプ１の出力電圧Ｖopが低下し、設定値に対して過小な場合にＶopが上昇するようにＯＰアンプ１の入力が接続され、さらに、三角波Ｖosc がＯＰアンプ出力Ｖopよりも高い場合に比較器３の出力Ｖcmp がＨｉになり、三角波Ｖosc がＯＰアンプ出力Ｖopよりも低い場合に比較器出力Ｖcmp がＬｏになるように比較器３の入力が接続されている。
【００５０】
しかしこの接続方法を替えた場合でも、それに応じて論理回路６が、コンバータ出力電圧Ｖout が設定値に対して過大となる場合には、切替え対象の２つの信号（例えばパルス信号Ｖp1とＶp2）のうち、主スイッチ素子をオフする期間の割合が大きい信号による主スイッチ素子の駆動期間が増加するように、
コンバータ出力電圧Ｖout が設定値に対して過小となる場合には、切替え対象の２つの信号のうち主スイッチ素子をオンする期間の割合が大きい信号による主スイッチ素子の駆動期間が増加するように、切替え対象の信号を選択するようにすることにより、コンバータ出力電圧Ｖout を定電圧制御することができる。
【００５１】
このことは、スイッチングＤＣ−ＤＣコンバータの回路方式が、降圧型，昇圧型および昇降圧型のいずれの場合であっても当てはまる。
〔実施の形態１〕
先ず、制御回路０１０を通常のスイッチングＤＣ−ＤＣコンバータ１０１に適用した第１発明の実施例を「実施の形態１」として説明する。
【００５２】
図２，図３，図４は、実施の形態１において制御回路０１０に用いられる論理回路６としての６1 ，６2 ，６3 の構成例を示す。この各図２〜４において、ＯＧ１はＯＲゲート、ＡＧ１〜ＡＧ３はＡＮＤゲートである。
（実施例１─１）
図２０の（ａ），（ｂ）は、第１発明の第１の実施例（実施例１−１とする）としての制御回路０１０の各部の信号、即ちＯＰアンプ出力Ｖop、三角波Ｖosc 、比較器出力Ｖcmp 、パルス発生器出力Ｖp1，Ｖp2およびゲートドライブ信号Ｖｇの各波形を示す。ここでは制御回路０１０の論理回路６に図２の論理回路６（６1 ）を用いる。
【００５３】
本実施例では制御回路０１０のパルス発生器５は波形の異なる２種類のパルス信号Ｖp1とＶp2を生成するものとし、Ｖp1はＶp2と比較して主スイッチ素子Ｑ０のオン期間が長いパルス信号とする。
即ち図２０の例では、パルス信号Ｖp1とＶp2は周波数が等しくＨｉ／Ｌｏ比（つまりＨｉの期間とＬｏの期間の比）の異なる信号とし、（Ｖp1のＬｏ期間）＞（Ｖp2のＬｏ期間）とする。
【００５４】
本実施例では論理回路６（６1 ）は、比較器３の出力Ｖcmp がＬｏの時、パルス発生器５から入力する２種類のパルス信号Ｖp1，Ｖp2の内、主スイッチ素子Ｑ０のオン期間が長い信号Ｖp1をＡＮＤゲートＡＧ２を介して選択し、ＯＲゲートＯＧ１を経てゲートドライバ４に与え、比較器出力Ｖcmp がＨｉの時、パルス信号Ｖp1，Ｖp2の内、主スイッチ素子Ｑ０のオフ期間が長いパルス信号Ｖp2をＡＮＤゲートＡＧ１を介して選択し、ＯＲゲートＯＧ１を経てゲートドライバ４に与える。
【００５５】
（実施例１−２）
図２１は、第１発明の第２の実施例（実施例１−２とする）としての制御回路０１０の主要な信号、即ち比較器出力Ｖcmp 、パルス発生器出力Ｖｐおよびゲートドライブ信号Ｖｇの各波形を示す。ここでは制御回路０１０の論理回路６に図３の論理回路６（６2 ）を用いる。
【００５６】
図２１に示すように本実施例では、制御回路０１０のパルス発生器５は１種類のパルス信号Ｖp を生成するものとし、論理回路６（６2 ）はＯＲゲートＯＧ１を介し、比較器出力Ｖcmp がＬｏの場合にはパルス信号Ｖp をゲートドライバ４に与え、比較器出力Ｖcmp がＨｉの場合にはパルス信号Ｖp に無関係にＨｉの出力をゲートドライバ４に与えて主スイッチ素子Ｑ０をオフ状態に固定する。
【００５７】
また本実施例に代わり、同様な方法で制御回路０１０のパルス発生器６により生成されるパルス信号を１種類の信号Ｖp にし、且つ論理回路６2 のＯＲゲートＯＧ１をＡＮＤゲートに置換え、比較器出力Ｖcmp がＨｉの場合には、置換わったＡＮＤゲートがパルス信号Ｖp をゲートドライバ４に与え、比較器出力Ｖcmp がＬｏの場合には、該ＡＮＤゲートがパルス信号Ｖp に無関係にＬｏの出力をゲートドライバ４に与えて主スイッチ素子Ｑ０をオン状態に固定する方法も考えられる。
【００５８】
（実施例１−３）
図２２は、第１発明の第３の実施例（実施例１−３とする）としての制御回路０１０の主要な信号、即ち比較器出力Ｖcmp 、パルス発生器出力Ｖｐおよびゲートドライブ信号Ｖｇの各波形を示す。ここでは制御回路０１０の論理回路６に図４の論理回路６（６3 ）を用いる。
【００５９】
図２２に示すように本実施例では、パルス発生器５により形成されるパルス信号を１種類の信号Ｖp にし、この信号Ｖp のＨｉ／Ｌｏ比をｌ以外に設定し、本例では、Ｌｏ期間＞Ｈｉ期間とする。
論理回路６（６3 ）は、比較器出力Ｖcmp がＬｏの場合には、ＡＮＤゲートＡＧ２を介しパルス信号Ｖp をそのまま選択し、ＯＲゲートＯＧ１を経てゲートドライバ４に与える。一方、比較器出力Ｖcmp がＨｉの場合には、ＡＮＤゲートＡＧ３を介しパルス信号Ｖp を反転して選択し（この反転信号は本例では、Ｈｉ期間＞Ｌｏ期間となる）、ＯＲゲートＯＧ１を経てゲートドライバ４に与える。
【００６０】
（実施例１−４）
図２３は、第１発明の第４の実施例（実施例１−４とする）としての制御回路０１０の主要な信号、即ち比較器出力Ｖcmp 、パルス発生器出力Ｖp1，Ｖp2およびゲートドライブ信号Ｖｇの各波形を示す。ここでは制御回路０１０の論理回路６に図２の論理回路６（６1 ）を用いる。
【００６１】
本実施例では、パルス発生器５は先ず図２３に示すパルス信号Ｖp1を生成し、次に図外のカウンタ，ゲート素子等を介し、一定周期毎にパルス信号Ｖp1のＬｏの期間をＨｉとしたパルス信号Ｖp2を生成する。従ってパルス信号Ｖp1のＬｏの期間の割合はパルス信号Ｖp2Ｌｏの期間の割合より大きくなる。
論理回路６（６1 ）は、比較器出力Ｖcmp がＬｏの場合には、実施例１−１と同様、パルス信号Ｖp1を選択してゲートドライバ４に与え、比較器出力Ｖcmp がＨｉの場合にはパルス信号Ｖp2を選択してゲートドライバ４に与える。
【００６２】
（実施例１−５）
図２４は、第１発明の第５の実施例（実施例１−５とする）としての制御回路０１０の主要な信号、即ち比較器出力Ｖcmp 、パルス発生器出力Ｖp1，Ｖp2およびゲートドライブ信号Ｖｇの各波形を示す。ここでは制御回路０１０の論理回路６に図２の論理回路６（６1 ）を用いる。
【００６３】
本実施例では、パルス発生器５は先ず図２４に示すパルス信号Ｖp2を生成し、次に図外のカウンタ，ゲート素子等を介し、一定周期毎にパルス信号Ｖp2のＨｉの期間をＬｏとしたパルス信号Ｖp1を生成する。従ってパルス信号Ｖp1のＬｏの期間の割合はパルス信号Ｖp2Ｌｏの期間の割合より大きくなる。
論理回路６（６1 ）は比較器出力Ｖcmp がＬｏの場合には、実施例１−１と同様、パルス信号Ｖp1を選択してゲートドライバ４に与え、比較器出力Ｖcmp がＨｉの場合にはパルス信号Ｖp2を選択してゲートドライバ４に与える。
【００６４】
次に、前述の課題２を解決するためのスイッチングＤＣ−ＤＣコンバータを共振型コンバータとした場合の主スイッチ素子Ｑ０のオフ期間の固定方式（電圧共振型コンバータの場合、第２発明）、および主スイッチ素子Ｑ０のオン期間の固定方式（電流共振型コンバータの場合、第３発明）について説明する。
本課題２も図１の構成の制御回路０１０を用い、パルス発生器５が生成するパルス信号の波形と論理回路６の構成を工夫することによって解決することができ、この制御回路０１０は半波電圧共振スイッチ回路０２または半波電流共振スイッチ回路０３を用いた任意のスイッチングＤＣ−ＤＣコンバータに適用することができる。
【００６５】
図５，図６，図７，図８はそれぞれ第２，第３発明の制御回路０１０に使用される論理回路６（６4 ，６5 ，６6 ，６7 ）の構成例を示す。この各図５〜８において、ＯＧ１〜ＯＧ３はＯＲゲート、ＡＧ１〜ＡＧ６はＮＡＮＤゲートも総括したＡＮＤゲート、ＦＦ１は反転入力型のＲＳフリップフロップである。
この場合、ゲートドライブ信号Ｖｇにはパルス発生器５により生成される２種類のパルス信号Ｖp1とＶp2を用いる。ここでも、パルス信号Ｖp1はパルス信号Ｖp2と比較して主スイッチ素子Ｑ０のオン期間の割合が大きいパルス信号とする。
【００６６】
パルス信号Ｖp1，Ｖp2のオン期間およびオフ期間は設定した共振時間Ｔres に応じて調節して固定することが可能であり、またそのパルス信号を用いて主スイッチ素子を駆動するため、主スイッチ素子の無電圧でのターンオン（電圧共振型コンバータの場合）や無電流でのターンオフ（電流共振型コンバータの場合）が可能になる。
【００６７】
ここで予め、各論理回路６（６4 ，６5 ，６6 ，６7 ）の機能を説明する。
先ず図５の論理回路６（６4 ）は、図２の論理回路６（６1 ）の前段にフリップフロップＦＦ１とＯＲゲートＯＧ２が付加された構成である。この論理回路６（６4 ）では、比較器出力Ｖcmp がＬｏの場合には、フリップフロップＦＦ１の反転入力端子Ｒ，Ｓが共にパルス信号Ｖp2の値となるので、Ｖp2が一旦Ｌｏとなった時点からはＦＦ１の出力ＱはＨｉのままとなり、パルス信号Ｖp1がＡＮＤゲートＡＧ１，ＯＲゲートＯＧ１を介してゲートドライバ４に出力される。
【００６８】
一方、比較器出力Ｖcmp がＨｉの場合には、フリップフロップＦＦ１の反転入力端子ＳはＯＲゲートＯＧ２を介しＨｉに保たれ、ＦＦ１の反転入力端子Ｒがパルス信号Ｖp2の値となるので、Ｖp2が一旦Ｌｏとなった時点からはＦＦ１の出力ＱはＬｏのままとなり、パルス信号Ｖp2がＡＮＤゲートＡＧ２，ＯＲゲートＯＧ１を介してゲートドライバ４に出力される。
【００６９】
従って論理回路６（６4 ）は、比較器出力Ｖcmp がＨｉからＬｏに切替わった直後のパルス信号Ｖp2＝Ｌｏとなった時点からパルス信号Ｖp1を選択して出力し、比較器出力Ｖcmp がＬｏからＨｉに切替わった直後のパルス信号Ｖp2＝Ｌｏとなった時点からパルス信号Ｖp2を選択して出力する。
論理回路６（６5 ，６6 ，６7 ）も、６（６4 ）と同じく定常的には比較器出力Ｖcmp がＬｏの場合にパルス信号Ｖp1を選択出力し、比較器出力Ｖcmp がＨｉの場合にパルス信号Ｖp2を選択出力する点では共通であるが、パルス信号Ｖp1，Ｖp2を切り換えるタイミングにそれぞれ次のように相違がある。
【００７０】
図６の論理回路６（６5 ）は論理回路６（６4 ）の前段にＡＮＤゲートＡＧ４が追加され、パルス信号Ｖp2に代わりＡＧ４の出力がＯＲゲートＯＧ２に入力されるように構成されている。ここで、ＡＮＤゲートＡＧ４の出力はパルス信号Ｖp1，Ｖp2が共にＬｏまたはＨｉのときＬｏとなる。
従って論理回路６（６5 ）は、比較器出力Ｖcmp がＨｉからＬｏに切替わった直後のパルス信号Ｖp1，Ｖp2が共にＬｏまたはＨｉとなった時点からパルス信号Ｖp1を出力し、比較器出力Ｖcmp がＬｏからＨｉに切替わった直後のパルス信号Ｖp1，Ｖp2が共にＬｏまたはＨｉとなった時点からパルス信号Ｖp2を出力する。
【００７１】
図７の論理回路６（６6 ）は論理回路６（６5 ）のＡＮＤゲートＡＧ４がＯＲゲートＯＧ３に置き代わった構成である。ここで、ＯＲゲートＯＧ３の出力はパルス信号Ｖp1，Ｖp2が共にＬｏのときＬｏとなる。
従って論理回路６（６6 ）は、比較器出力Ｖcmp がＨｉからＬｏに切替わった直後のパルス信号Ｖp1，Ｖp2が共にＬｏとなった時点からパルス信号Ｖp1を出力し、比較器出力Ｖcmp がＬｏからＨｉに切替わった直後のパルス信号Ｖp1，Ｖp2が共にＬｏとなった時点からパルス信号Ｖp2を出力する。
【００７２】
図８の論理回路６（６7 ）は論理回路６（６6 ）のＯＲゲートＯＧ２がＡＮＤゲート（ＮＡＮＤゲート）ＡＧ５に、ＯＲゲートＯＧ３がＡＮＤゲート（ＮＡＮＤゲート）ＡＧ６にそれぞれ置き代わっている。ここで、ＡＮＤゲートＡＧ５の論理機能はＯＲゲートＯＧ２と同等であり、ＡＮＤゲートＡＧ６の出力はパルス信号Ｖp1，Ｖp2が共にＨｉのときＬｏとなる。
【００７３】
従って論理回路６（６7 ）は、比較器出力Ｖcmp がＨｉからＬｏに切替わった直後のパルス信号Ｖp1，Ｖp2が共にＨｉとなった時点からパルス信号Ｖp1を出力し、比較器出力Ｖcmp がＬｏからＨｉに切替わった直後のパルス信号Ｖp1，Ｖp2が共にＨｉとなった時点からパルス信号Ｖp2を出力する。
〔実施の形態２〕
次に、制御回路０１０を電圧共振型スイッチングＤＣ−ＤＣコンバータ１０２に適用した第２発明の実施例を「実施の形態２」として説明する。
【００７４】
（実施例２−１）
図２５は第２発明の第１の実施例（実施例２−１とする）としての制御回路０１０の各部の主要な信号を示す波形図である。ここで同図の（ａ）と（ｂ）はそれぞれパルス発生器５により生成される２種類のパルス信号Ｖp1とＶp2、及びこの各パルス信号を論理回路６を介しゲートドライバ４に与えて主スイッチ素子Ｑ０を駆動した場合における、パルス信号Ｖp1とＶp2それぞれに対応する主スイッチ素子Ｑ０の両端電圧Ｖdsの波形を示す。この制御回路０１０の論理回路６には前述の論理回路６（６4 〜６7 ）のいずれかを用いることができる。
【００７５】
本実施例では、パルス発生器５は先ずパルス信号Ｖp2を生成し、さらに図外のカウンタ及びゲート回路等を用いてパルス信号Ｖp2のＨｉの期間を一定周期毎にＬｏとしたパルス信号Ｖp1を生成して、パルス信号Ｖp1，Ｖp2を当該の論理回路６に与える。
図２５（ａ），（ｂ）の主スイッチ素子両端電圧Ｖdsの波形に示すように、パルス信号Ｖp1およびＶp2のＨｉ期間が一定であるため、この時間をＴHiとすると、図１５で述べた時間ｔ１およびｔ２を、ｔ１＜ＴHi＜Ｔres 、〔但しＴres ：共振周期＝（ｔ１＋ｔ２）〕に設定することが容易となり、主スイッチ素子Ｑ０の無電圧期間にターンオンを行うことでターンオン時のスイッチング損失を防ぐことができる。
【００７６】
図２５（ｃ）は比較器出力Ｖcmp のＨｉ，Ｌｏの切換わり時点で、当該の論理回路６が同図（ａ），（ｂ）に示したパルス信号Ｖp1，Ｖp2を切替えてゲートドライバ４に与えるタイミングの説明図である。
即ち、パルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｈｉの時点で比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった場合、この時点で直ちにパルス信号Ｖp1とＶp2を切替えると、ゲートドライブ信号Ｖｇ’内の期間ｔａおよびｔｂの信号のようにゲートドライブ信号内のＨｉの期間が設定期間からずれを生じる。
【００７７】
しかしこの問題は、論理回路６（６4 〜６7 ）のいずれかを用いて回避できる。即ち、論理回路６（６4 ，６5 ，６6 ）を用いた場合は、前述のように比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった直後のパルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｌｏとなった時点ｔc1，ｔc2で、論理回路６（６7 ）を用いた場合は、同じくパルス信号Ｖp1＝Ｈｉ，Ｖp2＝Ｈｉとなった時点ｔc1’，ｔc2’でＶp1とＶp2の切替えを行うので、ゲートドライブ信号Ｖｇ’の下側に示すゲートドライブ信号Ｖｇのようにゲートドライブ信号内のＨｉの期間のずれを防ぐことができる。
【００７８】
なお、本実施例の極限の場合として、パルス信号Ｖp1をＬｏの固定信号にすることも考えられる。この場合には、論理回路６には６4 ，６5 ，６6 のいずれかを用いる必要がある。
（実施例２−２）
図２６は第２発明の第２の実施例（実施例２−２とする）としての制御回路０１０の各部の主要な信号を示す波形図である。ここで同図の（ａ）と（ｂ）はそれぞれパルス発生器５により生成される２種類のパルス信号Ｖp1とＶp2、及びこの各パルス信号を論理回路６を介しゲートドライバ４に与えて主スイッチ素子Ｑ０を駆動した場合における、パルス信号Ｖp1とＶp2それぞれに対応する主スイッチ素子Ｑ０の両端電圧Ｖdsの波形を示す。この制御回路０１０の論理回路６にも前述の論理回路６（６4 〜６7 ）のいずれかを用いることができる。
【００７９】
本実施例では、パルス発生器５は先ずパルス信号Ｖp1を生成し、さらに図外のカウンタおよびゲート回路等を用いてパルス信号Ｖp1のＬｏの期間を一定周期毎にＨｉとしたパルス信号Ｖp2を生成して、パルス信号Ｖp1，Ｖp2を当該の論理回路６に与える。
図２６（ａ），（ｂ）の主スイッチ素子両端電圧Ｖdsの波形に示すように、パルス信号Ｖp1のＨｉの期間をＴHi、Ｌｏの期間をＴLoとすると、図１５中の時間ｔ１およびｔ２を、ｔ１＜ＴHi＜Ｔres 、（２ｔ１＋ｔ２）＜（２ＴHi＋ＴLo）＜２Ｔres 、〔但しＴres ：共振周期＝（ｔ１＋ｔ２）〕となるように設定することにより、パルス信号Ｖp1，Ｖp2上の時間幅ＴHiのＨｉ期間内には正弦波状の共振電圧波形が１山分入り、パルス信号Ｖp2上の時間幅（２ＴHi＋ＴLo）のＨｉ期間内には正弦波状の共振電圧波形が共振を継続するかたちで２山分入ることとなるが、いづれのパルス信号Ｖp1，Ｖp2で主スイッチ素子をドライブしても、主スイッチ素子Ｑ０の無電圧期間にターンオンを行うことができる。
【００８０】
図２６（ｃ）は比較器出力Ｖcmp のＨｉ，Ｌｏの切換わり時点で、当該の論理回路６が同図（ａ），（ｂ）に示したパルス信号Ｖp1，Ｖp2を切替えてゲートドライバ４に与えるタイミングの説明図である。
即ち、パルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｈｉの時点で比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった場合、この時点で直ちにパルス信号Ｖp1とＶp2を切替えると、ゲートドライブ信号Ｖｇ’内の期間ｔａおよびｔｂの信号のようにゲートドライブ信号内のＨｉの期間が設定期間からずれを生じる。
【００８１】
しかしこの問題は、論理回路６（６4 〜６7 ）のいずれかを用いて回避できる。即ち、論理回路６（６5 ，６7 ）を用いた場合は、前述のように比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった直後のパルス信号Ｖp1＝Ｈｉ，Ｖp2＝Ｈｉとなった時点ｔc1，ｔc2で、論理回路６（６4 ，６6 ）を用いた場合は、同じくパルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｌｏとなった時点ｔc1’，ｔc2’でＶp1とＶp2の切替えを行うので、ゲートドライブ信号Ｖｇ’の下側に示すゲートドライブ信号Ｖｇのようにゲートドライブ信号内のＨｉの期間のずれを防ぐことができる。
【００８２】
（実施例２−３）
図２７は第２発明の第３の実施例（実施例２−３とする）としての制御回路０１０の各部の主要な信号を示す波形図である。ここで同図の（ａ）と（ｂ）はそれぞれパルス発生器５により生成される２種類のパルス信号Ｖp1とＶp2、及びこの各パルス信号を論理回路６を介しゲートドライバ４に与えて主スイッチ素子Ｑ０を駆動した場合における、パルス信号Ｖp1とＶp2それぞれに対応する主スイッチ素子Ｑ０の両端電圧Ｖdsの波形を示す。この制御回路０１０の論理回路６には前述の論理回路６（６6 ）を用いる。
【００８３】
図２７（ａ）と（ｂ）に示すように本実施例では、パルス信号Ｖp1とＶp2は周波数が等しくＨｉ／Ｌｏ比の異なる信号で、（Ｖp1のＬｏ期間）＞（Ｖp2のＬｏ期間）としている。
図２７（ａ），（ｂ）の主スイッチ素子両端電圧Ｖdsの波形に示すように、パルス信号Ｖp1のＨｉの期間をＴHi1 とし、パルス信号Ｖp2のＨｉの期間をＴHi2 としたとき、図１５中の時間ｔ１およびｔ２を、ｔ１＜ＴHi1 ＜Ｔres 、ｔ１＜ＴHi2 ＜Ｔres 、〔但しＴres ：共振周期＝（ｔ１＋ｔ２）〕に設定することにより、パルス信号Ｖp1，Ｖp2のいずれの信号で主スイッチ素子Ｑ０をドライブしても、主スイッチ素子Ｑ０の無電圧期間にターンオンを行うことができる。
【００８４】
図２７（ｃ１），（ｃ２），（ｃ３）は比較器出力Ｖcmp のＨｉ，Ｌｏの切換わり時点で、論理回路６（６6 ）が同図（ａ），（ｂ）に示したパルス信号Ｖp1，Ｖp2を切替えてゲートドライバ４に与えるタイミングの説明図である。
即ち、パルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｈｉの時点（図２７（ｃ１）参照）、またはＶp1＝Ｈｉ，Ｖp2＝Ｌｏの時点（図２７（ｃ２）参照）、または、Ｖp1＝Ｈｉ，Ｖp2＝Ｈｉの時点（図２７（ｃ３）参照）で比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった場合、この時点で直ちにパルス信号Ｖp1とＶp2を切替えると、各図（ｃ１），（ｃ２），（ｃ３）のゲートドライブ信号Ｖｇ’内の期間ｔａおよびｔｂの信号のようにゲートドライブ信号内のＨｉの期間が設定期間からずれを生じる。
【００８５】
しかしこの問題は、論理回路６（６6 ）を用いて回避できる。即ち、比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった直後のパルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｌｏの時点でＶp1とＶp2の切替えを行うことにより、各図（ｃ１），（ｃ２），（ｃ３）のゲートドライブ信号Ｖｇ’の下側に示すゲートドライブ信号Ｖｇのようにゲートドライブ信号内のＨｉの期間がずれることを防ぐことができる。
【００８６】
（実施例２−４）
図２８は第２発明の第４の実施例（実施例２−４とする）としての制御回路０１０の各部の主要な信号を示す波形図である。ここで同図の（ａ）と（ｂ）はそれぞれパルス発生器５により生成される２種類のパルス信号Ｖp1とＶp2、及びこの各パルス信号を論理回路６を介しゲートドライバ４に与えて主スイッチ素子Ｑ０を駆動した場合における、パルス信号Ｖp1とＶp2それぞれに対応する主スイッチ素子Ｑ０の両端電圧Ｖdsの波形を示す。この制御回路０１０の論理回路６にも前述の論理回路６（６4 〜６7 ）のいずれかを用いることができる。
【００８７】
図２８（ａ）と（ｂ）に示すように本実施例では、パルス信号Ｖp1とＶp2は周波数が等しくＨｉ／Ｌｏ比が異なり、さらに立ち上がりエッジを同期させた信号である。そして（Ｖp1のＬｏ期間）＞（Ｖp2のＬｏ期間）としている。
図２８（ａ），（ｂ）の主スイッチ素子両端電圧Ｖdsの波形に示すように、パルス信号Ｖp1のＨｉの期間をＴHi1 とし、パルス信号Ｖp2のＨｉの期間をＴHi2 としたとき、図１５中の時間ｔ１およびｔ２を、ｔ１＜ＴHi1 ＜Ｔres 、ｔ１＜ＴHi2 ＜Ｔres 、〔但しＴres ：共振周期＝（ｔ１＋ｔ２）〕に設定することにより、パルス信号Ｖp1，Ｖp2のいずれの信号で主スイッチ素子をドライブしても、主スイッチ素子Ｑ０の無電圧期間にターンオンを行うことができる。
【００８８】
図２８（ｃ）は比較器出力Ｖcmp のＨｉ，Ｌｏの切換わり時点で、当該の論理回路６が同図（ａ），（ｂ）に示したパルス信号Ｖp1，Ｖp2を切替えてゲートドライバ４に与えるタイミングの説明図である。
即ち、パルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｈｉの時点で比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった場合、この時点で直ちにパルス信号Ｖp1とＶp2を切替えると、ゲートドライブ信号Ｖｇ’内の期間ｔａおよびｔｂの信号のようにゲートドライブ信号内のＨｉの期間が設定期間からずれを生じる。
【００８９】
この問題も、論理回路６（６4 〜６7 ）のいずれかを用いて回避できる。即ち、論理回路６（６4 ，６5 ，６6 ）を用いた場合は、前述のように比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった直後のパルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｌｏとなった時点ｔc1，ｔc2で、論理回路６（６7 ）を用いた場合は、同じくパルス信号Ｖp1＝Ｈｉ，Ｖp2＝Ｈｉとなった時点ｔc1’，ｔc2’でＶp1とＶp2の切替えを行うので、ゲートドライブ信号Ｖｇ’の下側に示すゲートドライブ信号Ｖｇのようにゲートドライブ信号内のＨｉの期間のずれを防ぐことができる。
【００９０】
（実施例２−５）
図２９は第２発明の第５の実施例（実施例２−５とする）としての制御回路０１０の各部の主要な信号を示す波形図である。ここで同図の（ａ）と（ｂ）はそれぞれパルス発生器５により生成される２種類のパルス信号Ｖp1とＶp2、及びこの各パルス信号を論理回路６を介しゲートドライバ４に与えて主スイッチ素子Ｑ０を駆動した場合における、パルス信号Ｖp1とＶp2それぞれに対応する主スイッチ素子Ｑ０の両端電圧Ｖdsの波形を示す。この制御回路０１０の論理回路６にも前述の論理回路６（６4 〜６7 ）のいずれかを用いることができる。
【００９１】
図２９（ａ）と（ｂ）に示すように本実施例では、パルス信号Ｖp1とＶp2は周波数が等しくＨｉ／Ｌｏ比が異なり、さらに立ち下がりエッジを同期させた信号である。そして（Ｖp1のＬｏ期間）＞（Ｖp2のＬｏ期間）としている。
図２９（ａ），（ｂ）の主スイッチ素子両端電圧Ｖdsの波形に示すように、パルス信号Ｖp1のＨｉの期間をＴHi1 とし、パルス信号Ｖp2のＨｉの期間をＴHi2 としたとき、図１５中の時間ｔ１およびｔ２を、ｔ１＜ＴHi1 ＜Ｔres 、ｔ１＜ＴHi2 ＜Ｔres 、〔但しＴres ：共振周期＝（ｔ１＋ｔ２）〕に設定することにより、パルス信号Ｖp1，Ｖp2のいづれの信号で主スイッチ素子をドライブしても、主スイッチ素子Ｑ０の無電圧期間にターンオンを行うことができる。
【００９２】
図２９（ｃ）は比較器出力Ｖcmp のＨｉ，Ｌｏの切換わり時点で、当該の論理回路６が同図（ａ），（ｂ）に示したパルス信号Ｖp1，Ｖp2を切替えてゲートドライバ４に与えるタイミングの説明図である。
即ち、パルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｈｉの時点で比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった場合、この時点で直ちにパルス信号Ｖp1とＶp2のゲートドライバ４への入力を切替えると、ゲートドライブ信号Ｖｇ’内の期間ｔａおよびｔｂの信号のようにゲートドライブ信号内のＨｉの期間が設定期間からずれを生じる。
【００９３】
この問題も、論理回路６（６4 〜６7 ）のいずれかを用いて回避できる。即ち、論理回路６（６5 ，６7 ）を用いた場合は、前述のように比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった直後のパルス信号Ｖp1＝Ｈｉ，Ｖp2＝Ｈｉとなった時点ｔc1，ｔc2で、論理回路６（６4 ，６6 ）を用いた場合は、同じくパルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｌｏとなった時点ｔc1’，ｔc2’でＶp1とＶp2の切替えを行うので、ゲートドライブ信号Ｖｇ’の下側に示すゲートドライブ信号Ｖｇのようにゲートドライブ信号内のＨｉの期間のずれを防ぐことができる。
【００９４】
〔実施の形態３〕
次に、制御回路０１０を電流共振型スイッチングＤＣ−ＤＣコンバータ１０３に適用した第３発明の実施例を「実施の形態３」として説明する。
（実施例３−１）
図３０は第３発明の第１の実施例（実施例３−１とする）としての制御回路０１０の各部の主要な信号を示す波形図である。ここで同図の（ａ）と（ｂ）はそれぞれパルス発生器５により生成される２種類のパルス信号Ｖp1とＶp2、及びこの各パルス信号を論理回路６を介しゲートドライバ４に与えて主スイッチ素子Ｑ０を駆動した場合における、パルス信号Ｖp1とＶp2それぞれに対応する主スイッチ素子Ｑ０の電流Ｉｄの波形を示す。この制御回路０１０の論理回路６にも前述の論理回路６（６4 〜６7 ）のいずれかを用いることができる。
【００９５】
本実施例では、パルス発生器５は先ずパルス信号Ｖp1を生成し、さらに図外のカウンタおよびゲート回路等を用いてパルス信号Ｖp1のＬｏの期間を一定周期毎にＨｉとしたパルス信号Ｖp2を生成して、パルス信号Ｖp1，Ｖp2を当該の論理回路６に与える。
図３０（ａ），（ｂ）の主スイッチ素子電流Ｉｄの波形に示すように、パルス信号Ｖp1およびＶp2のＬｏの期間が一定であるため、この期間をＴLoとすると、図１８で述べた時間ｔ１およびｔ２を、ｔ１＜ＴLo＜Ｔres 、〔但しＴres ：共振周期＝（ｔ１＋ｔ２）〕に設定することが容易となり、主スイッチ素子Ｑ０の無電流期間にターンオフを行うことでターンオフ時のスイッチング損失を防ぐことができる。
【００９６】
図３０（ｃ）は比較器出力Ｖcmp のＨｉ，Ｌｏの切換わり時点で、当該の論理回路６が同図（ａ），（ｂ）に示したパルス信号Ｖp1，Ｖp2を切替えてゲートドライバ４に与えるタイミングの説明図である。
即ち、パルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｈｉの時点で比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった場合、この時点で直ちにパルス信号Ｖp1とＶp2を切替えると、ゲートドライブ信号Ｖｇ’内の期間ｔａおよびｔｂの信号のようにゲートドライブ信号内のＬｏの期間が設定期間からずれを生ずる。
【００９７】
この問題も、論理回路６（６4 〜６7 ）のいずれかを用いて回避できる。即ち、論理回路６（６5 ，６7 ）を用いた場合は、前述のように比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった直後のパルス信号Ｖp1＝Ｈｉ，Ｖp2＝Ｈｉとなった時点ｔc1，ｔc2で、論理回路６（６4 ，６6 ）を用いた場合は、同じくパルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｌｏとなった時点ｔc1’，ｔc2’でＶp1とＶp2の切替えを行うので、ゲートドライブ信号Ｖｇ’の下側に示すゲートドライブ信号Ｖｇのようにゲートドライブ信号内のＬｏの期間のずれを防ぐことができる。
【００９８】
なお、本実施例の極限の場合として、パルス信号Ｖp2をＨｉの固定信号にすることも考えられる。この場合には、論理回路６には６5 ，６7 のいずれかを用いる必要がある。
（実施例３−２）
図３１は第３発明の第２の実施例（実施例３−２とする）としての制御回路０１０の各部の主要な信号を示す波形図である。ここで同図の（ａ）と（ｂ）はそれぞれパルス発生器５により生成される２種類のパルス信号Ｖp1とＶp2、及びこの各パルス信号を論理回路６を介しゲートドライバ４に与えて主スイッチ素子Ｑ０を駆動した場合における、パルス信号Ｖp1とＶp2それぞれに対応する主スイッチ素子Ｑ０の電流Ｉｄの波形を示す。この制御回路０１０の論理回路６にも前述の論理回路６（６4 〜６7 ）のいずれかを用いることができる。
【００９９】
本実施例では、パルス発生器５は先ずパルス信号Ｖp2を生成し、さらに図外のカウンタ及びゲート回路等を用いてパルス信号Ｖp2のＨｉの期間を一定周期毎にＬｏとしたパルス信号Ｖp1を生成して、パルス信号Ｖp1，Ｖp2を当該の論理回路６に与える。
図３１（ａ），（ｂ）の主スイッチ素子電流Ｉｄの波形に示すように、パルス信号Ｖp2のＨｉの期間をＴHi、Ｌｏの期間をＴLoとすると、図１８中の時間ｔ１およびｔ２を、ｔ１＜ＴLo＜Ｔres 、（２ｔ１＋ｔ２）＜（ＴHi＋２ＴLo）＜２Ｔres 、〔但しＴres ：共振周期＝（ｔ１＋ｔ２）〕となるように設定することにより、パルス信号Ｖp1，Ｖp2上の時間幅ＴLoのＬｏ期間内には正弦波状の共振電流波形が１山分入り、パルス信号Ｖp1上の時間幅（ＴHi＋２ＴLo）のＬｏ期間内には正弦波状の共振電流波形が共振を継続するかたちで２山分入ることとなるが、いづれのパルス信号Ｖp1，Ｖp2で主スイッチ素子をドライブしても、主スイッチ素子Ｑ０の無電流期間にターンオフを行うことができる。
【０１００】
図３１（ｃ）は比較器出力Ｖcmp のＨｉ，Ｌｏの切換わり時点で、当該の論理回路６が同図（ａ），（ｂ）に示したパルス信号Ｖp1，Ｖp2を切替えてゲートドライバ４に与えるタイミングの説明図である。
即ち、パルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｈｉの時点で比較器３の出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった場合、この時点で直ちにパルス信号Ｖp1とＶp2のゲートドライバ４への入力を切替えると、ゲートドライブ信号Ｖｇ’内の期間ｔａおよびｔｂの信号のようにゲートドライブ信号内のＬｏの期間が設定期間からずれを生じる。
【０１０１】
この問題も、論理回路６（６4 〜６7 ）のいずれかを用いて回避できる。即ち、論理回路６（６4 ，６5 ，６6 ）を用いた場合は、前述のように比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった直後のパルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｌｏとなった時点ｔc1，ｔc2で、論理回路６（６7 ）を用いた場合は、同じくパルス信号Ｖp1＝Ｈｉ，Ｖp2＝Ｈｉとなった時点ｔc1’，ｔc2’でＶp1とＶp2の切替えを行うので、ゲートドライブ信号Ｖｇ’の下側に示すゲートドライブ信号Ｖｇのようにゲートドライブ信号内のＬｏの期間のずれを防ぐことができる。
【０１０２】
（実施例３−３）
図３２は第３発明の第３の実施例（実施例３−３とする）としての制御回路０１０の各部の主要な信号を示す波形図である。ここで同図の（ａ）と（ｂ）はそれぞれパルス発生器５により生成される２種類のパルス信号Ｖp1とＶp2、及びこの各パルス信号を論理回路６を介しゲートドライバ４に与えて主スイッチ素子Ｑ０を駆動した場合における、パルス信号Ｖp1とＶp2それぞれに対応する主スイッチ素子Ｑ０の電流Ｉｄの波形を示す。この制御回路０１０の論理回路６には論理回路６（６7 ）を用いる。
【０１０３】
図３２（ａ）と（ｂ）に示すように本実施例では、パルス信号Ｖp1とＶp2は周波数が等しくＨｉ／Ｌｏ比の異なる信号で、（Ｖp1のＬｏ期間）＞（Ｖp2のＬｏ期間）としている。
図３２（ａ），（ｂ）の主スイッチ素子電流Ｉｄの波形に示すように、パルス信号Ｖp1のＬｏの期間をＴLo1 とし、パルス信号Ｖp2のＬｏの期間をＴLo2 とすると、図１８中の時間ｔ１およびｔ２を、ｔ１＜ＴLo1 ＜Ｔres 、ｔ１＜ＴLo2 ＜Ｔres 、〔但しＴres ：共振周期＝（ｔ１＋ｔ２）〕に設定することにより、パルス信号Ｖp1，Ｖp2のいずれの信号で主スイッチ素子Ｑ０をドライブしても、主スイッチ素子Ｑ０の無電流期間にターンオフを行うことができる。
【０１０４】
図３２（ｃ１），（ｃ２），（ｃ３）は比較器出力Ｖcmp のＨｉ，Ｌｏの切換わり時点で、論理回路６（６7 ）が同図（ａ），（ｂ）に示したパルス信号Ｖp1，Ｖp2を切替えてゲートドライバ４に与えるタイミングの説明図である。
即ち、パルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｈｉの時点（図３２（ｃ１）参照）、またはＶp1＝Ｈｉ，Ｖp2＝Ｌｏの時点（図３２（ｃ２）参照）、または、Ｖp1＝Ｌｏ，Ｖp2＝Ｌｏの時点（図３２（ｃ３）参照）で比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった場合、この時点で直ちにパルス信号Ｖp1とＶp2のゲートドライバ４への入力を切替えると、各図（ｃ１），（ｃ２），（ｃ３）のゲートドライブ信号Ｖｇ’内の期間ｔａおよびｔｂの信号のようにゲートドライブ信号内のＬｏの期間が設定期間からずれを生じる。
【０１０５】
しかしこの問題は論理回路６（６7 ）を用いることにより回避できる。即ち、比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった直後の、パルス信号Ｖp1＝Ｈｉ，且つＶp2＝Ｈｉの時点でＶp1とＶp2の切替えを行うことにより、図３２の各図（ｃ１），（ｃ２），（ｃ３）のゲートドライブ信号Ｖｇ’の下側に示すゲートドライブ信号Ｖｇのようにゲートドライブ信号内のＬｏの期間のずれを防ぐことができる。
【０１０６】
（実施例３−４）
図３３は第３発明の第４の実施例（実施例３−４とする）としての制御回路０１０の各部の主要な信号を示す波形図である。ここで同図の（ａ）と（ｂ）はそれぞれパルス発生器５により生成される２種類のパルス信号Ｖp1とＶp2、及びこの各パルス信号を論理回路６を介しゲートドライバ４に与えて主スイッチ素子Ｑ０を駆動した場合における、パルス信号Ｖp1とＶp2それぞれに対応する主スイッチ素子Ｑ０の電流Ｉｄの波形を示す。この制御回路０１０の論理回路６にも前述の論理回路６（６4 〜６7 ）のいずれかを用いることができる。
【０１０７】
図３３（ａ）と（ｂ）に示すように本実施例では、パルス信号Ｖp1とＶp2は周波数が等しくＨｉ／Ｌｏ比が異なり、さらに立ち上がりエッジを同期させた信号である。そして（Ｖp1のＬｏ期間）＞（Ｖp2のＬｏ期間）としている。
図３３（ａ），（ｂ）の主スイッチ素子電流Ｉｄの波形に示すように、パルス信号Ｖp1のＬｏの期間をＴLo1 とし、パルス信号Ｖp2のＬｏの期間をＴLo2 とすると、図１８中の時間ｔ１およびｔ２を、ｔ１＜ＴLo1 ＜Ｔres 、ｔ１＜ＴLo2 ＜Ｔres 、〔但しＴres ：共振周期＝（ｔ１＋ｔ２）〕に設定することにより、パルス信号Ｖp1，Ｖp2のいずれの信号で主スイッチ素子Ｑ０をドライブしても、主スイッチ素子Ｑ０の無電流期間にターンオフを行うことができる。
【０１０８】
図３３（ｃ）は比較器出力Ｖcmp のＨｉ，Ｌｏの切換わり時点で、当該の論理回路６が同図（ａ），（ｂ）に示したパルス信号Ｖp1，Ｖp2を切替えてゲートドライバ４に与えるタイミングの説明図である。
即ち、パルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｈｉの時点で比較器３の出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった場合、この時点で直ちにパルス信号Ｖp1とＶp2を切替えると、ゲートドライブ信号Ｖｇ’内の期間ｔａおよびｔｂの信号のようにゲートドライブ信号内のＬｏの期間が設定期間からずれを生じる。
【０１０９】
この問題も、論理回路６（６4 〜６7 ）のいずれかを用いて回避できる。即ち、論理回路６（６4 ，６5 ，６6 ）を用いた場合は、前述のように比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった直後のパルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｌｏとなった時点ｔc1，ｔc2で、論理回路６（６7 ）を用いた場合は、同じくパルス信号Ｖp1＝Ｈｉ，Ｖp2＝Ｈｉとなった時点ｔc1’，ｔc2’でＶp1とＶp2の切替えを行うので、ゲートドライブ信号Ｖｇ’の下側に示すゲートドライブ信号Ｖｇのようにゲートドライブ信号内のＬｏの期間のずれを防ぐことができる。
【０１１０】
（実施例３−５）
図３４は第３発明の第５の実施例（実施例３−５とする）としての制御回路０１０の各部の主要な信号を示す波形図である。ここで同図の（ａ）と（ｂ）はそれぞれパルス発生器５により生成される２種類のパルス信号Ｖp1とＶp2、及びこの各パルス信号を論理回路６を介しゲートドライバ４に与えて主スイッチ素子Ｑ０を駆動した場合における、パルス信号Ｖp1とＶp2それぞれに対応する主スイッチ素子Ｑ０の電流Ｉｄの波形を示す。この制御回路０１０の論理回路６にも前述の論理回路６（６4 〜６7 ）のいずれかを用いることができる。
【０１１１】
図３４（ａ）と（ｂ）に示すように本実施例では、パルス信号Ｖp1とＶp2は周波数が等しくＨｉ／Ｌｏ比が異なり、さらに立ち下がりエッジを同期させた信号である。そして（Ｖp1のＬｏ期間）＞（Ｖp2のＬｏ期間）としている。
図３４（ａ），（ｂ）の主スイッチ素子電流Ｉｄの波形に示すように、パルス信号Ｖp1のＬｏの期間をＴLo1 とし、パルス信号Ｖp2のＬｏの期間をＴLo2 とすると、図１８中の時間ｔ１およびｔ２を、ｔ１＜ＴLo1 ＜Ｔres 、ｔ１＜ＴLo2 ＜Ｔres 、〔但しＴres ：共振周期＝（ｔ１＋ｔ２）〕に設定することにより、パルス信号Ｖp1，Ｖp2のいずれの信号で主スイッチ素子をドライブしても、主スイッチ素子Ｑ０の無電流期間にターンオフを行うことができる。
【０１１２】
図３４（ｃ）は比較器出力Ｖcmp のＨｉ，Ｌｏの切換わり時点で、当該の論理回路６が同図（ａ），（ｂ）に示したパルス信号Ｖp1，Ｖp2を切替えてゲートドライバ４に与えるタイミングの説明図である。
即ち、パルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｈｉの時点で比較器３の出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった場合、この時点で直ちにパルス信号Ｖp1とＶp2を切替えると、ゲートドライブ信号Ｖｇ’内の期間ｔａおよびｔｂの信号のようにゲートドライブ信号内のＬｏの期間が設定期間からずれを生じる。
【０１１３】
この問題も、論理回路６（６4 〜６7 ）のいずれかを用いて回避できる。即ち、論理回路６（６5 ，６7 ）を用いた場合は、前述のように比較器出力Ｖcmp がＬｏからＨｉに、またはＨｉからＬｏに切替わった直後のパルス信号Ｖp1＝Ｈｉ，Ｖp2＝Ｈｉとなった時点ｔc1，ｔc2で、論理回路６（６4 ，６6 ）を用いた場合は、同じくパルス信号Ｖp1＝Ｌｏ，Ｖp2＝Ｌｏとなった時点ｔc1’，ｔc2’でＶp1とＶp2の切替えを行うので、ゲートドライブ信号Ｖｇ’の下側に示すゲートドライブ信号Ｖｇのようにゲートドライブ信号内のＬｏの期間のずれを防ぐことができる。
【０１１４】
【発明の効果】
第１発明によれば、従来、ＰＷＭ制御のためにスイッチングＤＣ−ＤＣコンバータ出力電圧の設定値に対する偏差の増幅電圧と比較する三角波の周波数を、コンバータの主スイッチ素子をオン／オフ駆動するスイッチング周波数より低くし、
主スイッチ素子をオン／オフ駆動するゲートドライブ信号の元信号となるパルス信号として周波数が等しくＨｉ／Ｌｏ比の異なる２つのパルス信号を生成し、コンバータの出力電圧を一定に保つように前記偏差の増幅電圧と三角波との比較結果のＨｉ／Ｌｏに応じて、それぞれ２つのパルス信号の所定の一方と他方とを切替え選択して電流増幅し、ゲートドライブ信号とするようにしたので、
三角波の低周波化により三角波発生器内の比較器の遅延の影響なしに主スイッチ素子の高速ドライブが可能となり、三角波の安定性を維持できると共に三角波発生器の消費電流を低減でき、さらにスイッチングの高速化による磁気素子の小型化、従ってスイッチングＤＣ−ＤＣコンバータの小型化が可能になる。
【０１１５】
また、出力電圧を一定に維持するために出力電圧を上昇側／下降側に切替える（つまり、２つのパルス信号を切替え選択する）制御には、従来と同様に三角波を用いているため、過度の外乱に対しても安定した制御が可能であり、誤動作に対して従来の回路方式と同程度の抑制能力を確保できる。
例えば、スイッチング周波数を５ＭＨｚとしたとき、三角波の周波数をスイッチング周波数の１／５とすることにより、三角波発生器の消費電流を従来の回路と比較して１／５とすることができ、制御回路の消費電流を全体の２ｍＡに対し、３５０μＡ低減することができた。
【０１１６】
また第２発明によれば、スイッチングＤＣ−ＤＣコンバータを電圧共振型とし、主スイッチ素子のターンオンが電圧共振動作時における主スイッチ素子の無電圧期間に行われるように、第１発明における主スイッチ素子を駆動するゲートドライブ信号の元信号となる２つのパルス信号の主スイッチ素子をオフする期間を共振周期に対応する所定値に保つようにしたので、
主スイッチ素子のターンオン時のスイッチング損失を確実に低減することが可能となる。
【０１１７】
また第３発明によれば、スイッチングＤＣ−ＤＣコンバータを電流共振型とし、主スイッチ素子のターンオフが電流共振動作時における主スイッチ素子の無電流期間に行われるように、第１発明における主スイッチ素子を駆動するゲートドライブ信号の元信号となる２つのパルス信号の主スイッチ素子をオンする期間を共振周期に対応する所定値に保つようにしたので、
主スイッチ素子のターンオフ時のスイッチング損失を確実に低減することが可能となる。
【図面の簡単な説明】
【図１】第１〜第３発明の実施例としての制御回路の基本構成を示す図
【図２】第１発明の制御回路に用いる論理回路の第１の実施例を示す図
【図３】第１発明の制御回路に用いる論理回路の第２の実施例を示す図
【図４】第１発明の制御回路に用いる論理回路の第３の実施例を示す図
【図５】第２，第３発明の制御回路に用いる論理回路の第１の実施例を示す図
【図６】第２，第３発明の制御回路に用いる論理回路の第２の実施例を示す図
【図７】第２，第３発明の制御回路に用いる論理回路の第３の実施例を示す図
【図８】第２，第３発明の制御回路に用いる論理回路の第４の実施例を示す図
【図９】降圧型スイッチングＤＣ−ＤＣコンバータの主回路構成例を示す図
【図１０】従来の制御回路の構成図
【図１１】図１０の動作説明用の波形図
【図１２】制御回路における三角波発生器の基本構成を示す図
【図１３】三角波の周波数増加時の三角波出力電圧の変化を示す特性図
【図１４】電圧共振・降圧型スイッチングＤＣ−ＤＣコンバータの主回路構成例を示す図
【図１５】図１４の主スイッチ素子の電圧，電流及びゲートドライブ信号の望ましい波形の例を示す図
【図１６】図１４の主スイッチ素子の電圧，電流及びゲートドライブ信号の望ましくない波形の例を示す図
【図１７】電流共振・降圧型スイッチングＤＣ−ＤＣコンバータの主回路構成例を示す図
【図１８】図１７の主スイッチ素子の電圧，電流及びゲートドライブ信号の望ましい波形の例を示す図
【図１９】図１７の主スイッチ素子の電圧，電流及びゲートドライブ信号の望ましくない波形の例を示す図
【図２０】第１発明の第１の実施例としてのゲートドライブ信号を説明する波形図
【図２１】第１発明の第２の実施例としてのゲートドライブ信号を説明する波形図
【図２２】第１発明の第３の実施例としてのゲートドライブ信号を説明する波形図
【図２３】第１発明の第４の実施例としてのゲートドライブ信号を説明する波形図
【図２４】第１発明の第５の実施例としてのゲートドライブ信号を説明する波形図
【図２５】第２発明の第１の実施例としてのゲートドライブ信号を説明する波形図
【図２６】第２発明の第２の実施例としてのゲートドライブ信号を説明する波形図
【図２７】第２発明の第３の実施例としてのゲートドライブ信号を説明する波形図
【図２８】第２発明の第４の実施例としてのゲートドライブ信号を説明する波形図
【図２９】第２発明の第５の実施例としてのゲートドライブ信号を説明する波形図
【図３０】第３発明の第１の実施例としてのゲートドライブ信号を説明する波形図
【図３１】第３発明の第２の実施例としてのゲートドライブ信号を説明する波形図
【図３２】第３発明の第３の実施例としてのゲートドライブ信号を説明する波形図
【図３３】第３発明の第４の実施例としてのゲートドライブ信号を説明する波形図
【図３４】第３発明の第５の実施例としてのゲートドライブ信号を説明する波形図
【符号の説明】
０１０ 制御回路
０２ 半波電圧共振スイッチ回路
０３ 半波電流共振スイッチ回路
１ ＯＰアンプ
２ 三角波発生器
３ 比較器
４ ゲートドライバ
５ パルス発生器
６（６1 〜６7 ） 論理回路
２１，２２ 比較器
２３ ＲＳフリップフロップ
２４ インバータ
１０１ 降圧型スイッチングＤＣ−ＤＣコンバータ
１０２ 電圧共振・降圧型スイッチングＤＣ−ＤＣコンバータ
１０３ 電流共振・降圧型スイッチングＤＣ−ＤＣコンバータ
Ｃin 入力コンデンサ
Ｃout 出力平滑コンデンサ
Ｃosc 三角波生成用コンデンサ
Ｃｒ 共振用コンデンサ
Ｄ０ フライホイールダイオード
Ｄ１ ダイオード
ＩＳ１，ＩＳ２ 定電流源
Ｌ０ チョークコイル
Ｌｒ 共振用インダクタンス
Ｑ０ 主スイッチ素子
Ｒ１，Ｒ２，Ｒ１１〜Ｒ１３ 抵抗
ＳＷ１，ＳＷ２ スイッチ
Ｔres ＝（ｔ１＋ｔ２） 共振周期
Ｖcmp 比較器出力
Ｖｇ ゲートドライブ信号
Ｖin 入力直流電圧
Ｖop ＯＰアンプ出力
Ｖosc 三角波
Ｖout 出力直流電圧
Ｖｐ，Ｖp1，Ｖp2 パルス信号
Ｖref 基準電圧
Claims (11)
- 入力直流電圧を半導体スイッチ素子を介し所定の第１の周波数で断続して安定な出力直流電圧を生成出力するスイッチングＤＣ−ＤＣコンバータにおける前記半導体スイッチ素子のオン／オフを制御する制御回路であって、
前記第１の周波数よりも低い所定の第２の周波数で所定の最大値と所定の最小値を持つ三角波を生成する三角波発生手段と、
設定電圧に対する前記出力直流電圧の偏差電圧を演算増幅する手段と、
該偏差電圧の演算増幅値と前記三角波とのレベルを比較する比較手段と、
周波数が前記第１の周波数であり、Ｈｉの期間とＬｏの期間がそれぞれ前記半導体スイッチ素子のオンとオフ、又はオフとオンのいずれか所定の一方に対応し、少なくとも所定の複数周期ごとの該Ｈｉの期間とＬｏの期間の比が異なる２つのパルス信号を生成し、
前記比較手段により前記三角波のレベルが前記偏差電圧の演算増幅値より大きいと判断される期間は前記２つのパルス信号のうち前記所定の複数周期において前記半導体スイッチ素子をオフする期間の割合の大きいパルス信号を、前記偏差電圧の演算増幅値が前記三角波のレベルより大きいと判断される期間は前記２つのパルス信号のうち前記所定の複数周期において前記半導体スイッチ素子をオンする期間の割合の大きいパルス信号をそれぞれ選択し、該選択されたパルス信号により前記半導体スイッチ素子をオン／オフ駆動するドライブ信号生成手段とを備えたことを特徴とするスイッチングＤＣ−ＤＣコンバータ用制御回路。 - 請求項１に記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、
このスイッチングＤＣ−ＤＣコンバータを前記半導体スイッチ素子のオフ期間に、該半導体スイッチ素子の両端にＬＣ共振に基づく正弦波状の共振電圧が加わる電圧共振型として構成し、
前記２つのパルス信号のＨｉまたはＬｏの期間のうち、前記半導体スイッチ素子のオフに対応する期間の終端が、この半導体スイッチ素子に加わる共振電圧の無電圧となる期間に入るように、該オフに対応する期間を前記ＬＣ共振の１または所定の複数周期に対応した所定の１または複数の長さとし、該複数の長さの期間は当該のパルス信号上に時系列に規則的に配列されてなるようにしたことを特徴とするスイッチングＤＣ−ＤＣコンバータ用制御回路。 - 請求項２に記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、前記ドライブ信号生成手段が、前記半導体スイッチ素子のオフに対応する期間が前記所定の長さの何れかに維持されるように、前記２つのパルス信号を切り替えるようにしたことを特徴とするスイッチングＤＣ−ＤＣコンバータ用制御回路。
- 請求項１に記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、
このスイッチングＤＣ−ＤＣコンバータを前記半導体スイッチ素子のオン期間に、該半導体スイッチ素子にＬＣ共振に基づく正弦波状の共振電流が流れる電流共振型として構成し、
前記２つのパルス信号のＨｉまたはＬｏの期間のうち、前記半導体スイッチ素子のオンに対応する期間の終端が、この半導体スイッチ素子に流れる共振電流の無電流となる期間に入るように、該オンに対応する期間を前記ＬＣ共振の１または所定の複数周期に対応した所定の１または複数の長さとし、該複数の長さの期間は当該のパルス信号上に時系列に規則的に配列されてなるようにしたことを特徴とするスイッチングＤＣ−ＤＣコンバータ用制御回路。 - 請求項４に記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、前記ドライブ信号生成手段が、前記半導体スイッチ素子のオンに対応する期間が前記所定の長さの何れかに維持されるように、前記２つのパルス信号を切り替えるようにしたことを特徴とするスイッチングＤＣ−ＤＣコンバータ用制御回路。
- 請求項１に記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、前記２つのパルス信号の内の一方がＨｉ又はＬｏの固定信号であることを特徴とするスイッチングＤＣ−ＤＣコンバータ用制御回路。
- 請求項１に記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、前記２つのパルス信号の内の一方が他方の反転信号であることを特徴とするスイッチングＤＣ−ＤＣコンバータ用制御回路。
- 請求項２または３に記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、前記２つのパルス信号の内の一方が前記半導体スイッチ素子のオンに対応するＨｉ又はＬｏの固定信号であることを特徴とするスイッチングＤＣ−ＤＣコンバータ用制御回路。
- 請求項４または５に記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、前記２つのパルス信号の内の一方が前記半導体スイッチ素子のオフに対応するＨｉ又はＬｏの固定信号であることを特徴とするスイッチングＤＣ−ＤＣコンバータ用制御回路。
- 請求項１ないし５のいずれかに記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、
前記２つのパルス信号の内の一方が、他方のＨｉまたはＬｏの期間を所定間隔ごとにそれぞれＬｏまたはＨｉのままに維持してなるものであることを特徴とするスイッチングＤＣ−ＤＣコンバータ用制御回路。 - 請求項１ないし５のいずれかに記載のスイッチングＤＣ−ＤＣコンバータ用制御回路において、
前記２つのパルス信号の立上がりエッジまたは立下がりが同期してなることを特徴とするスイッチングＤＣ−ＤＣコンバータ用制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31383899A JP3697974B2 (ja) | 1999-11-04 | 1999-11-04 | スイッチングｄｃ−ｄｃコンバータ用制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31383899A JP3697974B2 (ja) | 1999-11-04 | 1999-11-04 | スイッチングｄｃ−ｄｃコンバータ用制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001136738A JP2001136738A (ja) | 2001-05-18 |
| JP3697974B2 true JP3697974B2 (ja) | 2005-09-21 |
Family
ID=18046130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31383899A Expired - Fee Related JP3697974B2 (ja) | 1999-11-04 | 1999-11-04 | スイッチングｄｃ−ｄｃコンバータ用制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3697974B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006006004A (ja) * | 2004-06-16 | 2006-01-05 | Ricoh Co Ltd | 昇降圧型ｄｃ−ｄｃコンバータ |
| JP5246251B2 (ja) * | 2010-12-14 | 2013-07-24 | 株式会社リコー | 昇降圧型ｄｃ−ｄｃコンバータ |
| JP5832398B2 (ja) * | 2012-09-10 | 2015-12-16 | ルネサスエレクトロニクス株式会社 | 信号伝送回路 |
-
1999
- 1999-11-04 JP JP31383899A patent/JP3697974B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001136738A (ja) | 2001-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11626871B2 (en) | Control of secondary switches based on secondary winding voltage in a power converter | |
| JP4527480B2 (ja) | Ｄｃ−ｄｃコンバータにおける電力効率を最適化する方法および回路 | |
| US8456143B2 (en) | DC-DC converter and semiconductor integrated circuit for controlling power source | |
| KR101176179B1 (ko) | 전압 변환 모드 제어 장치 및 그 제어 방법 | |
| US8755203B2 (en) | Valley-mode switching schemes for switching power converters | |
| US6396250B1 (en) | Control method to reduce body diode conduction and reverse recovery losses | |
| JP5085397B2 (ja) | 電源装置および半導体集積回路装置 | |
| JP4360326B2 (ja) | 共振型スイッチング電源装置 | |
| US9246387B2 (en) | Output voltage controller, electronic device, and output voltage control method | |
| US20180041126A1 (en) | Control circuit for buck-boost power converter with stable bootstrap voltage refresh | |
| US20050068017A1 (en) | DC-to-DC converter with improved transient response | |
| JP2000092824A (ja) | スイッチングレギュレータおよびｌｓｉシステム | |
| US20100237841A1 (en) | Power supply and power control device | |
| JPH10225105A (ja) | Ｄｃ／ｄｃコンバータ | |
| JP2002171761A (ja) | Ｄｃ−ｄｃコンバ−タ | |
| CN101728947A (zh) | Dc-dc转换器 | |
| US10594218B1 (en) | Hysteresis timing scheme for mode transition in a buck boost converter | |
| CN112688542B (zh) | 控制电路以及应用其的开关变换器 | |
| JP5955294B2 (ja) | スイッチング電源装置 | |
| US20210211047A1 (en) | Current mode dc-dc converter | |
| EP3780370B1 (en) | Control device for a switching voltage regulator and control method | |
| JP2006014559A (ja) | Ｄｃ−ｄｃコンバータ | |
| JP5217535B2 (ja) | Ｄｃ−ｄｃコンバータ | |
| US20220109375A1 (en) | Synchronous rectifier driver circuit, related integrated circuit, electronic resonant converter and method | |
| JPH03215168A (ja) | 多出力コンバータ及びその変調回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A625 | Written request for application examination (by other person) |
Free format text: JAPANESE INTERMEDIATE CODE: A625 Effective date: 20031209 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031225 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050310 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050315 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050427 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050614 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050627 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080715 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090715 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090715 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100715 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100715 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100715 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110715 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110715 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110715 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110715 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120715 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120715 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130715 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |