JP3697873B2 - Level shift circuit, signal driver and display device using the same, and semiconductor device - Google Patents

Level shift circuit, signal driver and display device using the same, and semiconductor device Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、トランジスタを用いたレベルシフト回路、これを用いた信号ドライバおよび表示装置ならびに半導体装置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
レベルシフト回路として、第１の電源電圧に対応した電圧振幅を持ち互いに逆位相の第１および第２の入力信号を、第２の電源電圧に対応した電圧振幅を持つ第１および第２の出力信号に変換するものが知られている。
【０００３】
図７は、ＰＭＯＳトランジスタｐ１，ｐ２およびＮＭＯＳトランジスタｎ１，ｎ２を用いてこのようなレベルシフト回路を構成した例を示す回路図である。このレベルシフト回路においては、一対の入力端子に第１の電源電圧（例えば０Ｖ，５Ｖ）に対応する互いに逆位相の第１および第２の入力信号Ｉｎ１，Ｉｎ２を入力すると、一対の出力端子に第２の電源電圧（例えば０Ｖ，１０Ｖ）に対応する第１および第２の出力信号Ｏｕｔ１，Ｏｕｔ２が出力される。なお、一対の電源端子には、ＮＭＯＳトランジスタ側を低電位ＶＬとし、ＰＭＯＳトランジスタ側を高電位ＶＨとして第２の電源電圧が印加される。
【０００４】
このレベルシフト回路を通常のＣＭＯＳで形成し、入力信号として第１の電源電圧に対応した信号をＩｎ１とＩｎ２に入力させた場合は、第２の電源電圧に対応してレベルシフトされた出力信号Ｏｕｔ１とＯｕｔ２とを得ることができる。
【０００５】
ところが、このレベルシフト回路を、駆動回路の一部として液晶表示パネルを構成するガラス基板上に設ける場合のように、ＴＦＴ（薄膜トランジスタ）で形成したために各トランジスタのオン電流が小さく、しきい値立ち上がりが悪い場合や、第１の電源電圧が第２の電源電圧よりもかなり低い場合には、レベルシフトされた信号であるＯｕｔ１，Ｏｕｔ２が、Ｉｎ１，Ｉｎ２の反転に対応して反転しなかったり、反転するまでに長時間を要したりする問題が発生することがある。
【０００６】
なお、本出願人は、予め日本特許情報機構（ＪＡＰＩＯ）の先行技術調査（パトリス）によって、検索式：”（レベル＊シフタ）＊（容量＋キャパシタ）”にて、先行技術を調査し、ヒット件数２０件の調査結果を得た。この結果から、上記問題点を解決するための技術を発見することはできなかった。
【０００７】
本発明は、上記のような問題点に鑑みてなされたものであって、その目的は、ＴＦＴ等のオン電流が小さく、しきい値立ち上がりの悪いスイッチング素子を用いた場合や、低電圧の入力信号を入力する場合でも、確実にレベルシフトを行うことができ、動作速度が速いレベルシフト回路、これを用いた駆動回路および表示装置ならびに半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
請求項１に記載の発明に係るレベルシフト回路は、
第１の電源電圧に対応した互いに逆位相の第１入力信号および第２入力信号が入力される第１入力端子および第２入力端子と、
前記第１の電源電圧とは異なる第２の電源電圧の高電位側供給端子と低電位側供給端子との間で直列に接続された第１導電型の第１スイッチング素子および第２導電型の第２スイッチング素子と、前記第２の電源電圧の高電位側供給端子と低電位側供給端子との間で直列に接続された第１導電型の第３スイッチング素子および第２導電型の第４スイッチング素子とが、並列に接続されて形成されたスイッチング回路と、
前記第１、第２スイッチング素子の接続部と、前記第３スイッチング素子の制御電極とに接続され、第１出力信号が出力される第１出力端子と、
前記第３、第４スイッチング素子の接続部と、前記第１スイッチング素子の制御電極とに接続され、第２出力信号が出力される第２出力端子とを有し、
前記第１入力端子は、前記第２スイッチング素子の制御電極に接続されてなり、
前記第２入力端子は、前記第４スイッチング素子の制御電極に接続されてなり、
前記第１および第２入力端子に入力された前記第１および第２入力信号を、前記第２の電源電圧に対応した前記第１および第２出力信号に変換するレベルシフト回路であって、
前記第１入力端子に入力された信号の変化に対応した信号を第１伝達手段を介して前記第２出力端子に出力し、
前記第２入力端子に入力された信号の変化に対応した信号を第２伝達手段を介して前記第１出力端子に出力することを特徴とする。
【０００９】
請求項１に記載の発明によれば、第１入力信号の変化に対応した信号が第２出力端子に伝達されるため、第１入力信号の立ち上がり（下がり）に対応して第２出力信号が立ち上がる（下がる）。また、第２入力信号の変化に対応した信号が第１出力端子に伝達されるため、第１入力信号の立ち上がり（下がり）に対応して第１出力信号が立ち上がる（下がる）。したがって、従来のレベルシフタの動作に加えて、これらの効果により、第１および第２入力信号の反転に対する応答速度が速く、確実にレベルシフトを行うことができるレベルシフト回路となる。
【００１０】
請求項２は、請求項１に記載の発明に係るレベルシフト回路において、
前記第１伝達手段は、前記第１入力端子と前記第２出力端子との間に接続されたキャパシタであり、
前記第２伝達手段は、前記第２入力端子と前記第１出力端子との間に接続されたキャパシタであることを特徴とする。
【００１１】
請求項２に記載の発明によれば、第１および第２伝達手段がキャパシタであるため、容易に形成可能なレベルシフト回路となる。
【００１２】
請求項３は、請求項１または請求項２に記載の発明に係るレベルシフト回路において、
前記第２電源電圧の高電位側供給端子と、前記第１および第３スイッチング素子との間に、それぞれ抵抗素子が挿入されることを特徴とする。
【００１３】
請求項３に記載の発明によれば、第１スイッチング素子に接続された抵抗素子を介して第２電源電圧の高電位側が接続されているため、第２スイッチング素子に入力される第１入力信号がＨレベルとなって、第２スイッチング素子がオンした際に第１スイッチング素子を流れる電流が制限され、第１出力信号のＬレベルへのスイッチングを迅速に行うことが可能となる。同様に、第３スイッチング素子に接続された抵抗素子を介して第２電源電圧の高電位側が接続されているため、第４スイッチング素子に入力される第２入力信号がＨレベルとなった場合の第２出力信号のＬレベルへのスイッチングを迅速を行うことができる。この結果、応答速度の速いレベルシフト回路となる。
【００１４】
請求項４は、請求項１または請求項２に記載の発明に係るレベルシフト回路において、
前記第１スイッチング素子と前記第２スイッチング素子との接続部に挿入される第１導電型の第５スイッチング素子と、
前記第３スイッチング素子と前記第４スイッチング素子との接続部に挿入される第１導電型の第６スイッチング素子と、
を更に有し、
前記第１入力端子は、前記第５スイッチング素子の制御電極に接続され、
前記第１出力端子は、前記第５スイッチング素子と前記第２スイッチング素子との接続部に接続され、
前記第２入力端子は、前記第６スイッチング素子の制御電極に接続され、
前記第２出力端子は、前記第６スイッチング素子と前記第４スイッチング素子との接続部に接続されることを特徴とする。
【００１５】
請求項４に記載の発明によれば、第１スイッチング素子と第２スイッチング素子との接続部に第５スイッチング素子が挿入され、第５スイッチング素子の制御電極には第１入力信号が接続されているため、第１入力信号がＨレベルとなり第２スイッチング素子がオンすると同時に第５スイッチング素子がオフする。したがって、第１出力信号は、第１入力信号がＨレベルとなると、迅速にＬレベルとなる。同様に、第３スイッチング素子と第４スイッチング素子との接続部に第６スイッチング素子が挿入され、第６スイッチング素子の制御電極には第２入力信号が接続されているため、第２出力信号は、第２入力信号がＨレベルとなると、迅速にＬレベルとなる。この結果、迅速かつ確実に動作するレベルシフト回路が得られる。
【００１６】
請求項５に記載の発明に係るレベルシフト回路は、
第１の電源電圧に対応した互いに逆位相の第１入力信号および第２入力信号が入力される第１入力端子および第２入力端子と、
前記第１の電源電圧とは異なる第２の電源電圧の高電位側供給端子と低電位側供給端子との間で直列に接続された第１導電型の第１スイッチング素子および第２導電型の第２スイッチング素子と、前記第２電源電圧の高電位側供給端子と低電位側供給端子との間で直列に接続された第１導電型の第３スイッチング素子および第２導電型の第４スイッチング素子とが、並列に接続されて形成されたスイッチング回路と、
前記第１、第２スイッチング素子の接続部と、前記第３、第４スイッチング素子の制御電極とに接続され、第１出力信号が出力される第１出力端子と、
前記第３、第４スイッチング素子の接続部と、前記第１、第２スイッチング素子の制御電極とに接続され、第２出力信号が出力される第２出力端子と、
を有し、
前記第１および第２入力端子に入力された前記第１および第２入力信号を前記第２の電源電圧に対応した前記第１および第２出力信号に変換するレベルシフト回路であって、
第１入力端子に入力された信号の変化に対応した信号を前記第１出力端子に伝達する第１伝達手段と、
第２入力端子が入力された信号の変化に対応した信号を前記第２出力端子に伝達する第２伝達手段と、
を有することを特徴とする。
【００１７】
請求項５に記載の発明に係るレベルシフト回路によれば、第１入力信号と同相で電圧レベルの異なる第１出力信号と、第２入力信号と同相で電圧レベルの異なる第２出力信号とを得ることができる。しかも、第１および第２入力信号と、第１および第２出力信号とのグランドレベルを異なったものとすることができるレベルシフト回路となる。
【００１８】
請求項６は、請求項１ないし請求項５のいずれかにおいて、
前記第１ないし第４スイッチング素子は、チャネルが非単結晶半導体層に形成されるＴＦＴであることを特徴とする。
【００１９】
請求項６に記載の発明によれば、第１ないし第４スイッチング素子はチャネルが非単結晶半導体層に形成されるＴＦＴであるため、チャネルが単結晶半導体層に形成されたトランジスタに比べスイッチング速度の遅いトランジスタとなるにも拘わらず、スイッチング速度が速く、かつ、確実に動作するレベルシフト回路となる。
【００２０】
請求項７に記載の発明に係る信号ドライバは、
画像データ信号を保持するラッチ回路と、
前記画像データ信号を取り込むタイミングを伝えるサンプルパルスを前記ラッチ回路に対して出力するシフトレジスタ回路と、
前記ラッチ回路から出力された前記画像データ信号を所定の電源電圧に対応する電圧にレベルシフトさせる、請求項１ないし請求項６のいずれかに記載のレベルシフト回路と、
前記レベルシフト回路から出力された画像データ信号をアナログ変換し、所定の電力容量で出力する出力部とを有することを特徴とする。
【００２１】
請求項７に記載の発明によれば、上述の作用効果を持つレベルシフト回路を有する信号ドライバが得られる。
【００２２】
請求項８に記載の発明に係る表示装置は、
信号電極群と、走査電極群と、前記信号電極群と前記走査電極群との各交差部付近に配置された表示要素とを備える表示部と、
前記走査電極群を駆動する走査ドライバと、
前記信号電極群を駆動する請求項７に記載の信号ドライバとを有することを特徴とする。
【００２３】
請求項８に記載の発明によれば、上述の作用効果を持つレベルシフト回路を含む信号ドライバを備えた表示装置が得られる。
【００２４】
請求項９に記載の発明に係る半導体装置は、請求項６に記載のレベルシフト回路を形成する半導体装置であって、
前記各ＴＦＴは、前記非単結晶半導体層に形成されたソースおよびドレインと、ゲート絶縁膜と、ゲート電極とを有し、
前記第１および第２伝達手段は、
前記非単結晶半導体層と同層に形成された第１導電層と、前記ゲート電極と同層に形成された第２導電層との間に、前記ゲート絶縁膜と同層に形成された第１絶縁層を挟み込んで形成されたキャパシタであることを特徴とする。
【００２５】
請求項９に記載の発明によれば、第１および第２伝達手段を形成するために別個の層を形成する必要がないため、第１および第２伝達手段を含んで構成されるレベルシフト回路を有する半導体装置を容易に形成することができる。
【００２６】
また、一般に、ゲート絶縁膜は他の絶縁膜よりも薄いため、大容量キャパシタの形成を容易に行うことができる。
【００２７】
請求項１０に記載の発明に係る半導体装置は、請求項６に記載のレベルシフト回路を形成する半導体装置であって、
前記各ＴＦＴは、前記非単結晶半導体層に形成されたソースおよびドレインと、ゲート絶縁膜と、ゲート電極と、第１層間絶縁膜と、配線層とを有し、
前記第１および第２伝達手段は、
前記ゲート電極と同層に形成された第２導電層と、前記配線層と同層に形成された第３導電層との間に、前記第１層間絶縁膜と同層に形成された第２絶縁層を挟み込んで形成されたキャパシタであることを特徴とする。
【００２８】
請求項１０に記載の発明によれば、第１および第２伝達手段を形成するために別個の層を形成する必要がないため、第１および第２伝達手段を含んで構成されるレベルシフト回路を有する半導体装置を容易に形成することができる。
【００２９】
請求項１１に記載の発明に係る半導体装置は、請求項６に記載のレベルシフト回路を形成する前記各スイッチング素子、および前記各スイッチング素子の上部に第２層間絶縁膜を介して形成される液晶素子用の透明電極を含んで構成される半導体装置であって、
前記各ＴＦＴは、前記非単結晶半導体層に形成されたソースおよびドレインと、ゲート絶縁膜と、ゲート電極と、第１層間絶縁膜と、配線層とを有し、
前記第１および第２伝達手段は、
前記配線層と同層に形成された第３導電層と、前記透明電極と同層に形成された第４導電層との間に、前記第２層間絶縁膜と同層に形成された第３絶縁層を挟み込んで形成されたキャパシタであることを特徴とする。
【００３０】
請求項１１に記載の発明によれば、第１および第２伝達手段を形成するために別個の層を形成する必要がないため、第１および第２伝達手段を含んで構成されるレベルシフト回路を有する半導体装置を容易に形成することができる。
【００３１】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を参照しながら、さらに具体的に説明する。
【００３２】
〔第１実施形態〕
＜表示装置の全体構成＞
図１は、本発明の第１実施形態に係る表示装置である液晶表示装置の構成を示すブロックダイアグラムである。この図に示すように本実施形態の液晶表示装置は、画像情報出力源７４、画像情報処理回路７６、走査ドライバ８０、信号ドライバ８２、表示部である液晶表示パネル８６、クロック回路７０、および電源回路７２を含んで構成される。
【００３３】
画像情報出力源７４は、ＲＯＭ、ＲＡＭなどのメモリ、ビデオ信号を同調して出力する同調回路などを含んで構成され、クロック回路７０からのクロックに基づいて、ビデオ信号などの画像情報を出力する。
【００３４】
画像情報処理回路７６は、クロック回路７０からのクロック信号に基づいて画像情報を処理して、画像データ、走査データ、および制御信号を出力する。この表示情報処理回路７６は、例えば増幅回路、相展開回路、ローテーション回路、ガンマ補正回路、あるいはクランプ回路等を含むことができる。
【００３５】
信号ドライバ８２は、画像情報処理回路から画像データおよび制御信号を受け取り、表示部の信号電極に対して信号電圧を出力するもので、レベルシフト回路を含んで構成される。
【００３６】
走査ドライバ８０は、画像情報処理回路７６から走査データおよび制御信号を受け取り、液晶表示パネルの走査電極に対して走査電圧を出力する。
【００３７】
表示部である液晶表示パネル８６は、信号電極群である複数の信号電極８７、これに交差する走査電極群である複数の走査電極８８、および信号電極８７と走査電極８８との各交差領域に配置される表示要素である液晶素子（図示せず）を含んで構成され、信号ドライバ８２および走査ドライバ８０の駆動によって画像を表示する。なお、本実施例においては、前述した信号ドライバ８２および走査ドライバ８０は、液晶表示パネル８６の一部を構成するガラス基板上に、薄膜トランジスタ（ＴＦＴ）製造技術を用いて形成されている。
【００３８】
クロック回路７０は、上述の各回路に対してクロック信号を供給する。
【００３９】
電源回路７２は、前述のレベルシフト回路を駆動するための第２電源電圧を含む各電圧を生成し、上述の各回路に電力を供給する。
【００４０】
＜信号ドライバ＞
図２は、本実施形態の表示装置である液晶表示装置に用いられる信号ドライバ８２の構成図である。この図に示すように、本実施形態の信号ドライバ８２は、シフトレジスタ回路６０、デジタル配線６２、ラッチ回路６４、レベルシフト回路１０、および出力部６６を含んで構成される。
【００４１】
シフトレジスタ回路６０は、液晶表示パネル８６の信号電極８７の数に対応して複数設けられ、画像データ信号を伝えるデジタル配線６２から、液晶表示パネル８６の各信号電極８７に対応するデータを取り込むタイミングを示すサンプリングパルスをラッチ回路６４に供給する。
【００４２】
デジタル配線６２は、液晶表示パネル８６の各信号電極８７の信号レベルに対応したデジタル信号を所定のタイミングで伝える配線であり、ビット数に対応した数の配線Ｄ０，Ｄ１，Ｄ２，Ｄ３を有する。本実施形態の場合、４ビットに対応した例が示してあるが、液晶表示装置の表示仕様に応じたビット数に対応した線数を有するデジタル配線とすることができる。
【００４３】
ラッチ回路６４は、液晶表示パネル８６の各信号電極８７ごとに、デジタル配線６２のビット数に対応した数が設けられ、デジタル配線６２の各ビットの配線Ｄ０，Ｄ１，Ｄ２，Ｄ３が対応するラッチ回路６４に接続されている。ラッチ回路６４は、シフトレジスタ回路６０から出力されるサンプリングパルスに対応したタイミングでデジタル配線６２上のデータを取り込んで保持する。
【００４４】
レベルシフト回路１０は、液晶表示パネルの各信号電極８７ごとに対応して、デジタル配線６２のビット数に対応した数が設けられる。レベルシフト回路１０には、対応するラッチ回路６４から出力された信号が入力される。なお、図２においては、各レベルシフト回路１０への入力および出力をそれぞれ一本の線で示してあるが、通常は、互いに逆相の一対の信号が対応するラッチ回路６４から入力され、やはり互いに逆相の一対の信号が各レベルシフト回路から出力部６６に出力される。
【００４５】
出力部６６は、液晶表示パネル８６の各信号電極８７について、デジタル画像データ信号の各ビットに対応する複数のレベルシフト回路１０からの出力を受け取り、液晶表示パネル８６の各信号電極８７に対応するアナログ信号を合成し、その信号を表示部である液晶表示パネル８６の各信号電極８７に入力する。
【００４６】
＜レベルシフト回路＞
図３は、前述した信号ドライバ８２に用いられる本実施形態のレベルシフト回路１０の回路図である。
【００４７】
本実施形態のレベルシフト回路１０は、第１の電源電圧例えば（０Ｖ，５Ｖ）に対応した互いに逆位相の論理パルス信号である第１入力信号Ｉｎ１および第２入力信号Ｉｎ２が、第１入力端子２６および第２入力端子２７に入力されると、第２の電源電圧例えば（０Ｖ，１０Ｖ）に対応した互いに逆位相の論理パルス信号である第１出力信号Ｏｕｔ１および第２出力信号Ｏｕｔ２を、第１出力端子３０および第２出力端子３１に出力するものである。
【００４８】
このレベルシフト回路１０は、図３に示したように、第１スイッチング素子であるＰＭＯＳトランジスタｐ１と第２スイッチング素子であるＮＭＯＳトランジスタｎ１とが直列に接続され、第３スイッチング素子であるＰＭＯＳトランジスタｐ２と第４スイッチング素子であるＮＭＯＳトランジスタｎ２とが直列に接続され、さらに、これら直列に接続されたＭＯＳトランジスタ同士が並列に接続されて構成されている。また、ＰＭＯＳトランジスタｐ１とＮＭＯＳトランジスタｎ１の接合部およびＰＭＯＳトランジスタｐ２の制御電極であるゲートは、第１出力端子３０に接続されている。そして、ＰＭＯＳトランジスタｐ２とＮＭＯＳトランジスタｎ２の接合部およびＰＭＯＳトランジスタｐ１の制御電極であるゲートは、第２出力端子３１に接続されている。また、ＮＭＯＳトランジスタｎ１のゲートは第１入力端子２６に接続されており、ＮＭＯＳトランジスタｎ２のゲートは第２入力端子２７に接続されている。さらに、第１入力端子２６と第２出力端子３１とは、第１伝達手段であるキャパシタＣ１を介して結ばれ、第２入力端子２７と第１出力端子３０とは第２伝達手段であるキャパシタＣ２を介して結ばれている。
【００４９】
そして、第２電源電圧の高電位側ＶＨが接続される高電位側供給端子４２がＰＭＯＳトランジスタｐ１，ｐ２のそれぞれに接続され、第２電源電圧の低電位側ＶＬが接続される低電位側供給端子４３がＮＭＯＳトランジスタｎ１，ｎ２のそれぞれに接続される。
【００５０】
図４は、本実施形態のレベルシフト回路１０の第１および第２入力信号Ｉｎ１，Ｉｎ２と第１および第２出力信号Ｏｕｔ１，Ｏｕｔ２との関係を示す模式的なタイミングチャートと、タイミングチャートの各区間に対応させて各ＭＯＳトランジスタｐ１，ｎ１，ｐ２，ｎ２のオン／オフの状態を示す表とから成るものである。なお、この図においては、各ＭＯＳトランジスタｐ１，ｎ１，ｐ２，ｎ２の、オンをを○、オフを×として示してある。
【００５１】
ここで、本実施形態のレベルシフト回路１０の動作を図４とともに説明する。
【００５２】
まず、第１入力信号Ｉｎ１として第１の電源電圧に対応したＬ（ロー）である０Ｖが第１入力端子２６に入力され、第２入力信号Ｉｎ２として第１の電源電圧のＨ（ハイ）である５Ｖが第２入力端子２７に入力された状態すなわち図４にＡとして示した区間では、ＮＭＯＳトランジスタｎ２のゲートに５Ｖが入力されてｎ２がオン状態となるため、Ｏｕｔ２はローとなる。そして、Ｏｕｔ２はＰＭＯＳトランジスタｐ１のゲートに入力されているため、ｐ１がオンとなる。また、第１入力信号Ｉｎ１としてＬの信号がゲートに入力されているｎ１はオフとなっているため、Ｏｕｔ１は第２の電源電圧のＨである１０ＶすなわちＶＨとなる。
【００５３】
次に、第１および第２入力信号Ｉｎ１，Ｉｎ２の信号レベルが反転し、Ｉｎ１が第１の電源電圧のＨ（５Ｖ）となり、Ｉｎ２がＬ（０Ｖ）となる。このＩｎ１およびＩｎ２の信号レベルの反転は、図４に誇張して示したような遷移区間を経て起こる。したがって、第１および第２出力信号Ｏｕｔ１，Ｏｕｔ２もそれに対応した遷移区間を経て反転することになる。すなわち、Ｉｎ１の電圧が上昇してｎ１のしきい値電圧Ｖthnを超えると、ｎ１はオンするため、Ｏｕｔ１の電圧が低下し始める（図４の区間Ｂ）。そして、Ｏｕｔ１の電圧がｐ２のしきい値電圧Ｖthpより低い電圧となるとｐ２がオンし、Ｏｕｔ２が上昇を始める（図４の区間Ｃ）。Ｏｕｔ２の電圧のこの上昇が完了して、Ｏｕｔ１とＯｕｔ２の反転が完了する（図４の区間Ｄ後半）。
【００５４】
その後、第１入力信号Ｉｎ１と第２入力信号Ｉｎ２の信号レベルが再度反転すると、Ｉｎ１，Ｏｕｔ１，ｎ１，ｐ１のそれぞれと、Ｉｎ２，Ｏｕｔ２，ｎ２，ｐ２の対応するそれぞれが互いに入れ替わるが、上記と同様にして、第１出力信号Ｏｕｔ１と第２出力信号Ｏｕｔ２の信号レベルが反転する（図４の区間Ｅ，Ｆ，Ａ）。
【００５５】
このように、第１入力信号Ｉｎ１と第２入力信号Ｉｎ２とが反転すると、第１出力信号Ｏｕｔ１または第２出力信号Ｏｕｔ２のＨレベルへ立ち上がる側の反転完了が最も遅くなる。
【００５６】
しかし、本実施形態のレベルシフト回路１０の場合は、前述したように、第１入力端子２６と第２出力端子３１とがキャパシタＣ１によって結ばれ、同様に第２入力端子２７と第１出力端子３０とがキャパシタＣ２によって結ばれているため、第１入力信号Ｉｎ１の電圧変化に対応した電圧変化は直ちに第２出力端子３１に伝わり、第２入力信号Ｉｎ２の電圧変化に対応した電圧変化は直ちに第１出力端子３０に伝わる。そのため、第１入力信号Ｉｎ１と同位相である第２出力信号Ｏｕｔ２の立ち上がりと、第２入力信号Ｉｎ２と同位相である第１出力信号Ｏｕｔ１の立ち上がりを速くすることができる。
【００５７】
また、第１入力信号Ｉｎ１はキャパシタＣ１を介して第１スイッチング素子であるＰＭＯＳトランジスタｐ１のゲートにも入力されているため、第１入力信号Ｉｎ１がＬレベルからＨレベルに反転した際には、ｐ１がオフすることが促進され、ｐ１がオフするまではｐ１とｎ１の引き合いとなって電位が定まらない第１出力信号Ｏｕｔ１のＬレベルへの反転が促進される。さらに、この第１出力信号Ｏｕｔ１がゲートに入力されているｐ２は、Ｏｕｔ１がＬレベルとなることによりオンするため、Ｏｕｔ１がＬレベルとなるタイミングが早まれば、ｐ２のオンも早められることとなり、Ｏｕｔ２のＨレベルへの反転も促進される。さらに、ｐ２のゲートには第２入力信号Ｉｎ２がキャパシタＣ２を介して入力されているため、これによってもｐ２のオンが促され、Ｏｕｔ２のＨレベルへの反転も促進されることとなる。
【００５８】
次に、Ｉｎ２がＬレベルからＨレベルとなり、Ｉｎ１がＨレベルからＬレベルに反転する場合は、Ｉｎ１とＩｎ２、ｐ１とｐ２、ｎ１とｎ２、Ｃ１とＣ２、およびＯｕｔ１とＯｕｔ２のそれぞれの関係は互いに入れ替わるが、上述の場合と同様にＣ１およびＣ２の存在によって、第１入力信号Ｉｎ１および第２入力信号Ｉｎ２の反転に対応した第１出力信号Ｏｕｔ１および第２出力信号Ｏｕｔ２の反転のタイミングが早められる。
【００５９】
図５は、本実施形態のレベルシフト回路１０を、ポリシリコンやアモーファスシリコンなどの非単結晶層にチャネルが形成されるＴＦＴを用いた半導体装置として形成した場合の、第１入力信号Ｉｎ１と、第１および第２出力信号Ｏｕｔ１，Ｏｕｔ２との関係を、シミュレーションプログラムを用いて求めた結果を示すものである。この図には第２入力信号Ｉｎ２を示していないが、Ｉｎ１とは逆相で同レベルの信号が用いられている。なお、このシミュレーションは、各トランジスタｐ１，ｎ１，ｐ２，ｎ２のチャネル幅およびチャネル長を５μｍとし、第１および第２伝達手段Ｃ１，Ｃ２を１００ｆＦとした場合の結果である。また、現実を想定して、Ｉｎ１およびＩｎ２には、バッファからの信号を与えており、このため、遅延に起因する波形ひずみがある。
【００６０】
このように、本実施形態のレベルシフト回路１０は、スイッチング素子ｐ１，ｎ１，ｐ２，ｎ２として非単結晶層にチャネルが形成されスイッチング速度が遅いＴＦＴを用いたにも拘わらず、第１入力信号Ｉｎ１および第２入力信号Ｉｎ２の反転に対応して、第１出力信号Ｏｕｔ１および第２出力信号Ｏｕｔ２が迅速かつ確実に反転するレベルシフト回路１０となる。
【００６１】
＜半導体装置＞
本実施形態のレベルシフト回路１０は、図６に模式的な断面図として示す半導体装置９０、すなわちスイッチング素子であるＭＯＳトランジスタとキャパシタとを有する半導体装置９０として形成することができる。
【００６２】
本実施形態の半導体装置９０は、アクティブマトリックス駆動の液晶表示パネル８６に用いられるものであり、ガラスやポリマーフィルム等からなる絶縁性基板９１上に形成された、ＴＦＴ(Thin Film Transistor)１８と、透明電極８９とを含んで薄膜形成される。
【００６３】
この半導体装置９０のＴＦＴ１８は、図６に模式的な断面図として示すように、ポリシリコンやアモーファスシリコン等で形成された非単結晶半導体層１７の一部に不純物をドープして形成されたソース１９またはドレイン２０と、非単結晶半導体層１７のソース１９とドレイン２０との間に形成されるチャネル２１と、酸化膜等で形成されるゲート絶縁膜２２と、タンタル等で形成されたゲート電極２３と、それらの上方に位置し酸化膜等で形成された第１層間絶縁膜２４と、アルミニウム等で形成された配線層２５とを含んで構成される。
【００６４】
この半導体装置９０の透明電極８９は、ＴＦＴ１８の配線層２５の上方に、酸化膜等からなる第２層間絶縁膜２９を挟んで設けられ、ＩＴＯ(Indium Tin Oxide)等で形成される。
【００６５】
前述したように、本実施形態のレベルシフト回路１０を構成するためには、上述したＴＦＴ１８として形成されるスイッチング素子であるＭＯＳトランジスタｐ１，ｎ１，ｐ２，ｎ２だけでなく、キャパシタＣ１，Ｃ２も必要である。本実施形態の半導体装置９０は、ＴＦＴ１８および透明電極８９を形成するための前述した導電層および絶縁膜と同層に形成した、導電層および絶縁層を用いることによって、ＴＦＴ１８の付近にキャパシタＣ１，Ｃ２を作り込んだ半導体装置として形成される。すなわち、このキャパシタＣ１，Ｃ２は、図６にＡ，Ｂ，およびＣとして示したように、これら導電層および絶縁層を組み合わせることによって、少なくとも下記の３種類のパターンで形成することができる。
【００６６】
第１のパターンは、図６にＡとして示したように、非単結晶半導体層１７と同じ層に不純物を多量にドープして形成した導電層である第１導電層９２と、ゲート電極２３と同じ層に形成した導電層である第２導電層９４とを一対のキャパシタ電極として用い、ゲート絶縁膜２２と同じ層に形成した絶縁層である第１絶縁層９３を誘電体層として用いて、キャパシタを形成することである。この場合、誘電体層である第１絶縁層９３は、ゲート絶縁膜２２と同様に、比較的薄いため、大容量のキャパシタを容易に形成することができる。
【００６７】
第２のパターンは、図６にＢとして示したように、ゲート電極２３と同じ層に形成した導電層である第２導電層９４と、配線層２５と同じ層に形成した導電層である第３導電層９６とを一対のキャパシタ電極として用い、第１層間絶縁膜２４と同じ層に形成した絶縁層である第２絶縁層を誘電体層として、キャパシタを形成するものである。
【００６８】
第３のパターンは、図６にＣとして示したように、配線層２５と同じ層に形成した導電層である第３導電層９６と、透明電極８９と同じ層に形成した導電層である第４導電層９８とを一対のキャパシタ電極として用い、第２層間絶縁膜２９と同じ層に形成した絶縁層である第３絶縁層９７を誘電体層として、キャパシタを形成するものである。
【００６９】
なお、図示はしないが、キャパシタＣ１，Ｃ２は上記に限らず、第１導電層９２、第２導電層９４、第３導電層９６、および第４導電層９８から上記以外の一対の組み合わせを形成し、その組み合わせの間の絶縁層を挟んで他のキャパシタを形成することもできるし、一組以上の電極の組み合わせを用いて積層型のキャパシタとすることもできる。
【００７０】
このように、本実施形態によれば、第１および第２伝達手段Ｃ１，Ｃ２を形成するために別個の層を形成する必要がないため、第１および第２伝達手段Ｃ１，Ｃ２を含んで構成されるレベルシフト回路１０を有する半導体装置９０を容易に形成することができる。
【００７１】
〔第１比較例〕
図７は、本比較例のレベルシフト回路の回路図であり、「背景技術および発明が解決しようとする課題」の欄で示したものである。このレベルシフト回路は、Ｃ１およびＣ２がないことを除き、図３に示した第１実施形態のレベルシフト回路１０と同一である。
【００７２】
本比較例のレベルシフト回路の各ＭＯＳトランジスタｐ１，ｎ１，ｐ２，ｎ２をＴＦＴとして第１実施形態の場合と同様に形成した場合の、第１入力信号Ｉｎ１と、第１および第２出力信号Ｏｕｔ１，Ｏｕｔ２との関係のシミュレーション結果を図８（Ａ），（Ｂ）に示す。この図では、第２入力信号Ｉｎ２は示されていないがＩｎ１と逆位相で同レベルの信号となっている。図８（Ａ），（Ｂ）に示すように、Ｉｎ１が第１の電源電圧（０Ｖ，５Ｖ）に対応する電圧振幅で反転を繰り返しているにも拘わらず、Ｏｕｔ１およびＯｕｔ２は０Ｖまたは１０Ｖから幾分変動するのみで、第２の電源電圧に対応した、Ｈレベルである１０ＶとＬレベルである０Ｖとの反転が起きていない。このように、図７に示したようなレベルシフト回路すなわち第１実施形態のレベルシフト回路とはＣ１およびＣ２がない点のみが異なるレベルシフト回路をＴＦＴで形成した場合には、レベルシフト回路として機能しないことがあることがわかる。
【００７３】
〔第２実施形態〕
本実施形態の表示装置、信号ドライバ、および半導体装置は、レベルシフト回路として以下に説明する回路が用いられる点が、第１実施形態の表示装置、信号ドライバ８２、および半導体装置９０とは異なる。その他の点については、第１実施形態と同様であるので、その説明を省略する。
【００７４】
図９は、本実施形態のレベルシフト回路３８の回路図である。この図から明らかなように、本実施形態のレベルシフト回路３８は、第１スイッチング素子であるＰＭＯＳトランジスタｐ１がそのソースに接続した抵抗Ｒ１を介して電源電圧の高電位側供給端子４２に接続され、第３スイッチング素子であるＰＭＯＳトランジスタｐ２がそのソースに接続した抵抗Ｒ２を介して電源の高電位側供給端子４２に接続されている点が第１実施形態のレベルシフト回路とは異なる。それ以外の部分は第１実施形態のレベルシフト回路１０と同様であるので、第１実施形態の場合と同一符号を付し、その説明を省略する。
【００７５】
本実施形態のレベルシフト回路３８は、第２の電源電圧の高電位側供給端子４２とＰＭＯＳトランジスタｐ１との間に抵抗Ｒ１が挿入されているため、ｐ１への電流の流れ込みがＲ１によって制限される。第１実施形態のレベルシフト回路は図４に示したように、Ｉｎ１がＬからＨに反転する際すなわち遷移区間ＢおよびＣにおいて、ｐ１とｎ１の両方がオンとなる不安定状態となるが、本実施形態のレベルシフト回路３８は、このＲ１によってｐ１に流れ込む電流が制限され、第１出力信号Ｏｕｔ１がＬレベルとなることが早まるため、第１、第２入力信号Ｉｎ１，Ｉｎ２の反転に対応した第１、第２出力信号Ｏｕｔ１，Ｏｕｔ２の反転を早めることができる。
【００７６】
同様に、本実施形態のレベルシフト回路３８は、第２の電源電圧の高電位側供給端子４２とｐ２との間に抵抗Ｒ２が挿入されているため、ｐ２への電流の流れ込みがＲ２によって制限される。第１実施形態のレベルシフト回路１０においては、図４に示したように、Ｉｎ２がＬからＨに反転する際に、遷移区間ＥおよびＦにおいて、ｐ２とｎ２の両方がオンとなる不安定状態となるが、本実施形態のレベルシフト回路３８においては、このＲ２によってｐ２に流れ込む電流が制限され、Ｏｕｔ２がＬとなることが早まるため、Ｉｎ１，Ｉｎ２の反転に対応したＯｕｔ１，Ｏｕｔ２の反転を早めることができる。
【００７７】
図１０（Ａ），（Ｂ）は、本実施形態のレベルシフト回路３８をＴＦＴの半導体装置として形成した場合の、Ｉｎ１と、Ｏｕｔ１，Ｏｕｔ２との関係を、シミュレーションプログラムを用いて求めた結果を示すものである。この図にはＩｎ２を示していないが、Ｉｎ１とは逆相で同レベルの信号が用いられている。なお、このシミュレーションは、各ＭＯＳトランジスタのチャネル幅およびチャネル長を５μｍとし、Ｃ１およびＣ２を１００ｆＦとした場合の結果である。
【００７８】
このように、本実施形態のレベルシフト回路３８は、第１および第２入力信号Ｉｎ１，Ｉｎ２の反転に対する反応速度が速いレベルシフト回路３８となる。また、第１実施形態のレベルシフト回路１０と同様に、Ｃ１およびＣ２が設けられているため、各トランジスタｐ１，ｎ１，ｐ２，ｎ２をＴＦＴで形成した半導体装置とした場合でも確実に動作するレベルシフト回路となる。
【００７９】
〔第２比較例〕
図１１は、本比較例のレベルシフト回路の回路図である。このレベルシフト回路は、Ｃ１およびＣ２がないことを除き、図９に示した第２実施形態のレベルシフト回路３８と同一である。
【００８０】
本比較例のレベルシフト回路の各トランジスタｐ１，ｎ１，ｐ２，ｎ２をＴＦＴとして第１実施形態の場合と同様に形成した場合の、第１入力信号Ｉｎ１と、第１および第２出力信号Ｏｕｔ１，Ｏｕｔ２との関係を示すシミュレーション結果を図１２（Ａ），（Ｂ）に示す。この図には、第２入力信号Ｉｎ２は示されていないがＩｎ１と逆位相で同レベルの信号となっている。図１２（Ａ），（Ｂ）に示すように、Ｉｎ１が第１の電源電圧（０Ｖ，５Ｖ）に対応する電圧振幅で反転を繰り返しているにも拘わらず、Ｏｕｔ１およびＯｕｔ２は０Ｖまたは１０Ｖから幾分変動するのみで、第２の電源電圧に対応した、Ｈレベルである１０ＶとＬレベルである０Ｖとの反転が起きていない。このように、図９に示したレベルシフト回路３８すなわち第２実施形態のレベルシフト回路とはＣ１およびＣ２がない点のみが異なる本比較例のレベルシフト回路をＴＦＴで形成した場合には、レベルシフト回路として機能しないことがあることがわかる。
【００８１】
〔第３実施形態〕
本実施形態の表示装置、信号ドライバ、および半導体装置は、レベルシフト回路として以下に説明する回路が用いられる点が、第１実施形態の表示装置、信号ドライバ８２、および半導体装置９０とは異なる。その他の点は第１実施形態と同様であるのでその説明を省略する。
【００８２】
図１３は、本実施形態のレベルシフト回路４８の回路図である。本実施形態のレベルシフト回路４８は、第１スイッチング素子であるＰＭＯＳトランジスタｐ１と第２スイッチング素子であるＮＭＯＳトランジスタｎ１との間に、第５スイッチング素子ｐ１ａが挿入され、そのゲートが第１入力端子２６に接続されている点と、第３スイッチング素子であるＰＭＯＳトランジスタｐ２と第４スイッチング素子であるＮＭＯＳトランジスタｎ２との間に、ＰＭＯＳトランジスタｐ２ａが挿入され、そのゲートが第２入力端子２７に接続されている点とが第１実施形態のレベルシフト回路１０とは異なる。それ以外の部分については、第１実施形態のレベルシフト回路１０と同様であるので、同一符号を付し説明を省略する。
【００８３】
本実施形態のレベルシフト回路４８は、ｐ１ａがｐ１とｎ１との間に挿入されており、ｐ１ａのゲートにも第１入力端子２６が接続されているため、第１入力信号Ｉｎ１がＬレベルからＨレベルに反転すると、ｎ１がオンすると同時にｐ１ａがオフする。したがって、第１実施形態の説明に用いた図４に示したように、Ｉｎ１がＬレベルからＨレベルに反転するに伴って発生する遷移区間ＢおよびＣにおける、ｐ１およびｎ１の双方がオンした状態となるため第１出力信号Ｏｕｔ１の出力電圧が不安定となる状態は、本実施形態においては、挿入されたｐ１ａがオフとなることによりＯｕｔ１がｐ１から切り放されるため殆どなく、Ｉｎ１がＬレベルからＨレベルになりｎ１がオンするのとほぼ同時にＯｕｔ１がＬレベルとなる迅速なスイッチングとなる。また、第１入力端子２６と第２出力端子３１とがＣ１で結合されているため、Ｉｎ１のＬレベルからＨレベルへの反転に伴ってＯｕｔ２の電圧も持ち上げられ、Ｏｕｔ２のＬレベルからＨレベルへの反転も促進される。
【００８４】
同様に、本実施形態のレベルシフト回路４８は、ｐ２ａがｐ２とｎ２との間に挿入されており、ｐ２ａのゲートにも第２入力端子２７が接続されているため、Ｉｎ２がＬレベルからＨレベルに反転した場合、Ｏｕｔ２がｐ２ａによってｐ２から切り放されるため、Ｏｕｔ２の迅速なＬレベルへの反転が行われる。また、第２入力端子２７と第１出力端子３０とがＣ２で結合されていることにより、Ｉｎ２のＬレベルからＨレベルへの反転に伴って、Ｏｕｔ１のＬレベルからＨレベルへの反転も促進される。
【００８５】
図１４（Ａ），（Ｂ）は、本実施形態のレベルシフト回路４８を、各スイッチング素子ｐ１，ｐ１ａ，ｎ１，ｐ２，ｐ２ａ，ｎ２のチャネル幅およびチャネル長を５μｍのＴＦＴとし、第１および第２伝達手段Ｃ１，Ｃ２を１０ｆＦとした半導体装置として形成した場合の、第１入力信号Ｉｎ１と、第１および第２出力信号Ｏｕｔ１，Ｏｕｔ２との関係を、シミュレーションにより求めた結果である。
【００８６】
このように、本実施形態のレベルシフト回路４８は、追加された第５および第６スイッチング素子ｐ１ａ，ｐ２ａによって、迅速なスイッチングが可能であるため、各スイッチング素子がＴＦＴである半導体装置とした場合であっても確実かつ迅速に動作可能なレベルシフト回路となる。
【００８７】
〔第３比較例〕
図１５は、本比較例のレベルシフト回路の回路図である。このレベルシフト回路は、第１および第２伝達手段Ｃ１，Ｃ２がないことを除き図１３に示した第３実施形態のレベルシフト回路４８と同様である。
【００８８】
本比較例のレベルシフト回路を、各スイッチング素子ｐ１，ｐ１ａ，ｎ１，ｐ２，ｐ２ａ，ｎ２が第３実施形態と同様なＴＦＴである半導体装置として形成した場合の、第１入力信号Ｉｎ１と、第１および第２出力信号Ｏｕｔ１，Ｏｕｔ２との関係をシミュレーションにより求めた結果を、図１６（Ａ），（Ｂ）に示す。この図には、第２入力信号Ｉｎ２を示してないが、Ｉｎ２はＩｎ１と逆位相で同レベルの信号として入力されている。この図に示すように、Ｉｎ１が第１の電源電圧（０Ｖ，５Ｖ）に対応する電圧振幅で反転を繰り返しているにも拘わらず、第１および第２出力信号Ｏｕｔ１，Ｏｕｔ２は０Ｖまたは１０Ｖから幾分変動するのみで、第２の電源電圧に対応したＨレベル（１０Ｖ）とＬレベル（０Ｖ）との反転が起きていない。すなわち、図１３に示した第３実施形態のレベルシフト回路４８とは第１および第２伝達手段Ｃ１，Ｃ２がない点のみが異なる本比較例のレベルシフト回路をＴＦＴで形成した場合には、レベルシフト回路として機能しないことがあることを図１６（Ａ），（Ｂ）は示している。
【００８９】
〔第４実施形態〕
本実施形態の表示装置、信号ドライバ、および半導体装置は、レベルシフト回路として以下に説明する回路が用いられる点が、第１実施形態の表示装置、信号ドライバ８２、および半導体装置９０とは異なる。その他の点は第１実施形態と同様であるのでその説明を省略する。
【００９０】
図１７は、本実施形態のレベルシフト回路５４を示す回路図である。このレベルシフト回路５４は、第１実施形態のレベルシフト回路１０の場合と同様に、第１スイッチング素子であるＰＭＯＳトランジスタｐ１と第２スイッチング素子であるＮＭＯＳトランジスタｎ１とが直列に接続され、第３スイッチング素子であるＰＭＯＳトランジスタｐ２と第４スイッチング素子であるＮＭＯＳトランジスタｎ２とが直列に接続され、さらに、これら直列に接続されたＭＯＳトランジスタ同士が並列に接続されて構成されている。そして、第２電源電圧の高電位側供給端子４２がＰＭＯＳトランジスタｐ１，ｐ２のそれぞれに接続され、第２電源電圧の低電位側供給端子４３がＮＭＯＳトランジスタｎ１，ｎ２のそれぞれに接続される。
【００９１】
ＰＭＯＳトランジスタｐ１とＮＭＯＳトランジスタｎ１の接合部、および、ＰＭＯＳトランジスタｐ２とＮＭＯＳトランジスタｎ２の制御電極であるそれぞれのゲートが、第１出力端子３０に接続されている。そして、ＰＭＯＳトランジスタｐ２とＮＭＯＳトランジスタｎ２の接合部、および、ＰＭＯＳトランジスタｐ１とＮＭＯＳトランジスタｎ１の制御電極であるそれぞれのゲートが、第２出力端子３１に接続されている。さらに、第１出力端子３０には、第１伝達手段であるキャパシタＣ１の一端が接続され、キャパシタＣ１の他端は第１入力信号Ｉｎ１が入力される端子となっている。また、第２出力端子３１には第２伝達手段であるキャパシタＣ２の一端が接続され、キャパシタＣ２の他端は第２入力信号Ｉｎ２が入力される端子となっている。
【００９２】
本実施形態の場合、第１入力信号Ｉｎ１はキャパシタＣ１を介して第１出力端子３０に入力され、第２入力信号Ｉｎ２はキャパシタＣ２を介して第２出力端子３１に入力されるため、第１および第２入力信号Ｉｎ１，Ｉｎ２の変化に対応する信号のみが第１および第２出力端子３０，３１に入力される。したがって、第１および第２入力信号Ｉｎ１，Ｉｎ２の直流レベル自体は、本実施形態のレベルシフト回路５４の応答には影響しない。図１８は、本実施形態のレベルシフト回路５４に入力される第１入力信号Ｉｎ１の例である。なお、Ｉｎ１と逆相で同レベルのＩｎ２も同時にこのレベルシフト回路５４に入力される。
【００９３】
図１９は、この入力信号Ｉｎ１に対応する本実施形態のレベルシフト回路５４の第１出力信号Ｏｕｔ１の例である。なお、Ｏｕｔ１と逆相で同レベルのＯｕｔ２も本実施形態のレベルシフト回路５４から同時に出力される。Ｏｕｔ１およびＯｕｔ２の出力電位は、第２電源電圧の高電位側ＶＨと低電位側ＶＬのそれぞれの電位に対応しており、この例の場合、Ｈレベルは５Ｖ、Ｌレベルは−５Ｖとなっている。また、本実施形態のレベルシフト回路においては、前記各実施形態とは異なり、Ｉｎ１とＯｕｔ１、Ｉｎ２とＯｕｔ２がそれぞれ同相となる。
【００９４】
図２０は、本実施形態のレベルシフト回路５４を、高電位側が１０Ｖ、低電位側が０Ｖの第２電源電圧で駆動した場合の変形例であり、前記と同様の第１および第２入力信号Ｉｎ１，Ｉｎ２を印加した場合の、第１出力信号Ｏｕｔ１の出力を示している。なお、Ｏｕｔ１と逆相で同レベルのＯｕｔ２も本実施形態のレベルシフト回路５４から同時に出力される。
【００９５】
また、図２１は、本実施形態のレベルシフト回路５４を、高電位側が１１Ｖ、低電位側が１Ｖの第２電源電圧で駆動した場合の変形例であり、前述の場合と同様の第１および第２入力信号Ｉｎ１，Ｉｎ２を印加した場合の第１出力信号Ｏｕｔ１の出力を示している。
【００９６】
このように、本実施形態のレベルシフト回路５４は、第１および第２入力信号が基準とする第１の電源電圧とは、低電位側または／および高電位側の電位が異なった第２の電源電圧を用いることによって、第１および第２入力電圧Ｉｎ１，Ｉｎ２とはＨレベルの電位が異なるだけでなくＬレベルの電位も異なった、全く異なった電圧範囲の第１および第２出力電圧Ｏｕｔ１，Ｏｕｔ２を得ることができる。
【００９７】
以上、本発明の実施形態を説明したが、本発明は前述した各実施形態に限定されるものではなく、本発明の要旨の範囲内または特許請求の範囲の均等範囲内で各種の変形実施が可能である。
【００９８】
例えば、上述の各実施形態では、各スイッチング素子としてエンハンスメント型のＴＦＴを用いた例を示したが、デプリーション型のＴＦＴや他のＦＥＴを用いても本発明を適用することが可能である。
【００９９】
また、表示部である液晶表示パネルは、駆動方式で言えば、ＴＦＴで代表される三端子スイッチング素子あるいはＭＩＭで代表される二端子スイッチング素子を用いたアクティブマトリックス液晶表示パネルだけでなく、パネル自体にスイッチング素子を用いない単純マトリックス液晶表示パネルやスタティック駆動液晶表示パネル、電気光学特性で言えば、ＴＮ形、ＳＴＮ形、ゲストホスト形、相転移形、強誘電形など、種々のタイプの液晶表示パネルを用いることができる。
【０１００】
さらに、上記各実施形態では表示部として液晶表示パネルを用いた例を示したが、表示部は、プラズマディスプレイパネル、ＦＥＤ(Field Emission Display)パネル等であってもよい。
【０１０１】
そして、上述の各実施形態においては、レベルシフト回路が液晶表示装置の信号ドライバに用いられる例を示したが、レベルシフト回路は液晶表示装置の走査ドライバにも用いることができることは勿論、液晶表示装置に限らず他の様々なデジタル回路にも用いることができる。
【０１０２】
【図面の簡単な説明】
【図１】本発明の表示装置の概略構成を示すブロックダイアグラムである。
【図２】本発明の信号ドライバの概略を示す構成図である。
【図３】第１実施形態のレベルシフト回路の回路図である。
【図４】第１実施形態のレベルシフト回路の動作を示す模式的なタイミングチャートである。
【図５】第１実施形態のレベルシフト回路を、所定の半導体装置として形成した場合の、入出力信号のシミュレーション結果を示すグラフであり、（Ａ）においては出力信号を示し、（Ｂ）においては入力信号を示す。
【図６】本発明の半導体装置の一部を示す模式的な断面図である。
【図７】第１比較例のレベルシフト回路の回路図である。
【図８】第１比較例のレベルシフト回路を、所定の半導体装置として形成した場合の、入出力信号のシミュレーション結果を示すグラフであり、（Ａ）においては出力信号を示し、（Ｂ）においては入力信号を示す。
【図９】第２実施形態のレベルシフト回路の回路図である。
【図１０】第２実施形態のレベルシフト回路を、所定の半導体装置として形成した場合の、入出力信号のシミュレーション結果を示すグラフであり、（Ａ）においては出力信号を示し、（Ｂ）においては入力信号を示す。
【図１１】第２比較例のレベルシフト回路の回路図である。
【図１２】第２比較例のレベルシフト回路を、所定の半導体装置として形成した場合の、入出力信号のシミュレーション結果を示すグラフであり、（Ａ）においては出力信号を示し、（Ｂ）においては入力信号を示す。
【図１３】第３実施形態のレベルシフト回路の回路図である。
【図１４】第３実施形態のレベルシフト回路を、所定の半導体装置として形成した場合の、入出力信号のシミュレーション結果を示すグラフであり、（Ａ）においては出力信号を示し、（Ｂ）においては入力信号を示す。
【図１５】第３比較例のレベルシフト回路の回路図である。
【図１６】第３比較例のレベルシフト回路を、所定の半導体装置として形成した場合の、入出力信号のシミュレーション結果を示すグラフであり、（Ａ）においては出力信号を示し、（Ｂ）においては入力信号を示す。
【図１７】第４実施形態のレベルシフト回路の回路図である。
【図１８】第４実施形態のレベルシフト回路への第１入力信号の例である。
【図１９】第４実施形態のレベルシフト回路への第１出力信号の例である。
【図２０】第４実施形態のレベルシフト回路への第１出力信号の例である。
【図２１】第４実施形態のレベルシフト回路への第１出力信号の例である。
【符号の説明】
１０，３８，４８，５４ レベルシフト回路
１７ 非単結晶半導体層
１８ ＴＦＴ
１９ ソース
２０ ドレイン
２１ チャネル
２２ ゲート絶縁膜
２３ ゲート電極
２４ 第１層間絶縁膜
２５ 配線層
２６ 第１入力端子
２７ 第２入力端子
２９ 第２層間絶縁膜
３０ 第１出力端子
３１ 第２出力端子
４２ 第２電源電圧の高電位側供給端子
４３ 第２電源電圧の低電位側供給端子
６０ シフトレジスタ回路
６４ ラッチ回路
６６ 出力部
８０ 走査ドライバ
８２ 信号ドライバ
８６ 液晶表示パネル（表示部）
８７ 信号電極
８８ 走査電極
８９ 透明電極
９０ 半導体装置
９１ 絶縁性基板
９２ 第１導電層
９３ 第１絶縁層
９４ 第２導電層
９５ 第２絶縁層
９６ 第３導電層
９７ 第３絶縁層
９８ 第４導電層
Ｃ１ キャパシタ（第１伝達手段）
Ｃ２ キャパシタ（第２伝達手段）
ｐ１ ＰＭＯＳトランジスタ（第１スイッチング素子）
ｎ１ ＮＭＯＳトランジスタ（第２スイッチング素子）
ｐ２ ＰＭＯＳトランジスタ（第３スイッチング素子）
ｎ２ ＮＭＯＳトランジスタ（第４スイッチング素子）
Ｐ１ａ ＰＭＯＳトランジスタ（第５スイッチング素子）
Ｐ１ｂ ＰＭＯＳトランジスタ（第６スイッチング素子）
Ｒ１，Ｒ２ 抵抗素子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a level shift circuit using transistors, a signal driver using the same, a display device, and a semiconductor device.
[0002]
[Background Art and Problems to be Solved by the Invention]
As level shift circuits, first and second input signals having a voltage amplitude corresponding to the first power supply voltage and opposite in phase to each other, and first and second outputs having a voltage amplitude corresponding to the second power supply voltage are used. What converts to a signal is known.
[0003]
FIG. 7 is a circuit diagram showing an example in which such a level shift circuit is configured using PMOS transistors p1 and p2 and NMOS transistors n1 and n2. In this level shift circuit, when first and second input signals In1 and In2 having opposite phases corresponding to a first power supply voltage (for example, 0V, 5V) are input to a pair of input terminals, First and second output signals Out1 and Out2 corresponding to the second power supply voltage (for example, 0V, 10V) are output. Note that the second power supply voltage is applied to the pair of power supply terminals with the NMOS transistor side set to the low potential VL and the PMOS transistor side set to the high potential VH.
[0004]
When this level shift circuit is formed of normal CMOS and a signal corresponding to the first power supply voltage is input to In1 and In2 as an input signal, the output signal level-shifted according to the second power supply voltage Out1 and Out2 can be obtained.
[0005]
However, since this level shift circuit is formed of TFTs (thin film transistors) as in the case where it is provided on the glass substrate constituting the liquid crystal display panel as a part of the drive circuit, the on-current of each transistor is small and the threshold rises. If the first power supply voltage is much lower than the second power supply voltage, the level-shifted signals Out1 and Out2 are not inverted corresponding to the inversion of In1 and In2, There may be a problem that it takes a long time to reverse.
[0006]
In addition, this applicant investigated the prior art in advance by a search formula: “(level * shifter) * (capacitance + capacitor)” by a prior art search (Patris) of the Japan Patent Information Organization (JAPI). We obtained 20 survey results. From this result, a technique for solving the above problem could not be found.
[0007]
The present invention has been made in view of the above-described problems, and the object of the present invention is to use a switching element having a small on-current such as a TFT and a low threshold rise, or a low voltage input. An object of the present invention is to provide a level shift circuit capable of surely performing level shift even when a signal is input and having a high operation speed, a drive circuit and a display device using the level shift circuit, and a semiconductor device.
[0008]
[Means for Solving the Problems]
The level shift circuit according to the invention described in claim 1 is:
A first input terminal and a second input terminal to which a first input signal and a second input signal having opposite phases corresponding to the first power supply voltage are input;
A first conductivity type first switching element and a second conductivity type connected in series between a high potential side supply terminal and a low potential side supply terminal of a second power supply voltage different from the first power supply voltage A second switching element, a third switching element of a first conductivity type and a fourth of a second conductivity type connected in series between a high potential side supply terminal and a low potential side supply terminal of the second power supply voltage. A switching circuit formed by connecting the switching elements in parallel;
A first output terminal that is connected to a connection portion of the first and second switching elements and a control electrode of the third switching element and outputs a first output signal;
A second output terminal that is connected to a connection portion of the third and fourth switching elements and a control electrode of the first switching element and outputs a second output signal;
The first input terminal is connected to a control electrode of the second switching element,
The second input terminal is connected to a control electrode of the fourth switching element,
A level shift circuit for converting the first and second input signals input to the first and second input terminals into the first and second output signals corresponding to the second power supply voltage;
A signal corresponding to a change in the signal input to the first input terminal is output to the second output terminal via the first transmission means;
A signal corresponding to a change in the signal input to the second input terminal is output to the first output terminal via a second transmission means.
[0009]
According to the first aspect of the present invention, since the signal corresponding to the change in the first input signal is transmitted to the second output terminal, the second output signal corresponds to the rising (falling) of the first input signal. Stand up (fall down). Further, since the signal corresponding to the change of the second input signal is transmitted to the first output terminal, the first output signal rises (falls) in response to the rise (fall) of the first input signal. Therefore, in addition to the operation of the conventional level shifter, these effects result in a level shift circuit that has a high response speed with respect to the inversion of the first and second input signals and can perform level shift reliably.
[0010]
A second aspect of the present invention is the level shift circuit according to the first aspect of the present invention,
The first transmission means is a capacitor connected between the first input terminal and the second output terminal;
The second transmission means is a capacitor connected between the second input terminal and the first output terminal.
[0011]
According to the second aspect of the present invention, since the first and second transmission means are capacitors, the level shift circuit can be easily formed.
[0012]
According to a third aspect of the present invention, in the level shift circuit according to the first or second aspect of the present invention,
A resistance element is inserted between the high-potential side supply terminal of the second power supply voltage and the first and third switching elements, respectively.
[0013]
According to the third aspect of the present invention, since the high potential side of the second power supply voltage is connected via the resistance element connected to the first switching element, the first input signal input to the second switching element. Becomes H level, the current flowing through the first switching element is limited when the second switching element is turned on, and the first output signal can be quickly switched to the L level. Similarly, since the high potential side of the second power supply voltage is connected via the resistance element connected to the third switching element, the second input signal input to the fourth switching element is at the H level. The switching of the second output signal to the L level can be performed quickly. As a result, a level shift circuit with a high response speed is obtained.
[0014]
According to a fourth aspect of the present invention, in the level shift circuit according to the first or second aspect of the present invention,
A first conductivity type fifth switching element inserted into a connection portion between the first switching element and the second switching element;
A sixth switching element of a first conductivity type inserted in a connection portion between the third switching element and the fourth switching element;
Further comprising
The first input terminal is connected to a control electrode of the fifth switching element,
The first output terminal is connected to a connection portion between the fifth switching element and the second switching element,
The second input terminal is connected to a control electrode of the sixth switching element;
The second output terminal is connected to a connection portion between the sixth switching element and the fourth switching element.
[0015]
According to the fourth aspect of the present invention, the fifth switching element is inserted into the connection portion between the first switching element and the second switching element, and the first input signal is connected to the control electrode of the fifth switching element. Therefore, the first input signal becomes H level and the second switching element is turned on, and at the same time, the fifth switching element is turned off. Therefore, the first output signal quickly becomes L level when the first input signal becomes H level. Similarly, since the sixth switching element is inserted in the connection portion between the third switching element and the fourth switching element, and the second input signal is connected to the control electrode of the sixth switching element, the second output signal is When the second input signal becomes H level, it quickly becomes L level. As a result, a level shift circuit that operates quickly and reliably can be obtained.
[0016]
The level shift circuit according to the invention of claim 5 is:
A first input terminal and a second input terminal to which a first input signal and a second input signal having opposite phases corresponding to the first power supply voltage are input;
A first conductivity type first switching element and a second conductivity type connected in series between a high potential side supply terminal and a low potential side supply terminal of a second power supply voltage different from the first power supply voltage A second switching element, a third switching element of a first conductivity type and a fourth switching of a second conductivity type connected in series between a high potential side supply terminal and a low potential side supply terminal of the second power supply voltage; A switching circuit formed by connecting the elements in parallel;
A first output terminal connected to the connection portion of the first and second switching elements and the control electrode of the third and fourth switching elements, and outputting a first output signal;
A second output terminal connected to the connection portion of the third and fourth switching elements and the control electrode of the first and second switching elements and outputting a second output signal;
Have
A level shift circuit for converting the first and second input signals input to the first and second input terminals into the first and second output signals corresponding to the second power supply voltage;
First transmission means for transmitting a signal corresponding to a change in the signal input to the first input terminal to the first output terminal;
Second transmission means for transmitting a signal corresponding to a change in the signal input to the second input terminal to the second output terminal;
It is characterized by having.
[0017]
According to the level shift circuit of the fifth aspect of the present invention, the first output signal having the same phase as the first input signal and having a different voltage level and the second output signal having the same phase as the second input signal and having a different voltage level are provided. Obtainable. In addition, a level shift circuit is provided in which the ground levels of the first and second input signals and the first and second output signals can be made different.
[0018]
A sixth aspect of the present invention provides the method according to any one of the first to fifth aspects,
The first to fourth switching elements are TFTs whose channels are formed in a non-single-crystal semiconductor layer.
[0019]
According to the sixth aspect of the present invention, since the first to fourth switching elements are TFTs whose channels are formed in the non-single-crystal semiconductor layer, the switching speed is higher than that of the transistors whose channels are formed in the single-crystal semiconductor layer. In spite of the slow transistor, the level shift circuit has a high switching speed and operates reliably.
[0020]
A signal driver according to the invention of claim 7 is provided.
A latch circuit for holding an image data signal;
A shift register circuit that outputs to the latch circuit a sample pulse that tells the timing to capture the image data signal;
The level shift circuit according to any one of claims 1 to 6, wherein the image data signal output from the latch circuit is level-shifted to a voltage corresponding to a predetermined power supply voltage;
The image data signal output from the level shift circuit is converted into an analog signal and output with a predetermined power capacity.
[0021]
According to the seventh aspect of the present invention, a signal driver having a level shift circuit having the above-described effects can be obtained.
[0022]
A display device according to claim 8 is provided.
A display unit comprising a signal electrode group, a scan electrode group, and a display element disposed near each intersection of the signal electrode group and the scan electrode group;
A scan driver for driving the scan electrode group;
The signal driver according to claim 7, wherein the signal electrode group is driven.
[0023]
According to the eighth aspect of the present invention, a display device including a signal driver including the level shift circuit having the above-described effects can be obtained.
[0024]
A semiconductor device according to a ninth aspect of the invention is a semiconductor device forming the level shift circuit according to the sixth aspect,
Each TFT has a source and a drain formed in the non-single-crystal semiconductor layer, a gate insulating film, and a gate electrode,
The first and second transmission means include
The first conductive layer formed in the same layer as the non-single-crystal semiconductor layer and the second conductive layer formed in the same layer as the gate electrode are formed in the same layer as the gate insulating film. It is a capacitor formed by sandwiching one insulating layer.
[0025]
According to the ninth aspect of the present invention, since it is not necessary to form separate layers for forming the first and second transmission means, the level shift circuit including the first and second transmission means is included. Can be easily formed.
[0026]
In general, since the gate insulating film is thinner than other insulating films, a large-capacity capacitor can be easily formed.
[0027]
A semiconductor device according to a tenth aspect of the present invention is a semiconductor device forming the level shift circuit according to the sixth aspect,
Each TFT has a source and a drain formed in the non-single-crystal semiconductor layer, a gate insulating film, a gate electrode, a first interlayer insulating film, and a wiring layer,
The first and second transmission means include
A second layer formed in the same layer as the first interlayer insulating film between a second conductive layer formed in the same layer as the gate electrode and a third conductive layer formed in the same layer as the wiring layer. It is a capacitor formed by sandwiching an insulating layer.
[0028]
According to the invention of claim 10, since it is not necessary to form separate layers for forming the first and second transmission means, the level shift circuit including the first and second transmission means Can be easily formed.
[0029]
According to an eleventh aspect of the present invention, there is provided a semiconductor device according to the sixth aspect, wherein each of the switching elements forming the level shift circuit according to the sixth aspect and a liquid crystal formed on the switching elements via a second interlayer insulating film. A semiconductor device comprising a transparent electrode for an element,
Each TFT has a source and a drain formed in the non-single-crystal semiconductor layer, a gate insulating film, a gate electrode, a first interlayer insulating film, and a wiring layer,
The first and second transmission means include
A third conductive layer formed in the same layer as the second interlayer insulating film between a third conductive layer formed in the same layer as the wiring layer and a fourth conductive layer formed in the same layer as the transparent electrode. It is a capacitor formed by sandwiching an insulating layer.
[0030]
According to the eleventh aspect of the present invention, since it is not necessary to form separate layers for forming the first and second transmission means, the level shift circuit includes the first and second transmission means. Can be easily formed.
[0031]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described more specifically with reference to the drawings.
[0032]
[First Embodiment]
<Overall configuration of display device>
FIG. 1 is a block diagram showing a configuration of a liquid crystal display device which is a display device according to the first embodiment of the present invention. As shown in this figure, the liquid crystal display device of this embodiment includes an image information output source 74, an image information processing circuit 76, a scanning driver 80, a signal driver 82, a liquid crystal display panel 86 as a display unit, a clock circuit 70, and a power source. A circuit 72 is included.
[0033]
The image information output source 74 includes a memory such as a ROM and a RAM, a tuning circuit that tunes and outputs a video signal, and outputs image information such as a video signal based on a clock from the clock circuit 70. .
[0034]
The image information processing circuit 76 processes image information based on the clock signal from the clock circuit 70 and outputs image data, scanning data, and a control signal. The display information processing circuit 76 can include, for example, an amplifier circuit, a phase expansion circuit, a rotation circuit, a gamma correction circuit, or a clamp circuit.
[0035]
The signal driver 82 receives image data and a control signal from the image information processing circuit and outputs a signal voltage to the signal electrode of the display unit, and includes a level shift circuit.
[0036]
The scan driver 80 receives scan data and control signals from the image information processing circuit 76 and outputs a scan voltage to the scan electrodes of the liquid crystal display panel.
[0037]
A liquid crystal display panel 86 as a display unit includes a plurality of signal electrodes 87 as a signal electrode group, a plurality of scan electrodes 88 as a scan electrode group intersecting with the signal electrodes 87, and a crossing region between the signal electrode 87 and the scan electrode 88. A liquid crystal element (not shown) as a display element to be arranged is included, and an image is displayed by driving the signal driver 82 and the scanning driver 80. In the present embodiment, the signal driver 82 and the scanning driver 80 described above are formed on a glass substrate constituting a part of the liquid crystal display panel 86 by using a thin film transistor (TFT) manufacturing technique.
[0038]
The clock circuit 70 supplies a clock signal to each circuit described above.
[0039]
The power supply circuit 72 generates each voltage including the second power supply voltage for driving the above-described level shift circuit, and supplies power to each of the above-described circuits.
[0040]
<Signal driver>
FIG. 2 is a configuration diagram of the signal driver 82 used in the liquid crystal display device which is the display device of the present embodiment. As shown in this figure, the signal driver 82 of this embodiment includes a shift register circuit 60, a digital wiring 62, a latch circuit 64, a level shift circuit 10, and an output unit 66.
[0041]
A plurality of shift register circuits 60 are provided corresponding to the number of signal electrodes 87 of the liquid crystal display panel 86, and the timing at which data corresponding to each signal electrode 87 of the liquid crystal display panel 86 is taken in from the digital wiring 62 that transmits the image data signal. Is supplied to the latch circuit 64.
[0042]
The digital wiring 62 is a wiring that transmits a digital signal corresponding to the signal level of each signal electrode 87 of the liquid crystal display panel 86 at a predetermined timing, and includes a number of wirings D0, D1, D2, and D3 corresponding to the number of bits. In the present embodiment, an example corresponding to 4 bits is shown, but a digital wiring having the number of lines corresponding to the number of bits corresponding to the display specifications of the liquid crystal display device can be used.
[0043]
The latch circuit 64 is provided with a number corresponding to the number of bits of the digital wiring 62 for each signal electrode 87 of the liquid crystal display panel 86, and latches corresponding to the wirings D 0, D 1, D 2, and D 3 of each bit of the digital wiring 62. The circuit 64 is connected. The latch circuit 64 captures and holds data on the digital wiring 62 at a timing corresponding to the sampling pulse output from the shift register circuit 60.
[0044]
The level shift circuit 10 is provided with a number corresponding to the number of bits of the digital wiring 62 corresponding to each signal electrode 87 of the liquid crystal display panel. A signal output from the corresponding latch circuit 64 is input to the level shift circuit 10. In FIG. 2, the input and output to each level shift circuit 10 are indicated by a single line, but usually a pair of signals having opposite phases are input from the corresponding latch circuit 64, and A pair of signals having phases opposite to each other is output from each level shift circuit to the output unit 66.
[0045]
The output unit 66 receives the output from the plurality of level shift circuits 10 corresponding to each bit of the digital image data signal with respect to each signal electrode 87 of the liquid crystal display panel 86, and corresponds to each signal electrode 87 of the liquid crystal display panel 86. The analog signals are synthesized and the signals are input to each signal electrode 87 of the liquid crystal display panel 86 which is a display unit.
[0046]
<Level shift circuit>
FIG. 3 is a circuit diagram of the level shift circuit 10 of the present embodiment used for the signal driver 82 described above.
[0047]
In the level shift circuit 10 of the present embodiment, the first input signal In1 and the second input signal In2, which are logic pulse signals having opposite phases corresponding to a first power supply voltage, for example (0V, 5V), are supplied to the first input terminal. 26 and the second input terminal 27, the first output signal Out1 and the second output signal Out2 which are logic pulse signals of opposite phases corresponding to the second power supply voltage, for example (0V, 10V), The signal is output to the first output terminal 30 and the second output terminal 31.
[0048]
As shown in FIG. 3, the level shift circuit 10 includes a PMOS transistor p1 as a first switching element and an NMOS transistor n1 as a second switching element connected in series, and a PMOS transistor p2 as a third switching element. And the NMOS transistor n2 as the fourth switching element are connected in series, and the MOS transistors connected in series are connected in parallel. The junction between the PMOS transistor p1 and the NMOS transistor n1 and the gate which is the control electrode of the PMOS transistor p2 are connected to the first output terminal 30. The junction between the PMOS transistor p2 and the NMOS transistor n2 and the gate which is the control electrode of the PMOS transistor p1 are connected to the second output terminal 31. The gate of the NMOS transistor n1 is connected to the first input terminal 26, and the gate of the NMOS transistor n2 is connected to the second input terminal 27. Further, the first input terminal 26 and the second output terminal 31 are connected via a capacitor C1 as a first transmission means, and the second input terminal 27 and the first output terminal 30 are a capacitor as a second transmission means. Connected via C2.
[0049]
The high potential side supply terminal 42 to which the high potential side VH of the second power supply voltage is connected is connected to each of the PMOS transistors p1 and p2, and the low potential side supply to which the low potential side VL of the second power supply voltage is connected. A terminal 43 is connected to each of the NMOS transistors n1 and n2.
[0050]
FIG. 4 is a schematic timing chart showing the relationship between the first and second input signals In1, In2 and the first and second output signals Out1, Out2 of the level shift circuit 10 of the present embodiment, and each of the timing charts. The table includes a table showing the on / off states of the MOS transistors p1, n1, p2, and n2 corresponding to the sections. In this figure, the MOS transistors p1, n1, p2, and n2 are shown as being on and off as x.
[0051]
Here, the operation of the level shift circuit 10 of this embodiment will be described with reference to FIG.
[0052]
First, 0 V, which is L (low) corresponding to the first power supply voltage, is input to the first input terminal 26 as the first input signal In1, and the first power supply voltage H (high) is input as the second input signal In2. In a state in which a certain 5V is input to the second input terminal 27, that is, an interval indicated by A in FIG. 4, 5V is input to the gate of the NMOS transistor n2 and n2 is turned on, so Out2 is low. Since Out2 is input to the gate of the PMOS transistor p1, p1 is turned on. In addition, since n1 in which the L signal is input to the gate as the first input signal In1 is OFF, Out1 becomes 10V that is the second power supply voltage, that is, VH.
[0053]
Next, the signal levels of the first and second input signals In1 and In2 are inverted, In1 becomes H (5 V) of the first power supply voltage, and In2 becomes L (0 V). The inversion of the signal levels of In1 and In2 occurs through a transition interval as exaggerated in FIG. Therefore, the first and second output signals Out1 and Out2 are also inverted through the corresponding transition sections. That is, when the voltage of In1 rises and exceeds the threshold voltage Vthn of n1, since n1 is turned on, the voltage of Out1 starts to decrease (section B in FIG. 4). When the voltage of Out1 becomes lower than the threshold voltage Vthp of p2, p2 is turned on and Out2 starts to rise (section C in FIG. 4). This rise in the voltage of Out2 is completed, and the inversion of Out1 and Out2 is completed (the second half of section D in FIG. 4).
[0054]
Thereafter, when the signal levels of the first input signal In1 and the second input signal In2 are inverted again, each of In1, Out1, n1, and p1 and corresponding ones of In2, Out2, n2, and p2 are interchanged with each other. Similarly, the signal levels of the first output signal Out1 and the second output signal Out2 are inverted (sections E, F, A in FIG. 4).
[0055]
As described above, when the first input signal In1 and the second input signal In2 are inverted, the inversion completion on the side where the first output signal Out1 or the second output signal Out2 rises to the H level becomes the slowest.
[0056]
However, in the case of the level shift circuit 10 of the present embodiment, as described above, the first input terminal 26 and the second output terminal 31 are connected by the capacitor C1, and similarly, the second input terminal 27 and the first output terminal are connected. 30 is connected by the capacitor C2, the voltage change corresponding to the voltage change of the first input signal In1 is immediately transmitted to the second output terminal 31, and the voltage change corresponding to the voltage change of the second input signal In2 is immediately It is transmitted to the first output terminal 30. Therefore, the rise of the second output signal Out2 that is in phase with the first input signal In1 and the rise of the first output signal Out1 that is in phase with the second input signal In2 can be accelerated.
[0057]
Further, since the first input signal In1 is also input to the gate of the PMOS transistor p1 that is the first switching element via the capacitor C1, when the first input signal In1 is inverted from the L level to the H level, The turning-off of p1 is promoted, and the inversion of the first output signal Out1 whose potential is not determined by the interest of p1 and n1 until the turning off of p1 is promoted. Further, since p2 to which the first output signal Out1 is input to the gate is turned on when Out1 becomes L level, if the timing when Out1 becomes L level is advanced, p2 is also turned on earlier. Inversion of Out2 to H level is also promoted. Furthermore, since the second input signal In2 is input to the gate of p2 via the capacitor C2, this also promotes the turning on of p2, and also promotes the inversion of Out2 to the H level.
[0058]
Next, when In2 is changed from L level to H level and In1 is inverted from H level to L level, the relationship between In1 and In2, p1 and p2, n1 and n2, C1 and C2, and Out1 and Out2 is Although they are interchanged, the timing of inversion of the first output signal Out1 and the second output signal Out2 corresponding to the inversion of the first input signal In1 and the second input signal In2 is advanced by the presence of C1 and C2 as in the case described above. It is done.
[0059]
FIG. 5 shows the first input signal In1 when the level shift circuit 10 of this embodiment is formed as a semiconductor device using a TFT in which a channel is formed in a non-single crystal layer such as polysilicon or amorphous silicon. FIG. 5 shows the results of obtaining the relationship between the first and second output signals Out1 and Out2 using a simulation program. Although the second input signal In2 is not shown in the figure, a signal having the same level as that of In1 is used. This simulation is a result when the channel width and channel length of each of the transistors p1, n1, p2, and n2 are 5 μm, and the first and second transmission means C1 and C2 are 100 fF. In addition, assuming reality, In1 and In2 are given signals from the buffer, and therefore, there is waveform distortion due to delay.
[0060]
As described above, the level shift circuit 10 according to the present embodiment uses the first input signal in spite of the use of TFTs having a channel formed in the non-single crystal layer and having a slow switching speed as the switching elements p1, n1, p2, and n2. Corresponding to the inversion of In1 and the second input signal In2, the level shift circuit 10 in which the first output signal Out1 and the second output signal Out2 are inverted quickly and reliably.
[0061]
<Semiconductor device>
The level shift circuit 10 of this embodiment can be formed as a semiconductor device 90 shown as a schematic cross-sectional view in FIG. 6, that is, a semiconductor device 90 having a MOS transistor and a capacitor as switching elements.
[0062]
A semiconductor device 90 according to this embodiment is used for an active matrix driving liquid crystal display panel 86, and includes a TFT (Thin Film Transistor) 18 formed on an insulating substrate 91 made of glass, a polymer film, or the like. A thin film including the transparent electrode 89 is formed.
[0063]
The TFT 18 of the semiconductor device 90 is formed by doping impurities into a part of the non-single crystal semiconductor layer 17 formed of polysilicon, amorphous silicon, or the like, as shown in a schematic cross-sectional view in FIG. Source 19 or drain 20, channel 21 formed between source 19 and drain 20 of non-single-crystal semiconductor layer 17, gate insulating film 22 formed of an oxide film, etc., and gate formed of tantalum or the like The electrode 23 is configured to include a first interlayer insulating film 24 that is located above them and formed of an oxide film or the like, and a wiring layer 25 that is formed of aluminum or the like.
[0064]
The transparent electrode 89 of the semiconductor device 90 is provided above the wiring layer 25 of the TFT 18 with a second interlayer insulating film 29 made of an oxide film or the like interposed therebetween, and is formed of ITO (Indium Tin Oxide) or the like.
[0065]
As described above, in order to configure the level shift circuit 10 of this embodiment, not only the MOS transistors p1, n1, p2, and n2 that are switching elements formed as the TFT 18 described above, but also the capacitors C1 and C2 are necessary. It is. The semiconductor device 90 of this embodiment uses a conductive layer and an insulating layer formed in the same layer as the above-described conductive layer and insulating film for forming the TFT 18 and the transparent electrode 89, so that the capacitors C1, It is formed as a semiconductor device incorporating C2. That is, the capacitors C1 and C2 can be formed in at least the following three types of patterns by combining these conductive layers and insulating layers as shown as A, B and C in FIG.
[0066]
As shown in FIG. 6A, the first pattern includes a first conductive layer 92 which is a conductive layer formed by doping a large amount of impurities in the same layer as the non-single-crystal semiconductor layer 17, a gate electrode 23, The second conductive layer 94, which is a conductive layer formed on the same layer, is used as a pair of capacitor electrodes, and the first insulating layer 93, which is an insulating layer formed on the same layer as the gate insulating film 22, is used as a dielectric layer. Forming a capacitor. In this case, since the first insulating layer 93 that is a dielectric layer is relatively thin like the gate insulating film 22, a large-capacity capacitor can be easily formed.
[0067]
As shown in FIG. 6B, the second pattern is a second conductive layer 94, which is a conductive layer formed in the same layer as the gate electrode 23, and a conductive layer formed in the same layer as the wiring layer 25. The three conductive layers 96 are used as a pair of capacitor electrodes, and the second insulating layer, which is an insulating layer formed in the same layer as the first interlayer insulating film 24, is used as a dielectric layer to form a capacitor.
[0068]
As shown in FIG. 6C, the third pattern is a third conductive layer 96 that is a conductive layer formed in the same layer as the wiring layer 25 and a conductive layer that is formed in the same layer as the transparent electrode 89. The fourth conductive layer 98 is used as a pair of capacitor electrodes, and a capacitor is formed using the third insulating layer 97, which is an insulating layer formed in the same layer as the second interlayer insulating film 29, as a dielectric layer.
[0069]
Although not shown, the capacitors C1 and C2 are not limited to the above, and a pair of combinations other than the above is formed from the first conductive layer 92, the second conductive layer 94, the third conductive layer 96, and the fourth conductive layer 98. In addition, another capacitor can be formed with an insulating layer between the combinations interposed therebetween, or a multilayer capacitor can be formed using a combination of one or more electrodes.
[0070]
Thus, according to this embodiment, since it is not necessary to form a separate layer in order to form the first and second transmission means C1, C2, the first and second transmission means C1, C2 are included. The semiconductor device 90 having the level shift circuit 10 configured can be easily formed.
[0071]
[First Comparative Example]
FIG. 7 is a circuit diagram of the level shift circuit of this comparative example, and is shown in the column “Background Art and Problems to be Solved by the Invention”. This level shift circuit is the same as the level shift circuit 10 of the first embodiment shown in FIG. 3 except that C1 and C2 are not provided.
[0072]
The first input signal In1 and the first and second output signals Out1 when the MOS transistors p1, n1, p2, and n2 of the level shift circuit of this comparative example are formed as TFTs in the same manner as in the first embodiment. , Out2 are shown in FIGS. 8A and 8B. In this figure, the second input signal In2 is not shown, but it is a signal at the same level as In1 but in opposite phase. As shown in FIGS. 8A and 8B, Out1 and Out2 are changed from 0V or 10V even though In1 is repeatedly inverted at a voltage amplitude corresponding to the first power supply voltage (0V, 5V). Only slightly fluctuating, and no inversion between H level 10 V and L level 0 V corresponding to the second power supply voltage has occurred. As described above, when the level shift circuit as shown in FIG. 7, that is, the level shift circuit different from the level shift circuit of the first embodiment only in that there is no C1 and C2, is formed as a TFT, It turns out that it may not work.
[0073]
[Second Embodiment]
The display device, signal driver, and semiconductor device of the present embodiment are different from the display device, signal driver 82, and semiconductor device 90 of the first embodiment in that a circuit described below is used as a level shift circuit. Since other points are the same as those in the first embodiment, description thereof is omitted.
[0074]
FIG. 9 is a circuit diagram of the level shift circuit 38 of the present embodiment. As is apparent from this figure, the level shift circuit 38 of the present embodiment is connected to the high potential side supply terminal 42 of the power supply voltage via the resistor R1 connected to the source of the PMOS transistor p1 which is the first switching element. The PMOS transistor p2 as the third switching element is different from the level shift circuit of the first embodiment in that the PMOS transistor p2 is connected to the high potential side supply terminal 42 of the power supply via the resistor R2 connected to the source thereof. Since other parts are the same as those of the level shift circuit 10 of the first embodiment, the same reference numerals as those of the first embodiment are given and the description thereof is omitted.
[0075]
In the level shift circuit 38 of the present embodiment, since the resistor R1 is inserted between the high-potential-side supply terminal 42 for the second power supply voltage and the PMOS transistor p1, the flow of current into p1 is limited by R1. The As shown in FIG. 4, the level shift circuit of the first embodiment is in an unstable state in which both p1 and n1 are turned on when In1 is inverted from L to H, that is, in transition sections B and C. The level shift circuit 38 according to the present embodiment limits the current flowing into p1 by this R1 and accelerates the first output signal Out1 to become L level, so that the first and second input signals In1 and In2 can be inverted. The inversion of the first and second output signals Out1 and Out2 can be accelerated.
[0076]
Similarly, in the level shift circuit 38 of the present embodiment, since the resistor R2 is inserted between the high-potential-side supply terminal 42 of the second power supply voltage and p2, the flow of current to p2 is limited by R2. Is done. In the level shift circuit 10 of the first embodiment, as shown in FIG. 4, when In2 is inverted from L to H, both the p2 and n2 are turned on in the transition sections E and F. However, in the level shift circuit 38 of the present embodiment, the current flowing into p2 is limited by this R2, and Out2 becomes L earlier, so the inversion of Out1 and Out2 corresponding to the inversion of In1 and In2 is performed. You can expedite.
[0077]
10A and 10B show results obtained by using a simulation program for the relationship between In1 and Out1 and Out2 when the level shift circuit 38 of this embodiment is formed as a TFT semiconductor device. It is shown. In this figure, In2 is not shown, but a signal having the same level as that of In1 is used. This simulation is a result when the channel width and channel length of each MOS transistor are 5 μm, and C1 and C2 are 100 fF.
[0078]
As described above, the level shift circuit 38 of the present embodiment is a level shift circuit 38 that has a fast response speed to the inversion of the first and second input signals In1 and In2. In addition, since C1 and C2 are provided as in the level shift circuit 10 of the first embodiment, the level is ensured to operate even when each of the transistors p1, n1, p2, and n2 is a semiconductor device formed of TFTs. It becomes a shift circuit.
[0079]
[Second Comparative Example]
FIG. 11 is a circuit diagram of the level shift circuit of this comparative example. This level shift circuit is the same as the level shift circuit 38 of the second embodiment shown in FIG. 9 except that C1 and C2 are not provided.
[0080]
When the transistors p1, n1, p2, and n2 of the level shift circuit of this comparative example are formed as TFTs in the same manner as in the first embodiment, the first input signal In1 and the first and second output signals Out1, Simulation results showing the relationship with Out2 are shown in FIGS. Although the second input signal In2 is not shown in this figure, it is a signal having the same level as that of In1 but opposite in phase. As shown in FIGS. 12A and 12B, Out1 and Out2 are changed from 0V or 10V even though In1 is repeatedly inverted at a voltage amplitude corresponding to the first power supply voltage (0V, 5V). Only slightly fluctuating, and no inversion between H level 10 V and L level 0 V corresponding to the second power supply voltage has occurred. As described above, when the level shift circuit of this comparative example which is different from the level shift circuit 38 shown in FIG. 9, that is, the level shift circuit of the second embodiment only in that there is no C1 and C2, is formed of TFTs, It can be seen that the circuit may not function as a shift circuit.
[0081]
[Third Embodiment]
The display device, signal driver, and semiconductor device of the present embodiment are different from the display device, signal driver 82, and semiconductor device 90 of the first embodiment in that a circuit described below is used as a level shift circuit. Since other points are the same as those of the first embodiment, description thereof is omitted.
[0082]
FIG. 13 is a circuit diagram of the level shift circuit 48 of the present embodiment. In the level shift circuit 48 of the present embodiment, the fifth switching element p1a is inserted between the PMOS transistor p1 as the first switching element and the NMOS transistor n1 as the second switching element, and the gate thereof is the first input terminal. The PMOS transistor p2a is inserted between the PMOS transistor p2 as the third switching element and the NMOS transistor n2 as the fourth switching element, and the gate thereof is connected to the second input terminal 27. This is different from the level shift circuit 10 of the first embodiment. Since other parts are the same as those of the level shift circuit 10 of the first embodiment, the same reference numerals are given and description thereof is omitted.
[0083]
In the level shift circuit 48 of this embodiment, p1a is inserted between p1 and n1, and the first input terminal 26 is also connected to the gate of p1a. When inverted to H level, p1a is turned off at the same time as n1 is turned on. Therefore, as shown in FIG. 4 used in the description of the first embodiment, both p1 and n1 are turned on in transition sections B and C that occur as In1 is inverted from the L level to the H level. Therefore, in the present embodiment, the output voltage of the first output signal Out1 is unstable. In this embodiment, since the inserted p1a is turned off, Out1 is cut off from p1, and In1 is low. At the same time when n1 is turned on from the level to the H level, the switching is quickly performed so that Out1 becomes the L level. Further, since the first input terminal 26 and the second output terminal 31 are coupled by C1, the voltage of Out2 is also increased with the inversion of In1 from the L level to the H level, and from the L level of Out2 to the H level. Reversal to is promoted.
[0084]
Similarly, in the level shift circuit 48 of this embodiment, p2a is inserted between p2 and n2, and the second input terminal 27 is also connected to the gate of p2a. When the level is inverted, Out2 is separated from p2 by p2a, so Out2 is quickly inverted to the L level. Further, since the second input terminal 27 and the first output terminal 30 are coupled by C2, the inversion of the Out1 from the L level to the H level is promoted as the In2 is inverted from the L level to the H level. Is done.
[0085]
14A and 14B show that the level shift circuit 48 of the present embodiment is a TFT in which the channel width and the channel length of each switching element p1, p1a, n1, p2, p2a, n2 are 5 μm, It is the result of having calculated | required the relationship between 1st input signal In1 and 1st and 2nd output signal Out1, Out2 by simulation at the time of forming as a semiconductor device which used 2nd transmission means C1, C2 as 10 fF.
[0086]
As described above, since the level shift circuit 48 of the present embodiment can be quickly switched by the added fifth and sixth switching elements p1a and p2a, a semiconductor device in which each switching element is a TFT is used. Even so, the level shift circuit can operate reliably and quickly.
[0087]
[Third comparative example]
FIG. 15 is a circuit diagram of the level shift circuit of this comparative example. This level shift circuit is the same as the level shift circuit 48 of the third embodiment shown in FIG. 13 except that the first and second transmission means C1 and C2 are not provided.
[0088]
When the level shift circuit of this comparative example is formed as a semiconductor device in which each switching element p1, p1a, n1, p2, p2a, n2 is a TFT similar to that of the third embodiment, FIGS. 16A and 16B show the results obtained by simulation of the relationship between the first and second output signals Out1 and Out2. Although the second input signal In2 is not shown in this figure, In2 is input as a signal having the same level as that of In1 but in reverse phase. As shown in this figure, the first and second output signals Out1 and Out2 are from 0V or 10V even though In1 is repeatedly inverted at a voltage amplitude corresponding to the first power supply voltage (0V, 5V). There is only some fluctuation, and no inversion occurs between the H level (10 V) and the L level (0 V) corresponding to the second power supply voltage. That is, when the level shift circuit of this comparative example, which is different from the level shift circuit 48 of the third embodiment shown in FIG. 13 only in that there is no first and second transmission means C1, C2, is formed of TFTs, FIGS. 16A and 16B show that it may not function as a level shift circuit.
[0089]
[Fourth Embodiment]
The display device, signal driver, and semiconductor device of the present embodiment are different from the display device, signal driver 82, and semiconductor device 90 of the first embodiment in that a circuit described below is used as a level shift circuit. Since other points are the same as those of the first embodiment, description thereof is omitted.
[0090]
FIG. 17 is a circuit diagram showing the level shift circuit 54 of the present embodiment. In the level shift circuit 54, as in the case of the level shift circuit 10 of the first embodiment, a PMOS transistor p1 that is a first switching element and an NMOS transistor n1 that is a second switching element are connected in series. A PMOS transistor p2 as a switching element and an NMOS transistor n2 as a fourth switching element are connected in series, and these MOS transistors connected in series are connected in parallel. The high power supply terminal 42 for the second power supply voltage is connected to each of the PMOS transistors p1 and p2, and the low power supply terminal 43 for the second power supply voltage is connected to each of the NMOS transistors n1 and n2.
[0091]
A junction between the PMOS transistor p1 and the NMOS transistor n1 and respective gates which are control electrodes of the PMOS transistor p2 and the NMOS transistor n2 are connected to the first output terminal 30. The junction between the PMOS transistor p2 and the NMOS transistor n2 and the respective gates which are the control electrodes of the PMOS transistor p1 and the NMOS transistor n1 are connected to the second output terminal 31. Furthermore, the first output terminal 30 is connected to one end of a capacitor C1, which is a first transmission means, and the other end of the capacitor C1 is a terminal to which a first input signal In1 is input. The second output terminal 31 is connected to one end of a capacitor C2 as a second transmission means, and the other end of the capacitor C2 is a terminal to which a second input signal In2 is input.
[0092]
In the case of the present embodiment, the first input signal In1 is input to the first output terminal 30 via the capacitor C1, and the second input signal In2 is input to the second output terminal 31 via the capacitor C2. Only signals corresponding to changes in the second input signals In1 and In2 are input to the first and second output terminals 30 and 31, respectively. Therefore, the direct current levels of the first and second input signals In1 and In2 do not affect the response of the level shift circuit 54 of the present embodiment. FIG. 18 is an example of the first input signal In1 input to the level shift circuit 54 of the present embodiment. It should be noted that In2 having the same level and opposite phase to In1 is also input to the level shift circuit 54 at the same time.
[0093]
FIG. 19 shows an example of the first output signal Out1 of the level shift circuit 54 of the present embodiment corresponding to the input signal In1. It should be noted that Out2 having the opposite phase and the same level as Out1 is also simultaneously output from the level shift circuit 54 of the present embodiment. The output potentials of Out1 and Out2 correspond to the respective potentials of the high potential side VH and the low potential side VL of the second power supply voltage. In this example, the H level is 5V and the L level is -5V. Yes. Further, in the level shift circuit of this embodiment, unlike the above embodiments, In1 and Out1, and In2 and Out2 are in phase.
[0094]
FIG. 20 shows a modified example in which the level shift circuit 54 of this embodiment is driven by a second power supply voltage having a high potential side of 10V and a low potential side of 0V, and the first and second input signals In1 are the same as described above. , In2 is shown when the first output signal Out1 is output. It should be noted that Out2 having the opposite phase and the same level as Out1 is also simultaneously output from the level shift circuit 54 of the present embodiment.
[0095]
FIG. 21 shows a modified example in which the level shift circuit 54 of the present embodiment is driven by a second power supply voltage having a high potential side of 11V and a low potential side of 1V. The output of the first output signal Out1 when the two input signals In1 and In2 are applied is shown.
[0096]
As described above, the level shift circuit 54 of the present embodiment is different from the first power supply voltage based on the first and second input signals in that the second potential whose potential on the low potential side and / or the high potential side is different. By using the power supply voltage, the first and second output voltages Out1 in completely different voltage ranges in which not only the H level potential is different from the first and second input voltages In1 and In2 but also the L level potential are different. , Out2 can be obtained.
[0097]
Although the embodiments of the present invention have been described above, the present invention is not limited to the above-described embodiments, and various modifications may be made within the scope of the gist of the present invention or the equivalent scope of the claims. Is possible.
[0098]
For example, in each of the above-described embodiments, an example in which an enhancement type TFT is used as each switching element has been described. However, the present invention can be applied even when a depletion type TFT or another FET is used.
[0099]
In addition, the liquid crystal display panel as a display unit is not only an active matrix liquid crystal display panel using a three-terminal switching element typified by TFT or a two-terminal switching element typified by MIM. Various types of liquid crystal displays such as TN type, STN type, guest-host type, phase transition type, ferroelectric type, etc. Panels can be used.
[0100]
Further, in each of the above embodiments, an example in which a liquid crystal display panel is used as the display unit has been described. However, the display unit may be a plasma display panel, an FED (Field Emission Display) panel, or the like.
[0101]
In each of the embodiments described above, the level shift circuit is used for a signal driver of a liquid crystal display device. However, the level shift circuit can also be used for a scan driver of a liquid crystal display device. It can be used not only for the apparatus but also for various other digital circuits.
[0102]
[Brief description of the drawings]
FIG. 1 is a block diagram showing a schematic configuration of a display device of the present invention.
FIG. 2 is a configuration diagram showing an outline of a signal driver of the present invention.
FIG. 3 is a circuit diagram of the level shift circuit according to the first embodiment;
FIG. 4 is a schematic timing chart showing the operation of the level shift circuit according to the first embodiment.
FIG. 5 is a graph showing a simulation result of input / output signals when the level shift circuit of the first embodiment is formed as a predetermined semiconductor device. FIG. 5A shows an output signal, and FIG. Indicates an input signal.
FIG. 6 is a schematic cross-sectional view showing a part of the semiconductor device of the present invention.
FIG. 7 is a circuit diagram of a level shift circuit of a first comparative example.
8 is a graph showing a simulation result of input / output signals when the level shift circuit of the first comparative example is formed as a predetermined semiconductor device. FIG. 8A shows an output signal, and FIG. Indicates an input signal.
FIG. 9 is a circuit diagram of a level shift circuit according to a second embodiment.
FIG. 10 is a graph showing a simulation result of input / output signals when the level shift circuit of the second embodiment is formed as a predetermined semiconductor device, where (A) shows an output signal and (B) Indicates an input signal.
FIG. 11 is a circuit diagram of a level shift circuit of a second comparative example.
FIG. 12 is a graph showing a simulation result of input / output signals when the level shift circuit of the second comparative example is formed as a predetermined semiconductor device, where (A) shows an output signal and (B) Indicates an input signal.
FIG. 13 is a circuit diagram of a level shift circuit according to a third embodiment.
14 is a graph showing simulation results of input / output signals when the level shift circuit according to the third embodiment is formed as a predetermined semiconductor device. FIG. 14A shows an output signal, and FIG. Indicates an input signal.
FIG. 15 is a circuit diagram of a level shift circuit of a third comparative example.
FIG. 16 is a graph showing a simulation result of input / output signals when the level shift circuit of the third comparative example is formed as a predetermined semiconductor device, where (A) shows an output signal and (B) Indicates an input signal.
FIG. 17 is a circuit diagram of a level shift circuit according to a fourth embodiment.
FIG. 18 is an example of a first input signal to the level shift circuit of the fourth embodiment.
FIG. 19 is an example of a first output signal to the level shift circuit of the fourth embodiment.
FIG. 20 is an example of a first output signal to the level shift circuit of the fourth embodiment.
FIG. 21 is an example of a first output signal to the level shift circuit of the fourth embodiment.
[Explanation of symbols]
10, 38, 48, 54 Level shift circuit
17 Non-single crystal semiconductor layer
18 TFT
19 Source
20 Drain
21 channels
22 Gate insulation film
23 Gate electrode
24 First interlayer insulating film
25 Wiring layer
26 1st input terminal
27 Second input terminal
29 Second interlayer insulating film
30 1st output terminal
31 2nd output terminal
42 Second power supply voltage high potential side supply terminal
43 Second power supply voltage low potential side supply terminal
60 Shift register circuit
64 Latch circuit
66 Output section
80 Scan driver
82 Signal Driver
86 LCD panel (display unit)
87 Signal electrode
88 Scanning electrode
89 Transparent electrode
90 Semiconductor devices
91 Insulating substrate
92 First conductive layer
93 1st insulating layer
94 Second conductive layer
95 Second insulating layer
96 third conductive layer
97 Third insulating layer
98 Fourth conductive layer
C1 capacitor (first transmission means)
C2 capacitor (second transmission means)
p1 PMOS transistor (first switching element)
n1 NMOS transistor (second switching element)
p2 PMOS transistor (third switching element)
n2 NMOS transistor (fourth switching element)
P1a PMOS transistor (5th switching element)
P1b PMOS transistor (sixth switching element)
R1, R2 resistance elements

Claims (11)

レベルシフト回路を含む半導体装置において、
前記レベルシフト回路は、
第１の電源電圧に対応した互いに逆位相の第１入力信号および第２入力信号が入力される第１入力端子および第２入力端子と、
前記第１の電源電圧とは異なる第２の電源電圧の高電位側供給端子と低電位側供給端子との間で直列に接続された第１導電型の第１スイッチング素子および第２導電型の第２スイッチング素子と、前記第２の電源電圧の高電位側供給端子と低電位側供給端子との間で直列に接続された第１導電型の第３スイッチング素子および第２導電型の第４スイッチング素子とが、並列に接続されて形成されたスイッチング回路と、
前記第１、第２スイッチング素子の接続部と、前記第３スイッチング素子の制御電極とに接続され、第１出力信号が出力される第１出力端子と、
前記第３、第４スイッチング素子の接続部と、前記第１スイッチング素子の制御電極とに接続され、第２出力信号が出力される第２出力端子と、
を有し、
前記第１ないし第４スイッチング素子は、チャネルが非単結晶半導体層に形成されるＴＦＴであり、
前記第１入力端子は、前記第２スイッチング素子の制御電極に接続されてなり、
前記第２入力端子は、前記第４スイッチング素子の制御電極に接続されてなり、
前記第１伝達手段は、前記第１入力端子と前記第２出力端子との間に接続されたキャパシタであり、
前記第２伝達手段は、前記第２入力端子と前記第１出力端子との間に接続されたキャパシタであり、
前記第１および第２入力端子に入力された前記第１および第２入力信号を、前記第２の電源電圧に対応した前記第１および第２出力信号に変換し、
前記第１入力端子に入力された信号の変化に対応した信号を第１伝達手段を介して前記第２出力端子に出力し、
前記第２入力端子に入力された信号の変化に対応した信号を第２伝達手段を介して前記第１出力端子に出力し、
前記レベルシフト回路を形成する前記各スイッチング素子、および前記各スイッチング素子の上部に第２層間絶縁膜を介して形成される液晶素子用の透明電極をさらに有し、
前記各ＴＦＴは、前記非単結晶半導体層に形成されたソースおよびドレインと、ゲート絶縁膜と、ゲート電極と、第１層間絶縁膜と、配線層とを有し、
前記第１および第２伝達手段の少なくとも一方は、
前記配線層と同層に形成された第３導電層と、前記透明電極と同層に形成された第４導電層との間に、前記第２層間絶縁膜と同層に形成された第３絶縁層を挟み込んで形成されたキャパシタであることを特徴とする半導体装置。 In a semiconductor device including a level shift circuit,
The level shift circuit includes:
A first input terminal and a second input terminal to which a first input signal and a second input signal having opposite phases corresponding to the first power supply voltage are input;
A first conductivity type first switching element and a second conductivity type connected in series between a high potential side supply terminal and a low potential side supply terminal of a second power supply voltage different from the first power supply voltage A second switching element, a third switching element of a first conductivity type and a fourth of a second conductivity type connected in series between a high potential side supply terminal and a low potential side supply terminal of the second power supply voltage. A switching circuit formed by connecting the switching elements in parallel;
A first output terminal that is connected to a connection portion of the first and second switching elements and a control electrode of the third switching element and outputs a first output signal;
A second output terminal connected to a connection portion of the third and fourth switching elements and a control electrode of the first switching element and from which a second output signal is output;
Have
The first to fourth switching elements are TFTs whose channels are formed in a non-single-crystal semiconductor layer,
The first input terminal is connected to a control electrode of the second switching element,
The second input terminal is connected to a control electrode of the fourth switching element,
The first transmission means is a capacitor connected between the first input terminal and the second output terminal;
The second transmission means is a capacitor connected between the second input terminal and the first output terminal;
Converting the first and second input signals input to the first and second input terminals into the first and second output signals corresponding to the second power supply voltage ;
A signal corresponding to a change in the signal input to the first input terminal is output to the second output terminal via the first transmission means;
A signal corresponding to a change in the signal input to the second input terminal is output to the first output terminal via the second transmission means ;
Each of the switching elements that forms the level shift circuit, and further includes a transparent electrode for a liquid crystal element that is formed above the switching elements via a second interlayer insulating film,
Each TFT has a source and a drain formed in the non-single-crystal semiconductor layer, a gate insulating film, a gate electrode, a first interlayer insulating film, and a wiring layer,
At least one of the first and second transmission means is
A third conductive layer formed in the same layer as the second interlayer insulating film between a third conductive layer formed in the same layer as the wiring layer and a fourth conductive layer formed in the same layer as the transparent electrode. A semiconductor device comprising a capacitor formed with an insulating layer interposed therebetween . 第１の電源電圧に対応した互いに逆位相の第１入力信号および第２入力信号が入力される第１入力端子および第２入力端子と、
前記第１の電源電圧とは異なる第２の電源電圧の高電位側供給端子と低電位側供給端子との間で直列に接続された第１導電型の第１スイッチング素子および第２導電型の第２スイッチング素子と、前記第２の電源電圧の高電位側供給端子と低電位側供給端子との間で直列に接続された第１導電型の第３スイッチング素子および第２導電型の第４スイッチング素子とが、並列に接続されて形成されたスイッチング回路と、
前記第１、第２スイッチング素子の接続部と、前記第３スイッチング素子の制御電極とに接続され、第１出力信号が出力される第１出力端子と、
前記第３、第４スイッチング素子の接続部と、前記第１スイッチング素子の制御電極とに接続され、第２出力信号が出力される第２出力端子とを有し、
前記第１入力端子は、前記第２スイッチング素子の制御電極に接続されてなり、
前記第２入力端子は、前記第４スイッチング素子の制御電極に接続されてなり、
前記第１および第２入力端子に入力された前記第１および第２入力信号を、前記第２の電源電圧に対応した前記第１および第２出力信号に変換するレベルシフト回路であって、
前記第１入力端子に入力された信号の変化に対応した信号を第１伝達手段を介して前記第２出力端子に出力し、
前記第２入力端子に入力された信号の変化に対応した信号を第２伝達手段を介して前記第１出力端子に出力し、
前記第２電源電圧の高電位側供給端子と、前記第１および第３スイッチング素子との間に、それぞれ抵抗素子が挿入されることを特徴とするレベルシフト回路。 A first input terminal and a second input terminal to which a first input signal and a second input signal having opposite phases corresponding to the first power supply voltage are input;
A first conductivity type first switching element and a second conductivity type connected in series between a high potential side supply terminal and a low potential side supply terminal of a second power supply voltage different from the first power supply voltage A second switching element, a third switching element of a first conductivity type and a fourth of a second conductivity type connected in series between a high potential side supply terminal and a low potential side supply terminal of the second power supply voltage. A switching circuit formed by connecting the switching elements in parallel;
A first output terminal that is connected to a connection portion of the first and second switching elements and a control electrode of the third switching element and outputs a first output signal;
A second output terminal that is connected to a connection portion of the third and fourth switching elements and a control electrode of the first switching element and outputs a second output signal;
The first input terminal is connected to a control electrode of the second switching element,
The second input terminal is connected to a control electrode of the fourth switching element,
A level shift circuit for converting the first and second input signals input to the first and second input terminals into the first and second output signals corresponding to the second power supply voltage;
A signal corresponding to a change in the signal input to the first input terminal is output to the second output terminal via the first transmission means;
A signal corresponding to a change in the signal input to the second input terminal is output to the first output terminal via the second transmission means;
A level shift circuit, wherein a resistance element is inserted between the high potential side supply terminal of the second power supply voltage and the first and third switching elements, respectively. 第１の電源電圧に対応した互いに逆位相の第１入力信号および第２入力信号が入力される第１入力端子および第２入力端子と、
前記第１の電源電圧とは異なる第２の電源電圧の高電位側供給端子と低電位側供給端子との間で直列に接続された第１導電型の第１スイッチング素子および第２導電型の第２スイッチング素子と、前記第２の電源電圧の高電位側供給端子と低電位側供給端子との間で直列に接続された第１導電型の第３スイッチング素子および第２導電型の第４スイッチング素子とが、並列に接続されて形成されたスイッチング回路と、
前記第１、第２スイッチング素子の接続部と、前記第３スイッチング素子の制御電極とに接続され、第１出力信号が出力される第１出力端子と、
前記第３、第４スイッチング素子の接続部と、前記第１スイッチング素子の制御電極とに接続され、第２出力信号が出力される第２出力端子とを有し、
前記第１入力端子は、前記第２スイッチング素子の制御電極に接続されてなり、
前記第２入力端子は、前記第４スイッチング素子の制御電極に接続されてなり、
前記第１および第２入力端子に入力された前記第１および第２入力信号を、前記第２の電源電圧に対応した前記第１および第２出力信号に変換するレベルシフト回路であって、
前記第１入力端子に入力された信号の変化に対応した信号を第１伝達手段を介して前記第２出力端子に出力し、
前記第２入力端子に入力された信号の変化に対応した信号を第２伝達手段を介して前記第１出力端子に出力し、
前記第１スイッチング素子と前記第２スイッチング素子との接続部に挿入される第１導電型の第５スイッチング素子と、
前記第３スイッチング素子と前記第４スイッチング素子との接続部に挿入される第１導電型の第６スイッチング素子と、
を更に有し、
前記第１入力端子は、前記第５スイッチング素子の制御電極に接続され、
前記第１出力端子は、前記第５スイッチング素子と前記第２スイッチング素子との接続部に接続され、
前記第２入力端子は、前記第６スイッチング素子の制御電極に接続され、
前記第２出力端子は、前記第６スイッチング素子と前記第４スイッチング素子との接続部に接続されることを特徴とするレベルシフト回路。 A first input terminal and a second input terminal to which a first input signal and a second input signal having opposite phases corresponding to the first power supply voltage are input;
A first conductivity type first switching element and a second conductivity type connected in series between a high potential side supply terminal and a low potential side supply terminal of a second power supply voltage different from the first power supply voltage A second switching element, a third switching element of a first conductivity type and a fourth of a second conductivity type connected in series between a high potential side supply terminal and a low potential side supply terminal of the second power supply voltage. A switching circuit formed by connecting the switching elements in parallel;
A first output terminal that is connected to a connection portion of the first and second switching elements and a control electrode of the third switching element and outputs a first output signal;
A second output terminal that is connected to a connection portion of the third and fourth switching elements and a control electrode of the first switching element and outputs a second output signal;
The first input terminal is connected to a control electrode of the second switching element,
The second input terminal is connected to a control electrode of the fourth switching element,
A level shift circuit for converting the first and second input signals input to the first and second input terminals into the first and second output signals corresponding to the second power supply voltage;
A signal corresponding to a change in the signal input to the first input terminal is output to the second output terminal via the first transmission means;
A signal corresponding to a change in the signal input to the second input terminal is output to the first output terminal via the second transmission means;
A first conductivity type fifth switching element inserted into a connection portion between the first switching element and the second switching element;
A sixth switching element of a first conductivity type inserted in a connection portion between the third switching element and the fourth switching element;
Further comprising
The first input terminal is connected to a control electrode of the fifth switching element,
The first output terminal is connected to a connection portion between the fifth switching element and the second switching element,
The second input terminal is connected to a control electrode of the sixth switching element;
The level shift circuit, wherein the second output terminal is connected to a connection portion between the sixth switching element and the fourth switching element. 請求項２または３において、
前記第１伝達手段は、前記第１入力端子と前記第２出力端子との間に接続されたキャパシタであり、
前記第２伝達手段は、前記第２入力端子と前記第１出力端子との間に接続されたキャパシタであることを特徴とするレベルシフト回路。In claim 2 or 3 ,
The first transmission means is a capacitor connected between the first input terminal and the second output terminal;
The level shift circuit, wherein the second transmission means is a capacitor connected between the second input terminal and the first output terminal. 第１の電源電圧に対応した互いに逆位相の第１入力信号および第２入力信号が入力される第１入力端子および第２入力端子と、
前記第１の電源電圧とは異なる第２の電源電圧の高電位側供給端子と低電位側供給端子との間で直列に接続された第１導電型の第１スイッチング素子および第２導電型の第２スイッチング素子と、前記第２電源電圧の高電位側供給端子と低電位側供給端子との間で直列に接続された第１導電型の第３スイッチング素子および第２導電型の第４スイッチング素子とが、並列に接続されて形成されたスイッチング回路と、
前記第１、第２スイッチング素子の接続部と、前記第３、第４スイッチング素子の制御電極とに接続され、第１出力信号が出力される第１出力端子と、
前記第３、第４スイッチング素子の接続部と、前記第１、第２スイッチング素子の制御電極とに接続され、第２出力信号が出力される第２出力端子と、
を有し、
前記第１および第２入力端子に入力された前記第１および第２入力信号を前記第２の電源電圧に対応した前記第１および第２出力信号に変換するレベルシフト回路であって、
第１入力端子に入力された信号の変化に対応した信号を前記第１出力端子に伝達する第１伝達手段と、
第２入力端子が入力された信号の変化に対応した信号を前記第２出力端子に伝達する第２伝達手段と、
を有することを特徴とするレベルシフト回路。A first input terminal and a second input terminal to which a first input signal and a second input signal having opposite phases corresponding to the first power supply voltage are input;
A first conductivity type first switching element and a second conductivity type connected in series between a high potential side supply terminal and a low potential side supply terminal of a second power supply voltage different from the first power supply voltage A second switching element, a third switching element of a first conductivity type and a fourth switching of a second conductivity type connected in series between a high potential side supply terminal and a low potential side supply terminal of the second power supply voltage; A switching circuit formed by connecting the elements in parallel;
A first output terminal connected to the connection portion of the first and second switching elements and the control electrode of the third and fourth switching elements, and outputting a first output signal;
A second output terminal connected to the connection portion of the third and fourth switching elements and the control electrode of the first and second switching elements and outputting a second output signal;
Have
A level shift circuit for converting the first and second input signals input to the first and second input terminals into the first and second output signals corresponding to the second power supply voltage;
First transmission means for transmitting a signal corresponding to a change in the signal input to the first input terminal to the first output terminal;
Second transmission means for transmitting a signal corresponding to a change in the signal input to the second input terminal to the second output terminal;
A level shift circuit comprising: 請求項２ないし請求項５のいずれかにおいて、
前記第１ないし第４スイッチング素子は、チャネルが非単結晶半導体層に形成されるＴＦＴであることを特徴とするレベルシフト回路。In any one of Claim 2 thru | or 5,
The level shift circuit, wherein the first to fourth switching elements are TFTs each having a channel formed in a non-single crystal semiconductor layer. 画像データ信号を保持するラッチ回路と、
前記画像データ信号を取り込むタイミングを伝えるサンプルパルスを前記ラッチ回路に対して出力するシフトレジスタ回路と、
前記ラッチ回路から出力された前記画像データ信号を所定の電源電圧に対応する電圧にレベルシフトさせる、請求項２ないし請求項６のいずれかに記載のレベルシフト回路と、
前記レベルシフト回路から出力された画像データ信号をアナログ変換し、所定の電力容量で出力する出力部とを有することを特徴とする信号ドライバ。A latch circuit for holding an image data signal;
A shift register circuit that outputs to the latch circuit a sample pulse that tells the timing to capture the image data signal;
The level shift circuit according to any one of claims 2 to 6, wherein the image data signal output from the latch circuit is level-shifted to a voltage corresponding to a predetermined power supply voltage;
A signal driver, comprising: an output unit that converts an image data signal output from the level shift circuit into an analog signal and outputs the signal with a predetermined power capacity. 信号電極群と、走査電極群と、前記信号電極群と前記走査電極群との各交差部付近に配置された表示要素とを備える表示部と、
前記走査電極群を駆動する走査ドライバと、
前記信号電極群を駆動する請求項７に記載の信号ドライバとを有することを特徴とする表示装置。A display unit comprising a signal electrode group, a scan electrode group, and a display element disposed near each intersection of the signal electrode group and the scan electrode group;
A scan driver for driving the scan electrode group;
A display device comprising the signal driver according to claim 7, wherein the signal electrode group is driven. 請求項６に記載のレベルシフト回路を形成する半導体装置であって、
前記各ＴＦＴは、前記非単結晶半導体層に形成されたソースおよびドレインと、ゲート絶縁膜と、ゲート電極とを有し、
前記第１および第２伝達手段の少なくとも一方は、
前記非単結晶半導体層と同層に形成された第１導電層と、前記ゲート電極と同層に形成された第２導電層との間に、前記ゲート絶縁膜と同層に形成された第１絶縁層を挟み込んで形成されたキャパシタであることを特徴とする半導体装置。A semiconductor device for forming the level shift circuit according to claim 6,
Each TFT has a source and a drain formed in the non-single-crystal semiconductor layer, a gate insulating film, and a gate electrode,
At least one of the first and second transmission means is
The first conductive layer formed in the same layer as the non-single-crystal semiconductor layer and the second conductive layer formed in the same layer as the gate electrode are formed in the same layer as the gate insulating film. 1. A semiconductor device comprising a capacitor formed by sandwiching one insulating layer. 請求項６に記載のレベルシフト回路を形成する半導体装置であって、
前記各ＴＦＴは、前記非単結晶半導体層に形成されたソースおよびドレインと、ゲート絶縁膜と、ゲート電極と、第１層間絶縁膜と、配線層とを有し、
前記第１および第２伝達手段の少なくとも一方は、
前記ゲート電極と同層に形成された第２導電層と、前記配線層と同層に形成された第３導電層との間に、前記第１層間絶縁膜と同層に形成された第２絶縁層を挟み込んで形成されたキャパシタであることを特徴とする半導体装置。A semiconductor device for forming the level shift circuit according to claim 6,
Each TFT has a source and a drain formed in the non-single-crystal semiconductor layer, a gate insulating film, a gate electrode, a first interlayer insulating film, and a wiring layer,
At least one of the first and second transmission means is
A second layer formed in the same layer as the first interlayer insulating film between a second conductive layer formed in the same layer as the gate electrode and a third conductive layer formed in the same layer as the wiring layer. A semiconductor device comprising a capacitor formed with an insulating layer interposed therebetween. 請求項６に記載のレベルシフト回路を形成する前記各スイッチング素子、および前記各スイッチング素子の上部に第２層間絶縁膜を介して形成される液晶素子用の透明電極を含んで構成される半導体装置であって、
前記各ＴＦＴは、前記非単結晶半導体層に形成されたソースおよびドレインと、ゲート絶縁膜と、ゲート電極と、第１層間絶縁膜と、配線層とを有し、
前記第１および第２伝達手段の少なくとも一方は、
前記配線層と同層に形成された第３導電層と、前記透明電極と同層に形成された第４導電層との間に、前記第２層間絶縁膜と同層に形成された第３絶縁層を挟み込んで形成されたキャパシタであることを特徴とする半導体装置。7. A semiconductor device comprising: each of the switching elements forming the level shift circuit according to claim 6; and a transparent electrode for a liquid crystal element formed above the respective switching elements via a second interlayer insulating film. Because
Each TFT has a source and a drain formed in the non-single-crystal semiconductor layer, a gate insulating film, a gate electrode, a first interlayer insulating film, and a wiring layer,
At least one of the first and second transmission means is
A third conductive layer formed in the same layer as the second interlayer insulating film between a third conductive layer formed in the same layer as the wiring layer and a fourth conductive layer formed in the same layer as the transparent electrode. A semiconductor device comprising a capacitor formed with an insulating layer interposed therebetween.
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