JP3684699B2 - D / A converter, liquid crystal panel substrate and liquid crystal display device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、D/A変換器、液晶パネル用基板及び液晶表示装置に関する。
【0002】
【発明の背景】
D/A変換器には、キャパシタを用いたものと、抵抗を用いたものがある。キャパシタを用いたD/A変換器は、抵抗を用いたものよりも、低消費電力という点で優れている。キャパシタを用いたD/A変換器の一つとして、二進荷重キャパシタを使用したものが知られている。図21は、従来の二進荷重キャパシタを使用したD/A変換器を示す図である。
【0003】
このD/A変換器では、6ビットのデジタル入力値に対応するアナログ出力が得られる。具体的には、6本のデジタル配線1001のそれぞれに、2進数の1桁目〜6桁目に対応するデジタル信号D0 〜D5 が入力され、「000000」〜「111111」(10進数で「0」〜「63」に相当する)のデジタル入力ができるようになっている。
【0004】
各デジタル信号D0 〜D5は、二段のラッチ回路A0 〜A5 及びB0 〜B5 に保持される。ラッチ回路A0 〜A5 又はB0 〜B5 は、クロックCL1 又はCL2 と、その反転クロックnCL1 又はnCL2 とで動作する。クロックCL1 、CL2 及び反転クロックnCL1 、nCL2 は、図示しないシフトレジスタの出力信号から生成される。
【0005】
D/A変換器には、配線1002(電位V0 )・配線1003(電位Vs )・配線1004(GND電位)が設けられている。なお、電位V0 >電位Vs >GND電位である。また、配線1005からは、アナログ出力を取り出せるようになっている。
【0006】
配線1002には、変換容量C0 〜C5 の一方の極板が接続されている。変換容量C0 〜C5 は、設計上2進荷重された値となっており、
C0:C1:C2:C3:C4:C5=1:2:4:8:16:32
の比となっている。
【0007】
このD/A変換器の動作を、「000001」のデジタル入力がされたときを例にとって説明する。このとき、デジタル信号D0 は「H」であるので、ラッチ回路A0 は「H」を保持する。デジタル信号D1 〜D5 は「L」であるので、ラッチ回路A1 〜A5 は「L」を保持する。そして、ラッチパルスが入ると、クロックCL2 及び反転クロックnCL2 によって、1段目のラッチ回路A1 〜A5 の信号は、2段目のラッチ回路B1 〜B5 に転送される。
【0008】
次に、配線1006のリセット信号Rが「H」になって、各アナログスイッチTa0 〜Ta5 がオンして、変換容量C0 〜C5 には、その両極板間の電位差がなくなって電荷がなくなる。同時に、アナログスイッチT3 がオンして、基準容量Cs に、配線1003(電位Vs )と配線1004(GND電位)との電位差によって所定の電荷が蓄積される。このときに基準容量Cs に蓄積される電荷Qs は、
Qs=CsVs (1・1)
である。
【0009】
次に、リセット信号Rが「L」になってアナログスイッチTa0 〜Ta5、T3 がオフになる。そして、配線1007のセット信号Sが「H」状態になり、セット信号Sの信号レベル「H」とラッチ回路B0 〜B5 の信号レベル「H」又は「L」との論理積によって、アナログスイッチTb0 〜Tb5 が制御される。
【0010】
具体的には、ラッチ回路B0 に対応するアナログスイッチTb0 がオンして、変換容量C0 と基準容量Cs とが接続される。そして、基準容量Cs に蓄積された電荷Qs の一部は、変換容量C0 に流れ込む。
【0011】
一方、ラッチ回路B1 〜B5 に対応するアナログスイッチTb1 〜Tb5 はオフとなり、変換容量C1 〜C5 は、基準容量Cs に接続されない。
【0012】
この結果、配線1005の電位Vout は、次のようにして求められる。基準容量Cs に蓄積された電荷Qs は、変換容量C0 に流れ込む。このときに基準容量Cs に蓄積される電荷をQs′、変換容量C0 に蓄積される電荷をQ0′とすると、
Qs′=CsVout (1・2)
Q0′=C0(Vout−V0) (1・3)
となり、Qs=Qs′+Q0′だから、式(1・1)〜式(1・3)より、
CsVs=CsVout+C0(Vout−V0)
となる。これを変形して、
Vout=(CsVs+C0V0)/(Cs+C0)
となる。以上述べたことは、「000001」のデジタル入力がされたときの例であるが、これを一般式にすると、
Vout=(CsVs+V0ΣDiCi)/(Cs+ΣDiCi) (1・4)
となる。なお、i=0,1,2,3,4,5 である。また、Diは、デジタル信号D0 〜D5 の各信号レベルに対応して「H」レベルのときを「1」とし、「L」レベルのときを「0」としたものである。
【0013】
次に、図22は、上記従来のD/A変換器のD/Aコンバータ特性の一例を示す図である。同図に示すように、デジタル入力値とアナログ出力との関係は、緩やかなカーブを描くようになっている。すなわち、従来のD/A変換器では、線形性を有するD/Aコンバータ特性を得ることができなかった。
【0014】
その理由は、式(1・4)において、分母にデジタル信号D0 〜D5 の変数(ΣDiCi)があるため、正比例の関数にならないからである。これを避けるには、分母を定数にすることが必要である。
【0015】
また、従来のD/A変換器では、所定のアナログ電圧が得られないことがあった。例えば、図22において、デジタル入力値「32」(2進数で「100000」)のときのアナログ出力が、デジタル入力値「31」(2進数で「011111」)のときよりも不連続で下がっている。その理由は、最上位のビットに対応する変換容量C5 の容量値と、下位ビットの変換容量C0 〜C4 の容量値の合計と、の比が、32:31となっていないからである。
【0016】
容量の製造工程において、このような容量値のばらつきを避けることは困難である。特に、大容量値の容量は、設計値との誤差が大きくなりやすい。このため、デジタル入力値に対して所定のアナログ出力が得られず、デジタル入力の増加に対してアナログ出力が減少してしまうという、いわゆる逆転現象が生じることがあった。
【0017】
そこで、本発明の目的は、線形性を有して、逆転現象の生じないD/A変換器、液晶パネル用基板及び液晶表示装置を得ることを目的とする。
【0018】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るD/A変換器は、nビット(nは自然数)のデジタル信号Di (i=1,2,…,n)をアナログ出力Vout に変換するD/A変換器において、
前記デジタル信号Di の各ビットに対応するn個の変換容量Cxiと、
前記デジタル信号Di の各ビットに対応するn種類の電位Vxiが供給される少なくとも一つの変換選択配線と、
前記アナログ出力Vout を取り出す出力配線と、
前記変換容量Cxiの一方の極板に接続される電位Vs1の第1の基準配線と、
を有し、
オンのデジタル信号Di に対応する前記変換容量Cxiの他方の極板は、前記変換選択配線に接続されて、前記変換容量Cxiに、対応する電位VxiとVs1との電位差によって変換電荷が蓄積され、
オフのデジタル信号Di に対応する前記変換容量Cxiの他方の極板は、所定の配線に接続され、
前記他方の極板は、前記変換電荷が蓄積された後に、前記変換選択配線及び前記所定の配線と電気的に切断され、前記出力配線に接続されて、それぞれの前記変換電荷を合計してなる総電荷に対応してアナログ出力Vout を供給する。
【0019】
本発明によれば、デジタル信号D1 〜Dn に対応して、変換容量Cx1〜Cxnが設けられている。変換容量Cx1〜Cxnの一方の極板には、電位Vs1が供給される。変換容量Cx1〜Cxnの他方の極板には、電位Vx1〜Vxnあるいは所定の電位を供給できるようになっている。
【0020】
デジタル信号D1 〜Dn がオンであれば、変換容量Cx1〜Cxnの他方の極板には、電位Vx1〜Vxnが供給され、電位Vs1との電位差によって電荷が蓄積される。
【0021】
デジタル信号D1 〜Dn がオフであれば、変換容量Cx1〜Cxnの他方の極板には、所定の電位が供給され、例えばこの電位が一方の極板の電位と同じであれば電荷が蓄積されない。詳しくは、変換容量Cx1〜Cxnの他方の極板を第1の基準配線に接続すれば、両極板の電位が同じになる。
【0022】
あるいは、デジタル信号D1 〜Dn がオフのときに、変換容量Cx1〜Cxnの他方の極板を、第1の基準配線とは別の配線に接続してもよい。
【0023】
以上のように、デジタル信号D1 〜Dn のオン・オフによって、変換容量Cx1〜Cxnに蓄積される電荷が変わる。したがって、デジタル信号D1 〜Dn のオン・オフによって表されるデジタル入力値と、アナログ出力とが対応するように、電位Vx1〜Vxn及び所定の電位を設定すれば、D/A変換を行うことができる。設定された電位は、D/A変換器の製造後であっても容易に調整することができる。この電位の調整によって、D/A変換特性が連続性を有するようになる。
【0024】
本発明に係るD/A変換器は、
電位Vs2の第2の基準配線と、
前記出力配線に形成され、第1及び第2の基準配線における電位Vs1とVs2との電位差によって基準電荷を蓄える基準容量Cs と、
を有し、
前記オフのデジタル信号Di に対応する前記所定の配線は、前記第1の基準配線であり、
前記総電荷は、前記変換電荷と前記基準電荷の合計からなり、
アナログ出力Vout が、
Vout=(ΣCxi(DiVxi+Vs1(1−Di))+CsVs2)/(ΣCxi+Cs) [Diは、デジタル信号Di がオンのときを1とし、オフのときを0とする。]で表されることが好ましい。
【0025】
本発明では、デジタル信号D1 〜Dn がオフのとき、変換容量Cx1〜Cxnの両極板には、同一の電位Vs1が供給されるので、電荷が蓄積されない。
【0026】
また、出力配線には、デジタル信号D1 〜Dn のオン・オフにかかわりなく、基準容量Cs に電荷が与えられて、一律にアナログ出力Vout が上げられる。
【0027】
そして、上記式は、次のようにして求められる。まず、変換容量Ci に最初に蓄積される電荷の総和をΣQi とすると、
ΣQi =ΣCxi(Di(Vxi−Vs1))
となる。なお、Diは、デジタル信号D0 〜D5 の各信号レベルに対応して「H」レベルのときを「1」とし、「L」レベルのときを「0」としたものである。
【0028】
また、基準容量Cs に蓄積される電荷をQs とすると、
Qs =Cs(Vs2−Vs1)
である。
【0029】
次に、変換容量Ci が、前記変換選択配線及び前記所定の配線と電気的に切断され、前記出力配線に接続されるたときに、変換容量Ci に蓄積される電荷の総和をΣQi′ 、基準容量Cs に蓄積される電荷をQs′ とすると、
ΣQi′ =ΣCxi(Vout−Vs1)
Qs′ =Cs(Vout−Vs1)
となる。
【0030】
ΣQi+Qs=ΣQi′ +Qs′
だから、
ΣCxi(Di(Vxi−Vs1))+Cs(Vs2−Vs1)
=ΣCxi(Vout−Vs1)+Cs(Vout−Vs1)
となり、これを変形して、
Vout
=(ΣCxi(DiVxi+Vs1(1−Di))+CsVs2)/(ΣCxi+Cs)
となる。
【0031】
この式の分母は、デジタル信号Di の値に関わらず定数となっているので、アナログ出力Vout とデジタル信号Di とは、正比例の関数となる。このことによって、線形性のあるD/A変換特性を得ることができる。
【0032】
本発明に係るD/A変換器は、
前記変換容量Cxiの他方の極板と前記変換選択配線との間に接続される第1のスイッチと、
前記変換容量Cxiの他方の極板と前記所定の配線との間に接続される第2のスイッチと、
前記変換容量Cxiの他方の極板と前記出力配線との間に接続される第3のスイッチと、
を有することが好ましい。
【0033】
あるいは、本発明に係るD/A変換器は、
前記変換容量Cxiの他方の極板と前記変換選択配線との間に接続される第1のスイッチと、
前記変換容量Cxiの他方の極板と前記第1の基準配線との間に接続される第2のスイッチと、
前記変換容量Cxiの他方の極板と前記出力配線との間に接続される第3のスイッチと、
前記基準容量Cs に対する前記第1及び第2の基準配線からの電圧の印加を制御する第4のスイッチと、
を有することが好ましい。
【0034】
これらのスイッチによって、変換容量Cxi及び基準容量Cs への電圧の印加を制御することができる。
【0035】
本発明に係るD/A変換器は、n本の変換選択配線によってn種類の電位Vxiが供給されることが好ましい。これは、n種類の電位Vxiを供給するための最も簡単な形態である。
【0036】
あるいは、本発明に係るD/A変換器は、
高電位配線と、低電位配線と、前記高電位配線と前記低電位配線との間に直列接続されたn−1個の抵抗と、
を有し、
前記変換選択配線は、前記高電位配線と該高電位配線に直結される前記抵抗との間の配線、隣同士の抵抗を接続する配線、及び前記低電位配線と該低電位配線に直結される前記抵抗との間の配線によって構成されることが好ましい。
【0037】
本発明によれば、高電位配線と、高電位配線に直結される抵抗と、の間の配線が、電位Vxiのうちの最も高電位の変換選択配線となる。そして、抵抗が1つ増えるごとに電圧降下が増すので、隣同士の抵抗を接続する配線は、徐々に電位の下がっていく変換選択配線となる。低電位配線と、低電位配線に直結される抵抗と、の間の配線は最も低電位の変換選択配線となる。
【0038】
本発明に係るD/A変換器は、
1本の前記変換選択配線を有し、この変換選択配線に供給される電位が時間的に変化することでn種類の電位Vxiが供給されることが好ましい。
【0039】
具体的には、本発明に係るD/A変換器は、
前記n個の変換容量Cxiに対応してn本の変換パルス配線を有し、
各変換パルス配線には、前記変換選択配線における変化する電位が、対応する変換容量Cxiに供給される電位Vxiとなるときにパルス信号が印加され、
前記パルス信号に応じて、変換容量Cxiに電位Vxiが供給されることが好ましい。
【0040】
このように、時間的に変化する電位を1本の変換選択配線に供給すれば、変換選択配線の本数を最も減らすことができる。この場合、n本の変換パルス配線にパルス信号を入力することで、このパルス信号に応じて必要な電位を取り出すことができる。
【0041】
本発明に係るD/A変換器は、
前記変換選択配線に供給されるn種類の電位Vxiは、公比2の等比数列をなすことが好ましい。
【0042】
こうすることで、変換容量Cxiに2進荷重に対応した電荷を蓄積することができる。そして、線形性のあるD/A変換器を得ることができる。
【0043】
本発明に係るD/A変換器は、nビット(nは自然数)のデジタル信号Di (i=1,2,…,n)をアナログ出力Vout に変換するD/A変換器において、
前記デジタル信号Di の各ビットに対応するn個の変換容量Cxiと、
複数種類の電位Vxiが供給される少なくとも一つの変換選択配線と、
を有し、
前記デジタル信号Di のビット桁に応じて、前記n個の変換容量Cxiのそれぞれに変換電荷が蓄積されるように、前記電位Vxi及び前記変換容量Cxiの容量値が設定されてなり、それぞれの前記変換電荷を合計してなる総電荷に対応してアナログ出力Vout を供給する。
【0044】
本発明によれば、デジタル信号Di のビット桁に応じた変換電荷を蓄積するために、複数種類の電位Vxiが用いられる。したがって、それぞれの電位Vxiに対応する変換容量Cxiの実際の容量値によって、電位Vxiの値を調整することができる。そして、線形性を有するD/A変換器を得ることができる。
【0056】
本発明に係る液晶パネル用基板は、液晶パネルにおける一方の基板であって、前記液晶パネルを駆動するための駆動回路と、前記液晶に電圧を印加するための画素電極と、該画素電極への電位の供給を制御する薄膜トランジスタと、を有し、前記駆動回路は、上述したD/A変換器を含む。
【0057】
本発明によれば、線形性を有するD/A変換器が用いられるので、階調の逆転現象が生じない液晶パネルを得ることができる。
【0058】
本発明に係る液晶パネル用基板において、前記変換容量Cxi又は前記基準容量Cs の少なくとも一方は、前記薄膜トランジスタと共通の製造プロセスによって、同一の基板上に製造されることが好ましい。
【0059】
本発明に係る液晶表示装置は、上記液晶パネル用基板が用いられる。
【0060】
本発明に係る液晶表示装置は、
1水平走査期間は、走査信号の選択期間と、該選択期間と次の選択期間との間のブランキング期間とからなり、
前記ブランキング期間において、前記総電荷の蓄積及びアナログ出力Vout の供給が行われる。
【0061】
本発明に係る液晶表示装置は、
1水平走査期間は、走査信号の選択期間と、該選択期間と次の選択期間との間のブランキング期間とからなり、
前記ブランキング期間において、前記総電荷の蓄積が開始され、
次の水平走査期間の選択期間において、前記総電荷の蓄積が終了して、アナログ出力Vout の供給が行われる。
【0062】
本発明によれば、総電荷の蓄積開始から終了までの期間を長くすることができるので、十分に充電が可能となる。
【0063】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を図面を参照して説明する。
【0064】
(第1実施形態)
図2に、第1の実施形態に係る液晶表示装置用の駆動回路を示す。また、図3に液晶表示装置の分解斜視図を示す。図3に示すように、この液晶表示装置は、アクティブマトリクス型の液晶パネル40を有する。液晶パネル40は、画素電極41への電位の供給を制御する薄膜トランジスタ42を有するTFT基板43と、対向電極44を有するカラーフィルタ基板45との間に液晶46が封入されてなる。そして、液晶パネル40の両面に偏光板47、48が取り付けられ、一方の偏光板48にはバックライト49が取り付けられている。また、駆動回路50は、TFT基板43に形成されている。
【0065】
駆動回路50は、図2に示すように、本発明に係るD/A変換回路100を含む。D/A変換回路100は、6ビットのデジタル信号をアナログ電圧に変換できるようになっている。
【0066】
また、TFT基板43上の回路は、全て低温プロセスにより形成されたポリシリコンから成る。
【0067】
図2において、6本のデジタル配線10のそれぞれには、デジタル信号D0 〜D5 が入力される。デジタル信号D0 〜D5 は、クロックCL1及び反転クロックnCL1に応じてラッチ回路A0 〜A5 に保持される。ラッチ回路A0 〜A5 は、図21に示すものと同じである。
【0068】
シフトレジスタ20は、液晶表示装置の信号線の本数に対応する段のレジスタ21、22、…を有し、それぞれが、クロックCL1としてのサンプリングパルスSPを出力する。サンプリングパルスSPの信号レベルは、インバータ12によって反転し、反転クロックnCL1が生成される。
【0069】
各レジスタ21、22、…のそれぞれに対応してラッチ回路A0 〜A5 が設けられている。ラッチ回路A0 〜A5 に信号が保持されると、全ての信号は一斉に後段のラッチ回路B0 〜B5 に移される。そのために、クロックCL2及び反転クロックnCL2がラッチ回路B0 〜B5 に入力される。
【0070】
ラッチパルス配線30には、クロックCL2としてのラッチパルスLPが入力される。ラッチパルスLPの信号レベルは、インバータ14によって反転し、反転クロックnCL2が生成される。
【0071】
後段のラッチ回路B0 〜B5 に信号が移されると、この信号に従ってD/A変換の処理が行われる。この処理中に、各レジスタ21、22、…のそれぞれに対応するラッチ回路A0 〜A5 に、次の信号を順次入力することができる。
【0072】
なお、ラッチ回路B0 〜B5 は、ラッチ回路A0 〜A5 と同様であるので詳しい説明を省略する。
【0073】
ラッチ回路B0 〜B5 に保持された信号は、D/A変換回路100に入力される。D/A変換回路100は、変換容量部101を含む。変換容量部101は、ラッチ回路B0 〜B5 に保持された信号に応じて、蓄積される電荷が変わることで、対応するアナログ電圧を出力するようになっている。
【0074】
図1は、D/A変換回路100の詳細を示す図である。D/A変換回路100は、変換容量Cx0〜Cx5を有し、それぞれに蓄積される電荷がデジタル信号D0 〜D5 に応じて変わることで、対応するアナログ電圧Vout を出力配線102の出力端子102aから取り出せるようになっている。変換容量Cx0〜Cx5は、図2に示す変換容量部101の主要部をなす。
【0075】
詳しくは、変換容量Cx0〜Cx5のそれぞれは、変換選択配線110〜115の一つと共通電位配線119との間に接続されている。変換選択配線110〜115にはVx0〜Vx5の電位が供給され、共通電位配線119にはVcom の電位が供給されている。したがって、変換容量Cx0〜Cx5のそれぞれには、Vx0〜Vx5の一つとVcom との電位差によって、電荷が蓄積される。
【0076】
ただし、変換容量Cx0〜Cx5と変換選択配線110〜115とは、アナログスイッチTa10 〜Ta15 によって、電気的に切断され得る。このとき、他のアナログスイッチTb10 〜Tb15 がオンになると、変換容量Cx0〜Cx5の両電極板は、図1に示すように、いずれも共通電位配線119に接続される。そして、電位差がなくなるので電荷が蓄積されない。
【0077】
なお、変換容量Cx0〜Cx5の容量値は、
Cx0=Cx1=Cx2=Cx3=Cx4=Cx5
となっている。また、Vx0〜Vx5の電位は、Vcom を基準として、
Vx0:Vx1::Vx2:Vx3:Vx4:Vx5=1:2:4:8:16:32
となっている。すなわち、公比2の等比数列をなしている。
【0078】
アナログスイッチTa10 〜Ta15 は、ラッチ回路B0 〜B5 に保持された信号と変換パルス配線116に入力された変換パルスXPとの論理積によって制御される。具体的には、ANDゲート120〜125からの出力によって、アナログスイッチTa10 〜Ta15 は制御される。
【0079】
アナログスイッチTb10 〜Tb15 は、ラッチ回路B0 〜B5 に保持された信号の反転信号と変換パルス配線116に入力された変換パルスXPとの論理積によって制御される。具体的には、インバータ130〜135によって、ラッチ回路B0 〜B5 に保持された信号は反転し、ANDゲート140〜145からの出力によって、アナログスイッチTb10 〜Tb15 は制御される。
【0080】
出力配線102と共通電位配線119との間には、基準容量Cs が接続されている。また、出力配線102と変換基準配線118との間には、アナログスイッチTs が接続されている。変換基準配線118には、Vxsの電位が供給されている。アナログスイッチTs がオンになると、Vcom とVxsとの電位差により、基準容量Cs に電荷が蓄積される。基準容量Cs に蓄積された電荷によって、アナログ出力の最低値を上げることができる。そして、このD/A変換回路100を液晶表示装置に適用したときに、バイアス電圧を印加することができる。
【0081】
基準容量Cs は、アナログスイッチTc10 〜Tc15 を介して、変換容量Cx0〜Cx5のそれぞれと直列に接続される。アナログスイッチTc10 〜Tc15 は、結合パルス配線117に入力される結合パルスCPによって制御される。
【0082】
D/A変換回路100は、上記のように構成されており、以下そのD/A変換方法について説明する。
【0083】
前提として、ラッチ回路B0 〜B5 に、デジタル信号D0 〜D5 の信号が保持されているものとする。
【0084】
まず、変換パルス配線116に入力される変換パルスXPによって、アナログスイッチTa10 〜Ta15 又はTb10 〜Tb15 のいずれか一方がオンになる。具体的には、デジタル信号D0 〜D5 の信号が「H」のときには、アナログスイッチTa10 〜Ta15 がオンになる。そして、変換選択配線110〜115の電位Vx0〜Vx5と、共通電位配線119の電位Vcom との電位差によって、変換容量Cx0〜Cx5に電荷が蓄積される。それぞれの電荷をQi とすると、
Qi =Cxi(Vxi−Vcom) (2・1)
となる。なお、i=0,1,2,3,4,5 である。
【0085】
あるいは、デジタル信号D0 〜D5 の信号が「L」のときには、アナログスイッチTb10 〜Tb15 がオンになる。このとき、変換容量Cx0〜Cx5は、両極板間の電位差がなくなって電荷が蓄積されないので、
Qi=0 (2・2)
である。(2・1)式と(2・2)式とを総合して、
ΣQi =ΣCxi(Di(Vxi−Vcom)) (2・3)
となる。なお、Diは、デジタル信号D0 〜D5 の各信号レベルに対応して「H」レベルのときを「1」とし、「L」レベルのときを「0」としたものである。
【0086】
また、これらの動作と同時に、アナログスイッチTs がオンになる。そして、変換基準配線118の電位Vxsと共通電位配線119の電位Vcom との電位差によって、基準容量Cs に電荷が蓄積される。このときの電荷をQs とすると、
Qs =Cs(Vxs−Vcom) (2・4)
となる。
【0087】
次に、変換パルス配線116に入力される信号が「L」となって、アナログスイッチTa10 〜Ta15 、Tb10 〜Tb15 、Ts がオフとなる。続いて、結合パルス配線117に結合パルスCPが入力されて、アナログスイッチTc10 〜Tc15 がオンになる。
【0088】
そうすると、変換容量Cx0〜Cx5のそれぞれと基準容量Cs とが直列接続される。このときに、変換容量Cx0〜Cx5に蓄積される電荷の総和をΣQi′ 、基準容量Cs に蓄積される電荷をQs′ とすると、
ΣQi′ =ΣCxi(Vout−Vcom) (2・5)
Qs′ =Cs(Vout−Vcom) (2・6)
となる。なお、i=0,1,2,3,4,5 であり、Vout は、出力配線102の電位である。
【0089】
ΣQi+Qs=ΣQi′ +Qs′
だから、(2・3)〜(2・6)式より、
ΣCxi(Di(Vxi−Vcom))+Cs(Vxs−Vcom)
=ΣCxi(Vout−Vcom)+Cs(Vout−Vcom)
となり、これを変形して、
となる。なお、i=0,1,2,3,4,5である。また、Diは、デジタル信号D0 〜D5 の各信号レベルに対応して「H」レベルのときを「1」とし、「L」レベルのときを「0」としたものである。
【0090】
こうして得られた電位がアナログ出力として、出力端子102aから取り出される。
【0091】
図4は、上記D/A変換回路100のD/Aコンバータ特性を示す図である。なお、このD/A変換回路100では、変換容量Cxiは全て等しく1.0 pFであり、基準容量Cs は2.0 pFである。変換選択配線110〜115の電位Vx0,Vx1,Vx2,Vx3,Vx4,Vx5は、0.5, 1.0, 2.0, 4.0, 8.0, 16.0 Vと、公比2の等比数列をなしている。変換基準配線118の電位Vxsは、4.0Vである。また、共通電位配線119の電位Vcom は、GND電位となっている。
【0092】
図4に示すように、6ビットのデジタル入力値とアナログ出力との間には、完全な線形性があることが分かる。その理由は、アナログ出力Vout を導く(2・7)式において、分母の(ΣCxi+Cs)の値が、デジタル入力値にかかわらず定数となっているからである。そして、デジタル入力値とアナログ出力とは、正比例の関係になるので、D/A変換回路100は線形特性を有する。なお、図4において、デジタル入力値が0のときでもアナログ出力は、1Vとなっている。これは、デジタル入力値が0でも基準容量Cs には電荷が蓄積されるからである。
【0093】
次に、図5は、上記D/A変換回路100を用いた液晶表示装置の駆動方法を示す図である。言い換えると、図2に示す液晶表示装置用の駆動回路の動作を説明する図である。
【0094】
図5に示すように、液晶駆動の1水平走査期間Th は、走査信号の選択期間Ts と、選択期間Ts と次の選択期間Ts との間のブランキング期間Tb と、からなる。
【0095】
選択期間Ts において、時刻t0 〜t1 の間に、デジタル信号D0 〜D5 が、サンプリングパルスSP0 〜SPn によってラッチ回路A0 〜A5 に取り込まれる。
【0096】
ブランキング期間Tb は、次の選択期間Ts に移る前の期間であって、この期間を利用してD/A変換を含む種々の処理が行われる。
【0097】
ブランキング期間Tb において、時刻t2 では、結合パルスCPが「L」となってアナログスイッチTc10 〜Tc15 がオフになり、変換容量Cx0〜Cx5と基準容量Cs とが電気的に切断される。次に、時刻t3 では、ラッチパルスLPによって、ラッチ回路A0 〜A5 に取り込まれた信号がラッチ回路B0 〜B5 に移される。
【0098】
時刻t4 では、ラッチ回路B0 〜B5 の信号と変換パルスXPとによって、アナログスイッチTa10 〜Ta15 、Tb10 〜Tb15 が制御される。そして、変換容量Cx0〜Cx5のうち、「H」のデジタル信号に対応するものには電荷が蓄積され、「L」のデジタル信号に対応するものには電荷が蓄積されない。同時に、基準容量Cs には、電荷が蓄積される。なお、電荷を蓄積するために、変換パルスXPは、他のパルスと比較して長時間「H」状態となっている。
【0099】
時刻t5 では、変換パルスXPが「L」状態となって、上記電荷の蓄積が終わる。
【0100】
そして、時刻t6 で、結合パルスCPによって変換容量Cx0〜Cx5と基準容量Cs とが結合されて、出力端子102aから所定の出力電圧を取り出すことができる。
【0101】
次に、図6(A)及び図6(B)は、液晶表示装置の反転駆動の動作を説明する図である。
【0102】
液晶駆動装置では、液晶の品質劣化を防止する等の理由から、反転駆動が行われる。そこで、上記D/A変換回路100を含む駆動回路50(図2及び図3)でも、図6(A)及び図6(B)に示すように反転駆動が行われる。詳しくは、この反転駆動は、1水平走査線ごと、かつ、1画面ごとに行われ、1信号線ごとには反転しないようになっている。
【0103】
図6(A)には、変換選択配線110〜115の電位Vx0, Vx1, Vx2, Vx3, Vx4, Vx5及び変換基準配線118の電位Vxsの供給方法が示されている。図6(B)には、それぞれの電位の具体的な数値が示されている。
【0104】
このD/A変換回路100では、変換容量Cxiは全て等しく1.0 pFであり、基準容量Cs は2.0 pFである。また、共通電位配線119の電位Vcom は、GND電位となっている。
【0105】
そして、図6(A)に示すようにして、反転駆動が行われる。なお、動作の詳細は周知であるので説明を省略する。
【0106】
(第1実施形態の調整方法)
上記D/A変換回路100は、変換容量Cx0〜Cx5を全て同一の容量値とし、それぞれに2進加重された電圧を印加することで、D/A変換を行えるようになっている。ここで、容量の容量値は製造後に変更することが困難である一方、電圧を変更することは容易に行うことができる。そこで、上記変換容量Cx0〜Cx5の容量値が、上述した設計値と異なった場合の電圧の調整方法を以下説明する。
【0107】
まず、図7(A)に、変換容量Cxi′の容量値が設計値Cxi(1.0pF)と異なるが、容量値の平均が設計値と等しい例を示す。この例において、変換選択配線110〜115には、設計上の電位Vxi0 を調整して電位Vxi′が供給される。なお、i=0,1,2,3,4,5 である。詳しくは、
Vxi′=(Cxi/Cxi′)×Vxi0
となるように調整されている。例えば、最下位ビットでは、
Cx0=1.0pF、Cx0′=0.9pF、Vx0=0.5Vであるから、
Vx0′=(1.0/0.9)×0.5=0.5556 V
となる。
【0108】
次に、図7(B)に、変換容量Cxi″の容量値が設計値と異なり、かつ、容量値の平均が設計値と異なる例を示す。この例においては、
Vxi″
=(Cxi0/Cxi″)×(ΣCxi″+Cs )/(ΣCxi0+Cs )×Vxi
となるように電位Vxi″が調整されている。例えば、最下位ビットでは、
Cxi=1.0pF、Cxi″=0.9pF、ΣCxi″+Cs =7.4pF、ΣCxi+Cs =8.0pF、Vx0=0.5Vであるから、
Vxi″=(1.0/0.9)×(7.4/8.0)×0.5=0.5139 V
となる。
【0109】
図7(A)及び図7(B)のいずれの例においても、変換選択配線110〜115の電位Vxi′及びVxi″が完全に調整され、D/Aコンバータ特性は、図4に示すものと全く同じものが得られる。そして、変換容量Cx0〜Cx5の容量値が設計通りの値でなくとも、設計値通りのアナログ出力電圧を得ることができる。
【0110】
したがって、このD/A変換回路100を用いた液晶表示装置用の駆動回路50によれば、逆転現象による階調反転等の画質問題は、全く発生しない。
【0111】
なお、本実施形態では、変換容量Cx0〜Cx5が設計値と異なる場合を考えたが、基準容量Cs が設計値と異なる場合も、電位Vx0〜Vx5及びVxsを調整することで、所定の液晶印加電圧を得ることができる。また、上記調整方法では、計算によって電位の調整を行ったが、ここで説明した思想にしたがって試行錯誤によって電位を調整しても効果がある。
【0112】
また、今回の例では、変換容量Cx0〜Cx5の実際の値が予め分かっているものとして計算したが、現実には不明である場合が多い。このようなときにも、電位Vx0〜Vx5を調整することで、理想的なD/Aコンバータ特性を得ることが可能である。
【0113】
なお、上記D/A変換回路100は、パッシブマトリクス型表示装置に適用したり、例えばプリント基板であってガラス基板以外に形成したり、あるいは、アモルファスシリコン、高温ポリシリコン、結晶シリコン、又はガリウム砒素等の如何なる半導体で形成しても効果がある。
【0114】
また、上記駆動回路50の反転駆動は、1画面ごと又は複数画面ごと、1水平走査線ごと又は複数水平走査線ごと、あるいは1信号線ごと又は複数信号線ごとに極性反転するか否かに関わらず効果がある。
【0115】
本実施形態では、変換容量Cx0〜Cx5の一方の極板は、共通電位配線119に接続されているが、他の電位配線に接続されてもよい。また、本実施形態では、デジタル信号D0 〜D5 が「L」(オフ)のときに変換容量Cx0〜Cx5の両極板には電位Vcomが印加されるとしたが、これに代わって、他の電位が印加されるようにしてもよい。
【0116】
これらを考慮した変形例としてのD/A変換回路200を図8に示す。D/A変換回路200において、変換容量Cx0〜Cx5の一方の極板が、共通電位配線119の代わりに変換基準配線118に接続されている。また、変換容量Cx0〜Cx5の他方の極板は、アナログスイッチTb10 〜Tb15 を介して変換基準配線118に接続されている。これ以外は、図1に示すD/A変換回路100と同様である。
【0117】
このD/A変換回路200によれば、デジタル信号D0 〜D5 が「L」(オフ)のときには、変換容量Cx0〜Cx5に電位Vxsが供給されるが、これらの両極板間の電位差がないので、電荷が蓄積されない。デジタル信号D0 〜D5 が「H」(オン)のときには、変換容量Cx0〜Cx5には、電位Vx0〜Vx5と電位Vxsとの電位差によって電荷が蓄積される。その他の動作は、D/A変換回路100と同様であるので説明を省略する。
【0118】
(第2実施形態)
次に、図9に、本発明の第2実施形態に係るD/A変換回路300を示す。このD/A変換回路300は、図2に示す液晶表示装置用の駆動回路50において、D/A変換回路100の代わりに用いられる。そのときの液晶表示装置の駆動方法は、第1実施形態と同様である。また、第1実施形態と同じ構成には、同一の符号を付して説明を省略する。
【0119】
図1に示すD/A変換回路100では、公比2の等比数列をなす電位Vx0〜Vx5を供給するために変換選択配線110〜115が設けられていた。これに対して、図9に示すD/A変換回路300では、高電位配線310と低電位配線312との間に、抵抗Rx0〜Rx5が直列接続されている。
【0120】
高電位配線310には高電位側の電位VxHが、低電位配線312には低電位側の電位VxLが印加される。抵抗Rx0〜Rx5の各々の抵抗値が、公比2の等比数列をなすようにし、第1の実施形態における電位Vx0〜Vx5のうちの最高の電位Vx5と、高電位側の電位VxHが等しくなるようにし、第1の実施形態における最低の電位Vx0と、低電位側の電位VxLが等しくなるようにする。これにより、本実施形態でも第1の実施形態と等しい電位Vx0〜Vx5を、各抵抗Rx0〜Rx5の間から、分割電圧として取り出すことができる。
【0121】
本実施形態においても、第1の実施形態と同様に、デジタル入力とアナログ出力値の線形性が実現できる。
【0122】
なお、本実施形態では、1組の高電位配線310と低電位配線312が設けられたが、2組以上の高電位配線と低電位配線を設けて、各々に異なる電位を印加し、各々に複数の抵抗を直列接続することにより、第1実施形態と第2実施形態を併用することができる。
【0123】
(第3実施形態)
次に、図10に、本発明の第3実施形態に係るD/A変換回路400を示す。このD/A変換回路400も、図2に示す液晶表示装置用の駆動回路50において、D/A変換回路100の代わりに用いられる。そのときの液晶表示装置の駆動方法は、第1実施形態と同様である。また、第1実施形態と同じ構成には、同一の符号を付して説明を省略する。
【0124】
図1に示すD/A変換回路100は、複数の電位Vx0〜Vx5を供給するために、1つの変換パルス配線116と、複数の変換選択配線110〜115が設けられていた。これに対して、図10に示すD/A変換回路400では、複数の電位を供給するために、複数の変換パルス配線410〜415と、1つの変換選択配線420とを有する。
【0125】
図10の回路を概説すると、後段のラッチ回路B0 〜B5 の信号は、対応する変換パルス配線410〜415の変換パルスXP0 〜XP5 と論理積をとってアナログスイッチTa10 〜Ta15 に入力される。アナログスイッチTa10 〜Ta15 は、変換容量Cx0〜Cx5に対する変換選択配線420の出力を制御するように接続されている。
【0126】
同時に、ラッチ回路B0 〜B5 の信号は、否定をとってから対応する変換パルスXP0 〜XP5 と論理積をとってアナログスイッチTb10 〜Tb15 に入力される。
【0127】
図11に、上記D/A変換回路400を適用した液晶表示装置の駆動方法を示す。デジタル入力D0 〜D5 およびサンプリングパルスSRは、第1実施形態と同様のものが印加される。電位Vxは変換選択配線420に印加され、ブランキング期間において時間的に変化している。変換パルスXP0 〜XP5 は、複数の変換パルス配線410〜415に印加される。
【0128】
図10および図11を参照して、本実施形態の液晶表示装置の駆動回路の動作を説明する。これらの図に示すように、電位Vx の変化に同調して、変換パルスXP0 〜XP5 が入力されているので、所定の電位Vx0〜Vx5が選び出される。そして、デジタル入力D0 〜D5 に応じて、アナログスイッチTa10 〜Ta15 が導通すれば、上記選び出された電位Vx0〜Vx5が変換容量Cx0〜Cx5に供給されて電荷が蓄積される。あるいは、アナログスイッチTb10 〜Tb15 が導通すれば、電位Vcomが変換容量Cx0〜Cx5に供給されて、電荷が蓄積されない。こうして、所定のアナログ出力Vout を取り出すことができる。
【0129】
本実施形態においても、第1の実施形態と同様の効果が、実現できる。
【0130】
なお、変形例として、複数の変換選択配線のそれぞれに、時間的に変化する変換選択電位を印加してもよい。
【0131】
(第4実施形態)
次に、図12に、本発明の第4実施形態に係るD/A変換回路500を示す。このD/A変換回路500も、図2に示す液晶表示装置用の駆動回路50において、D/A変換回路100の代わりに用いられる。そのときの液晶表示装置の駆動方法は、第1実施形態と同様である。また、第1実施形態と同じ構成には、同一の符号を付して説明を省略する。
【0132】
第4実施形態は、複数の電位を選択するとともに、変換容量の容量値を異なるようにして、所定のアナログ出力電圧を得るものである。図12において、3つの変換選択配線510〜512が形成されている。変換容量Cx50 〜Cx55の容量値は、次式を満たす。
【0133】
Cx50:Cx51:Cx52:Cx53:Cx54:Cx55 = 1:2:1:2:1:2
図13に、第4実施形態に係る変換容量Cx50 〜Cx55及び基準容量Cs の容量値と、電位Vx0〜Vx2及び電位Vxsの値を示す。変換容量Cx50及びCx51、Cx52及びCx53、Cx54及びCx55には、それぞれ、電位Vx0、電位Vx1又はVx2から電位が供給される。
【0134】
本実施形態においても、第1の実施形態と同様の効果が実現できる。
【0135】
(第5実施形態)
次に、図14に、第5実施形態に係る液晶表示装置の駆動方法を示す。本実施形態において、液晶表示装置の駆動回路及びD/A変換回路は、第1の実施形態あるいは第2の実施形態と同一である。
【0136】
図5に示す駆動方法においては、選択期間Tsにおいて、デジタル入力D0 〜D5 およびサンプリングパルスSRの入力が終了した後、ブランキング期間に入る。そして、ラッチパルスLPがオフ電位からオン電位となって再びオフ電位になる。次に、変換パルスXPがオフ電位からオン電位となり、再びオフ電位になる。次に、結合パルスCPがオフ電位からオン電位となって再びオフ電位になる。
【0137】
ここでは、次の条件を満たす必要がある。ラッチパルスLPの入力がデジタル入力D0 〜D5 およびサンプリングパルスSRの入力終了後であること、変換パルスXPの入力がラッチパルスLPの入力終了後であること、結合パルスCPの入力が変換パルスXPの入力終了後であること、である。
【0138】
この条件を満たす限り、変換パルスXPおよび結合パルスCPのオンオフは、選択期間Tsとブランキング期間Tbのどちらで行われてもよい。また、ラッチパルスLPと結合パルスCPは、入力期間が重複していてもよい。
【0139】
そこで、変換容量Cx0〜Cx5及び基準容量Cs への充電、および、変換容量Cx0〜Cx5に保持された電荷の基準容量Cs への供給を、全て十分に行うために、変換パルスXPのオン期間の長さと、結合パルスCPのオン期間の長さを最適化することが好ましい。
【0140】
特に、選択期間Ts に比べてブランキング期間Tb が短い場合に、変換パルスXPのオン電位終了がブランキング期間Tb 中に行うと、変換容量Cx0〜Cx5への充電と、基準容量Cs への充電が不十分となる可能性がある。
【0141】
そこで、本実施形態では、変換パルスXPのオン電位終了を選択期間Ts 中に行うことで、これらの充電を十分に行うことができる。
【0142】
本実施形態においても、第1の実施形態と同様の効果が実現できる。
【0143】
なお、本実施形態は、電位Vx0〜Vx5が、複数の変換選択配線によって、または分割抵抗によって与えられる場合のみならず、1つの変換選択配線に時間変化する電位が印加される場合にも、適用することができる。
【0144】
(第6実施形態)
次に、図15に、本発明の第6実施形態に係るD/A変換回路600を示す。このD/A変換回路600も、図2に示す液晶表示装置用の駆動回路50において、D/A変換回路100の代わりに用いられる。そのときの液晶表示装置の駆動方法は、第1実施形態と同様である。また、第1実施形態と同じ構成には、同一の符号を付して説明を省略する。
【0145】
薄膜トランジスタ、とくに、低温プロセスによるポリシリコン薄膜トランジスタは、オフ時のリーク電流が大きい。そこで、本実施形態では、薄膜トランジスタからなる一対のアナログスイッチTa10 〜Ta15 を直列に接続した。この構成によれば、オフ時のリーク電流を低減でき、また、片方の薄膜トランジスタの突発的なオフ特性の劣化も、他方の薄膜トランジスタにより補償することができる。
【0146】
本実施形態においても、第1の実施形態と同様の効果が実現できる。
【0147】
なお、変形例として、アナログスイッチTb10 〜Tb15 、Tc10 〜Tc15 及びTs 、又は図2に示すシフトレジスタ20、ラッチ回路A0 〜A5 及びB0 〜B5 等の全ての素子に対して、2つの薄膜トランジスタを直列に接続する構成が考えられる。また、3つ以上の薄膜トランジスタを直列に接続する構成も考えられる。
【0148】
(第7実施形態)
次に、図16に、本発明の第7実施形態に係るD/A変換回路700を示す。このD/A変換回路700も、図2に示す液晶表示装置用の駆動回路50において、D/A変換回路100の代わりに用いられる。そのときの液晶表示装置の駆動方法は、第1実施形態と同様である。また、第1実施形態と同じ構成には、同一の符号を付して説明を省略する。
【0149】
薄膜、とくに、低温プロセスによるポリシリコン薄膜によって形成されたMOS形トランジスタは、しきい値電圧が高いことに加えて、オン時の充電電流が小さい。そして、nチャネル形トランジスタは、オン時に、ゲートにプラスの電位が印加されるので、ソース又はドレインの電位が高いと、その電位とゲートの電位との差が小さくなって動作速度が遅くなる。また、pチャネル形トランジスタは、オン時に、ゲートにマイナスの電位が印加されるので、ソース又はドレインの電位が低いと、その電位とゲートの電位との差が小さくなって動作速度が遅くなる。
【0150】
そこで、第7実施形態では、nチャネルのトランジスタとpチャネルのトランジスタが並列に接続されるCMOS構造のアナログスイッチTb70 〜Tb75 が採用されている。そして、ソース又はドレインの電位に関わらず、良好な充電特性が得られるようになっている。
【0151】
本実施形態においても、第1の実施形態と同様の効果が実現できる。
【0152】
なお、CMOS構造は、アナログスイッチTa10 〜Ta15 、Tc10 〜Tc15 及びTs 、又は図2に示すシフトレジスタ20、ラッチ回路A0 〜A5 及びB0 〜B5 等の全ての素子に対して、適用することができる。
【0153】
(第8実施形態)
次に、図17(A)及び図17(B)に、第8実施形態に係る液晶表示装置の駆動方法を示す。本実施形態において、液晶表示装置の駆動回路及びD/A変換回路は、第1の実施形態と同一である。
【0154】
図17(A)に、電位Vx0〜Vx5、Vxs、Vcom の与え方を、図17(B)に、これらの電位を示す。なお、変換容量Cx0〜Cx5は全て等しく1.0 pFであり、基準容量Cs は2.0 pFである。
【0155】
本実施形態では、電位Vx0〜Vx5および電位Vxsが、1画面ごとに、かつ、1水平走査線ごとに極性反転し、1信号線ごとには反転しない駆動を行っている。電位Vcom も、電位Vx0〜Vx5およびVxsに同調して極性反転している。ただし、逆極性の反転である。
【0156】
本実施形態の特徴は、電位Vcom が極性反転していることである。この電位Vcom は、液晶を挟持する電極の一方に印加される。電極の他方には、出力端子102a(図1参照)からのアナログ出力Vout が印加される。電位Vcom が極性反転することで両電極間の電位差を形成できる。この電位差は、液晶駆動に必要な電圧の一部となる。したがって、バイアス電圧が必要なときに、デジタル入力値が0のときのアナログ出力Vout が小さくてもよい。つまり、基準容量Cs に印加する電圧を小さくすることができる。
【0157】
本実施形態において、電位Vcom の片側振幅は1Vであり、電位Vxsは0Vである。
【0158】
電位Vcom の振幅をさらに上げると、同じD/Aコンバータ特性を得るためには、電位Vxsを反転駆動する必要がある。電位Vxsの反転は、電位Vx0〜Vx5と逆極性である。また、電位Vcom 、Vxsの振幅を調整することで、電源電圧の電圧値の低減や、電圧レベルの削減が可能となる。
【0159】
本実施形態においても、第1の実施形態と同様の効果が、実現できる。
【0160】
(第9実施形態)
次に、図18に、第9実施形態に係る液晶表示装置の駆動方法を示す。本実施形態において、液晶表示装置の駆動回路及びD/A変換回路は、第1の実施形態と同一である。
【0161】
図18(A)に、電位Vx0〜Vx5、VxsおよびVcom の与え方を、図18(B)に、電位Vx0〜Vx5、VxsおよびVcom の値を示す。本実施形態では、電位Vx0〜Vx5およびVxsが、1画面ごと、かつ、1水平走査線ごとに反転し、1信号線ごとには反転しない駆動を行っている。電位Vcom は定電位である。
【0162】
本実施形態の特徴は、電位Vx0〜Vx5と電位Vxsとが、互いに逆位相で極性反転していることである。したがって、図1に示すD/A変換回路100において、基準容量Cs に蓄積される電荷と、変換容量Cx0〜Cx5に蓄積される電荷とは、極性が逆になる。そして、基準容量Cs の電荷と変換容量Cx0〜Cx5の電荷とが合成されると、総電荷が減少し、これまでの加算型とは異なる、いわゆる減算型のD/A変換を行うことができる。
【0163】
図19に、この実施形態に係るD/Aコンバータ特性を示す。減算型であるために、図4に示す特性とは傾きが逆であるが、全てのデジタル入力値(0〜63)にわたって、アナログ出力は1V〜5Vで完全な線形性が実現されていることがわかる。
【0164】
本実施形態においても、第1の実施形態と同様の効果が実現できる。
【0165】
なお、上記実施形態において、電位Vcom 及びVxsの振幅を調整して、電源電圧の電圧値の低減や、電圧レベル数の削減が可能となる。その例を、図20(A)及び図20(B)を参照して説明する。
【0166】
図20(A)に、第9実施形態の変形例において、電位Vx0〜Vx5、VxsおよびVcom の与え方を示し、図20(B)に、電位Vx0〜Vx5、VxsおよびVcom の値を示す。これらの図に示すように、電位Vcom も、電位Vx0〜Vx5および変換基準電位Vxsに同調して極性反転している。また、電位Vcom の極性反転は、電位Vxsの極性反転と逆位相である。
【0167】
第8実施形態に関して上述したように、液晶を挟持する電極の一方に、電位Vcom が印加され、駆動に必要な電圧の一部を負担する。したがって、この変形例においても、極性反転する電位Vcom が一方の電極に印加されるため、他方の電極に印加される電位Vxsは小さくてよい。具体的には、電位Vcom の振幅が3Vで、電位Vxsの振幅は逆極性で8Vである。この値は、図18に示す値と比べて、極めて小さな値であり、消費電力低減に効果的である。
【0168】
なお、本発明に係る液晶表示装置は、直視型のみならず投写型のものも含む。
【0169】
また、本発明に係るD/A変換回路は、光シャッタのような周知の液晶光学装置に適用することもできる。
【0170】
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るD/A変換回路を示す図である。
【図2】本発明の第1の実施形態に係る液晶表示装置用の駆動回路を示す図である。
【図3】本発明の第1の実施形態に係る液晶表示装置を示す図である。
【図4】本発明の第1の実施形態に係るD/Aコンバータ特性を示す図である。
【図5】本発明の第1の実施形態に係る液晶表示装置の駆動方法を示す図である。
【図6】図6(A)及び図6(B)は、液晶表示装置の反転駆動の動作を説明する図である。
【図7】図7(A)及び図7(B)は、第1の実施形態における変換容量及び電位の調整方法を説明する図である。
【図8】本発明の第1実施形態の変形例を示す図である。
【図9】本発明の第2実施形態に係るD/A変換回路を示す図である。
【図10】本発明の第3実施形態に係るD/A変換回路を示す図である。
【図11】図10に示すD/A変換回路を適用した液晶表示装置の駆動方法を示す図である。
【図12】本発明の第4実施形態に係るD/A変換回路を示す図である。
【図13】第4実施形態における変換容量の容量値及び電位を示す図である。
【図14】本発明の第5実施形態に係る液晶表示装置の駆動方法を示す図である。
【図15】本発明の第6実施形態に係るD/A変換回路を示す図である。
【図16】本発明の第7実施形態に係るD/A変換回路を示す図である。
【図17】図17(A)及び図17(B)は、本発明の第8実施形態に係る液晶表示装置の駆動方法示す図である。
【図18】図18(A)及び図18(B)は、本発明の第9実施形態に係る液晶表示装置の駆動方法を示す図である。
【図19】第9実施形態のD/Aコンバータ特性を示す。
【図20】図20(A)及び図20(B)は、第9実施形態の駆動方法の変形例を示す図である。
【図21】従来の二進荷重キャパシタを使用したD/A変換回路を示す図である。
【図22】従来のD/A変換器のD/Aコンバータ特性の一例を示す図である。
【符号の説明】
110〜115、420 変換選択配線
102 出力配線
118 変換基準配線(基準配線)
119 共通配線(基準配線)
310 高電位配線
312 低電位配線
410〜415 変換パルス配線
Cx0〜Cx5 変換容量
D0 〜D5 デジタル信号
Rx0〜Rx4 抵抗
Ta10 〜Ta15 、Tb10 〜Tb15 、Tc10 〜Tc15、Ts アナログスイッチ(スイッチ)[0001]
BACKGROUND OF THE INVENTION
The present invention provides a D / A converter, liquid The present invention relates to a crystal panel substrate and a liquid crystal display device.
[0002]
BACKGROUND OF THE INVENTION
Some D / A converters use capacitors and others use resistors. A D / A converter using a capacitor is superior to a resistor using a resistor in terms of low power consumption. As a D / A converter using a capacitor, one using a binary load capacitor is known. FIG. 21 is a diagram showing a D / A converter using a conventional binary load capacitor.
[0003]
In this D / A converter, an analog output corresponding to a 6-bit digital input value is obtained. Specifically, digital signals D0 to D5 corresponding to the first digit to the sixth digit of the binary number are input to each of the six
[0004]
The digital signals D0 to D5 are held in the two-stage latch circuits A0 to A5 and B0 to B5. The latch circuits A0 to A5 or B0 to B5 operate with the clock CL1 or CL2 and its inverted clock nCL1 or nCL2. The clocks CL1 and CL2 and the inverted clocks nCL1 and nCL2 are generated from output signals of a shift register (not shown).
[0005]
The D / A converter is provided with a wiring 1002 (potential V0), a wiring 1003 (potential Vs), and a wiring 1004 (GND potential). Note that the potential V0> the potential Vs> the GND potential. An analog output can be taken out from the
[0006]
One electrode plate of conversion capacitors C0 to C5 is connected to the
C0: C1: C2: C3: C4: C5 = 1: 2: 4: 8: 16: 32
Ratio.
[0007]
The operation of this D / A converter will be described taking as an example the case where a digital input of “000001” is made. At this time, since the digital signal D0 is “H”, the latch circuit A0 holds “H”. Since the digital signals D1 to D5 are "L", the latch circuits A1 to A5 hold "L". When a latch pulse is input, the signals of the latch circuits A1 to A5 at the first stage are transferred to the latch circuits B1 to B5 at the second stage by the clock CL2 and the inverted clock nCL2.
[0008]
Next, the reset signal R of the
Qs = CsVs (1 ・ 1)
It is.
[0009]
Next, the reset signal R becomes “L” and the analog switches Ta0 to Ta5 and T3 are turned off. Then, the set signal S of the
[0010]
Specifically, the analog switch Tb0 corresponding to the latch circuit B0 is turned on, and the conversion capacitor C0 and the reference capacitor Cs are connected. A part of the charge Qs stored in the reference capacitor Cs flows into the conversion capacitor C0.
[0011]
On the other hand, the analog switches Tb1 to Tb5 corresponding to the latch circuits B1 to B5 are turned off, and the conversion capacitors C1 to C5 are not connected to the reference capacitor Cs.
[0012]
As a result, the potential Vout of the
Qs' = CsVout (1 ・ 2)
Q0 '= C0 (Vout-V0) (1/3)
Since Qs = Qs ′ + Q0 ′, from equations (1 · 1) to (1 · 3),
CsVs = CsVout + C0 (Vout-V0)
It becomes. Transform this,
Vout = (CsVs + C0V0) / (Cs + C0)
It becomes. What has been described above is an example when a digital input of “000001” is made.
Vout = (CsVs + V0ΣDiCi) / (Cs + ΣDiCi) (1 · 4)
It becomes. Note that i = 0,1,2,3,4,5. Di is set to “1” when it is “H” level and “0” when it is “L” level corresponding to each signal level of the digital signals D0 to D5.
[0013]
Next, FIG. 22 is a diagram showing an example of the D / A converter characteristic of the conventional D / A converter. As shown in the figure, the relationship between the digital input value and the analog output draws a gentle curve. That is, the conventional D / A converter cannot obtain a D / A converter characteristic having linearity.
[0014]
The reason for this is that in equation (1 · 4), there is a variable (ΣDiCi) of the digital signals D0 to D5 in the denominator, so it is not a directly proportional function. To avoid this, the denominator must be a constant.
[0015]
In addition, the conventional D / A converter sometimes fails to obtain a predetermined analog voltage. For example, in FIG. 22, the analog output when the digital input value is “32” (binary number “100000”) decreases more discontinuously than when the digital input value is “31” (binary number “011111”). Yes. The reason is that the ratio between the capacitance value of the conversion capacitor C5 corresponding to the most significant bit and the sum of the capacitance values of the lower-bit conversion capacitors C0 to C4 is not 32:31.
[0016]
In the capacity manufacturing process, it is difficult to avoid such variations in the capacitance value. In particular, the capacity of the large capacity value tends to increase an error from the design value. For this reason, a predetermined analog output cannot be obtained with respect to the digital input value, and a so-called reverse phenomenon occurs in which the analog output decreases as the digital input increases.
[0017]
Accordingly, an object of the present invention is to provide a D / A converter having linearity and not causing a reverse phenomenon, liquid An object is to obtain a crystal panel substrate and a liquid crystal display device.
[0018]
[Means for Solving the Problems]
In order to achieve the above object, a D / A converter according to the present invention converts a digital signal Di (i = 1, 2,..., N) of n bits (n is a natural number) into an analog output Vout. In the A converter,
N conversion capacitors Cxi corresponding to each bit of the digital signal Di;
At least one conversion selection wiring to which n kinds of potentials Vxi corresponding to each bit of the digital signal Di are supplied;
Output wiring for taking out the analog output Vout;
A first reference wiring having a potential Vs1 connected to one electrode plate of the conversion capacitor Cxi;
Have
The other electrode plate of the conversion capacitor Cxi corresponding to the ON digital signal Di is connected to the conversion selection wiring, and the conversion charge is accumulated in the conversion capacitor Cxi by the potential difference between the corresponding potentials Vxi and Vs1,
The other electrode plate of the conversion capacitor Cxi corresponding to the off digital signal Di is connected to a predetermined wiring,
After the conversion charge is accumulated, the other electrode plate is electrically disconnected from the conversion selection wiring and the predetermined wiring, connected to the output wiring, and summed up the respective conversion charges. An analog output Vout is supplied corresponding to the total charge.
[0019]
According to the present invention, conversion capacitors Cx1 to Cxn are provided corresponding to the digital signals D1 to Dn. The potential Vs1 is supplied to one electrode plate of the conversion capacitors Cx1 to Cxn. Potentials Vx1 to Vxn or a predetermined potential can be supplied to the other electrode plates of the conversion capacitors Cx1 to Cxn.
[0020]
If the digital signals D1 to Dn are turned on, the potentials Vx1 to Vxn are supplied to the other electrode plates of the conversion capacitors Cx1 to Cxn, and charges are accumulated by the potential difference with the potential Vs1.
[0021]
If the digital signals D1 to Dn are off, a predetermined potential is supplied to the other plate of the conversion capacitors Cx1 to Cxn. For example, if this potential is the same as the potential of one plate, no charge is accumulated. . Specifically, if the other electrode plates of the conversion capacitors Cx1 to Cxn are connected to the first reference wiring, the potentials of both electrode plates are the same.
[0022]
Alternatively, when the digital signals D1 to Dn are off, the other electrode plate of the conversion capacitors Cx1 to Cxn may be connected to a wiring different from the first reference wiring.
[0023]
As described above, the charges accumulated in the conversion capacitors Cx1 to Cxn are changed by turning on / off the digital signals D1 to Dn. Therefore, D / A conversion can be performed if the potentials Vx1 to Vxn and a predetermined potential are set so that the digital input value represented by the on / off of the digital signals D1 to Dn corresponds to the analog output. it can. The set potential can be easily adjusted even after the D / A converter is manufactured. By adjusting this potential, the D / A conversion characteristics have continuity.
[0024]
The D / A converter according to the present invention is
A second reference wiring having a potential Vs2;
A reference capacitor Cs formed in the output wiring and storing a reference charge by a potential difference between the potentials Vs1 and Vs2 in the first and second reference wirings;
Have
The predetermined wiring corresponding to the off digital signal Di is the first reference wiring;
The total charge consists of the sum of the converted charge and the reference charge,
Analog output Vout is
Vout = (ΣCxi (DiVxi + Vs1 (1-Di)) + CsVs2) / (ΣCxi + Cs) [Di is 1 when the digital signal Di is on and 0 when it is off. It is preferable that it is represented by.
[0025]
In the present invention, when the digital signals D1 to Dn are off, the same potential Vs1 is supplied to the bipolar plates of the conversion capacitors Cx1 to Cxn, so that no charge is accumulated.
[0026]
In addition, the output wiring is given a charge to the reference capacitor Cs regardless of whether the digital signals D1 to Dn are turned on or off, and the analog output Vout is increased uniformly.
[0027]
And the said formula is calculated | required as follows. First, assuming that the sum of the charges initially accumulated in the conversion capacitor Ci is ΣQi,
ΣQi = ΣCxi (Di (Vxi−Vs1))
It becomes. Di is “1” when it is “H” level and “0” when it is “L” level, corresponding to each signal level of the digital signals D0 to D5.
[0028]
If the charge accumulated in the reference capacitor Cs is Qs,
Qs = Cs (Vs2-Vs1)
It is.
[0029]
Next, when the conversion capacitor Ci is electrically disconnected from the conversion selection wiring and the predetermined wiring and connected to the output wiring, the total charge accumulated in the conversion capacitor Ci is expressed as ΣQi ′, the reference If the charge stored in the capacitor Cs is Qs ′,
ΣQi '= ΣCxi (Vout-Vs1)
Qs' = Cs (Vout-Vs1)
It becomes.
[0030]
ΣQi + Qs = ΣQi '+ Qs'
So,
ΣCxi (Di (Vxi−Vs1)) + Cs (Vs2−Vs1)
= ΣCxi (Vout−Vs1) + Cs (Vout−Vs1)
And transform this,
Vout
= (ΣCxi (DiVxi + Vs1 (1-Di)) + CsVs2) / (ΣCxi + Cs)
It becomes.
[0031]
Since the denominator of this equation is a constant regardless of the value of the digital signal Di, the analog output Vout and the digital signal Di are directly proportional functions. As a result, a D / A conversion characteristic having linearity can be obtained.
[0032]
The D / A converter according to the present invention is
A first switch connected between the other electrode plate of the conversion capacitor Cxi and the conversion selection wiring;
A second switch connected between the other electrode plate of the conversion capacitor Cxi and the predetermined wiring;
A third switch connected between the other electrode plate of the conversion capacitor Cxi and the output wiring;
It is preferable to have.
[0033]
Alternatively, the D / A converter according to the present invention is
A first switch connected between the other electrode plate of the conversion capacitor Cxi and the conversion selection wiring;
A second switch connected between the other electrode plate of the conversion capacitor Cxi and the first reference wiring;
A third switch connected between the other electrode plate of the conversion capacitor Cxi and the output wiring;
A fourth switch for controlling application of a voltage from the first and second reference wires to the reference capacitor Cs;
It is preferable to have.
[0034]
With these switches, application of voltage to the conversion capacitor Cxi and the reference capacitor Cs can be controlled.
[0035]
In the D / A converter according to the present invention, it is preferable that n types of potentials Vxi are supplied by n conversion selection wirings. This is the simplest form for supplying n types of potentials Vxi.
[0036]
Alternatively, the D / A converter according to the present invention is
A high potential wiring, a low potential wiring, n-1 resistors connected in series between the high potential wiring and the low potential wiring;
Have
The conversion selection wiring is directly connected to the wiring between the high potential wiring and the resistor directly connected to the high potential wiring, the wiring connecting adjacent resistors, and the low potential wiring and the low potential wiring. It is preferable to be configured by wiring between the resistors.
[0037]
According to the present invention, the wiring between the high potential wiring and the resistor directly connected to the high potential wiring is the highest potential conversion selection wiring of the potential Vxi. Since the voltage drop increases as the resistance increases by one, the wiring connecting the adjacent resistors becomes a conversion selection wiring that gradually decreases in potential. The wiring between the low potential wiring and the resistor directly connected to the low potential wiring is the lowest potential conversion selection wiring.
[0038]
The D / A converter according to the present invention is
It is preferable that one conversion selection wiring is provided and n potentials Vxi are supplied by changing the potential supplied to the conversion selection wiring over time.
[0039]
Specifically, the D / A converter according to the present invention is:
N conversion pulse wirings corresponding to the n conversion capacitors Cxi,
A pulse signal is applied to each conversion pulse wiring when the potential that changes in the conversion selection wiring becomes the potential Vxi supplied to the corresponding conversion capacitor Cxi,
It is preferable that the potential Vxi is supplied to the conversion capacitor Cxi in accordance with the pulse signal.
[0040]
In this way, if a potential that changes with time is supplied to one conversion selection line, the number of conversion selection lines can be reduced most. In this case, by inputting a pulse signal to n conversion pulse wirings, a necessary potential can be taken out according to the pulse signal.
[0041]
The D / A converter according to the present invention is
The n kinds of potentials Vxi supplied to the conversion selection wiring preferably form a geometric sequence with a common ratio of 2.
[0042]
By doing so, the charge corresponding to the binary load can be accumulated in the conversion capacitor Cxi. A linear D / A converter can be obtained.
[0043]
The D / A converter according to the present invention is a D / A converter that converts an n-bit (n is a natural number) digital signal Di (i = 1, 2,..., N) into an analog output Vout.
N conversion capacitors Cxi corresponding to each bit of the digital signal Di;
At least one conversion selection wiring to which a plurality of types of potentials Vxi are supplied;
Have
According to the bit digit of the digital signal Di, capacitance values of the potential Vxi and the conversion capacitor Cxi are set so that conversion charges are accumulated in the n conversion capacitors Cxi. The analog output Vout is supplied corresponding to the total charge obtained by summing the converted charges.
[0044]
According to the present invention, a plurality of types of potentials Vxi are used to store the converted charges corresponding to the bit digits of the digital signal Di. Therefore, the value of the potential Vxi can be adjusted by the actual capacitance value of the conversion capacitor Cxi corresponding to each potential Vxi. A D / A converter having linearity can be obtained.
[0056]
The substrate for a liquid crystal panel according to the present invention is one of the substrates in the liquid crystal panel, a driving circuit for driving the liquid crystal panel, a pixel electrode for applying a voltage to the liquid crystal, and a connection to the pixel electrode. A thin film transistor that controls supply of a potential, and the driving circuit includes the above-described D / A converter.
[0057]
According to the present invention, since a D / A converter having linearity is used, it is possible to obtain a liquid crystal panel that does not cause a gradation reversal phenomenon.
[0058]
In the liquid crystal panel substrate according to the present invention, it is preferable that at least one of the conversion capacitor Cxi and the reference capacitor Cs is manufactured on the same substrate by a manufacturing process common to the thin film transistor.
[0059]
In the liquid crystal display device according to the present invention, the liquid crystal panel substrate is used.
[0060]
The liquid crystal display device according to the present invention is
One horizontal scanning period includes a scanning signal selection period and a blanking period between the selection period and the next selection period.
During the blanking period, the total charge is accumulated and the analog output Vout is supplied.
[0061]
The liquid crystal display device according to the present invention is
One horizontal scanning period includes a scanning signal selection period and a blanking period between the selection period and the next selection period.
In the blanking period, the accumulation of the total charge is started,
In the selection period of the next horizontal scanning period, the accumulation of the total charge is completed, and the analog output Vout is supplied.
[0062]
According to the present invention, since the period from the start to the end of the accumulation of the total charge can be lengthened, the charging can be sufficiently performed.
[0063]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.
[0064]
(First embodiment)
FIG. 2 shows a drive circuit for the liquid crystal display device according to the first embodiment. FIG. 3 is an exploded perspective view of the liquid crystal display device. As shown in FIG. 3, the liquid crystal display device has an active matrix type
[0065]
As shown in FIG. 2, the
[0066]
The circuits on the
[0067]
In FIG. 2, digital signals D0 to D5 are inputted to each of six
[0068]
The
[0069]
Latch circuits A0 to A5 are provided corresponding to the
[0070]
A latch pulse LP as a clock CL2 is input to the
[0071]
When the signal is transferred to the latch circuits B0 to B5 in the subsequent stage, D / A conversion processing is performed in accordance with this signal. During this process, the following signals can be sequentially input to the latch circuits A0 to A5 corresponding to the
[0072]
Since the latch circuits B0 to B5 are the same as the latch circuits A0 to A5, detailed description thereof is omitted.
[0073]
The signals held in the latch circuits B0 to B5 are input to the D /
[0074]
FIG. 1 is a diagram showing details of the D /
[0075]
Specifically, each of the conversion capacitors Cx0 to Cx5 is connected between one of the conversion selection wirings 110 to 115 and the common
[0076]
However, the conversion capacitors Cx0 to Cx5 and the conversion selection wirings 110 to 115 can be electrically disconnected by the analog switches Ta10 to Ta15. At this time, when the other analog switches Tb10 to Tb15 are turned on, both electrode plates of the conversion capacitors Cx0 to Cx5 are connected to the common
[0077]
The capacitance values of the conversion capacitors Cx0 to Cx5 are
Cx0 = Cx1 = Cx2 = Cx3 = Cx4 = Cx5
It has become. The potentials Vx0 to Vx5 are based on Vcom.
Vx0: Vx1 :: Vx2: Vx3: Vx4: Vx5 = 1: 2: 4: 8: 16: 32
It has become. That is, a geometric sequence with a common ratio of 2 is formed.
[0078]
The analog switches Ta10 to Ta15 are controlled by the logical product of the signals held in the latch circuits B0 to B5 and the conversion pulse XP input to the
[0079]
The analog switches Tb10 to Tb15 are controlled by the logical product of the inverted signal of the signal held in the latch circuits B0 to B5 and the conversion pulse XP input to the
[0080]
A reference capacitor Cs is connected between the
[0081]
The reference capacitor Cs is connected in series with each of the conversion capacitors Cx0 to Cx5 via the analog switches Tc10 to Tc15. The analog switches Tc10 to Tc15 are controlled by a coupling pulse CP input to the
[0082]
The D /
[0083]
It is assumed that the digital signals D0 to D5 are held in the latch circuits B0 to B5.
[0084]
First, one of the analog switches Ta10 to Ta15 or Tb10 to Tb15 is turned on by the conversion pulse XP input to the
Qi = Cxi (Vxi-Vcom) (2.1)
It becomes. Note that i = 0,1,2,3,4,5.
[0085]
Alternatively, when the digital signals D0 to D5 are "L", the analog switches Tb10 to Tb15 are turned on. At this time, the conversion capacitors Cx0 to Cx5 have no potential difference between the bipolar plates, and no charge is accumulated.
Qi = 0 (2 ・ 2)
It is. Combining the formulas (2-1) and (2-2),
ΣQi = ΣCxi (Di (Vxi-Vcom)) (2.3)
It becomes. Di is “1” when it is “H” level and “0” when it is “L” level, corresponding to each signal level of the digital signals D0 to D5.
[0086]
Simultaneously with these operations, the analog switch Ts is turned on. Charges are accumulated in the reference capacitor Cs due to the potential difference between the potential Vxs of the
Qs = Cs (Vxs-Vcom) (2.4)
It becomes.
[0087]
Next, the signal input to the
[0088]
Then, each of the conversion capacitors Cx0 to Cx5 and the reference capacitor Cs are connected in series. At this time, if the total charge accumulated in the conversion capacitors Cx0 to Cx5 is ΣQi ′ and the charge accumulated in the reference capacitor Cs is Qs ′,
ΣQi '= ΣCxi (Vout-Vcom) (2.5)
Qs' = Cs (Vout-Vcom) (2.6)
It becomes. Note that i = 0,1,2,3,4,5, and Vout is the potential of the
[0089]
ΣQi + Qs = ΣQi '+ Qs'
Therefore, from equations (2 ・ 3) to (2 ・ 6),
ΣCxi (Di (Vxi−Vcom)) + Cs (Vxs−Vcom)
= ΣCxi (Vout−Vcom) + Cs (Vout−Vcom)
And transform this,
It becomes. Note that i = 0,1,2,3,4,5. Di is set to “1” when it is “H” level and “0” when it is “L” level corresponding to each signal level of the digital signals D0 to D5.
[0090]
The potential thus obtained is taken out from the output terminal 102a as an analog output.
[0091]
FIG. 4 is a diagram showing the D / A converter characteristics of the D /
[0092]
As shown in FIG. 4, it can be seen that there is perfect linearity between the 6-bit digital input value and the analog output. This is because the value of the denominator (ΣCxi + Cs) in the equation (2 · 7) for deriving the analog output Vout is a constant regardless of the digital input value. Since the digital input value and the analog output have a directly proportional relationship, the D /
[0093]
Next, FIG. 5 is a diagram showing a method of driving a liquid crystal display device using the D /
[0094]
As shown in FIG. 5, one horizontal scanning period Th for driving the liquid crystal includes a scanning signal selection period Ts and a blanking period Tb between the selection period Ts and the next selection period Ts.
[0095]
In the selection period Ts, the digital signals D0 to D5 are taken into the latch circuits A0 to A5 by the sampling pulses SP0 to SPn during the time t0 to t1.
[0096]
The blanking period Tb is a period before shifting to the next selection period Ts, and various processes including D / A conversion are performed using this period.
[0097]
In the blanking period Tb, at time t2, the coupling pulse CP becomes “L”, the analog switches Tc10 to Tc15 are turned off, and the conversion capacitors Cx0 to Cx5 and the reference capacitor Cs are electrically disconnected. Next, at time t3, signals latched in the latch circuits A0 to A5 are transferred to the latch circuits B0 to B5 by the latch pulse LP.
[0098]
At time t4, the analog switches Ta10 to Ta15 and Tb10 to Tb15 are controlled by the signals of the latch circuits B0 to B5 and the conversion pulse XP. Of the conversion capacitors Cx0 to Cx5, charges corresponding to the “H” digital signal are accumulated, and charges corresponding to the “L” digital signal are not accumulated. At the same time, charges are accumulated in the reference capacitor Cs. In order to accumulate charges, the conversion pulse XP is in the “H” state for a long time compared to other pulses.
[0099]
At time t5, the conversion pulse XP is in the “L” state, and the charge accumulation is completed.
[0100]
At time t6, the conversion capacitors Cx0 to Cx5 and the reference capacitor Cs are combined by the combined pulse CP, and a predetermined output voltage can be taken out from the output terminal 102a.
[0101]
Next, FIGS. 6A and 6B are diagrams for explaining the inversion driving operation of the liquid crystal display device.
[0102]
In the liquid crystal driving device, inversion driving is performed for reasons such as preventing quality deterioration of the liquid crystal. Therefore, inversion drive is also performed in the drive circuit 50 (FIGS. 2 and 3) including the D /
[0103]
FIG. 6A shows a method of supplying the potentials Vx0, Vx1, Vx2, Vx3, Vx4, Vx5 of the conversion selection wirings 110 to 115 and the potential Vxs of the
[0104]
In the D /
[0105]
Then, inversion driving is performed as shown in FIG. The details of the operation are well known and will not be described.
[0106]
(Adjustment method of the first embodiment)
The D /
[0107]
First, FIG. 7A shows an example in which the capacitance value of the conversion capacitor Cxi ′ is different from the design value Cxi (1.0 pF), but the average of the capacitance values is equal to the design value. In this example, the conversion selection wirings 110 to 115 are supplied with the potential Vxi ′ by adjusting the designed potential Vxi0. Note that i = 0,1,2,3,4,5. For more information,
Vxi ′ = (Cxi / Cxi ′) × Vxi0
It has been adjusted to be. For example, in the least significant bit:
Since Cx0 = 1.0pF, Cx0 ′ = 0.9pF, and Vx0 = 0.5V,
Vx0 '= (1.0 / 0.9) × 0.5 = 0.5556 V
It becomes.
[0108]
Next, FIG. 7B shows an example in which the capacitance value of the conversion capacitor Cxi ″ is different from the design value, and the average of the capacitance values is different from the design value.
Vxi ″
= (Cxi0 / Cxi ″) × (ΣCxi ″ + Cs) / (ΣCxi0 + Cs) × Vxi
The potential Vxi ″ is adjusted so that, for example, in the least significant bit,
Since Cxi = 1.0pF, Cxi ″ = 0.9pF, ΣCxi ″ + Cs = 7.4pF, ΣCxi + Cs = 8.0pF, Vx0 = 0.5V,
Vxi ″ = (1.0 / 0.9) × (7.4 / 8.0) × 0.5 = 0.5139 V
It becomes.
[0109]
7A and 7B, the potentials Vxi ′ and Vxi ″ of the conversion selection wirings 110 to 115 are completely adjusted, and the D / A converter characteristics are as shown in FIG. Exactly the same can be obtained, and even if the capacitance values of the conversion capacitors Cx0 to Cx5 are not designed values, an analog output voltage as designed can be obtained.
[0110]
Therefore, according to the driving
[0111]
In this embodiment, the case where the conversion capacitors Cx0 to Cx5 are different from the design value is considered. However, even when the reference capacitance Cs is different from the design value, the predetermined liquid crystal application is performed by adjusting the potentials Vx0 to Vx5 and Vxs. A voltage can be obtained. In the above adjustment method, the potential is adjusted by calculation. However, adjusting the potential by trial and error according to the idea described here is also effective.
[0112]
In this example, the calculation is performed assuming that the actual values of the conversion capacitors Cx0 to Cx5 are known in advance. However, in many cases, the actual values are unknown. Even in such a case, it is possible to obtain ideal D / A converter characteristics by adjusting the potentials Vx0 to Vx5.
[0113]
Note that the D /
[0114]
The inversion driving of the driving
[0115]
In the present embodiment, one electrode plate of the conversion capacitors Cx0 to Cx5 is connected to the common
[0116]
FIG. 8 shows a D /
[0117]
According to the D /
[0118]
(Second Embodiment)
Next, FIG. 9 shows a D /
[0119]
In the D /
[0120]
The high
[0121]
Also in the present embodiment, linearity between the digital input and the analog output value can be realized as in the first embodiment.
[0122]
In this embodiment, one set of the high
[0123]
(Third embodiment)
Next, FIG. 10 shows a D /
[0124]
The D /
[0125]
The circuit of FIG. 10 is outlined. The signals of the latch circuits B0 to B5 in the subsequent stage are inputted to the analog switches Ta10 to Ta15 by taking a logical product with the conversion pulses XP0 to XP5 of the corresponding conversion pulse wirings 410 to 415. The analog switches Ta10 to Ta15 are connected so as to control the output of the
[0126]
At the same time, the signals of the latch circuits B0 to B5 are negated and logically ANDed with the corresponding conversion pulses XP0 to XP5 and input to the analog switches Tb10 to Tb15.
[0127]
FIG. 11 shows a driving method of a liquid crystal display device to which the D /
[0128]
The operation of the drive circuit of the liquid crystal display device of this embodiment will be described with reference to FIGS. As shown in these figures, since the conversion pulses XP0 to XP5 are inputted in synchronization with the change of the potential Vx, predetermined potentials Vx0 to Vx5 are selected. If the analog switches Ta10 to Ta15 are turned on in accordance with the digital inputs D0 to D5, the selected potentials Vx0 to Vx5 are supplied to the conversion capacitors Cx0 to Cx5 to accumulate electric charges. Alternatively, if the analog switches Tb10 to Tb15 are turned on, the potential Vcom is supplied to the conversion capacitors Cx0 to Cx5, and no charge is accumulated. Thus, a predetermined analog output Vout can be taken out.
[0129]
Also in this embodiment, the same effect as that of the first embodiment can be realized.
[0130]
As a modification, a conversion selection potential that changes with time may be applied to each of the plurality of conversion selection wirings.
[0131]
(Fourth embodiment)
Next, FIG. 12 shows a D /
[0132]
In the fourth embodiment, a predetermined analog output voltage is obtained by selecting a plurality of potentials and changing the capacitance values of the conversion capacitors. In FIG. 12, three conversion selection wirings 510 to 512 are formed. The capacitance values of the conversion capacitors Cx50 to Cx55 satisfy the following expression.
[0133]
Cx50: Cx51: Cx52: Cx53: Cx54: Cx55 = 1: 2: 1: 2: 1: 2
FIG. 13 shows capacitance values of the conversion capacitors Cx50 to Cx55 and the reference capacitor Cs according to the fourth embodiment, and values of the potentials Vx0 to Vx2 and the potential Vxs. The conversion capacitors Cx50 and Cx51, Cx52 and Cx53, and Cx54 and Cx55 are supplied with the potential from the potential Vx0, the potential Vx1, or the Vx2, respectively.
[0134]
In this embodiment, the same effect as that of the first embodiment can be realized.
[0135]
(Fifth embodiment)
Next, FIG. 14 shows a driving method of the liquid crystal display device according to the fifth embodiment. In the present embodiment, the driving circuit and the D / A conversion circuit of the liquid crystal display device are the same as those in the first embodiment or the second embodiment.
[0136]
In the driving method shown in FIG. 5, the blanking period starts after the input of the digital inputs D0 to D5 and the sampling pulse SR is completed in the selection period Ts. Then, the latch pulse LP changes from the off potential to the on potential, and again becomes the off potential. Next, the conversion pulse XP changes from the off potential to the on potential, and then changes to the off potential again. Next, the coupling pulse CP changes from the off potential to the on potential, and again becomes the off potential.
[0137]
Here, the following conditions must be satisfied. The input of the latch pulse LP is after the input of the digital inputs D0 to D5 and the sampling pulse SR, the input of the conversion pulse XP is after the input of the latch pulse LP, and the input of the combined pulse CP is the input of the conversion pulse XP It is after the input is completed.
[0138]
As long as this condition is satisfied, the conversion pulse XP and the coupling pulse CP may be turned on / off in either the selection period Ts or the blanking period Tb. Further, the input periods of the latch pulse LP and the coupling pulse CP may overlap.
[0139]
Therefore, in order to fully charge the conversion capacitors Cx0 to Cx5 and the reference capacitor Cs and supply the charges held in the conversion capacitors Cx0 to Cx5 to the reference capacitor Cs, the ON period of the conversion pulse XP is set. It is preferable to optimize the length and the length of the ON period of the combined pulse CP.
[0140]
In particular, if the blanking period Tb is shorter than the selection period Ts and the end of the ON potential of the conversion pulse XP is performed during the blanking period Tb, the conversion capacitors Cx0 to Cx5 are charged and the reference capacitor Cs is charged. May be insufficient.
[0141]
Therefore, in the present embodiment, the end of the ON potential of the conversion pulse XP is performed during the selection period Ts, so that these charges can be sufficiently performed.
[0142]
In this embodiment, the same effect as that of the first embodiment can be realized.
[0143]
This embodiment is applicable not only when the potentials Vx0 to Vx5 are given by a plurality of conversion selection wirings or by dividing resistors, but also when a time-varying potential is applied to one conversion selection wiring. can do.
[0144]
(Sixth embodiment)
Next, FIG. 15 shows a D /
[0145]
A thin film transistor, particularly a polysilicon thin film transistor formed by a low temperature process, has a large leakage current when turned off. Therefore, in this embodiment, a pair of analog switches Ta10 to Ta15 made of thin film transistors are connected in series. According to this configuration, leakage current at the time of OFF can be reduced, and sudden deterioration of the OFF characteristic of one thin film transistor can be compensated by the other thin film transistor.
[0146]
In this embodiment, the same effect as that of the first embodiment can be realized.
[0147]
As a modification, two thin film transistors are connected in series to all the elements such as the analog switches Tb10 to Tb15, Tc10 to Tc15 and Ts, or the
[0148]
(Seventh embodiment)
Next, FIG. 16 shows a D /
[0149]
In addition to a high threshold voltage, a MOS transistor formed of a thin film, particularly a polysilicon thin film formed by a low temperature process, has a small on-state charging current. Since a positive potential is applied to the gate of the n-channel transistor when it is turned on, if the source or drain potential is high, the difference between the potential and the gate potential is reduced, and the operation speed is reduced. In addition, since a negative potential is applied to the gate when the p-channel transistor is turned on, if the source or drain potential is low, the difference between the potential and the gate potential becomes small, and the operation speed becomes slow.
[0150]
Therefore, in the seventh embodiment, analog switches Tb70 to Tb75 having a CMOS structure in which an n-channel transistor and a p-channel transistor are connected in parallel are employed. Good charge characteristics can be obtained regardless of the source or drain potential.
[0151]
In this embodiment, the same effect as that of the first embodiment can be realized.
[0152]
The CMOS structure can be applied to all the elements such as the analog switches Ta10 to Ta15, Tc10 to Tc15 and Ts, or the
[0153]
(Eighth embodiment)
Next, FIGS. 17A and 17B show a driving method of the liquid crystal display device according to the eighth embodiment. In the present embodiment, the driving circuit and the D / A conversion circuit of the liquid crystal display device are the same as those in the first embodiment.
[0154]
FIG. 17A shows how to apply the potentials Vx0 to Vx5, Vxs, and Vcom, and FIG. 17B shows these potentials. The conversion capacitors Cx0 to Cx5 are all equally 1.0 pF, and the reference capacitor Cs is 2.0 pF.
[0155]
In the present embodiment, driving is performed such that the potentials Vx0 to Vx5 and the potential Vxs are inverted for each screen and for each horizontal scanning line but not for each signal line. The polarity of the potential Vcom is inverted in synchronization with the potentials Vx0 to Vx5 and Vxs. However, the reverse polarity is reversed.
[0156]
The feature of this embodiment is that the potential Vcom is inverted in polarity. This potential Vcom is applied to one of the electrodes that sandwich the liquid crystal. The analog output Vout from the output terminal 102a (see FIG. 1) is applied to the other electrode. The potential difference between the two electrodes can be formed by reversing the polarity of the potential Vcom. This potential difference becomes part of the voltage required for driving the liquid crystal. Therefore, when a bias voltage is required, the analog output Vout when the digital input value is 0 may be small. That is, the voltage applied to the reference capacitor Cs can be reduced.
[0157]
In this embodiment, the one-side amplitude of the potential Vcom is 1V, and the potential Vxs is 0V.
[0158]
When the amplitude of the potential Vcom is further increased, in order to obtain the same D / A converter characteristics, it is necessary to drive the potential Vxs in an inverted manner. The inversion of the potential Vxs is opposite in polarity to the potentials Vx0 to Vx5. Further, by adjusting the amplitudes of the potentials Vcom and Vxs, it is possible to reduce the voltage value of the power supply voltage and the voltage level.
[0159]
Also in this embodiment, the same effect as that of the first embodiment can be realized.
[0160]
(Ninth embodiment)
Next, FIG. 18 shows a driving method of the liquid crystal display device according to the ninth embodiment. In the present embodiment, the driving circuit and the D / A conversion circuit of the liquid crystal display device are the same as those in the first embodiment.
[0161]
FIG. 18A shows how to apply the potentials Vx0 to Vx5, Vxs, and Vcom, and FIG. 18B shows the values of the potentials Vx0 to Vx5, Vxs, and Vcom. In the present embodiment, driving is performed in which the potentials Vx0 to Vx5 and Vxs are inverted for each screen and for each horizontal scanning line but not for each signal line. The potential Vcom is a constant potential.
[0162]
A feature of the present embodiment is that the potentials Vx0 to Vx5 and the potential Vxs are inverted in phase with opposite phases. Therefore, in the D /
[0163]
FIG. 19 shows the D / A converter characteristics according to this embodiment. Since it is a subtraction type, the slope is opposite to that shown in FIG. 4, but the analog output is 1 V to 5 V and complete linearity is realized over all digital input values (0 to 63). I understand.
[0164]
In this embodiment, the same effect as that of the first embodiment can be realized.
[0165]
In the above embodiment, the amplitude of the potentials Vcom and Vxs can be adjusted to reduce the voltage value of the power supply voltage and the number of voltage levels. An example thereof will be described with reference to FIGS. 20 (A) and 20 (B).
[0166]
FIG. 20A shows how to apply the potentials Vx0 to Vx5, Vxs, and Vcom in the modification of the ninth embodiment, and FIG. 20B shows the values of the potentials Vx0 to Vx5, Vxs, and Vcom. As shown in these figures, the potential Vcom is also inverted in polarity in synchronization with the potentials Vx0 to Vx5 and the conversion reference potential Vxs. The polarity reversal of the potential Vcom is in the opposite phase to the polarity reversal of the potential Vxs.
[0167]
As described above with respect to the eighth embodiment, the potential Vcom is applied to one of the electrodes sandwiching the liquid crystal, and a part of the voltage necessary for driving is borne. Therefore, also in this modified example, since the potential Vcom whose polarity is inverted is applied to one electrode, the potential Vxs applied to the other electrode may be small. Specifically, the amplitude of the potential Vcom is 3V, and the amplitude of the potential Vxs is 8V with reverse polarity. This value is extremely small compared to the value shown in FIG. 18, and is effective in reducing power consumption.
[0168]
The liquid crystal display device according to the present invention includes not only a direct view type but also a projection type.
[0169]
The D / A conversion circuit according to the present invention can also be applied to a known liquid crystal optical device such as an optical shutter.
[0170]
[Brief description of the drawings]
FIG. 1 is a diagram showing a D / A conversion circuit according to a first embodiment of the present invention.
FIG. 2 is a diagram showing a drive circuit for a liquid crystal display device according to the first embodiment of the present invention.
FIG. 3 is a diagram showing a liquid crystal display device according to the first embodiment of the present invention.
FIG. 4 is a diagram showing D / A converter characteristics according to the first embodiment of the present invention.
FIG. 5 is a diagram showing a driving method of the liquid crystal display device according to the first embodiment of the present invention.
6A and 6B are diagrams illustrating an inversion driving operation of the liquid crystal display device. FIG.
FIGS. 7A and 7B are diagrams illustrating a method of adjusting a conversion capacitor and a potential in the first embodiment.
FIG. 8 is a diagram showing a modification of the first embodiment of the present invention.
FIG. 9 is a diagram showing a D / A conversion circuit according to a second embodiment of the present invention.
FIG. 10 is a diagram showing a D / A conversion circuit according to a third embodiment of the present invention.
11 is a diagram showing a driving method of a liquid crystal display device to which the D / A conversion circuit shown in FIG. 10 is applied.
FIG. 12 is a diagram showing a D / A conversion circuit according to a fourth embodiment of the present invention.
FIG. 13 is a diagram illustrating a capacitance value and a potential of a conversion capacitor according to a fourth embodiment.
FIG. 14 is a diagram showing a driving method of a liquid crystal display device according to a fifth embodiment of the present invention.
FIG. 15 is a diagram showing a D / A conversion circuit according to a sixth embodiment of the present invention.
FIG. 16 is a diagram showing a D / A conversion circuit according to a seventh embodiment of the present invention.
FIGS. 17A and 17B are diagrams illustrating a driving method of a liquid crystal display device according to an eighth embodiment of the present invention.
18A and 18B are diagrams showing a method for driving a liquid crystal display device according to the ninth embodiment of the present invention.
FIG. 19 shows D / A converter characteristics of the ninth embodiment.
FIGS. 20A and 20B are diagrams showing a modification of the driving method of the ninth embodiment.
FIG. 21 is a diagram showing a D / A conversion circuit using a conventional binary load capacitor.
FIG. 22 is a diagram illustrating an example of D / A converter characteristics of a conventional D / A converter.
[Explanation of symbols]
110-115, 420 Conversion selection wiring
102 Output wiring
118 Conversion reference wiring (reference wiring)
119 Common wiring (reference wiring)
310 High-potential wiring
312 Low potential wiring
410 to 415 Conversion pulse wiring
Cx0 to Cx5 conversion capacity
D0 to D5 Digital signal
Rx0 ~ Rx4 resistance
Ta10 to Ta15, Tb10 to Tb15, Tc10 to Tc15, Ts Analog switch (switch)
Claims (13)
前記デジタル信号Di の各ビットに対応するn個の変換容量Cxiと、
前記デジタル信号Di の各ビットに対応するn種類の電位Vxiが供給される少なくとも一つの変換選択配線と、
前記アナログ出力Vout を取り出す出力配線と、
前記変換容量Cxiの一方の極板に接続される電位Vs1の第1の基準配線と、
電位Vs2の第2の基準配線と、
前記出力配線に形成され、第1及び第2の基準配線における電位Vs1とVs2との電位差によって基準電荷を蓄える基準容量Cs と、
を有し、
オンのデジタル信号Di に対応する前記変換容量Cxiの他方の極板は、前記変換選択配線に接続されて、前記変換容量Cxiに、対応する電位VxiとVs1との電位差によって変換電荷が蓄積され、
オフのデジタル信号Di に対応する前記変換容量Cxiの他方の極板は、前記第1の基準配線に接続され、
前記他方の極板は、前記変換電荷が蓄積された後に、前記変換選択配線及び前記所定の配線と電気的に切断され、前記出力配線に接続されて、それぞれの前記変換電荷と前記基準電荷を合計してなる総電荷に対応してアナログ出力Vout を供給し、
前記アナログ出力Vout が、
Vout=(ΣCxi(DiVxi+Vs1(1−Di))+CsVs2)/(ΣCxi+Cs)
[Diは、デジタル信号Di がオンのときを1とし、オフのときを0とする。]
で表されるD/A変換器。In a D / A converter for converting an n-bit (n is a natural number) digital signal Di (i = 1, 2,..., n) into an analog output Vout,
N conversion capacitors Cxi corresponding to each bit of the digital signal Di;
At least one conversion selection wiring to which n kinds of potentials Vxi corresponding to each bit of the digital signal Di are supplied;
Output wiring for taking out the analog output Vout;
A first reference wiring having a potential Vs1 connected to one electrode plate of the conversion capacitor Cxi;
A second reference wiring having a potential Vs2;
A reference capacitor Cs formed in the output wiring and storing a reference charge by a potential difference between the potentials Vs1 and Vs2 in the first and second reference wirings;
Have
The other electrode plate of the conversion capacitor Cxi corresponding to the ON digital signal Di is connected to the conversion selection wiring, and the conversion charge is accumulated in the conversion capacitor Cxi by the potential difference between the corresponding potentials Vxi and Vs1,
The other electrode plate of the conversion capacitor Cxi corresponding to the off digital signal Di is connected to the first reference wiring,
After the conversion charge is accumulated, the other electrode plate is electrically disconnected from the conversion selection wiring and the predetermined wiring, and is connected to the output wiring so that the conversion charge and the reference charge are Supply analog output Vout corresponding to the total electric charge,
The analog output Vout is
Vout = (ΣCxi (DiVxi + Vs1 (1-Di)) + CsVs2) / (ΣCxi + Cs)
[Di is 1 when the digital signal Di is on and 0 when it is off. ]
A D / A converter represented by
前記変換容量Cxiの他方の極板と前記変換選択配線との間に接続される第1のスイッチと、
前記変換容量Cxiの他方の極板と前記所定の配線との間に接続される第2のスイッチと、
前記変換容量Cxiの他方の極板と前記出力配線との間に接続される第3のスイッチと、
を有するD/A変換器。The D / A converter according to claim 1, wherein
A first switch connected between the other electrode plate of the conversion capacitor Cxi and the conversion selection wiring;
A second switch connected between the other electrode plate of the conversion capacitor Cxi and the predetermined wiring;
A third switch connected between the other electrode plate of the conversion capacitor Cxi and the output wiring;
A D / A converter having:
前記変換容量Cxiの他方の極板と前記変換選択配線との間に接続される第1のスイッチと、
前記変換容量Cxiの他方の極板と前記第1の基準配線との間に接続される第2のスイッチと、
前記変換容量Cxiの他方の極板と前記出力配線との間に接続される第3のスイッチと、
前記基準容量Cs に対する前記第1及び第2の基準配線からの電圧の印加を制御する第4のスイッチと、
を有するD/A変換器。The D / A converter according to claim 1, wherein
A first switch connected between the other electrode plate of the conversion capacitor Cxi and the conversion selection wiring;
A second switch connected between the other electrode plate of the conversion capacitor Cxi and the first reference wiring;
A third switch connected between the other electrode plate of the conversion capacitor Cxi and the output wiring;
A fourth switch for controlling application of a voltage from the first and second reference wires to the reference capacitor Cs;
A D / A converter having:
n本の変換選択配線によってn種類の電位Vxiが供給されるD/A変換器。The D / A converter in any one of Claims 1-3 WHEREIN:
A D / A converter in which n types of potential Vxi are supplied by n conversion selection wirings.
高電位配線と、低電位配線と、前記高電位配線と前記低電位配線との間に直列接続されたn−1個の抵抗と、
を有し、
前記変換選択配線は、前記高電位配線と該高電位配線に直結される前記抵抗との間の配線、隣同士の抵抗を接続する配線、及び前記低電位配線と該低電位配線に直結される前記抵抗との間の配線によって構成されるD/A変換器。The D / A converter in any one of Claims 1-3 WHEREIN:
A high potential wiring, a low potential wiring, n-1 resistors connected in series between the high potential wiring and the low potential wiring;
Have
The conversion selection wiring is directly connected to the wiring between the high potential wiring and the resistor directly connected to the high potential wiring, the wiring connecting adjacent resistors, and the low potential wiring and the low potential wiring. A D / A converter configured by wiring between the resistors.
1本の前記変換選択配線を有し、この変換選択配線に供給される電位が時間的に変化することでn種類の電位V There is one conversion selection wiring, and the potential supplied to this conversion selection wiring changes with time so that n kinds of potentials V xixi が供給されるD/A変換器。D / A converter to which is supplied.
前記n個の変換容量Cxiに対応してn本の変換パルス配線を有し、
各変換パルス配線には、前記変換選択配線における変化する電位が、対応する変換容量Cxiに供給される電位Vxiとなるときにパルス信号が印加され、
前記パルス信号に応じて、変換容量Cxiに電位Vxiが供給されるD/A変換器。The D / A converter according to claim 6 , wherein
N conversion pulse wirings corresponding to the n conversion capacitors Cxi,
A pulse signal is applied to each conversion pulse wiring when the potential that changes in the conversion selection wiring becomes the potential Vxi supplied to the corresponding conversion capacitor Cxi,
A D / A converter in which a potential Vxi is supplied to the conversion capacitor Cxi in accordance with the pulse signal.
前記変換選択配線に供給されるn種類の電位Vxiは、公比2の等比数列をなすD/A変換器。In D / A converter as claimed in any one of claims 7,
The n types of potentials Vxi supplied to the conversion selection wiring are D / A converters that form a geometric sequence with a common ratio of 2.
前記液晶パネルを駆動するための駆動回路と、前記液晶に電圧を印加するための画素電極と、該画素電極への電位の供給を制御する薄膜トランジスタと、を有し、
前記駆動回路は、請求項1から請求項8のいずれかに記載のD/A変換器を含む液晶パネル用基板。One of the substrates in the liquid crystal panel,
A driving circuit for driving the liquid crystal panel, a pixel electrode for applying a voltage to the liquid crystal, and a thin film transistor for controlling supply of a potential to the pixel electrode,
The said drive circuit is a liquid crystal panel board | substrate containing the D / A converter in any one of Claims 1-8.
前記液晶パネルを駆動するための駆動回路と、前記液晶に電圧を印加するための画素電極と、該画素電極への電位の供給を制御する薄膜トランジスタと、を有し、
前記駆動回路は、請求項1から請求項7のいずれかに記載のD/A変換器を含み、
前記変換容量Cxi又は前記基準容量Cs の少なくとも一方は、前記薄膜トランジスタと共通の製造プロセスによって、同一の基板上に製造されてなる液晶パネル用基板。One of the substrates in the liquid crystal panel,
A driving circuit for driving the liquid crystal panel, a pixel electrode for applying a voltage to the liquid crystal, and a thin film transistor for controlling supply of a potential to the pixel electrode,
The drive circuit includes a D / A converter according to any one of claims 1 to 7,
At least one of the conversion capacitor Cxi and the reference capacitor Cs is a liquid crystal panel substrate manufactured on the same substrate by a manufacturing process common to the thin film transistor.
1水平走査期間は、走査信号の選択期間と、該選択期間と次の選択期間との間のブランキング期間とからなり、
前記ブランキング期間において、前記総電荷の蓄積及びアナログ出力Vout の供給が行われる液晶表示装置。The liquid crystal display device according to claim 11 .
One horizontal scanning period includes a scanning signal selection period and a blanking period between the selection period and the next selection period.
A liquid crystal display device in which accumulation of the total charge and supply of an analog output Vout are performed in the blanking period.
1水平走査期間は、走査信号の選択期間と、該選択期間と次の選択期間との間のブランキング期間とからなり、
前記ブランキング期間において、前記総電荷の蓄積が開始され、
次の水平走査期間の選択期間において、前記総電荷の蓄積が終了して、アナログ出力Vout の供給が行われる液晶表示装置。The liquid crystal display device according to claim 11 .
One horizontal scanning period includes a scanning signal selection period and a blanking period between the selection period and the next selection period.
In the blanking period, the accumulation of the total charge is started,
A liquid crystal display device in which the accumulation of the total charge is completed and the analog output Vout is supplied in the selection period of the next horizontal scanning period.
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