JP3675234B2 - 半導体発光素子の製造方法 - Google Patents

半導体発光素子の製造方法 Download PDF

Info

Publication number
JP3675234B2
JP3675234B2 JP18189799A JP18189799A JP3675234B2 JP 3675234 B2 JP3675234 B2 JP 3675234B2 JP 18189799 A JP18189799 A JP 18189799A JP 18189799 A JP18189799 A JP 18189799A JP 3675234 B2 JP3675234 B2 JP 3675234B2
Authority
JP
Japan
Prior art keywords
layer
light emitting
heat treatment
positive electrode
semiconductor light
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP18189799A
Other languages
English (en)
Other versions
JP2001015807A (ja
Inventor
俊也 上村
高英 小塩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyoda Gosei Co Ltd
Original Assignee
Toyoda Gosei Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyoda Gosei Co Ltd filed Critical Toyoda Gosei Co Ltd
Priority to JP18189799A priority Critical patent/JP3675234B2/ja
Priority to US09/599,556 priority patent/US6335212B1/en
Publication of JP2001015807A publication Critical patent/JP2001015807A/ja
Priority to US09/988,060 priority patent/US20020056847A1/en
Application granted granted Critical
Publication of JP3675234B2 publication Critical patent/JP3675234B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52Encapsulations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0095Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/49105Connecting at different heights
    • H01L2224/49107Connecting at different heights on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26Materials of the light emitting region
    • H01L33/30Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)
  • Led Device Packages (AREA)
  • Semiconductor Lasers (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、化合物半導体から成る層が積層され、電極及び透光性絶縁性の保護膜層を有する、絶縁性樹脂で封止された半導体発光素子に関し、特に、III族窒化物系化合物半導体発光素子の耐久性や信頼性を高く確保することができる半導体発光素子の製造方法に関する。
【0002】
【従来の技術】
図1は、本発明の熱処理に供すべき発光ダイオード200の構成例を示した模式的構成図である。ワイヤー・ボンディング型の半導体発光素子100は、本図に示すように、リード201の上部の平坦部203に取り付けられ、負電極140とリード201がワイヤ204で接続され、ワイヤー・ボンディング用電極パッドとなる厚膜正電極120とリード202がワイヤ205で接続された後、レンズを形成するために、エポキシ樹脂等の絶縁性樹脂206がポッティング工程等により成形されている。
【0003】
図2に、上記の半導体発光素子100の詳細な模式的断面図を示す。101はサファイヤ基板、102はAlNバッファ層、103はn型のGaN層、104はn型のGaNクラッド層、105は発光層、106はp型のAlGaNクラッド層、107はp型のGaNコンタクト層、110は電流をコンタクト層107の広範囲に拡散する薄膜正電極、120はワイヤー・ボンディング用電極パッドとなる厚膜正電極であり、130は保護膜層、140は負電極である。
【0004】
また、保護膜層130は、透光性と絶縁性を持たせるために、SiOx等の酸化膜やSiNx等の窒化膜から形成される。
発光素子100は、ワイヤー・ボンディング実施後、発光素子上部(上記保護膜層130側)から、各電極120、140の露出面及び保護膜層130が、絶縁性樹脂206で封止され、百数十度で硬化される。
【0005】
【発明が解決しようとする課題】
上記のようにエポキシ樹脂等の絶縁性樹脂206を硬化させた後に、発光ダイオード200を室温に戻すと、絶縁性樹脂206の熱収縮の結果、発光素子100に応力が加わり、残留する。この応力が残っている状態で、高負荷耐久試験(高温、高湿、大電流、長時間の駆動試験)を行うと、発光素子100の内部に発生する温度勾配に依る更なる応力が、特に保護膜層130や保護膜層130を通じて薄膜正電極110等に作用することになる。
【0006】
上記の温度勾配は、例えば、図2のp型GaNコンタクト層107において、薄膜正電極110の直下に位置する電流密度が高い部分と、薄膜正電極110に覆われていない段差部Sなどの様な電流密度の極めて低い部分とが隣接していることにより発生する。
【0007】
このような応力は通常の製造条件や使用では問題ないが、例えば、絶縁性樹脂206の硬化温度を200℃以上として過大な残留応力を発生させたり、長時間高負荷耐久試験などの特に厳しい条件下に置かれた場合、これにより保護膜層130の薄膜正電極110との接触面が部分的に変化し、発光特性等が影響を受ける恐れがあった。
従って、上記のような厳しい条件下での信頼性を確保するために、材料品質の向上や、或いはポッティング処理条件、硬化処理条件等の設定(規定)が求められていた。
【0008】
本発明は、上記の課題を解決するために成されたものであり、その目的は、厳しい条件下においても保護膜層や薄膜正電極などの品質が高く維持される、高信頼性を有する半導体発光素子の製造方法を提供することである。
【0009】
【課題を解決するための手段】
上記の課題を解決するためには、以下の手段が有効である。
即ち、第1の手段は、電極及び保護膜層を有する半導体素子が絶縁性樹脂で封止され、この絶縁性樹脂が高温下で硬化処理される半導体発光素子の製造方法において、半導体発光素子を硬化処理後に、60℃以上であって、高湿の雰囲気中で熱処理することである。
【0010】
【0011】
また、第2の手段は、上記第1の手段において、高湿の雰囲気中の湿度範囲を絶対湿度で10kPa以上とすることである。
【0012】
また、第3の手段は、上記第1の手段において、高湿の雰囲気中の湿度範囲を絶対湿度で50kPa以上とすることである。
【0013】
更に、第4の手段は、上記第1乃至第3のいずれか1つの手段において、熱処理を1気圧以上の雰囲気中で行うことである。
以上の手段により、前記の課題を解決することができる。
【0014】
【作用及び発明の効果】
本発明の手段によれば、絶縁性樹脂に対する硬化処理後の60℃以上の熱処理により、絶縁性樹脂における吸湿作用が起こり、本吸湿作用により発光素子の内部や表面に残留していた応力が、大幅に緩和される。
この残留応力の緩和により、厳しい条件下での使用を想定して行った高負荷耐久試験においても絶縁性樹脂206や保護膜層130や薄膜正電極110等が影響を受けることが無くなり、安定した発光特性を得ることができる。
また、これらの作用・効果により、材料品質やポッティング処理条件に対する限定範囲が大幅に緩和されることとなり、これによって従来より生産性を大きく向上することが可能となる。
【0015】
また、上記の熱処理は、10kPa以上の高湿の処理雰囲気中で行えば、高い吸湿作用による顕著な効果を発揮する。
熱処理温度が60℃を下回ると、急激に熱処理時間を長く要する様になるか、或いは、熱処理の効果が十分には得られなくなる。また、熱処理雰囲気の絶対湿度は、10kPa以上が望ましく、この絶対湿度が10kPaを下回ると、熱処理時間を長く要するか、或いは、熱処理の効果が十分には得られなくなる。
また、熱処理の雰囲気を1気圧よりも高い気圧に加圧すれば、絶縁性樹脂における吸湿作用が加速されるため、更に短い時間で本発明の熱処理を完了させることが可能となる。
【0016】
尚、これらの作用・効果は、少なくともAlxGayIn1-x-yN(0≦x≦1,0≦y≦1,0≦x+y≦1)にて表される2元系、3元系若しくは4元系の半導体から成る半導体層が積層され、電極又は保護膜層を有するIII族窒化物系化合物半導体素子一般に対して得ることができる。ただし、これらの半導体層より発光素子を形成する場合には、2元系若しくは3元系の半導体を用いた方がより望ましい。
また、III族元素の一部は、ボロン(B)、タリウム(Tl)で置き換えても良く、また、窒素(N)の一部をリン(P)、砒素(As)、アンチモン(Sb)、ビスマス(Bi)で置き換えても良い。
【0017】
更に、これらの半導体を用いてn型のIII族窒化物系化合物半導体層を積層する場合には、n型不純物として、Si、Ge、Se、Te、C等を添加しても良い。
また、p型不純物としては、Zn、Mg、Be、Ca、Sr、Ba等を添加することができる。
【0018】
また、これらの半導体層を結晶成長させる基板としては、サファイヤの他にも、スピネル、Si、SiC、ZnO、MgO、或いは、III族窒化物系化合物単結晶等を用いても良い。
また、バッファ層には、窒化アルミニウム(AlN)以外にも、一般に、低温で結晶成長させたAlxGa1-xN(0≦x≦1)を用いることができる。
【0019】
また、これらの半導体層を結晶成長させる方法としては、分子線気相成長法(MBE)、有機金属気相成長法(MOCVD)、ハライド気相成長法(HDVPE)、液相成長法等が有効である。
【0020】
また、発光素子の光の取り出し効率を高めるために、基板の裏面に、発光反射層としてAl、In、Cu、Ag、Pt、Ir、Pd、Rh、W、Mo、Ti、又はNi等の金属を少なくとも1種類以上含んだ単体金属層、または、合金金属層を形成しても良い。
【0021】
尚、上記のIII族窒化物系化合物半導体層等より構成される発光素子の構造としては、ホモ構造、ヘテロ構造、ダブルヘテロ構造のものが考えられる。これらは、MIS接合、PIN接合、或いは、pn接合等により形成することができる。
また、特に、発光層の構造としては、単一量子井戸構造(SQW)のものであっても、井戸層と井戸層よりもバンドギャップの大きい障壁層を形成した多重量子井戸構造(MQW)のものであっても良い。
【0022】
本発明の作用・効果は、これらの何れの構造或いは構成の半導体素子に対しても得ることができる。特に、本発明は上記のIII族窒化物系化合物半導体発光素子に対して前記の作用・効果を得ようとするものである。
【0023】
【発明の実施の形態】
以下、本発明を具体的な実施例、及び実験に基づいて説明する。
図2に、本発明の熱処理に供すべきワイヤー・ボンディング型の半導体発光素子100の断面図を示す。サファイヤ基板101の上には窒化アルミニウム(AlN)から成る膜厚約200Åのバッファ層102が設けられ、その上にシリコン(Si)ドープのGaNから成る膜厚約4.0μmの高キャリア濃度n+層103が形成されている。この高キャリア濃度n+層103の上にSiドープのn型GaNから成る膜厚約0.5μmのクラッド層104が形成されている。
【0024】
そして、クラッド層104の上にGaNとGa0.8In0.2Nから成る多重量子井戸構造(MQW)の膜厚約500Åの発光層105が形成されている。発光層105の上にはp型Al0.15Ga0.85Nから成る膜厚約600Åのクラッド層106が形成されている。さらに、クラッド層106の上にはp型GaNから成る膜厚約1500Åのコンタクト層107が形成されている。
【0025】
又、コンタクト層107の上には金属蒸着による薄膜正電極110が、n+層103上には負電極140が形成されている。薄膜正電極110は、コンタクト層107に接合する膜厚約15Åのコバルト(Co)より成る薄膜正電極第1層111と、Coに接合する膜厚約60Åの金(Au)より成る薄膜正電極第2層112とで構成されている。
【0026】
厚膜正電極120は、膜厚約175Åのバナジウム(V)より成る厚膜正電極第1層121と、膜厚約15000Åの金(Au)より成る厚膜正電極第2層122と、膜厚約100Åのアルミニウム(Al)より成る厚膜正電極第3層123とを薄膜正電極110の上から順次積層させることにより構成されている。負電極140は、膜厚約175Åのバナジウム(V)層141と、膜厚約1000Åのアルミニウム(Al)層142と、膜厚約500Åのバナジウム(V)層143と、膜厚約5000Åのニッケル(Ni)層144と、膜厚8000Åの金(Au)層145とを高キャリア濃度n+層103の一部露出された部分の上から順次積層させることにより構成されている。また最上部には、SiO2膜より成る保護膜層130が形成されている。
【0027】
この様にして、形成された半導体発光素子100は、図1に示す様に、リード203の上部の平坦部203に取り付けられている。そして、負電極140とリード201がワイヤ204で接続され、ワイヤー・ボンディング用電極パッドとなる厚膜正電極120とリード202がワイヤ205で接続されている。
また、レンズを形成するために、エポキシ樹脂等の絶縁性樹脂206がポッティング工程により成形され、百数十度で硬化される。
【0028】
次に、上記のダイオード200の製造方法について、<1:半導体発光素子100の製造工程>、<2:発光ダイオード200の組み立て工程>、<3:発光ダイオード200の熱処理工程>(以下、「製造工程1、製造工程2、製造工程3」等と言う場合がある。)の順に説明する。
【0029】
<1:半導体発光素子100の製造工程>
図2に、本発明の熱処理に供すべき発光ダイオード200の主要部分を構成する化合物半導体発光素子100の構成例を示した模式的断面図を示す。
本発光素子100は、有機金属気相成長法(MOVPE法)による気相成長により製造された。用いられたガスは、アンモニア(NH3)、キャリアガス(H2,N2)、トリメチルガリウム(Ga(CH3)3)(以下「TMG」と記す)、トリメチルアルミニウム(Al(CH3)3)(以下「TMA」と記す)、トリメチルインジウム(In(CH3)3)(以下「TMI」と記す)、シラン(SiH4)とシクロペンタジエニルマグネシウム(Mg(C5H5)2)(以下「CP2Mg」と記す)である。
まず、有機洗浄及び熱処理により洗浄したa面を主面とした単結晶の基板101をMOVPE装置の反応室に載置されたサセプタに装着する。次に、常圧でH2を反応室に流しながら温度1150℃で基板101をベーキングした。
次に、基板101の温度を400℃まで低下させて、H2、NH3及びTMAを供給してAlNのバッファ層102を約200Åの膜厚に形成した。
【0030】
次に、基板101の温度を1150℃にまで上げ、H2、NH3、TMG及びシランを供給し、膜厚約4.0μm、電子濃度2×1018/cm3のシリコン(Si)ドープのGaNから成る高キャリア濃度n+層103を形成した。
次に、基板101の温度を1100℃に保持し、N2又はH2、NH3、TMG及びシランを供給して、膜厚約0.5μm、電子濃度1×1018/cm3のシリコン(Si)ドープのGaNから成るクラッド層104を形成した。
上記のクラッド層104を形成した後、結晶温度を850℃に降温し、N2又はH2、NH3、TMG及びTMIを供給して、膜厚約500ÅのGaNとGa0.8In0.2Nから成る発光層105を形成した。
【0031】
次に、基板101の温度を1000℃に昇温し、N2又はH2、NH3、TMG、TMA及びCP2Mgを供給して、膜厚約500Å、マグネシウム(Mg)をドープしたp型Al0.15Ga0.85Nから成るクラッド層106を形成した。
次に、基板101の温度を1000℃に保持し、N2又はH2、NH3、TMG及びCP2Mgを供給して、膜厚約1000Å、Mgをドープしたp型GaNから成るコンタクト層107を形成した。
【0032】
次に、コンタクト層107の上にエッチングマスクを形成し、所定領域のマスクを除去して、マスクで覆われていない部分のコンタクト層107、クラッド層106、発光層105、クラッド層104、n+層103の一部を塩素を含むガスによる反応性イオンエッチングによりエッチングして、n+層103の表面を露出させた。
次に、以下の手順で、n+層103に接合する負電極140と、コンタクト層107に接合する薄膜正電極110とを形成した。
【0033】
[1]蒸着装置にて、10-6Torrオーダ以下の高真空に排気した後、表面に一様に膜厚約15ÅのCoを成膜し、このCoより形成された薄膜正電極第1層111の上に膜厚約60ÅのAuより成る薄膜正電極第2層112を成膜する。
[2]次に、表面上にフォトレジストを一様に塗布して、フォトリソグラフィにより、コンタクト層107の上に積層する薄膜正電極110の形成部分以外のフォトレジストを除去する。
[3]次に、エッチングにより露出しているCo、Auを除去した後、フォトレジストを除去し、コンタクト層107上に薄膜正電極110を形成する。
【0034】
[4]次に、フォトレジストを塗布し、フォトリソグラフィによりn+層103の露出面上の所定領域に窓を形成して、10-6Torrオーダ以下の高真空に排気した後、膜厚約175Åのバナジウム(V)層141と、膜厚約1000Åのアルミニウム(Al)層142と、膜厚約500Åのバナジウム(V)層143と、膜厚約5000Åのニッケル(Ni)層144と、膜厚約8000Åの金(Au)層145とを順次蒸着した。次に、フォトレジストを除去する。これによりn+層103の露出面上に負電極140が形成される。
【0035】
[5]その後、コンタクト層107と薄膜正電極110とのコンタクト抵抗を低減させるための熱処理を行った。即ち、試料雰囲気を真空ポンプで排気し、O2ガスを供給して圧力10Paとし、その状態で雰囲気温度を約570℃にして、約4分程度加熱した。
【0036】
上記の工程により形成された薄膜正電極110上に、更に、厚膜正電極120を形成するために、フォトレジストを一様に塗布して、厚膜正電極120の形成部分のフォトレジストに窓を開ける。その後、膜厚約175Åのバナジウム(V)層121と、膜厚約15000Åの金(Au)層122と、膜厚約100Åのアルミニウム(Al)層123とを薄膜正電極110の上に順次蒸着により成膜させ、[4]の工程と同様にリフトオフ法により厚膜正電極120を形成する。
【0037】
その後、エレクトロンビーム蒸着により、上部に露出している最上層に一様にSiO2より成る保護膜層130を形成し、フォトレジストの塗布、フォトリソグラフィー工程を経て、厚膜正電極120および負電極140に外部露出部分ができるようにほぼ同面積の窓をそれぞれ一つづつウエットエッチングにより形成する。
このようにして、発光素子100を形成する。
【0038】
<2:発光ダイオード200の組み立て工程>
上記の製造工程に従って製造された半導体発光素子100は、その後、図1に示すように、リード203の上部の平坦部203に取り付けられ、負電極140とリード201がワイヤ204で接続され、ワイヤー・ボンディング用電極パッドとなる厚膜正電極120とリード202がワイヤ205で接続された後、レンズを形成するために、エポキシ樹脂等の絶縁性樹脂206がポッティング工程により成形される。
【0039】
本ポッティング工程では、発光素子上部(上記保護膜層130側)から、各電極120、140の露出面及び保護膜層130が、エポキシ樹脂等の絶縁性樹脂で封止され、その後、発光ダイオード200は、絶縁性樹脂206を硬化させるため、通常は120℃で1時間、150℃で4時間硬化処理される。
尚、本件高負荷耐久試験用として特に、絶縁性樹脂206の熱収縮の結果発生する残留応力を過大にするため、120℃で1時間、200℃で4時間の硬化処理を実施した。
【0040】
<3:発光ダイオード200の熱処理工程>
上記の製造工程1、2に従って製造された発光ダイオード200は、その後、絶縁性樹脂206に吸湿させるために、1気圧、85℃、相対湿度90%の雰囲気中で50時間保存されることにより、熱処理(吸湿処理)される。
尚、本熱処理の実施条件については、後で詳しく述べる。
以上のようにして、発光ダイオード200は、上記の製造工程1、2、3の順に従って製造された。
【0041】
以上のように発光ダイオード200を製造することにより、絶縁性樹脂206の硬化温度を標準条件より高温で実施し残留応力を過大とした状態で高負荷耐久試験(高温、高湿、大電流、長時間の駆動試験)を行っても、保護膜層130や薄膜正電極110等が影響を受けることが無くなり、安定した発光特性を得ることができた。これは、特に、上記の製造工程3で、上記の熱処理(1気圧、85℃、相対湿度90%の雰囲気中で50時間保存)により、絶縁性樹脂206に残留していた応力の緩和が十分に行われたためである。
【0042】
〔発光ダイオード200の熱処理条件〕
上記の製造工程3における熱処理の実施条件を詳しく調べるために、以下の2つの実験a.b.を行った。
《a.温度依存性の実験》
本実験は、上記の<1:半導体発光素子100の製造工程>及び<2:発光ダイオード200の組み立て工程>に従って製造された発光ダイオード200について、その後の熱処理工程における処理雰囲気の温度(℃)と熱処理時間(hr)との関係を調査したものである。
【0043】
図3は、本実験の結果を示す表である。本表中の○印は、この熱処理工程後に行った高負荷耐久試験(高温、高湿、大電流、長時間の駆動試験)の結果、発光特性に変化がなかったことを示している。本実験は、熱処理を相対湿度90%の雰囲気中でそれぞれ行なった。
【0044】
図3の実験結果を片対数グラフにプロットしたものを図4に示す。本グラフから判るように、熱処理後の発光特性の変化の有無の境界を示すグラフは、必要とされる熱処理時間が温度の上昇に伴い単調に減少するいわゆる単調減少関数になっている。これらの実験結果より、次のことが結論できる。
1)熱処理温度を60℃から100℃に近づける程、熱処理時間を短くすることができる。例えば、丸2(60℃)の場合では、約500時間(約3週間)を本熱処理に要したが、丸4(85℃)の場合では、2日(約50時間)で本熱処理を完了させることができた。
2)熱処理温度は、60℃以上が望ましい。これは、熱処理温度が60℃を下回ると、急激に熱処理時間を長く要する様になるか、或いは、熱処理の効果が十分には得られなくなるからである。
【0045】
《b.湿度依存性の実験》
本実験は、上記の<1:半導体発光素子100の製造工程>及び<2:発光ダイオード200の組み立て工程>に従って製造された発光ダイオード200について、その後の熱処理工程における処理雰囲気の湿度(相対湿度(%)及び、絶対湿度(kPa))と熱処理時間(hr)との関係を調査したものである。
【0046】
図5は、本実験の結果を示す表である。本表中の○印は、上記の実験a.と同様に、上記の高負荷耐久試験(検査)の結果を示したものである。本実験は、熱処理を85℃の雰囲気中でそれぞれ行なった。
【0047】
図5の実験結果を絶対湿度(kPa)に換算して、熱処理(吸湿処理)に必要な最小時間をプロットしたグラフを図6に示す。ただし、本グラフ中には、上記の実験a.において熱処理時間が200時間未満でも発光特性に変化がなかった場合(丸3、丸4)の最小時間についても合わせて記載した。
本グラフから判るように、熱処理後の発光特性の変化の有無の境界を示すグラフは、単調減少関数になっている。これらの実験結果より、次のことが結論できる。
【0048】
1)上記の高負荷耐久試験で安定した発光特性を得るための熱処理時間T〔hr〕は、次式(1)に従う。
【数1】
T≧−1.7H+124 …(1)
ただし、ここで、H〔kPa〕は、熱処理雰囲気の絶対湿度である。
2)熱処理雰囲気の絶対湿度は、10kPa以上が望ましい。これは、絶対湿度が10kPaを下回ると、熱処理時間を長く要するか、或いは、熱処理の効果が十分には得られなくなるからである。
3)熱処理雰囲気の絶対湿度は、50kPa以上が、更により望ましい。絶対湿度を50kPa以上とすれば、更に短い時間で本熱処理を完了させることも可能である。
【0049】
尚、上記の実験a.b.では、1気圧の雰囲気中で熱処理を行ったが、熱処理の雰囲気を1気圧よりも高い気圧に加圧すれば、より高温で高湿の雰囲気が得られるため、上記の実験a.b.よりも更に短い時間で本発明の熱処理を完了させることが可能となる。
【図面の簡単な説明】
【図1】 本発明の熱処理に供すべき発光ダイオードの構成例を示した構成図。
【図2】 本発明の熱処理に供すべき発光ダイオードの主要部分を構成する化合物半導体発光素子の構成例を示した模式的断面図。
【図3】 本発明の熱処理における温度依存性を調べる実験の結果を示す表。
【図4】 本発明の熱処理における温度依存性を調べる実験の結果を示すグラフ。
【図5】 本発明の熱処理における湿度依存性を調べる実験の結果を示す表。
【図6】 本発明の熱処理における湿度依存性を調べる実験の結果を示すグラフ。
【符号の説明】
100 … 半導体発光素子
101 … サファイヤ基板
102 … AlNバッファ層
103 … n型のGaN層
104 … n型のGaNクラッド層
105 … 発光層
106 … p型のAlGaNクラッド層
107 … p型のGaNコンタクト層
110 … 薄膜正電極
111 … 薄膜正電極第1層
112 … 薄膜正電極第2層
120 … 厚膜正電極
121 … 厚膜正電極第1層
122 … 厚膜正電極第2層
123 … 厚膜正電極第3層
130 … 保護膜層
140 … 負電極
200 … 発光ダイオード
201,202 … リード
204,205 … ワイヤ
206 … 絶縁性樹脂

Claims (4)

  1. 電極及び保護膜層を有する半導体発光素子が絶縁性樹脂で封止され、前記絶縁性樹脂が高温下で硬化処理される半導体発光素子の製造方法であって、
    前記半導体発光素子を前記硬化処理後に、60℃以上であって、高湿の雰囲気中で熱処理する
    ことを特徴とする半導体発光素子の製造方法。
  2. 前記高湿の雰囲気中の湿度範囲は、絶対湿度で10kPa以上であることを特徴とする請求項1に記載の半導体発光素子の製造方法。
  3. 前記高湿の雰囲気中の湿度範囲は、絶対湿度で50kPa以上であることを特徴とする請求項1に記載の半導体発光素子の製造方法。
  4. 前記熱処理を1気圧以上の雰囲気中で行うことを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体発光素子の製造方法。
JP18189799A 1999-06-28 1999-06-28 半導体発光素子の製造方法 Expired - Fee Related JP3675234B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP18189799A JP3675234B2 (ja) 1999-06-28 1999-06-28 半導体発光素子の製造方法
US09/599,556 US6335212B1 (en) 1999-06-28 2000-06-23 Method of fabricating a semiconductor light-emitting element
US09/988,060 US20020056847A1 (en) 1999-06-28 2001-11-16 Semiconductor light-emitting element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18189799A JP3675234B2 (ja) 1999-06-28 1999-06-28 半導体発光素子の製造方法

Publications (2)

Publication Number Publication Date
JP2001015807A JP2001015807A (ja) 2001-01-19
JP3675234B2 true JP3675234B2 (ja) 2005-07-27

Family

ID=16108804

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18189799A Expired - Fee Related JP3675234B2 (ja) 1999-06-28 1999-06-28 半導体発光素子の製造方法

Country Status (2)

Country Link
US (2) US6335212B1 (ja)
JP (1) JP3675234B2 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1321339A (zh) * 1999-09-06 2001-11-07 日本板硝子株式会社 自扫描型发光装置的掩模图形设计方法
US7319247B2 (en) * 2000-04-26 2008-01-15 Osram Gmbh Light emitting-diode chip and a method for producing same
DE10051465A1 (de) * 2000-10-17 2002-05-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterbauelements auf GaN-Basis
CN1292494C (zh) * 2000-04-26 2006-12-27 奥斯兰姆奥普托半导体有限责任公司 发光半导体元件及其制造方法
TWI289944B (en) * 2000-05-26 2007-11-11 Osram Opto Semiconductors Gmbh Light-emitting-diode-element with a light-emitting-diode-chip
JP4581198B2 (ja) * 2000-08-10 2010-11-17 ソニー株式会社 窒化物化合物半導体層の熱処理方法及び半導体素子の製造方法
US7915085B2 (en) * 2003-09-18 2011-03-29 Cree, Inc. Molded chip fabrication method
KR100631981B1 (ko) * 2005-04-07 2006-10-11 삼성전기주식회사 수직구조 3족 질화물 발광 소자 및 그 제조 방법
US20070235872A1 (en) * 2006-03-28 2007-10-11 Ping-Chang Wu Semiconductor package structure
US9196799B2 (en) * 2007-01-22 2015-11-24 Cree, Inc. LED chips having fluorescent substrates with microholes and methods for fabricating
US9024349B2 (en) * 2007-01-22 2015-05-05 Cree, Inc. Wafer level phosphor coating method and devices fabricated utilizing method
US8232564B2 (en) 2007-01-22 2012-07-31 Cree, Inc. Wafer level phosphor coating technique for warm light emitting diodes
US9159888B2 (en) * 2007-01-22 2015-10-13 Cree, Inc. Wafer level phosphor coating method and devices fabricated utilizing method
TWI492412B (zh) * 2007-09-07 2015-07-11 Cree Inc 晶圓級磷光體塗佈方法及使用該方法製造之裝置
US9041285B2 (en) 2007-12-14 2015-05-26 Cree, Inc. Phosphor distribution in LED lamps using centrifugal force
US8167674B2 (en) 2007-12-14 2012-05-01 Cree, Inc. Phosphor distribution in LED lamps using centrifugal force
US8878219B2 (en) * 2008-01-11 2014-11-04 Cree, Inc. Flip-chip phosphor coating method and devices fabricated utilizing method
US8637883B2 (en) 2008-03-19 2014-01-28 Cree, Inc. Low index spacer layer in LED devices
JP5115425B2 (ja) * 2008-09-24 2013-01-09 豊田合成株式会社 Iii族窒化物半導体発光素子
CN102339938A (zh) * 2010-07-20 2012-02-01 隆达电子股份有限公司 发光二极管的封装结构
US10546846B2 (en) 2010-07-23 2020-01-28 Cree, Inc. Light transmission control for masking appearance of solid state light sources
CN102456803A (zh) * 2010-10-20 2012-05-16 展晶科技(深圳)有限公司 发光二极管封装结构
US9166126B2 (en) 2011-01-31 2015-10-20 Cree, Inc. Conformally coated light emitting devices and methods for providing the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5476884A (en) * 1989-02-20 1995-12-19 Toray Industries, Inc. Semiconductor device-encapsulating epoxy resin composition containing secondary amino functional coupling agents
US5514627A (en) * 1994-01-24 1996-05-07 Hewlett-Packard Company Method and apparatus for improving the performance of light emitting diodes

Also Published As

Publication number Publication date
JP2001015807A (ja) 2001-01-19
US20020056847A1 (en) 2002-05-16
US6335212B1 (en) 2002-01-01

Similar Documents

Publication Publication Date Title
JP3675234B2 (ja) 半導体発光素子の製造方法
JP3567790B2 (ja) Iii族窒化物系化合物半導体発光素子
US8629474B2 (en) Light emitting device and method of manufacturing the same
JP3344257B2 (ja) 窒化ガリウム系化合物半導体及び素子の製造方法
TWI463693B (zh) 以GaN為基之半導體發光裝置及其製造方法
JP3705016B2 (ja) 透光性電極用膜及びiii族窒化物系化合物半導体素子
KR101257572B1 (ko) 반도체 발광 소자
JP3612985B2 (ja) 窒化ガリウム系化合物半導体素子及びその製造方法
JP2002016311A (ja) 窒化ガリウム系発光素子
JP2005277374A (ja) Iii族窒化物系化合物半導体発光素子及びその製造方法
US20080248639A1 (en) Method for forming electrode for group III nitride based compound semiconductor and method for manufacturing p-type group III nitride based compound semiconductor
JP5166594B1 (ja) 半導体発光素子
US20070243414A1 (en) Positive Electrode Structure and Gallium Nitride-Based Compound Semiconductor Light-Emitting Device
WO2009078574A1 (en) Light emitting device and method of manufacturing the same
JP5287837B2 (ja) 窒化ガリウム系化合物半導体発光素子およびその負極
JP3703975B2 (ja) 窒化ガリウム系化合物半導体発光素子
JP2000188421A (ja) Iii族窒化物系化合物半導体素子
JP3836245B2 (ja) 窒化ガリウム系化合物半導体素子
JP3480297B2 (ja) 半導体素子
JP3705637B2 (ja) 3族窒化物半導体発光素子及びその製造方法
JP5434343B2 (ja) Ito電極の形成方法、半導体素子のito電極及びito電極を備えた半導体素子
JP3712870B2 (ja) 窒化ガリウム系化合物半導体発光素子
JP2003309289A (ja) 窒化物系半導体発光素子およびその製造方法
JP3436152B2 (ja) GaN系の半導体素子
JP2001339101A (ja) 窒化ガリウム系化合物半導体素子

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040210

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040407

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050118

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050131

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050412

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050425

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080513

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090513

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100513

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100513

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110513

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110513

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120513

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130513

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140513

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees