JP3671432B2

JP3671432B2 - Nonvolatile memory and manufacturing method thereof

Info

Publication number: JP3671432B2
Application number: JP10143694A
Authority: JP
Inventors: 陽田中
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-05-17
Filing date: 1994-05-17
Publication date: 2005-07-13
Anticipated expiration: 2020-07-13
Also published as: JPH07312394A

Description

【０００１】
【産業上の利用分野】
この発明は、不揮発性メモリ及びその製造方法に関し、さらに詳しくは、フラッシュＥＥＰＲＯＭ（一括消去型電気的消去及び書き込み可能な読み出し専用メモリ）あるいはＥＥＰＲＯＭの構造とその製造方法に関する。
【０００２】
【従来の技術】
従来、この種の不揮発性メモリとしては、例えば図６に概略を示すようなフラッシュＥＥＰＲＯＭが知られている。このメモリは、シリコン基板１の表面にトンネル酸化膜２が形成され、その上に、浮遊ゲート３、シリコン酸化膜４、コントロールゲート５が形成されると共に、イオン注入によりシリコン基板１にソース拡散層１Ａ，ドレイン拡散層１Ｂが形成されている。浮遊ゲート３への電子注入、引き抜き（書き換え）を行う方式として、Ｆ／Ｎ（Fowler/Nordheim）トンネリングを用いることによりデータの書き込み消去を行うため、この方式はＦ／Ｎ方式と称されている。
【０００３】
このメモリの書き換えの様子を図６に示すメモリセルを用いて説明すると、浮遊ゲート３へ電子を注入するはコントロールゲート５にＶpp（通常〜２０Ｖ）を印加し、またソース，ドレイン拡散層１Ａ，１Ｂはグランドに接地する。このときトンネル酸化膜２に（Ｖpp−Ｑ／Ｃcf）×Ｃcf／Ｃ_Tの電圧が加わり、これによりＦ／Ｎ電流が流れて注入が行われる。ここで、Ｑは浮遊ゲート３に蓄積されている電荷量、図７に示す各容量を用いて、Ｃ_T＝Ｃcf＋Ｃsf＋Ｃbf＋Ｃdfとなる。また、Ｃcf／Ｃ_Tは、カップリングレシオと呼ばれている。一方、電子引き抜きの場合は、注入とは逆にコントロールゲート５を−Ｖppとなし、ソース，ドレイン拡散層１Ａ，１Ｂ及びシリコン基板１を接地することで行われる。
【０００４】
【発明が解決しようとする課題】
しかしながら、このような方式では、大きな電流駆動を必要としないために、Ｖppは内部昇圧で充分まかなえるという利点はあるものの、〜２０Ｖと比較的高い電圧を取り扱う必要があるため、周辺回路に大きな負担をかけるという問題があった。この問題の一つの解決策としては、カップリングレシオＣcf／Ｃ_Tを大きくする方法があるが、これは従来構造では、Ｃcfを大きくすることを意味し、このことは、同じＱに対して読み出し時のしきい値シフト△Ｖth＝Ｑ／Ｃcfを小さくすることを意味し、本質的な改善策とはなっていないものであった。
【０００５】
本発明が解決しようとする課題は、低電圧での書き換えが可能な不揮発性メモリを得るには、どのような手段を講じればよいかという点にある。
【０００６】
【課題を解決するための手段】
そこで、この発明は、半導体基体上に、素子間分離膜と、トンネル酸化膜としての第１ゲート酸化膜が素子間分離膜を除く全面に形成され、前記素子間分離膜の両脇の半導体基体中に低不純物濃度のソース拡散層と、書き換えゲートとが形成され、前記ソース拡散層と素子間分離膜と書き換えゲートに亙るように浮遊ゲートが形成され、且つ、前記浮遊ゲートの一端がソース・ドレイン間に位置するように形成され、前記浮遊ゲートの上に第２ゲート絶縁膜を介してコントロールゲートが形成され、且つ、前記コントロールゲートの一端部は、前記浮遊ゲートの一端側壁部を第２ゲート絶縁膜を介して覆って形成され、前記半導体基体のコントロールゲートの一端側に高不純物濃度のドレイン拡散層が形成されている不揮発性メモリであって、読み出しを行うためのＶｃｃ電圧印加電極は前記コントロールゲートであり、書き換えを行うための比較的高いＶｐｐ電圧印加電極は、前記コントロールゲートと前記浮遊ゲートと容量結合する前記半導体基体中に形成されたソース拡散層及びドレイン拡散層であり、前記書き換えは、前記コントロールゲートとソース拡散層及びドレイン拡散層に前記比較的高いＶｐｐ電圧を印加すると共に書き換えゲートに０Ｖを印加することにより、半導体基体から書き換えゲート側の第１ゲート酸化膜をとおして浮遊ゲートに電子注入することで行われることを特徴としている。
【０００７】
そして、このような不揮発性メモリを製造する手段としては、半導体基体表面に素子間分離膜を形成し、該半導体基体にイオン注入を行って、該素子間分離膜によって分離されるソース拡散層と書き換え電極不純物層とを形成する工程と、該ソース拡散層と書き換え電極不純物層が形成された半導体基体表面に第１ゲート酸化膜を形成し、その後、該第１ゲート酸化膜上に第１ポリシリコン膜を堆積させ、該第１ポリシリコン膜が前記ソース拡散層及び書き換え電極不純物層を覆い、且つ該第１ポリシリコン膜の一端がソース・ドレイン間に位置するようにパターニングする工程と、該第１ポリシリコン膜の上に第２ゲート酸化膜を形成し、その上に第２ポリシリコン膜を堆積させ、該第２ポリシリコン膜、第２ゲート酸化膜及び第１ポリシリコン膜をパターニングして浮遊ゲートとコントロールゲートとを形成する工程と、その後、イオン注入を行って、該半導体基体にドレイン拡散層を形成する工程と、を備えることを特徴としている。
【０００８】
【作用】
この発明においては、書き換え時の高電圧印加電極を二つ以上形成したことにより、書き換えは、これらの電極のすべてにＶppを印加することにより行うことができる。また、このとき、カップリングレシオは、（Ｃcf₁＋Ｃcf₂）／（Ｃcf₁＋Ｃcf₂＋Ｃsf＋Ｃbf＋Ｃdf）となる。なお、Ｃcf₁は一方のコントロールゲートとの容量、Ｃcf₂は他方のコントロールゲートとの容量、Ｃsfはソースとの容量、Ｃbfは基板との容量、Ｃdfはドレインとの容量を表している。一方、読み出しを行う場合、従来メモリでは、１つのコントロールゲートに通常電圧Ｖccを印加し、しきい値シフト△Ｖth＝Ｑ／Ｃcfから、１または０を判定している。これに対し、本発明では、Ｖccは２つ以上あるコントロールゲート等のうちいずれかにのみ印加し、他のものは０Ｖとしておく。これにより、例えば、Ｑcf₁＝Ｑcf₂＝Ｃcf／２であるならば、同じ△Ｖthを得るための蓄積電荷量Ｑは従来のメモリの半分で済み、この分、印加電圧を低くしても同じ書き換え時間内に同じ△Ｖthを得るための蓄積電荷の注入が可能となる。なお、この読み出し時のカップリングレシオは、Ｃcf₁／（Ｃcf₂＋Ｃsf＋Ｃbf＋Ｃdf）であり、書き換え時のカップリングレシオに比べてＣcf₂／（Ｃcf₁＋Ｃcf₂＋Ｃsf＋Ｃbf＋Ｃdf）だけ小さくなる。
【０００９】
また、高電圧印加電極の一つが半導体基体中に形成された不純物拡散層であって、浮遊ゲートと容量結合するものであれば、コントロールゲートを分割したものを用いた場合と同様である。このように、書き換え時と、読み出し時のカップリングレシオを変化させることにより、読み出し時のしきい値シフト△Ｖthを見掛け上大きくし、低い印加電圧により充分早い時間内での書き換えが可能となり、読み出しに充分必要な△Ｖthを得る作用がある。このため、周辺回路部の負担を軽減する作用を奏する。
【００１０】
【実施例】
以下、この発明に係る不揮発性メモリ及びその製造方法の詳細を図面に示す各実施例に基づいて説明する。なお、各実施例は、フラッシュＥＥＰＲＯＭにおいてＦ／Ｎ方式を用いる例に本発明を適用したものである。そして、充分早い時間内に電子の浮遊ゲートへの注入、引き抜き（書き換え）を行おうとした場合に、高い印加電圧が必要となり、周辺回路に大きな負担をかけてしまう問題を解決するために、書き換え時の高電圧印加電極を２つ以上に分散した構造とした。そして、書き換え時と、読み出し時のカップリングレシオを変化させることにより、読み出し時のしきい値シフト△Ｖthを見掛け上大きくし、低い印加電圧でも読み出しに充分必要な△Ｖthを得ることができるようにしたものである。これにより、低い印加電圧で充分早い時間内の書き換えが可能となると共に、周辺回路部の負担を大幅に軽減させるようにしたものである。
【００１１】
（実施例１）
まず、図１（Ａ）及び（Ｂ）を用いて、本実施例の不揮発メモリの構造及び原理を説明する。図１（Ａ）に示すように、半導体基体としてのＰ型のシリコン基板１１の表面にトンネル酸化膜１２が形成されている。そして、トンネル酸化膜１２の上には、ポリシリコンでなる浮遊ゲート１３が形成され、浮遊ゲート１３の上にはシリコン酸化膜１４が形成されている。また、シリコン酸化膜１４の上には、２つの互いに独立した第１コントロールゲート１５Ａと第２コントロールゲート１５Ｂとがポリシリコンで形成されている。さらに、これらのゲート部の両脇に位置するシリコン基板１１には、ソース拡散層１１Ａ、ドレイン拡散層１１Ｂが形成されている。
【００１２】
このような構造において、各電極の浮遊ゲート１３に対する容量は、図１（Ｂ）に示す通りである。本実施例では、コントロールゲートが第１コントロールゲート１５Ａと第２コントロールゲート１５Ｂとに２分割されている。このメモリにおいて書き換えを行う場合、第１コントロールゲート１５Ａと第２コントロールゲート１５Ｂとに同時に±Ｖppを印加することにより行う。このとき、カップリングレシオは、（Ｃcf₁＋Ｃcf₂）／（Ｃcf₁＋Ｃcf₂＋Ｃsf＋Ｃbf＋Ｃdf）となる。
【００１３】
一方、読み出しを行う場合、従来メモリでは、１つのコントロールゲートに通常電圧Ｖccを印加し、しきい値シフト△Ｖth＝Ｑ／Ｃcfから、１または０を判定している。これに対し、本実施例では、Ｖccは２つあるコントロールゲートのうちいずれかにのみ印加し、もう一方は０Ｖとしておく。これにより、例えば、Ｑcf₁＝Ｑcf₂＝Ｃcf／２であるならば、同じ△Ｖthを得るための蓄積電荷量Ｑは従来のメモリの半分で済み、この分、印加電圧を低くしても同じ書き換え時間内に同じ△Ｖthを得るための蓄積電荷の注入が可能となる。なお、この読み出し時のカップリングレシオは、Ｃcf₁／（Ｃcf₂＋Ｃsf＋Ｃbf＋Ｃdf）であり、書き換え時のカップリングレシオに比べてＣcf₂／（Ｃcf₁＋Ｃcf₂＋Ｃsf＋Ｃbf＋Ｃdf）だけ小さくなる。
【００１４】
本実施例は、上記構成としたことにより、低電圧での書き換えが可能となり、またこのように低電圧動作であるために、所謂ディスターブ耐性が向上する。
【００１５】
（実施例２）
本実施例は、上記した実施例１における２つのコントロールゲートのうちの一方がシリコン基板中の拡散層である構造としたものである。図２（Ａ）は、本実施例の要部断面説明図である。同図に示すように、Ｐ型のシリコン基板２１の表面に、素子間分離膜２２と、トンネル酸化膜としての第１ゲート酸化膜２３が形成されている。そして、素子間分離膜２２の両脇のシリコン基板２１中に低不純物濃度のソース拡散層２１Ａと、書き換えゲート２１Ｃとが形成されている。また、浮遊ゲート２４がソース拡散層２１Ａと素子間分離膜２２と書き換えゲート２１Ｃに亙るように形成され、この浮遊ゲート２４の上に第２ゲート絶縁膜２５を介してコントロールゲート２６が形成されている。なお、このコントロールゲート２６の一端部は、浮遊ゲート２４の一端側壁部を第２ゲート絶縁膜２５を介して覆い、且つソース・ドレイン間の第１ゲート酸化膜２３のドレイン側の一部を覆っている。そして、コントロールゲート２６の一端側に、高不純物濃度のドレイン拡散層２１Ｂが形成されている。
【００１６】
このような構造での浮遊ゲート２４への電子注入するには、コントロールゲート２６、ソース拡散層２１Ａ及びドレイン拡散層２１ＢにＶpp′を、書き換えゲート２１Ｃに０Ｖを、印加することにより、書き換えゲート２１Ｃ側の第１ゲート酸化膜２３から行う。図２（Ｂ）に浮遊ゲート２４に対する各電極の容量を示す。このとき、書き換えゲート２１Ｃの第１ゲート酸化膜２３には、Ｖpp′×（Ｃdf＋Ｃbf＋Ｃsf＋Ｃcf）／（Ｃdf＋Ｃbf＋Ｃsf＋Ｃwf＋Ｃcf）の電圧が掛かり、Ｃwf≪Ｃdf＋Ｃbf＋Ｃsf＋Ｃcfであるから、Ｖpp′のほとんどが第１ゲート酸化膜２３に掛かることになる。一方、読み出しは、コントロールゲート２６にＶccを、ソース拡散層２１Ａに０Ｖを、ドレイン拡散層２１Ｂに１Ｖを、印加すればよい。これによって、注入された電子量がＱであるとするならば、Ｑ／ＣｃｆのＶthのシフトが得られる。
【００１７】
本実施例においては、上記実施例１と同様に、低電圧での書き換えが可能となり、このような低電圧動作であるために、ドレインディスターブ耐性、ゲートディスターブ耐性を向上させることができる。
【００１８】
次に、本実施例のフラッシュＥＥＰＲＯＭの製造方法を、図３〜図５を用いて説明する。
【００１９】
まず、図３（Ａ）に示すように、Ｐ型のシリコン基板２１の表面に、ＬＯＣＯＳ技術を用いて、素子間分離膜２２を形成する。次に、図３（Ｂ）に示すように、レジストＲをリソグラフィー技術を用いてパターニングした後、このレジストを及び素子間分離膜２２を注入マスクとしてリン（Ｐ）を注入エネルギーが５０ＫｅＶで、ドーズ量が１×１０¹⁴／ｃｍ²となるようにイオン注入し、低濃度のソース拡散層２１Ａと書き換えゲート２１Ｃとを形成する。次に、図３（Ｃ）に示すようにレジストＲを剥離した後、例えばドライＯ₂酸化により、トンネル酸化膜としての第１ゲート酸化膜２３を１０ｎｍ程度の膜厚に形成する。
【００２０】
その後、図４（Ａ）に示すように、全面にポリシリコン膜２４ＡをＣＶＤ法にて、膜厚１００ｎｍ程度堆積させる。そして、このポリシリコン膜２４Ａが、ソース拡散層２１Ａ及び書き換えゲート２１Ｃを覆い、且つこのポリシリコン膜２４Ａの一端部がソース・ドレイン間に位置するように、図４（Ｂ）に示すようにパターニングする。次に、このポリシリコン膜２４Ａの上に、順次、シリコン酸化膜（膜厚１０ｎｍ）、シリコン窒化膜（１０ｎｍ）、シリコン酸化膜（５ｎｍ）をＣＶＤ法にて堆積させて第２ゲート絶縁膜２５を形成する。その後、図４（Ｃ）に示すように、全面にポリシリコン膜２６Ａを、ＣＶＤ法にて膜厚が１００ｎｍ程度になるように堆積させる。
【００２１】
次いで、このポリシリコン膜２６Ａ、第２ゲート絶縁膜２５、及びポリシリコン膜２４Ａを図５（Ａ）に示すようにパターニングして、浮遊ゲート２４及びコントロールゲート２６を形成する。その後、コントロールゲート２６の一端側のシリコン基板２１中にヒ素（Ａｓ）を、注入エネルギーが２５ＫｅＶで、ドーズ量が２×１０¹⁵／ｃｍ²となるようにイオン注入を行い、ドレイン拡散層２１Ｂを形成する。
【００２２】
その後は、通常の工程に従って、層間絶縁膜２７を堆積させた後、コンタクトホールを形成し、アルミ電極２８などを形成して、本実施例のフラッシュＥＥＰＲＯＭが完成する。
【００２３】
以上、各実施例について説明したが、この発明はこれらに限定されるものではなく、構成の要旨に付随する各種の設計変更が可能である。例えば、上記各実施例は、本発明をフラッシュＥＥＰＲＯＭに適用して説明したが、ＥＥＰＲＯＭに適用することも勿論可能である。
【００２４】
また、上記実施例２においては、コントロールゲート２６をソース・ドレイン間で第１ゲート酸化膜２３上に積層させたが、浮遊ゲート２４上に載せた構造としてもよい。
【００２５】
【発明の効果】
以上の説明から明らかなように、この発明によれば、低電圧での書き換えが可能な不揮発性メモリを実現する効果がある。また、低電圧動作が可能となるため、ディスターブ耐性を向上させる効果がある。
【図面の簡単な説明】
【図１】（Ａ）は本発明の実施例１を示す要部断面図、（Ｂ）は実施例１における浮遊ゲートに対する各電極の容量を示す回路図。
【図２】（Ａ）は本発明の実施例２を示す要部断面図、（Ｂ）は実施例２における浮遊ゲートに対する各電極の容量を示す回路図。
【図３】（Ａ）〜（Ｃ）は本発明の実施例２の製造工程を示す要部断面図。
【図４】（Ａ）〜（Ｃ）は本発明の実施例２の製造工程を示す要部断面図。
【図５】（Ａ）及び（Ｂ）は本発明の実施例２の製造工程を示す要部断面図。
【図６】従来のフラッシュＥＥＰＲＯＭの構造を示す要部断面図。
【図７】従来のフラッシュＥＥＰＲＯＭにおけるコントロールゲートに対する各電極の容量を示す回路図。
【符号の説明】
１１…シリコン基板
１１Ａ…ソース拡散層
１１Ｂ…ドレイン拡散層
１２…トンネル酸化膜
１３…浮遊ゲート
１４…シリコン酸化膜
１５Ａ…第１コントロールゲート
１５Ｂ…第２コントロールゲート
２１…シリコン基板
２１Ａ…ソース拡散層
２１Ｂ…ドレイン拡散層
２１Ｃ…書き換えゲート
２２…素子間分離膜
２３…第１ゲート酸化膜
２４…浮遊ゲート
２５…第２ゲート絶縁膜
２６…コントロールゲート[0001]
[Industrial application fields]
The present invention relates to a nonvolatile memory and a manufacturing method thereof, and more particularly, to a structure of a flash EEPROM (a read-only memory capable of batch erasing electrical erasing and writing) or an EEPROM and a manufacturing method thereof.
[0002]
[Prior art]
Conventionally, for example, a flash EEPROM as schematically shown in FIG. 6 is known as this type of nonvolatile memory. In this memory, a tunnel oxide film 2 is formed on the surface of a silicon substrate 1, a floating gate 3, a silicon oxide film 4 and a control gate 5 are formed thereon, and a source diffusion layer is formed on the silicon substrate 1 by ion implantation. 1A and a drain diffusion layer 1B are formed. As a method for injecting and extracting (rewriting) electrons into the floating gate 3, data is written and erased by using F / N (Fowler / Nordheim) tunneling. This method is called an F / N method. .
[0003]
The state of this memory rewrite will be described using the memory cell shown in FIG. 6. In order to inject electrons into the floating gate 3, Vpp (usually 20V) is applied to the control gate 5, and the source / drain diffusion layers 1A, 1B is grounded. At this time, a voltage of (Vpp−Q / Ccf) × Ccf / C _T is applied to the tunnel oxide film 2, whereby an F / N current flows and implantation is performed. Here, Q is C _T = Ccf + Csf + Cbf + Cdf using the amount of charge accumulated in the floating gate 3 and each capacitance shown in FIG. Ccf / C _T is called a coupling ratio. On the other hand, in the case of electron extraction, the control gate 5 is set to -Vpp, contrary to the injection, and the source / drain diffusion layers 1A and 1B and the silicon substrate 1 are grounded.
[0004]
[Problems to be solved by the invention]
However, such a system does not require a large current drive, so there is an advantage that Vpp can be sufficiently covered by internal boosting. There was a problem of applying. One solution to this problem is to increase the coupling ratio Ccf / C _T , which means increasing Ccf in the conventional structure, and this means reading for the same Q. This means that the threshold shift ΔVth = Q / Ccf at the time is reduced, and this is not an essential improvement measure.
[0005]
The problem to be solved by the present invention lies in what means should be taken to obtain a nonvolatile memory that can be rewritten at a low voltage.
[0006]
[Means for Solving the Problems]
Therefore, according to the present invention, an inter-element isolation film and a first gate oxide film as a tunnel oxide film are formed on the entire surface excluding the inter-element isolation film on the semiconductor base, and the semiconductor base on both sides of the inter-element isolation film. A low impurity concentration source diffusion layer and a rewrite gate are formed therein, a floating gate is formed so as to extend over the source diffusion layer, the inter-element isolation film, and the rewrite gate, and one end of the floating gate is connected to the source A control gate is formed between the drains , and a control gate is formed on the floating gate via a second gate insulating film, and one end of the control gate is connected to one end side wall of the floating gate. is formed over a gate insulating film, a non-volatile memory of the drain diffusion layer is formed of a high impurity concentration on the one end side of the control gate of said semiconductor body A Vcc voltage application electrode for reading is the control gate, and a relatively high Vpp voltage application electrode for rewriting is a source formed in the semiconductor substrate capacitively coupled to the control gate and the floating gate. The rewriting is a diffusion layer and a drain diffusion layer, and the rewriting is performed by applying the relatively high Vpp voltage to the control gate, the source diffusion layer and the drain diffusion layer and applying 0 V to the rewriting gate, thereby rewriting the gate from the semiconductor substrate. This is characterized by injecting electrons into the floating gate through the first gate oxide film on the side.
[0007]
As a means for manufacturing such a non-volatile memory, an element isolation film is formed on the surface of a semiconductor substrate, ion implantation is performed on the semiconductor substrate, and a source diffusion layer separated by the element isolation film and Forming a rewrite electrode impurity layer; forming a first gate oxide film on the surface of the semiconductor substrate on which the source diffusion layer and the rewrite electrode impurity layer are formed ; and then forming a first poly oxide on the first gate oxide film. Depositing a silicon film, patterning so that the first polysilicon film covers the source diffusion layer and the rewrite electrode impurity layer, and one end of the first polysilicon film is positioned between the source and drain; A second gate oxide film is formed on the first polysilicon film, a second polysilicon film is deposited thereon, and the second polysilicon film, the second gate oxide film, and the first polysilicon film are deposited. A step of patterning the con film to form a floating gate and a control gate, then, by ion implantation, is characterized by comprising a step of forming a drain diffusion layer on the semiconductor substrate.
[0008]
[Action]
In the present invention, since two or more high voltage application electrodes are formed at the time of rewriting, the rewriting can be performed by applying Vpp to all of these electrodes. At this time, the coupling ratio is (Ccf ₁ + Ccf ₂ ) / (Ccf ₁ + Ccf ₂ + Csf + Cbf + Cdf). Ccf ₁ represents the capacitance with one control gate, Ccf ₂ represents the capacitance with the other control gate, Csf represents the capacitance with the source, Cbf represents the capacitance with the substrate, and Cdf represents the capacitance with the drain. On the other hand, when reading is performed, in the conventional memory, the normal voltage Vcc is applied to one control gate, and 1 or 0 is determined from the threshold shift ΔVth = Q / Ccf. On the other hand, in the present invention, Vcc is applied only to one of two or more control gates, and the others are set to 0V. Thus, for example, if Qcf ₁ = Qcf ₂ = Ccf / 2, the accumulated charge amount Q for obtaining the same ΔVth is half that of the conventional memory, and this is the same even if the applied voltage is lowered. It is possible to inject accumulated charges for obtaining the same ΔVth within the rewriting time. The coupling ratio at the time of reading is Ccf ₁ / (Ccf ₂ + Csf + Cbf + Cdf), which is smaller by Ccf ₂ / (Ccf ₁ + Ccf ₂ + Csf + Cbf + Cdf) than the coupling ratio at the time of rewriting.
[0009]
Further, if one of the high voltage application electrodes is an impurity diffusion layer formed in the semiconductor substrate and is capacitively coupled to the floating gate, it is the same as the case where the control gate is divided. In this way, by changing the coupling ratio at the time of rewriting and at the time of reading, the threshold shift ΔVth at the time of reading is apparently increased, and rewriting within a sufficiently early time can be performed with a low applied voltage. There is an effect of obtaining ΔVth necessary for reading. For this reason, there exists an effect | action which reduces the burden of a peripheral circuit part.
[0010]
【Example】
The details of the nonvolatile memory and the method for manufacturing the same according to the present invention will be described below based on the embodiments shown in the drawings. In each of the embodiments, the present invention is applied to an example using the F / N method in a flash EEPROM. In order to solve the problem that a high applied voltage is required and a heavy load is applied to the peripheral circuit when an attempt is made to inject and extract (rewrite) electrons into the floating gate within a sufficiently early time. The structure was such that the high-voltage application electrode at the time was dispersed into two or more. Then, by changing the coupling ratio at the time of rewriting and at the time of reading, the threshold value shift ΔVth at the time of reading is apparently increased, and ΔVth necessary for reading can be obtained even with a low applied voltage. It is a thing. Thereby, rewriting within a sufficiently fast time can be performed with a low applied voltage, and the burden on the peripheral circuit section is greatly reduced.
[0011]
(Example 1)
First, the structure and principle of the nonvolatile memory of this embodiment will be described with reference to FIGS. As shown in FIG. 1A, a tunnel oxide film 12 is formed on the surface of a P-type silicon substrate 11 as a semiconductor substrate. A floating gate 13 made of polysilicon is formed on the tunnel oxide film 12, and a silicon oxide film 14 is formed on the floating gate 13. On the silicon oxide film 14, two independent first control gate 15A and second control gate 15B are formed of polysilicon. Further, a source diffusion layer 11A and a drain diffusion layer 11B are formed on the silicon substrate 11 located on both sides of these gate portions.
[0012]
In such a structure, the capacitance of each electrode with respect to the floating gate 13 is as shown in FIG. In this embodiment, the control gate is divided into two parts, a first control gate 15A and a second control gate 15B. When rewriting is performed in this memory, ± Vpp is simultaneously applied to the first control gate 15A and the second control gate 15B. At this time, the coupling ratio is (Ccf ₁ + Ccf ₂ ) / (Ccf ₁ + Ccf ₂ + Csf + Cbf + Cdf).
[0013]
On the other hand, when reading is performed, in the conventional memory, the normal voltage Vcc is applied to one control gate, and 1 or 0 is determined from the threshold shift ΔVth = Q / Ccf. On the other hand, in this embodiment, Vcc is applied to only one of the two control gates, and the other is set to 0V. Thus, for example, if Qcf ₁ = Qcf ₂ = Ccf / 2, the accumulated charge amount Q for obtaining the same ΔVth is half that of the conventional memory, and this is the same even if the applied voltage is lowered. It is possible to inject accumulated charges for obtaining the same ΔVth within the rewriting time. The coupling ratio at the time of reading is Ccf ₁ / (Ccf ₂ + Csf + Cbf + Cdf), which is smaller by Ccf ₂ / (Ccf ₁ + Ccf ₂ + Csf + Cbf + Cdf) than the coupling ratio at the time of rewriting.
[0014]
Since the present embodiment has the above-described configuration, it can be rewritten at a low voltage, and the so-called disturbance tolerance is improved because of the low voltage operation.
[0015]
(Example 2)
In this embodiment, one of the two control gates in the first embodiment is a diffusion layer in the silicon substrate. FIG. 2A is an explanatory cross-sectional view of a main part of the present embodiment. As shown in the figure, an inter-element isolation film 22 and a first gate oxide film 23 as a tunnel oxide film are formed on the surface of a P-type silicon substrate 21. A source diffusion layer 21A having a low impurity concentration and a rewrite gate 21C are formed in the silicon substrate 21 on both sides of the inter-element isolation film 22. A floating gate 24 is formed so as to extend over the source diffusion layer 21A, the inter-element isolation film 22 and the rewrite gate 21C, and a control gate 26 is formed on the floating gate 24 via a second gate insulating film 25. Yes. One end portion of the control gate 26 covers one end side wall portion of the floating gate 24 via the second gate insulating film 25 and a portion on the drain side of the first gate oxide film 23 between the source and drain. ing. A high impurity concentration drain diffusion layer 21 </ b> B is formed on one end side of the control gate 26.
[0016]
In order to inject electrons into the floating gate 24 in such a structure, Vpp 'is applied to the control gate 26, the source diffusion layer 21A and the drain diffusion layer 21B, and 0V is applied to the rewrite gate 21C, thereby rewriting gate 21C. The first gate oxide film 23 on the side is used. FIG. 2B shows the capacitance of each electrode with respect to the floating gate 24. At this time, a voltage of Vpp ′ × (Cdf + Cbf + Csf + Ccf) / (Cdf + Cbf + Csf + Cwf + Ccf) is applied to the first gate oxide film 23 of the rewrite gate 21C, and Cwf << Cdf + Cbf + Csf + Ccf is applied. It will hang. On the other hand, reading may be performed by applying Vcc to the control gate 26, 0V to the source diffusion layer 21A, and 1V to the drain diffusion layer 21B. As a result, if the amount of injected electrons is Q, a shift of Vth of Q / Ccf is obtained.
[0017]
In the present embodiment, similar to the first embodiment, rewriting with a low voltage is possible, and because of such a low voltage operation, drain disturb resistance and gate disturb resistance can be improved.
[0018]
Next, a method for manufacturing the flash EEPROM of this embodiment will be described with reference to FIGS.
[0019]
First, as shown in FIG. 3A, an inter-element isolation film 22 is formed on the surface of a P-type silicon substrate 21 using a LOCOS technique. Next, as shown in FIG. 3B, after patterning the resist R using a lithography technique, phosphorus (P) is implanted at a dose of 50 KeV using the resist and the inter-element isolation film 22 as an implantation mask. Ions are implanted so that the amount is 1 × 10 ¹⁴ / cm ² , thereby forming a low-concentration source diffusion layer 21A and a rewrite gate 21C. Next, after removing the resist R as shown in FIG. 3C, a first gate oxide film 23 as a tunnel oxide film is formed to a thickness of about 10 nm by, for example, dry O ₂ oxidation.
[0020]
Thereafter, as shown in FIG. 4A, a polysilicon film 24A is deposited on the entire surface by a CVD method to a thickness of about 100 nm. Then, the polysilicon film 24A covers the source diffusion layer 21A and the rewrite gate 21C, and is patterned as shown in FIG. 4B so that one end of the polysilicon film 24A is located between the source and the drain. To do. Next, a silicon oxide film (film thickness: 10 nm), a silicon nitride film (10 nm), and a silicon oxide film (5 nm) are sequentially deposited on the polysilicon film 24A by the CVD method to form the second gate insulating film 25. Form. Thereafter, as shown in FIG. 4C, a polysilicon film 26A is deposited on the entire surface by a CVD method so as to have a film thickness of about 100 nm.
[0021]
Next, the polysilicon film 26A, the second gate insulating film 25, and the polysilicon film 24A are patterned as shown in FIG. 5A to form the floating gate 24 and the control gate 26. Thereafter, arsenic (As) is ion-implanted into the silicon substrate 21 at one end of the control gate 26 so that the implantation energy is 25 KeV and the dose amount is 2 × 10 ¹⁵ / cm ² , and the drain diffusion layer 21B is formed. Form.
[0022]
Thereafter, an interlayer insulating film 27 is deposited according to a normal process, contact holes are formed, aluminum electrodes 28 and the like are formed, and the flash EEPROM of this embodiment is completed.
[0023]
Although the embodiments have been described above, the present invention is not limited to these embodiments, and various design changes accompanying the gist of the configuration can be made. For example, although the above embodiments have been described by applying the present invention to a flash EEPROM, it is of course possible to apply the present invention to an EEPROM.
[0024]
In the second embodiment, the control gate 26 is stacked on the first gate oxide film 23 between the source and the drain. However, the control gate 26 may be mounted on the floating gate 24.
[0025]
【The invention's effect】
As is apparent from the above description, according to the present invention, there is an effect of realizing a nonvolatile memory that can be rewritten at a low voltage. In addition, since the low voltage operation is possible, there is an effect of improving the disturbance tolerance.
[Brief description of the drawings]
FIG. 1A is a cross-sectional view of a main part showing Embodiment 1 of the present invention, and FIG. 1B is a circuit diagram showing capacitance of each electrode with respect to a floating gate in Embodiment 1;
2A is a cross-sectional view of an essential part showing Embodiment 2 of the present invention, and FIG. 2B is a circuit diagram showing capacitance of each electrode with respect to a floating gate in Embodiment 2. FIG.
FIGS. 3A to 3C are main part cross-sectional views illustrating manufacturing steps of Example 2 of the present invention. FIGS.
FIGS. 4A to 4C are main part cross-sectional views showing manufacturing steps of Embodiment 2 of the present invention. FIGS.
FIGS. 5A and 5B are main part cross-sectional views showing manufacturing steps of Example 2 of the present invention. FIGS.
FIG. 6 is a cross-sectional view of a main part showing the structure of a conventional flash EEPROM.
FIG. 7 is a circuit diagram showing the capacitance of each electrode with respect to a control gate in a conventional flash EEPROM.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 11 ... Silicon substrate 11A ... Source diffusion layer 11B ... Drain diffusion layer 12 ... Tunnel oxide film 13 ... Floating gate 14 ... Silicon oxide film 15A ... First control gate 15B ... Second control gate 21 ... Silicon substrate 21A ... Source diffusion layer 21B ... Drain diffusion layer 21C ... Rewrite gate 22 ... Interelement isolation film 23 ... First gate oxide film 24 ... Floating gate 25 ... Second gate insulating film 26 ... Control gate

Claims

On the semiconductor substrate, an inter-element isolation film and a first gate oxide film as a tunnel oxide film are formed on the entire surface excluding the inter-element isolation film,
A low impurity concentration source diffusion layer and a rewrite gate are formed in the semiconductor substrate on both sides of the inter-element isolation film;
A floating gate is formed so as to extend over the source diffusion layer, the element isolation film, and the rewrite gate, and one end of the floating gate is formed between the source and the drain,
A control gate is formed on the floating gate through a second gate insulating film, and one end of the control gate is formed by covering one end side wall of the floating gate through the second gate insulating film. ,
A non-volatile memory in which a drain diffusion layer having a high impurity concentration is formed on one end side of a control gate of the semiconductor substrate,
The Vcc voltage application electrode for reading is the control gate,
Relatively high Vpp voltage application electrodes for rewriting are a source diffusion layer and a drain diffusion layer formed in the semiconductor substrate capacitively coupled to the control gate and the floating gate,
In the rewriting, the relatively high Vpp voltage is applied to the control gate, the source diffusion layer and the drain diffusion layer and 0 V is applied to the rewriting gate, so that the first gate oxide film on the rewriting gate side is removed from the semiconductor substrate. A non-volatile memory, which is performed by injecting electrons into the floating gate.

Forming an element isolation film on the surface of the semiconductor substrate, and performing ion implantation on the semiconductor substrate to form a source diffusion layer and a rewrite electrode impurity layer separated by the element isolation film;
A first gate oxide film is formed on the surface of the semiconductor substrate on which the source diffusion layer and the rewrite electrode impurity layer are formed, and then a first polysilicon film is deposited on the first gate oxide film. Patterning so that the film covers the source diffusion layer and the rewrite electrode impurity layer, and one end of the first polysilicon film is positioned between the source and drain;
A second gate oxide film is formed on the first polysilicon film, a second polysilicon film is deposited thereon, and the second polysilicon film, the second gate oxide film, and the first polysilicon film are patterned. Forming a floating gate and a control gate;
Thereafter, ion implantation is performed to form a drain diffusion layer in the semiconductor substrate;
A method for manufacturing a non-volatile memory, comprising: