JP3667784B2

JP3667784B2 - Video signal processing device

Info

Publication number: JP3667784B2
Application number: JP03977394A
Authority: JP
Inventors: 一男石本; 透渡辺
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1994-03-10
Filing date: 1994-03-10
Publication date: 2005-07-06
Anticipated expiration: 2020-07-06
Also published as: JPH07250266A

Description

【０００１】
【産業上の利用分野】
本発明は、固体撮像素子から得られる映像信号をデジタルデータに変換して各種の信号処理を施す映像信号処理装置に関する。
【０００２】
【従来の技術】
ＣＣＤ固体撮像素子を用いたテレビカメラ等の撮像装置では、撮像素子にクロックパルスを与えて駆動する駆動回路と共に、撮像素子の出力に対して各種の信号処理を施して所定のフォーマットに従う映像信号を生成する映像信号処理回路が設けられる。このような映像信号処理回路の場合、各種処理の条件設定を簡素化するため、アナログ信号処理からデジタル信号処理への移行が進められている。特に、カラー映像信号を取り扱う際には、ホワイトバランスの調整や高輝度擬信号の抑圧等信号処理条件の設定項目が多くなり、信号処理のデジタル化によって条件設定を大幅に簡素化することができる。
【０００３】
図４は、映像信号処理の一部をデジタル化した撮像装置の構成を示すブロック図である。
撮像素子１は、行列配置された複数の受光画素を有し、各受光画素に発生する情報電荷が駆動クロックφ_V、φ_Hにより転送出力されて各受光画素の情報電荷量に対応した映像信号Ｙ_1(t)を１画面単位で出力する。また、カラー映像を得る際には、各受光画素がそれぞれ三原色（赤、緑、青）またはその補色（黄、マゼンダ、シアン）のカラーフィルタに対応付けられ、各受光画素に所定の色成分を表す情報電荷が蓄積される。タイミングパルス生成回路２は、基準クロックに基づいて水平走査周期及び垂直走査周期のタイミングパルスＶＤ、ＨＤを発生し、ドライバ３に与える。ドライバ３は、タイミングパルス発生回路２から供給されるタイミングパルスＶＤ、ＨＤに応答して固体撮像素子１に垂直転送及び水平転送のための多相の駆動クロックφ_V、φ_Hを供給する。これにより、撮像素子は、垂直走査の始まで１画面分の情報電荷の転送出力を開始すると共に、水平走査の始まりで１水平ラインの情報電荷の転送出力を開始することになる。
【０００４】
アナログ信号処理部４は、主に、撮像素子１から出力される映像信号Ｙ_1(t)に対するサンプリング処理、信号レベルの平均を一定に維持する利得制御処理及び映像信号の再生側での信号レベルに対する発光輝度の非線形性に対応させるためのガンマ補正処理を行い、映像信号Ｙ_2(t)を出力する。Ａ／Ｄ変換回路５は、アナログ信号処理部４から出力される映像信号Ｙ_2(t)をデジタルデータに変換し、各受光画素毎の映像情報に対応する映像データＹＤ₁を出力する。デジタル信号処理部６は、Ａ／Ｄ変換回路５から出力される映像データＹＤ₁に対し、色成分毎に分離する色分離処理、ホワイトバランス調整のための各色成分毎の増幅処理等を行い、映像データＹＤ₂を出力する。このデジタル信号処理部６においては、各種同期信号に対応したデータの合成も行われる。Ｄ／Ａ変換回路７は、デジタル信号処理部６から出力される映像データＹＤ₂をアナログ値に変換し、所定のフォーマットに従う映像信号Ｙ_3(t)を出力する。そして、制御マイコン８は、アナログ信号処理部４での利得制御の基準レベル設定やデジタル信号処理部６でのホワイトバランス制御の条件設定等を行う。同時に、制御マイコン８は、各信号処理部４、６から得られる信号レベル情報に基づいて、タイミングパルス生成回路２の動作タイミングを制御することにより、撮像素子１のアイリス制御を行う。撮像素子１のアイリス制御は、撮像素子１に１画面分の情報電荷が蓄積される時間を出力信号の平均レベルに応答して伸縮することにより実現される。
【０００５】
Ｄ／Ａ変換回路７から出力される映像信号Ｙ_3(t)は、図５に示すように、１水平ライン単位で連続しており、各水平ラインの信号の間には水平走査の帰線消去期間となる水平ブランキング期間が設定される。再生側において画面上に現れない水平ブランキング期間には、再生側の水平走査のタイミングを映像信号に同期させる水平同期信号が重畳され、カラー映像信号の場合には、さらにカラーバーストと称される色同期信号が重畳される。また、水平ラインの信号が水平走査線の数だけ連続すると、映像信号Ｙ_1(t)は次の画面に切り換わり、その切り換わりを示す期間には垂直走査の帰線消去期間となる垂直ブランキング期間が設定される。この垂直ブランキング期間にも、水平ブランキング期間と同様に、垂直同期信号や等価パルスが重畳されることになる。
【０００６】
【発明が解決しようとする課題】
アナログ信号処理部４及びデジタル信号処理部６からそれぞれ出力される映像信号Ｙ_2(t)及び映像データＹＤ₂は、各信号処理の過程において生じる遅延により、それぞれに入力される映像信号Ｙ_1(t)及び映像データＹＤ₁に対して一定期間のずれを有している。特に、映像信号処理のデジタル化が進むと、デジタル信号処理部６での処理項目が多くなり、映像データＹＤ₁に対する映像データＹＤ₂の遅延が大きくなる。このため、アナログ信号処理部４から出力される映像信号Ｙ_2(t)とＤ／Ａ変換回路７から出力される映像信号Ｙ_3(t)とで水平ブランキング期間が一致しなくなる。測定によれば、１４．３２ＭＨｚの基準クロックを用いたときで５μｓｅｃ程度の遅延を生じることが確認されており、ＮＴＳＣ方式では、水平走査期間（６３．５μｓｅｃ）の約１／１２の期間だけずれることになる。
【０００７】
映像信号Ｙ_2(t)と映像信号Ｙ_3(t)とで水平ブランキング期間が一致しなくなると、Ａ／Ｄ変換回路５またはＤ／Ａ変換回路７で生じるスイッチングノイズが各映像信号Ｙ_2(t)、Ｙ_3(t)に混入し易くなる。即ち、水平ブランキング期間内に重畳されている水平同期信号や色同期信号は、同一のパターンを繰り返すため、Ａ／Ｄ変換回路５及びＤ／Ａ変換回路７での変換動作の際のスイッチングノイズがパターンノイズとなり、映像信号Ｙ_2(t)、Ｙ_3(t)の映像成分に混入して再生画面の画質の劣化を招くことになる。さらには、各信号処理部４、６やタイミングパルス生成回路２において水平ブランキング期間内に設定される水平走査周期のタイミングパルスに起因して発生するノイズが映像信号の映像期間に混入し易くなる。尚、映像成分については、各水平ライン毎の規則性がないことから、Ａ／Ｄ変換回路５及びＤ／Ａ変換回路７による変換動作で生じるスイッチングノイズがパターンノイズとはならず、映像成分に混入しても再生画面の画質を大きく劣化させることはない。
【０００８】
そこで本発明は、水平ブランキング期間に発生するノイズが映像信号の映像期間に混入するのを防止した映像信号処理装置の提供を目的とする。
【０００９】
【課題を解決するための手段】
本発明は、上述の課題を解決するためのなされたもので、その特徴とするところは、水平走査及び垂直走査の各タイミングに対応して駆動される固体撮像素子の出力を取り込み、所定のフォーマットに従う映像信号を生成する映像信号処理装置において、水平ライン単位で連続する上記固体撮像素子の出力に対して第１の信号処理を施して第１の水平ブランキング期間及び第１の映像期間を含む第１の映像信号を得る第１の信号処理回路と、上記第１の映像信号をデジタル情報に変換して第１の映像データを得るＡ／Ｄ変換回路と、上記第１の映像データを少なくとも１水平ライン単位で記憶し、所定の期間経過した後に読み出して出力する記憶回路と、出力される上記第１の映像データに対して第２の信号処理を施して第２の映像データを得る第２の信号処理回路と、上記第２の映像データをアナログ値に変換して第２の水平ブランキング期間及び第２の映像期間を含む第２の映像信号を得るＤ／Ａ変換回路と、を備え、上記記憶回路が水平走査期間の整数倍の期間より上記第２の信号処理の期間分短く上記第１の映像データの出力を遅延させることにより、前記第２の水平ブランキング期間で発生するノイズが前記第１の映像期間に混入しないようにすることにある。
【００１０】
【作用】
本発明によれば、記憶回路が水平走査期間の整数倍の期間より上記第２の信号処理の期間分短く第１の映像データを遅延することで、第２の信号処理回路での信号処理過程での遅延が加えられた第２の映像データは、記憶回路で遅延される前の第１の映像データに対して水平走査期間の整数倍の期間遅れることになる。このため、Ａ／Ｄ変換回路に入力される第１の映像信号の水平ブランキング期間とＤ／Ａ変換回路から出力される第２の映像信号の水平ブランキング期間とが互いに一致し、各変換回路で生じるパターンノイズや、水平ブランキング期間に設定されるタイミング信号に起因するノイズが映像期間に混入しなくなる。
【００１１】
【実施例】
図１は、本発明の映像信号処理装置の構成を示すブロック図である。この図において、撮像素子１、タイミングパルス生成回路２及びドライバ３は図４と同一であり、タイミングパルス生成回路２から出力される垂直走査周期及び水平走査周期のタイミングパルスＶＤ、ＨＤに応答してドライバ３が駆動クロックφ_V、φ_Hを撮像素子１に与え、映像信号Ｙ_1(t)を得るように構成される。
【００１２】
アナログ信号処理部１１は、撮像素子１から出力される映像信号Ｙ_1(t)を取り込んでサンプリングした後、後述するアイリス／ゲイン制御回路１４からの指示に基づいてゲインを調整し、映像信号Ｙ_1(t)の平均レベルを一定範囲内に維持する。さらに、再生側での信号レベルに対する発光輝度の非線形性に対応させるようにガンマ補正を行い、所定のフォーマットに従う映像信号Ｙ_2(t)を出力する。Ａ／Ｄ変換回路１２は、映像信号Ｙ_2(t)を取り込んでデジタルデータに変換し、各データが撮像素子１の各受光画素の映像情報に対応する映像データＹＤ₁を出力する。ラインメモリ１３は、アナログデジタル変換回路１２から出力される映像データＹＤ₁を１水平ライン単位で記憶し、一定の期間経過した後に読み出して出力する。この読み出しのタイミングについては、後に詳述する。アイリス／ゲイン制御回路１４は、ラインメモリ１３から出力される映像データＹＤ₁を１画面単位で積分し、その積分値に基づいてタイミングパルス生成回路２にアイリスの制御指示を与えると共に、アナログ信号処理部１１にゲインの制御指示を与える。タイミングパルス生成回路２に与えられる制御指示によれば、映像データＹＤ₁の１画面分の積分値の増減に対応して撮像素子１の情報電荷の蓄積期間を伸縮制御する自動露光制御が実現される。アナログ信号処理部１１に与えられる制御指示によれば、映像データＹＤ₁の１画面分の積分値に対応して映像信号Ｙ_1(t)のゲインを可変設定する自動利得制御が実現される。
【００１３】
クランプ回路１５は、ラインメモリ１３から出力される映像データＹＤ₁の基準レベルをクランプし、その基準レベルと映像データＹＤ₁との差を取り出して出力する。色信号処理部１６は、まず映像データＹＤ₁を色成分（赤、緑、青）毎に分離し、各成分の色データ（Ｒ、Ｇ、Ｂ）に対して固有のゲイン係数を乗じてホワイトバランスを調整する。その後、マトリクス処理を経て色データ（Ｒ、Ｂ）から輝度データ（Ｙ）が差し引かれた色差データ（Ｒ−Ｙ、Ｂ−Ｙ）を生成し、エンコーダ回路１８に供給する。輝度信号処理部１７は、各色データ（Ｒ、Ｇ、Ｂ）を所定の割合〔Ｒ：３０％、Ｇ：５９％、Ｂ：１１％〕で合成して得られる輝度データ（Ｙ）に対して、輪郭補正、ガンマ補正等の処理を施し、エンコーダ回路１８に供給する。エンコーダ回路１８は、各色差データ（Ｒ−Ｙ、Ｂ−Ｙ）に対して平衡変調処理を施して搬送色データを生成し、この搬送色データを輝度信号処理部１７から供給される輝度データ（Ｙ）に加算することにより所定のテレビジョンフォーマットに対応した映像データＹＤ₂を出力する。また、エンコーダ回路１８では、色同期信号に対応した色同期データを加算することにより、映像データＹＤ₂の水平ブランキング期間に色同期信号を重畳させている。そして、Ｄ／Ａ変換回路１９は、エンコーダ回路１８から出力される映像データＹＤ₂をアナログ値に変換し、映像信号Ｙ_3(t)として出力する。このようにして得られる映像信号Ｙ_3(t)は、輝度信号に所定の色副搬送波により変調された色差信号が重畳され、水平ブランキング期間に色同期信号及び水平同期信号が重畳されている。尚、色信号処理部１６及び輝度信号処理部１７の処理動作については、ＮＴＣＳ方式の場合を例示しており、その他のテレビジョン方式では異なった処理動作となる。
【００１４】
ここで、ラインメモリ１３からの映像データＹＤ₁の読み出しは、映像データＹＤ₁が書き込まれるタイミングに対し、１水平走査期間よりクランプ回路１５の入力からエンコーダ回路１８の出力までに生じる遅延分だけ短い期間遅れたタイミングに設定される。即ち、クランプ回路１５に映像データＹＤ₁が入力されてからエンコーダ回路１８から映像データＹＤ₂が出力されるまでに生じる遅延と、ラインメモリ１３に映像データＹＤ₁が書き込まれてから読み出されるまでに生じる遅延とを合わせて１水平走査期間となるようにしている。従って、Ｄ／Ａ変換回路１９から出力される映像信号Ｙ_3(t)は、Ａ／Ｄ変換回路１２に入力される映像信号Ｙ_2(t)に対して１水平走査期間だけずれ、互いの水平ブランキング期間が一致する。このため、Ａ／Ｄ変換回路１２及びＤ／Ａ変換回路１９のスイッチングノイズや水平ブランキング期間に設定される水平走査周期のタイミングパルスに起因するノイズが各映像信号Ｙ_2(t)、Ｙ_3(t)の映像期間に混入することがなくなる。
【００１５】
以上のように映像信号の水平ブランキング期間に発生するノイズが映像信号Ｙ_2(t)、Ｙ_3(t)の映像期間に混入しなくなれば、各部を同一基板上に集積回路として構成することが可能になる。具体的には、アナログ信号処理部１１、Ａ／Ｄ変換回路１２、ラインメモリ１３、アイリス／ゲイン制御回路１４及びＤ／Ａ変換回路１９をアナログ／デジタル混載の第１の集積回路Ａとし、クランプ回路１５、色信号処理部１６、輝度信号処理部１７及びエンコーダ回路１８をデジタル部のみとなる第２の集積回路Ｂとして構成する。尚、第１の集積回路Ａにタイミングパルス生成回路２を加えるようにしてもよい。従って、２つの集積回路Ａ、Ｂにより信号処理装置を構成することができるようになる。
【００１６】
図２は、本発明の映像信号処理装置の動作を説明するタイミング図で、撮像素子１を連続的に動作させる場合を示す。
Ａ／Ｄ変換回路１２から出力される映像データＹＤ₁は、水平同期信号に同期して１水平ライン分が連続しており、１水平ライン単位で順次ラインメモリ１３に書き込まれる。ラインメモリ１３に書き込まれた映像データＹＤ₁は、書き込まれてから一定の期間（１水平走査期間よりもクランプ回路１５からエンコーダ回路１８までの信号処理で生じる遅延分だけ短い期間）経過した後に読み出され、クランプ回路１５に供給される。このラインメモリ１３の読み出しタイミングは、水平走査周期を計測するカウンタにより設定される。例えば、１４．３２ＭＨｚの基準クロックを用いるＮＴＳＣ方式の場合、１水平走査期間が９１０クロック期間で定義されることから、クランプ回路１５からエンコーダ回路１８の間に生じる遅延を５μｓｅｃと仮定したときには、９１０クロックから５μｓｅｃに相当する７２クロックを差し引いた８３８クロック期間経過した時点でラインメモリ１３から映像データＹＤ₁を読み出すようにする。また、１水平ライン分の映像データＹＤ₁を読み出している途中で次の水平ラインの映像データＹＤ₁が入力されると、ラインメモリ１３は、映像データＹＤ₁の読み出しと書き込みとを並行して行うことになる。ラインメモリ１３で書き込みと読み出しとを並行処理できるようにするには、映像データＹＤ₁の書き込み及び読み出しを２倍の周期で繰り返すことや、書き込み回路と読み出し回路とを並列に設けるデュアルポート型とすることが考えられる。
【００１７】
そして、映像データＹＤ₁がクランプ回路１５に入力されると、色信号処理部１６及び輝度信号処理部１７で所定の処理が施された後にエンコーダ回路１８から映像データＹＤ₂として出力される。このときの映像データＹＤ₂は、クランプ回路１５に入力される映像データＹＤ₁に対してクランプ回路１５からエンコーダ回路１８までの信号処理により生じる遅延分だけ遅れることになる。ところが、クランプ回路１５に入力される映像データＹＤ₁が予め１水平走査期間よりもクランプ回路１５からエンコーダ回路１８までの信号処理で生じる遅延分だけ短く遅延されていることから、映像データＹＤ₂は、ラインメモリ１３に書き込まれる映像データＹＤ₁に対してちょうど１水平走査期間遅れることになる。従って、Ａ／Ｄ変換回路１２に入力される映像信号Ｙ_2(t)とＤ／Ａ変換回路１９から出力される映像信号Ｙ _3(t)との水平ブランキング期間が一致し、水平ブランキング期間に重畳される水平同期信号や色同期信号に起因するＡ／Ｄ変換回路１２やＤ／Ａ変換回路１９のスイッチングノイズ及び水平走査周期のタイミングパルスに起因するノイズが映像期間に混入しにくくなる。
【００１８】
図３は、本発明の映像信号処理装置の動作を説明するタイミング図で、撮像素子１を１水平走査期間おきに間欠的に動作させる場合を示す。
Ａ／Ｄ変換回路１２から出力される映像データＹＤ₁は、１水平走査期間おきに１水平ライン分が連続しており、１水平ライン単位でそれぞれラインメモリ１３に書き込まれる。ラインメモリ１３に書き込まれた映像データＹＤ₁は、書き込まれてから一定の期間経過した後に読み出され、クランプ回路１５に供給される。そして、クランプ回路１５に入力された映像データＹＤ₁は、色信号処理部１６及び輝度信号処理部１７で所定の処理が施された後にエンコーダ回路１８から映像データＹＤ₂として出力される。ここで、ラインメモリ１３からの映像データＹＤ₁の読み出しのタイミング及びクランプ回路１５からエンコーダ回路１８までの信号処理によって生じる遅延については、図２に示す連続動作の場合と同一となる。従って、撮像素子１を間欠動作させる場合でも、Ａ／Ｄ変換回路１２に入力される映像信号Ｙ_1(t)とＤ／Ａ変換回路１９から出力される映像信号Ｙ_3(t)との水平ブランキング期間が一致することになる。
【００１９】
以上の実施例においては、映像データＹＤ₂を映像データＹＤ₁に対して１水平走査期間遅らせる場合を例示したが、遅延期間は、水平走査期間の整数倍であればよく、１水平走査期間に限られるものではない。
【００２０】
【発明の効果】
本発明によれば、映像信号をデジタルデータとして処理するようにした映像信号処理装置において、映像信号をデジタルデータに変換するためのＡ／Ｄ変換回路あるいはデジタルデータから映像信号を再生するＤ／Ａ変換回路で生じるスイッチングノイズが映像信号の映像期間に混入しにくくなる。同時に、映像信号の水平ブランキング期間に設定される各種のタイミングパルスに起因するノイズが映像期間に混入しにくくなることから、ノイズ低減の効果は大きい。
【００２１】
そして、映像信号の映像期間にノイズが混入しにくくなることから、信号処理回路をＡ／Ｄ変換回路あるいはＤ／Ａ変換回路と共に集積回路として構成することが可能になり、映像信号処理装置を僅かな構成部品によって実現することができる。
【図面の簡単な説明】
【図１】本発明の映像信号処理装置の構成を示すブロックである。
【図２】本発明の映像信号処理装置の第１の動作を説明するタイミング図である。
【図３】本発明の映像信号処理装置の第２の動作を説明するタイミング図である。
【図４】映像信号処理の一部がデジタル化された撮像装置の構成を示すブロック図である。
【図５】映像信号の水平走査期間の波形図である。
【符号の説明】
１撮像素子
２タイミングパルス生成回路
３ドライバ
４、１１アナログ信号処理部
５、１２Ａ／Ｄ変換回路
６デジタル信号処理部
７、１９Ｄ／Ａ変換回路
８制御マイコン
１３ラインメモリ
１４アイリス／ゲイン制御回路
１５クランプ回路
１６色信号処理部
１７輝度信号処理部
１８エンコーダ回路[0001]
[Industrial application fields]
The present invention relates to a video signal processing apparatus that converts a video signal obtained from a solid-state imaging device into digital data and performs various signal processing.
[0002]
[Prior art]
In an imaging apparatus such as a television camera using a CCD solid-state imaging device, a video signal in accordance with a predetermined format is obtained by performing various signal processing on the output of the imaging device together with a driving circuit that is driven by applying a clock pulse to the imaging device. A video signal processing circuit to be generated is provided. In the case of such a video signal processing circuit, the transition from analog signal processing to digital signal processing is being advanced in order to simplify the setting of conditions for various processing. In particular, when handling color video signals, there are many setting items for signal processing conditions such as white balance adjustment and suppression of high-intensity pseudo signals, and the digital signal processing can greatly simplify the condition settings. .
[0003]
FIG. 4 is a block diagram illustrating a configuration of an imaging apparatus in which a part of video signal processing is digitized.
The imaging device 1 has a plurality of light receiving pixels arranged in a matrix, and information charges generated in each light receiving pixel are transferred and output by drive clocks φ _V and φ _H , and a video signal corresponding to the information charge amount of each light receiving pixel. Y _{1 (t)} is output in units of one screen. When obtaining a color image, each light receiving pixel is associated with a color filter of three primary colors (red, green, blue) or its complementary color (yellow, magenta, cyan), and a predetermined color component is assigned to each light receiving pixel. The representing information charge is accumulated. The timing pulse generation circuit 2 generates timing pulses VD and HD having a horizontal scanning period and a vertical scanning period based on the reference clock and supplies them to the driver 3. The driver 3 supplies multi-phase drive clocks φ _V and φ _H for vertical transfer and horizontal transfer to the solid-state imaging device 1 in response to timing pulses VD and HD supplied from the timing pulse generation circuit 2. As a result, the image sensor starts to transfer and output information charges for one screen until the start of vertical scanning, and starts to transfer and output information charges for one horizontal line at the beginning of horizontal scanning.
[0004]
The analog signal processing unit 4 mainly performs sampling processing for the video signal Y _{1 (t)} output from the image sensor 1, gain control processing for maintaining the average signal level constant, and signal level on the playback side of the video signal. A gamma correction process is performed to correspond to the nonlinearity of the light emission luminance with respect to, and a video signal Y _{2 (t)} is output. The A / D conversion circuit 5 converts the video signal Y _{2 (t)} output from the analog signal processing unit 4 into digital data, and outputs video data YD ₁ corresponding to video information for each light receiving pixel. The digital signal processing unit 6 performs, for the video data YD ₁ output from the A / D conversion circuit 5, color separation processing for separating each color component, amplification processing for each color component for white balance adjustment, and the like. Video data YD ₂ is output. In the digital signal processing unit 6, data corresponding to various synchronization signals is also synthesized. The D / A conversion circuit 7 converts the video data YD ₂ output from the digital signal processing unit 6 into an analog value, and outputs a video signal Y _{3 (t)} according to a predetermined format. Then, the control microcomputer 8 sets a reference level for gain control in the analog signal processing unit 4 and sets conditions for white balance control in the digital signal processing unit 6. At the same time, the control microcomputer 8 controls the operation timing of the timing pulse generation circuit 2 based on the signal level information obtained from the signal processing units 4 and 6, thereby performing iris control of the image sensor 1. The iris control of the image sensor 1 is realized by expanding and contracting the time during which information charges for one screen are accumulated in the image sensor 1 in response to the average level of the output signal.
[0005]
As shown in FIG. 5, the video signal Y _{3 (t)} output from the D / A conversion circuit 7 is continuous in units of one horizontal line, and a horizontal scanning blanking is provided between the signals of each horizontal line. A horizontal blanking period is set as an erasing period. In the horizontal blanking period that does not appear on the screen on the playback side, a horizontal synchronization signal that synchronizes the timing of horizontal scanning on the playback side with the video signal is superimposed. In the case of a color video signal, this is further referred to as a color burst. A color synchronization signal is superimposed. When the horizontal line signals continue for the number of horizontal scanning lines, the video signal Y _{1 (t)} is switched to the next screen, and the vertical display is a vertical blanking period during the period indicating the switching. A ranking period is set. Similarly to the horizontal blanking period, a vertical synchronization signal and an equivalent pulse are also superimposed on this vertical blanking period.
[0006]
[Problems to be solved by the invention]
The video signal Y _{2 (t)} and the video data YD ₂ output from the analog signal processing unit 4 and the digital signal processing unit 6 are respectively input to the video signal Y _{1 ( t)} and the video data YD ₁ have a certain time lag. In particular, when the video signal processing is digitized, the number of processing items in the digital signal processing unit 6 increases, and the delay of the video data YD ₂ with respect to the video data YD ₁ increases. For this reason, the horizontal blanking period does not match between the video signal Y _{2 (t)} output from the analog signal processing unit 4 and the video signal Y _{3 (t)} output from the D / A conversion circuit 7 . According to the measurement , it has been confirmed that a delay of about 5 μsec occurs when a 14.32 MHz reference clock is used. In the NTSC system, the time is shifted by about 1/12 of the horizontal scanning period (63.5 μsec). It will be.
[0007]
When the horizontal blanking period does not match between the video signal Y _{2 (t)} and the video signal Y _{3 (t)} , switching noise generated in the A / D conversion circuit 5 or the D / A conversion circuit 7 causes each video signal Y _{2. (t)} and Y _{3 (t)} are easily mixed. That is, since the horizontal synchronization signal and the color synchronization signal superimposed in the horizontal blanking period repeat the same pattern, switching noise during the conversion operation in the A / D conversion circuit 5 and the D / A conversion circuit 7 is repeated. Becomes a pattern noise, which is mixed with the video components of the video signals Y _{2 (t)} and Y _{3 (t)} and causes deterioration of the image quality of the playback screen. Furthermore, noise generated due to the timing pulse of the horizontal scanning period set in the horizontal blanking period in each of the signal processing units 4 and 6 and the timing pulse generation circuit 2 is easily mixed in the video period of the video signal. . Since there is no regularity for each horizontal line for the video component, the switching noise generated by the conversion operation by the A / D conversion circuit 5 and the D / A conversion circuit 7 does not become the pattern noise, but the video component. Even if it is mixed, the image quality of the playback screen is not greatly deteriorated.
[0008]
Therefore, an object of the present invention is to provide a video signal processing apparatus that prevents noise generated during a horizontal blanking period from being mixed into the video period of the video signal.
[0009]
[Means for Solving the Problems]
The present invention has been made to solve the above-described problems. The feature of the present invention is that it takes in an output of a solid-state imaging device driven corresponding to each timing of horizontal scanning and vertical scanning, and has a predetermined format. In the video signal processing apparatus that generates the video signal according to the above, the first signal processing is performed on the output of the solid-state imaging device continuous in units of horizontal lines to include a first horizontal blanking period and a first video period. A first signal processing circuit for obtaining a first video signal; an A / D conversion circuit for obtaining first video data by converting the first video signal into digital information; and at least the first video data. A storage circuit that stores data in units of one horizontal line, reads out and outputs after a lapse of a predetermined period, and performs second signal processing on the output first video data to obtain second video data. A second signal processing circuit that includes a D / A converter to obtain a second video signal including a second horizontal blanking period and the second video period and converting the second video data into an analog value And the storage circuit delays the output of the first video data shorter than the period of the integral multiple of the horizontal scanning period by the period of the second signal processing, so that the second horizontal blanking period The purpose is to prevent the generated noise from being mixed in the first video period .
[0010]
[Action]
According to the present invention, the signal processing process in the second signal processing circuit is performed by the storage circuit delaying the first video data shorter than the integral multiple of the horizontal scanning period by the second signal processing period. The second video data to which the delay is added is delayed by an integral multiple of the horizontal scanning period with respect to the first video data before being delayed by the storage circuit. For this reason, the horizontal blanking period of the first video signal input to the A / D conversion circuit and the horizontal blanking period of the second video signal output from the D / A conversion circuit coincide with each other, and each conversion is performed. Pattern noise generated in the circuit and noise caused by the timing signal set in the horizontal blanking period are not mixed in the video period.
[0011]
【Example】
FIG. 1 is a block diagram showing the configuration of the video signal processing apparatus of the present invention. In this figure, the image sensor 1, the timing pulse generation circuit 2 and the driver 3 are the same as those in FIG. 4, and in response to the timing pulses VD and HD of the vertical scanning period and horizontal scanning period output from the timing pulse generation circuit 2. The driver 3 is configured to give drive clocks φ _V and φ _H to the image sensor 1 to obtain a video signal Y _{1 (t)} .
[0012]
The analog signal processing unit 11 takes in and samples the video signal Y _{1 (t)} output from the image sensor 1 and then adjusts the gain based on an instruction from an iris / gain control circuit 14 to be described later. Maintain the average level of _{1 (t)} within a certain range. Further, gamma correction is performed so as to correspond to the nonlinearity of the light emission luminance with respect to the signal level on the reproduction side, and the video signal Y _{2 (t)} according to a predetermined format is output. The A / D conversion circuit 12 takes in the video signal Y _{2 (t)} and converts it into digital data, and outputs each video data YD ₁ corresponding to the video information of each light receiving pixel of the image sensor 1. The line memory 13 stores the video data YD ₁ output from the analog-digital conversion circuit 12 in units of one horizontal line, and reads and outputs the video data Y after a certain period. The read timing will be described in detail later. The iris / gain control circuit 14 integrates the video data YD ₁ output from the line memory 13 in units of one screen, gives an iris control instruction to the timing pulse generation circuit 2 based on the integration value, and performs analog signal processing. A gain control instruction is given to the unit 11. According to the control instruction given to the timing pulse generation circuit 2, automatic exposure control for controlling expansion / contraction of the information charge accumulation period of the image sensor 1 corresponding to increase / decrease of the integral value for one screen of the video data YD ₁ is realized. The According to the control instruction given to the analog signal processing unit 11, automatic gain control for variably setting the gain of the video signal Y _{1 (t)} corresponding to the integral value of one screen of the video data YD ₁ is realized.
[0013]
The clamp circuit 15 clamps the reference level of the video data YD ₁ output from the line memory 13, extracts the difference between the reference level and the video data YD _1, and outputs the difference. The color signal processing unit 16 first separates the video data YD ₁ for each color component (red, green, blue), and multiplies the color data (R, G, B) of each component by a unique gain coefficient to obtain white. Adjust the balance. Thereafter, color difference data (R−Y, B−Y) obtained by subtracting luminance data (Y) from the color data (R, B) is generated through matrix processing and supplied to the encoder circuit 18. The luminance signal processing unit 17 performs luminance data (Y) obtained by combining each color data (R, G, B) at a predetermined ratio [R: 30%, G: 59%, B: 11%]. Then, processing such as contour correction and gamma correction is performed and supplied to the encoder circuit 18. The encoder circuit 18 performs balanced modulation processing on each color difference data (R−Y, B−Y) to generate carrier color data, and the carrier color data is supplied with luminance data ( Y) is added to output video data YD ₂ corresponding to a predetermined television format. Further, the encoder circuit 18, by adding the color burst data corresponding to the color synchronizing signal, which is superimposed color synchronizing signal to the horizontal blanking period of the video data YD _2. Then, the D / A conversion circuit 19 converts the video data YD ₂ output from the encoder circuit 18 into an analog value and outputs it as a video signal Y _{3 (t)} . In the video signal Y _{3 (t)} thus obtained, a color difference signal modulated by a predetermined color subcarrier is superimposed on a luminance signal, and a color synchronization signal and a horizontal synchronization signal are superimposed on a horizontal blanking period. . In addition, about the processing operation of the color signal processing part 16 and the luminance signal processing part 17, the case of the NTCS system is illustrated, and it becomes a different processing operation in the other television system.
[0014]
Here, the read image data YD ₁ from the line memory 13, to the timing of the video data YD ₁ is written, short delayed amount generated from the input of the clamping circuit 15 to the output of the encoder circuit 18 from one horizontal scanning period It is set to the timing delayed for the period. That is, the delay that occurs between the time when the video data YD ₁ is input to the clamp circuit 15 and the time when the video data YD ₂ is output from the encoder circuit 18 and the time that the video data YD ₁ is written to the line memory 13 and read out. Together with the generated delay, one horizontal scanning period is set. Therefore, the video signal Y _{3 (t)} output from the D / A conversion circuit 19 is shifted by one horizontal scanning period with respect to the video signal Y _{2 (t)} input to the A / D conversion circuit 12, and The horizontal blanking periods match. Therefore, the switching noise of the A / D conversion circuit 12 and the D / A conversion circuit 19 and the noise caused by the timing pulse of the horizontal scanning period set in the horizontal blanking period are caused by the video signals Y _{2 (t)} and Y _3. It will not be mixed in the video period of _(t) .
[0015]
As described above, if the noise generated during the horizontal blanking period of the video signal is not mixed in the video period of the video signals Y _{2 (t)} and Y _{3 (t)} , each part is configured as an integrated circuit on the same substrate. Is possible. Specifically, the analog signal processing unit 11, the A / D conversion circuit 12, the line memory 13, the iris / gain control circuit 14 and the D / A conversion circuit 19 are used as a first integrated analog / digital integrated circuit A, and the clamp The circuit 15, the color signal processing unit 16, the luminance signal processing unit 17, and the encoder circuit 18 are configured as a second integrated circuit B having only a digital unit. The timing pulse generation circuit 2 may be added to the first integrated circuit A. Therefore, a signal processing apparatus can be configured by the two integrated circuits A and B.
[0016]
FIG. 2 is a timing chart for explaining the operation of the video signal processing apparatus of the present invention, and shows a case where the image sensor 1 is operated continuously.
The video data YD ₁ output from the A / D conversion circuit 12 is continuous for one horizontal line in synchronization with the horizontal synchronization signal, and is sequentially written to the line memory 13 in units of one horizontal line. The video data YD ₁ written in the line memory 13 is read after a fixed period (a period shorter by a delay caused by signal processing from the clamp circuit 15 to the encoder circuit 18 than one horizontal scanning period) has elapsed since the writing. And supplied to the clamp circuit 15. The read timing of the line memory 13 is set by a counter that measures the horizontal scanning period. For example, in the case of the NTSC system using a reference clock of 14.32 MHz, one horizontal scanning period is defined as 910 clock periods, and therefore, assuming that the delay generated between the clamp circuit 15 and the encoder circuit 18 is 5 μsec, 910 The video data YD ₁ is read from the line memory 13 at the time when 838 clock periods obtained by subtracting 72 clocks corresponding to 5 μsec have elapsed from the clock. When the video data YD ₁ for the next horizontal line is input while the video data YD _{1 for one} horizontal line is being read, the line memory 13 reads and writes the video data YD ₁ in parallel. Will do. In order to enable the line memory 13 to perform writing and reading in parallel, the writing and reading of the video data YD ₁ is repeated at a double cycle, or a dual port type in which a writing circuit and a reading circuit are provided in parallel. It is possible to do.
[0017]
When the video data YD ₁ is input to the clamp circuit 15, the video signal YD ₂ is output from the encoder circuit 18 after being subjected to predetermined processing by the color signal processing unit 16 and the luminance signal processing unit 17. The video data YD _{2 at} this time is delayed from the video data YD ₁ input to the clamp circuit 15 by a delay caused by signal processing from the clamp circuit 15 to the encoder circuit 18. However, since the video data YD ₁ input to the clamp circuit 15 is delayed in advance by a delay caused by the signal processing from the clamp circuit 15 to the encoder circuit 18 from one horizontal scanning period, the video data YD ₂ is The video data YD ₁ written in the line memory 13 is delayed by exactly one horizontal scanning period. Accordingly, the horizontal blanking period of the video signal Y _{2 (t)} input to the A / D conversion circuit 12 and the video signal Y _{3 (t)} output from the D / A conversion circuit 19 coincide, and the horizontal blanking is performed. Switching noise of the A / D conversion circuit 12 and the D / A conversion circuit 19 due to the horizontal synchronization signal and color synchronization signal superimposed in the period and noise due to the timing pulse of the horizontal scanning period are less likely to be mixed in the video period. .
[0018]
FIG. 3 is a timing chart for explaining the operation of the video signal processing apparatus according to the present invention, and shows a case where the image sensor 1 is operated intermittently every one horizontal scanning period.
The video data YD ₁ output from the A / D conversion circuit 12 continues for one horizontal line every other horizontal scanning period, and is written in the line memory 13 in units of one horizontal line. The video data YD ₁ written in the line memory 13 is read out after a certain period of time has elapsed from the writing and supplied to the clamp circuit 15. The video data YD ₁ input to the clamp circuit 15 is subjected to predetermined processing by the color signal processing unit 16 and the luminance signal processing unit 17 and then output from the encoder circuit 18 as video data YD ₂ . Here, the timing of reading the video data YD ₁ from the line memory 13 and the delay caused by the signal processing from the clamp circuit 15 to the encoder circuit 18 are the same as those in the continuous operation shown in FIG. Therefore, even when the image pickup device 1 is operated intermittently, the video signal Y _{1 (t)} input to the A / D conversion circuit 12 and the video signal Y _{3 (t)} output from the D / A conversion circuit 19 are horizontal. The blanking periods will coincide.
[0019]
In the above embodiment, the case where the video data YD ₂ is delayed by one horizontal scanning period with respect to the video data YD ₁ is exemplified, but the delay period may be an integral multiple of the horizontal scanning period. It is not limited.
[0020]
【The invention's effect】
According to the present invention, an A / D conversion circuit for converting a video signal to digital data or a D / A for reproducing a video signal from digital data in a video signal processing apparatus that processes the video signal as digital data. Switching noise generated in the conversion circuit is less likely to be mixed in the video period of the video signal. At the same time, noise due to various timing pulses set in the horizontal blanking period of the video signal is less likely to be mixed in the video period, so that the noise reduction effect is great.
[0021]
Since it is difficult for noise to be mixed in the video period of the video signal, the signal processing circuit can be configured as an integrated circuit together with the A / D conversion circuit or the D / A conversion circuit, and the video signal processing device is slightly This can be realized by simple components.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a video signal processing apparatus according to the present invention.
FIG. 2 is a timing chart for explaining a first operation of the video signal processing apparatus of the present invention.
FIG. 3 is a timing chart for explaining a second operation of the video signal processing apparatus according to the present invention.
FIG. 4 is a block diagram illustrating a configuration of an imaging apparatus in which a part of video signal processing is digitized.
FIG. 5 is a waveform diagram of a video signal during a horizontal scanning period.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Image pick-up element 2 Timing pulse generation circuit 3 Driver 4, 11 Analog signal processing part 5, 12 A / D conversion circuit 6 Digital signal processing part 7, 19 D / A conversion circuit 8 Control microcomputer 13 Line memory 14 Iris / gain control circuit 15 Clamp Circuit 16 Color Signal Processing Unit 17 Luminance Signal Processing Unit 18 Encoder Circuit

Claims

An output of the solid-state imaging device that is continuous in units of horizontal lines in a video signal processing apparatus that takes in an output of a solid-state imaging device driven corresponding to each timing of horizontal scanning and vertical scanning and generates a video signal according to a predetermined format A first signal processing circuit for performing a first signal processing to obtain a first video signal including a first horizontal blanking period and a first video period, and converting the first video signal into digital information An A / D conversion circuit for obtaining first video data by converting the data into a video signal; a storage circuit for storing the first video data in units of at least one horizontal line; and reading and outputting after a predetermined period of time; that the second signal processing circuit for obtaining a second image data to the first video data by performing second signal processing, the second water converts the second video data into an analog value And a D / A converter to obtain a second video signal including a blanking period and the second video period, period of said second signal processing than an integer multiple of the duration of the memory circuit a horizontal scanning period A video signal processing apparatus characterized in that noise generated in the second horizontal blanking period is prevented from being mixed into the first video period by shortly delaying the output of the first video data.