JP3666305B2 - Semiconductor device, electro-optical device, and manufacturing method of semiconductor device - Google Patents

Semiconductor device, electro-optical device, and manufacturing method of semiconductor device Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置や液晶装置の駆動回路、EL(エレクトロルミネッセンス)素子のスイッチング手段等に使われる半導体装置、EL素子等を搭載する電気光学装置及び半導体装置の製造方法の技術分野に属する。本発明は、特に半導体層とその上に形成される2つの配線とを1つのコンタクトホールを通じて一体的に導通するように構成した半導体装置、電気光学装置及び半導体装置の製造方法に関する。
【0002】
【従来の技術】
一般に、半導体装置として例えば薄膜トランジスタ(以下、TFTと称す。)を使ってダイオードを構成する場合、図11に示すように、薄膜トランジスタ101のゲート電極102とソース領域103とを短絡させて構成している。この場合、TFTがn型ならば、ソース領域103側が陽極でドレイン領域104側が陰極となる。
【0003】
このような薄膜トランジスタ101の一般的な構造を図12及び図13に示す。ここで、図12は薄膜トランジスタ101の一般的な構造を示す平面図、図13は図12のA−A断面図である。
【0004】
これらの図に示すように、基板105上には半導体層106が形成されている。
【0005】
この半導体層106上にはゲート絶縁膜107が形成されており、このゲート絶縁膜107を介して半導体層106のチャネル領域106aと交差するようにゲート電極108が形成されている。ゲート電極108の一端は延設され、その先端が層間絶縁膜109上に形成されたソース配線110と層間絶縁膜109を貫通する第1のコンタクトホール111を介して接続されている。このソース配線110は半導体層106のソース領域103に向けて延設されており、そしてその先端が層間絶縁膜109及びゲート絶縁膜107を貫通する第2のコンタクトホール112を介して半導体層106のソース領域103と接続されている。なお、半導体層106のドレイン領域104は第3のコンタクトホール113を介して図示を省略した配線に接続されている。
【0006】
【発明が解決しようとする課題】
しかしながら、上記のように構成された薄膜トランジスタ101においては、ゲート領域102とソース領域103とを導通させるために2つのコンタクトホール111、112を形成する必要があり、しかもこれらのコンタクトホール111、112におけるアライメントずれを考慮して各コンタクトホール111、112においてある程度余裕をもって配置する必要があるため、最密充填配置をするための障害になる、という課題がある。
【0007】
本発明はかかる課題に基づきなされたものであり、半導体層のソース領域又はドレイン領域と導通するために必要なコンタクトホールの数を減らし、最密充填配置をすることが可能な半導体装置、電気光学装置及び半導体装置の製造方法を提供することを目的としている。
【0008】
【課題を解決するための手段】
上記課題を解決するために、本発明は、半導体層と、前記半導体層上を覆うように形成された第1の絶縁膜と、前記第1の絶縁膜上に形成された第1の配線と、前記第1の配線を覆うように前記第1の絶縁膜上に形成された第2の絶縁膜と、前記第2の絶縁膜上に形成された第2の配線と、前記半導体層のソース領域又はドレイン領域と前記第1の配線と前記第2の配線とを前記第1及び第2の絶縁膜を貫通するひとつのコンタクトホールを介して導通する導通部とを具備する半導体装置において、前記第1の配線は、前記半導体層のソース領域またはドレイン領域の一部を覆う領域を有すると共に前記半導体層のチャネル領域と交差するゲート電極を有することを特徴とする。
【0009】
本発明のかかる構成によれば、第1及び第2の絶縁膜を貫通する1つのコンタクトホールによって半導体層のソース領域又はドレイン領域と第1の配線と第2の配線とを一体的に導通するように構成したので、半導体層のソース領域又はドレイン領域と導通するために必要なコンタクトホールの数を1つにし、最密充填配置をすることが可能なる、という効果がある。
【0010】
本発明の一の態様によれば、前記第2の配線と前記導通部とが一体的に形成されていることを特徴とする。かかる構成によれば、導通部を第2の配線と一体的に形成しているので、導通部を形成するための工数を減らすことができる、という効果がある。
【0011】
本発明の一の態様によれば、前記導通部が前記第1の配線の上面との接続面を有することを特徴とする。かかる構成によれば、導通部が第1の配線と平面的に接続されるので、これらの間の接続を確実に行うことができる。従って、コンタクトホールのアライメントずれをそれ程考慮しなくてもよくなり、これにより更なる最密充填配置をすることが可能になる、という効果がある。
【0012】
本発明の一の態様によれば、前記導通部が前記半導体層のソース領域又はドレイン領域の上面との接続面を有することを特徴とする。かかる構成によれば、導通部が半導体層のソース領域又はドレイン領域と平面的に接続されるので、これらの間の接続を確実に行うことができる。従って、コンタクトホールのアライメントずれをそれ程考慮しなくてもよくなり、これによっても更なる最密充填配置をすることが可能になる、という効果がある。
【0013】
本発明の一の態様によれば、前記第1の配線が前記半導体層のチャネル領域と交差するゲート電極を有することを特徴とする。かかる構成によれば、例えばダイオードをTFTによって構成したような場合に最密充填配置をすることが可能なる、という効果がある。
【0016】
本発明の半導体装置の製造方法は、半導体層を形成する工程と、前記半導体層上を覆うように第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に、前記半導体層のソース領域またはドレイン領域の一部を覆う領域を有すると共に前記半導体層のチャネル領域と交差するゲート電極を有する第1の配線を形成する工程と、前記第1の配線を覆うように前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、前記第1及び第2の絶縁膜を貫通し、前記半導体層のソース領域又はドレイン領域の少なくとも一部前記第1の配線の前記半導体層のソース領域またはドレイン領域の一部を覆う領域の少なくとも一部とが露出するようにコンタクトホールを形成する工程と、前記コンタクトホール内に導通部を形成すると共に前記導通部に導通する第2の配線を前記第2絶縁膜上に形成する工程とを具備することを特徴とする。
【0017】
本発明のかかる構成によれば、半導体層のソース領域又はドレイン領域と第1の配線とが露出するようにコンタクトホールを形成し、コンタクトホール内に導通部を形成すると共に導通部に導通する第2の配線を第2に絶縁膜上に形成するようにしたので、半導体層のソース領域又はドレイン領域と導通するために必要なコンタクトホールの数を1つにし、最密充填配置のされた半導体装置を製造することが可能なる、という効果がある。
【0018】
本発明の一の形態によれば、前記コンタクトホールがドライエッチングにより形成されることを特徴とする。かかる構成によれば、コンタクトホールをドライエッチングにより形成するようにしたので、コンタクトホールが半導体層を突き抜けて形成されるようなことはなくなり、コンタクトホールと半導体層のソース領域又はドレイン領域とが平面的に接続され、これらの接続を確実に行うことができる、という効果がある。
【0019】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づき説明する。
【0020】
(半導体装置の構造)
図1は本発明の一実施形態に係る半導体装置として、TFTの平面図、図2は図1に示したTFTのA−A断面図である。なお、この実施形態に係るTFTは図11に示した回路に本発明を適用したものである。
【0021】
これらの図に示すように、a−Si膜からなる基板1上には例えばp−Siからなる半導体層2が形成されている。この半導体層2ではチャネル領域3の両側にソース領域4及びドレイン領域5が設けられている。
【0022】
この半導体層2上にはゲート絶縁膜6が形成されており、このゲート絶縁膜6を介して半導体層2のチャネル領域3と交差するようにゲート電極7が形成されている。このゲート電極7の一端は延設し、更にUターンして半導体層2のソース領域4と重なる位置まで延設している。
【0023】
また、ゲート絶縁膜6上にはゲート電極7を覆うように層間絶縁膜9が形成されており、この層間絶縁膜9上には配線10が形成されている。この配線10は上述したようにゲート電極7と半導体層2のソース領域4とが重なる位置まで延設している。
【0024】
そして、ゲート電極7と半導体層2のソース領域4と配線10とがゲート絶縁膜を介して重なられ、層間絶縁膜9及びゲート絶縁膜6を貫通したコンタクトホール11内には導通部310が形成され、この導通部は例えば配線10と一体的に設けられている。このように1つのコンタクトホール11内で配線10と導通部310とが一体的に設けられているので、導通部310をコンタクトホールに形成するための工数を低減することができる。
【0025】
このコンタクトホール11はゲート電極7の上部平面(上面)との接続面12を有し、更に半導体層2のソース領域4の上部平面との接続面13を有する。このようにコンタクトホール11とゲート電極7及び半導体層2のソース領域4とが平面的に接続している部分を有するので、より確実に電気的な接続を行うことができる。そのためには例えば接続面12の面積としては、4μm以上が好ましく、接続面13の面積としては、4μm以上が好ましい。
【0026】
なお、半導体層2のドレイン電極5はコンタクトホール14を介して図示を省略した配線に接続されている。
【0027】
このように本実施形態においては、層間絶縁膜9及びゲート絶縁膜6を貫通するコンタクトホール11を介して導通部310がゲート電極7と半導体層2のソース領域4と配線10とを一体的に導通するように構成したので、半導体層2のソース領域4と導通するために必要なコンタクトホール11の数を1つにし、最密充填配置をすることが可能なる。
【0028】
また、図2に示す構造で配線10側のR1の部分で断線が生じた場合でも図1に示すR2のパスによりゲート電極7と配線10の接続が得られ、確実な接続となる点で好ましい。
【0029】
なお、この実施形態では、コンタクトホール11を介して半導体層2のソース領域4をゲート電極7及び配線10と一体的に導通していたが、半導体層のゲート領域についても1つのコンタクトホールによってゲート電極及び配線と一体的に導通するように構成してもよい。
【0030】
(半導体装置の製造方法)
次に、図1及び図2に示したTFTの製造方法を説明する。
【0031】
図3から図5はこの実施形態に係るTFTの製造工程を説明するための図である。
【0032】
まず図3(a)に示すように、a−Si膜からなる基板1上に例えばKrFまたはXeClなどのエキシマレーザ光を300〜600mJ/cm照射することにより、a−Si膜を結晶化させ、厚さ20nm〜100nmのp−Si膜301を得る。
【0033】
次に、図3(b)に示すように、レジスト塗布、露光処理及び現像処理を経てp−Si膜301上に半導体層2に相当する形状のフォトレジストマスク302を形成する。
【0034】
次に、図3(c)に示すように、フォトレジストマスク302をマスクとして、p−Si膜301を例えば塩素系ガスを用いてRIE(reactive ion etching)により、エッチングし、半導体層2に相当する形状のp−Si層303を形成する。なお、RIEのようなドライエッチング以外に、弗硝酸を用いてエッチングするなど薬液を用いるウエットエッチングを使用することもできる。
【0035】
次に、図3(d)に示すように、フォトレジストマスク302を剥離後、PECVD法により、TEOS(テトラエチルオルソシリケート)と酸素ガスとを原料ガスとして、50〜120nmの膜厚のゲート絶縁膜6を形成する。ここで、原料ガスとしては、SiHと酸素ガスとを用いても良い。
【0036】
次に、図3(e)に示すように、p−Si層303上の半導体層2のチャネル領域3に相当する位置にフォトレジストマスク304を形成する。そして、このフォトレジストマスク304をマスクにし、イオン注入法により、例えば不純物イオンとして1×1013〜2×1014個/cmのドーズ量にてリンイオンをp−Si層303に注入し、ソース領域4及びドレイン領域5を形成する。
【0037】
次に、図4(f)に示すように、フォトレジストマスク304を除去した後、ゲート絶縁膜6上に、PVD(physical vapour deposition)法により、200〜600nmの膜厚、ここでは500nmのアルミニウム膜305を形成する。
【0038】
次に、図4(g)に示すように、ゲート電極7に相当する形状のフォトレジストマスク306を形成する。そして、フォトレジストマスク306をマスクとして、弗素系または塩素系ガスを用いてRIE法により、アルミニウム膜305をエッチング後、フォトレジスタパターン306を剥離して、図4(h)に示すようなゲート電極7を形成する。
【0039】
次に、図4(i)に示すように、ゲート電極7を覆うように、TEOSと酸素ガスとを原料ガスとしてPECVD法により、300〜1500nm、ここでは1200nmの厚みの層間絶縁膜9を形成する。
【0040】
次に、図4(j)に示すように、コンタクトホール11に相当する形状にパターニングされたフォトレジストマスク307を形成する。
【0041】
そして、図5(k)に示すように、フォトレジストマスク307をマスクとして弗素系、例えばCHFやCHFを用いた反応性イオンエッチング法(RIE法)により層間絶縁膜9及びゲート絶縁膜6を貫通するコンタクトホール11を形成し、フォトレジストマスク307を剥離する。このようにコンタクトホール11をドライエッチングにより形成することによって、コンタクトホール11が半導体層2を突き抜けて形成されるようなことはなくなる。
【0042】
次に、図5(l)に示すように、層間絶縁膜9上に、PVD(physical vapour deposition)法により、300〜1000nmの膜厚のアルミニウム膜308を形成する。
【0043】
次に、図5(m)に示すように、アルミニウム膜308上に、配線10に相当する箇所以外が除去された形状のフォトレジストマスク309を形成する。フォトレジストマスク309をマスクとしてアルミニウム膜308を塩素系ガスを用いてRIE法によりエッチング後、フォトレジストマスク309を剥離する。これにより、図5(n)に示すように、配線10が形成されると共にこれに導通する導通部310がコンタクトホール11内に形成される。
【0044】
以上のように本実施形態によれば、半導体層2のソース領域又はドレイン領域とゲート電極7と配線10とを導通するために必要なコンタクトホール11の数を1つにし、最密充填配置のされた半導体装置を製造することが可能である。
【0045】
(電気光学装置の第1の実施形態)
次に、本発明の半導体装置が適用される、電気光学装置の第1の実施形態として、電荷注入型の有機薄膜EL素子を用いたアクティブマトリクス型表示装置について説明する。
【0046】
図6はこのようなアクティブマトリクス型表示装置の構成を示すブロック図である。
【0047】
図6に示す表示装置601では、透明基板600上に、複数の走査線gateと、該走査線gateの延設方向に対して交差する方向に延設された複数のデータ線sigと、該データ線sigに並列する複数の共通給電線comと、データ線sigと走査線gateとの交差点に対応する画素領域607とが構成されている。データ線sigに対しては、シフトレジスタ、レベルシフタ、ビデオライン、アナログスイッチを備えるデータ側駆動回路603が構成されている。走査線に対しては、シフトレジスタおよびレベルシフタを備える走査側駆動回路604が構成されている。
【0048】
また、画素領域607の各々には、走査線を介して走査信号がゲート電極に供給される第1のTFT620と、この第1のTFT620を介してデータ線sigから供給される画像信号を保持する保持容量capと、該保持容量capによって保持された画像信号がゲート電極に供給される第2のTFT630と、第2のTFT630を介して共通給電線comに電気的に接続したときに共通給電線comから駆動電流が流れ込む発光素子640とが構成されている。
【0049】
図7は上記の画素領域607の構成を示す平面図、図8は図7のA−A断面図、図9は図7のB−B断面図である。
【0050】
図7及び図8に示すように、いずれの画素領域においても、島状の2つの半導体膜を利用して第1のTFT620を構成する第1の半導体層720及び第2のTFT630を構成する第2の半導体層730が形成され、第2の半導体層730のドレイン領域には、第1層間絶縁膜751のコンタクホール761を介して中継電極735が電気的に接続し、該中継電極735には第2層間絶縁膜752のコンタクホール762を介して画素電極741が電気的に接続している。この画素電極741の上層側には、正孔注入層742、有機半導体材料等からなる発光層743、対向電極OPが積層されている。ここで、対向電極OPは、データ線sigなどを跨いで複数の画素領域607にわたって形成されている。第2の半導体層730のソース領域には、コンタクトホール763を介して共通給電線comが電気的に接続している。
【0051】
第2の半導体層730のチャネル領域上にはゲート絶縁膜750を介してゲート電極731が形成されている。ここで、図9に示すように、このゲート電極731は第1の半導体層720のドレイン領域にまで延設している。更に、その上にはゲート電極731上に形成された第1層間絶縁膜751を介して配線710が形成されている。従って、配線710は延設されたゲート電極731と第1の半導体層720のドレイン領域と平面的に重なるように配置されている。
【0052】
そして、延設されたゲート電極731と第1の半導体層720のドレイン領域と配線710とが重なる位置には、第1層間絶縁膜751及びゲート絶縁膜750を貫通し導通部709が形成されたコンタクトホール711が例えば配線710と一体的に設けられている。このコンタクトホール711は延設されたゲート電極731の上部平面との接続面712を有し、更に第1の半導体層720のドレイン領域の上部平面との接続面713を有する。
【0053】
また第1の半導体層720のソース領域は第1層間絶縁膜751及びゲート絶縁膜750を貫通するコンタクトホール764を介してデータ線sigと電気的に接続されている。更に第1の半導体層720ではチャネル領域上にはゲート絶縁膜750を介して走査線gateから突出したゲート電極721が該チャネル領域と交差するように形成されている。
【0054】
以上のように本実施形態では、第1の半導体層720のドレイン領域と延設されたゲート電極731及び配線710とを導通するために必要なコンタクトホールの数を1つにしたので、最密充填配置をすることが可能なる。従って、画素領域607を広げることが可能となり、画素電極の面積を大きくすることができる。
【0055】
かかる図6乃至図9の配線、画素構造を有する表示装置では、走査線gateを介して走査信号が第1のTFT620のゲート電極721に供給されると、TFT620がオン状態になり、データ線sigを介して画像信号が当該TFTのドレイン側に供給され、保持容量capに保持される。そして、この保持容量に保持された画像信号が第2のTFT630のゲート電極731に供給されTFT630がオン状態になると、給電線com側(TFT630のソース側)から駆動電流が供給される。この電流はTFT630のドレイン側に供給され、画素において、画素電極741から正孔注入層742を経て正孔が注入され対向電極opから電子が注入され発光層743で正孔及び電子が再結合し発光を生じる。
【0056】
(電気光学装置の第2の実施形態)
次に、電気光学装置の第2の実施形態として、上記の電気光学装置とは形態の異なる電荷注入型の有機薄膜EL素子を用いたアクティブマトリクス型表示装置について説明する。
【0057】
この実施形態に係る表示装置は基本的には図6に示した表示装置と同様の構成であるが、各画素領域の形態が異なる。ただし、この実施形態では、データ線sigが2本ずつ設けられ、これらデータ線sigに沿ってそれぞれ隣接する画素領域には異なるデータ線sigから信号が供給されるようになっている。
【0058】
図10はこの実施形態に係る表示装置における画素領域807の構成を示す平面図である。
【0059】
図10に示すように、いずれの画素領域807においても、走査線gateに沿って、走査線gateの近傍に第1のTFT820が形成され、画素領域807のほぼ中央に第2のTFT830が形成されている。
【0060】
第2のTFT830を構成する第2の半導体層930のドレイン領域には、第1層間絶縁膜のコンタクホール961を介して第1の中継電極935が電気的に接続し、該第1の中継電極935には第2層間絶縁膜のコンタクホール962を介して第2の中継電極936に電気的に接続している。第2の中継電極936は画素領域807の中央付近からデータ線sigに沿って両側に分岐しており、画素領域807を2分したそれぞれのほぼ中央に配置された円形の画素電極941、942に電気的に接続している。
【0061】
この画素電極941の上層側には、正孔注入層、有機半導体膜、対向電極が積層されている。ここで、対向電極は、データ線sigなどを跨いで複数の画素領域807にわたって形成されている。第2の半導体層930のソース領域には、コンタクトホール963を介して共通給電線comが電気的に接続している。
【0062】
第2の半導体層930のチャネル領域上にはゲート絶縁膜を介してゲート電極931が形成されている。ゲート電極931は共通給電線comの下まで延設され、これによりゲート電極931と共通給電線comとが対向することによる第2のTFT830に対する保持容量部990が形成されている。
【0063】
更に、このゲート電極931は第1のTFT820を構成する第1の半導体層920のドレイン領域にまで延設している。更に、その上にはゲート電極931上に形成された第1層間絶縁膜を介して配線910が形成されている。従って、配線910は延設されたゲート電極931と第1の半導体層920のドレイン領域と平面的に重なるように配置されている。
【0064】
そして、延設されたゲート電極931と第1の半導体層920のドレイン領域と配線910とが重なる位置には、第1層間絶縁膜及びゲート絶縁膜を貫通する導通部が形成されたコンタクトホール911が例えば配線910と一体的に設けられている。このような構造については図9に示したものと同様である。
【0065】
また第1の半導体層920のソース領域は第1層間絶縁膜及びゲート絶縁膜を貫通するコンタクトホール964を介してデータ線sigと電気的に接続されている。更に第1の半導体層920ではチャネル領域上にはゲート絶縁膜を介して走査線gateから突出した3本のゲート電極921が該チャネル領域と交差するように形成されている。
【0066】
この実施形態においても、第1の半導体層920のドレイン領域と延設されたゲート電極931及び配線910とを導通するために必要なコンタクトホールの数を1つにしたので、最密充填配置をすることが可能なる。従って、画素領域807を広げることが可能となり、画素電極の面積を大きくすることができる。
【0067】
上記の実施形態では、TFTを用いて説明したが、これに限らず、シリコン基板にトランジスタを形成する構造においても適用可能である。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る薄膜トランジスタの平面図である。
【図2】図1に示した薄膜トランジスタのA−A断面図である。
【図3】本発明の一実施形態に係る薄膜トランジスタの製造プロセスを順を追って示す工程図(その1)である。
【図4】本発明の一実施形態に係る薄膜トランジスタの製造プロセスを順を追って示す工程図(その2)である。
【図5】本発明の一実施形態に係る薄膜トランジスタの製造プロセスを順を追って示す工程図(その3)である。
【図6】本発明の半導体装置を適用した電気光学装置の第1の実施形態に係る電荷注入型の有機薄膜EL素子を用いたアクティブマトリクス型表示装置の構成を示すブロック図である。
【図7】図6に示した表示装置における画素領域の構成を示す平面図である。
【図8】図7に示した画素領域のA−A断面図である。
【図9】図7に示した画素領域のB−B断面図である。
【図10】本発明の半導体装置を適用した電気光学装置の第2の実施形態に係る電荷注入型の有機薄膜EL素子を用いたアクティブマトリクス型表示装置における表示領域の構成を示す平面図である。
【図11】半導体装置を使ってダイオードを構成した場合の回路図である。
【図12】図11の回路に係る半導体装置の一般的な構造を示す平面図である。
【図13】図12におけるA−A断面図である。
【符号の説明】
2 半導体層
3 チャネル領域
4 ソース領域
5 ドレイン領域
6 ゲート絶縁膜
7 ゲート電極
9 層間絶縁膜
10 配線
11 コンタクトホール
12、13 接続面
310 導通部
[0001]
BACKGROUND OF THE INVENTION
The present invention belongs to the technical field of semiconductor devices, liquid crystal device drive circuits, semiconductor devices used in EL (electroluminescence) element switching means, electro-optical devices on which EL elements and the like are mounted, and semiconductor device manufacturing methods. In particular, the present invention relates to a semiconductor device, an electro-optical device, and a method for manufacturing the semiconductor device, in which a semiconductor layer and two wirings formed thereon are integrally conducted through one contact hole.
[0002]
[Prior art]
In general, when a diode is formed using, for example, a thin film transistor (hereinafter referred to as TFT) as a semiconductor device, the gate electrode 102 and the source region 103 of the thin film transistor 101 are short-circuited as shown in FIG. . In this case, if the TFT is n-type, the source region 103 side is an anode and the drain region 104 side is a cathode.
[0003]
A general structure of such a thin film transistor 101 is shown in FIGS. Here, FIG. 12 is a plan view showing a general structure of the thin film transistor 101, and FIG. 13 is a cross-sectional view taken along line AA of FIG.
[0004]
As shown in these drawings, a semiconductor layer 106 is formed on the substrate 105.
[0005]
A gate insulating film 107 is formed on the semiconductor layer 106, and a gate electrode 108 is formed so as to intersect the channel region 106 a of the semiconductor layer 106 with the gate insulating film 107 interposed therebetween. One end of the gate electrode 108 is extended, and the tip thereof is connected to the source wiring 110 formed on the interlayer insulating film 109 via the first contact hole 111 penetrating the interlayer insulating film 109. The source wiring 110 is extended toward the source region 103 of the semiconductor layer 106, and the tip of the source wiring 110 is connected to the semiconductor layer 106 through a second contact hole 112 that penetrates the interlayer insulating film 109 and the gate insulating film 107. It is connected to the source region 103. Note that the drain region 104 of the semiconductor layer 106 is connected to a wiring (not shown) through a third contact hole 113.
[0006]
[Problems to be solved by the invention]
However, in the thin film transistor 101 configured as described above, it is necessary to form two contact holes 111 and 112 in order to make the gate region 102 and the source region 103 conductive. Considering misalignment, it is necessary to arrange the contact holes 111 and 112 with a certain margin, so that there is a problem that it becomes an obstacle to the close-packed arrangement.
[0007]
The present invention has been made based on such a problem, and reduces the number of contact holes necessary for electrical connection with a source region or a drain region of a semiconductor layer, and enables a close-packed arrangement and an electro-optical device. An object of the present invention is to provide a device and a method for manufacturing a semiconductor device.
[0008]
[Means for Solving the Problems]
In order to solve the above problems, the present onset Ming, a semiconductor layer, wherein a first insulating film formed to cover the semiconductor layer above the first wiring formed on the first insulating film A second insulating film formed on the first insulating film so as to cover the first wiring, a second wiring formed on the second insulating film, and the semiconductor layer In a semiconductor device comprising: a source region or a drain region; and a conduction portion that conducts the first wiring and the second wiring through one contact hole that penetrates the first and second insulating films . The first wiring includes a gate electrode that has a region covering a part of a source region or a drain region of the semiconductor layer and intersects with a channel region of the semiconductor layer .
[0009]
According to this configuration of the present invention, the source region or the drain region of the semiconductor layer, the first wiring, and the second wiring are integrally conducted by one contact hole that penetrates the first and second insulating films. With this configuration, there is an effect that the number of contact holes necessary for electrical connection with the source region or the drain region of the semiconductor layer can be reduced to one and the closest packing arrangement can be achieved.
[0010]
According to one aspect of the present invention, the second wiring and the conducting portion are integrally formed. According to such a configuration, since the conducting portion is formed integrally with the second wiring, there is an effect that the number of steps for forming the conducting portion can be reduced.
[0011]
According to an aspect of the present invention, the conductive portion has a connection surface with an upper surface of the first wiring. According to such a configuration, since the conduction portion is connected to the first wiring in a planar manner, the connection between them can be reliably performed. Therefore, it is not necessary to take into account the misalignment of the contact hole so much, and there is an effect that further close packing arrangement can be achieved.
[0012]
According to one aspect of the present invention, the conductive portion has a connection surface with the upper surface of the source region or the drain region of the semiconductor layer. According to such a configuration, since the conduction portion is planarly connected to the source region or the drain region of the semiconductor layer, the connection between them can be reliably performed. Therefore, it is not necessary to take into account the misalignment of the contact hole so much, and this also has the effect that it is possible to make a more closely packed arrangement.
[0013]
According to one embodiment of the present invention, the first wiring includes a gate electrode that intersects with a channel region of the semiconductor layer. According to such a configuration, for example, it is possible to the closest packing arrangement when, as constituted by TFT diodes, there is an effect that.
[0016]
The method for manufacturing a semiconductor device of the present invention includes a step of forming a semiconductor layer, a step of forming a first insulating film so as to cover the semiconductor layer, and a step of forming the semiconductor layer on the first insulating film . Forming a first wiring having a region covering a part of the source region or the drain region and having a gate electrode intersecting with the channel region of the semiconductor layer ; and the first wiring so as to cover the first wiring forming a second insulating film on the insulating film, through the first and second insulating films, and at least a portion of the source region and the drain region of the semiconductor layer, wherein the first wiring a step of at least part of a region covering a portion of the source region or the drain region of the semiconductor layer to form a contact hole so as to expose, to conduct the conductive portion to form a conductive portion in the contact hole Characterized by comprising the step of forming a second wiring on the second insulating film.
[0017]
According to this configuration of the present invention, the contact hole is formed so that the source region or drain region of the semiconductor layer and the first wiring are exposed, the conductive portion is formed in the contact hole, and the conductive portion is electrically connected to the conductive portion. Since the second wiring is secondly formed on the insulating film, the number of contact holes required for electrical connection with the source region or drain region of the semiconductor layer is reduced to one, and the semiconductor is arranged in the closest packing arrangement. There is an effect that the device can be manufactured.
[0018]
According to an aspect of the present invention, the contact hole is formed by dry etching. According to such a configuration, since the contact hole is formed by dry etching, the contact hole is not formed by penetrating the semiconductor layer, and the contact hole and the source region or drain region of the semiconductor layer are planar. There is an effect that these connections can be made reliably.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0020]
(Structure of semiconductor device)
FIG. 1 is a plan view of a TFT as a semiconductor device according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along the line AA of the TFT shown in FIG. The TFT according to this embodiment is one in which the present invention is applied to the circuit shown in FIG.
[0021]
As shown in these drawings, a semiconductor layer 2 made of, for example, p-Si is formed on a substrate 1 made of an a-Si film. In the semiconductor layer 2, a source region 4 and a drain region 5 are provided on both sides of the channel region 3.
[0022]
A gate insulating film 6 is formed on the semiconductor layer 2, and a gate electrode 7 is formed so as to intersect the channel region 3 of the semiconductor layer 2 via the gate insulating film 6. One end of the gate electrode 7 extends and further extends to a position where it makes a U-turn and overlaps the source region 4 of the semiconductor layer 2.
[0023]
An interlayer insulating film 9 is formed on the gate insulating film 6 so as to cover the gate electrode 7, and a wiring 10 is formed on the interlayer insulating film 9. As described above, the wiring 10 extends to a position where the gate electrode 7 and the source region 4 of the semiconductor layer 2 overlap.
[0024]
The gate electrode 7, the source region 4 of the semiconductor layer 2, and the wiring 10 are overlapped with each other through a gate insulating film, and a conductive portion 310 is formed in the contact hole 11 that penetrates the interlayer insulating film 9 and the gate insulating film 6. The conductive part is formed integrally with the wiring 10, for example. Thus, since the wiring 10 and the conducting portion 310 are integrally provided in one contact hole 11, the number of steps for forming the conducting portion 310 in the contact hole can be reduced.
[0025]
The contact hole 11 has a connection surface 12 with the upper plane (upper surface) of the gate electrode 7, and further has a connection surface 13 with the upper plane of the source region 4 of the semiconductor layer 2. As described above, since the contact hole 11 and the gate electrode 7 and the source region 4 of the semiconductor layer 2 have a portion where they are connected in a plane, electrical connection can be more reliably performed. For this purpose, for example, the area of the connection surface 12 is preferably 4 μm 2 or more, and the area of the connection surface 13 is preferably 4 μm 2 or more.
[0026]
The drain electrode 5 of the semiconductor layer 2 is connected to a wiring (not shown) through a contact hole 14.
[0027]
As described above, in this embodiment, the conductive portion 310 integrally connects the gate electrode 7, the source region 4 of the semiconductor layer 2, and the wiring 10 through the contact hole 11 that penetrates the interlayer insulating film 9 and the gate insulating film 6. since it is configured to conduct a number of Tsunishi first contact hole 11 that is necessary to conduct the source region 4 of the semiconductor layer 2, it is possible to close-packed arrangement.
[0028]
Further, even in the case where a disconnection occurs in the R1 portion on the wiring 10 side in the structure shown in FIG. 2, the connection between the gate electrode 7 and the wiring 10 is obtained by the path R2 shown in FIG. .
[0029]
In this embodiment, the source region 4 of the semiconductor layer 2 is electrically connected to the gate electrode 7 and the wiring 10 through the contact hole 11, but the gate region of the semiconductor layer is also gated by one contact hole. You may comprise so that it may conduct | electrically_connect with an electrode and wiring integrally.
[0030]
(Method for manufacturing semiconductor device)
Next, a manufacturing method of the TFT shown in FIGS. 1 and 2 will be described.
[0031]
3 to 5 are views for explaining the manufacturing process of the TFT according to this embodiment.
[0032]
First, as shown in FIG. 3A, an a-Si film is crystallized by irradiating an excimer laser beam such as KrF or XeCl on a substrate 1 made of an a-Si film at 300 to 600 mJ / cm 2. A p-Si film 301 having a thickness of 20 nm to 100 nm is obtained.
[0033]
Next, as shown in FIG. 3B, a photoresist mask 302 having a shape corresponding to the semiconductor layer 2 is formed on the p-Si film 301 through resist coating, exposure processing, and development processing.
[0034]
Next, as shown in FIG. 3C, using the photoresist mask 302 as a mask, the p-Si film 301 is etched by RIE (reactive ion etching) using, for example, a chlorine-based gas, which corresponds to the semiconductor layer 2. A p-Si layer 303 having a shape to be formed is formed. In addition to dry etching such as RIE, wet etching using a chemical solution such as etching using hydrofluoric acid can also be used.
[0035]
Next, as shown in FIG. 3D, after the photoresist mask 302 is removed, a gate insulating film having a thickness of 50 to 120 nm is formed by PECVD using TEOS (tetraethyl orthosilicate) and oxygen gas as source gases. 6 is formed. Here, SiH 4 and oxygen gas may be used as the source gas.
[0036]
Next, as shown in FIG. 3 (e), to form the the Photo resist mask 304 at a position corresponding to the semiconductor layer 2 in the channel region 3 on the p-Si layer 303. Then, using this photoresist mask 304 as a mask, phosphorus ions are implanted into the p-Si layer 303 by ion implantation, for example, as impurity ions at a dose of 1 × 10 13 to 2 × 10 14 ions / cm 2. Region 4 and drain region 5 are formed.
[0037]
Next, as shown in FIG. 4F, after the photoresist mask 304 is removed, an aluminum film having a thickness of 200 to 600 nm, here 500 nm, is formed on the gate insulating film 6 by PVD (physical vapor deposition). A film 305 is formed.
[0038]
Next, as shown in FIG. 4G, a photoresist mask 306 having a shape corresponding to the gate electrode 7 is formed. Then, using the photoresist mask 306 as a mask, the aluminum film 305 is etched by RIE using fluorine-based or chlorine-based gas, and then the photoresist pattern 306 is peeled off to form a gate electrode as shown in FIG. 7 is formed.
[0039]
Next, as shown in FIG. 4I, an interlayer insulating film 9 having a thickness of 300 to 1500 nm, here 1200 nm, is formed by PECVD using TEOS and oxygen gas as source gases so as to cover the gate electrode 7. To do.
[0040]
Next, as shown in FIG. 4J, a photoresist mask 307 patterned into a shape corresponding to the contact hole 11 is formed.
[0041]
Then, as shown in FIG. 5 (k), the interlayer insulating film 9 and the gate insulating film are formed by a reactive ion etching method (RIE method) using a fluorine-based material such as C 2 HF 5 or CHF 3 using the photoresist mask 307 as a mask. A contact hole 11 penetrating the film 6 is formed, and the photoresist mask 307 is peeled off. By forming the contact hole 11 by dry etching in this way, the contact hole 11 is not formed through the semiconductor layer 2.
[0042]
Next, as shown in FIG. 5L, an aluminum film 308 having a thickness of 300 to 1000 nm is formed on the interlayer insulating film 9 by PVD (physical vapor deposition).
[0043]
Next, as illustrated in FIG. 5M, a photoresist mask 309 having a shape in which portions other than the portion corresponding to the wiring 10 are removed is formed on the aluminum film 308. After the aluminum film 308 is etched by RIE using chlorine-based gas using the photoresist mask 309 as a mask, the photoresist mask 309 is peeled off. As a result, as shown in FIG. 5 (n), the wiring 10 is formed, and a conducting portion 310 that conducts the wiring 10 is formed in the contact hole 11.
[0044]
As described above, according to the present embodiment, the number of contact holes 11 required for conducting the source region or drain region of the semiconductor layer 2, the gate electrode 7, and the wiring 10 is reduced to one, and the closest packing arrangement is performed. The manufactured semiconductor device can be manufactured.
[0045]
(First embodiment of electro-optical device)
Next, the semiconductor device of the present invention is applied, as a first embodiment of the electric optical apparatus, the active matrix display device will be described using an organic thin film EL element of a charge injection type.
[0046]
FIG. 6 is a block diagram showing the configuration of such an active matrix display device.
[0047]
In the display device 601 shown in FIG. 6, on the transparent substrate 600, a plurality of scanning lines gate, a plurality of data lines sig extending in a direction crossing the extending direction of the scanning lines gate, and the data A plurality of common power supply lines com parallel to the line sig and a pixel region 607 corresponding to the intersection of the data line sig and the scanning line gate are configured. A data side drive circuit 603 including a shift register, a level shifter, a video line, and an analog switch is configured for the data line sig. A scanning side driving circuit 604 including a shift register and a level shifter is configured for the scanning lines.
[0048]
Each pixel region 607 holds a first TFT 620 to which a scanning signal is supplied to the gate electrode via the scanning line, and an image signal supplied from the data line sig via the first TFT 620. A storage capacitor cap, a second TFT 630 to which an image signal held by the storage capacitor cap is supplied to the gate electrode, and a common feeder line when electrically connected to the common feeder line com via the second TFT 630 The light emitting element 640 into which a drive current flows from com is comprised.
[0049]
7 is a plan view showing the configuration of the pixel region 607, FIG. 8 is a cross-sectional view taken along line AA in FIG. 7, and FIG. 9 is a cross-sectional view taken along line BB in FIG.
[0050]
As shown in FIGS. 7 and 8, in any pixel region, the first semiconductor layer 720 and the second TFT 630 constituting the first TFT 620 are formed using two island-shaped semiconductor films. The second semiconductor layer 730 is formed, and the relay electrode 735 is electrically connected to the drain region of the second semiconductor layer 730 through the contact hole 761 of the first interlayer insulating film 751. The pixel electrode 741 is electrically connected through a contact hole 762 in the second interlayer insulating film 752. On the upper layer side of the pixel electrode 741, a hole injection layer 742, a light emitting layer 743 made of an organic semiconductor material, and a counter electrode OP are stacked. Here, the counter electrode OP is formed over the plurality of pixel regions 607 across the data line sig and the like. A common feeder line com is electrically connected to the source region of the second semiconductor layer 730 through a contact hole 763.
[0051]
A gate electrode 731 is formed over the channel region of the second semiconductor layer 730 with a gate insulating film 750 interposed therebetween. Here, as shown in FIG. 9, the gate electrode 731 extends to the drain region of the first semiconductor layer 720. Furthermore, a wiring 710 is formed thereon via a first interlayer insulating film 751 formed on the gate electrode 731. Accordingly, the wiring 710 is disposed so as to overlap with the extended gate electrode 731 and the drain region of the first semiconductor layer 720 in a plan view.
[0052]
A conductive portion 709 is formed through the first interlayer insulating film 751 and the gate insulating film 750 at a position where the extended gate electrode 731 and the drain region of the first semiconductor layer 720 overlap with the wiring 710. A contact hole 711 is provided integrally with the wiring 710, for example. This contact hole 711 has a connection surface 712 with the upper plane of the extended gate electrode 731, and further has a connection surface 713 with the upper plane of the drain region of the first semiconductor layer 720.
[0053]
The source region of the first semiconductor layer 720 is electrically connected to the data line sig through a contact hole 764 that penetrates the first interlayer insulating film 751 and the gate insulating film 750. Further, in the first semiconductor layer 720, a gate electrode 721 protruding from the scanning line gate via the gate insulating film 750 is formed on the channel region so as to intersect the channel region.
[0054]
As described above, in this embodiment, since the number of contact holes required for electrical connection between the drain region of the first semiconductor layer 720 and the extended gate electrode 731 and the wiring 710 is made one, it is possible to the packing arrangement. Accordingly, the pixel region 607 can be expanded, and the area of the pixel electrode can be increased.
[0055]
In the display device having the wiring and pixel structure shown in FIGS. 6 to 9, when a scanning signal is supplied to the gate electrode 721 of the first TFT 620 via the scanning line gate, the TFT 620 is turned on, and the data line sig The image signal is supplied to the drain side of the TFT via the and is held in the holding capacitor cap. When the image signal held in the storage capacitor is supplied to the gate electrode 731 of the second TFT 630 and the TFT 630 is turned on, a drive current is supplied from the power supply line com side (source side of the TFT 630). This current is supplied to the drain side of the TFT 630. In the pixel, holes are injected from the pixel electrode 741 through the hole injection layer 742, electrons are injected from the counter electrode op, and holes and electrons are recombined in the light emitting layer 743. Luminescence occurs.
[0056]
(Second embodiment of electro-optical device)
Then, electrodeposition as a second embodiment of the-optical device, the active matrix display device will be described using a charge injection type organic thin film EL device with different forms and the electro-optical device.
[0057]
The display device according to this embodiment has basically the same configuration as the display device shown in FIG. 6, but the form of each pixel region is different. However, in this embodiment, two data lines sig are provided, and signals are supplied from different data lines sig to adjacent pixel regions along the data lines sig.
[0058]
FIG. 10 is a plan view showing the configuration of the pixel region 807 in the display device according to this embodiment.
[0059]
As shown in FIG. 10, in any pixel region 807, the first TFT 820 is formed in the vicinity of the scanning line gate along the scanning line gate, and the second TFT 830 is formed in the approximate center of the pixel region 807. ing.
[0060]
A first relay electrode 935 is electrically connected to the drain region of the second semiconductor layer 930 constituting the second TFT 830 through a contact hole 961 of the first interlayer insulating film, and the first relay electrode 935 is electrically connected to the second relay electrode 936 through a contact hole 962 of the second interlayer insulating film. The second relay electrode 936 branches from the vicinity of the center of the pixel region 807 to both sides along the data line sig. The second relay electrode 936 has circular pixel electrodes 941 and 942 arranged at approximately the center of the pixel region 807 in half. Electrically connected.
[0061]
On the upper layer side of the pixel electrode 941, a hole injection layer, an organic semiconductor film, and a counter electrode are stacked. Here, the counter electrode is formed over the plurality of pixel regions 807 across the data line sig and the like. A common feeder line com is electrically connected to the source region of the second semiconductor layer 930 through a contact hole 963.
[0062]
A gate electrode 931 is formed over the channel region of the second semiconductor layer 930 with a gate insulating film interposed therebetween. The gate electrode 931 is extended below the common power supply line com, whereby a storage capacitor portion 990 for the second TFT 830 is formed by the gate electrode 931 and the common power supply line com facing each other.
[0063]
Further, the gate electrode 931 extends to the drain region of the first semiconductor layer 920 constituting the first TFT 820. Further, a wiring 910 is formed thereon via a first interlayer insulating film formed on the gate electrode 931. Accordingly, the wiring 910 is disposed so as to overlap with the extended gate electrode 931 and the drain region of the first semiconductor layer 920 in a plan view.
[0064]
A contact hole 911 in which a conductive portion penetrating the first interlayer insulating film and the gate insulating film is formed at a position where the extended gate electrode 931 overlaps with the drain region of the first semiconductor layer 920 and the wiring 910. Is provided integrally with the wiring 910, for example. Such a structure is the same as that shown in FIG.
[0065]
The source region of the first semiconductor layer 920 is electrically connected to the data line sig through a contact hole 964 that penetrates the first interlayer insulating film and the gate insulating film. Further, in the first semiconductor layer 920, three gate electrodes 921 protruding from the scanning line gate through the gate insulating film are formed on the channel region so as to intersect the channel region.
[0066]
Also in this embodiment, since the number of contact holes necessary for conducting the drain region of the first semiconductor layer 920, the extended gate electrode 931, and the wiring 910 is made one, the closest packing arrangement is achieved. It becomes possible to do. Therefore, the pixel region 807 can be expanded, and the area of the pixel electrode can be increased.
[0067]
In the above-described embodiment, the description has been given using the TFT. However, the present invention is not limited to this.
[Brief description of the drawings]
FIG. 1 is a plan view of a thin film transistor according to an embodiment of the present invention.
2 is a cross-sectional view taken along line AA of the thin film transistor shown in FIG.
FIG. 3 is a process diagram (part 1) for sequentially illustrating the manufacturing process of the thin film transistor according to the embodiment of the present invention;
FIG. 4 is a process diagram (part 2) illustrating the manufacturing process of the thin film transistor according to the embodiment of the present invention in order.
FIG. 5 is a process diagram (part 3) illustrating the manufacturing process of the thin film transistor according to the embodiment of the present invention in order.
FIG. 6 is a block diagram showing a configuration of an active matrix display device using a charge injection type organic thin film EL element according to the first embodiment of the electro-optical device to which the semiconductor device of the invention is applied .
7 is a plan view illustrating a configuration of a pixel region in the display device illustrated in FIG. 6;
8 is a cross-sectional view taken along the line AA of the pixel region shown in FIG.
9 is a cross-sectional view of the pixel region shown in FIG. 7 taken along the line BB.
FIG. 10 is a plan view showing a configuration of a display region in an active matrix display device using a charge injection type organic thin film EL element according to a second embodiment of an electro-optical device to which the semiconductor device of the present invention is applied . .
FIG. 11 is a circuit diagram in the case where a diode is configured using a semiconductor device.
12 is a plan view showing a general structure of a semiconductor device according to the circuit of FIG.
13 is a cross-sectional view taken along line AA in FIG.
[Explanation of symbols]
2 Semiconductor layer 3 Channel region 4 Source region 5 Drain region 6 Gate insulating film 7 Gate electrode 9 Interlayer insulating film 10 Wiring 11 Contact holes 12 and 13 Connection surface 310 Conducting portion

Claims (6)

半導体層と、前記半導体層上を覆うように形成された第1の絶縁膜と、前記第1の絶縁膜上に形成された第1の配線と、前記第1の配線を覆うように前記第1の絶縁膜上に形成された第2の絶縁膜と、前記第2の絶縁膜上に形成された第2の配線と、前記半導体層のソース領域又はドレイン領域と前記第1の配線と前記第2の配線とを前記第1及び第2の絶縁膜を貫通するひとつのコンタクトホールを介して導通する導通部とを具備する半導体装置において、
前記第1の配線は、前記半導体層のソース領域またはドレイン領域の一部を覆う領域を有すると共に前記半導体層のチャネル領域と交差するゲート電極を有することを特徴とする半導体装置。
A semiconductor layer; a first insulating film formed over the semiconductor layer; a first wiring formed over the first insulating film; and the first wiring over the first wiring. A second insulating film formed on the first insulating film; a second wiring formed on the second insulating film; a source region or a drain region of the semiconductor layer; the first wiring; In a semiconductor device comprising a conductive portion that conducts with a second wiring through one contact hole that penetrates the first and second insulating films ,
The first wiring includes a gate electrode that has a region covering a part of a source region or a drain region of the semiconductor layer and intersects with a channel region of the semiconductor layer .
前記第2の配線と前記導通部とが一体的に形成されていることを特徴とする請求項1に記載の半導体装置。  The semiconductor device according to claim 1, wherein the second wiring and the conductive portion are integrally formed. 前記導通部が前記第1の配線の上面との接続面を有することを特徴とする請求項1又は請求項2に記載の半導体装置。  The semiconductor device according to claim 1, wherein the conductive portion has a connection surface with an upper surface of the first wiring. 前記導通部が前記半導体層のソース領域又はドレイン領域の上面との接続面を有することを特徴とする請求項1から請求項3のうちいずれか1項に記載の半導体装置。  4. The semiconductor device according to claim 1, wherein the conductive portion has a connection surface with an upper surface of a source region or a drain region of the semiconductor layer. 半導体層を形成する工程と、
前記半導体層上を覆うように第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に、前記半導体層のソース領域またはドレイン領域の一部を覆う領域を有すると共に前記半導体層のチャネル領域と交差するゲート電極を有する第1の配線を形成する工程と、
前記第1の配線を覆うように前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、
前記第1及び第2の絶縁膜を貫通し、前記半導体層のソース領域又はドレイン領域の少なくとも一部前記第1の配線の前記半導体層のソース領域またはドレイン領域の一部を覆う領域の少なくとも一部とが露出するようにコンタクトホールを形成する工程と、
前記コンタクトホール内に導通部を形成すると共に前記導通部に導通する第2の配線を前記第2絶縁膜上に形成する工程と
を具備することを特徴とする半導体装置の製造方法。
Forming a semiconductor layer;
Forming a first insulating film so as to cover the semiconductor layer;
Forming a first wiring having a gate electrode crossing the channel region of the semiconductor layer and a region covering a part of the source region or the drain region of the semiconductor layer on the first insulating film;
Forming a second insulating film on the first insulating film so as to cover the first wiring;
Through the first and second insulating films, wherein at least part of the source region or the drain region of the semiconductor layer, a region covering a portion of the source region or the drain region of the semiconductor layer of the first wiring Forming a contact hole so that at least a part of the contact hole is exposed;
The method of manufacturing a semiconductor device characterized by comprising the step of forming a second wiring electrically connected to the conductive portion on the second insulating film to form a conductive portion in the contact hole.
前記コンタクトホールがドライエッチングにより形成されることを特徴とする請求項に記載の半導体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 5 , wherein the contact hole is formed by dry etching.
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